KR20190013808A - 그래포에피택시 방법을 위한 기능화된 가이드 패턴의 형성방법 - Google Patents

그래포에피택시 방법을 위한 기능화된 가이드 패턴의 형성방법 Download PDF

Info

Publication number
KR20190013808A
KR20190013808A KR1020187035305A KR20187035305A KR20190013808A KR 20190013808 A KR20190013808 A KR 20190013808A KR 1020187035305 A KR1020187035305 A KR 1020187035305A KR 20187035305 A KR20187035305 A KR 20187035305A KR 20190013808 A KR20190013808 A KR 20190013808A
Authority
KR
South Korea
Prior art keywords
layer
etching
protective layer
functionalized
guide pattern
Prior art date
Application number
KR1020187035305A
Other languages
English (en)
Inventor
랄루카 티론
니콜라스 포세메
사비에르 슈발리에
Original Assignee
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 filed Critical 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
Publication of KR20190013808A publication Critical patent/KR20190013808A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/0041—Photosensitive materials providing an etching agent upon exposure
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/0048—Photosensitive materials characterised by the solvents or agents facilitating spreading, e.g. tensio-active agents
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/075—Silicon-containing compounds
    • G03F7/0752—Silicon-containing compounds in non photosensitive layers or as additives, e.g. for dry lithography
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004—Photosensitive materials
    • G03F7/09—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/11—Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers having cover layers or intermediate layers, e.g. subbing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Nanotechnology (AREA)
  • Analytical Chemistry (AREA)
  • Structural Engineering (AREA)
  • Architecture (AREA)
  • Micromachines (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

본 발명은 그래포에피택시에 의해 블록 코폴리머의 자가조립을 목적으로 하는 기능화된 가이드 패턴(4)의 형성방법으로서, 상기 방법은 다음의 단계들을 포함한다: 상기 블록 코폴리머에 대해 제1의 화학적 친화성을 갖는 제1의 물질로 이루어진 가이드 패턴(4)을 기판(1) 상에 형성하는 단계, 상기 가이드 패턴(4)은 하면(6) 및 측벽(5)을 포함하는 캐비티(7)를 포함함; 상기 블록 코폴리머에 대해 제2의 화학적 친화성을 갖는 제2의 폴리머 물질로 이루어진 기능화 층을 그라프팅하는 단계, 상기 기능화 층은 상기 캐비티(7)의 하면(6) 상에 그라프트된 제1의 부분(11) 및 상기 캐비티(7)의 측벽(5) 상에 그라프트된 제2의 부분을 포함함; 상기 기능화 층의 제1의 부분(11)에 대해서 선택적으로 상기 기능화 층의 제2의 부분을 에칭하는 단계, 상기 에칭은 이온 빔이 상기 기능화 층의 제1의 부분에 다다르지 않도록 상기 기능화 층의 제2의 부분을 가로지르는(intersect) 방향을 따라 이온 빔에 노출시키는 단계를 포함한다.

Description

그래포에피택시 방법을 위한 기능화된 가이드 패턴의 형성방법
본 발명은 그래포에피택시 방법을 위해 의도된 기능화된 가이드 패턴을 형성하는 방법에 관한 것이다. 본 발명은 또한 이러한 방법에 의해 얻어진 기능화된 가이드 패턴을 사용한 그래포에피택시 방법에 관한 것이다.
좀 더 작은 치수를 갖는 물건의 생산이 가능한 방법에 대한 요구가 꾸준히 증가하고 있으며, 이는 전자 부품의 소형화 추세에 기인한다.
가장 유망한 대안적인 리소그라피 기술 중 블록 코폴리머의 자가조립을 사용한 리소그라피 기술이 언급될 수 있다.
블록 코폴리머는 예를 들어 서로 다른 화학적 성질을 갖는 두 개의 모노머 A 및 B의 블록이 공유 결합에 의해 함께 결합된 수 개의 모노머의 블록으로 구성된 폴리머이다. 예를 들어, 가열에 의해 사슬에 충분한 유동성이 제공되는 경우, 사슬 A 및 사슬 B는 상 분리 및 재결합하여 예를 들어, B 매트릭스에 A 구형, 또는 B 매트릭스에 A 실린더, 또는 대신 삽입된 얇은 층(intercalated lamella) A 및 얇은 층 B를 포함하는 2-차원의 네트워크와 같은 완전하게 조직된 구조를 형성하는 경향을 갖는다.
따라서, 블록 코폴리머는 모노머의 비율에 의해 조절될 수 있는 패턴을 형성하는 성질을 갖는다. 또한, 상기 블록 코폴리머에 의해 형성된 패턴의 주기성은 몰 질량을 조절하는 것에 의해서 이들이 형성하는 패턴의 분해능의 제어가 가능하도록 블록 코폴리머의 몰 질량에 직접적으로 관련된다.
블록 코폴리머의 이러한 성질은 그래포에피택시 방법의 범위 내에서 사용된다. 그래포에피택시 방법은 일반적으로 기판의 표면 상에 가이드 패턴을 생성하는 것으로 구성되며, 이러한 가이드 패턴은 블록 코폴리머가 좀 더 나은 분해능의 제2의 패턴을 형성하기 위하여 증착될 캐비티를 한정한다.
그러나, 상기 가이드 패턴에 대한 제2의 패턴의 배향을 제어하기는 어렵다.
실제, 상기 가이드 패턴에 대한 제2의 패턴의 배향은 가이드 패턴의 표면, 기판의 표면 및 공기와 블록 코폴리머의 모노머 블록 사이의 상호 작용에 좌우된다.
상기 가이드가 상기 가이딩 캐비티의 하면에서 그리고 그 벽 상의 블록 코폴리머의 두 개의 상 중 하나와 동일한 우선적인 친화성을 갖는 경우, 상기 상은 상기 가이드의 계면에서 자가-조직화할 것이다. 따라서, 표출 단계 동안 우선적으로 제거되어야 하는 도메인은 상기 가이드 패턴의 전체 높이를 가로지르지 않을 것이고 상기 폴리머의 다른 상의 잔여 층은 상기 기판과의 계면에 형성할 것이다. 이는 이후 블록 코폴리머의 에칭에 의한 전사에 대한 제한이 될 것이다.
가장 유리한 경우는 폴리머의 두 개의 상 중 하나와 우선적으로 친화성을 갖는 캐비티의 가장자리와 중립적인 캐비티 하면(상기 기판과 두 개의 블록의 동등한 상호 작용)을 갖는 가이드 패턴을 생성하는 것이다. 이 경우 상기 표출 단계 동안 선택적으로 제거될 희생 폴리머의 도메인은 상기 기판과 계면까지 전체 두께를 가로지르며, 이는 에칭에 의해 기판에 패턴을 전사하는 단계에 매우 유리하다(참조, R. Tiron 등, SPIE 2015).
나아가, A-b-B 타입의 블록 코폴리머의 경우, 상기 표면과의 상호작용 에너지는 예를 들어, 신중하게 선택된 조성물의 A-r-B 타입의 랜덤 코폴리머의 그라프팅에 의해 발생할 수 있다(참조, X. Chevalier 등, SPIE 2011).
종래 기술의 방법은 캐비티의 하면에 랜덤 폴리머를 그라프팅함으로써 이러한 상호작용의 제어를 제안하는 한편, 캐비티의 벽은 베어로(bare) 남는다. 이렇게 하기 위하여, 랜덤 폴리머는 희석되고 스핀 코팅에 의해 증착된다. 상기 그라프팅 어닐링 동안, 랜덤 폴리머의 낮은 두께가 상기 캐비티의 하면 상에 자체 고정되는 한편 상기 캐비티의 벽은 베어로 남는다. 그러나, 동일한 실리콘 기판 상에서 변하는 밀도를 갖는 가이드 패턴이 존재하는 경우, 상기 방법이 주어진 패턴에 대해 기능을 할지라도 이러한 기술은 랜덤 폴리머의 층이 상기 캐비티의 벽 상에 또한 증착되므로 좀 더 높은 밀도를 갖는 가이드에 대해서는 작동하지 않는다.
본 발명은 그래포에피택시용 가이드 패턴의 형성이 가능한 방법을 제공함으로써 종래 기술의 단점을 극복하는 것을 기술적 과제로 하고 있으며, 여기서 상기 가이드 패턴의 캐비티의 벽 및 하면은 상기 가이드 패턴의 밀도에 상관없이 다르게 기능화된다.
이와 같이 하기 위하여, 본 발명의 제1의 관점에 따르면, 그래포에피택시에 의해 블록 코폴리머의 자가조립을 목적으로 하는 기능화된 가이드 패턴의 형성방법으로서, 상기 방법은 다음의 단계들을 포함한다:
- 상기 블록 코폴리머에 대해 제1의 화학적 친화성을 갖는 제1의 물질로 이루어진 가이드 패턴을 기판 상에 형성하는 단계, 상기 가이드 패턴은 하면 및 측벽을 포함하는 캐비티를 포함함;
- 상기 블록 코폴리머에 대해 제2의 화학적 친화성을 갖는 제2의 폴리머 물질로 이루어진 기능화 층을 그라프팅하는 단계, 상기 기능화 층은 상기 캐비티의 하면 상에 그라프트된 제1의 부분 및 상기 캐비티의 측벽 상에 그라프트된 제2의 부분을 포함함;
- 상기 기능화 층의 제1의 부분에 대해서 선택적으로 상기 기능화 층의 제2의 부분을 에칭하는 단계, 상기 기능화 층의 제2의 부분의 에칭은 이온 빔이 상기 기능화 층의 제1의 부분에 다다르지 않도록 상기 기능화 층의 제2의 부분에 교차하는(secant) 방향을 따라 유도된 이온 빔에 노출시키는 단계를 포함함.
상기 방법은 캐비티에 증착된 블록 코폴리머가 그 측벽 및 하면과 동일한 친화성을 갖지 않는 방식으로 하면이 기능화 층에 의해 기능화되는 한편 측벽이 베어로 남는 캐비티가 제공된 가이드 패턴의 형성을 가능하게 한다. 따라서, 상기 블록 코폴리머에 의해 캐비티에 형성된 제2의 패턴의 배향을 제어하는 것이 가능하다. 상기 방법은 가이드 패턴에서 캐비티의 밀도에 관계없이 효율적이다.
본 발명의 제1의 관점에 따른 방법은 또한 기술적으로 가능한 모든 조합에 따라 또는 개별적으로 취해진 다음 중 하나 이상의 특성을 가질 수 있다.
유리하게는, 상기 방법은 상기 기능화 층의 그라프팅 단계 전에 가이드 패턴 상에 보호층을 증착하는 단계를 더욱 포함하며, 상기 보호층은 상기 캐비티의 하면 상에 증착된 제1의 부분 및 상기 캐비티의 측벽 상에 증착된 제2의 부분을 포함한다. 이 경우, 상기 보호층은 상기 가이드 패턴 및 기능화 층 사이에 삽입된다. 따라서 상기 보호층의 제1의 부분은 상기 캐비티의 하면 및 상기 기능화 층의 제1의 부분 사이에 삽입되는 한편, 상기 보호층의 제2의 부분은 상기 캐비티의 측벽 및 상기 기능화 층의 제2의 부분 사이에 삽입된다.
상기 보호층은 공격당하지 않는 방식으로 상기 기능화 층의 제2의 부분의 선택적인 에칭 동안 가이드 패턴을 보호하는 것이 가능하도록 한다. 상기 기능화 층의 형성 전에 상기 보호층을 증착하는 것은 상기 기능화 층의 형성 후 보호층이 증착되는 경우보다 높은 온도에서 보호층을 증착하는 것을 가능하게 한다.
또한, 상기 보호층은 에칭 스톱 층으로서 기능한다.
상기 기능화 층 및 보호층의 제2의 부분의 에칭은 다른 선택적 에칭 기술을 사용하여 수행될 수 있다.
따라서, 제1의 구현예에 따르면, 상기 기능화 층의 제2의 부분의 선택적 에칭은 이온 빔 에칭일 수 있다. 이 경우, 상기 기능화 층의 제2의 부분은 이온 빔에 의해 물리적으로 에칭된다. 상기 이온 빔은 방향성을 가지며 빗각(oblique)이다. 상기 이온 빔의 방향은 상기 기능화 층의 제1의 부분이 상기 단계 동안 에칭되지 않도록 선택된다. 상기 보호층의 제2의 부분은, 존재하는 경우, 예를 들어 상기 보호층 및 기능화 층의 제1의 부분에 대해서 선택적인 습식 에칭의 좀 덜 공격적인 방법에 의해 다음으로 제거될 수 있다. 상기 보호층은 다음으로 상기 보호층이 무기질 물질로 이루어지는 한편, 기능화 층이 유기질 물질로 이루어지는 경우(이러한 두 가지 패밀리 물질 사이의 기계적 공격에서의 차이에 기인하여) 물리적 에칭에 대해 스톱 층으로서 그리고 하부층(특히, 가이드 패턴)의 보호층으로서 기능한다.
제2의 구현예에 따르면, 상기 기능화 층의 제2의 부분의 선택적 에칭은:
- 상기 보호층의 제2의 부분 및 상기 기능화 층의 제2의 부분이 각각 상기 보호층의 제1의 부분 및 상기 기능화 층의 제1의 부분에 대해서 선택적으로 에칭될 수 있는 방식으로 이온 빔에 노출시켜 상기 기능화 층의 제2의 부분 및 상기 보호층의 제2의 부분에 10 미만의 원자 번호를 갖는 이온을 주입시키는 단계;
- 상기 기능화 층의 제2의 부분을 유기 용매와 접촉하도록 위치시켜 에칭시키는 단계의 서브-단계들을 포함할 수 있으며:
상기 방법은 상기 보호층 및 기능화 층의 제1의 부분에 대해서 선택적으로 상기 보호층의 제2의 부분을 에칭하는 단계를 더욱 포함한다.
상기 구현예에서, 상기 기능화 층의 제2의 부분은 상기 제2의 부분이 광 이온 주입에 의해 개질되지 않는 기능화 층의 제1의 부분에 대해서 선택적으로 에칭될 수 있는 방식으로 광 이온을 주입하여 개질된다(빗각의 입사 하의 주입에 기인하여 다다르지 않으므로). 상기 이온 주입 동안, 상기 기능화 층은 따라서 물리적으로 에칭되지 않으나, 이후 국부적으로 에칭될 수 있도록 국부적으로 화학적으로 유일하게 개질된다.
일단 상기 기능화 층의 제2의 부분이 에칭되면, 이온 주입에 의해 개질된 보호층의 제2의 부분은 반대로 선택적 에칭 기술에 의해 에칭된다. 이와 같이 하기 위하여, 다른 선택적 에칭 기술이 사용될 수 있다.
따라서, 제1의 대안적인 구현예에 따르면, 상기 보호층의 제2의 부분의 선택적 에칭은 불화수소산-계 또는 인산-계 에칭 용액을 사용한 습식 에칭일 수 있다. 상기 에칭 기술은 상기 비-개질 부분 및 캐비티에 대해 선택적으로 개질된 존을 에칭하는 이점을 갖는다.
제2의 대안적인 구현예에 따르면, 상기 보호층의 제2의 부분의 선택적 에칭은 원격 플라즈마를 사용하여 수행되는 건식 에칭일 수 있으며, 상기 건식 에칭은 다음의 서브-단계들을 포함한다:
- 플라즈마로부터의 염을 형성하는 제1의 서브-단계; 및
- 상기 염의 승화의 제2의 서브-단계.
건식 에칭은 비-개질된 부분 및 캐비티에 대해서 선택적으로 개질된 존을 에칭하는 이점을 갖는다.
유리하게는, 상기 염은 불소 및 수소-계 플라즈마로부터 형성된다.
유리하게는, 상기 염은 어닐링에 의해 승화된다.
제3의 대안적인 구현예에 따르면, 상기 보호층의 제2의 부분의 선택적 에칭은 기상 에칭일 수 있다. 기상 에칭은 보호층의 제1의 부분에 대해서 매우 우수한 선택도를 갖는 이점을 갖는다.
다른 대안적인 구현예에 따르면:
- 상기 기상 에칭은 에칭될 층 상에 용매로 희석된 기상의 불화수소산을 투입하는 단계를 포함할 수 있으며,
- 상기 기상 에칭은 다음의 서브-단계들을 포함할 수 있다:
o 에칭될 층이 위치된 반응 챔버 내로 불화수소산의 가스를 투입하는 단계;
o 상기 반응 챔버 내에 불활성 가스를 투입하는 단계.
유리하게는, 상기 방법은 에칭 선택도를 증가시킬 수 있도록, 에칭될 층의 표면에서 습도를 제거하기 위하여 기상 에칭 단계 전에 예비-어닐링 단계를 포함할 수 있다.
기상 에칭이 비-휘발성 반응 생성물을 형성하는 경우, 상기 방법은 또한 기상 에칭 동안 형성된 비-휘발성 반응 생성물을 제거하는 단계를 더욱 포함할 수 있다.
상기 비-휘발성 반응 생성물을 제거하는 단계는 다음을 포함할 수 있다:
- 제거 용매, 바람직하게는 물에서 상기 생성물을 용해시키는 단계; 및/또는
- 100 및 300℃ 사이를 포함하는 온도에서 어닐링하는 단계.
제3의 구현예에 따르면, 상기 기능화 층의 제2의 부분을 에칭하는 단계는 다음의 서브-단계들을 포함할 수 있다:
- 상기 보호층의 제2의 부분이 상기 보호층의 제1의 부분에 대해서 선택적으로 에칭될 수 있는 방식으로 상기 이온 빔에의 노출에 의해 상기 보호층의 제2의 부분에 10 미만의 원자 번호를 갖는 이온 빔을 주입하는 단계;
- 상기 보호층의 제2의 부분 상에 위치된 상기 기능화 층의 제2의 부분의 제거를 초래하도록, 상기 보호층의 제1의 부분에 대해서 선택적으로 상기 보호층의 제2의 부분을 습식 에칭하는 단계.
상기 제3의 모드는 상기 기능화 층의 제2의 부분 전에 더 이상 게거할 필요가 없으므로 단계의 수를 제한하며, 상기 부분은 상기 하부 보호층의 제2의 부분의 에칭 동안 리프트-오프 효과에 의해 제거된다.
유리하게는, 이 경우, 기능화 층의 수준에서 매우 조밀하지 않는 그라프팅이(좀 더 낮은 온도 및 어닐링 기간) 에칭 용액의 접근을 용이하게 하기 위하여 선택될 것이다.
유리하게는, 상기 가이드 패턴을 형성하는 단계는 다음의 서브-단계들을 포함할 수 있다:
- 상기 보호층 상에 적어도 하나의 베이스 층을 증착하는 단계;
- 리소그라피에 의해 베이스 층을 에칭하는 단계.
유리하게는, 상기 베이스 층은 이에 따라 형성된 가이드 패턴이 상기 방법의 추후 단계들에 의해 개질되지 않도록 탄소를 포함한다.
유리하게는, 상기 보호층은 탄소 가이드 패턴에 대해서 선택적으로 에칭 가능한 실리콘을 포함하는 유전체 무기질 물질의 층이다.
유리하게는, 상기 보호층은 5 및 15 nm 사이를 포함하는 두께, 바람직하게는 5 및 10 nm를 포함하는 두께를 갖는다.
유리하게는, 상기 기능화 층을 형성하는 단계는 다음의 서브-단계들을 포함한다:
- 바람직하게는 스핀 코팅에 의해 폴리머의 층을 증착하는 단계;
- 바람직하게는 열 어닐링 또는 광-가교결합에 의해 기판 상에 폴리머의 층을 그라프팅하는 단계;
- 용매를 사용하여 헹구는 단계.
본 발명의 제2의 관점은 상기 본 발명의 제1의 관점에 따라 기능화된 가이드 패턴을 형성하는 방법 및 캐비티 내에 블록 코폴리머를 증착시키는 단계를 포함하는 그래포에피택시 방법에 관한 것이다.
유리하게는, 상기 블록 코폴리머는 적어도 두 개의 모노머 블록을 포함하며, 상기 기능화 층은 모든 모노머 블록과 등가의 친화성을 갖는다.
따라서, 블록 코폴리머의 수단에 의해 기판에 수직인 배향을 갖는 제2의 패턴을 생성하는 것이 가능하다.
본 발명의 다른 특징 및 이점은 본 발명의 일 구현예에 따른 방법의 다른 단계들을 설명하는 첨부된 도 1a 내지 1d를 참조하여 후술되는 상세한 설명으로부터 더욱 명확해질 것이다.
도 2는 도 1a 내지 1d의 방법에 의해 얻어지는 기능화된 가이드 패턴을 개략적으로 나타낸 도면이다.
보다 나은 명확성을 위하여, 동일하거나 유사한 부재는 전체 도면에서 동일한 참조부호로서 표시된다.
도 1a 내지 도 1d는 본 발명의 일 구현예에 따른 그래포에피택시용 기능화된 가이드 패턴의 제조방법의 단계를 나타낸다.
도 2를 참조하면, 상기 방법은 상기 캐비티(7) 내에 증착될 블록 코폴리머와 제1의 친화성을 갖도록 하면(16)이 기능화되는 한편, 상기 캐비티(7) 내에 증착될 코폴리머와 제2의 친화성을 갖도록 측벽(5)이 베어로 남는 적어도 하나의 캐비티(7)를 포함하는 그래포에피택시용 가이드 패턴(4)을 얻는 것을 가능하게 한다.
이와 같이 하기 위하여, 도 1a를 참조하면, 상기 방법은 기판(1) 상에 가이드 패턴(4)을 형성하는 제1의 단계(101)를 포함한다. 상기 가이드 패턴(4)은 적어도 하나의 캐비티(7)를 포함한다. 상기 캐비티(7)는 기판의 표면에 교차하는(secant) 방향을 따라 연장하는 측벽(5) 및 하면(6)을 포함한다. 좀 더 구체적으로, 상기 측벽(5)은 상기 기판의 표면에 직각인 방향을 따라 바람직하게는 연장한다. 상기 캐비티는 다른 기하학적 구조를 가질 수 있다. 따라서 실린더형 정(well), 트렌치, 직사각형 섹션의 정, 등의 형상을 취할 수 있다. 상기 가이드 패턴(4)은 바람직하게는 상기 방법의 후속 단계 동안 사용되는 에칭 기술에 저항성을 갖는 물질, 예를 들어 불화수소산 (HF) 및/또는 인산 (H3PO4)에 불활성인 물질로 이루어진다. 이러한 목적을 위하여, 제1의 구현예에 따르면, 상기 가이드 패턴은 원심분리에 의해 증착된 탄소(또한 스핀-온-탄소용 SOC라 불림)로 이루어지거나 또는 다른 모든 반사방지 탄소층으로 이루어질 수 있다. 제1의 구현예와 조합되거나 또는 조합되지 않을 수 있는, 제2의 구현예에 따르면, 상기 가이드 패턴은 예를 들어 SiN 층과 같은, 불화수소산 (HF) 및/또는 인산 (H3PO4)에 저항성을 갖는 층으로 커버될 수 있다. 상기 SiN 층은 등각의 증착 기술에 의해 증착될 수 있다. 상기 제2의 구현예는 예를 들어 실리콘 산화물과 같은 모든 타입의 물질의 가이드 패턴의 제작을 가능하게 하고, 이어서 상기 방법의 추후 단계 동안 사용되는 에칭 기술에 저항성을 갖는 층 위에 이를 증착함으로써 보호하는 것을 가능하게 한다. 상기 가이드 패턴은 또한 무기질 물질 또는 TiN으로 이루어질 수 있다. 각각의 캐비티(7)는 바람직하게는 50 및 300 nm 사이를 포함하는 깊이 P를 갖는다. 각각의 캐비티(7)는 바람직하게는 30 및 200 nm 사이를 포함하는 폭 L을 갖는다. 상기 가이드 패턴(4)을 형성하는 단계(103)는 다음의 서브-단계들을 포함할 수 있다:
- 기판 상에 하나 이상의 층을 증착하는 단계;
- 바람직하게는 리소그라피, 예를 들어 포토리소그라피에 의해 상기 또는 이러한 층을 통해 적어도 하나의 캐비티(7)를 생산하는 단계.
도 1b를 참조하면, 상기 방법은 상기 가이드 패턴(4) 상에 보호층(3)을 증착하는 단계(102)를 다음으로 포함할 수 있다. 상기 보호층(3)은 가이드 패턴이 탄소로 이루어지는 경우 특히 유리하다. 이는 에칭 스톱층으로서 기능한다. 상기 보호층(3)은 바람직하게는 실리콘을 포함하는 유전체 무기질 층이다. 따라서, 상기 보호층(3)은 SiN, SiOC, SiO2, SiCBN의 물질 중 하나의 층일 수 있다. 상기 보호층(3)은 바람직하게는 5 및 15 nm 사이, 좀 더 바람직하게는 5 및 10 nm 사이를 포함하는 두께를 갖는다. 상기 보호층(3)은 상기 캐비티의 하면(6) 상에 증착된 제1의 소위 "수평" 부분(8) 및 상기 캐비티의 측벽 상에 증착된 제2의 소위 "수직" 부분(9)을 포함한다. 상기 보호층(3)은 바람직하게는 상기 보호층의 수직 부분(9)의 두께가 상기 보호층의 수평 부분(8)의 두께와 실질적으로 동일하도록 실질적으로 일정한 두께를 포함한다. 상기 보호층(3)은 일정한 두께를 갖도록 등각의 증착 기술에 의해 증착된다.
도 1c와 관련하여, 상기 방법은 상기 캐비티에 직접적으로 또는 상기 보호층(3) 상에 기능화 층(2)을 형성하는 단계(103)를 다음으로 포함한다. 상기 기능화 층(2)은 실질적으로 일정한 두께를 갖는다. 상기 기능화 층(2)은 바람직하게는 2 및 15 nm 사이, 좀 더 바람직하게는 5 및 12 nm 사이를 포함하는 두께를 갖는다. 상기 기능화 층(2)은 상기 호보층의 수평 부분 상에 증착된 제1의 소위 "수평" 부분(11) 및 상기 보호층의 수직 부분(9) 상에 증착된 제2의 소위 "수직" 부분을 포함한다. 상기 기능화 층(2)은 바람직하게는 상기 기능화 층(2)의 수직 부분(12)의 두께가 상기 기능화 층(2)의 수평 부분(11)의 두께와 실질적으로 같도록 실질적으로 일정한 두께를 포함한다. 상기 기능화 층(2)은 소위 그라프트된 "기능화" 폴리머의 층이다. 상기 기능성 폴리머의 조성물은 상기 캐비티(7)의 하면(16) 및 상기 캐비티 내에 증착될 블록 코폴리머의 모노머 블록 사이에 얻어지도록 친화성의 함수로서 선택된다. 다른 구현예에 따르면, 상기 기능화 폴리머는 랜덤 코폴리머, 호모폴리머, 또는 예를 들어, 자가-조립 모노층 (SAM)과 같은, 표면 에너지의 제어에 사용가능한 모는 타입의 그라프팅 가능한 폴리머일 수 있다. 바람직한 구현예에 따르면, 상기 기능화 폴리머는 블록 코폴리머의 각 모노머 블록들 및 기능화 층 사이의 인력이 등가인 방식으로 선택될 수 있다. 이러한 경우, 상기 캐비티 내에 증착될 블록 코폴리머가 PS-b-PMMA인 경우, 상기 제1의 기능화 층은 70중량%의 폴리스티렌 (PS) 및 30중량%의 폴리 메틸 메타크릴레이트 (PMMA)를 포함하는 PS-r-PMMA의 층일 수 있다. 또 다른 구현예에 따르면, 캐비티 내에 증착될 블록 코폴리머가 PS-b-PMMA의 얇은 층(lamella)의 모폴로지인 경우, 상기 제1의 기능화 층은 50중량%의 폴리스티렌 (PS) 및 50중량%의 폴리메틸 메타크릴레이트 (PMMA)를 포함하는 PS-r-PMMA의 층일 수 있다.
상기 기능화 층(2)을 형성하는 단계(103)는 바람직하게는 예를 들어 스핀 코팅에 의해 기능화 폴리머의 층을 증착하는 서브-단계를 포함한다. 상기 스핀 코팅은 유기 용매에 기능화 폴리머를 희석시켜 수행될 수 있다. 상기 기능화 폴리머가 PS-r-PMMA인 경우, 상기 유기 용매는 프로필렌 글리콜 메틸 에테르 아세테이트(PGMEA)일 수 있다. 상기 제1의 서브-단계의 증착은 바람직하게는 상기 증착된 기능화 폴리머의 두께가 가이드 패턴(4)을 완전 커버하도록 충분히 중요한 방식으로 수행된다. 상기 제2의 폴리머의 용액 농도 및 증착 속도는 따라서 상기 기능화 폴리머의 증착 단계의 끝에서 폴리머 층이 상기 가이드 패턴(4)을 완전히 커버하는 방식으로 상기 가이드 패턴(4)의 높이의 함수로서 선택될 것이다. 상기 유기 용매에 희석된 기능화 폴리머의 용액은 또한 실질적으로 1.5%와 같은 기능화 폴리머의 질량 농도를 가질 수 있다. 상기 기능화 층(2)의 형성 단계(103)는 상기 보호층(3) 상에 기능화 폴리머의 층을, 또한 그라프팅이라 불리는, 고정하는 서브-단계를 다음으로 포함할 수 있다. 상기 그라프팅은 열 어닐링 또는 광-가교결합에 의해 수행될 수 있다. 상기 열 어닐링은 바람직하게는 실질적으로 250℃와 같은 온도, 통상적으로 230℃ 및 260℃ 사이의 온도에서, 실질적으로 10분과 같은 시간, 통상적으로 5분 및 15분 사이의 기간 동안 수행된다. 상기 열 어닐링은 핫 플레이트 상 또는 로 내에서 수행될 수 있다. 상기 기능화 층(2)의 형성 단계(103)는 잉여의 기능화 폴리머를 용매를 사용하여 제거하는 동안 헹구는 서브-단계를 다음으로 포함할 수 있다. 상기 기능화 폴리머가 PS-r-PMMA인 경우, 사용되는 용매는 프로필렌 글리콜 메틸 에테르 아세테이트 (PGMEA)일 수 있다.
도 1d를 참조하면, 상기 방법은 다음으로 기능화 층의 수직 부분(12)을 선택적으로 에칭하는 단계(104), 및 존재하는 경우, 상기 보호층의 수직 부분(9)을 선택적으로 에칭하는 단계를 포함한다. 상기 단계의 끝에서, 상기 보호층의 수평 부분(9) 및 기능화 층(2)의 수평 부분(8) 만이 보존되는 반면, 캐비티(7)의 측벽(5)은 베어로 남는다.
이와 같이 하기 위하여, 다른 선택적인 에칭 기술이 사용될 수 있다.
제1의 구현예에 따르면, 상기 선택적인 에칭은 이온 빔 에칭 (IBE)일 수 있다. 이 경우, 상기 에칭은 물리적 에칭이다. 이온 빔에 의한 에칭은 방향성을 가지며, 상기 빔의 방향은 기능화 층(2)의 수직 부분(12)을 단지 에칭하는 한편 상기 캐비티(7)의 하면에 배열된 상기 층의 수평 부분(11)을 보존하도록 선택될 수 있다. 상기 이온 빔은 상기 캐비티의 하면이 상기 빔에 의해 다다르지 않도록 상기 기능화 층의 수직 부분에 대해 경사진다.
상기 캐비티(7)의 수평 하면(6(즉, 상기 기판의 평면에 평행인)에 대해 측정된 이온 빔의 경사 각 Θ는 바람직하게는 다음의 관계식에 의해 주어진다:
Figure pct00001
여기서 P는 캐비티 깊이(하면(6)에 대해 수직으로 측정됨; 도 1a 참조)이고 L은 캐비티 폭(도 1a-1d의 평면도에서 하면(6)에 평행으로 측정됨)임.
사용되는 이온은 예를 들어 수소 또는 헬륨일 수 있다. 상기 에칭 조건은 에칭될 층의 구성 및 그들의 두께에 따라 좌우된다.
존재하는 경우, 상기 보호층은 충격 동안 하부 층을 보호하고 물리적 에칭에 대한 스톱 층으로서 기능한다. 다음으로 이는 덜 공격적인 방식으로, 예를 들어 상기 보호층 및 기능화 층의 수평 부분에 대해서 선택적인 습식 에칭의 수단에 의해 제거될 수 있다. 유리하게는, 상기 기능화 층의 수준에서의 조밀한 그라프팅은(통상적으로 전술한 그라프팅 조건에서) 상기 보호층의 수평 부분에 에칭 용액이 접근하는 것을 방지하기 위하여 수행될 것이다.
제2의 구현예에 따르면, 상기 선택적인 에칭 단계(104)는 상기 보호층의 수평 부분(8) 및 상기 기능화 층(2)의 수평 부분(11)에 대해서 선택적으로 에칭될 수 있는 방식으로 상기 보호층(3)의 수직 부분(9)(및 상기 기능화 층(2)의 수직 부분(11)에서 잠재적으로)에 광 이온을 주입하는 제1의 서브-단계를 포함할 수 있다. 상기 보호층(3)의 수직 부분(9)의 주입 동안, 상기 기능화 층(2)의 수직 부분(12)은 이온 빔에 의해 표면 상에 물리적으로 에칭될 수 있다. 상기 주입 동안 기능화 층(2)의 부분적인 에칭은 그러나 시스템적이지 않다. "광 이온"은 원자 번호가 10 미만인 이온을 나타낸다. 상기 광 이온의 주입은 방향성 이온 충격의 수단에 의해 수행된다. 상기 이온 충격은 상기 보호층(3)의 수직 부분(9)에 교차하는 방향을 따라 향한다.
따라서, 제2의 구현예에서, 상기 이온 충격은 상기 보호층에 이온을 주입하도록 독특하게 구조화되고 잠재적으로 기능화 층에서 이후에 이들을 선택적으로 에칭하는 것이 가능하도록 한다. 상기 방향성 이온 충격은 이온 빔 주입기 또는 이온 빔 에칭기(IBE)에서 수행될 수 있다. 상기 방향성 충격이 이온 빔 주입기에서 수행되는 경우, 예를 들어 Ar, H, He, N2와 같은 원자 번호가 10 미만인 모든 이온을 주입하는 것이 가능하다. 상기 주입 조건은 주어진 물질의 주어진 종의 깊이 및 주입 프로파일을 모사하는 것이 가능한 소프트웨어(예를 들어 몬테카를로 타입의 모사에 기초한 SRIM 소프트웨어)를 사용하여 결정될 수 있다.
제2의 구현예에 따르면, 선택적 에칭의 단계(104)는 유기 용매와 접촉시킴으로써 상기 기능화 층의 수직 부분(12)을 선택적으로 에칭하는 서브-단계를 다음으로 포함할 수 있다. 이 단계 동안, 상기 전체 기능화 층(2)은 유기 용매와 접촉되도록 위치되며, 광 이온이 주입된 기능화 층(2)의 단지 수직 부분(12) 만이 에칭된다. 따라서 상기 구현예는 등방성 에칭 기술을 사용하는 것이 가능하도록 하는 한편, 상기 기능화 층의 수직 부분만을 에칭한다. 상기 유기 용매는 기능화 층(2)에 좌우된다. 따라서, 상기 기능화 층이 PS-r-PMMA의 층인 경우, 사용되는 용매는 프로필렌 글리콜 메틸 에테르 아세테이트 (PGMEA)일 수 있다. 상기 용매에 대한 기능화 층의 노출 기간은 에칭될 두께에 좌우된다. 상기 기간은 상기 기능화 층의 수평 부분(11)을 너무 많이 소모하지 않도록 너무 길지 않아야 한다.
상기 제2의 구현예에 따르면, 상기 선택 에칭의 단계(104)는 다음으로 상기 보호층(3)의 수평 부분(8), 상기 기능화 층의 수평 부분(11)(및 바람직하게는 가이드 패턴(4))에 대해서 선택적으로 보호층(3)의 수직 부분(9)을 에칭하는 서브-단계를 포함할 수 있다. 상기 보호층(3)의 수직 부분(9)의 선택적 에칭은 다른 에칭 기술을 사용하여 수행될 수 있다. 이러한 에칭 기술은 등방성일 수 있다.
따라서, 제1의 대안적인 구현예에 따르면, 상기 보호층(3)의 수직 부분(9)의 선택적 에칭은 습식 에칭일 수 있다. 상기 습식 에칭은 불화수소산-계 또는 인산-계 에칭 용액을 사용하여 수행될 수 있다. 상기 전체 보호층(3)은 에칭 용액과 접촉하도록 위치되고, 광 이온이 주입된 보호층(3)의 수직 부분(9)만이 상기 단계 동안 에칭된다. 불화수소산-계 용액의 경우, 상기 에칭 용액은 바람직하게는 1%로 희석된다. 상기 에칭 용액에 보호층을 노출시키는 기간은 에칭 용액의 농도 및 에칭될 층의 두께에 좌우된다. 2초 및 10분 사이에서 일반적으로 변화한다. 상기 노출 기간은 보호층(3)의 수직 부분(9)이 에칭되는 한편 보호층의 수평 부분(8)이 보존되는 방식으로 선택된다.
예를 들어 보호층이 10 nm의 SiN 층인 경우, 상기 노출 기간은 불화수소산-계 또는 인산-계 에칭 용액 모두에 대해서 30초의 차수이다.
제2의 대안적인 구현예에 따르면, 상기 보호층의 수직 부분의 선택적 에칭은 건식 에칭일 수 있다. 원격 플라즈마가 이러한 목적에 사용된다. 다음으로 상기 에칭 단계는 바람직하게는 다음의 2개의 서브-단계들을 포함한다:
- 플라즈마로부터 염을 형성하는 제1의 서브-단계;
- 염의 승화의 제2의 서브-단계.
상기 염은 불소 및 수소-계 플라즈마로부터 바람직하게는 형성된다. 이러한 목적으로 한편으로는 삼플루오르화질소가, 다른 한편으로는 이수소 또는 암모니아가 사용될 수 있다. 상기 염은 100℃ 미만의 온도에서, 2 Torr에서 1 및 5초 사이를 포함하는 기간 동안 플라즈마를 위치시켜 형성될 수 있다.
상기 염은 어닐링에 의해 바람직하게는 승화된다. 상기 어닐링은 100℃ 초과, 바람직하게는 150℃ 및 200℃를 포함하는 온도에서 수행된다.
예를 들어, 상기 보호층(3)이 10 nm 두께의 SiN 층인 경우, 상기 건식 에칭은 다음의 서브-단계들을 포함할 수 있다:
- 30℃에서 45초 동안 50 및 300 cm3/분 사이를 포함하는 NH3의 유속으로 수행되는 플라즈마에 의해 염을 형성하는 서브-단계;
- 180℃에서 1분 동안 어닐링에 의해 염을 승화시키는 단계.
제3의 구현예에 따르면, 상기 보호층(3)의 수직 부분(9)의 선택적 에칭은 기상 에칭일 수 있다.
이러한 목적을 위하여, 제1의 대안적인 구현예에 따르면, 용매에 희석된 기상의 불화수소산이 사용될 수 있다. 이러한 접근은 보호층의 비-노출 부분에 대해서 좀 더 나은 선택성을 가능하게 한다. 다음으로, 에칭 단계 후 형성된 염을 제거하기 위한 세정 단계가 필요하다.
제2의 대안적인 구현예에 따르면, 불화수소산 가스가 에칭될 층이 위치되는 반응 챔버 내에 투입될 수 있다. 불활성 가스가 동시에 반응 챔버 내로 투입된다. 상기 불활성 가스는 반응 챔버 내로 투입되는 불화수소산의 비율을 조절하는 것을 가능하게 하고 따라서 에칭 속도 조절을 가능하게 한다. 상기 반응 챔버 내로 투입되는 불화수소산의 비율은 바람직하게는 10% 및 90% 사이를 포함한다. 상기 각각의 두 개의 가스의 유속은 독립적으로 제어될 수 있다. 상기 에칭은 주위 압력 및 온도 또는 주위 압력 아래의 압력 및 주위 온도 초과의 온도에서 수행될 수 있다. 바람직한 구현예에 따르면, 온도는 15℃ 및 80℃ 사이를 포함하고, 압력은 40 Torr 및 760 Torr 사이를 포함한다. 상기 에칭 기간은 에칭될 두께에 좌우된다. 바람직하게는 1초 및 10분 사이를 포함한다.
예로서, 상기 보호층이 10 nm 두께의 SiN 층인 경우, 상기 기상 에칭은 주위 압력 및 온도에서 2분 동안 31%의 불화수소산 가스 및 69%의 이질소를 투입함으로써 수행될 수 있다.
선택적으로, 예비-어닐링이 모든 습도를 제거하기 위하여 기상 에칭 전에 수행될 수 있다. 상기 예비-어닐링은 바람직하게는 100℃ 초과의 온도에서 수행된다. 상기 예비-어닐링 및 기상 에칭 사이의 기간은 물의 흡수를 제한하기 위하여 바람직하게는 1시간 미만이다. 이와 같은 목적을 위하여, 상기 예비-어닐링 및 기상 에칭은 바람직하게는 동일 장치에서 수행된다.
또한, 기상 에칭에 이어서, 후-처리가 바람직하게는 기상 에칭 동안 생성된 모든 비-휘발성 반응 생성물을 제거하는 것이 가능하도록 수행된다.
이와 같이 하기 위하여, 상기 반응 생성물은 이들의 용해에 의해 예를 들어 제거될 수 있다. 이와 같이 하기 위하여, 상기 기판은 물, 바람직하게는 탈염수를 사용하여 10분 동안 헹궈질 수 있다. 상기 물은 상기 가이드 패턴 상에서 순환하거나 또는 그 위에서 기화될 수 있다.
대안적으로, 반응 생성물은 또한 이들을 휘발시킴으로써 제거될 수 있다. 이렇게 하기 위하여, 낮은 압력에서의 어닐링이 수행될 수 있다. 예로서, 상기 어닐링은 180초 동안 2000 cm3/분의 유속으로 이질소 및 4%의 이수소를 포함하는 가스를 투입함으로써 1.5 Torr의 압력, 200℃의 온도에서 수행될 수 있다.
제2의 구현예에 따르면, 선택적으로 에칭하는 단계(104)는 대안적으로 상기 주입 후 직접 습식 에칭에 의해 보호층(3)의 수직 부분(9)을 선택적으로 에칭하는 단계를 포함할 수 있다. 상기 에칭은 상기 기능화 층(2)의 수직 부분(12)의 리프트-오프 효과에 의한 제거를 초래한다. 상기 습식 에칭은 전술한 바와 같이 불화수소산-계 또는 인산-계 에칭 용액을 사용하여 수행될 수 있다.
기능화 층을 통한 에칭 용액의 접근을 용이하게 하기 위하여, 기능화 층의 덜 조밀한 그라프팅에 의존하는 것이 가능하다. 이와 같이 하기 위하여, 상기 기능화 층은 예를 들어 낮은 온도에서 및/또는 좀 더 단 기간 동안 어닐링된다(스핀 코팅 이후). 통상적으로, 상기 기능화 폴리머는 그라프팅된 종의 밀도가 더욱 낮아지도록 150 및 170℃를 포함하는 온도 및/또는 3 또는 2분 미만 시간 동안 그라프팅될 수 있다.
따라서, 상기 방법은 하면이 기능화 층으로 기능화되는 한편, 측벽이 베어로 남는 캐비티가 제공된 가이드 패턴의 제조를 가능하게 한다.
상기 가이드 패턴은 그래포에피택시 방법에서 다음으로 사용될 수 있으며, 특히 매우 높은 분해능 및 밀도의 패턴을 생성하기 위하여 블록 코폴리머의 직접 자가조립(DSA)을 위한 방법에서 사용될 수 있다.
상기 그래포에피택시 방법은 다음으로 가이드 패턴(4)의 캐비티(7) 내에 블록 코폴리머를 증착하는 단계를 포함할 수 있다.
상기 블록 코폴리머는 특히 다음 중 하나일 수 있다:
- PS-b-PMMA: 폴리스티렌-블록-폴리메틸메타크릴레이트,
- PS-b-PLA: 폴리스티렌-블록-폴리유산,
- PS-b-PEO: 폴리스티렌-블록-폴리에틸렌 옥사이드,
- PS-b-PDMS: 폴리스티렌-블록-폴리디메틸실록산,
- PS-b-PMMA-b-PEO: 폴리스티렌-블록-폴리메틸메타크릴레이트-블록-폴리에틸렌 옥사이드,
- PS-b-P2VP: 폴리스티렌-블록-폴리(2비닐피리딘).
상기 블록 코폴리머는 캐비티의 기능화가 캐비티 내의 블록 코폴리머에 의해 생산되는 제2의 패턴의 배향을 제어할 수 있도록 기능화 층 및 측벽을 커버하는 캐비티의 하면에 동일한 친화성을 갖지 않는다.
물론, 본 발명은 상기 도면을 참조하여 기술된 구현예에 한정되지 않으며 대안이 본 발명의 범위를 벗어나지 않고 구상될 수 있다. 따라서 상기 기능화 층은 전술한 것과 다른 조성물을 가질 수 있다. 유사하게는, 다른 블록 코폴리머가 사용될 수 있다. 본 발명은 상세한 설명에서 예로서 주어진 용매에 한정되지 않는다. 또한, 본 발명은 가이드 패턴이 단일 캐비티를 포함하는 경우에서 기술되었다. 그러나, 가이드 패턴 내의 캐비티의 수에 상관없이 적용 가능하다.

Claims (17)

  1. 그래포에피택시에 의해 블록 코폴리머의 자가조립을 목적으로 하는 기능화된 가이드 패턴(4)의 형성방법으로서, 상기 방법은 다음의 단계들을 포함하는 기능화된 가이드 패턴의 형성방법:
    - (101) 상기 블록 코폴리머에 대해 제1의 화학적 친화성을 갖는 제1의 물질로 이루어진 가이드 패턴(4)을 기판(1) 상에 형성하는 단계, 상기 가이드 패턴(4)은 하면(6) 및 측벽(5)을 포함하는 캐비티(7)를 포함함;
    - (103) 상기 블록 코폴리머에 대해 제2의 화학적 친화성을 갖는 제2의 폴리머 물질로 이루어진 기능화 층(2)을 그라프팅하는 단계, 상기 기능화 층(2)은 상기 캐비티(7)의 하면(6) 상에 그라프트된 제1의 부분(11) 및 상기 캐비티(7)의 측벽(5) 상에 그라프트된 제2의 부분(12)을 포함함;
    - (104) 상기 기능화 층의 제1의 부분(11)에 대해서 선택적으로 상기 기능화 층(2)의 제2의 부분(12)을 에칭하는 단계, 상기 기능화 층의 제2의 부분(12)의 에칭은 이온 빔이 상기 기능화 층의 제1의 부분(11)에 다다르지 않도록 상기 기능화 층(2)의 제2의 부분(12)에 교차하는(secant) 방향을 따라 유도된 이온 빔에 노출시키는 단계를 포함함.
  2. 청구항 1에 있어서,
    상기 기능화 층(2)을 그라프팅하는 단계 이전에, 상기 가이드 패턴(4) 상에 보호층(3)을 증착하는 단계를 더욱 포함하며, 상기 보호층(3)은 상기 캐비티(7)의 하면(6) 상에 증착된 제1의 부분(8) 및 상기 캐비티(7)의 측벽(5) 상에 증착된 제2의 부분(9)을 포함하는 방법.
  3. 청구항 1 또는 2에 있어서,
    상기 기능화 층(2)의 제2의 부분(12)의 에칭은 이온 빔 에칭(IBE)인 방법.
  4. 청구항 2에 있어서,
    상기 기능화 층(2)의 제2의 부분(12)의 에칭은 다음의 서브-단계들을 포함하며:
    - 상기 보호층(3)의 제2의 부분(9) 및 상기 기능화 층(2)의 제2의 부분(12)이 각각 상기 보호층(3)의 제1의 부분(8) 및 상기 기능화 층(2)의 제1의 부분(11)에 대해서 선택적으로 에칭될 수 있도록 이온 빔의 노출에 의해 기능화 층(2)의 제2의 부분(12) 및 보호층(3)의 제2의 부분(9)에 10 미만의 원자 번호를 갖는 이온을 주입하는 단계;
    - 상기 기능화 층(2)의 제2의 부분(12)을 유기 용매와 접촉하도록 위치시켜 에칭시키는 단계;
    상기 방법은 상기 보호층(3) 및 기능화 층(2)의 제1의 부분(8, 11)에 대해서 선택적으로 상기 보호층(3)의 제2의 부분(9)을 에칭하는 단계를 더욱 포함하는 방법.
  5. 청구항 2에 있어서,
    상기 기능화 층(2)의 제2의 부분(12)의 에칭은 다음의 서브-단계들을 포함하는 방법:
    - 상기 보호층의 제2의 부분이 상기 보호층의 제1의 부분에 대해서 선택적으로 에칭될 수 있는 방식으로 상기 이온 빔에의 노출에 의해 상기 보호층의 제2의 부분에 10 미만의 원자 번호를 갖는 이온 빔을 주입하는 단계;
    - 상기 보호층의 제2의 부분 상에 위치된 상기 기능화 층의 제2의 부분의 제거를 초래하도록, 상기 보호층의 제1의 부분에 대해서 선택적으로 상기 보호층의 제2의 부분을 습식 에칭하는 단계.
  6. 청구항 4 또는 5에 있어서,
    상기 보호층(3)의 제2의 부분(9)의 에칭은 불화수소산-계 또는 인산-계 에칭 용액을 사용한 습식 에칭인 방법.
  7. 청구항 4에 있어서,
    상기 보호층(3)의 제2의 부분(9)의 에칭은 원격 플라즈마를 사용하여 수행되는 건식 에칭이며, 상기 건식 에칭은 다음의 서브-단계들을 포함하는 방법:
    - 플라즈마로부터의 염을 형성하는 제1의 서브-단계; 및
    - 상기 염의 승화의 제2의 서브-단계.
  8. 청구항 7에 있어서,
    상기 염은 불소 및 수소-계 플라즈마로부터 형성된 방법.
  9. 청구항 7 또는 8에 있어서,
    상기 염은 어닐링에 의해 승화되는 방법.
  10. 청구항 4에 있어서,
    상기 보호층(3)의 제2의 부분(9)의 에칭은 기상 에칭인 방법.
  11. 청구항 10에 있어서,
    상기 기상 에칭은 에칭될 층 상에 용매로 희석된 기상의 불화수소산을 투입하는 단계를 포함하는 방법.
  12. 청구항 10에 있어서,
    상기 기상 에칭은 다음의 서브-단계들을 포함하는 방법:
    - 에칭될 층이 위치된 반응 챔버 내로 불화수소산의 가스를 투입하는 단계;
    - 상기 반응 챔버 내에 불활성 가스를 투입하는 단계.
  13. 청구항 10 내지 12 중 어느 한 항에 있어서,
    상기 기상 에칭 단계 전에 예비-어닐링 단계를 더욱 포함하는 방법.
  14. 청구항 10 내지 13 중 어느 한 항에 있어서,
    상기 기상 에칭은 비-휘발성 반응 생성물을 형성하며, 상기 방법은 상기 기상 에칭 동안 형성된 비-휘발성 반응 생성물을 제거하는 단계를 더욱 포함하며, 상기 비-휘발성 반응 생성물을 제거하는 단계는 다음을 포함하는 방법:
    - 제거 용매, 바람직하게는 물에 상기 생성물을 용해시키는 단계; 및/또는
    - 100 및 300℃ 사이를 포함하는 온도에서 어닐링하는 단계.
  15. 전술한 청구항 중 어느 한 항에 있어서,
    상기 보호층(3)은 실리콘을 포함하는 유전체 무기질 물질의 층인 방법.
  16. 청구항 1 내지 15 중 어느 한 항에 따른 기능화된 가이드 패턴을 형성하는 방법 및 캐비티(7) 내에 블록 코폴리머를 증착시키는 단계를 포함하는 그래포에피택시 방법.
  17. 전술한 청구항 중 어느 한 항에 있어서,
    상기 블록 코폴리머는 적어도 두 개의 모노머 블록을 포함하며, 기능화 층 (2)은 상기 모든 모노머 블록과 등가의 친화성을 갖는 그래포에피택시 방법.
KR1020187035305A 2016-05-27 2017-05-23 그래포에피택시 방법을 위한 기능화된 가이드 패턴의 형성방법 KR20190013808A (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1654791A FR3051965A1 (fr) 2016-05-27 2016-05-27 Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR1654791 2016-05-27
PCT/EP2017/062455 WO2017202860A1 (fr) 2016-05-27 2017-05-23 Procédé de formation d'un motif de guidage fonctionnalisé pour un procédé de grapho-épitaxie

Publications (1)

Publication Number Publication Date
KR20190013808A true KR20190013808A (ko) 2019-02-11

Family

ID=56557789

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187035305A KR20190013808A (ko) 2016-05-27 2017-05-23 그래포에피택시 방법을 위한 기능화된 가이드 패턴의 형성방법

Country Status (6)

Country Link
US (1) US10795257B2 (ko)
EP (1) EP3465740A1 (ko)
JP (1) JP2019519106A (ko)
KR (1) KR20190013808A (ko)
FR (1) FR3051965A1 (ko)
WO (1) WO2017202860A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR3051964B1 (fr) * 2016-05-27 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1129118A (en) 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
US5202272A (en) * 1991-03-25 1993-04-13 International Business Machines Corporation Field effect transistor formed with deep-submicron gate
JPH1022274A (ja) * 1996-07-08 1998-01-23 Fujitsu Ltd エッチング方法及び半導体装置の製造方法
US6649928B2 (en) * 2000-12-13 2003-11-18 Intel Corporation Method to selectively remove one side of a conductive bottom electrode of a phase-change memory cell and structure obtained thereby
US6750116B1 (en) * 2003-07-14 2004-06-15 Nanya Technology Corp. Method for fabricating asymmetric inner structure in contacts or trenches
TWI235426B (en) * 2004-01-28 2005-07-01 Nanya Technology Corp Method for manufacturing single-sided buried strap
JP4867171B2 (ja) * 2005-01-21 2012-02-01 富士電機株式会社 半導体装置の製造方法
US8080615B2 (en) * 2007-06-19 2011-12-20 Micron Technology, Inc. Crosslinkable graft polymer non-preferentially wetted by polystyrene and polyethylene oxide
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
FR2950044B1 (fr) * 2009-09-11 2011-12-09 Commissariat Energie Atomique Procede de preparation d'une surface structuree fonctionnelle et surface obtenue par le procede
US8481389B2 (en) * 2011-04-05 2013-07-09 International Business Machines Corporation Method of removing high-K dielectric layer on sidewalls of gate structure
FR2975823B1 (fr) 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
US9405201B2 (en) * 2012-11-13 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography process using directed self assembly
FR3000601B1 (fr) 2012-12-28 2016-12-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
FR3000600B1 (fr) * 2012-12-28 2018-04-20 Commissariat Energie Atomique Procede microelectronique de gravure d'une couche
US8859433B2 (en) 2013-03-11 2014-10-14 International Business Machines Corporation DSA grapho-epitaxy process with etch stop material
US8853085B1 (en) 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
US9728623B2 (en) * 2013-06-19 2017-08-08 Varian Semiconductor Equipment Associates, Inc. Replacement metal gate transistor
US9059234B2 (en) * 2013-10-22 2015-06-16 International Business Machines Corporation Formation of a high aspect ratio trench in a semiconductor substrate and a bipolar semiconductor device having a high aspect ratio trench isolation region
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
FR3025937B1 (fr) * 2014-09-16 2017-11-24 Commissariat Energie Atomique Procede de grapho-epitaxie pour realiser des motifs a la surface d'un substrat
KR102241758B1 (ko) * 2014-09-16 2021-04-20 삼성디스플레이 주식회사 패턴 형성 방법 및 이를 이용한 와이어 그리드 편광 소자의 제조방법
FR3037715B1 (fr) 2015-06-19 2017-06-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US9884978B2 (en) * 2015-06-29 2018-02-06 International Business Machines Corporation Directed self-assembly
FR3041471B1 (fr) 2015-09-18 2018-07-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
FR3051966B1 (fr) * 2016-05-27 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
US9632408B1 (en) * 2016-10-12 2017-04-25 International Business Machines Corporation Graphoepitaxy directed self assembly
FR3075774B1 (fr) * 2017-12-21 2021-07-30 Commissariat Energie Atomique Procede de formation d’une structure de guidage chimique sur un substrat et procede de chemo-epitaxie

Also Published As

Publication number Publication date
JP2019519106A (ja) 2019-07-04
US10795257B2 (en) 2020-10-06
WO2017202860A1 (fr) 2017-11-30
EP3465740A1 (fr) 2019-04-10
FR3051965A1 (fr) 2017-12-01
US20190278171A1 (en) 2019-09-12

Similar Documents

Publication Publication Date Title
JP5973557B2 (ja) ブロック共重合体を用いて基板の表面にパターンを作製する方法
JP6814151B2 (ja) ブロック・コポリマの誘導自己組織化のためのハイブリッド形態学的化学的プレパターン
KR102394994B1 (ko) 유도 자기 조립용 화학 템플릿을 생성하기 위한 경화 포토레지스트의 자외선을 이용한 박리
JP6139011B2 (ja) 誘導自己組織化用途における中立層オーバーコートのトポグラフィの最小化
US7622394B2 (en) Method of fabricating semiconductor device including forming a protective layer and removing after etching a trench
KR102407808B1 (ko) 그래포에피택시 방법을 위한 기능화된 가이드 패턴 형성방법
KR102497635B1 (ko) 기판 표면상에 패턴을 제조하기 위한 그라포-에피택시 방법
US10081740B2 (en) Directed self-assembly
KR20190013808A (ko) 그래포에피택시 방법을 위한 기능화된 가이드 패턴의 형성방법
KR101548849B1 (ko) 몰드의 제조 방법
US10928725B2 (en) Method for the directed self-assembly of a block copolymer by graphoepitaxy
US10784108B2 (en) Method for forming a functionalised assembly guide
US20210088897A1 (en) Method for forming a chemical guiding structure on a substrate and chemoepitaxy method
Chevolleau et al. Self-assembly patterning using block copolymer for advanced CMOS technology: optimisation of plasma etching process
CN104425221B (zh) 图形化方法
TW201906950A (zh) 藉由控制材料之表面能而組裝嵌段共聚物之方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E601 Decision to refuse application