KR102407808B1 - 그래포에피택시 방법을 위한 기능화된 가이드 패턴 형성방법 - Google Patents

그래포에피택시 방법을 위한 기능화된 가이드 패턴 형성방법 Download PDF

Info

Publication number
KR102407808B1
KR102407808B1 KR1020187034396A KR20187034396A KR102407808B1 KR 102407808 B1 KR102407808 B1 KR 102407808B1 KR 1020187034396 A KR1020187034396 A KR 1020187034396A KR 20187034396 A KR20187034396 A KR 20187034396A KR 102407808 B1 KR102407808 B1 KR 102407808B1
Authority
KR
South Korea
Prior art keywords
layer
functionalized
forming
guide pattern
protective layer
Prior art date
Application number
KR1020187034396A
Other languages
English (en)
Other versions
KR20190012171A (ko
Inventor
랄루카 티론
니콜라스 포세메
사비에르 슈발리에
Original Assignee
꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈 filed Critical 꼼미사리아 아 레네르지 아토미끄 에뜨 옥스 에너지스 앨터네이티브즈
Publication of KR20190012171A publication Critical patent/KR20190012171A/ko
Application granted granted Critical
Publication of KR102407808B1 publication Critical patent/KR102407808B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031—Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002—Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31058—After-treatment of organic layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31127—Etching organic layers
    • H01L21/31133—Etching organic layers by chemical means
    • H01L21/31138—Etching organic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/3115—Doping the insulating layers
    • H01L21/31155—Doping the insulating layers by ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Nanotechnology (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)
  • Weting (AREA)

Abstract

그래포에피택시에 의한 블록 코폴리머의 자가조립을 위해 의도된, 기능화된 가이드 패턴의 형성방법으로서, 다음의 단계들을 포함하는 방법이 개시된다: 기판(1) 상에 제1의 기능화 층(2)을 형성하는 단계; 상기 제1의 기능화 층(2) 상에 보호층(3)을 증착하는 단계; 상기 보호층(3) 상에 가이드 패턴(4)을 형성하는 단계, 상기 가이드 패턴(4)은 상기 보호층(3) 상을 개구하는 적어도 하나의 캐비티(7)를 포함하며, 상기 캐비티(7)는 하면(6) 및 측벽(5)을 포함함; - (104) 상기 보호층의 주입 부분(9)이 상기 보호층의 비-주입 부분(8)에 대해 선택적으로 에칭될 수 있도록 이온 충격에의 노출에 의해 캐비티의 하면에 위치된 보호층(3)의 부분(9)에 10 미만의 원자 번호를 갖는 이온을 주입하는 단계; 상기 캐비티(7) 내에 제2의 기능화 층(10)을 형성하는 단계, 상기 제2의 기능화 층(10)은 상기 캐비티의 하면(6)에서 보호층(3) 상에 배치된 제1의 부분(11) 및 상기 캐비티의 측벽(5) 상에 배치된 제2의 부분(12)을 포함함; 및 상기 보호층의 주입 부분(9) 및 상기 제2의 기능화 층(10)의 제1의 부분(11)을 선택적으로 에칭하여 상기 캐비티의 하면에 위치된 제1의 기능화 층의 부분(13)을 노출시키는 단계.

Description

그래포에피택시 방법을 위한 기능화된 가이드 패턴 형성방법
본 발명은 그래포에피택시 방법을 위해 의도된 기능화된 가이드를 형성하는 방법에 관한 것이다. 본 발명은 또한 이러한 방법에 의해 얻어진 기능화된 가이드 패턴을 사용한 그래포에피택시 방법에 관한 것이다.
좀 더 작은 치수를 갖는 물건의 생산이 가능한 방법에 대한 요구가 꾸준히 증가하고 있으며, 이는 전자 부품의 소형화 추세에 기인한다.
가장 유망한 대안적인 리소그라피 기술 중 블록 코폴리머의 자가조립을 사용한 리소그라피 기술이 언급될 수 있다.
블록 코폴리머는 예를 들어 서로 다른 화학적 성질을 갖는 두 개의 모노머 A 및 B의 블록이 공유 결합에 의해 함께 결합된 수 개의 모노머의 블록으로 구성된 폴리머이다. 예를 들어, 가열에 의해 사슬에 충분한 유동성이 제공되는 경우, 사슬 A 및 사슬 B는 상 분리 및 재결합하여 예를 들어, B 매트릭스에 A 구형, 또는 B 매트릭스에 A 실린더, 또는 대신 삽입된 얇은 층(intercalated lamella) A 및 얇은 층 B를 포함하는 2-차원의 네트워크와 같은 완전하게 조직된 구조를 형성하는 경향을 갖는다.
따라서, 블록 코폴리머는 모노머의 비율에 의해 조절될 수 있는 패턴을 형성하는 성질을 갖는다. 또한, 상기 블록 코폴리머에 의해 형성된 패턴의 주기성은 몰 질량을 조절하는 것에 의해서 이들이 형성하는 패턴의 분해능의 제어가 가능하도록 블록 코폴리머의 몰 질량에 직접적으로 관련된다.
블록 코폴리머의 이러한 성질은 그래포에피택시 방법의 범위 내에서 사용된다. 그래포에피택시 방법은 일반적으로 기판의 표면 상에 가이드 패턴을 생성하는 것으로 구성되며, 이러한 가이드 패턴은 블록 코폴리머가 좀 더 나은 분해능의 제2의 패턴을 형성하기 위하여 증착될 캐비티를 한정한다.
그러나, 상기 가이드 패턴에 대한 제2의 패턴의 배향을 제어하기는 어렵다.
실제, 상기 가이드 패턴에 대한 제2의 패턴의 배향은 가이드 패턴의 표면, 기판의 표면 및 공기와 블록 코폴리머의 모노머 블록 사이의 상호 작용에 좌우된다.
상기 가이드가 상기 가이딩 캐비티의 하면에서 그리고 그 벽 상의 블록 코폴리머의 두 개의 상 중 하나와 동일한 우선적인 친화성을 갖는 경우, 상기 상은 상기 가이드의 계면에서 자가-조직화할 것이다. 따라서, 표출 단계 동안 우선적으로 제거되어야 하는 도메인은 상기 가이드 패턴의 전체 높이를 가로지르지 않을 것이고 상기 폴리머의 다른 상의 잔여 층은 상기 기판과의 계면에 형성할 것이다. 이는 이후 블록 코폴리머의 에칭에 의해 전사에 대한 제한이 될 것이다.
가장 유리한 경우는 폴리머의 두 개의 상 중 하나와 우선적으로 친화성을 갖는 캐비티의 가장자리와 중립적인 캐비티 하면(상기 기판의 두 개의 블록의 동등한 상호 작용)을 갖는 가이드 패턴을 생성하는 것이다. 이 경우 상기 표출 단계 동안 선택적으로 제거될 희생 폴리머의 도메인은 상기 기판과 계면까지 전체 두께를 가로지르며, 이는 에칭에 의해 기판의 패턴을 전사하는 단계에 매우 유리하다(참조, R. Tiron 등, SPIE 2015).
나아가, A-b-B 타입의 블록 코폴리머의 경우, 상기 표면과의 상호작용 에너지는 예를 들어, 신중하게 선택된 조성물의 A-r-B 타입의 랜덤 코폴리머의 그라프팅에 의해 발생할 수 있다(참조, X. Chevalier 등, SPIE 2011).
종래 기술의 방법은 캐비티의 하면에 랜덤 폴리머를 그라프팅함으로써 이러한 상호작용의 제어를 제안하는 한편, 캐비티의 벽은 베어로(bare) 남는다. 이렇게 하기 위하여, 랜덤 폴리머는 희석되고 스핀 코팅에 의해 증착된다. 상기 그라프팅 어닐링 동안, 랜덤 폴리머의 낮은 두께가 상기 캐비티의 하면 상에 자체 고정되는 한편 상기 캐비티의 벽은 베어로 남는다. 그러나, 동일한 실리콘 기판 상에서 변하는 밀도를 갖는 가이드 패턴이 존재하는 경우, 상기 방법이 주어진 패턴에 대해 기능을 할지라도 이러한 기술은 랜덤 폴리머의 층이 상기 캐비티의 벽 상에 또한 증착되므로 좀 더 높은 밀도를 갖는 가이드에 대해서는 작동하지 않는다.
본 발명은 그래포에피택시용 가이드 패턴의 형성이 가능한 방법을 제공함으로써 종래 기술의 단점을 극복하는 것을 기술적 과제로 하고 있으며, 여기서 상기 가이드 패턴의 캐비티의 벽 및 하면은 상기 가이드 패턴의 밀도에 상관없이 다르게 기능화된다.
상기 기술적 과제를 해결하기 위하여, 본 발명의 일 관점에 따르면, 그래포에피택시에 의한 블록 코폴리머의 자가조립을 위해 의도된, 기능화된 가이드 패턴을 형성하는 방법이 제공된다:
- 상기 블록 코폴리머에 대해 제1의 화학적 친화도를 갖는 제1의 물질로 이루어진 제1의 기능화 층을 기판 상에 형성하는 단계;
- 상기 제1의 기능화 층 상에 보호층을 증착하는 단계;
- 상기 보호층 상에 가이드 패턴을 형성하는 단계, 상기 가이드 패턴은 상기 보호층 상을 개구하는 적어도 하나의 캐비티를 포함하며, 상기 캐비티는 하면 및 측벽을 포함함;
- 상기 보호층의 주입 부분이 상기 보호층의 비-주입 부분에 대해 선택적으로 에칭될 수 있도록 이온 충격에의 노출에 의해 캐비티의 하면에 위치된 보호층의 부분에 10 미만의 원자 번호를 갖는 이온을 주입하는 단계;
- 상기 캐비티 내에 상기 블록 코폴리머에 대해서 제2의 화학적 친화성을 갖는 제2의 물질로 이루어진 제2의 기능화 층을 형성하는 단계, 상기 제2의 기능화 층은 상기 캐비티의 하면에서 보호층 상에 배열된 제1의 부분 및 상기 캐비티의 측벽 상에 배열된 제2의 부분을 포함함; 및
상기 보호층의 비-주입 부분, 상기 제2의 기능화 층의 제2의 부분 및 제1의 기능화 층에 대해서 상기 보호층의 주입 부분 및 상기 제2의 기능화 층의 제1의 부분을 선택적으로 에칭하여 상기 캐비티의 하면에 위치된 제1의 기능화 층의 부분을 노출시키는 단계.
따라서 상기 방법에 따르면 하면이 제1의 기능화 층으로 기능화되고 측벽이 제2의 기능화 층으로 기능화되는 적어도 하나의 캐비티를 포함하는 가이드 패턴을 형성할 수 있다. 상기 방법은 상기 가이드 패턴의 캐비티의 밀도에 상관없이 효율적이다.
상기 제1 및 제2의 기능화 층은 상기 캐비티의 하면 및 측벽에 각각을 갖는 캐비티 내에 증착될 블록 코폴리머의 친화성의 제어를 가능하게 한다. 상기 방법은 특히 보호층이 상기 방법의 이후 단계들로부터 제1의 기능화 층을 보호하는 것이 가능하게 하므로 특히 유리하다. 상기 가이드 패턴은 이어서 상기 보호층 상에 형성된다. 상기 가이드 패턴은 블록 코폴리머가 증착될 적어도 하나의 캐비티를 한정한다. 나아가, 상기 캐비티는 상기 보호층의 부분이 노출되도록 캐비티를 관통한다. 상기 가이드 패턴은 따라서 상기 보호층의 상기 부분이 상기 보호층의 나머지 부분, 기판 및 가이드 패턴에 대해서 선택적으로 에칭될 수 있도록 보호층의 부분이 변형될 마스크로서 기능한다. 에칭될 보호층의 부분을 변형하는 단계 동안, 광 이온이 이온 충격에 노출된 부분에 주입된다.
또한, 상기 보호층은 두 개의 기능화 층이 접촉되는 것을 방지함으로써 상기 제2의 기능화 층의 형성 동안 제1의 기능화 층 대신 제2의 기능화 층을 그라프팅시키지 않을 수 있도록 한다.
상기 제2의 기능화 층의 제1의 부분은 상기 보호층의 주입 부분을 선택적으로 에칭하는 단계 동안 제거된다. 반대로 상기 단계 동안, 상기 제2의 기능화 층의 제2의 부분은 에칭되지 않는다.
본 발명의 제1관점에 따른 방법은 또한 기술적으로 가능한 모든 조합에 따라 또는 개별적으로 취해지는 다음의 특성 중 하나 이상을 가질 수 있다.
다른 구현예에 따르면:
- 상기 제2의 기능화 층의 형성 단계는 상기 이온 주입 이후 일어날 수 있고; 또는 다음으로
- 상기 제2의 기능화 층의 형성 단계는 상기 이온 주입 단계 전에 일어날 수 있다.
유리하게는, 상기 제1의 기능화 층을 형성하는 단계는 다음의 서브-단계들을 포함한다:
- 제1의 폴리머의 층을, 바람직하게는 스핀 코팅에 의해 증착하는 단계;
- 상기 기판 상에 제1의 폴리머의 층을 바람직하게는 열 어닐링 또는 광-가교결합에 의해 그라프팅시키는 단계;
- 용매를 사용하여 헹구는 단계.
유리하게는, 상기 가이드 패턴을 형성하는 단계는 다음의 서브-단계들을 포함한다:
- 상기 보호층 상에 적어도 하나의 베이스 층을 증착하는 단계; 및
- 리소그라피에 의해 상기 베이스 층을 에칭하는 단계.
좀 더 구체적으로는, 상기 가이드 패턴을 형성하는 단계는 다음의 서브-단계들을 포함할 수 있다:
- 상기 보호층 상에 SOC(탄소 상의 스핀) 층을 증착하는 단계;
- 가교결합 어닐링 단계;
- 상기 SOC 층 상에 SiARC (실리콘 함유 반사방지 코팅) 가교결합 층을 증착하는 단계;
- 가교결합 어닐링 단계;
- 상기 SiARC 층 상에 수지 층 증착 단계;
- 수지 패턴 형성 단계
- 가이드 패턴이 형성되도록 에칭에 의해 SiARC/SOC 층에 수지 패턴을 전사하는 단계.
상기 기술은 그래포에피택시와 상용가능한 치수에서 쉽게 가이드 패턴의 제조가 가능하게 한다.
유리하게는, 상기 베이스 층은 상기 베이스 층의 증착이 상기 제1의 기능화 층에 손상을 일으키지 않도록 300℃ 아래, 바람직하게는 250℃ 아래의 온도에서 증착된다.
유리하게는, 상기 베이스 층은 형성된 가이드 패턴이 상기 방법의 이후 단계에 의해 변형되지 않도록 탄소를 포함한다.
유리하게는, 상기 보호층은 실리콘을 포함하는 유전체 무기질 물질의 층이며, 이는 탄소 가이드 패턴에 대해서 선택적으로 에칭할 수 있다. 이러한 층은 보호층의 증착 동안 제1의 기능화 층이 손상되지 않도록 300℃ 아래, 바람직하게는 250℃ 아래의 온도에서 증착될 수 있는 추가적인 이점을 갖는다.
유리하게는, 상기 보호층은 상기 제1의 기능화 층을 보호하고 국부적으로 변형된 부분이 선택적으로 에칭될 수 있도록 국부적으로 변형될 수 있는 5 및 15　nm 사이, 바람직하게는 5 및 10 nm 사이를 포함하는 두께를 갖는다.
다른 구현예에 따르면:
- 상기 이온 주입은 수소 및/또는 헬륨을 포함하는 주입 이온을 플라즈마에 노출시켜 수행된다. 이 경우, 상기 주입은 건식 에칭 반응기 또는 플라즈마 침지 반응기에서 수행될 수 있다. 본 구현예는 변형 방법이 보호층의 변형 부분의 물리적 스퍼터링에 의해 소모하지 않고, 보호층의 비-변형 부분에 대해 선택적으로 에칭할 수 있도록 보호층의 부분을 변형하는 것이 가능하도록 함;
- 상기 이온 주입은 Ar, H, He, N2 종 중 하나를 포함하는 주입 이온을 이온 빔에 노출시켜 수행될 수 있다.
제1의 구현예에 따르면, 상기 선택적 에칭은 불화수소산-계 또는 인산계 에칭 용액을 사용하여 수행되는 습식 에칭일 수 있다. 실제, 습식 에칭은 상기 이온 충격에 노출된 물질 및 비-노출 물질 사이에 4 초과의 선택도를 갖는 이점을 갖는다.
제2의 구현예에 따르면, 상기 선택적인 에칭은 원격 플라즈마를 사용하여 수행되는 건식 에칭이며, 상기 에칭 단계는 다음의 서브-단계들을 포함할 수 있다:
- 플라즈마로부터 염을 형성하는 제1의 서브-단계; 및
- 상기 염의 승화의 제2의 서브-단계.
건식 에칭은 보호층이 SiN으로 이루어질 때 노출 부분 및 비-노출 부분 사이에 우수한 선택도를 갖도록 하는 것이 가능하므로 고무적이다.
유리하게는, 상기 염은 불소 및 수소-계 플라즈마로부터 형성된다.
유리하게는, 상기 염은 바람직하게 어닐링에 의해 승화된다.
제3의 구현예에 따르면, 상기 선택적 에칭은 기상 에칭일 수 있다. 기상 에칭은 보호층의 노출된 부분 및 보호층의 비-노출된 부분 사이에 30 초과의 개선된 선택도를 갖는 이점을 갖는다. 그러나, 상기 표면 상에 형성된 염은 이러한 염을 제거하기 위하여 추가적인 세정 단계(물로 또는 어닐링)를 요구한다. 이러한 세정 단계는 보호층의 비-노출 부분을 소모하지 않는다.
다른 대안적인 구현예에 따르면:
- 상기 기상 에칭은 에칭될 층 상에 용매에 희석된 기상의 불화수소산을 투입하는 단계를 포함하며;
- 상기 기상 에칭은 다음의 서브-단계들을 포함한다:
o 에칭될 층이 위치된 반응 챔버에 불화수소산 가스를 투입하는 단계; 및
o 상기 반응 챔버 내에 불활성 가스를 투입하는 단계.
유리하게는, 상기 방법은 좀 더 나은 선택도 제공을 가능하게 하도록 에칭될 층의 표면으로부터 습도를 제거하기 위하여 기상 에칭 단계 이전에 예비-어닐링 단계를 더욱 포함한다.
상기 기상 에칭이 비-휘발성 반응 생성물을 형성하는 경우, 상기 방법은 또한 상기 기상 에칭 동안 형성된 비-휘발성 반응 생성물을 제거하는 단계를 더욱 포함한다.
상기 비-휘발성 반응 생성물을 제거하는 단계는 다음을 포함할 수 있다:
- 제거 용매, 바람직하게는 물에 상기 생성물을 용해시키는 단계; 및/또는
- 100℃ 및 300℃ 사이를 포함하는 온도에서 어닐링하는 단계.
유리하게는, 상기 제2의 기능화 층을 형성하는 단계는 다음의 서브-단계들을 포함한다:
- 상기 가이드 패턴을 완전 커버하는 제2의 폴리머 층을 형성하도록 제2의 폴리머 층의 증착 단계, 상기 증착은 바람직하게 스핀 코팅에 의해 수행됨;
- 바람직하게는 열 어닐링 또는 광-가교결합에 의해 캐비티 내에 제2의 폴리머 층을 그라프팅하는 단계;
- 용매를 헹구는 단계.
본 발명의 제2관점은 상기 본 발명의 제1관점에 따라 기능화된 가이드 패턴을 형성하는 방법 및 상기 캐비티 내에 블록 코폴리머를 증착하는 단계를 포함하는 그래포에피택시 방법에 관한 것이다.
유리하게는, 상기 블록 코폴리머는 적어도 두 개의 모노머 블록을 포함하며, 제1의 기능화 층은 상기 모든 모노머 블록과 등가의 친화성을 갖는다.
유리하게는, 상기 제2의 기능화 층은 상기 모노머 블록 중 하나와 우선적인 친화성을 갖는다.
따라서, 상기 블록 코폴리머에 의해 상기 기판에 수직의 배향을 갖는 제2의 패턴의 생산이 가능하다.
본 발명의 다른 특징 및 이점은 본 발명의 하나의 구현예에 따른 방법의 다른 단계들을 설명하는, 첨부된 도 1a 내지 1f를 참조하여, 이어지는 상세한 설명으로부터 더욱 명확해질 것이다.
도 2는 도 1a 내지 1f의 방법에 의해 얻어진 기능화된 가이드 패턴을 개략적으로 나타낸다.
도 3은 플라즈마가 수소, 헬륨, 또는 이수소-헬륨 혼합물인 경우 보호 SiN 층의 다른 두께에 대해 사용하기 위한 바이어스 전압을 나타낸다.
명확성을 위하여, 동일하거나 또는 유사한 부재는 모든 도면에서 동일한 참조 부호로 나타낸다.
도 1a 내지 1f는 본 발명의 일 구현예에 따른 그래포에피택시용 가이드 패턴을 제조하는 방법의 단계들을 나타낸다.
도 2를 참조하면, 상기 방법은 캐비티 내에 증착될 블록 코폴리머와 제1의 친화성을 갖도록 하면(16)이 기능화되는 한편, 측벽(15)은 캐비티 내에 증착될 코폴리머와의 제2의 친화성을 갖도록 기능화되는 적어도 하나의 캐비티(7)를 포함하는 그래포에피택시용 가이드 패턴(4)을 얻는 것이 가능하도록 한다.
상기와 같이 하기 위하여, 도 1a를 참조하면, 상기 방법은 기판(1)의 표면 상에 제1의 기능화 층(2)을 형성하는 제1의 단계(101)를 포함한다. 상기 제1의 기능화 층(2)은 실질적으로 일정한 두께를 갖는다. 상기 제1의 기능화 층(2)은 2 및 15　nm 사이, 좀 더 바람직하게는 5 및 8 사이를 포함하는 두께를 갖는다. 상기 제1의 기능화 층(2)은 제1의 폴리머의 층이다. 상기 제1의 폴리머의 조성물은 상기 캐비티 내에 증착될 블록 코폴리머의 모노머 블록 및 상기 캐비티(7)의 하면(16) 사이에 얻어지도록 친화성의 함수로서 선택된다. 상기 제1의 폴리머는 또한 상기 기판의 함수로서 선택된다. 다른 구현예에 따르면, 상기 제1의 폴리머는 랜덤 코폴리머, 호모폴리머 또는 예를 들어 자가조립단층(SAM)과 같은 표면 에너지를 제어하는데 사용될 수 있는 그라프팅 가능한 폴리머의 모든 형태일 수 있다. 상기 제1의 폴리머는 또한 가교결합 폴리머일 수 있다. 바람직한 구현예에 따르면, 상기 제1의 폴리머는 블록 코폴리머의 각 모노머 블록 및 제1의 기능화 층 사이의 인력을 동등하게 하는 방식으로 선택될 수 있다. 이러한 경우, 상기 캐비티 내에 증착될 블록 코폴리머가 실린더 모폴로지의 PS-b-PMMA인 경우, 상기 제1의 기능화 층은 70중량%의 폴리스티렌 (PS) 및 30중량%의 폴리메틸 메타크릴레이트 (PMMA)를 포함하는, PS-r-PMMA 층일 수 있다. 또 다른 구현예에 따르면, 상기 캐비티 내에 증착될 블록 코폴리머가 라멜러 모폴로지의 PS-b-PMMA인 경우, 상기 제1의 기능화 층은 50중량%의 폴리스티렌 (PS) 및 50중량%의 폴리메틸 메타크릴레이트(PMMA)를 포함하는 PS-r-PMMA의 층일 수 있다.
제1의 기능화 층(2)을 형성하는 단계(101)는 바람직하게는 예를 들어 스핀 코팅에 의해 제1의 폴리머의 층을 증착하는 서브-단계를 포함한다. 상기 스핀 코팅은 유기 용매 내에 제1의 폴리머를 희석시켜 수행될 수 있다. 상기 제1의 폴리머가 PS-r-PMMA인 경우, 상기 유기 용매는 프로필렌 글리콜 메틸 에테르 아세테이트 (PGMEA)일 수 있다. 상기 유기 용매에 희석된 제1의 폴리머의 용액은 1.5%와 실질적으로 같은 제1의 폴리머의 질량 농도를 가질 수 있다. 상기 제1의 기능화 층(2)을 형성하는 단계(101)는 다음으로 또한 그라프팅이라고 불리는, 상기 기판의 표면 상에 제1의 폴리머의 층을 고정시키는 서브-단계를 포함한다. 상기 그라프팅은 열 어닐링 또는 광-가교결합에 의해 수행될 수 있다. 상기 열 어닐링은 바람직하게는 250℃와 실질적으로 같은, 통상적으로 230℃ 및 260℃ 사이의 온도에서 10분과 실질적으로 같은, 통상적으로 5 및 15분 사이의 기간 동안 수행된다. 상기 열 어닐링은 핫 플레이트 상에서 또는 로 내에서 수행될 수 있다. 상기 제1의 기능화 층(2)을 형성하는 단계(101)는 다음으로 잉여의 제1의 폴리머가 용매를 사용하여 제거되는 헹굼의 서브-단계를 포함한다. 상기 제1의 폴리머가 PS-r-PMMA인 경우, 사용되는 용매는 프로필렌 글리콜 메틸 에테르 아세테이트 (PGMEA)일 수 있다. 단계(101)의 또 다른 대안은 가교결합 가능한 폴리머를 사용할 수 있다. 따라서, 상기 폴리머의 스핀 코팅에 의한 퍼짐 단계 후, 상기 폴리머는 열 어닐링 동안 가교결합된다. 이러한 대안은 상기 제1의 기능화 층(2)이 기판 상에 그라프트되지 않는 경우에 사용될 수 있다.
도 1b를 참조하면, 상기 방법은 다음으로 상기 제1의 기능화 층(2) 상에 보호층(3)을 증착하는 단계(102)를 포함한다. 일 구현예에 따르면, 상기 보호층(3)은 증착 동안 제1의 기능화 층을 손상시키지 않도록 300℃ 아래, 바람직하게는 250℃ 아래의 온도에서 증착될 수 있는 실리콘을 포함하는 유전체 무기질 층일 수 있다. 따라서, 상기 보호층은 다음의 물질 중 하나의 층일 수 있다: SiN, SiOC, SiO2, SiCBN. 상기 보호층(3)은 예를 들어 실리콘 함유 반사방지 코팅(SiARC), HSQ (극-치밀 수소 실세스퀴옥산)의 층, 또는 대신 폴리(디메틸실록산) (PDMS)의 층과 같은 실리콘 충전 폴리머의 층일 수 있다. 또 다른 구현예에 따르면, 상기 보호층은 또한 HFO2 또는 TiN의 층일 수 있다. 상기 보호층(3)은 바람직하게는 상기 층의 부분이 후술되는 바와 같이 선택적으로 에칭되어 변형될 수 있도록 충분히 가는 한편, 상기 방법의 추후 단계 동안 상기 제1의 기능화 층을 보호하도록 충분한 두께를 갖도록 5 및 15 nm의 사이, 좀 더 바람직하게는 5 및 10 nm 사이의 두께를 갖는다. 상기 보호층(3)은 바람직하게는 일정한 두께를 갖는다. 상기 보호층(3)은 PVD (물리 기상 증착), ALD (원자층 증착), PEALD (플라즈마 강화 원자층 증착)에 의해 증착될 수 있다.
도 1c를 참조하면, 상기 방법은 다음으로 상기 보호층(3)의 표면 상에 가이드 패턴(4)을 형성하는 단계(103)를 포함한다. 상기 가이드 패턴(4)은 상기 보호층(3) 상에 개구되는 적어도 하나의 캐비티(7)를 포함한다. 따라서, 상기 캐비티(7)는 상기 보호층(3)의 부분(9)에 의해 형성된 하면(6)을 포함한다. 상기 캐비티(7)는 또한 상기 기판의 표면에 교차하는 방향을 따라 연장하는 측벽(5)을 포함한다. 좀 더 구체적으로, 상기 측벽(5)은 바람직하게는 상기 기판의 표면에 수직 방향을 따라 연장한다. 상기 캐비티는 다른 기하학을 가질 수 있다. 따라서 실린더형 정(cylindrical well), 트렌치, 직사각형 섹션의 정, 타원형 정의 형상 또는 대신 ∞ 형상, 또는 그래포에피택시 방법이 가능한 다음의 다른 모든 형상을 취할 수 있다. 상기 가이드 패턴(4)은 상기 방법의 추후 단계 동안 사용되는 에칭 기술에 대한 저항성을 갖는 물질, 예를 들어 불화수소산(HF) 및/또는 인산(H3PO4)에 불활성인 물질로 바람직하게는 이루어진다. 이러한 목적을 위하여, 제1구현예에 따르면, 상기 가이드 패턴은 탄소를 포함할 수 있다. 따라서, 상기 가이드 패턴은 원심기에 의해 증착된 탄소(또한 스핀-온-탄소용 SOC라 불림) 또는 다른 반사방지 탄소층으로 이루어질 수 있다. 제1구현예와 조합되거나 조합되지 않을 수 있는, 제2구현예에 따르면, 상기 가이드 패턴은 예를 들어 SiN 층과 같은 불화수소산 (HF) 및/또는 인산(H3PO4)에 저항성을 갖는 층으로 커버될 수 있다. 상기 SiN 층은 등각 증착 기술에 의해 증착될 수 있다. 상기 제2구현예는 예를 들어 실리콘 산화물과 같은 모든 타입의 물질의 가이드 패턴이 상기 방법의 후속 단계 동안 사용되는 에칭 기술에 저항성을 갖는 층 위에 증착됨으로써 보호하는 것을 가능하게 한다. 각각의 캐비티(7)는 바람직하게는 50 및 300 nm 사이를 포함하는 깊이 P를 갖는다. 각 캐비티(7)는 바람직하게는 30 및 200 nm를 포함하는 폭 L을 갖는다. 상기 가이드 패턴(4)을 형성하는 단계(103)는 다음의 서브-단계들을 포함할 수 있다:
- 상기 보호층(3) 상에 하나 이상의 층을 증착하는 단계;
- 이러한 또는 이들 층을 통해서, 바람직하게는 리소그라피, 예를 들어, 포토리소그라피에 의해 적어도 하나의 캐비티(7)를 생성하는 단계.
상기 리소그라피는 상기 캐비티(7)가 호보층(3) 상에 개구되는 방식으로 수행된다.
도 1d를 참조하면, 상기 방법은 다음으로 보호층(3)의 남은 부분에 대해서 선택적으로 에칭될 수 있는 방식으로 캐비티(7)의 하면을 형성하는 보호층의 부분(9)에 광 이온을 주입하는 단계(104)를 포함한다. 상기 주입은 소위 "광" 이온, 즉 원자 번호가 10 미만인 이온의 충격에 보호층의 부분(9)을 노출시켜 수행된다. 상기 단계의 끝에, 충격에 노출된 보호층의 부분(9)은 충격에 노출되지 않은 보호층의 부분(8)에 대해서 선택적으로 에칭될 수 있다.
상기 이온 충격은 플라즈마 또는 이온 빔에 의해 수행될 수 있다.
따라서, 제1구현예에 따르면, 상기 주입 단계(104)는 건식 에칭 또는 플라즈마 주입 반응기에서 수행될 수 있다. 상기 건식 에칭 반응기는 예를 들어 용량 결합 플라즈마(CCP) 반응기 또는 유도 결합 플라즈마(ICP) 반응기일 수 있다.
상기 주입 이온은 수소 및/또는 헬륨을 포함한다. 이와 같이 하기 위하여, 메인 가스를 포함하는 플라즈마를 사용하는 것이 가능하며, 상기 메인 가스는 다음의 가스 중 하나 이상의 혼합물이다: He, H2, NH3, HBr, CxHy, SiH4. 상기 플라즈마는 또한 아르곤, 헬륨, 크세논, 산화이질소와 같은 해리 가스를 포함할 수 있으며, 이는 상기 메인 가스의 해리를 촉진시키고 이러한 방식으로 상기 보호층의 광 이온의 주입을 선호하는 것을 가능하게 할 수 있다.
상기 주입 조건은 캐비티(7)의 하면을 형성하는 보호층의 부분(9)이 상기 보호층(3)의 나머지에 대해 선택적으로 에칭될 수 있는 방식으로 선택된다. 따라서, 실시예로서, 아래 표는 표준 플라즈마 에칭 반응기의 사용의 경우에서 보호층(3)을 변형하는 단계(104)를 수행하기 위한 통상적인 조건을 제공한다. 이러한 조건은 보호층(3), 두께 및 사용되는 플라즈마의 성질에 특히 좌우된다.
Figure 112018118409725-pct00001
상기 플라즈마에의 노출 기간은 보호층(3)의 두께에 특히 좌우된다.
예를 들어, 상기 보호층이 SiN 층인 경우, 도 3은 3가지 플라즈마에 대해서 사용되는 플라즈마의 함수로서 그리고 SiN 층의 두께의 함수로서 사용하기 위한 바이어스 파워를 제공한다: 수소-계 플라즈마, 헬륨-계 플라즈마 및 이수소 및 헬륨-계 플라즈마.
또한, 주입 깊이를 좀 더 잘 조절하기 위하여 소스의 파워 또는 바이어스 전압을 펄스하는 것이 가능하다. 상기 펄스 파라미터는 10% 및 90% 사이를 포함하는 작업 주기에 따라 100 Hz 및 500 Hz 사이를 포함하는 주파수에서 바람직하게 펄스된다. 상기 소스의 바이어스 전압 또는 파워의 펄싱은 에너지 이온을 덜 갖도록 하며, 이는 보호층이 얇은 경우, 즉 보호층이 10 nm 아래의 두께를 갖는 경우 유리하다.
제2의 구현예에 따르면, 상기 주입 단계(104)는 이온 빔 주입기에서 수행될 수 있다. 다음, 이온 광 이온, 즉 예를 들어 Ar, H, He, N2, 등과 같은 원자 번호가 10 미만인 이온의 주입이 가능하다.
주입 조건은 또한 상기 캐비티(7)의 하면을 형성하는 보호층의 부분(9)이 보호층(3)의 나머지에 대해 선택적으로 에칭될 수 있는 방식으로 선택된다. 이러한 주입 조건은 주어질 물질에서 주어진 종을 주입하는 깊이 및 프로파일의 모사가 가능한 소프트웨어, 예를 들어, 몬테카를로 타입 모사에 기초한 소프트웨어 SRIM(물질에서 이온의 스토핑 및 범위)를 사용하여 결정될 수 있다.
상기 방법은 또한 캐비티 내에 제2의 기능화 층(10)을 형성하는 단계(105)를 포함할 수 있다. 상기 제2의 기능화 층(10)은 상기 캐비티의 하면(6) 상에 증착된 제1의 소위 "수평" 부분(11) 및 상기 캐비티의 측벽(5) 상에 증착된 제2의 소위 "수직" 부분(12)을 포함한다. 상기 제2의 기능화 층(10)은 실질적으로 일정한 두께를 갖는다. 상기 제2의 기능화 층(10)은 바람직하게는 2 및 15 nm 사이, 좀 더 바람직하게는 5 및 12 mm 사이를 포함하는 두께를 갖는다. 상기 제2의 기능화 층(10)은 상기 제1폴리머와 다른 제2폴리머의 층이다. 제2의 폴리머의 조성물은 캐비티에 증착될 블록 코폴리머 및 캐비티(7)의 측벽 사이의 바람직한 상호작용의 함수로 선택된다. 다른 구현예에 따르면, 상기 제2의 폴리머는 랜덤 코폴리머, 호모폴리머, 또는 예를 들어 자가조립단층(SAM)과 같은 표면 에너지 제어에 사용될 수 있는 그라프팅 가능한 폴리머의 다른 모든 형태일 수 있다. 바람직한 구현예에 따르면, 상기 제2의 폴리머는 블록 코폴리머의 상 A 또는 B 중 하나 및 상기 캐비티의 측벽(12) 사이의 바람직한 상호작용을 갖도록 선택될 수 있다. 이와 같은 목적으로, 상기 제2의 폴리머는 상기 캐비티 내에 증착될 블록 코폴리머의 상 중 하나의 호모폴리머일 수 있다. 예를 들어, 상기 블록 코폴리머가 PS-b-PMMA인 경우, 상기 제2의 기능화 층은 예를 들어 PS의 호모폴리머 또는 PMMA의 호모폴리머 층일 수 있다. 일반적으로 말하면, 상기 블록 코폴리머가 A-b-B 타입의 폴리머인 경우, 상기 제2의 기능화 층(10)은 최종 소자로서 생산되기를 원하는 것의 함수로서, 호모폴리머 A 또는 호모폴리머 B 일 수 있다.
상기 제2의 기능화 층(10)을 형성하는 단계(105)는 바람직하게는 예를 들어 스핀 코팅에 의해, 제2의 폴리머의 층을 증착하는 서브-단계를 포함한다. 상기 스핀 코팅은 유기 용매에서 제2의 폴리머를 희석시켜 수행될 수 있다. 상기 유기 용매는 바람직하게는 프로필렌 글리콜 메틸 에테르 아세테이트 (PGMEA)이다. 상기 제1의 증착 서브-단계는 상기 증착된 제2의 폴리머의 두께가 상기 가이드 패턴을 완전히 커버하도록 충분히 중요한 방식으로 수행된다. 상기 제2의 폴리머의 용액 농도 및 증착 속도는 따라서 제2의 폴리머의 증착 단계의 끝에서 제2의 폴리머의 층이 가이드 패턴(4)을 완전히 커버하는 방식으로 가이드 패턴(4)의 높이의 함수로서 선택될 것이다.
예를 들어, 상기 캐비티(7)가 150 nm의 두께 P를 를 갖는 경우, 5%의 제2의 폴리머의 질량 농도를 갖는 제2의 폴리머의 용액을 사용하는 것이 가능하다.
다음으로 상기 제2의 기능화 층(10)을 형성하는 단계(105)는 상기 가이드 패턴 상에 제2의 폴리머의 층을 또한 그라프팅이라 불리는 고정의 서브-단계를 포함한다. 상기 그라프팅은 열 어닐링 또는 광-가교결합에 의해 수행될 수 있다. 상기 열 어닐링은 로에서 또는 핫 플레이트 상에서 수행될 수 있다. 상기 제2의 기능화 층(10)의 형성 단계(105)는 다음으로 용매를 사용하여 잉여의 제1의 폴리머가 제거되는 동안 헹구는 서브-단계를 포함할 수 있다. 상기 제2의 폴리머가 PS 또는 PMMA인 경우, 사용되는 용매는 프로필렌 글리콜 메틸 에테르 아세테이트 (PGMEA)일 수 있다.
유리하게는, 상기 제2의 폴리머는 그라프트된 종의 밀도가 하부 물질에 좀 더 큰 엑세스를 가능하게 더욱 낮도록 제1의 폴리머보다 더욱 낮은 온도(통상적으로 150 및 170℃ 사이) 및/또는 좀 더 단 시간(통상적으로 3 또는 2분 미만)에서 그라프트된다.
다음 방법은 상기 캐비티의 하면에 제1의 기능화 층(2)이 노출되도록, 변형된 상기 보호층의 부분(9)을 에칭하는 단계(106)를 포함한다. 제2의 기능화 층이 형성되면, 상기 제2의 기능화 층의 수평 부분은 상기 보호층 상의 그라프트된 제2의 기능화 층의 수평 부분의 제거를 초래하는 하부 보호층의 에칭, 리프트-오프 효과에 의해 상기 단계 동안 또한 제거된다. 상기 기판(1) 및 가이드 패턴(4)은 상기 에칭 단계에 불활성이다. 상기 단계(104) 동안 변형되지 않는 보호층(3)의 부분은 상기 단계(104) 동안 에칭의 선택적 특성에 기인하여(즉, 에칭은 보호층의 주입 물질에 특이적임) 상기 제2의 기능화 층의 수직 부분과 같이, 에칭 단계에 의해 바뀌지 않는다.
상기 에칭은 상기 단계의 끝에서 상기 캐비티의 하면이 상기 제1의 기능화 층(2)의 부분(13)에 의해 형성되는 한편(유리하게는 조직되기를 원하는 코폴리머에 대해서 중립적인), 상기 캐비티의 벽은 상기 제2의 기능화 층의 수직 부분으로 커버된다(바람직하게는 코폴리머의 상 중 하나에 대해 특정 친화성을 갖는). 이와 같이 하기 위하여, 다른 에칭 기술이 사용될 수 있다. 상기 선택된 에칭 기술은 보호층의 구성에 따라 특히 좌우된다.
따라서, 제1의 구현예에 따르면, 상기 에칭은 습식 에칭일 수 있다. 상기 보호층(3)이 SiOC, SiO2, SiCBN, HFO2의 층인 경우, 상기 습식 에칭은 불화수소산-계 에칭 용액을 사용하여 수행될 수 있다. 상기 보호층(3)이 SiN 층인 경우, 상기 습식 에칭은 불화수소산-계 또는 인산-계 에칭 용액을 사용하여 수행될 수 있다.
불화수소산-계 에칭 용액의 경우, 상기 에칭 용액은 바람직하게는 1%로 희석된다. 상기 에칭 용액에 에칭될 층의 노출 기간은 상기 에칭 용액의 농도 및 에칭될 층의 두께에 좌우된다. 이는 일반적으로 1초 및 10분 사이에서 변화한다.
예를 들어, 상기 보호층이 10 nm의 SiN 층인 경우, 상기 노출 기간은 불화수소산-계 또는 인산-계 에칭 용액 모두에 대해서 30초의 차수이다.
상기 보호층이 TiN 층인 경우, 상기 보호층의 노출 부분은 알칼린 용액(SC1)에 의해 에칭될 수 있다.
제2의 구현예에 따르면, 상기 에칭은 건식 에칭일 수 있다. 이러한 목적을 위하여 원격 플라즈마가 사용된다. 다음으로 상기 에칭 단계는 바람직하게는 두 개의 서브-단계들을 포함한다:
- 플라즈마로부터 염을 형성하는 제1의 서브-단계;
- 염의 승화의 제2의 서브-단계.
상기 염은 불소 및 수소-계 플라즈마로부터 바람직하게 형성된다. 이러한 목적을 위하여, 삼플루오르화 질소가 한편 이수소 상에서 또는 다른 한편으로는 암모니아 상에서 사용될 수 있다. 상기 염은 100℃ 아래의 온도에서, 2 Torr에서 1 및 5초 사이를 포함하는 기간 동안 플라즈마를 위치시켜 형성될 수 있다.
상기 염은 바람직하게는 어닐링에 의해 승화된다. 상기 어닐링은 100℃ 초과의 온도 바람직하게는 150℃ 및 200℃를 포함하는 온도에서 수행된다.
예를 들어, 상기 보호층이 10 nm 두께의 SiN 층인 경우, 상기 건식 에칭은 다음의 서브-단계들을 포함할 수 있다:
- 30℃에서 45 초 동안 50 및 300 cm3/분 사이를 포함하는 NH3의 유속으로 수행되는 플라즈마에 의한 염의 형성의 서브-단계;
- 180℃에서 1분 동안 어닐링에 의한 염의 승화 단계.
제3의 구현예에 따르면, 상기 에칭은 기상으로 수행될 수 있다.
이를 위하여, 제1의 대안적인 구현예에 따르면, 용매에 희석된 기상의 불화수소산을 사용하는 것이 가능하다. 이러한 접근은 보호층의 비-노출 부분에 대해서 좀 더 나은 선택도를 가능하게 한다. 다음으로 세정 단계가 상기 에칭 단계 이후 형성된 염을 제거하는데 필요하다.
제2의 대안적인 구현예에 따르면, 불화수소산의 가스가 에칭될 층이 위치된 반응 챔버 내로 투입될 수 있다. 불활성 가스는 상기 반응 챔버 내로 동시에 투입된다. 상기 불활성 가스는 상기 반응 챔버 내로 투입된 불화수소산의 비율을 조절하고 따라서 에칭 속도를 조절하는 것이 가능하도록 한다. 상기 반응 챔버 내로 투입된 불화수소산의 비율은 바람직하게는 10% 및 90%를 포함한다. 상기 두 개의 각 가스의 유속은 독립적으로 제어될 수 있다. 상기 에칭은 주위 압력 아래의 압력 및 주위 온도 초과의 온도에서 수행될 수 있다. 바람직한 구현예에 따르면, 상기 온도는 15℃ 및 80℃ 사이를 포함하고, 상기 압력은 40 Torr 및 760 Torr 사이를 포함한다. 상기 에칭 기간은 에칭될 두께에 좌우된다. 이는 바람직하게는 1초 및 10분 사이를 포함한다.
실시예로서, 상기 보호층이 10 nm 두께의 SiN 층인 경우, 상기 기상 에칭은 주위 압력 및 온도에서 2분 동안 31%의 불화수소산 및 69%의 산화이질소의 가스를 투입하여 수행될 수 있다. 선택적으로 예비-어닐링이 상기 기판으로부터 모든 습도를 제거하기 위하여 기상 에칭 전에 수행될 수 있다. 상기 예비-어닐링은 100℃ 초과의 온도에서 바람직하게는 수행된다. 상기 예비-어닐링 및 기상 에칭 사이의 기간은 바람직하게는 물의 흡수를 제한하기 위하여 바람직하게는 1시간 미만이다. 이와 같이 하기 위하여, 상기 예비-어닐링 및 기상 에칭은 바람직하게는 동일 장치에서 수행된다.
또한, 기상 에칭 이후, 바람직하게는 후-처리가 기상 에칭 동안 생성된 모든 비-휘발성 반응 생성물의 제거가 가능하도록 수행된다.
이와 같이 하기 위하여, 제1의 대안적인 구현예에 따르면, 상기 반응 생성물은 이들을 승화시킴으로써 제거될 수 있다. 이와 같은 목적으로, 물, 바람직하게는 탈염수를 사용하여 예를 들어 10분 동안 기판을 헹구는 것이 가능하다. 상기 물은 기판 상에서 기화되거나 순환할 수 있다.
제2의 대안에 따르면, 상기 반응 생성물은 이들을 휘발시켜 제거될 수 있다. 이와 같이 하기 위하여, 낮은 압력에서의 어닐링이 수행될 수 있다. 실시예로서, 상기 어닐링은 산화이질소 및 4%의 이수소를 포함하는 가스를 2000　cm3/minute의 유속으로 180초 동안 투입함으로써 200℃의 온도 및 1.5 Torr의 압력에서 수행될 수 있다.
따라서 상기 방법은 하면이 제1의 기능화 층으로 기능화되는 한편 측벽이 제2의 기능화 층으로 기능화되는 캐비티를 제공하는 가이드 패턴의 제조를 가능하게 한다.
상기 가이드 패턴은 다음으로 그래포에피택시 방법, 특히 매우 높은 분해능 및 밀도의 패턴을 생성하기 위하여 블록 코폴리머의 직접 자가조립(DSA) 방법에서 사용될 수 있다.
상기 그래포에피택시 방법은 다음으로 가이드 패턴의 캐비티 내에 블록 코폴리머를 증착하는 단계를 포함할 수 있다.
상기 블록 코폴리머는 특히 다음 중 하나일 수 있다:
- PS-b-PMMA: 폴리스티렌-블록-폴리메틸메타크릴레이트,
- PS-b-PLA: 폴리스티렌-블록-폴리유산,
- PS-b-PEO: 폴리스티렌-블록-폴리에틸렌 옥사이드,
- PS-b-PDMS: 폴리스티렌-블록-폴리디메틸실록산,
- PS-b-PMMA-b-PEO: 폴리스티렌-블록-폴리메틸메타크릴레이트-블록-폴리에틸렌 옥사이드,
- PS-b-P2VP: 폴리스티렌-블록-폴리(2비닐피리딘).
상기 블록 코폴리머는 이들 기능화 층들의 존재가 캐비티 내의 블록 코폴리머에 의해 생성되는 제2의 패턴의 배향을 제어하는 것을 가능하게 하도록 상기 제1의 기능화 층 및 제2의 기능화 층과 동일한 친화성을 갖지 않는다.
물론, 본 발명은 도면을 참조로 기술된 구현예에 한정되지 않으며, 대안이 본 발명의 범위를 초과하지 않고 구상될 수 있다. 상기 기능화 층은 이전에 기술된 것과 다른 조성물을 따라서 가질 수 있다. 유사하게, 다른 블록 코폴리머가 사용될 수 있다. 본 발명은 상세한 설명에서 실시예로서 주어진 용매에 한정되지 않는다. 나아가, 본 발명은 가이드 패턴이 단일 캐비티를 포함하는 경우에서 기술되었다. 그러나, 가이드 패턴의 캐비티의 수에 상관없이 적용 가능하다.
또한, 본 발명은 상기 방법이 제2의 기능화 층을 형성하는 단계를 포함하는 경우에서 기술되었다. 그러나, 상기 단계는 의무적이지 않다. 또한, 본 발명은 상기 제2의 기능화 층을 형성하는 단계(105)가 이온 주입 단계(104) 이후에 수행되는 경우 기술되었다. 그러나, 이러한 단계들의 순서는 바뀔 수 있다. 따라서, 상기 이온 주입은 또한 상기 방법의 나머지, 특히 제2의 에칭 단계에 대한 영향 없이 제2의 기능화 층의 수평 부분에서 또한 수행될 수 있다.

Claims (18)

  1. 그래포에피택시에 의한 블록 코폴리머의 자가조립을 위해 의도된, 기능화된 가이드 패턴의 형성방법으로서,
    상기 방법은:
    - (101) 상기 블록 코폴리머에 대해 제1의 화학적 친화도를 갖는 제1의 물질로 이루어진 제1의 기능화 층(2)을 기판(1) 상에 형성하는 단계;
    - (102) 상기 제1의 기능화 층(2) 상에 보호층(3)을 증착하는 단계;
    - (103) 상기 보호층(3) 상에 가이드 패턴(4)을 형성하는 단계, 상기 가이드 패턴 (4)은 상기 보호층(3) 상을 개구하는 적어도 하나의 캐비티(7)를 포함하며, 상기 캐비티(7)는 하면(6) 및 측벽(5)을 포함함;
    - (104) 상기 보호층의 주입 부분(9)이 상기 보호층의 비-주입 부분(8)에 대해 선택적으로 에칭될 수 있도록 이온 충격에의 노출에 의해 캐비티의 하면에 위치된 보호층(3)의 부분(9)에 10 미만의 원자 번호를 갖는 이온을 주입하는 단계;
    - (105) 상기 캐비티(7) 내에 상기 블록 코폴리머에 대해서 제2의 화학적 친화성을 갖는 제2의 물질로 이루어진 제2의 기능화 층(10)을 형성하는 단계, 상기 제2의 기능화 층(10)은 상기 캐비티의 하면(6)에서 보호층(3) 상에 배열된 제1의 부분(11) 및 상기 캐비티의 측벽(5) 상에 배열된 제2의 부분(12)을 포함함; 및
    (106) 상기 캐비티의 하면에 위치된 제1의 기능화 층의 부분(13)을 노출시키도록 상기 보호층(3)의 비-주입 부분(8), 상기 제2의 기능화 층(10)의 제2의 부분(12) 및 제1의 기능화 층(2)에 대해서 상기 보호층의 주입 부분(9) 및 상기 제2의 기능화 층(10)의 제1의 부분(11)을 선택적으로 에칭하는 단계를 포함하는 기능화된 가이드 패턴의 형성방법.
  2. 청구항 1에 있어서,
    상기 가이드 패턴(4)을 형성하는 단계(103)는 다음의 서브-단계들을 포함하는 기능화된 가이드 패턴의 형성방법:
    - 상기 보호층 상에 적어도 하나의 베이스 층을 증착하는 단계; 및
    - 리소그라피에 의해 상기 베이스 층을 에칭하는 단계.
  3. 청구항 2에 있어서,
    상기 베이스 층은 300℃ 아래의 온도에서 증착되는 기능화된 가이드 패턴의 형성방법.
  4. 청구항 2에 있어서,
    상기 베이스 층은 탄소를 포함하는 기능화된 가이드 패턴의 형성방법.
  5. 청구항 1에 있어서,
    상기 보호층(3)은 실리콘을 포함하는 유전체 무기질 물질의 층인 기능화된 가이드 패턴의 형성방법.
  6. 청구항 1에 있어서,
    상기 이온 주입은 수소, 헬륨 또는 이들의 조합을 포함하는 주입 이온을 플라즈마에 노출시켜 수행되는 기능화된 가이드 패턴의 형성방법.
  7. 청구항 1에 있어서,
    상기 이온 주입은 H, He, N2 종 중 하나를 포함하는 주입 이온을 이온 빔에 노출시켜 수행되는 기능화된 가이드 패턴의 형성방법.
  8. 청구항 1에 있어서,
    상기 선택적 에칭은 불화수소산-계 또는 인산계 에칭 용액을 사용하여 수행되는 습식 에칭인 기능화된 가이드 패턴의 형성방법.
  9. 청구항 1에 있어서,
    상기 선택적 에칭은 원격 플라즈마를 사용하여 수행되는 건식 에칭이며, 상기 에칭 단계(106)는 다음의 서브-단계들을 포함하는 기능화된 가이드 패턴의 형성방법:
    - 플라즈마로부터 염을 형성하는 제1의 서브-단계; 및
    - 상기 염의 승화의 제2의 서브-단계.
  10. 청구항 9에 있어서,
    상기 염은 불소 및 수소-계 플라즈마로부터 형성되는 기능화된 가이드 패턴의 형성방법.
  11. 청구항 9에 있어서,
    상기 염은 어닐링에 의해 승화되는 기능화된 가이드 패턴의 형성방법.
  12. 청구항 1에 있어서,
    상기 선택적 에칭은 기상 에칭인 기능화된 가이드 패턴의 형성방법.
  13. 청구항 12에 있어서,
    상기 기상 에칭은 에칭될 층 상에 용매에 희석된 기상의 불화수소산을 투입하는 단계를 포함하는 기능화된 가이드 패턴의 형성방법.
  14. 청구항 12에 있어서,
    상기 기상 에칭은 다음의 서브-단계들을 포함하는 기능화된 가이드 패턴의 형성방법:
    - 에칭될 층이 위치된 반응 챔버에 불화수소산 가스를 투입하는 단계; 및
    - 상기 반응 챔버 내에 불활성 가스를 투입하는 단계.
  15. 청구항 12에 있어서,
    상기 기상 에칭 이전에 예비-어닐링 단계를 더욱 포함하는 기능화된 가이드 패턴의 형성방법.
  16. 청구항 12에 있어서,
    상기 기상 에칭은 비-휘발성 반응 생성물을 형성하며, 상기 방법은 상기 기상 에칭 동안 형성된 비-휘발성 반응 생성물을 제거하는 단계를 더욱 포함하며, 상기 비-휘발성 반응 생성물을 제거하는 단계는:
    - 제거 용매에 상기 생성물을 용해시키는 단계; 또는
    - 100℃ 내지 300℃를 포함하는 온도에서 어닐링하는 단계; 또는
    - 이들 두 단계 모두
    를 포함하는 기능화된 가이드 패턴의 형성방법.
  17. 청구항 1 내지 16 중 어느 한 항에 따른 기능화된 가이드 패턴을 형성하는 방법 및 캐비티 내에 블록 코폴리머를 증착하는 단계를 포함하는 그래포에피택시 방법.
  18. 청구항 17에 있어서,
    상기 블록 코폴리머는 적어도 두 개의 모노머 블록을 포함하며, 제1의 기능화 층은 상기 적어도 두 개의 모노머 블록 중 모두와 등가의 친화성을 가지며, 제2의 기능화 층은 상기 적어도 두 개의 모노머 블록 중 하나와 우선적인 친화성을 갖는 그래포에피택시 방법.
KR1020187034396A 2016-05-27 2017-05-23 그래포에피택시 방법을 위한 기능화된 가이드 패턴 형성방법 KR102407808B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1654790 2016-05-27
FR1654790A FR3051964B1 (fr) 2016-05-27 2016-05-27 Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
PCT/EP2017/062452 WO2017202859A1 (fr) 2016-05-27 2017-05-23 Procédé de formation d'un motif de guidage fonctionnalisé pour un procédé de grapho-épitaxie

Publications (2)

Publication Number Publication Date
KR20190012171A KR20190012171A (ko) 2019-02-08
KR102407808B1 true KR102407808B1 (ko) 2022-06-13

Family

ID=56557788

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020187034396A KR102407808B1 (ko) 2016-05-27 2017-05-23 그래포에피택시 방법을 위한 기능화된 가이드 패턴 형성방법

Country Status (6)

Country Link
US (1) US10923352B2 (ko)
EP (1) EP3465739B1 (ko)
JP (1) JP6987793B2 (ko)
KR (1) KR102407808B1 (ko)
FR (1) FR3051964B1 (ko)
WO (1) WO2017202859A1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354875B1 (en) * 2018-01-08 2019-07-16 Varian Semiconductor Equipment Associates, Inc. Techniques for improved removal of sacrificial mask
JP7344049B2 (ja) * 2019-08-29 2023-09-13 株式会社Ｓｃｒｅｅｎホールディングス 半導体装置形成方法および基板処理装置
US11295961B2 (en) 2019-11-27 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
FR3134651A1 (fr) 2022-04-13 2023-10-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d'un capteur de lumière

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014102222A1 (fr) 2012-12-28 2014-07-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé microélectronique de gravure d'une couche
US20140256145A1 (en) 2013-03-11 2014-09-11 International Business Machines Corporation Dsa grapho-epitaxy process with etch stop material

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1129118A (en) * 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
JP4673266B2 (ja) * 2006-08-03 2011-04-20 日本電信電話株式会社 パターン形成方法及びモールド
US8114301B2 (en) 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
FR2975823B1 (fr) 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
US9034197B2 (en) * 2012-09-13 2015-05-19 HGST Netherlands B.V. Method for separately processing regions on a patterned medium
US9405201B2 (en) 2012-11-13 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography process using directed self assembly
FR3000601B1 (fr) 2012-12-28 2016-12-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
US8853085B1 (en) 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
JP6452136B2 (ja) * 2013-09-04 2019-01-16 東京エレクトロン株式会社 誘導自己組織化用の化学テンプレートを形成するための硬化フォトレジストのｕｖ支援剥離
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
FR3025616A1 (fr) * 2014-09-10 2016-03-11 Arkema France Procede de controle du taux de defauts dans des films obtenus avec des melanges de copolymeres a blocs et de polymeres
KR102241758B1 (ko) 2014-09-16 2021-04-20 삼성디스플레이 주식회사 패턴 형성 방법 및 이를 이용한 와이어 그리드 편광 소자의 제조방법
FR3025937B1 (fr) 2014-09-16 2017-11-24 Commissariat Energie Atomique Procede de grapho-epitaxie pour realiser des motifs a la surface d'un substrat
JP6637495B2 (ja) * 2014-09-30 2020-01-29 エルジー・ケム・リミテッド パターン化基板の製造方法
KR102350824B1 (ko) * 2015-01-08 2022-01-13 삼성디스플레이 주식회사 와이어 그리드 편광자의 제조 방법
FR3037715B1 (fr) 2015-06-19 2017-06-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
FR3041471B1 (fr) 2015-09-18 2018-07-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
FR3051965A1 (fr) * 2016-05-27 2017-12-01 Commissariat Energie Atomique Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR3051966B1 (fr) * 2016-05-27 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR3057991B1 (fr) * 2016-10-21 2019-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un guide d’assemblage fonctionnalise
CN109964311B (zh) * 2016-12-23 2024-03-01 英特尔公司 用于导电通孔制造的基于导电帽的方法及由此得到的结构
KR102308953B1 (ko) * 2017-03-10 2021-10-05 주식회사 엘지화학 패턴화 기판의 제조 방법
US10340179B2 (en) * 2017-09-13 2019-07-02 International Business Machines Corporation Via formation using directed self-assembly of a block copolymer
JP7146674B2 (ja) * 2019-03-14 2022-10-04 キオクシア株式会社 パターン形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014102222A1 (fr) 2012-12-28 2014-07-03 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé microélectronique de gravure d'une couche
US20140256145A1 (en) 2013-03-11 2014-09-11 International Business Machines Corporation Dsa grapho-epitaxy process with etch stop material

Also Published As

Publication number Publication date
EP3465739A1 (fr) 2019-04-10
KR20190012171A (ko) 2019-02-08
EP3465739B1 (fr) 2022-04-13
JP2019519107A (ja) 2019-07-04
FR3051964A1 (fr) 2017-12-01
JP6987793B2 (ja) 2022-01-05
US20200335327A1 (en) 2020-10-22
FR3051964B1 (fr) 2018-11-09
WO2017202859A1 (fr) 2017-11-30
US10923352B2 (en) 2021-02-16

Similar Documents

Publication Publication Date Title
KR102407808B1 (ko) 그래포에피택시 방법을 위한 기능화된 가이드 패턴 형성방법
US10438797B2 (en) Method of quasi atomic layer etching
JP7168741B2 (ja) 選択的表面改質を利用する構造の充填技術
KR102038653B1 (ko) 자기 조직화 가능한 블록 코폴리머를 이용하여 주기 패턴을 형성하는 방법 및 장치
US20200066509A1 (en) Uv-assisted stripping of hardened photoresist to create chemical templates for directed self-assembly
JP5973557B2 (ja) ブロック共重合体を用いて基板の表面にパターンを作製する方法
US20150371861A1 (en) Protective silicon oxide patterning
US10845705B2 (en) Method for forming a chemical guiding structure on a substrate and chemoepitaxy method
TWI653507B (zh) 用於減低微影製程後線寬粗糙度之電漿方法
KR102110280B1 (ko) 고 종횡비 갭 충전
US10784108B2 (en) Method for forming a functionalised assembly guide
US10928725B2 (en) Method for the directed self-assembly of a block copolymer by graphoepitaxy
KR102310841B1 (ko) 레지스트 리플로우 온도 향상을 위한 직류 중첩 경화
US20210088897A1 (en) Method for forming a chemical guiding structure on a substrate and chemoepitaxy method
US10795257B2 (en) Method for forming a functionalised guide pattern for a graphoepitaxy method
KR20240027850A (ko) 금속 산화물 방향성 제거
Morales Silicon micro-mold and method for fabrication

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant