JP2019519107A - グラフォエピタキシー方法のための機能化されたガイドパターンを形成する方法 - Google Patents

グラフォエピタキシー方法のための機能化されたガイドパターンを形成する方法 Download PDF

Info

Publication number
JP2019519107A
JP2019519107A JP2018562099A JP2018562099A JP2019519107A JP 2019519107 A JP2019519107 A JP 2019519107A JP 2018562099 A JP2018562099 A JP 2018562099A JP 2018562099 A JP2018562099 A JP 2018562099A JP 2019519107 A JP2019519107 A JP 2019519107A
Authority
JP
Japan
Prior art keywords
layer
protective layer
etching
cavity
forming
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018562099A
Other languages
English (en)
Other versions
JP6987793B2 (ja
Inventor
ティロン,ラルカ
ポセム,ニコラ
シュバリエ,グザビエ
Original Assignee
コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ filed Critical コミサリヤ・ア・レネルジ・アトミク・エ・オ・エネルジ・アルテルナテイブ
Publication of JP2019519107A publication Critical patent/JP2019519107A/ja
Application granted granted Critical
Publication of JP6987793B2 publication Critical patent/JP6987793B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B81MICROSTRUCTURAL TECHNOLOGY
    • B81CPROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00023Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems without movable or flexible elements
    • B81C1/00031Regular or irregular arrays of nanoscale structures, e.g. etch mask layer
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0002Lithographic processes using patterning methods other than those involving the exposure to radiation, e.g. by stamping
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02118Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/0217Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/31058After-treatment of organic layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/3115Doping the insulating layers
    • H01L21/31155Doping the insulating layers by ion implantation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3213Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H01L21/32134Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by liquid etching only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321After treatment
    • H01L21/3215Doping the layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Nanotechnology (AREA)
  • Analytical Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Micromachines (AREA)
  • Weting (AREA)

Abstract

グラフォエピタキシー方法のための機能化されたガイドパターンを形成する方法であって、以下のステップを備える:基板(1)上に第1の機能化層(2)を形成すること。第1の機能化層(2)上に保護層(3)を堆積させること。保護層(3)上にガイドパターン(4)を形成し、ガイドパターン(4)は、保護層(3)上に開口した少なくとも1つのキャビティ(7)を備え、キャビティ(7)は、底部および側壁(5)を有すること。イオン衝撃への露出によってキャビティの底部に位置する保護層(3)の一部分に、10未満の原子番号を有するイオンを注入し、これによって、保護層の注入された一部分が、保護層の非注入部分に対して選択的にエッチングされ得るようにすること。キャビティ(7)内に、キャビティの底部(6)において保護層(3)上に配置された第1の部分と、キャビティの側壁(5)上に配置された第2の部分(12)とを有する第2の機能化層を形成すること。キャビティの底部に位置する第1の機能化層の一部分を露出させるために、保護層の、注入された一部分と、第2の機能化層の第1の部分とを選択的にエッチングすること。

Description

本発明は、グラフォエピタキシー方法のために意図された機能化されたガイドパターンを形成する方法に関する。本発明はまた、このような方法によって得られた機能化されたガイドパターンを使用するグラフォエピタキシー方法にも関する。
より小さい寸法を有する物体を製造することを可能にする方法のニーズは絶えず増加している。これは電子部品の小型化への傾向のためである。
最も有望な代替リソグラフィー技術の中には、ブロック共重合体の自己集合を使用するリソグラフィー技術が挙げられる。
ブロック共重合体は、いくつかのモノマーのブロック、たとえば、共有結合によってともに結合された異なる化学的性質のモノマーAおよびBからなる2つのブロックから構成されるポリマーである。鎖に十分な移動度が、たとえば、加熱によって与えられる場合、鎖Aおよび鎖Bは、相分離し、たとえば、Bのマトリクス中におけるAの球体、Bのマトリクス中におけるAの円柱、または、その代わりに、間に挿入されたAのラメラおよびBのラメラを備える二次元ネットワークのように、再組織化されて完全に組織化された構造を形成する傾向を有する。
したがって、ブロック共重合体は、モノマーの比率のために制御され得るパターンを形成する特性を有する。さらに、ブロック共重合体によって形成されるパターンの周期性は、ブロック共重合体のモル質量に直接リンクされ、このモル質量を制御することによって、それらが形成するパターンの解像度を制御することが可能である。
これらのブロック共重合体の特性は、グラフォエピタキシー方法の範囲内で使用される。グラフォエピタキシー方法は、一般に、基板の表面上にガイドパターンを生成することからなり、これらガイドパターンは、ブロック共重合体がより良好な解像度の二次パターンを形成するために堆積されるキャビティを画定する。
しかしながら、ガイドパターンに対する二次パターンの配向を制御することは困難である。
実際、ガイドパターンに対する二次パターンの配向は、ブロック共重合体のモノマーブロックと、ガイドパターンの表面、基板の表面、および空気との相互作用に依存する。
ガイドが、ガイドキャビティの底部および壁面上のブロック共重合体の2つの相のうちの1つと同じ優先的な親和性を有する場合、この相はガイドとの界面で自己組織化するであろう。このように、暴露ステップ中に優先的に除去されねばならない領域は、ガイドパターンの最大高さを横切らず、ポリマーの他の相の残留層が、基板との界面で形成されることになる。これは、その後のブロック共重合体のエッチングによる転写の制限となる。
最も有利な場合は、中性のキャビティ底部(基板と2つのブロックの同等な相互作用)を有するガイドパターンを生成することであり、キャビティの縁部は、ポリマーの2つの相のうちの一方に優先的に結合される。この場合、暴露ステップ中に選択的に除去される犠牲ポリマーの領域は、厚み全体を、基板との界面まで横切る。これはエッチングによって基板にパターンを転写するステップに非常に有利である(参考文献、R.Tironら、SPIE 2015)。
さらに、A−b−B型ブロック共重合体の場合、表面との相互作用エネルギーの制御は、たとえば、賢明に選択された組成のA−r−B型ランダム共重合体をグラフトすることによって生じ得る(参考文献、X.Chevalierら、SPIE 2011)。
先行技術の方法は、ランダムポリマーをキャビティの底部にグラフトすることによってこれら相互作用を制御することを提案しているが、キャビティの壁はむき出しのままである。これを行うために、ランダムポリマーが希釈され、その後、スピンコーティングによって堆積される。グラフト焼き鈍し中、薄い厚さのランダムポリマーが、キャビティの底部に固定されるが、キャビティの壁は、むき出しのままである。しかしながら、同一の珪素基板上に密度の異なるガイドパターンが存在する場合、この方法が、所与のパターンに対して機能するとしても、ランダムポリマーの層もキャビティの壁上に堆積されるので、この技術は高密度のガイドでは機能しない。
R.Tironら、SPIE 2015 X.Chevalierら、SPIE 2011
本発明は、グラフォエピタキシー方法のためのガイドパターンを形成することを可能にする方法を提案することによって、先行技術の欠点を克服することを目的としており、ガイドパターンのキャビティの底部および壁は、ガイドパターンの密度に関わらず、異なる手法で機能化される。
これを行うために、本発明の第1の態様によれば、グラフォエピタキシーによるブロック共重合体の自己集合のために意図された機能化されたガイドパターンを形成する方法が提案されており、この形成方法は、以下のステップを備える:
− ブロック共重合体に対して第1の化学的親和性を有する第1の材料からなる第1の機能化層を基板上に形成すること。
− 第1の機能化層上に保護層を堆積させること。
− 保護層上にガイドパターンを形成し、ガイドパターンは、保護層上に開口している少なくとも1つのキャビティを備え、キャビティは、底部および側壁を備えること。
− イオン衝撃への露出によってキャビティの底部に位置する保護層の一部分に10未満の原子番号を有するイオンを注入し、保護層の注入された一部分が、保護層の非注入部分に対して選択的にエッチングされるようにすること。
− キャビティ内に、ブロック共重合体に対して第2の化学的親和性を有する第2の材料からなる第2の機能化層を形成し、第2の機能化層は、キャビティの底部において保護層上に配置された第1の部分と、キャビティの側壁上に配置された第2の部分とを備えること。
− キャビティの底部に位置する第1の機能化層の一部分を露出させるように、保護層の注入された一部分と、第2の機能化層の第1の部分を、保護層の非注入部分、第2の機能化層の第2の部分、および第1の機能化層に対して、選択的にエッチングすること。
したがって、この方法は、底部が第1の機能化層で機能化され、側壁が第2の機能化層で機能化されている少なくとも1つのキャビティを備えるガイドパターンを形成することを可能にする。この方法は、ガイドパターン内のキャビティの密度に関わらず、効率的である。
第1および第2の機能化層は、キャビティ内に堆積されるブロック共重合体の、キャビティの底部および側壁それぞれとの親和性を制御することを可能にする。
この方法は、保護層が、この方法の後のステップから第1の機能化層を保護することを可能にするので、特に有利である。次に、ガイドパターンが、保護層上に形成される。ガイドパターンは、ブロック共重合体が堆積される少なくとも1つのキャビティを画定する。さらに、キャビティは、保護層の一部分が露出されるような貫通キャビティである。したがって、ガイドパターンは、保護層のこの一部分が、保護層の残りの部分に対して、また基板およびガイドパターンに対して、選択的にエッチングできるように改質されることになるマスクとしても作用する。エッチングされるべき保護層のこの一部分を改質するステップ中、軽イオンが、イオン衝撃に対して露出された部分に注入される。
さらに、保護層は、2つの機能化層が接触することを回避することによって、第2の機能化層の形成中に、第1の機能化層の代わりに、第2の機能化層をグラフトしないことを可能にする。
第2の機能化層の第1の部分は、保護層の注入された一部分を選択的にエッチングするステップ中に脱離される。逆に、このステップ中、第2の機能化層の第2の部分はエッチングされない。
本発明の第1の態様による方法は、個別に、または、技術的に可能なすべての組合せにしたがって採用された以下の特徴のうちの1つまたは複数をも有することができる。
異なる実施形態によれば:
− 第2の機能化層を形成するステップは、イオン注入ステップの後に生じ得る。またはの場合、
− 第2の機能化層を形成するステップは、イオン注入ステップの前に生じ得る。
有利には、第1の機能化層を形成するステップは、以下のサブステップを備える:
− 好適にはスピンコーティングによって、第1のポリマーの層を堆積させること。
− 好適には熱焼き鈍しまたは光架橋によって、第1のポリマーの層を基板上にグラフトすること。
− 溶媒を用いてリンスすること。
有利には、ガイドパターンを形成するステップは、以下のサブステップを備える:
− 保護層上に少なくとも1つのベース層を堆積させること。
− リソグラフィーによってベース層をエッチングすること。
より具体的には、ガイドパターンを形成するステップは、以下のサブステップを備える:
− 保護層上にSOC(スピンオンカーボン)層を堆積させること。
− 架橋焼き鈍しすること。
− SOC層上にSiARC(珪素含有反射防止膜)架橋層を堆積させること。
− 架橋焼き鈍しすること。
− SiARC層に樹脂層を堆積させること。
− 樹脂パターンを形成すること。
− 樹脂パターンをSiARC/SOC層へエッチングにより転写して、ガイドパターンを形成すること。
この技術は、グラフォエピタキシーに適合する寸法で容易にガイドパターンを製造することを可能にする。
有利には、ベース層の堆積が、第1の機能化層を損傷しないように、ベース層は300℃未満、好適には、250℃未満の温度で堆積される。
有利には、ベース層は、それによって形成されたガイドパターンが、本方法の後のステップによって改質されないように、炭素を備えている。
有利には、保護層は、珪素を備えた誘電性無機材料の層であり、これは、炭素ガイドパターンに関して保護層を選択的にエッチングすることを可能とする。このような層は、保護層の堆積中に第1の機能化層を損傷しないように、300℃未満、好適には250℃の温度で堆積されるという利点をさらに有する。
有利には、保護層は、第1の機能化層を保護するために、および、局所的に改質された部分が選択的にエッチングされるよう、局所的に改質されるようにするために、5nmから15nmの間、好適には5nmから10nmの間からなる厚さを有する。
異なる実施形態によれば:
− イオン注入は、プラズマへの露出によって実行され、注入されたイオンは、水素および/またはヘリウムを備えている。この場合、注入は、乾式エッチング反応器において、または、プラズマ浸漬反応器において、実行され得る。この実施形態は、この改質方法が、保護層の改質された部分を物理的にスパッタすることによって消耗しない限り、保護層の一部分を、保護層の非改質部分に対して選択的にエッチングできるように改質することを可能にし、
− イオン注入は、イオンビームへの露出によって実行され得、注入されたイオンは、以下の種のうちの1つを備える:Ar、H、He、N
第1の実施形態によれば、選択的なエッチングは、フッ化水素酸系またはリン酸系のエッチング溶液を使用して実行される湿式エッチングであり得る。実際、湿式エッチングは、イオン衝撃に露出された材料と、非露出材料との間に、4つよりも多くの選択性を有するという利点を有する。
第2の実施形態によれば、選択的なエッチングは、リモートプラズマによって実行される乾式エッチングであってもよく、エッチングステップは、以下のサブステップを備える:
− プラズマから塩を形成する第1のサブステップ。
− 塩の昇華である第2のサブステップ。
乾式エッチングは、保護層がSiNからなる場合に興味深い。なぜなら、露出部分と非露出部分との間の非常に良好な選択性を有することが可能であるからである。
有利には、塩は、フッ素および水素系のプラズマから形成される。
有利には、塩は、好適には、焼き鈍しによって昇華される。
第3の実施形態によれば、選択的なエッチングは、気相エッチングであり得る。気相エッチングは、保護層の露出部分と、保護層の非露出部分との間に、30よりも多くの改善された選択性を有するという利点を有する。しかしながら、表面に形成された塩は、これらの塩を除去するために(水または焼き鈍しを用いた)追加の洗浄ステップを必要とする。この洗浄ステップは、保護層の非露出部分を消耗しない。
異なる代替実施形態によれば:
− 気相エッチングは、エッチングされるべき層の上に、溶媒中に希釈された気相のフッ化水素酸を注入するステップを備え得る。
− 気相エッチングは、以下のサブステップを備え得る:
〇エッチングされるべき層が配置された反応チャンバ内にフッ化水素酸のガスを注入すること。
〇反応チャンバ内に不活性ガスを注入すること。
有利には、この方法は、エッチングされるべき層の表面から湿気を除去するために、気相エッチングステップの前に、予備焼き鈍しステップを備え得る。これは、より良い選択性を有することを可能にする。
気相エッチングが不揮発性反応生成物を形成する場合、この方法は、気相エッチング中に形成される不揮発性反応生成物を除去するステップをさらに備え得る。
不揮発性反応生成物を除去するステップは:
− 前記生成物を、好適には水である脱離溶液に可溶化するステップと、および/または、
− 100℃から300℃の間からなる温度で焼き鈍しするステップとを備え得る。
有利には、第2の機能化層を形成するステップは、以下のサブステップを備える:
− ガイドパターンを完全に覆う第2のポリマーの層を形成するように、第2のポリマーの層を堆積させること。この堆積は、好適には、スピンコーティングによって実行される。
− 好適には熱焼き鈍しまたは光架橋によって、キャビティ内に第2のポリマーの層をグラフトすること。
− 溶媒を使用してリンスすること。
本発明の第2の態様は、本発明の第1の態様にしたがって、機能化されたガイドパターンを形成する方法と、ブロック共重合体をキャビティ内に堆積させるステップとを備えたグラフォエピタキシー方法に関する。
有利には、ブロック共重合体は、少なくとも2つのモノマーブロックを備え、第1の機能化層は、すべてのモノマーブロックと同等の親和性を有する。
有利には、第2の機能化層は、モノマーブロックのうちの1つと優先的な親和性を有する。
したがって、ブロック共重合体によって、基板に垂直な配向を有する二次パターンを生成することが可能である。
本発明の他の特徴および利点は、本発明の1つの実施形態による方法の異なるステップを例示する添付図面1aから図1fを参照して、以下の詳細説明を読むことで明らかになるであろう。
本発明の1つの実施形態による方法の異なるステップを例示する図である。 本発明の1つの実施形態による方法の異なるステップを例示する図である。 本発明の1つの実施形態による方法の異なるステップを例示する図である。 本発明の1つの実施形態による方法の異なるステップを例示する図である。 本発明の1つの実施形態による方法の異なるステップを例示する図である。 本発明の1つの実施形態による方法の異なるステップを例示する図である。 図1aから図1fの方法によって得られた機能化されたガイドパターンを概略的に表す図である。 プラズマが水素、ヘリウム、または二水素−ヘリウム混合物である場合の異なる厚さの保護SiN層のために使用するバイアス電圧を表す図である。
より明確にするために、すべての図において、同一または類似の要素には、同一の参照符号が付される。
少なくとも1つの実施形態の詳細説明
図1aから図1fは、本発明の1つの実施形態によるグラフォエピタキシーのためのガイドパターンを製造する方法のステップを表す。
図2を参照して示すように、この方法は、少なくとも1つのキャビティ7を備えたグラフォエピタキシー方法のためのガイドパターン4を得ることを可能にし、キャビティの底部16は、このキャビティ内に堆積されるブロック共重合体との第1の親和性を有するように機能化される一方、側壁15は、キャビティ内に堆積される共重合体との第2の親和性を有するように機能化されている。
これを行うために、図1aを参照して示すように、この方法は、基板1の表面上に、第1の機能化層2を形成する第1のステップ101を備える。第1の機能化層2は、実質的に一定の厚さを有する。第1の機能化層2は、好適には2nmから15nmの間、より優先的な手法では5nmから8nmの間からなる厚さを有する。第1の機能化層2は、第1のポリマーの層である。この第1のポリマーの組成は、キャビティ7の底部16と、このキャビティ内に堆積されるブロック共重合体のモノマーブロックとの間で得ることが望まれている親和性に応じて選択される。第1のポリマーはまた、基板に応じて選択される。異なる実施形態によれば、第1のポリマーは、たとえば、自己組織化単分子膜(SAM)などの、表面エネルギーを制御するために使用できるランダム共重合体、ホモポリマー、または他の任意のタイプのグラフト可能なポリマーであり得る。第1のポリマーは、架橋性ポリマーであり得る。好適な実施形態によれば、第1のポリマーは、ブロック共重合体のモノマーブロックの各々と、第1の機能化層との間の引力が同等であるように選択され得る。この場合、キャビティ内に堆積されるブロック共重合体が、円筒形形態のPS−b−PMMAである場合、第1の機能化層は、70質量%のポリスチレン(PS)と、30質量%のポリメチルメタクリレート(PMMA)とを備えたPS−r−PMMAの層であり得る。別の実施形態によれば、キャビティ内に堆積されるブロック共重合体が、ラメラ形態のPS−b−PMMAである場合、第1の機能化層は、50質量%のポリスチレン(PS)と50質量%のポリメチルメタクリレート(PMMA)とを備えたPS−r−PMMAの層であり得る。
第1の機能化層2を形成するステップ101は、好適には、たとえばスピンコーティングによって、第1のポリマーの層を堆積させるサブステップを備える。スピンコーティングは、第1のポリマーを有機溶媒中で希釈することによって実行され得る。第1のポリマーがPS−r−PMMAである場合、有機溶媒は、プロピレングリコールメチルエーテルアセテート(PGMEA)であり得る。有機溶媒で希釈された第1のポリマーの溶液は、実質的に1.5%に等しい第1のポリマーの質量濃度を有し得る。第1の機能化層2を形成するステップ101は、次に、グラフトとも呼ばれ、基板の表面上に第1のポリマーの層を固定するサブステップを備え得る。グラフトは、熱焼き鈍しまたは光架橋によって実行され得る。熱焼き鈍しは、好適には、実質的に250℃、典型的には230℃から260℃の間の温度で、実質的に10分間、典型的には5分から15分の間に等しい持続時間、実行される。熱焼き鈍しは、ホットプレート上または炉内で実行され得る。第1の機能化層2を形成するステップ101は、次に、溶媒を使用して第1のポリマーの余剰分が除去されるリンスすることのサブステップを備え得る。第1のポリマーがPS−r−PMMAである場合、使用される溶媒は、プロピレングリコールメチルエーテルアセテート(PGMEA)であり得る。ステップ101の別の代替案は、架橋性ポリマーを使用することである。このように、スピンコーティングによる拡散のステップの後、ポリマーは、熱焼き鈍し中に架橋される。この代替法は、第1の機能化層2が基板上にグラフトされていない場合のために使用され得る。
図1bを参照して示すように、この方法は、次に、第1の機能化層2上に保護層3を堆積させるステップ102を備える。1つの実施形態によれば、保護層3は、その堆積中に第1の機能化層を損傷しないように、300℃未満の温度、好適には、250℃未満の温度で堆積され得る珪素を備えた誘電性無機層であり得る。したがって、保護層は、以下の材料:SiN、SiOC、SiO、SiCBNのうちの1つの層であり得る。保護層3は、たとえば、珪素含有反射防止膜(SiARC)、HSQ(超高密度水素シルセスキオキサン)の層、または代わりに、ポリ(ジメチルシロキサン)(PDMS)の層のような珪素充填ポリマーの層であってもよい。別の実施形態によれば、保護層は、HFOまたはTiNの層であり得る。保護層3は、好適には、この方法の後のステップ中に第1の機能化層を保護するのに十分な厚さを有するように、5nmから15nmの間、より好適な手法では5nmから10nmの間からなる厚さを有する。その一方で、これは、以下に説明するように、この層の一部分が、選択的にエッチングされるように改質されるように、十分に薄い。保護層3は、好適には、一定の厚さを有する。保護層3は、PVD(物理蒸着)、ALC(原子層堆積)、PEALD(プラズマエンハンスト原子層堆積)によって堆積され得る。
図1cを参照して示すように、この方法は、次に、保護層3の表面上にガイドパターン4を形成するステップ103を備える。ガイドパターン4は、保護層3上に開口する少なくとも1つのキャビティ7を備える。したがって、キャビティ7は、保護層3の一部分9によって形成された底部6を備える。キャビティ7はまた、基板の表面に対して交差する方向に沿って延在する側壁5を備える。より具体的には、側壁5は、好適には、基板の表面に垂直な方向に沿って延在する。キャビティは、異なる幾何学的形状を有し得る。したがって、円柱井戸形状、溝形、矩形断面の井戸、楕円形の井戸、またはその代わりに∞形状、または、次にグラフォエピタキシー方法を可能にする他の任意の形状をとり得る。ガイドパターン4は、好適には、たとえば、フッ化水素酸(HF)および/またはリン酸(HPO)に対して不活性な材料のように、この方法の後のステップ中に使用されるエッチング技術に耐性のある材料からなる。このために、第1の実施形態によれば、ガイドパターンは、炭素を備え得る。このように、ガイドパターンは、遠心分離によって堆積された炭素(スピンオンカーボンの場合、SOCとも称される)からなり得るか、または、他の任意の反射防止炭素層からなり得る。第1の実施形態と組み合わせても、組み合わせなくてもよい第2の実施形態によれば、ガイドパターンは、たとえばSiN層のように、フッ化水素酸(HF)および/またはリン酸(HPO)に耐性のある層で覆われ得る。このSiN層は、コンフォーマル堆積技術によって堆積され得る。この第2の実施形態は、たとえば珪素酸化物のような任意のタイプの材料からなるガイドパターンを作製し、その後、この方法の後のステップ中に使用されるエッチング技術に耐性のある層の上に堆積させることによってガイドバターンを保護することを可能にする。各キャビティ7は、好適には、50nmから300nmの間からなる深さPを有する。各キャビティ7は、好適には、30nmから200nmの間からなる幅Lを有する。ガイドパターン4を形成するステップ103は、以下のサブステップを備え得る:
− 保護層3上に1つまたは複数の層を堆積させること。
− 少なくとも1つのキャビティ7を、好適にはリソグラフィーによって、たとえばフォトリソグラフィーによって、この層またはこれらの層を介して製造すること。
リソグラフィーは、キャビティ7が保護層3上に開口するように実行される。
図1dを参照して示すように、この方法は、次に、保護層3の残りの部分に対して選択的にエッチングされるように、キャビティ7の底部を形成する保護層の一部分9に軽イオンを注入するステップ104を備える。この注入は、保護層の一部分9を、いわゆる「軽」イオン、すなわち原子番号が10未満のイオンの衝撃に対して露出することによって実行される。このステップの終了時に、衝撃に露出された保護層の一部分9は、衝撃に露出されていない保護層の一部分8に対して選択的にエッチングされ得る。
このイオン衝撃は、プラズマまたはイオンビームによって実行され得る。
したがって、第1の実施形態によれば、この注入ステップ104は、乾式エッチングまたはプラズマ浸漬反応器内で実行され得る。乾式エッチング反応器は、たとえば、容量結合プラズマ(CCP)反応器または誘導結合プラズマ(ICP)反応器であってもよい。
注入されたイオンは、水素および/またはヘリウムを含む。これを行うために、主ガスを備えたプラズマを使用することが可能であり、主ガスは、以下のガス:He、H、NH、HBr、C、SiHのうちの1つまたは複数の混合物である。プラズマはまた、アルゴン、ヘリウム、キセノン、二窒素などの解離ガスを含んでもよく、主ガスの解離を容易にし、このようにして保護層中における軽イオンの注入を促進することができる。
注入条件は、キャビティ7の底部を形成する保護層の一部分9が、保護層3の残部に対して選択的にエッチングされるように選択される。したがって、一例として、以下の表は、標準的なプラズマエッチング反応器の使用の場合に、保護層3を改質するステップ104を実施するための典型的な条件を与える。これらの条件は、特に、保護層3の性質、その厚さ、および使用されるプラズマに依存する。
Figure 2019519107
プラズマへの露出の持続時間は、特に、保護層3の厚さに依存する。
例として、保護層がSiN層である場合、図3は、3つのプラズマ:
水素系のプラズマ、ヘリウム系のプラズマ、ならびに二水素およびヘリウム系のプラズマ
について、SiN層の厚さに応じて、および、使用されるプラズマに応じて、使用するバイアス電力を与える。
さらに、注入深さをより良好に制御するために、バイアス電圧または電源の電力をパルス化することも可能である。パルス化されたパラメータは、好適には、10%から90%の間からなる動作サイクルにしたがって、100Hzから500Hzの間からなる周波数でパルス化される。バイアス電圧または電源のパルス化の事実は、保護層が薄い場合、すなわち保護層が10nm未満の厚さを有する場合に有利な、よりエネルギーの少ないイオンを有することを可能にする。
第2の実施形態によれば、注入ステップ104は、イオンビーム注入装置内で実行され得る。次に、たとえば:Ar、H、He、N等のように、原子番号が10未満の軽イオンを注入することが可能である。
注入条件はまた、キャビティ7の底部を形成する保護層の一部分9が、保護層3の残部に対して選択的にエッチングされ得るように選択される。これらの注入条件は、たとえば、モンテカルロ型シミュレーションに基づくSRIM(Stopping and Range of Ions in Matter)ソフトウェアなど、所与の材料に所与の種を注入するプロファイルおよび深さをシミュレートすることを可能にするソフトウェアを使用して決定され得る。
この方法はまた、キャビティ内に第2の機能化層10を形成するステップ105を備え得る。第2の機能化層10は、キャビティの底部6上に堆積された第1のいわゆる「水平」部分11と、キャビティの側壁5上に堆積された第2のいわゆる「垂直」部分12とを備える。第2の機能化層10は、実質的に、一定の厚さを有する。第2の機能化層10は、好適には2nmから15nmの間、より好適な手法では5nmから12nmの間からなる厚さを有する。第2の機能化層10は、第1のポリマーとは異なる第2のポリマーの層である。この第2のポリマーの組成は、キャビティ7の側壁と、このキャビティ内に堆積されるブロック共重合体との間の所望の相互作用に応じて選択される。異なる実施形態によれば、第2のポリマーは、たとえば自己組織化単分子膜(SAM)などの表面エネルギーを制御するために使用できるランダム共重合体、ホモポリマー、または他の任意のタイプのグラフト可能なポリマーであり得る。好適な実施形態によれば、第2のポリマーは、ブロック共重合体の相Aまたは相Bのうちの一方と、キャビティの側壁12との間に優先的な相互作用を有するように選択され得る。このために、第2のポリマーは、キャビティ内に堆積されるブロック共重合体の相のうちの1つのホモポリマーであり得る。たとえば、ブロック共重合体がPS−b−PMMAである場合、第2の機能化層は、たとえば、PSのホモポリマーまたはPMMAのホモポリマーの層であり得る。一般的に言えば、ブロック共重合体がA−b−Bタイプのポリマーである場合、第2の機能化層10は、最終的なデバイスとして製造することを望まれるものに応じて、ホモポリマーAまたはホモポリマーBであり得る。
第2の機能化層10を形成するステップ105は、好適には、たとえばスピンコーティングによって、第2のポリマーの層を堆積させるサブステップを備える。スピンコーティングは、第2のポリマーを有機溶媒中で希釈することによって実行される。この有機溶媒は、好適には、プロピレングリコールメチルエーテルアセテート(PGMEA)である。堆積させるこの第1のサブステップは、堆積された第2のポリマーの厚さが、ガイドパターンを完全に覆うために十分影響力のあるように実行される。したがって、第2のポリマーの溶液濃度および堆積速度は、第2のポリマーを堆積させるステップの終わりに、第2のポリマーの層が、ガイドパターン4を完全に覆うように、ガイドパターン4の高さに応じて選択されるであろう。
たとえば、キャビティ7が、150nmの深さPを有する場合、5%である第2のポリマーの質量濃度を有する第2のポリマーの溶液を使用することが可能となる。
第2の機能化層10を形成するステップ105は、次に、好適には、第2のポリマーの層をガイドパターン上に固定する、グラフトとも呼ばれるサブステップを備える。このグラフトは、熱焼き鈍しまたは光架橋によって実行され得る。熱焼き鈍しは、ホットプレート上または炉内で実行され得る。第2の機能化層10を形成するステップ105は、次に、第1のポリマーの余剰分を、溶媒を使用して除去するリンスすることのサブステップを備え得る。第2のポリマーがPSまたはPMMAである場合、使用される溶媒は、プロピレングリコールメチルエーテルアセテート(PGMEA)であり得る。
有利には、第2のポリマーは、グラフトされた種の密度がより低くなるように、第1のポリマーよりも低い温度(典型的には150℃から170℃の間)において、および/または、より短時間(典型的には、3分未満、または、2分未満さえも)グラフトされ、下層である材料への向上されたアクセスを残す。
次に、この方法は、キャビティの底部において第1の機能化層2を露出させるように改質された保護層の一部分9をエッチングするステップ106を備える。第2の機能化層が形成されると、第2の機能化層の水平部分もまた、リフトオフ効果によって、このステップ中に脱離され、下層である保護層のエッチングが、保護層上にグラフトされた第2の機能化層の水平部分の脱離をもたらす。基板1およびガイドパターン4は、このエッチングステップに対して不活性である。ステップ104中に改質されなかった保護層3の一部分は、エッチングの選択的特性のために、第2の機能化層の垂直部分と同様に、このエッチングステップによって改質されない(すなわち、エッチングは、保護層の注入された材料に特有である)。
エッチングは、このステップの終わりに、キャビティの底部が、第1の機能化層2の一部分13(有利には、組織化することが望まれている共重合体に対して中性)によって形成される一方、キャビティの壁が、第2の機能化層の垂直部分(好適には、共重合体の相の1つに対して特定の親和性を有する)で覆われるように実行される。これを行うために、異なるエッチング技術が使用され得る。選択されるエッチング技術は、特に、保護層の構成に依存する。
したがって、第1の実施形態によれば、エッチングは、湿式エッチングであり得る。保護層3がSiOC、SiO、SiCBN、HFOの層である場合、フッ化水素酸系エッチング溶液を使用して湿式エッチングが実行され得る。保護層3がSiN層である場合には、フッ化水素酸系またはリン酸系のエッチング溶液を使用して湿式エッチングが実行され得る。
フッ化水素酸系エッチング溶液の場合には、エッチング溶液は、好適には、1%に希釈される。エッチングされる層のエッチング溶液への露出の持続時間は、エッチングされる層の厚さと、エッチング溶液の濃度とに依存する。それは一般に、1秒から10分の間で変動する。
たとえば、保護層が10nmのSiN層である場合、フッ化水素酸系またはリン酸系のエッチング溶液の場合、露出の持続時間は、30秒程度である。
保護層がTiN層である場合、保護層の露出部分は、アルカリ性溶液(SC1)によってエッチングされ得る。
第2の実施形態によれば、エッチングは、乾式エッチングであり得る。このために、リモートプラズマが使用される。エッチングステップは、その後、好適には、2つのサブステップを備える:
− プラズマから塩を形成する第1のサブステップ。
− 塩の昇華からなる第2のサブステップ。
塩は、好適には、フッ素および水素系のプラズマから形成される。このために、一方で、三フッ化窒素が使用され得、他方で、二水素またはアンモニアが使用され得る。塩は、100℃未満の温度で、2トールにおいて、1秒から5秒の間からなる持続時間、プラズマを当てることによって形成され得る。
塩は、好適には、焼き鈍しによって昇華される。焼き鈍しは、好適には、100℃を超える温度、好適には、150℃から200℃の間からなる温度で実行される。
たとえば、保護層が10nmの厚さのSiN層である場合、乾式エッチングは、以下のサブステップを備え得る:
− 30℃において45秒間、50cm/分から300cm/分の間からなるNHの流量で実行されるプラズマによって塩を形成するサブステップ。
− 180℃において1分間の焼き鈍しによって塩を昇華させるステップ。
第3の実施形態によれば、エッチングは、気相において実行され得る。
これを行うために、第1の代替実施形態によれば、溶媒中に希釈された気相のフッ化水素酸を使用することが可能である。このアプローチは、保護層の非露出部分に対して、より良い選択を可能にする。その後、エッチングステップの後に形成された塩を除去するために、洗浄工程が必要である。
第2の代替実施形態によれば、フッ化水素酸のガスが、エッチングされるべき層が配置される反応チャンバへ注入され得る。不活性ガスが、反応チャンバへ同時に注入される。この不活性ガスにより、反応チャンバ内に注入されるフッ化水素酸の割合、したがって、エッチング速度を調節することが可能となる。反応チャンバ内に注入されるフッ化水素酸の割合は、好適には10%から90%の間からなる。2つのガスの各々の流量は、独立して制御され得る。このエッチングは、周囲圧力および温度、または周囲圧力より低い圧力および周囲温度より高い温度で実行され得る。優先的な実施形態によれば、温度は15℃から80℃の間からなり、圧力は40トールから760トールの間からなる。エッチング持続時間は、エッチングされるべき厚さに依存する。それは、好適には、1秒から10分の間からなる。
例として、保護層が厚さ10nmのSiN層である場合には、31%のフッ化水素酸ガスと69%の二窒素ガスを周囲圧力および温度で2分間注入することによって、気相エッチングが実行され得る。
オプションで、基板からの湿気を脱離させるために、気相エッチングの前に予備焼き鈍しが実行され得る。この予備焼き鈍しは、好適には100℃よりも高い温度で実行され得る。予備焼き鈍しと気相エッチングとの間の持続時間は、水の取り込みを制限するために、好適には、1時間未満である。このために、予備焼き鈍しと気相エッチングは、好適には、同じ装置内で実行され得る。
さらに、気相エッチングに続いて、好適には、後処理が実行され、気相エッチング中に生成されたすべての不揮発性反応生成物を除去することが可能になる。
これを行うために、第1の代替実施形態によれば、反応生成物は、それらを可溶化することによって脱離され得る。このために、たとえば10分間、水、好適には脱イオン化された、を使用して基板をリンスすることが可能である。水は、基板上を循環するか、または気化され得る。
第2の代替によれば、反応生成物は、それらを揮発化することによって脱離され得る。これを行うために、低圧での焼き鈍しが実行され得る。例として、この焼き鈍しは、200℃の温度、1.5トールの圧力で、二窒素と4%の二水素を含むガスを、流量2000cm/分で180秒間注入することによって実行され得る。
したがって、この方法は、底部が第1の機能化層で機能化される一方、側壁が第2の機能化層で機能化されるキャビティを備えたガイドパターンを製造することを可能にする。
このガイドパターンは、次に、非常に高い解像度および密度のパターンを生成するために、グラフォエピタキシー方法において、および、特に、ブロック共重合体の誘導自己組織化(DSA)のための方法において使用され得る。
グラフォエピタキシー方法は、次に、ガイドパターンのキャビティ内にブロック共重合体を堆積させるステップを備え得る。
このブロック共重合体は、特に、以下のうちの1つであり得る:
− PS−b−PMMA:ポリスチレン−ブロック−ポリメチルメタクリレート。
− PS−b−PLA:ポリスチレン−ブロック−ポリ乳酸。
− PS−b−PEO:ポリスチレン−ブロック−ポリエチレンオキシド。
− PS−b−PDMS:ポリスチレン−ブロック−ポリジメチルシロキサン。
− PS−b−PMMA−b−PEO:ポリスチレン−ブロック−ポリメチルメタクリレート−ブロック−ポリエチレンオキシド。
− PS−b−P2VP:ポリスチレン−ブロック−ポリ(2−ビニルピリジン)。
ブロック共重合体は、第1の機能化層および第2の機能化層と同じ親和性を有さないので、これらの機能化層の存在により、ブロック共重合体によって生成される2次パターンのキャビティ内における配向を制御することを可能にする。
もちろん、本発明は、図面を参照して説明された実施形態に限定されず、本発明の範囲を逸脱することなく代替案が想到され得る。したがって、機能化層は既に説明されたものとは異なる他の組成を有することができる。同様に、他のブロック共重合体が使用され得る。本発明は、詳細説明において例として与えられた溶媒へのいずれにも限定されない。さらに、本発明は、ガイドパターンが単一のキャビティを備える場合において説明された。しかしながら、それはガイドパターンにおけるキャビティの数に関係なく適用可能である。
さらに、本発明は、この方法が、第2の機能化層を形成するステップを備えている場合において説明された。しかしながら、このステップは必須ではない。さらに、本発明は、第2の機能化層を形成するステップ105が、イオン注入ステップ104の後に実行される場合において説明された。しかしながら、これらステップの順序は、逆転され得る。したがって、イオン注入はまた、第2の機能化層の水平部分において、この方法の残りの部分、特に、選択的なエッチングステップにおける入射なしで生じ得る。

Claims (18)

  1. ブロック共重合体の自己集合のために意図された機能化されたガイドパターンを、グラフォエピタキシーによって形成する方法であって、以下のステップ、
    − ブロック共重合体に対して第1の化学的親和性を有する第1の材料からなる第1の機能化層(2)を基板(1)上に形成すること(101)と、
    − 第1の機能化層(2)上に保護層(3)を堆積させること(102)と、
    − 保護層(3)上にガイドパターン(4)を形成し(103)、ガイドパターン(4)は、保護層(3)上に開口している少なくとも1つのキャビティ(7)を備え、キャビティ(7)は、底部(6)および側壁(5)を備えることと、
    − イオン衝撃への露出によってキャビティの底部に位置する保護層(3)の一部分(9)に10未満の原子番号を有するイオンを注入し(104)、保護層の注入された一部分(9)が、保護層の非注入部分(8)に対して選択的にエッチングされるようにすることと、
    − キャビティ(7)内に、ブロック共重合体に対して第2の化学的親和性を有する第2の材料からなる第2の機能化層(10)を形成し(105)、第2の機能化層(10)は、キャビティの底部(6)において保護層(3)上に配置された第1の部分(11)と、キャビティの側壁(5)上に配置された第2の部分(12)とを備えることと、
    − キャビティの底部に位置する第1の機能化層の一部分(13)を露出させるように、保護層の注入された一部分(9)と、第2の機能化層(10)の第1の部分(11)を、保護層(3)の非注入部分(8)、第2の機能化層(10)の第2の部分(12)、および第1の機能化層(2)に対して、選択的にエッチングすること(106)とを備える、方法。
  2. ガイドパターン(4)を形成するステップ(103)が、以下のサブステップ、
    − 保護層上に少なくとも1つのベース層を堆積させることと、
    − リソグラフィーによってベース層をエッチングすることとを備える、請求項1に記載の方法。
  3. ベース層が、300℃未満の温度、好適には、250℃未満の温度で堆積される、請求項2に記載の方法。
  4. ベース層が炭素を備える、請求項2または3に記載の方法。
  5. 保護層(3)が、珪素を備える誘電性無機材料の層である、請求項1から4のいずれか一項に記載の方法。
  6. イオン注入が、プラズマへの露出によって実行され、注入されたイオンが、水素および/またはヘリウムを備える、請求項1から5のいずれか一項に記載の方法。
  7. イオン注入が、イオンビームへの露出によって実行され、注入されたイオンは、以下の種、すなわち、Ar、H、He、Nのうちの1つを備える、請求項1から5のいずれか一項に記載の方法。
  8. 選択的なエッチングが、フッ化水素酸系またはリン酸系のエッチング溶液を使用して実行される湿式エッチングである、請求項1から7のいずれか一項に記載の方法。
  9. 選択的なエッチングが、リモートプラズマを使用して実行される乾式エッチングであり、エッチングするステップが、以下のサブステップ、
    − プラズマから塩を形成する第1のサブステップと、
    − 塩の昇華からなる第2のサブステップとを備える、請求項1から7のいずれか一項に記載の方法。
  10. 塩が、フッ素および水素系のプラズマから形成される、請求項9に記載の方法。
  11. 塩が、焼き鈍しによって昇華される、請求項9または10に記載の方法。
  12. 選択的なエッチングが、気相エッチングである、請求項1から7のいずれか一項に記載の方法。
  13. 気相エッチングが、エッチングされるべき層の上に、溶媒中に希釈された気相のフッ化水素酸を注入するステップを備える、請求項12に記載の方法。
  14. 気相エッチングが、以下のサブステップ、
    − エッチングされるべき層が配置された反応チャンバ内にフッ化水素酸のガスを注入することと、
    − 反応チャンバ内に不活性ガスを注入することとを備える、請求項12に記載の方法。
  15. 気相エッチングステップの前に、予備焼き鈍しステップをさらに備える、請求項12から14のいずれか一項に記載の方法。
  16. 気相エッチングが、不揮発性反応生成物を形成し、方法はさらに、気相エッチング中に形成される不揮発性反応生成物を除去するステップを備え、不揮発性反応生成物を除去するステップは、
    − 前記生成物を、好適には水である脱離溶液に可溶化するステップと、および/または、
    − 100℃から300℃の間からなる温度で焼き鈍しするステップとを備える、請求項12から15のいずれか一項に記載の方法。
  17. 請求項1から16のいずれか一項にしたがって機能化されたガイドパターンを形成する方法と、ブロック共重合体をキャビティ内に堆積させるステップとを備える、グラフォエピタキシー方法。
  18. ブロック共重合体が、少なくとも2つのモノマーブロックを備え、第1の機能化層は、すべてのモノマーブロックと同等の親和性を有し、第2の機能化層は、モノマーブロックのうちの1つと優先的な親和性を有する、請求項17に記載のグラフォエピタキシー方法。
JP2018562099A 2016-05-27 2017-05-23 グラフォエピタキシー方法のための機能化されたガイドパターンを形成する方法 Active JP6987793B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1654790A FR3051964B1 (fr) 2016-05-27 2016-05-27 Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR1654790 2016-05-27
PCT/EP2017/062452 WO2017202859A1 (fr) 2016-05-27 2017-05-23 Procédé de formation d'un motif de guidage fonctionnalisé pour un procédé de grapho-épitaxie

Publications (2)

Publication Number Publication Date
JP2019519107A true JP2019519107A (ja) 2019-07-04
JP6987793B2 JP6987793B2 (ja) 2022-01-05

Family

ID=56557788

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018562099A Active JP6987793B2 (ja) 2016-05-27 2017-05-23 グラフォエピタキシー方法のための機能化されたガイドパターンを形成する方法

Country Status (6)

Country Link
US (1) US10923352B2 (ja)
EP (1) EP3465739B1 (ja)
JP (1) JP6987793B2 (ja)
KR (1) KR102407808B1 (ja)
FR (1) FR3051964B1 (ja)
WO (1) WO2017202859A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021034691A (ja) * 2019-08-29 2021-03-01 株式会社Screenホールディングス 半導体装置形成方法および基板処理装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10354875B1 (en) 2018-01-08 2019-07-16 Varian Semiconductor Equipment Associates, Inc. Techniques for improved removal of sacrificial mask
US11295961B2 (en) * 2019-11-27 2022-04-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
FR3134651A1 (fr) 2022-04-13 2023-10-20 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procédé de fabrication d'un capteur de lumière

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008036491A (ja) * 2006-08-03 2008-02-21 Nippon Telegr & Teleph Corp <Ntt> パターン形成方法及びモールド
JP2014056635A (ja) * 2012-09-13 2014-03-27 Hgst Netherlands B V パターンドメディア上の領域を別々に加工する方法
US9268075B1 (en) * 2015-01-08 2016-02-23 Samsung Display Co., Ltd. Method of manufacturing wire grid polarizer

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1129118A (en) * 1978-07-19 1982-08-03 Tetsushi Sakai Semiconductor devices and method of manufacturing the same
US8114301B2 (en) * 2008-05-02 2012-02-14 Micron Technology, Inc. Graphoepitaxial self-assembly of arrays of downward facing half-cylinders
FR2975823B1 (fr) 2011-05-27 2014-11-21 Commissariat Energie Atomique Procede de realisation d'un motif a la surface d'un bloc d'un substrat utilisant des copolymeres a bloc
US9405201B2 (en) 2012-11-13 2016-08-02 Taiwan Semiconductor Manufacturing Company, Ltd. Lithography process using directed self assembly
FR3000601B1 (fr) 2012-12-28 2016-12-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
FR3000600B1 (fr) * 2012-12-28 2018-04-20 Commissariat Energie Atomique Procede microelectronique de gravure d'une couche
US8859433B2 (en) * 2013-03-11 2014-10-14 International Business Machines Corporation DSA grapho-epitaxy process with etch stop material
US8853085B1 (en) 2013-04-23 2014-10-07 International Business Machines Corporation Grapho-epitaxy DSA process with dimension control of template pattern
KR102394994B1 (ko) * 2013-09-04 2022-05-04 도쿄엘렉트론가부시키가이샤 유도 자기 조립용 화학 템플릿을 생성하기 위한 경화 포토레지스트의 자외선을 이용한 박리
US9362338B2 (en) 2014-03-03 2016-06-07 Sandisk Technologies Inc. Vertical thin film transistors in non-volatile storage systems
FR3025616A1 (fr) * 2014-09-10 2016-03-11 Arkema France Procede de controle du taux de defauts dans des films obtenus avec des melanges de copolymeres a blocs et de polymeres
FR3025937B1 (fr) 2014-09-16 2017-11-24 Commissariat Energie Atomique Procede de grapho-epitaxie pour realiser des motifs a la surface d'un substrat
KR102241758B1 (ko) 2014-09-16 2021-04-20 삼성디스플레이 주식회사 패턴 형성 방법 및 이를 이용한 와이어 그리드 편광 소자의 제조방법
CN107078026B (zh) * 2014-09-30 2020-03-27 株式会社Lg化学 图案化基底的制备方法
FR3037715B1 (fr) 2015-06-19 2017-06-09 Commissariat Energie Atomique Procede de formation des espaceurs d'une grille d'un transistor
FR3041471B1 (fr) 2015-09-18 2018-07-27 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation des espaceurs d'une grille d'un transistor
FR3051965A1 (fr) * 2016-05-27 2017-12-01 Commissariat Energie Atomique Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR3051966B1 (fr) * 2016-05-27 2018-11-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un motif de guidage fonctionnalise pour un procede de grapho-epitaxie
FR3057991B1 (fr) * 2016-10-21 2019-06-21 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de formation d’un guide d’assemblage fonctionnalise
EP3559983B1 (en) * 2016-12-23 2022-04-13 INTEL Corporation Conductive cap-based approaches for conductive via fabrication and structures resulting therefrom
KR102308953B1 (ko) * 2017-03-10 2021-10-05 주식회사 엘지화학 패턴화 기판의 제조 방법
US10340179B2 (en) * 2017-09-13 2019-07-02 International Business Machines Corporation Via formation using directed self-assembly of a block copolymer
JP7146674B2 (ja) * 2019-03-14 2022-10-04 キオクシア株式会社 パターン形成方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008036491A (ja) * 2006-08-03 2008-02-21 Nippon Telegr & Teleph Corp <Ntt> パターン形成方法及びモールド
JP2014056635A (ja) * 2012-09-13 2014-03-27 Hgst Netherlands B V パターンドメディア上の領域を別々に加工する方法
US9268075B1 (en) * 2015-01-08 2016-02-23 Samsung Display Co., Ltd. Method of manufacturing wire grid polarizer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021034691A (ja) * 2019-08-29 2021-03-01 株式会社Screenホールディングス 半導体装置形成方法および基板処理装置
WO2021039089A1 (ja) * 2019-08-29 2021-03-04 株式会社Screenホールディングス 半導体素子形成方法および基板処理装置
JP7344049B2 (ja) 2019-08-29 2023-09-13 株式会社Screenホールディングス 半導体装置形成方法および基板処理装置

Also Published As

Publication number Publication date
WO2017202859A1 (fr) 2017-11-30
FR3051964A1 (fr) 2017-12-01
EP3465739B1 (fr) 2022-04-13
FR3051964B1 (fr) 2018-11-09
JP6987793B2 (ja) 2022-01-05
KR20190012171A (ko) 2019-02-08
KR102407808B1 (ko) 2022-06-13
EP3465739A1 (fr) 2019-04-10
US20200335327A1 (en) 2020-10-22
US10923352B2 (en) 2021-02-16

Similar Documents

Publication Publication Date Title
US11538684B2 (en) UV-assisted stripping of hardened photoresist to create chemical templates for directed self-assembly
JP6139011B2 (ja) 誘導自己組織化用途における中立層オーバーコートのトポグラフィの最小化
JP7168741B2 (ja) 選択的表面改質を利用する構造の充填技術
JP5973557B2 (ja) ブロック共重合体を用いて基板の表面にパターンを作製する方法
JP6987793B2 (ja) グラフォエピタキシー方法のための機能化されたガイドパターンを形成する方法
KR102038653B1 (ko) 자기 조직화 가능한 블록 코폴리머를 이용하여 주기 패턴을 형성하는 방법 및 장치
JP6735544B2 (ja) 基板表面上にパターンを作製するためのグラフォエピタキシー法
JP2006278827A (ja) 半導体装置の製造方法
KR20190075857A (ko) 기판 상에 화학적 가이딩(guiding) 구조를 형성하는 방법 및 케모에피택시(chemoepitaxy) 방법
KR102310841B1 (ko) 레지스트 리플로우 온도 향상을 위한 직류 중첩 경화
US10928725B2 (en) Method for the directed self-assembly of a block copolymer by graphoepitaxy
US20210088897A1 (en) Method for forming a chemical guiding structure on a substrate and chemoepitaxy method
JP2019519106A (ja) グラフォエピタキシー方法のための機能化されたガイドパターンを形成する方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200514

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210713

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211008

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20211102

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211201

R150 Certificate of patent or registration of utility model

Ref document number: 6987793

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150