KR20190011277A - 웨이퍼용 파운드리-애그노스틱 후-처리 방법 - Google Patents

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Abstract

웨이퍼용 파운드리-애그노스틱 후-처리 방법이 제공된다. 웨이퍼는 활성 표면, 기판 및 활성 표면과 기판 사이에 있는 중간 층을 포함한다. 방법은 웨이퍼 처리 파운드리의 아웃풋 일드에서 웨이퍼를 제거 단계, 새로운 표면을 노출시키도록 충간층의 마이크론 단위 내 또는 중간층까지 기판 시닝 단계, 기판과 비교하여 강화된 장치 성능을 위해 제공하는 대체 재료 기판에 새로운 기판 본딩 단계를 포함한다.

Description

웨이퍼용 파운드리-애그노스틱 후-처리 방법
본원은 웨이퍼들(wafers)용 파운드리-애그노스틱 후-처리 방법(foundry-agnostic post-processing methods)에 관한 것이며, 보다 상세하게, 대체 재료 기판들(alternative material substrates)이 개선된 성능을 구비하게 커스터마이즈된 장치들(customized devices)을 생성하도록 웨이퍼들에 본딩되(bonded)는 웨이퍼들용 파운드리-애그노스틱 후-처리 방법들에 관한 것이다.
전자기기들(electronics)에서, 웨이퍼는 집적 회로(integrated circuits)의 제작(fabrication)을 위해 및 광전지(photovoltaics)에서 이용되는 반도체 재료(semiconductor material)의 얇은 조각(thin slice)이다. 웨이퍼는 웨이퍼 상에 및 웨이퍼에 내장되는 마이크로 전자기기(microelectronic)를 위한 기판으로서 역할을 하고 도핑(doping) 또는 이온 주입(ion implantation), 에칭(etching), 다양한 재료의 증착(deposition) 및 포토리소그래픽 패터닝(photolithographic patterning)과 같은 많은 미세가공 처리 단계들(microfabrication process steps)을 겪는(undergoes)다. 최종 단계에서, 웨이퍼 상에 형성되는 개별적인 미소회로(microcircuits)는 다이싱 처리(dicing process)에 의해 서로 분리될 수 있고 배송(shipping)을 위해 포장될 수 있다.
웨이퍼들은 실리콘(silicon; Si) 또는 실리콘 게르마늄(silicon germanium; SiGe)으로 주로 형성되며 저 저항 기판들(low resistivity substrates; LRS), 고 저항 기판들(high resistivity substrates; HRS) 및 HRS 기판 상에 배치되는 매립된 산화물(buried oxide; BOX) 층을 구비하는 실리콘-상-절연체(silicon-on-insulator; SOI)를 포함할 수 있다. 시간이 지남에 따라, 몇몇 경우들에서 더 높은 저항 기판들이 콜렉터-기판 정전용량(collector-substrate capacitance)과 같은, 기생 기판 손실들(parasitic substrate losses)을 저감함으로써 장치 성능의 특정 양태들을 개선할 수 있는 것은 증명되었다. 그러나, 웨이퍼들이 일반적으로 처리되는 파운드리들(foundries)은 LRS, HRS 및 SOI 기판들보다 더 저항적(resistive)인 기판들을 구비하는 웨이퍼들을 제공하기 위한 정전용량을 가지지 않을 수 있다.
본 명세서 내에 개시되어 있음.
일 실시예에 따라, 웨이퍼용 파운드리-애그노스틱 후-처리 방법은 제공된다. 웨이퍼는 활성 표면(active surface), 기판 및 활성 표면과 기판 사이에 있는 중간 층(intermediate layer)을 포함한다. 방법은 웨이퍼 처리 파운드리의 아웃풋 일드로부터 웨이퍼를 제거하는 단계, 새로운 표면을 노출시키도록 중간층의 마이크론 단위(microns) 내로 또는 중간층까지 기판을 시닝하는 단계(thinning) 및 기판과 비교하여 강화된 장치 성능(enhanced device performance)을 위해 제공하는 대체 재료 기판에 새로운 표면을 본딩하는 단계를 포함한다.
다른 실시예에 따라, 웨이퍼용 파운드리-애그노스틱 후-처리 방법은 제공된다. 웨이퍼는 활성 표면, 실리콘 핸들(silicon handle) 및 활성 표면과 실리콘 핸들 사이에 있는 매립된 산화물 층(BOX)을 포함한다. 방법은 웨이퍼 처리 파운드리의 아웃풋 일드에서 웨이퍼를 제거하는 단계, 새로운 표면을 노출시키도록 BOX 층의 마이크론 단위 내로 또는 BOX 층까지 실리콘 핸들을 시닝하는 단계 및 실리콘 핸들과 비교하여 강화된 장치 성능을 위해 제공하는 대체 재료 기판에 새로운 표면을 본딩하는 단계를 포함한다.
또 다른 실시예에 따라, 웨이퍼용 파운드리-애그노스틱 후-처리 방법은 제공된다. 웨이퍼는 활성 표면, 고 저항 기판(high resistivity substrate; HRES SX) 및 활성 표면과 HRES SX 사이에 있는 니어 서브-콜렉터(near sub-collector; NS)를 포함한다. 방법은 웨이퍼 처리 파운드리의 아웃풋 일드에서 웨이퍼를 제거하는 단계, 새로운 표면을 노출시키도록 NS의 마이크론 단위 내 또는 NS까지 HRES SX를 시닝하는 단계 및 HRES SX와 비교하여 강화된 장치 성능을 위해 제공하는 대체 재료 기판에 새로운 표면을 본딩하는 단계를 포함한다.
추가적인 특징과 이점들은 본 발명의 기술을 통해 실현된(realized)다. 본 발명의 다른 실시예들와 양태들은 본원의 상세한 설명에서 기술되고 청구된 발명의 일부를 고려한다. 이점들과 특징들을 구비하는 본 발명의 더 나은 이해를 위해, 설명과 도면을 인용한다.
본 원의 더 완전한 이해를 위해 참조는 동일 부분들을 같은 참조 번호들로 표현하는, 첨부하는 도면들과 상세한 설명에 연결하여 얻어지는 다음의 간단한 설명으로 이제 만들어진다.
본 명세서 내에 개시되어 있음.
도 1은 웨이퍼 처리 파운드리의 아웃풋 일드(output yield)로부터 웨이퍼 제거의 개략도이다.
도 2는 실시예들에 따른 SOI 웨이퍼의 확대된 측면도이다.
도 3은 실리콘 핸들이 제거된 도 2의 SOI 웨이퍼의 확대된 측면도이다.
도 4는 용융 실리카 기판을 구비하는 SOI 웨이퍼의 확대된 측면도이다.
도 5는 실시예들에 따른 HRES SX를 구비하는 웨이퍼의 확대된 측면도이다.
도 6은HRES SX가 제거된 도 5의 웨이퍼의 확대된 측면도이다.
도 7은 용융 실리카 기판을 구비하는 웨이퍼의 확대된 측면도이다.
도 8은 웨이퍼용 그라인딩 처리의 개략도이다.
도 9는 도 8의 웨이퍼를 위한 화학적 기계적 폴리싱 처리의 개략도이다.
도 10은 복수 개의 파운드리들에서 얻어지는 유사한 웨이퍼들로 이용을 위한 추가적인 최적화 방법을 도시하는 개략적인 다이어그램이다.
도 11은 다른 실시예들에 따른 SOI 웨이퍼의 확대된 측면도이다.
도 12는 다른 실시예들에 따른 선택된 용융 실리카 기판을 구비하는SOI의 확대된 측면도이다.
아래에서 기술될 바와 같이, 고 저항 재료들의 후-처리 산화물 웨이퍼 본딩은 유리 또는 용융 실리카(fused silica)와 같은, 더 큰 저항 기판을 구비하는 파운드리 기판 재료를 대체함으로써 장치 성능을 달성 및/또는 강화할 수 있다. 웨이퍼 본딩 후-처리는 장치 매개변수들(device parameters)이 변경되어 사용자 정의의, 인-하우스 장치들/모델들로 생성되는 파운드리-애그노스틱이다.
도 1 및 도2 내지 도4를 참조하여, 파운드리-애그노스틱 후-처리 방법은 웨이퍼(10)와 함께 이용하기 위해 제공된다. 도 2에서 도시된 바와 같이, 웨이퍼(10)는 위에 전자기기 구성요소들(electronic components; 110)이 유전체-(dielectric), 수지-( resin) 또는 에폭시-기반 매트릭스(epoxy-based) 내부에 작동 가능하게 배치되는 활성 표면(11), 실리콘(Si) 또는 실리콘 게르마늄(SiGe)으로 제작되는 실리콘 핸들(12) 및 매립된 산화물(BOX) 층(13)을 포함한다. BOX 층(13)은 웨이퍼(10) 전체가 실리콘-상-절연체 구성을 갖도록 활성화 표면(11)과 실리콘 핸들(12) 사이에 있다.
전자기기 구성요소들(110)은 본드 패드 개구들(bond pad openings), 캐페시터(capacitors; 112) 및 격리된 딥 실리콘 비아들(isolated deep silicon vias; 113)에서 본드 패드들(bond pads; 111)로 구성되는 비아들 및 실리콘 게르마늄(SiGe) 또는 실리콘(Si)과 같은 반도체(semi-conductors)들이나 적층된 금속화의 층들(stacked layers of metallization; 예를 들어 금속화 층들 1-6)을 포함할 수 있다. BOX 층(13)은 N-벽들(N-wells 130), P-벽들(P-wells;131) 및 격리된 P-기판 영역들(isolated P-substrate regions; 132)을 포함할 수 있고 얕은 트렌치 격리 영역들(shallow trench isolation regions; 133)뿐만 아니라 근처 N-벽들(130)과 P-벽들(131) 사이의 딥 트렌치 격리 영역들(134)을 정의하도록 형성될 수 있다. 격리된 딥 실리콘 비아들(113)은 딥 트렌치 격리 영역들(134)로 및 그것을 통해 연장 가능할 수 있다.
웨이퍼(10)는 웨이퍼들(10)의 일드(yield; 10')의 일부로 웨이퍼 처리 파운드리(20; 도 1에서 도시) 내부에서 형성되고 조립될 수 있다. 각각의 웨이퍼(10)는 다이싱 처리를 통해 다중 개별적인 장치들(21)로 나눌 수 있도록 충분한 전자기기 구성요소들(110)로 제공될 수 있다. 어떠한 경우에도, 방법의 일부로서, 웨이퍼들(10) 중 하나 또는 이상은 다른 파운드리-애그노스틱 후-처리를 위해, 도 1에서 도시된 바와 같이, 웨이퍼 처리 파운드리(20)의 아웃풋 일드(10')로부터 제거된다.
도 2 내지 도 4에서 도시된 바와 같이, 파운드리-애그노스틱 후-처리는 BOX 층(13)의 마이크론 단위 내까지 또는 BOX까지 실리콘 핸들(12)의 시닝 단계, 이에 의해 새로운 표면(14)을 노출시키고, 및 대체 재료 기판(alternate material substrate; 15)에 새로운 표면(14)의 본딩 단계를 포함한다. 이러한 대체 재료 기판(15)은 실리콘 핸들(12)의 재료보다 더 큰 고유 저항(characteristic resistivity)을 갖는 재료로 형성되고 따라서 이전에 온전한(intact) 실리콘 핸들(12)로 가능했던 것과 비교하여 강화된 장치 성능 능력들(capabilities)을 구비하는 웨이퍼(10)의 다중 개별적인 장치들(도 1에서 도시되는)을 제공한다. 실시예들에 따라, 대체 재료 기판(15)은 용융 실리카 또는 유리로 형성될 수 있고 예를 들어 본딩 처리의 방식으로 본딩 단계가 달성될 수 있다.
다른 실시예들을 따라, 시닝 단계(thinning)는 실리콘 핸들(12)의 외부 측들을 그라인딩하는 초기 단계, 격리된 딥 실리콘 비아들(113) 또는 BOX 층(13)을 그라인딩하는 단계를 회피하는 그라인딩 처리의 중단 단계, 및 실리콘 핸들(12)의 내부 층들의 후속 화학적 기계적 폴리싱(CMP)하는 단계를 포함한다. 이러한 방식으로, BOX층(13)의 최하층 표면(lower-most surface)은 새로운 표면(new surface; 14)으로 노출될 수 있거나, 원래의 실리콘 핸들(12)의 매우 얇은 층(1-100μm의 두께를 갖는)은 새로운 표면(14)으로 노출될 수 있다. 이러한 경우에, 일단 대체 재료 기판(15)은 새로운 표면(14)에 본딩되면, 장치 성능은 원래의 실리콘 핸들(12)에 비교하여 대체 재료 기판(15)의 증가된 저항에 의해 개선되거나 강화된다.
실시예들에 따라, 더 높은 저항 기판들로 이동에 의해 달성되는 장치 성능의 개선은 주어진 신호 주파수(given signal frequency), 소음 격리 증가(noise isolation increases), 실질적 품질 인자 증가(substantial quality factor increases) 및 증가된 정전용량 포텐셜에서 주어진 장치를 위한 감소되는 감쇠각(attenuation angles)에 관한 것일 수 있다. 이러한 개선들은 최근의 연구에서 고 저항 기판들이, 다른 효과와 함께, 콜렉터-기판 정전용량과 같은, 기생 기판 손실들을 저감함으로써 낮은 또는 중간 저항 기판들에 비교하여 장치 성능을 개선하는 것을 증명한 것과 일치한다.
예를 들어, 증가된 기판 저항은 신호 주파수 증가에 따른 감쇠계수(attenuation coefficient)의 실질적인 감소와 관련된다. 특히 저-손실 전송선(transmission lines)용 도파관(waveguide)의 주어진 구현을 위해, 저 저항 기판을 위한 감쇠 계수(ρsub < 5.0ohm-cm)는, 신호 주파수가 2GHz에 근접하거나 초과할 시 실질적으로 중간 저항 기판을 위한 감쇠 계수(20ohm-cm < ρsub < 60ohm-cm) 및 고 저항 기판을 위한 감쇠 계수(ρsub > 1000ohm-cm)와 비교하여 증가한다. 소음 격리를 위한 시험 구조에서, 주파수의 함수로서 소음 격리는 증가된 기판 저항으로 감소한다. 즉, 일정한 간격과 활성(외호; moat) 크기를 구비하는 주어진 시험 구조를 위해, 격리는 0GHz 내지 12GHz(이상)의 범위의 신호들을 위한 중간- 또는 고-저항 기판의 이용으로 실질적으로 개선한다. 또한, 더 낮은 주파수들(0Ghz 내지 3.5GHz)에서, 고-저항 기판들의 이용은 중간-저항 기판들보다 심지어 더 큰 격리 이점(greater isolation advantage)을 이끈다. 2.0- pF MIM 케패시터(2.0-pF MIM capacitor)를 위해, 주파수의 함수로서 품질 인자는 증가된 기판 저항을 위해 실질적으로 개선된다. 이러한 증가는 특히 중간-저항 기판의 품질 인자가 저 저항 기판의 것 보다 두 배 더 많고 고-저항 기판의 품질 인자가 실질적으로 중간-저항 기판의 것보다 더 높은(예를 들어 약 2GHz에서, 저-저항 기판을 위한 품질 인자 Q는 ~35이고, 중간-저항 기판을 위한 Q는 ~90이며 고-저항 기판을 위한 Q는 ~140임) 7Ghz보다 적은 신호 주파수들을 위한 것임이 분명하다. 또한, 벌크 실리콘(bulk silicon)과 반대로(opposed) SOI 기판들의 이용은 콜렉터 대 기판 접합 정격용량으로 콜렉터의 제거에 의해 40%의 기판 정격용량(Ccs)으로 콜렉터 내의 감소를 야기하는 것은 도시되었다. 따라서, 그것의 실리콘 핸들(12; 또는 어떠한 유사한 또는 상응하는 것)의 제거와 더 높은 저항 대용품을 구비하는 제거된 요소의 대체에 의한 주어진 장치의 임의의 변경이 기대된다.
또 다른 실시예들에 따라서, 위에서 기술된 시닝 단계는 웨이퍼(10) 내 딥 실리콘 비아들(113) 중 하나 또는 이상의 존재의 인식과 딥 실리콘 비아(13)의 위치에서 위에서 기술되는 시닝 단계의 실행의 적어도 한 부분의 회피를 포함할 수 있다. 그렇게 함에 있어서, 새로운 표면(14)이 대체 재료 기판(15)의 본딩 단계 이전에 불규칙 위상배치(irregular topology; 140)를 가질 수 있는 것은 이해된다. 그러나, 이러한 불규칙 위상배치(140)는 미손상된 전기적인 구성요소들(undamaged electrical components)에 대한 선호도를 고려해 허용 가능하며, 어떠한 경우에도 대체 재료 기판(15)에 의해 흡수되고, 이는 그것의 외향 위상배치 내에 어떠한 불규칙성도 가지지 않을 것이다.
도 1 및 도 5 내지 7을 참고하여, 파운드리-애그노스틱 후-처리 방법은 위에서 기술된 것으로부터 다른 구조를 갖는 웨이퍼(10)와의 이용을 위해 제공된다. 도 5에서 기술된 바와 같이, 웨이퍼(10)는 위에 전자기기 구성요소(110)가 유전체-, 수지-, 또는 에폭시-기반 매트릭스 내부에 작동 가능하게 배치되는 활성 표면(11), 실리콘(Si) 또는 실리콘 게르마늄(SiGe)으로 제작되는 고 저항 기판(HRES SX), 및 니어-서브 콜렉터(NS, 17)를 포함할 수 있다. NS(17)는 활성 표면(11)과 HRES SX (16) 사이에 있다. 전자기기 구성요소들(110)은 NS(17) 상에 형성되는 게이트 구조(114)와 컨택트(115)를 포함할 수 있고 NS(17)는 트랜치 격리 영역들(116)에 의해 경계 지어지거나 한정될 수 있다. NS(17) 및 전자기기 구성요소들(110) 중 적어도 하나 또는 그 이상은 실리콘(Si) 또는 실리콘 게르마늄(SiGe)을 포함할 수 있다.
웨이퍼(10)는 웨이퍼들(10)의 일드(10')의 일부로서 웨이퍼 처리 파운드리(20, 도 1에서 도시) 내부에서 형성되고 조립될 수 있다. 각각의 웨이퍼(10)에는 다이싱 처리를 통해 다중 개별적인 장치들(21) 내로 나누어질 수 있도록 충분한 전자기기 구성요소들(110)이 제공될 수 있다. 임의의 경우에, 방법의 일부로, 웨이퍼들(10) 중 하나 또는 그 이상은, 다른 파운드리-애그노스틱 후-처리를 위해, 도 1에서 도시된 바와 같이, 웨이퍼 처리 파운드리(20)의 아웃풋 일드(10')로부터 제거된다.
도 5 내지 도 7에서 도시된 바와 같이, 파운드리-애그노스틱 후-처리는 NS(17)의 마이크론 단위 내 또는 NS(17)까지 HRES SX(16)을 시닝하고 이에 의해 새로운 표면(14)을 노출시키며 NS(17)의 HRES SX(16)의 시닝 단계 또는 대체 재료 기판(15)에 새로운 표면(14) 본딩 단계를 포함한다.
위와 같이, 이러한 대체 재료 기판(15)은 HRES SX(16)의 재료보다 더 큰 고유 저항을 갖는 재료로 형성되고 따라서 이전에 온전한 HRES SX(16)으로 가능했던 것과 비교하여 개선된 또는 강화된 장치 성능 능력을 구비하는 웨이퍼(10)의 다중 개별적인 장치들(21)을 제공한다. 실시예들에 따라서, 대체 재료 기판(15)은 대체 재료 기판(15)이 HRES SX(16) 보다 더 큰 저항을 갖는다면 유리 또는 용융 실리카의 어떠한 타입으로도 형성될 수 있다. 본딩 단계는 예를 들어 산화물 본딩 처리의 방식으로 달성될 수 있다.
위와 같이, 실시예들에 따라서, 더 높은 저항 기판들로 이동에 의해 달성되는 장치 성능의 개선은 주어진 신호 주파수, 소음 격리 증가, 실질적 품질 요소 증가 및 증가된 정격용량 포텐셜을 위한 감소된 감쇠 각도에 관한 것일 수 있다. 다시, 개선은 고 저항 기판 다른 효과와 함께, 콜렉터-기판과 같은, 기생 기판 손실을 저감함으로써 저 또는 중간 저항 기판들과 비교하여 장치 성능을 개선하는 것을 증명하는 최근의 실험에서 관찰된 것과 일치한다.
다른 실시예들에 따라, 시닝 단계는 HRES SX(16)의 외부 층들의 그라인딩의 초기 단계, NS(17)을 그라인딩하는 것을 회피하는 그라인딩 처리의 중단 단계, 및 HRES SX(16)의 내부 층들의 후속 화학적 기계적 폴리싱(CMP) 단계를 포함한다. 이러한 방식으로, NS(17)의 최하층 표면은 새로운 표면(14)으로 노출될 수 있고, 원래의 HRES SX(16)의 매우 매우 얇은 층은 새로운 표면(14; 1-100 μm의 두께를 갖는)으로 노출될 수 있다. 임의의 경우에서, 일단 대체 재료 기판(15)이 새로운 표면(14)으로 본딩되면, 장치 성능은 원래의 HRES SX(16)와 비교하여 대체 재료 기판(15)의 증가된 저항에 의해 개선된다.
실시예들에 따라, 및 도 8과 도9를 참조하여, 실리콘 핸들(12)이나 HRES SX(16)의 그라인딩은 기계적인 요소(예를 들어, 다이아몬드 포인트 터닝(diamond point turning; DPT) 머신 또는 다른 유사한 머신)의 방식으로 및/또는 CMP에 의해 화학적 또는 건식 에칭이나 다른 유사한 에칭 처리들이 실행될 수 있다.
기계가공 처리가 사용되는 이러한 경우들을 위해, 도 8에서 도시되는 바와 같이, 헤드(head; 801)는 기계(802)의 서보 요소들(servo elements)에 의해 실리콘 핸들(12)/HRES SX(16)에 대하여 위치되고 제어된다. 따라서, 헤드(801)는 서보 요소들에 의해 명령되는 이동에 의해 실리콘 핸들(12)/HRES SX(16)로부터 재료를 반복적으로 제거한다. 도 9에서 도시된 바와 같이, CMP 또는 화학적 에칭 처리가 사용되는 경우, 시닝 단계가 실행되는 영역의 외측에 있는 실리콘 핸들(12)/HRES SX(16)의 부분들은 마스킹(masked)될 수 있고, 그 후 실리콘 핸들(12)/HRES SX(16)의 노출된 부분은 적합한 폴리싱(polish) 또는 에칭제(etchant; 901)에 노출된다. 건식 에칭 처리들은 게다가 실리콘 핸들(12)/HRES SX(16)와 상호작용 및 물질 제거를 위한 입자들(particles, ions) 또는 가스 충돌(gas impingement)을 포함할 수 있다.
비록 기계가공 처리와 CMP/에칭 처리가 분리되게 사용되는 것으로 위에서 기술되었지만, 그것들의 조합도 사용될 수 있다는 것은 이해될 것이다.
위에서 기술된 처리들은 파운드리-애그노스틱이기 때문에, 처리들은 사용자 또는 작업자가 다수의 다른 파운드리들(20)로부터 큰 공급량(vast supply)의 일드들(10')로 웨이퍼들을 얻게 할 수 있다. 이러한 방식으로, 사용자 또는 작업자는 작업하는 많은 웨이퍼들의 집단을 가지고 웨이퍼들(10)의 다른 타입들을 위한 처리를 어떻게 최적화하는 지에 대한 관찰을 위해 처리들에 관한 연관된 여러 변수들을 제어할 수 있다. 즉, 다양한 파운드리(20)들로부터 웨이퍼들이 도 2 내지 도 4의 것과 표면적으로 모두 유사할 수 있지만, 하나의 이러한 파운드리(20)의 웨이퍼들은 여전히 특정 방식으로 다른 파운드리(20)의 웨이퍼와 상이할 수 있다(예를 들어, BOX층 두께, 기판 두께, 전기적인 구성요소들의 위치 등). 위와 같이, 도 10을 참조하여, 위에서 기술된 방법들은 또한 복수 개의 파운드리들(20)로부터 유사한 웨이퍼들을 얻는 단계와 후-처리 기기(201) 내에 그것과 유사한 웨이퍼들을 수집하는 단계(compiling), 하나 또는 이상의 제거를 실행하는 단계, 후-처리 기기(201; 블록 1001)에서 각각의 유사한 웨이퍼들에 대한 시닝하고 본딩하는 동작, 하나 또는 이상의 제거하는 단계의 실행들을 야기하는 일드들을 분석하는 단계, 후-처리 기기(201; 블록 1002)에서 유사한 웨이퍼들 각각에 대해 시닝하고 본딩하는 동작 및 후-처리 기기(201; 블록 1003)에서 유사한 웨이퍼들 각각을 위해 제거, 시닝 및 본딩 동작 중 하나 또는 이상의 분석, 실행의 결과를 기반으로 최적화하는 단계를 포함한다.
따라서, 파운드리들(20)의 첫 번째 것으로부터 제1 웨이퍼(10)가 파운드리들(20)의 두 번째 것으로부터 제2 웨이퍼(10)와 그것들이 도 2 내지 도 4의 특징을 유사하지만 정확하지 않은 동일 치수들을 포함한다는 점에서 매우 유사할 수 있지만, 후-처리 기기(post-processing facility; 201)에서 제1 및 제2 웨이퍼들(10) 각각을 위해 본딩 조작들을 최적화하는 것은 가능할 수 있다. 즉, 제거 단계, 시닝 단계 및 본딩 조작이 일단 블록 1001에서 후-처리 기기(201)에서 실행되면, 후속 분석은 대체 재료 기판(15)이 제1 및 제2 웨이퍼들(10) 사이 마이너한 치수 차이들로 인해 제2 웨이퍼(10) 상에서보다 제1 웨이퍼(10) 상에서 더 큰 장치 성능 강화 효과를 가지는 것을 나타낼 수 있다. 이러한 분석을 기반으로, 후속 제2 파운드리(20)로부터 유사한 제2 웨이퍼들(10)을 위한 후속 본딩 조작들은 대체 재료 기판(15)을 위한 상이한 재료를 이용하거나 대체 재료 기판(15)의 두께를 조정함으로써 약간 다르게 이행될 수 있다.
다른 실시예들에 따라, 도 11 및 도 12를 참조하여, 위에서 기술된 시닝과 본딩 작업이 실리콘 핸들(12; 도 2 내지 도 4에서 도시) 또는 HRES SX(16; 도 5 내지 도 7에서 도시)의 전체 또는 이러한 특징들의 오직 일부에 대하여 수행될 수 있다. 예를 들어, 도 11과 도 12에서 도시된 바와 같이, 위에서-기술된 처리 최적화(process optimization)는 실리콘 핸들(12)의 부분(12')만이 개선된 장치 성능의 바람직한 수준을 달성하기 위해 단면 대체 재료 기판(15'; a sectioned alternate material substrate)에 의해 제거되고 대체될 필요가 있는 것을 설명할 수 있다. 이와 같이, 실리콘 핸들(12)의 나머지 부분(12'')은 웨이퍼(10)의 과도한 처리와 잠재적인 손상을 회피하기 위해 제 자리에 남을 수 있다.
단면 대체 재료 기판(15') 및 실리콘 핸들(12)의 부분(12')은 직사각형으로 도시되는 반면, 이는 필수적인 것은 아니며, 이들 특징을 위한 복잡한 형상들이 제공될 수 있는 것으로 더 이해되어야 한다. 이러한 모양들은 규칙적이거나 불규칙적이고, 오목하거나 볼록한 다각형이며, 둥근 모서리 또는 코너 또는 혼합된 형상 및 둥근 요소를 구비하는 모양을 포함할 수 있다. 또한, 대체 재료 기판(15) 및/또는 단면 대체 재료 기판(15')은 단일 대체 재료로 형성될 필요는 없고 사실 다양한 특징들이나 특성들의 다중 재료들을 포함할 수 있다. 예를 들어, 도 12에서 도시되는 바와 같이, 단면 대체 재료 기판(15')은 단면 대체 재료 기판(15')의 저항이 단면 대체 재료 기판(15')의 높이 치수(height dimension)에 따라 감소하는 저항 구배(resistivity gradient)를 정의하도록 배열되는 다양한 저항의 세 상이한 재료들을 포함할 수 있다.
이하의 청구 범위에서 모든 수단 또는 단계 플러스 기능 요소들의 상응하는 구조들, 재료들, 행동들 및 균등물들은 구체적으로 청구되는 바와 같은 다른 청구된 요소들과 조합으로 기능을 수행함을 위해 임의의 구조, 재료 또는 행동을 포함하는 것으로 의도된다. 본 발명의 기술은 설명과 기술의 목적을 위해 개시되었지만 기술되는 형태로 본 발명을 포괄하거나 제한하려는 의도는 아니다. 많은 변경들 및 변형들은 본 발명의 사상과 범위를 벗어남 없이 당업자에게 명확해질 것이다. 실시예들은 본 발명의 원리와 실제 적용을 최고로 설명하고, 당업자들에게 고려되는 특정 용도에 맞추어 다양한 변형들과 다양한 실시예들을 위해 본 발명을 이해시키도록 선택되고 기술되었다.
본 발명의 바람직한 실시예들이 기술되는 반면, 현재와 미래 둘 모두에서, 당업자들이 다음의 청구항들의 범위 내에 있는 것의 다양한 개선과 강화를 이루어낼 수 있다는 것은 이해될 것이다. 이러한 청구범위는 최초 기술된 본 발명을 위한 적절한 보호를 유지하는 것으로 해석되어야 한다.
10 : 웨이퍼
11 : 활성표면
12 : 실리콘 핸들
13 : 매립된 산화물 층
14 : 새로운 표면
15 : 대체 재료 기판
110 : 전자기기 구성요소
111 : 본드 패드
112 : 캐패시터
113 : 딥 실리콘 비아
130 : N-벽
132 : P-기판 영역
133 : 딥 트렌치 격리 영역

Claims (20)

  1. 활성 표면, 기판 및 상기 활성 표면과 상기 기판 사이의 중간 층을 갖는 웨이퍼를 위해,
    웨이퍼 처리 파운드리의 아웃풋 일드로부터 상기 웨이퍼 제거 단계;
    새로운 표면을 노출시키도록 상기 중간 층의 마이크론 단위 내 또는 상기 중간 층까지 상기 기판 시닝 단계; 및
    상기 기판과 비교하여 강화된 장치 성능을 위해 제공하는 대체 재료 기판에 상기 새로운 표면 본딩 단계;
    를 포함하는, 파운드리- 애그노스틱 후-처리 방법.
  2. 제 1항에 있어서,
    상기 활성 표면 및 상기 기판 중 적어도 하나는 실리콘(Si)과 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함하고 상기 대체 재료 기판은 고 저항 재료를 포함하는, 파운드리- 애그노스틱 후-처리 방법.
  3. 제 1항에 있어서,
    상기 대체 재료 기판은 유리 및 용융 실리카 중 적어도 하나를 포함하는, 파운드리- 애그노스틱 후-처리 방법.
  4. 제 1항에 있어서,
    상기 본딩 단계는 산화물 본딩인, 파운드리- 애그노스틱 후-처리 방법.
  5. 제 1항에 있어서,
    상기 시닝 단계는
    상기 기판의 외부 층들을 그라인딩하는 단계; 및
    상기 기판의 내부 층들의 화학적 기계적 폴리싱하는 단계;
    를 포함하는, 파운드리- 애그노스틱 후-처리 방법.
  6. 제 1항에 있어서,
    상기 시닝 단계는
    상기 웨이퍼에서 비아의 존재를 확인하는 단계; 및
    상기 비아의 위치에서 시닝의 실행을 회피하는 단계;
    를 포함하는, 파운드리- 애그노스틱 후-처리 방법.
  7. 제 1항에 있어서,
    복수 개의 파운드리들로부터 유사한 웨이퍼들을 얻는 단계;
    상기 유사한 웨이퍼들 각각을 제거 단계, 시닝 단계 및 본딩 단계 중 적어도 하나를 실행하는 단계; 및
    각각의 유사한 웨이퍼들을 위한 제거, 시닝 및 본딩 중 적어도 하나의 실행을 최적화하는 단계;
    를 더 포함하는, 파운드리- 애그노스틱 후-처리 방법.
  8. 활성 표면, 실리콘 핸들 및 상기 실리콘 핸들과 상기 활성 표면 사이에 있는 매립된 산화물(BOX) 층을 가지는 웨이퍼를 위해,
    웨이퍼 처리 파운드리의 아웃풋 일드로부터 상기 웨이퍼 제거 단계;
    새로운 표면을 노출시키도록 상기 BOX 층의 마이크론 단위 내 또는 상기 BOX 층까지 상기 실리콘 핸들 시닝 단계; 및
    상기 실리콘 핸들과 비교하여 강화된 장치 성능을 위해 제공하는 대체 재료 기판에 상기 새로운 기판 본딩 단계;
    를 포함하는, 파운드리- 애그노스틱 후-처리 방법.
  9. 제 8항에 있어서,
    상기 활성 표면과 상기 실리콘 핸들 중 적어도 하나는 실리콘(Si)과 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함하고, 상기 대체 재료 기판은 고 저항 재료를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  10. 제 8항에 있어서,
    상기 대체 재료 기판은 유리 및 용융 실리카 중 적어도 하나를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  11. 제 8항에 있어서,
    상기 본딩 단계는 산화물 본딩을 포함하는, 파운드리-애그노스틱 후-처리 방법.
  12. 제 8항에 있어서,
    상기 시닝 단계는
    상기 실리콘 핸들의 외부 층들을 그라인딩하는 단계; 및
    상기 실리콘 핸들의 내부 층들의 화학적 기계적 폴리싱하는 단계;
    를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  13. 제 8항에 있어서,
    상기 시닝 단계는
    상기 웨이퍼 내의 비아의 존재를 확인하는 단계; 및
    상기 비아의 위치에서 상기 시닝의 실행을 회피하는 단계;
    를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  14. 제 8항에 있어서,
    복수 개의 파운드리들에서 유사한 웨이퍼들을 얻는 단계;
    상기 유사한 웨이퍼들 각각으로 제거 단계, 시닝 단계 및 본딩 단계 중 적어도 하나를 실행하는 단계; 및
    상기 유사한 웨이퍼들 각각을 위한 제거 단계, 시닝 단계 및 본딩 단계 중 하나 또는 이상의 실행을 최적화하는 단계;
    를 더 포함하는, 파운드리-애그노스틱 후-처리 방법.
  15. 활성 표면, 고 저항 기판(HRES SX) 및 상기 활성 표면과 HRES SX 사이에 있는 니어 서브-콜렉터(NS)를 갖는 웨이퍼를 위해,
    웨이퍼 처리 파운드리의 아웃풋 일드에서 상기 웨이퍼 제거 단계;
    새로운 표면을 노출시키도록 상기 NS의 마이크론 단위 내 또는 NS까지 상기 HRES SX 시닝 단계; 및
    상기 HRES SX와 비교하여 강화된 장치 성능을 위해 제공하는 대체 재료 기판에 상기 새로운 표면 본딩 단계;
    를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  16. 제 15항에 있어서,
    상기 활성 표면과 상기 HRES SX 중 적어도 하나는 실리콘(Si)과 실리콘 게르마늄(SiGe) 중 적어도 하나를 포함하고 상기 대체 재료 기판은 고 저항 재료를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  17. 제 15항에 있어서,
    상기 대체 재료 기판은 유리 및 용융 실리카 중 적어도 하나를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  18. 제 15항에 있어서,
    상기 본딩 단계는 산화물 본딩을 포함하는, 파운드리-애그노스틱 후-처리 방법.
  19. 제 15항에 있어서,
    상기 시닝 단계는,
    상기 HRES SX의 외부 층들의 그라인딩하는 단계; 및
    상기 HRES SX의 내부 층들을 화학적 기계적으로 폴리싱하는 단계;
    를 포함하는, 파운드리-애그노스틱 후-처리 방법.
  20. 제 15항에 있어서,
    복수 개의 파운드리들로부터 유사한 웨이퍼들을 얻는 단계;
    상기 유사한 웨이퍼들 각각에 상기 제거 단계, 시닝 단계 및 본딩 단계 중 하나 이상을 실행하는 단계; 및
    상기 유사한 웨이퍼들 각각을 위해 상기 제거 단계, 시닝 단계 및 본딩 단계 중 하나 이상의 실행을 최적화하는 단계;
    를 더 포함하는, 파운드리-애그노스틱 후-처리 방법.
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