KR20180134279A - 전력 증폭 회로 - Google Patents

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KR20180134279A
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

전력 증폭 회로의 특성의 열화를 억제하면서 복수의 단위 트랜지스터간에 있어서의 온도분포의 불균일을 억제할 수 있는 전력 증폭 회로를 제공한다.
전력 증폭 회로는 복수의 단위 트랜지스터를 포함하고, 입력 신호를 증폭해서 증폭 신호를 출력하는 제1트랜지스터군과, 제1트랜지스터군의 각 단위 트랜지스터의 베이스 또는 게이트에 바이어스 전류 또는 바이어스 전압을 공급하는 바이어스 회로와, 제1트랜지스터군의 각 단위 트랜지스터의 베이스 또는 게이트와 바이어스 회로의 출력 사이에 각각 접속된 복수의 제1저항소자와, 제1트랜지스터군의 각 단위 트랜지스터의 에미터 또는 소스와 기준전위 사이에 각각 접속된 복수의 제2저항소자를 구비한다.

Description

전력 증폭 회로{POWER AMPLIFIER CIRCUIT}
본 발명은 전력 증폭 회로에 관한 것이다.
휴대전화 등의 이동체 통신기에 탑재되는 전력 증폭 회로에 있어서는, 일반적으로 증폭기로서 바이폴러 트랜지스터가 사용된다. 바이폴러 트랜지스터는 트랜지스터 소자의 온도가 상승하면 콜렉터 전류가 증가하고, 이것에 의해 온도가 더욱 상승해서 콜렉터 전류가 증가한다,라고 하는 열적인 정귀환 특성을 갖는다. 따라서, 예를 들면 바이폴러 트랜지스터가 복수의 단위 트랜지스터에 의해 구성될 경우에, 각 단위 트랜지스터간에 온도차가 생기면 비교적 온도가 높은 단위 트랜지스터가 다른 단위 트랜지스터의 콜렉터 전류를 끌어들여 버려, 결과적으로 복수의 단위 트랜지스터에 의해 구성되는 트랜지스터군 전체의 콜렉터 전류가 저하하는 현상(전류 콜랩스 현상)이 생길 수 있다.
따라서, 각 단위 트랜지스터의 온도 상승을 억제하기 위해서, 예를 들면 각 단위 트랜지스터의 에미터와 접지 사이에 저항소자(이하, 「에미터 밸러스트 저항」이라고도 함)를 삽입하는 구성이 알려져 있다. 에미터 밸러스트 저항을 삽입함으로써 복수의 단위 트랜지스터간에 있어서의 온도분포의 불균일을 억제하고, 나아가서는 전류 콜랩스 현상의 발생을 회피할 수 있다.
이러한 에미터 밸러스트 저항은, 어느 일정 정도 이상의 저항값을 갖지 않으면 온도분포의 불균일을 억제하는 효과가 낮아진다. 그러나, 에미터 밸러스트 저항의 저항값이 과도하게 크면, 전력 증폭 회로의 출력 전력의 감소나 전력 부가 효율의 저하 등을 초래할 수 있다.
본 발명은 이러한 사정을 고려하여 이루어진 것으로, 전력 증폭 회로의 특성의 열화를 억제하면서 복수의 단위 트랜지스터간에 있어서의 온도분포의 불균일을 억제할 수 있는 전력 증폭 회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명의 일측면에 따른 전력 증폭 회로는, 복수의 단위 트랜지스터를 포함하고, 입력 신호를 증폭해서 증폭 신호를 출력하는 제1트랜지스터군과, 제1트랜지스터군의 각 단위 트랜지스터의 베이스 또는 게이트에 바이어스 전류 또는 바이어스 전압을 공급하는 바이어스 회로와, 제1트랜지스터군의 각 단위 트랜지스터의 베이스 또는 게이트와 바이어스 회로의 출력 사이에 각각 접속된 복수의 제1저항소자와, 제1트랜지스터군의 각 단위 트랜지스터의 에미터 또는 소스와 기준전위 사이에 각각 접속된 복수의 제2저항소자를 구비한다.
(발명의 효과)
본 발명에 의하면, 전력 증폭 회로의 특성의 열화를 억제하면서 복수의 단위 트랜지스터간에 있어서의 온도분포의 불균일을 억제할 수 있는 전력 증폭 회로를 제공할 수 있다.
도 1은 본 발명의 제1실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다.
도 2는 본 발명의 제1실시형태에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다.
도 3은 에미터 밸러스트 저항의 온도특성의 이미지를 나타내는 그래프이다.
도 4a는 비교예에 따른 전력 증폭 회로에 포함되는 복수의 단위 트랜지스터의 온도분포의 시뮬레이션 결과의 일례를 나타내는 그래프이다.
도 4b는 본 발명의 제1실시형태에 따른 전력 증폭 회로에 포함되는 복수의 단위 트랜지스터의 온도분포의 시뮬레이션 결과의 일례를 나타내는 그래프이다.
도 5는 본 발명의 제1실시형태의 변형예에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다.
도 6은 본 발명의 제2실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다.
도 7은 본 발명의 제2실시형태에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다.
도 8은 본 발명의 제3실시형태에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다.
도 9는 에미터 밸러스트 저항 및 베이스 밸러스트 저항의 온도특성의 이미지를 나타내는 그래프이다.
도 10은 트랜지스터, 에미터 밸러스트 저항 및 베이스 밸러스트 저항의 레이아웃을 나타내는 평면도이다.
도 11은 도 10에 나타내어지는 A-A선 단면도이다.
이하, 도면을 참조해서 본 발명의 일실시형태에 대하여 설명한다. 또한, 동일한 요소에는 동일한 부호를 붙여서 중복되는 설명을 생략한다.
도 1은 본 발명의 제1실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다. 도 1에 나타내어지는 전력 증폭 회로(1A)는, 예를 들면 휴대전화에 탑재되어, 기지국에 송신하는 무선 주파수(RF: Radio Frequency) 신호의 전력을 증폭하기 위해서 사용된다. 증폭되는 RF 신호의 통신 규격은, 예를 들면 2G(제2세대 이동통신 시스템), 3G(제3세대 이동통신 시스템), 4G(제4세대 이동통신 시스템), 5G(제5세대 이동통신 시스템), LTE(Long Term Evolution)-FDD(Frequency Division Duplex), LTE-TDD(Time Division Duplex), LTE-Advanced, LTE-Advanced Pro 등이다. 또한, 전력 증폭 회로(1A)가 증폭하는 신호의 통신 규격은 이것들에 한정되지 않는다.
전력 증폭 회로(1A)는, 예를 들면 2개의 증폭 경로를 구비한다. 구체적으로, 전력 증폭 회로(1A)는 제1경로를 구성하는 증폭기(10∼12)와, 제2경로를 구성하는 증폭기(13∼15)와, 이들 증폭기(10∼15)의 각각에 바이어스 전류 또는 바이어스 전압을 공급하는 바이어스 회로(20)를 구비한다.
제1경로에는, 예를 들면 미들 밴드의 RF 신호(RFmid)가 입력되고, 1단째의 증폭기(10)와, 2단째의 증폭기(11)와, 3단째의 증폭기(12)를 경유해서 전력이 증폭된다. 제2경로에는, 예를 들면 로우 밴드의 RF 신호(RFlow)가 입력되고, 1단째의 증폭기(13)와, 2단째의 증폭기(14)와, 3단째의 증폭기(15)를 경유해서 전력이 증폭된다. 또한, 바이어스 회로(20)에는 바이어스 전류 또는 바이어스 전압을 제어하는 제어신호(Cont)가 공급된다. 또한, 제1경로 및 제2경로에 공급되는 신호의 주파수 대역은 일례이며, 이것에 한정되지 않는다. 예를 들면 하이 밴드와 미들 밴드, 또는 하이 밴드와 로우 밴드 등의 조합이여도 좋고, 또는 LTE와 5G, 또는 4G과 5G 등의 다른 통신 규격의 조합이여도 좋다.
도 2는 본 발명의 제1실시형태에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다. 구체적으로, 도 2는 도 1에 나타내어지는 제1경로의 3단째의 증폭기(12)와, 바이어스 회로(20)의 구체적인 구성을 나타내고 있다.
증폭기(12)는, 예를 들면 m개(m은 1 이상의 정수)의 단위 트랜지스터(Q1∼Qm)를 포함하는 트랜지스터군(제1트랜지스터군)과, m개의 용량소자(C1∼Cm)와, m개의 저항소자(RE1∼REm)와, m개의 저항소자(RB1∼RBm)를 포함한다. 또한, 본 명세서에 있어서 「단위 트랜지스터」란 트랜지스터로서의 기능을 발휘하는 최소한의 구성인 것으로 한다.
단위 트랜지스터(Q1∼Qm)는, 예를 들면 헤테로 접합 바이폴러 트랜지스터(HBT: Heterojunction Bipolar Transistor) 등의 바이폴러 트랜지스터를 구성한다. 이것들의 단위 트랜지스터(Q1∼Qm)는 서로 병렬 접속되고, 합쳐서 1개의 트랜지스터로서의 기능을 발휘한다. 단위 트랜지스터(Q1∼Qm)는 각각, 콜렉터에 전원전압(Vcc)이 공급되고, 베이스에 용량소자(C1∼Cm)를 경유해서 RF 신호(RFin)(입력 신호)가 공급되고, 에미터에 저항소자(RE1∼REm)를 경유해서 기준전위(예를 들면, 접지전위)가 공급된다. 또한 단위 트랜지스터(Q1∼Qm)의 베이스에는, 각각 바이어스 회로(20)로부터 바이어스 전류(Ibias)가 공급된다. 이것에 의해, 단위 트랜지스터(Q1∼Qm)는 RF 신호(RFin)의 전력을 증폭해서 RF 신호(RFout)(증폭 신호)를 출력한다. 또한, 단위 트랜지스터(Q1∼Qm)는 바이폴러 트랜지스터의 대신에 MOSFET( Metal-Oxide-Semiconductor Field-Effect Transistor) 등의 전계효과 트랜지스터를 구성하는 단위 트랜지스터라도 된다. 이 경우, 콜렉터, 베이스, 에미터를 각각, 드레인, 게이트, 소스로 바꾸어 읽어면 좋다.
용량소자(C1∼Cm)는, 각각 일단에 RF 신호(RFin)가 공급되고, 타단이 단위 트랜지스터(Q1∼Qm)의 베이스에 접속된다. 용량소자(C1∼Cm)는 RF 신호(RFin)의 직류성분을 차단하고, 교류 성분을 통과시킨다.
저항소자(RB1∼RBm)(제1저항소자)는 일단에 바이어스 회로(20)로부터 바이어스 전류가 공급되고, 타단이 단위 트랜지스터(Q1∼Qm)의 베이스에 접속된다. 즉, 저항소자(RB1∼RBm)는 바이어스 회로(20)와 단위 트랜지스터(Q1∼Qm)의 베이스 사이에 삽입되는 밸러스트 저항(이하, 「베이스 밸러스트 저항」이라고도 함)이다.
저항소자(RE1∼REm)(제2저항소자)는 일단이 단위 트랜지스터(Q1∼Qm)의 에미터에 접속되고, 타단이 접지에 접속된다. 즉, 저항소자(RE1∼REm)는 단위 트랜지스터(Q1∼Qm)의 에미터와 접지 사이에 삽입되는 에미터 밸러스트 저항이다. 저항소자(RB1∼RBm) 및 저항소자(RE1∼REm)의 효과에 대해서는 후술한다.
바이어스 회로(20)는, 예를 들면 트랜지스(100∼102)와 저항소자(110)를 포함한다.
트랜지스(100∼102)는, 예를 들면 바이폴러 트랜지스터이다. 구체적으로, 트랜지스터(100)는 콜렉터와 베이스가 접속되고(이하, 「다이오드 접속」이라고도 함), 콜렉터에 저항소자(110)를 경유해서 제어신호(Cont)가 공급되고, 에미터가 트랜지스터(101)의 콜렉터에 접속된다. 트랜지스터(101)는 다이오드 접속되고, 에미터가 접지된다. 이것에 의해, 트랜지스터(100)의 콜렉터에 소정 레벨의 전압(예를 들면, 2.6V 정도)이 생성된다.
트랜지스터(102)는 콜렉터에 배터리 전압(Vbatt)이 공급되고, 베이스가 다이오드 접속된 트랜지스터(100)의 콜렉터(베이스)에 접속되며, 에미터가 저항소자(RB1∼RBm)의 각각의 일단에 접속된다. 트랜지스터(102)의 베이스에는 제어신호(Cont) 및 트랜지스터(100)의 콜렉터 전압이 공급된다. 이것에 의해, 트랜지스터(102)의 에미터로부터 제어신호(Cont)에 따른 바이어스 전류(Ibias)가 출력된다. 또한, 제어신호(Cont)는 제어 전류이여도 좋고, 제어 전압이여도 좋다. 또한 트랜지스터(100, 101)는 트랜지스터 대신에 다이오드이여도 좋다.
이어서, 전력 증폭 회로(1A)가 저항소자(RE1∼REm)(에미터 밸러스트 저항) 및 저항소자(RB1∼RBm)(베이스 밸러스트 저항)의 쌍방을 구비하는 효과에 대하여 설명한다. 일반적으로, 바이폴러 트랜지스터는 온도의 상승에 따라 온으로 되는 베이스·에미터간 전압이 저하한다고 하는 부의 온도특성을 가진다. 또한 바이폴러 트랜지스터는 온도가 상승하면 콜렉터 전류가 증가하고, 이것에 의해 더욱 온도가 상승해서 콜렉터 전류가 점점더 증가한다,라고 하는 열적인 정귀환 특성을 갖는다. 따라서, 예를 들면 복수의 단위 트랜지스터에 의해 구성되는 트랜지스터군에 있어서, 각 단위 트랜지스터의 레이아웃에 기인하는 방열 정도의 차에 의해 각 단위 트랜지스터간에 온도차가 생기면, 온도가 높은 단위 트랜지스터에 전류가 흐르기 쉬워져서 해당 단위 트랜지스터의 온도가 점점더 상승한다. 이와 같이 하여, 온도가 높은 단위 트랜지스터와 온도가 낮은 단위 트랜지스터의 온도 차가 커지면, 온도가 높은 단위 트랜지스터가 다른 단위 트랜지스터의 콜렉터 전류를 끌어들여 버려, 해당 다른 단위 트랜지스터에 충분한 전류가 흐르지 않게 된다. 이것에 의해, 해당 다른 단위 트랜지스터의 이득이 급격하게 저하하고, 결과적으로 복수의 단위 트랜지스터에 의해 구성되는 트랜지스터군 전체를 합친 콜렉터 전류가 급격하게 저하한다고 하는 전류 콜랩스 현상이 생길 수 있다.
이 전류 콜랩스 현상의 발생을 회피하기 위해서, 예를 들면 각 단위 트랜지스터의 에미터와 접지 사이에 에미터 밸러스트 저항을 삽입하는 구성이 알려져 있다. 일반적으로, 에미터 밸러스트 저항의 저항값이 충분하게 클 경우, 복수의 단위 트랜지스터간에 있어서의 온도의 불균일을 억제하고, 나아가서는 전류 콜랩스 현상의 발생을 회피할 수 있다. 그러나, 에미터 밸러스트 저항의 저항값이 과도하게 크면, 전력 증폭 회로의 출력 전력의 감소나 전력 부가 효율의 저하 등을 초래할 수 있다.
도 3은 에미터 밸러스트 저항의 온도특성의 이미지를 나타내는 그래프이다. 상기 그래프에 있어서 가로축은 온도를 나타내고, 세로축은 저항값을 나타내고 있다. 동 그래프에는 본 실시형태에 따른 에미터 밸러스트 저항(저항소자(RE1∼REm))의 저항값의 온도특성(200)과, 베이스 밸러스트 저항을 구비하지 않는 비교예에 있어서의 에미터 밸러스트 저항의 저항값의 온도특성(201)과, 상온의 환경 하에 있어서 전류 콜랩스 현상이 발생하는 에미터 밸러스트의 저항값의 경계선(202)이 나타내어져 있다. 즉, 경계선(202)보다 저항값이 크면 전류 콜랩스 현상의 발생을 회피할 수 있지만, 경계선(202)보다 저항값이 작으면 전류 콜랩스 현상이 발생할 가능성이 있는 것을 나타낸다.
온도특성(201)에 나타내어지는 바와 같이, 비교예에 있어서는 어느 온도라도 전류 콜랩스 현상의 발생을 회피할 수 있도록, 에미터 밸러스트 저항의 저항값이 경계선(202)을 상회하도록 설계되어 있다. 한편, 온도특성(200)에 나타내어지는 바와 같이, 본 실시형태의 에미터 밸러스트 저항의 저항값은 비교예의 에미터 밸러스트 저항의 저항값보다 작게 설계되기 때문에, 온도가 비교적 낮은 영역에 있어서 경계선(202)을 밑돌고 있어 전류 콜랩스 현상이 발생할 가능성이 생긴다.
그러나, 본 실시형태에서는 에미터 밸러스트 저항과 베이스 밸러스트 저항을 아울러 가짐으로써 이들 쌍방의 저항소자에 의해서 각 단위 트랜지스터의 온도상승이 억제된다. 즉, 에미터 밸러스트 저항의 저항값이 비교예의 에미터 밸러스트 저항의 저항값에 비교해서 작아도, 각 단위 트랜지스터의 온도의 상승을 억제할 수 있다. 따라서, 본 실시형태에 의하면 전력 증폭 회로의 출력 전력이나 전력 부가 효율의 특성의 열화를 억제하면서, 복수의 단위 트랜지스터간에 있어서의 온도분포의 불균일을 억제하고, 나아가서는 전류 콜랩스 현상의 발생을 회피할 수 있다.
도 4a는 비교예에 따른 전력 증폭 회로에 포함되는 복수의 단위 트랜지스터의 온도분포의 시뮬레이션 결과의 일례를 나타내는 그래프이다. 도 4b는 본 발명의 제1실시형태에 따른 전력 증폭 회로에 포함되는 복수의 단위 트랜지스터의 온도분포의 시뮬레이션 결과의 일례를 나타내는 그래프이다. 구체적으로는, 도 4a 및 도 4b의 그래프의 하부에 나타나 있는 바와 같이, 비교예 및 본 발명 모두 16개의 단위 트랜지스터가 일방향으로 정렬해서 늘어진 트랜지스터군(300)에 있어서 각 위치의 온도를 시뮬레이션한 결과이다. 각 그래프에 있어서 가로축은 단위 트랜지스터의 정렬 방향에 있어서의 위치를 나타내고, 세로축은 온도를 나타내고 있다.
도 4a에 나타내어지는 바와 같이, 비교예에서는 16개의 단위 트랜지스터 중, 중앙 영역의 4개의 단위 트랜지스터의 온도가 250도 정도인 한편, 주변 영역의 12개의 단위 트랜지스터의 온도는 100도 정도이다. 여기에서, 비교예에서는 중앙 영역의 단위 트랜지스터와 주변 영역의 단위 트랜지스터 사이에 큰 온도차가 있고, 온도분포의 불균일이 생기고 있는 것을 알 수 있다. 한편, 도 4b에 나타내어지는 바와 같이, 본 실시형태에서는 16개의 단위 트랜지스터 중 대부분의 단위 트랜지스터의 온도가 200∼250도 정도의 범위 내이다. 여기에서, 본 실시형태에서는 비교예에 비하여 복수의 단위 트랜지스터간의 온도분포의 불균일이 억제되어 있는 것을 알 수 있다.
또한, 전력 증폭 회로(1A)와는 다른 구성(참고예)으로서, 에미터 밸러스트 저항을 구비하지 않고, 베이스 밸러스트 저항에 의해 온도분포의 불균일 등을 억제하는 구성도 고려된다. 그러나, 이 참고예의 경우, 베이스 밸러스트 저항의 저항값은 베이스 밸러스트 저항을 구비하지 않는 구성에 있어서의 에미터 밸러스트 저항의 저항값의 β배(β는 트랜지스터의 전류 증폭률)가 필요하게 된다. 따라서, 상기 참고예에서는 저항소자의 사이즈가 증대하고, 결과적으로 칩 면적이 증대할 수 있다. 이 점, 본 실시형태는 에미터 밸러스트 저항과 베이스 밸러스트 저항의 쌍방을 구비하기 때문에, 참고예에 비해서 칩 면적의 증대를 억제하면서 온도분포의 불균일을 억제할 수 있다.
도 5는 본 발명의 제1실시형태의 변형예에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다. 또한, 도 2에 나타내어지는 구성과 동일한 요소에는 동일한 부호를 붙여서 설명을 생략한다. 또한, 본 실시형태 이후에서는 제1실시형태와 공통인 사항에 대한 기술을 생략하고, 다른 점에 대해서만 설명한다. 특히, 동일한 구성에 의한 같은 작용 효과에 대해서는 실시형태마다 축차 언급하지 않는다.
도 5에 나타내어지는 변형예는, 도 2에 나타내어지는 구성에 비하여 저항소자(RB1∼RBm)에 추가해서 저항소자(RBx)를 더 구비하는 점에 있어서 상위하다. 즉, 본 변형예에서는 베이스 밸러스트 저항으로서 필요한 저항값의 일부가 저항소자(RBx)에 의해 구성되고, 나머지의 저항값이 저항소자(RB1∼RBm)에 의해 구성되어 있다. 이것에 의해, 도 2에 나타내어지는 구성에 비하여 저항소자(RB1∼RBm) 각각의 사이즈가 축소되기 때문에 칩 면적을 축소시킬 수 있다.
이와 같이, 베이스 밸러스트 저항의 구성은 도 2에 나타내어지는 구성에 한정되지 않고, 그 일부가 공통화되어 있어도 되고, 또는 전부가 공통화되어 있어도 된다.
도 6은 본 발명의 제2실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다. 도 6에 나타내어지는 전력 증폭 회로(1B)는, 도 1에 나타내어지는 전력 증폭 회로(1A)에 비하여 제1경로 및 제2경로 모두 3단째에 2계통의 증폭기를 구비하는 점에 있어서 상위하다.
구체적으로는, 전력 증폭 회로(1B)는 증폭기(12) 대신에 증폭기(30, 31)를 구비하고, 증폭기(15) 대신에 증폭기(32, 33)를 구비한다. 증폭기(30)와 증폭기(31), 및 증폭기(32)와 증폭기(33)는 전력 증폭 회로(1B)의 동작 모드에 따라 구별지어 사용된다. 구체적으로, 미들 밴드의 제1경로를 예로 설명하면, 예를 들면 전력 증폭 회로(1B)가 소정 레벨 이상의 전력을 출력하는 하이파워 모드(제1모드)의 경우, 증폭기(30, 31)의 쌍방이 온으로 되고, 소정 레벨 미만의 전력을 출력하는 로우파워 모드(제2모드)의 경우, 증폭기(30)가 오프로 되고, 증폭기(31)만이 온으로 된다. 이것에 의해, 필요 이상의 전력의 소비가 억제된다.
도 7은 본 발명의 제2실시형태에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다. 구체적으로, 도 7은 도 6에 나타내어지는 제1경로의 3단째의 증폭기(30, 31)와, 바이어스 회로(20)의 구체적인 구성을 나타내고 있다.
증폭기(30)는, 예를 들면 m개(m은 1 이상의 정수)의 단위 트랜지스터(Q1a∼Qma)를 포함하는 트랜지스터군과, m개의 용량소자(C1a∼Cma)와, m개의 저항소자(RE1a∼REma)와, m개의 저항소자(RB1a∼RBma)를 포함한다. 증폭기(31)는, 예를 들면 n개(n은 1 이상의 정수)의 단위 트랜지스터(Q1b∼Qnb)를 포함하는 트랜지스터군(제2트랜지스터군)과, n개의 용량소자(C1b∼Cnb)와, n개의 저항소자(RE1b∼REnb)(제3저항소자)와, n개의 저항소자(RB1b∼RBnb)를 포함한다. 바이어스 회로(20a)는, 예를 들면 트랜지스터(100a∼102a)와, 저항소자(110a)를 포함한다. 바이어스 회로(20b)는, 예를 들면 트랜지스터(100b∼102b)와, 저항소자(110b)를 포함한다. 또한, 이들 증폭기(30, 31) 및 바이어스 회로(20a, 20b)의 구성에 대해서는, 도 2에 나타내어지는 증폭기(12) 및 바이어스 회로(20)와 같기 때문에 같은 부호를 붙여서 설명을 생략한다. 또한, 증폭기(30)에 있어서의 단위 트랜지스터의 수 m과, 증폭기(31)에 있어서의 단위 트랜지스터의 수 n은 동일하여도 좋고 달라도 좋다.
전력 증폭 회로(1B)는 하이파워 모드의 동작시에는 프레임(40)(실선)으로 둘러싸여진 구성요소가 동작하고, 로우파워 모드의 동작시에는 프레임(41)(파선)으로 둘러싸여진 구성요소만이 동작한다. 이러한 동작 모드에 따른 증폭기의 스위칭은, 예를 들면 바이어스 회로(20a, 20b)에 각각 공급되는 제어신호(Conta, Contb)에 의해 행하여진다.
이러한 구성에 의해서도, 전력 증폭 회로(1B)는 전력 증폭 회로(1A)와 마찬가지로, 출력 전력이나 전력 부가 효율의 특성의 열화를 억제하면서 복수의 단위 트랜지스터간의 온도분포의 불균일을 억제하고, 결과적으로 전류 콜랩스 현상의 발생을 회피할 수 있다.
도 8은 본 발명의 제3실시형태에 따른 전력 증폭 회로에 포함되는 증폭기 및 바이어스 회로의 회로도의 일례를 나타내는 도면이다. 도 8에 나타내어지는 전력 증폭 회로(1C)는, 도 7에 나타내어지는 전력 증폭 회로(1B)에 비교하여 증폭기(31)가 저항소자(RB1b∼RBnb)를 구비하지 않는 점에 있어서 상위하다.
즉, 본 실시형태에 따른 전력 증폭 회로에서는 반드시 모든 단위 트랜지스터에 에미터 밸러스트 저항과 베이스 밸러스트 저항의 쌍방이 형성될 필요는 없다. 도 8에 나타내어지는 바와 같이, 일부의 단위 트랜지스터에 에미터 밸러스트 저항과 베이스 밸러스트 저항이 형성되고, 다른 단위 트랜지스터에는 에미터 밸러스트 저항 또는 베이스 밸러스트 저항의 어느 한쪽이 형성되어 있어도 된다. 예를 들면, 전력 증폭 회로(1C)에서는 단위 트랜지스터(Q1a∼Qma)(즉, 하이파워 모드의 동작시만 동작하는 단위 트랜지스터)에 에미터 밸러스트 저항과 베이스 밸러스트 저항의 쌍방이 형성되고, 단위 트랜지스터(Q1b∼Qnb)(즉, 로우파워 모드의 동작시에도 동작하는 단위 트랜지스터)에 베이스 밸러스트 저항이 형성되지 않는 구성이 적용되어 있다. 이것은 로우파워 모드 쪽이 하이파워 모드에 비해서 출력 전력이 작고, 각 단위 트랜지스터의 온도가 상승하기 어렵기 때문에, 온도분포의 불균일이 생기기 어렵기 때문이다.
이러한 구성에 의해서도, 전력 증폭 회로(1C)는 전력 증폭 회로(1A)와 마찬가지로, 출력 전력이나 전력 부가 효율의 특성의 열화를 억제하면서 복수의 단위 트랜지스터간의 온도분포의 불균일을 억제하고, 결과적으로 전류 콜랩스 현상의 발생을 회피할 수 있다.
또한 전력 증폭 회로(1C)에서는 일부의 단위 트랜지스터(Q1b∼Qnb)에 베이스 밸러스트 저항이 형성되지 않기 때문에 전력 증폭 회로(1B)에 비해서 칩 면적을 축소시킬 수 있다.
또한, 상술의 전력 증폭 회로(1B, 1C)에서는 하이파워 모드에 있어서 증폭기(30, 31)의 쌍방이 동작하고, 로우파워 모드에 있어서 증폭기(31)가 동작하는 구성이 나타내어져 있지만, 동작하는 증폭기의 할당은 이것에 한정되지 않는다. 예를 들면, 하이파워 모드에 있어서 증폭기(30)가 동작하고, 로우파워 모드에 있어서 증폭기(31)가 동작하는 구성이라도 된다. 이 경우, 증폭기(30)를 구성하는 단위 트랜지스터의 수 m은 증폭기(31)를 구성하는 단위 트랜지스터의 수 n보다 많은(m>n) 것이 바람직하다.
이어서, 도 9 내지 도 11을 참조하여 에미터 밸러스트 저항 및 베이스 밸러스트 저항의 레이아웃에 대하여 설명한다.
도 9는 에미터 밸러스트 저항 및 베이스 밸러스트 저항의 온도특성의 이미지를 나타내는 그래프이다. 동 그래프에 있어서 가로축은 온도를 나타내고, 세로축은 저항값을 나타내고 있다. 동 도면에는 전력 증폭 회로(1A)에 따른 에미터 밸러스트 저항(저항소자(RE1∼REm))의 온도특성(400)과, 베이스 밸러스트 저항(저항소자(RB1∼RBm))의 온도특성(401)이 나타내어져 있다.
온도특성(400)에 나타내어지는 바와 같이, 에미터 밸러스트 저항의 저항값은 온도의 상승에 따라 증가한다. 한편, 온도특성(401)에 나타내어지는 바와 같이, 베이스 밸러스트 저항의 저항값은 온도의 상승에 따라 완만하게 감소한다. 따라서, 복수의 단위 트랜지스터간의 온도분포의 불균일을 억제하기 위해서는, 에미터 밸러스트 저항은 보다 고온의 상태에서 사용되고, 베이스 밸러스트 저항은 보다 저온의 상태에서 사용되는 것이 바람직하다. 이하에, 이 상태를 실현하는 각 저항소자의 레이아웃의 일례를 설명한다.
도 10은 트랜지스터, 에미터 밸러스트 저항 및 베이스 밸러스트 저항의 레이아웃을 나타내는 평면도이며, 도 11은 도 10에 나타내어지는 A-A선 단면도이다.
구체적으로, 도 10은 m개의 단위 트랜지스터(Q1∼Qm)와, m개의 용량소자(C1∼Cm)와, m개의 저항소자(RB1∼RBm)가, 예를 들면 반도체 기판(도시하지 않음)의 주면 상에 형성되었을 경우에 있어서의 해당 주면을 평면으로 본 것이다. 도 10에 나타내어지는 바와 같이, 단위 트랜지스터(Q1∼Qm), 용량소자(C1∼Cm) 및 저항소자(RB1∼RBm)는, 각각 일방향으로 정렬해서 배열되어 있다.
도 11은 복수의 단위 트랜지스터(Q1∼Qm) 중, 단위 트랜지스터(Q1)의 단면도를 나타내고 있다. 단위 트랜지스터(Q1)는 반도체 기판(500) 상에 순차적으로 형성된 서브 콜렉터층(501), 콜렉터층(502), 베이스층(503), 및 3개의 에미터층(504)을 포함한다. 콜렉터층(502)의 양측에는 각각 콜렉터 전극(505)이 형성되어 있다. 베이스층(503) 위에는 베이스 전극(506)이 3개의 에미터층(504)의 각각의 사이에 형성되어 있다. 3개의 에미터층(504) 위에는 각각 저항소자(507) 및 에미터 전극(508)이 형성되어 있다.
저항소자(507)는 도 2에 나타내어지는 저항소자(RE1)에 상당하고, 즉 에미터 밸러스트 저항이다. 여기에서, 전력 증폭 회로에 있어서는 트랜지스터를 구성하는 각 단위 트랜지스터가 중심인 발열원이며, 에미터 밸러스트 저항은 각 단위 트랜지스터에 있어서의 에미터층(504)과 에미터 전극(508)의 사이에 형성되어 있다. 즉, 에미터 밸러스트 저항은 온도가 상승하기 쉬운 위치에 형성되어 있다.
한편, 도 10에 나타내어지는 바와 같이, 베이스 밸러스트 저항은 에미터 밸러스트 저항에 비해서 단위 트랜지스터(Q1)로부터 떨어진 위치에 형성되어 있다. 예를 들면, 저항소자(RB1)를 예로 들면, 반도체 기판을 평면으로 볼 때에 있어서, 발열원인 단위 트랜지스터(Q1)와 저항소자(RB1) 사이를 칸막이하도록, 용량소자(C1)가 형성되어 있다. 이와 같이, 베이스 밸러스트 저항은 비교적 온도가 상승하기 어려운 위치에 형성되어 있다.
상술의 레이아웃에 의해, 에미터 밸러스트 저항은 비교적 고온의 상태(즉, 비교적 저항값이 큰 상태)에서 사용되고, 베이스 밸러스트 저항은 비교적 저온의 상태(즉, 비교적 저항값이 큰 상태)에서 사용되게 된다. 이것에 의해, 단위 트랜지스터를 흐르는 전류의 증가를 억제하기 쉬워지기 때문에, 결과적으로 단위 트랜지스터의 온도의 상승을 억제하기 쉬워진다. 또한, 에미터 밸러스트 저항 및 베이스 밸러스트 저항의 레이아웃은 일례이며, 이것에 한정되지 않는다.
이상, 본 발명의 예시적인 실시형태에 대하여 설명했다. 전력 증폭 회로(1A)는 복수의 단위 트랜지스터(Q1∼Qm)를 포함하고, 입력 신호를 증폭해서 증폭 신호를 출력하는 트랜지스터군과, 트랜지스터군의 각 단위 트랜지스터(Q1∼Qm)의 베이스 또는 게이트에 바이어스 전류 또는 바이어스 전압을 공급하는 바이어스 회로(20)와, 트랜지스터군의 각 단위 트랜지스터(Q1∼Qm)의 베이스 또는 게이트와 바이어스 회로(20)의 출력 사이에 각각 접속된 복수의 저항소자(RB1∼RBm)와, 트랜지스터군의 각 단위 트랜지스터(Q1∼Qm)의 에미터 또는 소스와 기준전위 사이에 각각 접속된 복수의 저항소자(RE1∼REm)를 구비한다. 이것에 의해, 에미터 밸러스트 저항의 저항값이 비교예의 에미터 밸러스트 저항의 저항값에 비해서 작아도, 각 단위 트랜지스터의 온도의 상승을 억제할 수 있다. 따라서, 전력 증폭 회로(1A)에 의하면 전력 증폭 회로의 출력 전력이나 전력 부가 효율의 특성의 열화를 억제하면서, 복수의 단위 트랜지스터간에 있어서의 온도분포의 불균일을 억제하고, 나아가서는 전류 콜랩스 현상의 발생을 회피할 수 있다.
또한, 전력 증폭 회로(1C)는 복수의 단위 트랜지스터(Q1b∼Qnb)를 포함하고, 입력 신호를 증폭해서 증폭 신호를 출력하는 트랜지스터군과, 트랜지스터군의 각 단위 트랜지스터(Q1b∼Qnb)의 에미터 또는 소스와 기준전위 사이에 각각 접속된 복수의 저항소자(RE1b∼REnb)를 더 구비하고, 전력 증폭 회로(1C)의 동작 모드가 소정 레벨 이상의 전력을 출력하는 제1모드의 경우, 트랜지스터군의 각 단위 트랜지스터(Q1a∼Qma) 및 트랜지스터군의 각 단위 트랜지스터(Q1b∼Qnb)가 온으로 되고, 동작 모드가 소정 레벨 미만의 전력을 출력하는 제2모드의 경우, 트랜지스터군의 각 단위 트랜지스터(Q1a∼Qma)가 오프로 되고, 트랜지스터군의 각 단위 트랜지스터(Q1b∼Qnb)가 온으로 된다. 이것에 의해, 전력 증폭 회로(1C)는 일부의 단위 트랜지스터(Q1b∼Qnb)에 베이스 밸러스트 저항이 형성되지 않기 때문에 전력 증폭 회로(1B)에 비해서 칩 면적을 축소시킬 수 있다.
또한, 전력 증폭 회로(1A)는 반도체 기판(500) 상에 형성되고, 반도체 기판(500) 상에 있어서 복수의 저항소자(RB1∼RBm)는, 각각 복수의 저항소자(RE1∼REm)에 비해서 트랜지스터군의 각 단위 트랜지스터(Q1∼Qm)로부터 떨어진 위치에 형성된다. 이것에 의해, 에미터 밸러스트 저항은 비교적 고온의 상태에서 사용되고, 베이스 밸러스트 저항은 비교적 저온의 상태에서 사용되게 된다. 따라서, 단위 트랜지스터를 흐르는 전류의 증가를 억제하기 쉬워지기 때문에, 결과적으로 단위 트랜지스터의 온도의 상승을 억제하기 쉬워진다.
또한, 전력 증폭 회로(1A)는 일단에 입력 신호가 공급되고, 타단이 트랜지스터군의 각 단위 트랜지스터(Q1∼Qm)의 베이스 또는 게이트에 접속된 복수의 용량소자(C1∼Cm)를 더 구비하고, 반도체 기판(500)을 평면으로 볼 때에 있어서 복수의 용량소자(C1∼Cm)는, 각각 트랜지스터군의 각 단위 트랜지스터(Q1∼Qm)와 복수의 저항소자(RB1∼RBm) 사이에 형성된다. 이것에 의해, 용량소자가 발열원인 단위 트랜지스터와 베이스 밸러스트 저항 사이를 칸막이하게 되기 때문에, 베이스 밸러스트 저항의 온도의 상승이 억제된다.
또한, 상술의 실시형태에서는 전력 증폭 회로(1A∼1C)가 각 증폭 경로에 있어서 3단의 증폭기를 구비하고, 이 중 3단째의 증폭기에 에미터 밸러스트 저항 및 베이스 밸러스트 저항이 적용되는 예가 나타내어져 있지만, 에미터 밸러스트 저항 및 베이스 밸러스트 저항이 적용되는 증폭기는 3단째에 한정되지 않고, 예를 들면 1단째 또는 2단째라도 된다. 또한, 증폭기의 단수는 3단에 한정되지 않고, 1단, 2단 또는 4단 이상이라도 된다. 또한, 복수의 증폭기를 경유해서 전력이 증폭될 경우, 최종단의 증폭기의 출력 전력이 가장 크고, 트랜지스터의 온도가 가장 상승하기 쉽다. 따라서, 최종단의 증폭기에 에미터 밸러스트 저항 및 베이스 밸러스트 저항이 적용되고, 그 밖의 단의 증폭기에는 에미터 밸러스트 저항 또는 베이스 밸러스트 저항 중 어느 한쪽이 적용됨으로써 칩 면적의 필요 이상의 증대를 억제할 수 있다.
이상 설명한 각 실시형태는 본 발명의 이해를 쉽게 하기 위한 것이고, 본 발명을 한정해서 해석하기 위한 것은 아니다. 본 발명은 그 취지를 일탈하지 않고 변경 또는 개량될 수 있음과 아울러, 본 발명에는 그 등가물도 포함된다. 즉, 각 실시형태에 당업자가 적당하게 설계 변경을 가한 것도 본 발명의 특징을 구비하고 있는 한, 본 발명의 범위에 포함된다. 예를 들면, 각 실시형태가 구비하는 각 요소 및 그 배치, 재료, 조건, 형상, 사이즈 등은, 예시한 것에 한정되는 것은 아니고 적당하게 변경할 수 있다. 또한, 각 실시형태가 구비하는 각 요소는 기술적으로 가능한 한에 있어서 조합시킬 수 있고, 이것들을 조합시킨 것도 본 발명의 특징을 포함하는 한 본 발명의 범위에 포함된다.
1A∼1C…전력 증폭 회로 10∼15, 30∼33…증폭기
20(20a, 20b)…바이어스 회로
100∼102(100a∼102a, 100b∼102b)…트랜지스터
110(110a, 110b)…저항소자 300…트랜지스터군
500…반도체 기판 501…서브 콜렉터층
502…콜렉터층 503…베이스층
504…에미터층 505…콜렉터 전극
506…베이스 전극 507…저항소자
508…에미터 전극
Q1∼Qm(Q1a∼Qma, Q1b∼Qnb)…단위 트랜지스터
C1∼Cm(C1a∼Cma, C1b∼Cnb)…용량소자
RE1∼REm(RE1a∼REma, RE1b∼REnb), RB1∼RBm(RB1a∼RBma, RB1b∼RBnb), RBx…저항소자

Claims (4)

  1. 복수의 단위 트랜지스터를 포함하고, 입력 신호를 증폭해서 증폭 신호를 출력하는 제1트랜지스터군과,
    상기 제1트랜지스터군의 각 단위 트랜지스터의 베이스 또는 게이트에 바이어스 전류 또는 바이어스 전압을 공급하는 바이어스 회로와,
    상기 제1트랜지스터군의 각 단위 트랜지스터의 베이스 또는 게이트와 상기 바이어스 회로의 출력 사이에 각각 접속된 복수의 제1저항소자와,
    상기 제1트랜지스터군의 각 단위 트랜지스터의 에미터 또는 소스와 기준전위 사이에 각각 접속된 복수의 제2저항소자를 구비하는 전력 증폭 회로.
  2. 제 1 항에 있어서,
    상기 전력 증폭 회로는,
    복수의 단위 트랜지스터를 포함하고, 상기 입력 신호를 증폭해서 상기 증폭 신호를 출력하는 제2트랜지스터군과,
    상기 제2트랜지스터군의 각 단위 트랜지스터의 에미터 또는 소스와 기준전위 사이에 각각 접속된 복수의 제3저항소자를 더 구비하고,
    상기 전력 증폭 회로의 동작 모드가 소정 레벨 이상의 전력을 출력하는 제1모드의 경우, 상기 제1트랜지스터군의 각 단위 트랜지스터 및 상기 제2트랜지스터군의 각 단위 트랜지스터가 온으로 되고,
    상기 동작 모드가 상기 소정 레벨 미만의 전력을 출력하는 제2모드의 경우, 상기 제1트랜지스터군의 각 단위 트랜지스터가 오프로 되고, 상기 제2트랜지스터군의 각 단위 트랜지스터가 온으로 되는 전력 증폭 회로.
  3. 제 1 항에 있어서,
    상기 전력 증폭 회로는 반도체 기판 상에 형성되고,
    상기 반도체 기판 상에 있어서 상기 복수의 제1저항소자는, 각각 상기 복수의 제2저항소자에 비해서 상기 제1트랜지스터군의 각 단위 트랜지스터로부터 떨어진 위치에 형성된 전력 증폭 회로.
  4. 제 3 항에 있어서,
    상기 전력 증폭 회로는 일단에 상기 입력 신호가 공급되고, 타단이 상기 제1트랜지스터군의 각 단위 트랜지스터의 베이스 또는 게이트에 접속된 복수의 용량소자를 더 구비하고,
    상기 반도체 기판을 평면으로 볼 때에 있어서, 상기 복수의 용량소자는 각각 상기 제1트랜지스터군의 각 단위 트랜지스터와 상기 복수의 제1저항소자 사이에 형성된 전력 증폭 회로.
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