JP2002171141A

JP2002171141A - 半導体装置

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Publication number: JP2002171141A
Application number: JP2000364760A
Authority: JP
Inventors: Kazuya Yamamoto; 和也山本; Satoshi Suzuki; 敏鈴木
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-11-30
Filing date: 2000-11-30
Publication date: 2002-06-14
Also published as: US6707341B2; US20020063601A1; FR2817416A1; US20040150429A1; CN1356727A

Abstract

(57)【要約】【課題】マルチトランジスタ構成を有するバイポーラ
トランジスタ素子を備える半導体装置において、特定の
トランジスタセルに対する電流集中を防止する。【解決手段】単一のトランジスタ素子を構成する複数
のトランジスタセルＴｒ１１〜Ｔｒｍｎは、ブロックＢ
ＬＫ１〜ＢＬＫｍに分割して配置される。ブロックＢＬ
Ｋ１〜ＢＬＫｍに対して、独立したバイアス電流Ｉｂ１
〜Ｉｂｍをそれぞれ供給するためのバイアス電流供給回
路１０−１〜１０−ｍが配置される。バイアス電流供給
回路１０−１〜１０−ｍの各々は、対応するバイアス電
流の増大に応じて、電流駆動能力が低下するようにバイ
アス状態が設定されたトランジスタＴｒｂ１〜Ｔｒｂｍ
をそれぞれ有するので、熱的不均一に起因するバイアス
電流の増加に負帰還をかけることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置に関
し、より特定的にはバイポーラトランジスタ素子を備え
た半導体装置に関する。

【０００２】

【従来の技術】現在、移動体通信用電力増幅器には、モ
ノリシックマイクロ波集積回路（ＭＭＩＣ）、ハイブリ
ッドＩＣ（Integrated Circuit）およびマルチチップモ
ジュールなどが広く用いられている。これらのモジュー
ルにおいては、増幅素子として、ＧａＡｓ−ＭＥＳＦＥ
Ｔ（Metal Semiconductor Field Effect Transisto
r）、高光電子移動度トランジスタ（ＨＥＭＴ：High El
ectron Mobility Transistor）、ヘテロ接合バイポーラ
トランジスタ（ＨＢＴ：Hetero-Junction Bipolar Tran
sistor）等が適用されている。

【０００３】特に、ＧａＡｓ基板やＳｉ基板上に形成さ
れるヘテロ接合バイポーラトランジスタ（以下、単にＨ
ＢＴとも称する）は、従来の電界効果型トランジスタ
（ＦＥＴ）と比較して、以下の利点を有するため今後の
移動体通信用パワー素子として期待されている。

【０００４】（１）負のゲートバイアス電圧を必要と
しないため単一電源による動作が可能である、（２）
Ｓｉ−ＭＯＳＦＥＴ（Metal Oxide Semiconductor ＦＥ
Ｔ）と同様にドレイン側にアナログスイッチを設けるこ
となくオン／オフ動作が可能である、（３）出力電圧
密度が高く、規定の出力を得るのにＦＥＴ電力増幅器よ
り小型化が図れる。

【０００５】このようなＨＢＴの特徴に着目して、これ
までＳｉ−ＭＯＳＦＥＴが主に適用されてきた９００Ｍ
Ｈｚ帯携帯電話システムであり、現在最も広く用いられ
ている欧州ＧＳＭ（Global System for Mobile Communi
cations）のような２Ｗ〜４Ｗの高出力携帯電話などに
も、ＨＢＴ電力増幅器が適用され始めている。

【０００６】電力増幅器に適用されるトランジスタ素子
は、一般的に、半導体基板上に行列状に配置された複数
のトランジスタセルによって構成される。以下において
は、このような構成をマルチトランジスタセル構成とも
称する。

【０００７】図１４は、マルチトランジスタセル構成を
有するバイポーラトランジスタ素子の構成を示す回路図
である。

【０００８】図１４を参照して、ｍ行×ｎ列（ｍ，ｎ：
自然数）に行列状に配置された複数のトランジスタセル
Ｔｒ１１〜Ｔｒｍｎは、実際には１つのバイポーラトラ
ンジスタ素子ＴＲとして動作する。

【０００９】トランジスタセルの行に対応して、ローカ
ルベース配線ＬＢＬ１〜ＬＢＬｍおよびローカルコレク
タ配線ＬＣＬ１〜ＬＣＬｍがそれぞれ配置される。以下
においては、ローカルベース配線ＬＢＬ１〜ＬＢＬｍお
よびローカルコレクタ配線ＬＣＬ１〜ＬＣＬｍを総称し
て、ローカルベース配線ＬＢＬおよびローカルコレクタ
配線ＬＣＬともそれぞれ称することとする。

【００１０】各トランジスタセルのベース領域およびコ
レクタ領域は、対応する行のローカルベース配線ＬＢＬ
およびローカルコレクタ配線ＬＣＬとそれぞれ電気的に
結合される。

【００１１】ローカルベース線ＬＢＬ１〜ＬＢＬｍの各
々は、共通ベース配線ＣＢＬと電気的に結合される。共
通ベース配線ＣＢＬにおいては、図示しないバイアス供
給回路から供給されるバイアス電流Ｉｂｓと、ベース端
子に入力されるＲＦ信号入力とが重畳される。

【００１２】ローカルコレクタ線ＬＣＬ１〜ＬＣＬｍの
各々は、共通コレクタ配線ＣＣＬと電気的に結合され
る。また、各トランジスタセルのエミッタ領域は、接地
電圧Ｖｓｓと電気的に結合され、いわゆるエミッタ接地
が行なわれている。

【００１３】電力増幅器に適用されるトランジスタ素子
ＴＲは、共通ベース配線ＣＢＬと結合されたベース端子
Ｔｂに高周波入力（ＲＦ信号入力）を受けて、共通コレ
クタ配線ＣＣＬと結合されたコレクタ端子Ｔｃから増幅
された高周波出力（ＲＦ信号出力）を出力する。

【００１４】トランジスタセルＴｒ１１〜Ｔｒｍｎのそ
れぞれに対応して、ベースバラスト抵抗Ｒｂ１１〜Ｒｂ
ｍｎおよびエミッタバラスト抵抗Ｒｅ１１〜Ｒｅｍｎが
それぞれ設けられる。バラスト抵抗は、マルチトランジ
スタセル構成のバイポーラトランジスタ素子において、
発熱による熱分布等の不均一性に起因して生じるコレク
タ電流の不均一化を抑制するために一般的に用いられ
る。

【００１５】具体的には、各ベースバラスト抵抗および
各エミッタバラスト抵抗は、対応するトランジスタセル
の動作時において、ベース電流およびエミッタ電流のそ
れぞれに対して負の帰還をかけるので、各トランジスタ
セル間における電流ばらつきを解消して、電流を均一化
させる方向に作用する。その結果、特定のトランジスタ
セルに電流が集中することを抑制し、トランジスタの熱
的破壊を防止することが可能となる。

【００１６】図１５は、マルチトランジスタセル構成を
有するバイポーラトランジスタ素子のレイアウトを示す
概念図である。

【００１７】図１５においては、一例として６行×７列
に配置されたトランジスタセルＴｒ１１〜Ｔｒ６７によ
って構成されるバイポーラトランジスタ素子ＴＲが示さ
れる。トランジスタセルＴｒ１１〜Ｔｒ６７は、トラン
ジスタセルの２行ごとに形成されるブロックＢＬＫ１〜
ＢＬＫ３に分割される。

【００１８】ブロックＢＬＫ１〜ＢＬＫ３に対応して、
ローカルベース配線ＬＢＬ１〜ＬＢＬ３がそれぞれ配置
される。各トランジスタセルのベース領域は、対応する
ローカルベース配線ＬＢＬと、ベースバラスト抵抗を介
して電気的に結合される。図１５においては、トランジ
スタセルＴｒ１２に対応するベースバラスト抵抗Ｒｂ１
２の配置が代表的に示される。

【００１９】ローカルベース配線ＬＢＬ１〜ＬＢＬ３の
各々は、共通ベース配線ＣＢＬと結合される。共通ベー
ス配線ＣＢＬに対しては、バイアス電流ＩｂｓおよびＲ
Ｆ信号入力が供給される。

【００２０】各トランジスタセルのコレクタ領域は、ト
ランジスタセルの行に対応してそれぞれ設けられるロー
カルコレクタ配線ＬＣＬ１ａ，ＬＣＬ１ｂ〜ＬＣＬ３
ａ，ＬＣＬ３ｂのうちの対応する１本と結合される。ロ
ーカルコレクタ配線ＬＣＬ１ａ，ＬＣＬ１ｂ〜ＬＣＬ３
ａ，ＬＣＬ３ｂの各々は、増幅されたＲＦ信号を出力す
るコレクタ端子Ｔｃと結合される。

【００２１】同様に、各トランジスタセルのエミッタ領
域は、図示しないエミッタバラスト抵抗を介して、接地
電圧Ｖｓｓと結合される共通エミッタ配線ＣＥＬと電気
的に結合される。

【００２２】

【発明が解決しようとする課題】図１６は、図１５に示
したマルチトランジスタセル構成を有するバイポーラト
ランジスタ素子におけるベース電流の分布を示す概念図
である。

【００２３】図１６（ａ）を参照して、図１５に示した
バイポーラトランジスタＴＲにおいて、ベース電流が小
さい場合には、各ブロック間およびトランジスタセル間
における熱的相互干渉の影響が小さいので、ブロックＢ
ＬＫ１〜ＢＬＫ３のそれぞれにおけるベース電流Ｉｂ１
〜Ｉｂ３は、ほぼ均一化されて標準的な電流量Ｉ１とな
る。

【００２４】しかしながら、図１６（ｂ）に示されるよ
うに、トータルのベース電流が大きくなって、ブロック
およびトランジスタセル間の熱的相互干渉が無視できな
くなった場合においては、中央部付近のトランジスタセ
ルの動作温度が周辺のトランジスタセルに比べて上昇す
る。これにより、動作温度が上昇したトランジスタセル
のコレクタ電流が増大する。

【００２５】図１５のレイアウト例においては、中央に
位置するため温度上昇の大きいブロックＢＬＫ２に対応
するベース電流Ｉｂ２の電流量Ｉ３（Ｉ３＞＞Ｉ１）
が、他のブロックのベース電流Ｉｂ１，Ｉｂ３の電流量
Ｉ２（Ｉ２＜Ｉ１）に比べて大きくなってしまう。この
ようにして、特定のブロックにおいて電流集中が発生す
る。

【００２６】さらに、同一ブロック内においても、より
中央部に位置するトランジスタセルの動作温度が上昇し
て、温度分布はさらに不均一化する。たとえば、図１５
においては、トランジスタセルＴｒ３４およびＴｒ４４
の動作温度が最も上昇しやすくなる。

【００２７】このように、動作温度分布の不均一性に起
因して起こるベース電流の不均一化（すなわちコレクタ
電流の不均一化）は、ブロック間の不均一化からブロッ
ク内の特定のトランジスタセルへの電流集中へと段階的
に発展し、最終的には、トランジスタ素子ＴＲ全体を流
れるベース電流（コレクタ電流）の約９割以上が特定の
トランジスタセルに集中する現象をも生じさせてしま
う。

【００２８】このような著しい電流集中が発生すると、
当該トランジスタセルの電流増幅率β（コレクタ電流／
ベース電流）が発熱のために極端に低下する。したがっ
て、このような電流集中は、トランジスタのＩｃ（コレ
クタ電流）−Ｖｃｅ（コレクタ・エミッタ間電圧）特性
上で見ると、Ｖｃｅが一定であっても、ベース電流Ｉｂ
の増加に応じて、コレクタ電流Ｉｃが急激に減少してし
まう現象として観測される。このような現象を、電流集
中による利得低下とも称する。

【００２９】図１７は、ＨＢＴ素子の典型的なＩｃ−Ｖ
ｃｅ特性と電力増幅動作時の負荷曲線とを示す図であ
る。

【００３０】図１７において、横軸および縦軸は、トラ
ンジスタセルに相当するＨＢＴのコレクタ・エミッタ間
電圧Ｖｃｅおよびコレクタ電流Ｉｃをそれぞれ示す。こ
れらのＶｃｅ−Ｉｃ特性はベース電流Ｉｂをパラメータ
として図１７上にプロットされている。

【００３１】図１７を参照して、同一のベース電流の下
で、コレクタ・エミッタ間電圧Ｖｃｅを増加させていく
と、コレクタ損失が増大して、コレクタ電流Ｉｃが急激
に減少する領域が生じる。以下においては、このような
コレクタ電流Ｉｃの急激な低下が発生する領域を「利得
低下領域」とも称する。

【００３２】このような利得低下領域は、コレクタ・エ
ミッタ間電圧Ｖｃｅが一定である場合には、ベース電流
Ｉｂの増加に応じて拡大する。

【００３３】負荷曲線ＣＶ１は、標準的なバイアス時に
おいて、５０Ω整合時における負荷曲線を示している。
この場合には、あるバイアス点Ａ１を中心に、負荷曲線
は抵抗性の高い効率的な軌跡を描いている。したがっ
て、所望の電力増幅動作を実行することができる。

【００３４】わが国の携帯電話システムをはじめとす
る、一般的な携帯電話システムにおいては、アンテナ素
子の出力インピーダンスの変動が、電力増幅器の負荷変
動に直結しないために、両者の間にアイソレータが用い
られている。しかしながら、上述したＧＳＭ用途におい
ては、小型化と出力損失の低減とが強力に指向されてい
るため、このようなアイソレータの配置が省略されてい
る。このため、アンテナの負荷状態によっては、ＨＢＴ
が適用される電力増幅器の負荷インピーダンスが大きく
変動する場合が生じてしまう。

【００３５】負荷曲線ＣＶ２は、このように電力増幅器
の負荷インピーダンスが大きく変動した場合の負荷曲線
を示している。この場合には、大きな反射が生じてしま
い、負荷曲線が大きく膨らんでしまう。

【００３６】この場合に、動作温度の不均一性に起因し
てベース電流が増大したトランジスタセルにおいては、
利得低下領域での動作を避けるための負荷インピーダン
ス変動の余裕度が小さくなってしまう。すなわち、同程
度の負荷インピーダンス変動に対しても、電流集中によ
ってベース電流が増大したトランジスタセルの方が、よ
り利得低下領域で動作し易くなってしまう。

【００３７】図１８は、携帯電話機における一般的な電
力増幅器の増幅動作を示す図である。

【００３８】図１８（ａ）には、携帯電話機に用いられ
る電力増幅器への入力信号波形が示される。入力信号
は、振幅Ｖｐを有するパルス状の電圧信号である。

【００３９】図１８（ｂ）には、図１７において負荷曲
線ＣＶ１で示される標準的な負荷状態で動作している場
合の出力波形が示される。この状態においては、電力増
幅器の増幅特性は正常であり、パルス状の出力信号は一
定の電力振幅Ｐｓを有する。

【００４０】図１８（ｃ）には、図１７において負荷曲
線ＣＶ２で示されるように、電力増幅器内のトランジス
タが利得低下領域で動作した場合の出力波形が示され
る。このような場合は、パルス信号の増幅において、同
一パルス内において、出力電力が低下してしまう現象が
生じる。このため、入力されたパルス信号を正常に増幅
することができず、同一パルス内で出力電力が変動して
しまう。このような場合には、正常な通話が妨げられる
おそれがある。

【００４１】このように、特定のトランジスタセルにお
いて、熱的不均一性に起因する電流集中が発生すると、
トランジスタ素子全体の増幅特性が劣化してしまうおそ
れがある。また、電流集中がさらに著しくなると、増幅
特性の劣化のみならず、トランジスタ素子の破壊に繋が
る危険性も生じる。

【００４２】このような電流集中に起因する問題は、マ
ルチトランジスタ構成を有するバイポーラトランジスタ
素子に共通する。しかし、ＨＢＴが形成されるＧａＡｓ
基板は熱抵抗が高いため、一旦発生した熱は逃げにくく
トランジスタセル間の熱的不均一性が生じやすい。した
がって、上述したような問題は、ＨＢＴを適用する電力
増幅器においてより顕著に生じてしまう。

【００４３】熱的不均一性に起因した電流集中は、先に
述べたバラスト抵抗の設置によってある程度回避するこ
とが可能である。しかしながら、均一に設けたバラスト
抵抗によっては、特定のトランジスタセルへの電流集中
の前段階で生じる、特定のブロックに対する電流集中を
効果的に抑制することが困難である。

【００４４】また、行列状にレイアウトされたトランジ
スタセルの熱的均一性を高めるために、中央部付近に位
置するトランジスタセル数を少なく、周辺部に位置する
トランジスタセル数を多くするように調整して中央部付
近の発熱と熱的作用を和らげる対策や、バラスト抵抗の
抵抗値を発熱が集中する中央部付近において大きく、温
度上昇の少ない周辺部において小さくするようにそれぞ
れ調整するという対策なども考えられる。

【００４５】しかしながら、このような調整を実際に行
なう場合には、トランジスタセル数およびバラスト抵抗
値の最適化に多くの時間を費やす必要があり、実用的な
調整には困難を伴うことが予想される。

【００４６】この発明は、このような問題点を解決する
ためになされたものであって、この発明の目的は、いわ
ゆるマルチトランジスタ構成を有するバイポーラトラン
ジスタ素子を備える半導体装置において、特定のトラン
ジスタセルに対する電流集中を防止することが可能な回
路構成を提供することである。

【００４７】

【課題を解決するための手段】請求項１記載の半導体装
置は、単一のバイポーラトランジスタ素子を形成するた
めの複数のブロックに分割して配置された複数のトラン
ジスタセルと、複数のブロックに対応してそれぞれ設け
られ対応するブロックに属するトランジスタセルの各々
のベース領域と電気的に結合される複数の第１の配線
と、複数のブロックに対応してそれぞれ設けられ対応す
るブロックに属するトランジスタセルの各々のコレクタ
領域およびエミッタ領域の一方と電気的に結合される複
数の第２の配線と、複数のトランジスタセルの各々のコ
レクタ領域およびエミッタ領域の他方と電気的に結合さ
れる基準電圧配線と、複数のブロックに対応してそれぞ
れ設けられ、各々が複数の第１の配線のうちの対応する
１本に対してバイアス電流を供給する複数のバイアス電
流供給回路とを備える。各バイアス電流供給回路は、バ
イアス電流が増加した場合には、バイアス電流の供給量
を減少させる。

【００４８】請求項２記載の半導体装置は、請求項１記
載の半導体装置であって、各バイアス電流供給回路は、
ベース領域に所定の制御電圧を受けて、バイアス電流を
発生するための電源電圧とバイアス電流を供給するノー
ドとの間に電気的に結合されるバイアス制御トランジス
タと、バイアス電流の増加に応じて、バイアス制御トラ
ンジスタの電流駆動能力を低下させるためのバイアス調
整部とを含む。

【００４９】請求項３記載の半導体装置は、請求項２記
載の半導体装置であって、複数のブロックに対応してそ
れぞれ設けられ、各々が対応するノードと複数の第１の
配線のうちの対応する１本との間に電気的に結合され、
バイアス電流の高周波成分を減衰させるための複数の高
周波減衰部をさらに備える。

【００５０】請求項４記載の半導体装置は、請求項１記
載の半導体装置であって、複数のブロックに対応してそ
れぞれ設けられ、各々が、複数のバイアス供給回路のう
ちの対応する１つによってバイアス電流が供給されるノ
ードと複数の第１の配線のうちの対応する１本との間に
電気的に結合される複数のバラスト抵抗をさらに備え、
各バイアス電流供給回路は、ベース領域に所定の制御電
圧を受けて、バイアス電流を発生するための電源電圧と
ノードとの間に電気的に結合されるバイアス制御トラン
ジスタとを含む。

【００５１】請求項５記載の半導体装置は、請求項３ま
たは４に記載の半導体装置であって、複数のブロックに
対応してそれぞれ設けられ、各々が、複数の第２の配線
のうちの対応する１本と所定の内部ノードとの電圧差が
所定電圧を超えた場合において、対応する第２の配線と
内部ノードとの間を電気的に結合するための複数の帰還
回路をさらに備える。

【００５２】請求項６記載の半導体装置は、単一のバイ
ポーラトランジスタ素子を形成するための、複数のブロ
ックに分割して配置された複数のトランジスタセルと、
複数のブロックに対応してそれぞれ設けられ、対応する
ブロックに属するトランジスタセルの各々のベース領域
と電気的に結合される複数の第１の配線と、複数のブロ
ックに対応してそれぞれ設けられ、対応するブロックに
属するトランジスタセルの各々のコレクタ領域およびエ
ミッタ領域の一方と電気的に結合される複数の第２の配
線と、複数のトランジスタセルの各々のコレクタ領域お
よびエミッタ領域の他方と電気的に結合される基準電圧
配線と、複数のブロックに対応してそれぞれ設けられ、
各々が、複数の第２の配線のうちの対応する１本と所定
の内部ノードとの電圧差が所定電圧を超えた場合におい
て、対応する第２の配線と内部ノードとの間を電気的に
結合するための複数の帰還回路とを備える。

【００５３】請求項７記載の半導体装置は、請求項６記
載の半導体装置であって、複数の帰還回路の各々は、対
応する第２の配線と内部ノードとの間に電気的に結合さ
れる帰還トランジスタと、内部ノードと帰還トランジス
タのベース領域との間の電圧差を、対応する第２の配線
と内部ノードとの間の電圧差に応じて設定する電圧調整
部とを含み、各帰還回路は、対応する各ブロックにおい
て、動作時における温度上昇が他の領域と比較して大き
い領域に配置される。

【００５４】請求項８記載の半導体装置は、請求項７記
載の半導体装置であって、各帰還回路は、対応する各ブ
ロックの中央部付近に配置される。

【００５５】請求項９記載の半導体装置は、請求項６記
載の半導体装置であって、複数のブロックに対して共通
に配置され、複数の第１の配線の各々に対してバイアス
電流を供給するためのバイアス供給回路と、複数のブロ
ックに対応してそれぞれ設けられ、各々がバイアス供給
回路と複数の第１の配線のうちの対応する１本との間に
電気的に結合される複数のバラスト抵抗とをさらに備え
る。

【００５６】請求項１０記載の半導体装置は、半導体チ
ップ上に形成される半導体装置であって、段階的に信号
増幅を行なうための複数のバイポーラトランジスタ素子
を備え、複数のバイポーラトランジスタ素子のそれぞれ
は、前段側から順に、半導体チップ上において温度上昇
のより大きい領域に配置される。

【００５７】請求項１１記載の半導体装置は、請求項１
０記載の半導体装置であって、複数のバイポーラトラン
ジスタ素子のうちの初段のバイポーラトランジスタ素子
は、半導体チップの最中央部に配置され、複数のバイポ
ーラトランジスタ素子のうちの最終段のバイポーラトラ
ンジスタ素子は、半導体チップの外周部に配置される。

【００５８】請求項１２記載の半導体装置は、請求項１
０記載の半導体装置であって、複数のバイポーラトラン
ジスタ素子のうちの最終段を含む少なくとも１つのバイ
ポーラトランジスタ素子の各々は、少なくとも１つのバ
イポーラトランジスタ素子を形成するための、複数のブ
ロックに分割して配置された複数のトランジスタセル
と、複数のブロックに対応してそれぞれ設けられ、対応
するブロックに属するトランジスタセルの各々のベース
領域と電気的に結合される複数の第１の配線と、複数の
ブロックに対応してそれぞれ設けられ、対応するブロッ
クに属するトランジスタセルの各々のコレクタ領域およ
びエミッタ領域の一方と電気的に結合される複数の第２
の配線と、複数のトランジスタセルの各々のコレクタ領
域およびエミッタ領域の他方と電気的に結合される基準
電圧配線と、複数のブロックに対応してそれぞれ設けら
れ、各々が複数の第１の配線のうちの対応する１本に対
してバイアス電流を供給する複数のバイアス電流供給回
路とを含み、各バイアス電流供給回路は、バイアス電流
が増加した場合には、バイアス電流の供給量を減少させ
る。

【００５９】請求項１３記載の半導体装置は、請求項１
２記載の半導体装置であって、少なくとも１つのバイポ
ーラトランジスタ素子の各々は、さらに、複数のブロッ
クに対応してそれぞれ設けられ、各々が、複数のバイア
ス供給回路のうちの対応する１つによってバイアス電流
が供給されるノードと複数の第１の配線のうちの対応す
る１本との間に電気的に結合され、バイアス電流の高周
波成分を減衰させるための複数の高周波減衰部を含み、
各バイアス電流供給回路は、ベース領域に所定の制御電
圧を受けて、バイアス電流を発生するための電源電圧と
バイアス電流を供給するノードとの間に電気的に結合さ
れるバイアス制御トランジスタと、バイアス電流の増加
に応じて、バイアス制御トランジスタの電流駆動能力を
低下させるためのバイアス調整部とを有する。

【００６０】請求項１４記載の半導体装置は、請求項１
２記載の半導体装置であって、少なくとも１つのバイポ
ーラトランジスタ素子の各々は、さらに、複数のブロッ
クに対応してそれぞれ設けられ、各々が、複数のバイア
ス供給回路のうちの対応する１つによってバイアス電流
が供給されるノードと複数の第１の配線のうちの対応す
る１本との間に電気的に結合される複数のバラスト抵抗
を含み、各バイアス電流供給回路は、ベース領域に所定
の制御電圧を受けて、バイアス電流を発生するための電
源電圧とノードとの間に電気的に結合されるバイアス制
御トランジスタを有する。

【００６１】請求項１５記載の半導体装置は、請求項１
３もしくは１４に記載の半導体装置であって、少なくと
も１つのバイポーラトランジスタ素子の各々は、複数の
ブロックに対応してそれぞれ設けられ、各々が、複数の
第２の配線のうちの対応する１本と所定の内部ノードと
の電圧差が所定電圧を超えた場合において、対応する第
２の配線と内部ノードとの間を電気的に結合するための
複数の帰還回路をさらに含む。

【００６２】請求項１６記載の半導体装置は、請求項１
０記載の半導体装置であって、複数のバイポーラトラン
ジスタ素子のうちの最終段を含む少なくとも１つのバイ
ポーラトランジスタ素子の各々は、少なくとも１つのバ
イポーラトランジスタ素子を形成するための、複数のブ
ロックに分割して配置された複数のトランジスタセル
と、複数のブロックに対応してそれぞれ設けられ、対応
するブロックに属するトランジスタセルの各々のベース
領域と電気的に結合される複数の第１の配線と、複数の
ブロックに対応してそれぞれ設けられ、対応するブロッ
クに属するトランジスタセルの各々のコレクタ領域およ
びエミッタ領域の一方と電気的に結合される複数の第２
の配線と、複数のトランジスタセルの各々のコレクタ領
域およびエミッタ領域の他方と電気的に結合される基準
電圧配線と、複数のブロックに対応してそれぞれ設けら
れ、各々が、複数の第２の配線のうちの対応する１本と
所定の内部ノードとの電圧差が所定電圧を超えた場合に
おいて、対応する第２の配線と内部ノードとの間を電気
的に結合するための複数の帰還回路とを含む。

【００６３】請求項１７記載の半導体装置は、請求項１
６記載の半導体装置であって、少なくとも１つのバイポ
ーラトランジスタ素子の各々は、複数のブロックに対し
て共通に配置され、複数の第１の配線の各々に対してバ
イアス電流を供給するためのバイアス供給回路と、複数
のブロックに対応してそれぞれ設けられ、各々がバイア
ス供給回路と複数の第１の配線のうちの対応する１本と
の間に電気的に結合される複数のバラスト抵抗とをさら
に含む。

【００６４】請求項１８記載の半導体装置は、請求項１
０記載の半導体装置であって、複数のバイポーラトラン
ジスタ素子のうちの最終段を含む少なくとも１つのバイ
ポーラトランジスタ素子の各々は、少なくとも１つのバ
イポーラトランジスタ素子を形成するための、複数のブ
ロックに分割して配置された複数のトランジスタセル
と、複数のブロックに対応してそれぞれ設けられ、対応
するブロックに属するトランジスタセルの各々のベース
領域と電気的に結合される複数の第１の配線と、複数の
ブロックに対応してそれぞれ設けられ、対応するブロッ
クに属するトランジスタセルの各々のコレクタ領域およ
びエミッタ領域の一方と電気的に結合される複数の第２
の配線と、複数のトランジスタセルの各々のコレクタ領
域およびエミッタ領域の他方と電気的に結合される基準
電圧配線と、複数のブロックに対して共通に配置され、
複数の第１の配線の各々に対してバイアス電流を供給す
るためのバイアス供給回路と、複数のブロックに対応し
てそれぞれ設けられ、各々がバイアス供給回路と複数の
第１の配線のうちの対応する１本との間に電気的に結合
される複数のバラスト抵抗をさらに含む。

【００６５】請求項１９記載の半導体装置は、半導体チ
ップ上に形成される半導体装置であって、単一のバイポ
ーラトランジスタ素子を形成するための、複数のブロッ
クに分割して配置された複数のトランジスタセルと、複
数のブロックに対応してそれぞれ設けられ、対応するブ
ロックに属するトランジスタセルの各々のベース領域と
電気的に結合される複数の第１の配線と、複数のブロッ
クに対応してそれぞれ設けられ、対応するブロックに属
するトランジスタセルの各々のコレクタ領域およびエミ
ッタ領域の一方と電気的に結合される複数の第２の配線
と、複数のトランジスタセルの各々のコレクタ領域およ
びエミッタ領域の他方と電気的に結合される基準電圧配
線と、複数のブロックに対応してそれぞれ設けられ、各
々がバイアス供給回路と複数の第１の配線のうちの対応
する１本との間に電気的に結合される複数のバラスト抵
抗とを備える。複数のバラスト抵抗は、半導体チップ上
において、前記複数のトランジスタセルが配置される領
域よりも温度上昇が大きい領域に配置される。

【００６６】請求項２０記載の半導体装置は、請求項１
９記載の半導体装置であって、複数のブロックは、第１
および第２の方向に沿って行列状に配置され、複数のバ
ラスト抵抗の各々は、複数のブロックのうちの対応する
１つと、第１の方向に沿って対応する１つのブロックと
隣接する他のブロックとの間の領域に配置される。

【００６７】

【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳細に説明する。

【００６８】［実施の形態１］図１は、ＧＳＭ用電力増
幅器の一般的な構成を示す回路図である。ＧＳＭ用電力
増幅器は、本発明の実施の形態に従うバイポーラトラン
ジスタ素子を備えた半導体装置の代表例として示され
る。

【００６９】図１を参照して、電力増幅器１は、ＧａＡ
ｓ基板２上に形成される。電力増幅器１は、入力信号を
受ける入力端子Ｔｉｎと、電力増幅を行なうためのバイ
ポーラトランジスタ素子（以下、単にトランジスタとも
称する）Ｑ１、Ｑ２およびＱ３と、増幅された信号を出
力する出力端子Ｔｏｕｔとを備える。ＧＳＭ用途におい
ては、これらのバイポーラトランジスタ素子として、Ｈ
ＢＴが用いられる。ただし、本願発明は、マルチトラン
ジスタセル構成を有するバイポーラトランジスタ素子の
構成に関するものであり、その適用はＨＢＴに限定され
るものではない。

【００７０】図１においては、ＨＢＴを形成可能な基板
の例としてＧａＡｓ基板を示しているが、その他の材質
の基板を用いることも可能である。

【００７１】図１において、３個の増幅用トランジスタ
素子を用いて、３段階の増幅動作が実行される。トラン
ジスタＱ１、Ｑ２およびＱ３のそれぞれに対応して、バ
イアス回路４、５および６がそれぞれ設けられる。電圧
Ｖｃｃは、バイアス回路の電源電圧として供給される。
制御電圧Ｖｐｃの電圧レベルに応じて、バイアス回路
４、５および６によってトランジスタＱ１、Ｑ２および
Ｑ３のベース領域に供給されるバイアス電流の電流量が
制御される。バイアス回路４、５および６からのバイア
ス電流は、ベースバイアス抵抗Ｒｂ１、Ｒｂ２およびＲ
ｂ３を介してトランジスタＱ１、Ｑ２およびＱ３に供給
される。

【００７２】図１においては、特に最終段のトランジス
タＱ３に対して供給されるバイアス電流をＩｂｓで示す
こととする。バイアス電流Ｉｂｓが供給される入力ノー
ドＮｉｎに対しては、前段のトランジスタＱ２によって
増幅された高周波信号がＲＦ入力として、さらに印加さ
れる。

【００７３】電圧Ｖｃ１、Ｖｃ２およびＶｃ３は、トラ
ンジスタＱ１、Ｑ２およびＱ３のコレクタバイアス電圧
に相当する。トランジスタＱ１、Ｑ２およびＱ３の各々
における増幅動作には、ＲＣ帰還回路が用いられる。Ｈ
ＢＴ電力増幅器は低周波利得が高いため、ＦＥＴ電力増
幅器に比べて低周波発振が起こりやすいためである。図
１においては、（Ｒｆ１，Ｃｆ１），（Ｒｆ２，Ｃｆ
２），（Ｒｆ３，Ｃｆ３）の各組によって、各段のトラ
ンジスタに対応するＲＣ帰還回路が形成されている。

【００７４】また、Ｃｉｎ１，Ｃ１，Ｃ２，Ｃ３は、キ
ャパシタを示し、Ｒａ１〜Ｒａ３，Ｒｓ１，Ｒｂ１１〜
Ｒｂ３２，Ｒｓ１〜Ｒｓ３，Ｒ１〜Ｒ３，Ｒｃ３は抵抗
素子を示している。最終段のトランジスタＱ３のコレク
タ端子に相当する出力ノードＮｏｕｔと出力端子Ｔｏｕ
ｔとの間には、マイクロ波線路Ｌｏ１〜Ｌｏ５およびキ
ャパシタＣｏ１〜Ｃｏ３が配置される。

【００７５】図１に示されたこれらのトランジスタＱ１
〜Ｑ３の各々は、ＧａＡｓ基板２上にマルチトランジス
タセル構成に基づいて配置される。各トランジスタの構
成は、同様とすることができるので、以下においては、
最終段のトランジスタＱ３の構成について代表的に説明
する。

【００７６】図２は、実施の形態１に従うバイポーラト
ランジスタの構成を示す回路図である。

【００７７】図２を参照して、トランジスタＱ３は、ｍ
行×ｎ列に行列状に配置されたトランジスタセルＴｒ１
１〜Ｔｒｍｎによって形成される。同一の行に属するト
ランジスタセルは、同一のブロックを形成し、トランジ
スタセルＴｒ１１〜Ｔｒｍｎは、ブロックＢＬＫ１〜Ｂ
ＬＫｍに分割して配置される。

【００７８】ブロックＢＬＫ１〜ＢＬＫｍのそれぞれに
対応して、ローカルベース配線ＬＢＬ１〜ＬＢＬｍおよ
びローカルコレクタ配線ＬＣＬ１〜ＬＣＣＬｍがそれぞ
れ配置される。各トランジスタセルのベース領域および
コレクタ領域は、対応するブロックのローカルベース配
線ＬＢＬおよびローカルコレクタ配線ＬＣＬとそれぞれ
電気的に結合される。

【００７９】各ローカルベース配線ＬＢＬは、共通ベー
ス配線ＣＢＬと電気的に結合される。共通ベース配線Ｃ
ＢＬに対しては、バイアス回路６からのバイアス電流Ｉ
ｂｓと、トランジスタＱ２から入力ノードＮｉｎに供給
されるＲＦ入力とが伝達される。

【００８０】ローカルコレクタ配線ＬＣＬ１〜ＬＣＬｍ
の各々は、共通コレクタ配線ＣＣＬと結合される。共通
コレクタ配線ＣＣＬは、出力ノードＮｏｕｔと結合され
る。

【００８１】図１４の場合と同様に、各トランジスタセ
ルに対応して、ベースバラスト抵抗およびエミッタバラ
スト抵抗が配置される。たとえば、トランジスタセルＴ
ｒ１１に対しては、ベースバラスト抵抗Ｒｂ１１および
エミッタバラスト抵抗Ｒｅ１１が配置される。さらに、
ブロックＢＬＫ１〜ＢＬＫｍのそれぞれに対応して、バ
ラスト抵抗Ｒｂｂ１〜Ｒｂｂｍが配置される。バラスト
抵抗Ｒｂｂ１〜Ｒｂｂｍは、共通ベース配線ＣＢＬとロ
ーカルベース配線ＬＢＬ１〜ＬＢＬｍの各々との間に電
気的に結合される。

【００８２】ブロックごとにバラスト抵抗Ｒｂｂ１〜Ｒ
ｂｂｍをさらに配置することにより、ブロックごとのベ
ース電流Ｉｂ１〜Ｉｂｍ間のばらつきに負の帰還をかけ
て、均一化を図ることが可能となる。すでに説明したよ
うに、マルチトランジスタ構成においては、特定ブロッ
クに対する電流集中と、電流が集中した特定ブロック内
の特定トランジスタセルに対する電流集中とが段階的に
生じる。したがって、特定のトランジスタセルに電流が
集中する前段階において、ベース電流のブロック間ばら
つきに負帰還をかけて特定のブロックに対する電流集中
を抑制して、特定のトランジスタセルに対する電流集中
を効果的に防止することができる。

【００８３】これにより、トランジスタ素子の増幅特性
の安定化および素子破壊の防止を図ることができる。

【００８４】図３は、実施の形態１に従うバイポーラト
ランジスタ素子のレイアウト例を示す概念図である。

【００８５】図３においては、一例として４行×６列に
配置されたトランジスタセルＴｒ１１〜Ｔｒ４６によっ
て構成されるバイポーラトランジスタ素子が示される。

【００８６】最も温度上昇の著しい中央部付近を避けて
トランジスタセルが配置され、この中央部には、バラス
ト抵抗Ｒｂｂ１〜Ｒｂｂ４が配置される。

【００８７】トランジスタセルＴｒ１１〜Ｔｒ４６は、
トランジスタセルの所定行数（図３においては２行）ご
と、およびバラスト抵抗が配置される中央部領域によっ
て、４つのブロックＢＬＫ１〜ＢＬＫ４に分割して配置
される。

【００８８】ブロックＢＬＫ１〜ＢＬＫ４に対応して、
ローカルベース配線ＬＢＬ１〜ＬＢＬ４がそれぞれ配置
される。各トランジスタセルのベース領域は、対応する
ローカルベース配線ＬＢＬと、ベースバラスト抵抗を介
して電気的に結合される。図３においては、トランジス
タセルＴｒ１２に対応するベースバラスト抵抗Ｒｂ１２
の配置が代表的に示される。

【００８９】ローカルベース配線ＬＢＬ１〜ＬＢＬ４
は、ブロックＢＬＫ１〜ＢＬＫ４にそれぞれ対応して設
けられるバラスト抵抗Ｒｂｂ１〜Ｒｂｂ４を介して、共
通ベース配線ＣＢＬと結合される。共通ベース配線ＣＢ
Ｌに対しては、バイアス電流ＩｂｓおよびＲＦ信号入力
が供給される。

【００９０】各トランジスタセルのコレクタ領域は、ト
ランジスタセルの行に対応してそれぞれ設けられるロー
カルコレクタ配線ＬＣＬ１〜ＬＣＬ４のうちの対応する
１本と結合される。ローカルコレクタ配線ＬＣＬ１〜Ｌ
ＣＬ４の各々は、増幅されたＲＦ信号出力を出力する、
バイポーラトランジスタ素子のコレクタ端子に相当する
出力ノードＮｏｕｔと結合される。

【００９１】各トランジスタセルのエミッタ領域は、図
示しないエミッタバラスト抵抗を介して、接地電圧Ｖｓ
ｓと結合される共通エミッタ配線ＣＥＬと電気的に結合
される。

【００９２】バラスト抵抗Ｒｂｂ１〜Ｒｂｂ４によっ
て、ローカルベース配線ＬＢＬ１〜ＬＢＬ４をそれぞれ
流れるベース電流Ｉｂ１〜Ｉｂ４の不均一を抑制して、
特定のブロックに対する電流集中を回避することができ
る。これにより、特定のトランジスタセルに対する電流
集中を前段階で防止できる。

【００９３】バラスト抵抗Ｒｂｂ１〜Ｒｂｂ４は、行列
状に分割されたブロックＢＬＫ１〜ＢＬＫ４のそれぞれ
に対応して、行方向に隣接するブロック間の領域、すな
わちブロックＢＬＫ１とＢＬＫ３の間の領域およびブロ
ックＢＬＫ２とＢＬＫ４との間の領域に配置される。こ
のような領域は、中央部側に位置するので、トランジス
タセルが配置される領域よりも、温度上昇が大きい。

【００９４】なお、図３の構成の変形として、バラスト
抵抗Ｒｂｂ１〜Ｒｂｂ４を列方向に隣接するブロック間
の領域、すなわちブロックＢＬＫ１とＢＬＫ２の間の領
域およびブロックＢＬＫ３とＢＬＫ４との間の領域に配
置する構成とすることも可能である。

【００９５】このように、温度上昇が最も激しい中央部
を避けてトランジスタセルを配置しているので、特定の
トランジスタセルに対する電流集中をさらに効果的に防
止できる。これにより、トランジスタ素子の増幅特性の
安定化および素子破壊の防止をさらに図ることができ
る。

【００９６】［実施の形態２］図４は、実施の形態２に
従うバイポーラトランジスタ素子の構成を示す回路図で
ある。

【００９７】図４を参照して、ｍ行×ｎ列に配置された
複数のトランジスタセルＴｒ１１〜Ｔｒｍｎは、トラン
ジスタセルの各行ごとにブロックに分割される。したが
って、トランジスタセルＴｒ１１〜Ｔｒｍｎは、ブロッ
クＢＬＫ１〜ＢＬＫｍに分割して配置される。各ブロッ
クに対応して、ローカルべース配線ＬＢＬおよびローカ
ルコレクタ配線ＬＣＬが配置される。

【００９８】実施の形態２においては、図１に示された
共通のバイアス回路６に代えて、独立のバイアス電流供
給回路１０−１〜１０−ｍがブロックＢＬＫ１〜ＢＬＫ
ｍに対応してそれぞれ設けられる。バイアス電流供給回
路１０−１〜１０−ｍと、ローカルベース配線ＬＢＬ１
〜ＬＢＬｍとの間には、高インピーダンス伝送路ＲＦＣ
１〜ＲＦＣｍが設けられる。高インピーダンス伝送路Ｒ
ＦＣ１〜ＲＦＣｍは、各ブロックのトランジスタセルの
ベース領域とバイアス供給回路との間を高周波的に分離
するために配置される。高インピーダンス伝送路として
は、高周波インダクタンス素子を用いることができる。

【００９９】バイアス電流供給回路１０−１〜１０−ｍ
からのバイアス電流Ｉｂ１〜Ｉｂｍは、ローカルベース
配線ＬＢＬ１〜ＬＢＬｍにそれぞれ供給される。入力ノ
ードＮｉｎに入力されるＲＦ入力は、フィルタ回路１５
を介して、ローカルベース配線ＬＢＬ１〜ＬＢＬｍの各
々に供給される。

【０１００】フィルタ回路１５は、ＲＦ入力を通過させ
るためのキャパシタＣと、入力ノードＮｉｎとローカル
ベース配線ＬＢＬ１〜ＬＢＬｍとの間に各々直列に結合
される抵抗素子Ｒｆ１〜Ｒｆｍと、ローカルベース配線
ＬＢＬ１〜ＬＢＬｍのうちの２本ずつの間にそれぞれ結
合される抵抗素子Ｒｆ１２、Ｒｆ２３、…、Ｒｆｍ１と
を有する。フィルタ回路１５によって、入力ノードＮｉ
ｎに入力されたＲＦ入力の交流成分をローカルベース配
線ＬＢＬ１〜ＬＢＬｍの各々に伝達することができる。

【０１０１】次に、バイアス電流供給回路の構成につい
て説明する。バイアス電流供給回路１０−１〜１０−ｎ
の各々の構成は同様であるので、代表的にバイアス電流
供給回路１０−１の構成について説明する。

【０１０２】バイアス電流供給回路１０−１は、バイア
ス電流量を制御するためのトランジスタＴｒｂ１と、電
源電圧ＶｃｃとトランジスタＴｒｂ１のコレクタ端子と
の間に結合されるコレクタ負荷抵抗Ｒｃ１と、トランジ
スタＴｒｂ１と接地電圧Ｖｓｓとの間に結合されるエミ
ッタ抵抗Ｒｅｂ１とを有する。バイアス電流供給回路１
０−１は、エミッタフォロワ型のバイアス回路である。
トランジスタＴｒｂ１のベース領域には、バイアス電流
レベルを制御するための制御電圧Ｖｐｃが印加される。

【０１０３】バイアス電流供給回路１０−１において、
コレクタ負荷抵抗Ｒｃｂ１は、ベース電流Ｉｂ１の増加
に応じて、トランジスタＴｒｂ１の電流駆動能力、すな
わち電流増幅率（＝トランジスタＴｒｂ１のコレクタ電
流／トランジスタＴｒｂ１のベース電流）を低下させる
バイアス調整部である。バイアス電流Ｉｂ１が増加する
と、トランジスタＴｒｂ１のコレクタ電流Ｉｃｂ１の増
加に伴って、コレクタ負荷抵抗Ｒｃｂ１における電圧降
下が増大する。これにより、トランジスタＴｒｂ１のエ
ミッタ・コレクタ間電圧は減少することになる。

【０１０４】特に、バイアス電流Ｉｂ１が所定レベルを
超えた場合において、コレクタ負荷抵抗Ｒｃｂ１によっ
て生じる電圧降下によってトランジスタＴｒｂ１が活性
領域動作から飽和領域動作に遷移するようにバイアス状
態を設定しておけば、この場合において、トランジスタ
Ｔｒｂ１の電流駆動能力を低下させてバイアス電流Ｉｂ
１を制限することができる。すなわち、熱的不均一によ
って生じるバイアス電流Ｉｂ１の増加に負帰還をかける
ことができる。

【０１０５】したがって、熱的不均一に起因して電流集
中が発生したブロックのバイアス電流を制限して、ブロ
ック間のベース電流を均一化することができる。これに
より、特定のトランジスタセルに対する電流集中が発生
する前段階において、特定のブロックにおける電流集中
の発生を回避して、不均一動作を抑制できる。

【０１０６】この結果、トランジスタ素子の増幅特性の
安定化および素子破壊の防止を図ることができる。

【０１０７】［実施の形態２の変形例］図５は、実施の
形態２の変形例に従うバイポーラトランジスタ素子の構
成を示す回路図である。

【０１０８】図５を図４と比較して、実施の形態２の変
形例においては、高インピーダンス伝送路ＲＦＣ１〜Ｒ
ＦＣｍに代えて、抵抗素子Ｒｂｂ１〜Ｒｂｂｍが備えら
れる点で異なる。抵抗素子Ｒｂｂ１〜Ｒｂｂｍは、図４
における高インピーダンス伝送路ＲＦＣ１〜ＲＦＣｍと
同様に、バイアス電流供給回路１０−１〜１０−ｍから
出力されるバイアス電流Ｉｂ１〜Ｉｂｍの高周波成分を
減衰させる機能を有する。また、これらの抵抗素子Ｒｂ
ｂ１〜Ｒｂｂｍは、ブロックＢＬＫ１〜ＢＬＫｍの間に
おけるベース電流の不均一を補償するための、図２の場
合と同様にブロックごとに配置されたバラスト抵抗とし
ても機能する。

【０１０９】さらに、バイアス電流供給回路１０−１〜
１０−ｍに代えて、部品点数の少ないバイアス電流供給
回路１１−１〜１１−ｍが設けられる。バイアス電流供
給回路１１−１〜１１−ｍの各々の構成は、バイアス電
流供給回路１０−１〜１０−ｍの各々の構成と比較し
て、コレクタ負荷抵抗Ｒｃｂ１〜Ｒｃｂｍが省略される
点で異なる。

【０１１０】ブロックＢＬＫ１〜ＢＬＫｍのそれぞれに
対応するバラスト抵抗として機能する抵抗素子Ｒｂｂ１
〜Ｒｂｂｍにおいて、バイアス電流Ｉｂ１〜Ｉｂｍによ
って生じる電圧降下によって、コレクタ負荷抵抗Ｒｃｂ
１〜Ｒｃｂｍを設けることなく、電流集中を起こしたブ
ロックのベース電流が制限できるからである。

【０１１１】このように、実施の形態２の変形例に従う
構成においては、バイアス電流供給回路の部品点数を削
減することができる。その他の構成および動作について
は、図４に示した実施の形態２と同様であるので詳細な
説明は繰返さない。

【０１１２】このような構成とすることにより、実施の
形態２と同様に、特定のトランジスタセルに対する電流
集中の発生を防止して、トランジスタ素子の増幅特性の
安定化および素子破壊の防止を図ることができる。

【０１１３】［実施の形態３］図６は、実施の形態３に
従うバイポーラトランジスタ素子の構成を示す回路図で
ある。

【０１１４】図６を参照して、ｍ行×ｎ列に行列状に配
置されるトランジスタセルＴｒ１１〜Ｔｒｍｎは、トラ
ンジスタセルの行にそれぞれ対応してブロックＢＬＫ１
〜ＢＬＫｍを形成する。ブロックＢＬＫ１〜ＢＬＫｍに
それぞれ対応して、ローカルベース配線ＬＢＬ１〜ＬＢ
Ｌｍおよびローカルコレクタ配線ＬＣＬ１〜ＬＣＬｍが
配置される。

【０１１５】ローカルベース配線ＬＢＬ１〜ＬＢＬｍの
各々は、共通ベース配線ＣＢＬと結合される。共通ベー
ス配線ＣＢＬに対して、共通のバイアス回路６からのバ
イアス電流Ｉｂｓが供給される。ローカルコレクタ配線
ＬＣＬ１〜ＬＣＬｍの各々は、共通コレクタ配線ＣＣＬ
を介して出力ノードＮｏｕｔと結合される。出力ノード
Ｎｏｕｔからは増幅されたＲＦ信号が出力される。

【０１１６】入力ノードＮｉｎが受けるＲＦ信号入力
は、トランジスタセルＴｒ２を介して中間ノードＮｒに
伝達される。トランジスタＴｒ２のコレクタ領域は、マ
イクロ波線路を介して電源電圧Ｖｃ２と結合される。ト
ランジスタＴｒ２のベース領域およびエミッタ領域は、
入力ノードＮｉｎおよび接地電圧Ｖｓｓとそれぞれ結合
される。中間ノードＮｒの電圧レベルは、フィルタ回路
１５を介してローカルベース配線ＬＢＬ１〜ＬＢＬｍの
各々に伝達される。

【０１１７】実施の形態３に従う構成においては、ブロ
ックＢＬＫ１〜ＢＬＫｍにそれぞれ対応して、アクティ
ブ帰還回路ＡＦＢ１〜ＡＦＢｍが配置される。アクティ
ブ帰還回路ＡＦＢ１〜ＡＦＢｍの各々の構成は同一であ
るので、アクティブ帰還回路ＡＦＢ１の構成について代
表的に説明する。なお、以下において、アクティブ帰還
回路ＡＦＢ１〜ＡＦＢｍを総称して、単にアクティブ帰
還回路ＡＦＢとも称することとする。

【０１１８】アクティブ帰還回路ＡＦＢ１は、ローカル
コレクタ配線ＬＣＬ１と中間ノードＮｒとの間に電気的
に結合されるトランジスタセルＴｒａ１と、ローカルコ
レクタ配線ＬＣＬ１とトランジスタセルＴｒａ１のベー
ス端子との間に結合される抵抗素子Ｒｆｂａ１と、トラ
ンジスタセルＴｒａ１のベース端子と中間ノードＮｒと
の間に結合される抵抗素子Ｒｆｂｂ１とを有する。な
お、アクティブ帰還回路に含まれるトランジスタセルＴ
ｒａ１〜ＴｒａＢｍを総称して、単にトランジスタセル
Ｔｒａとも称することとする。

【０１１９】各アクティブ帰還回路ＡＦＢが接続される
中間ノードＮｒは、前段のトランジスタＴｒ２のコレク
タ端子と、各アクティブ帰還回路が含まれるブロックに
対応するローカルベース配線ＬＢＬ１〜ＬＢＬｍとの間
の配線経路であればよい。したがって、複数のアクティ
ブ帰還回路ＡＦＢ１〜ＡＦＢｍのうちの任意のアクティ
ブ帰還回路ＡＦＢｉ（ｉ：１〜ｍの自然数）が接続され
る中間ノードＮｒは、抵抗Ｒｆ１〜Ｒｆｍの各々とキャ
パシタＣとが接続されるノード（図５におけるノードＮ
ｒｒ）であってもよい。また、アクティブ帰還回路ＡＦ
Ｂｉが接続される中間ノードＮｒは、対応するローカル
ベース配線ＬＢＬｉであってもよい。

【０１２０】抵抗素子Ｒｆｂａ１およびＲｆｂｂ１によ
って、トランジスタセルＴｒａ１のベース・エミッタ間
電圧Ｖｂｅは、ローカルコレクタ配線ＬＣＬ１と中間ノ
ードＮｒとの電圧差ΔＶに応じて下記（１）式に示すよ
うに設定される。

【０１２１】Ｖｂｅ＝ΔＶ×Ｒｆｂｂ１／（Ｒｆｂａ１＋Ｒｆｂｂ１） …（１）したがって、アクティブ帰還用のトランジスタセルＴｒ
ａ１のオン条件は、ローカルコレクタ配線ＬＣＬ１と中
間ノードＮｒとの間の電圧差ΔＶに相当するコレクタ・
エミッタ間電圧Ｖｃｅを用いて、下記（２）式のように
示される。

【０１２２】Ｖｃｅ＞Ｖｏｎ×（１＋Ｒｆｂａ１／Ｒｆｂｂ１） …（２）（２）式中においてＶｏｎは、トランジスタセルＴｒａ
１のベース・エミッタ間電圧のオン電圧を示す。

【０１２３】他のアクティブ帰還回路ＡＦＢも同様の構
成を有し、対応するローカルコレクタ配線ＬＣＬと中間
ノードＮｒとの間に配置される。

【０１２４】アクティブ帰還回路ＡＦＢは、ローカルコ
レクタ配線ＬＣＬと中間ノードＮｒとの間の電圧が所定
の電圧を超える場合に、ローカルコレクタ配線ＬＣＬと
中間ノードＮｒとの間を少なくとも交流的に電気結合
し、当該電圧が当該所定の電圧を超えない場合には、少
なくともローカルコレクタ配線ＬＣＬと中間ノードＮｒ
との間を交流的に電気結合しない。ここで、「交流的
に」とは、図５に示したアクティブ帰還回路ＡＦＢにお
いては、抵抗Ｒｆｂａ１およびＲｆｂｂ１を介して、ロ
ーカルコレクタ配線ＬＣＬと中間ノードＮｒとの間が常
に直流的に電気結合されていることに対比するものであ
る。すなわち、アクティブ帰還回路ＡＦＢにおいては、
トランジスタセルＴｒａがオンしない限り、ローカルコ
レクタ配線ＬＣＬと中間ノードＮｒとの間が交流的に電
気接続されない。

【０１２５】電流集中が発生したトランジスタセルにお
いては熱が発生し、アクティブ帰還回路ＡＦＢ１〜ＡＦ
Ｂｍの中で対応するＡＦＢｉ（ｉ：１〜ｍのいずれかの
自然数）のオン電圧も低下する。したがって、電流集中
が発生して温度上昇したトランジスタセル内のアクティ
ブ帰還回路ＡＦＢｉは、負荷変動が生じてコレクタ電圧
が上昇した場合でも、いち早くオンする。したがって、
当該ブロックの温度上昇に応じて、トランジスタセル全
体の温度上昇を抑制できる。

【０１２６】図１７の特性図に示されるように、利得低
下領域はコレクタ・エミッタ間電圧Ｖｃｅが高い領域に
対応する。したがって、電流集中が発生してコレクタ電
圧が上昇したブロックにおいて、対応するアクティブ帰
還回路を動作させることにより、このようなブロックに
おいても、負荷曲線の膨らみを抑制して、トランジスタ
セルが利得低下領域で動作することを回避できる。

【０１２７】このような構成とすることにより、トラン
ジスタ素子の増幅特性の安定化および素子破壊の防止を
図ることができる。

【０１２８】図７は、アクティブ帰還回路の他の構成例
を示す回路図である。図７（ａ）を参照して、アクティ
ブ帰還回路ＡＦＢは、ローカルコレクタ配線ＬＣＬと中
間ノードＮｒとの間に直列に結合される、各々がダイオ
ード接続されたｋ個（ｋ：自然数）のトランジスタＴｒ
ｄ１〜Ｔｒｄｋによって構成することも可能である。

【０１２９】図７（ａ）に示した構成のアクティブ帰還
回路ＡＦＢは、ローカルコレクタ配線ＬＣＬと中間ノー
ドＮｒとの間の電圧差が所定の電圧を超える場合に、ロ
ーカルコレクタ配線ＬＣＬと中間ノードＮｒとの間を交
流的に電気結合して、ローカルコレクタ配線ＬＣＬの電
圧を低下させる。一方、電圧差が当該所定の電圧を超え
ない場合には、ローカルコレクタ配線ＬＣＬと中間ノー
ドＮｒとの間は、交流的に電気結合されない。

【０１３０】図７（ａ）に示した構成においては、当該
所定の電圧は、ｋの値およびトランジスタＴｒｄ１〜Ｔ
ｒｄｋの特性値によって、調整することができる。

【０１３１】図７（ｂ）を参照して、アクティブ帰還回
路ＡＦＢは、ローカルコレクタ配線ＬＣＬと中間ノード
Ｎｒとの間に電気的に結合される、トランジスタセルＴ
ｒａおよびＴｒｄを含む。トランジスタセルＴｒｄは、
ダイオード接続される。アクティブ帰還回路ＡＦＢは、
さらに、ローカルコレクタ配線ＬＣＬ１とトランジスタ
セルＴｒａ１のベースとの間に結合される抵抗素子Ｒｆ
ｂａと、トランジスタセルＴｒａ１のベースとエミッタ
との間に結合される抵抗素子Ｒｆｂｂとを有する。

【０１３２】図７（ｂ）に示されるアクティブ帰還回路
ＡＦＢは、図７（ａ）の場合と同様の機能を有する。す
なわち、図７（ｂ）に示されるアクティブ帰還回路ＡＦ
Ｂは、ローカルコレクタ配線ＬＣＬと中間ノードＮｒと
の間の電圧差が所定の電圧を超える場合にオンして、ロ
ーカルコレクタ配線ＬＣＬと中間ノードＮｒとの間を交
流的に電気結合して、ローカルコレクタ配線ＬＣＬの電
圧を低下させる。

【０１３３】図７（ｂ）に示されるアクティブ帰還回路
ＡＦＢの構成は、図６に示された回路構成を、図７
（ａ）で用いたダイオード接続されるトランジスタセル
と組合せたものに相当する。したがって、アクティブ帰
還回路ＡＦＢがオンする当該所定の電圧を、抵抗素子Ｒ
ｆｂａ，Ｒｆｂｂの比によって調整できるので、図７
（ａ）の場合と比較して、より少ない個数のトランジス
タセルを用いて、アクティブ帰還回路ＡＦＢを構成する
ことが可能である。

【０１３４】図８および図９は、アクティブ帰還回路Ａ
ＦＢの第１および第２の配置例をそれぞれ示す概念図で
ある。

【０１３５】図８を参照して、各ブロックＢＬＫ１〜Ｂ
ＬＫｍにそれぞれ対応して設けられるアクティブ帰還回
路ＡＦＢ１〜ＡＦＢｍは、それぞれのブロックにおいて
温度上昇の発生しやすい領域、すなわち中央部に配置さ
れる。

【０１３６】このようにアクティブ帰還回路を配置する
ことにより、温度上昇によって電流集中が発生したブロ
ックにおいて、アクティブ帰還回路ＡＦＢに含まれるト
ランジスタセルＴｒａ１〜Ｔｒａｍのオン電圧が低下す
るので、アクティブ帰還回路ＡＦＢによるコレクタ電圧
のクランプが効きやすくなる。

【０１３７】したがって、負荷インピーダンスが変動し
て、負荷曲線が利得低下領域を通過するように変動した
場合においても、アクティブ帰還回路を速やかに作動さ
せて、トランジスタセルの利得低下領域における動作を
回避することができる。この結果、電力増幅器を構成す
るトランジスタ素子の増幅特性を安定化するとともに、
トランジスタ素子の破壊を防止できる。

【０１３８】図９には、図３の場合と同様に、温度上昇
の発生しやすい中央部を境界としてブロック分割を行な
う場合が示される。このように分割された各ブロックに
おいて、より温度上昇の発生しやすい領域、すなわち中
央部にアクティブ帰還回路ＡＦＢを配置することによ
り、図８の場合と同様の効果を得ることができる。

【０１３９】［実施の形態３の変形例１］図１０は、実
施の形態３の変形例１に従うバイポーラトランジスタ素
子の構成を示す回路図である。

【０１４０】図１０を参照して、実施の形態３の変形例
１においては、図６に示される実施の形態３に従う構成
に加えて、ブロックＢＬＫ１〜ＢＬＫｍそれぞれに対応
して、バラスト抵抗Ｒｂｂ１〜Ｒｂｂｍをさらに備える
点で異なる。その他の部分の構成については、図６の場
合と同様であるので詳細な説明は繰返さない。

【０１４１】このような構成とすることにより、バラス
ト抵抗Ｒｂｂ１〜Ｒｂｂｍとアクティブ帰還回路ＡＦＢ
１〜ＡＦＢｍとの両方によって、ブロック間におけるベ
ース電流の不均一性を抑制することができる。この結
果、実施の形態１および実施の形態３の効果の両方を享
受して、特定のトランジスタセルに対する電流集中の発
生をより強力に防止して、トランジスタ素子の増幅特性
の安定化および素子破壊の防止をさらに図ることができ
る。

【０１４２】［実施の形態３の変形例２］図１１は、実
施の形態３の変形例２に従うバイポーラトランジスタ素
子の構成を示す回路図である。

【０１４３】図１１を参照して、実施の形態３の変形例
２においては、図６に示した実施の形態３に従う構成に
加えて、図４の場合と同様に、ブロックＢＬＫ１〜ＢＬ
Ｋｍのそれぞれに対応して、独立したバイアス電流供給
回路１０−１〜１０−ｍおよび高インピーダンス伝送路
ＲＦＣ１〜ＲＦＣｍが配置される。

【０１４４】このような構成とすることにより、電流集
中が発生したブロックに対応して、バイアス電流供給回
路によるバイアス電流の負帰還作用とアクティブ帰還回
路によるコレクタ電圧低下との両方によって、ブロック
間におけるベース電流の不均一性を抑制することができ
る。この結果、実施の形態２および実施の形態３の効果
の両方を享受して、トランジスタ素子の増幅特性の安定
化および素子破壊の防止をさらに図ることができる。

【０１４５】［実施の形態３の変形例３］図１２は、本
発明の実施の形態３の変形例３に従うトランジスタ素子
の構成を示す回路図である。

【０１４６】図１２を参照して、実施の形態３の変形例
３においては、図６に示した実施の形態３に従う構成に
加えて、図５の構成と同様に、ブロックＢＬＫ１〜ＢＬ
Ｋｍのそれぞれに対応して、バイアス電流供給回路１１
−１〜１１−ｍおよびバラスト抵抗Ｒｂｂ１〜Ｒｂｂｍ
がそれぞれ配置される。

【０１４７】このような構成とすることにより、実施の
形態２の変形例および実施の形態３の効果を享受して、
特定のブロックに対する電流集中の防止によって、トラ
ンジスタ素子の増幅特性の安定化および素子破壊の防止
をさらに図ることができる。

【０１４８】［実施の形態４］図１３は、実施の形態４
に従うトランジスタ素子の配置を説明する概念図であ
る。

【０１４９】図１３においては、図１に示した電力増幅
器１を構成するトランジスタＱ１〜Ｑ３の配置が示され
る。電力増幅器を構成する、段階的に増幅動作を行なう
複数段のトランジスタのうち、前段側のトランジスタ
は、温度上昇のより大きい領域、すなわちチップ中央部
側に配置される。反対に、後段側に配置されるトランジ
スタは、温度上昇の小さい領域、すなわちチップ外周部
側に配置される。このように、前段側から後段側へ向か
う順に、複数段のトランジスタのそれぞれは、温度上昇
の大きい領域から小さい領域に順に配置される。

【０１５０】複数段で段階的に電力増幅を実行する場合
には、後段側のトランジスタほど、扱う電力レベルが大
きくなるため、その発熱量が増大する。したがって、こ
のように配置することによって、取扱う電力レベルが大
きく、より発熱しやすいトランジスタ素子を、より熱を
逃がしやすい領域、すなわちチップ外周部側に配置する
ことが可能となる。

【０１５１】図１３を参照して、初段のトランジスタＱ
１を形成するトランジスタセル群は、チップ最中央部に
配置される。２段目のトランジスタＱ２を形成するトラ
ンジスタセル群は、トランジスタＱ１よりも外周部側
の、Ｑ２ａおよびＱ２ｂで示される領域に配置される。
最終段のトランジスタＱ３を形成するトランジスタセル
群は、さらに外周部側の、符号Ｑ３ａおよびＱ３ｂで示
された領域に配置される。

【０１５２】一般に、ＧａＡｓ基板に形成されたＨＢＴ
においては、温度上昇とともに電流増幅率βが低下する
ため、その出力電圧も低下してしまう。したがって、よ
り前段側のトランジスタ素子を、温度上昇しやすいチッ
プ中央部付近に配置することによって、初段および２段
目のトランジスタＱ１およびＱ２の出力電力を温度上昇
に応じて低減することができる。

【０１５３】したがって、温度上昇に起因する電流集中
が起こった場合においても、最も大きい電力レベルを扱
う最終段のトランジスタＱ３に対する入力電力を抑制す
ることができる。この結果、トランジスタＱ３を利得低
下領域で動作させることなく、安定した増幅動作を行な
わせることが可能になり、各トランジスタセルの破壊を
も回避することが可能である。

【０１５４】なお、図１３において、Ｑ１、Ｑ２ａ、Ｑ
２ｂ、Ｑ３ａおよびＱ３ｂで示された領域に配置される
トランジスタセルの構成は、実施の形態１、実施の形態
２およびその変形例、実施の形態３およびその変形例１
〜３の各々のいずれに従う構成を適用することも可能で
ある。

【０１５５】また、電力増幅器を３段以外のＮ段（Ｎ：
自然数）に設けられたトランジスタ素子によって段階的
に増幅させることもできる。この場合には、Ｎ段に配置
されたトランジスタ素子について、初段側のトランジス
タ素子をチップ中央部に配置し、より後段側のトランジ
スタ素子をチップ外周部側に配置し、最終段のトランジ
スタ素子をチップの最外周部に配置することにより、同
様の効果を得ることができる。

【０１５６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。

【０１５７】

【発明の効果】請求項１および２記載の半導体装置は、
トランジスタ素子を構成する複数のトランジスタセルの
ブロックごとに独立に配置されるバイアス電流供給回路
によってバイアス電流を供給する。各バイアス電流供給
回路は、対応するバイアス電流の増加に対して負帰還を
かけることができる。したがって、熱的不均一に起因し
て電流集中が発生したブロックのバイアス電流を制限す
ることにより、特定のトランジスタセルに対する電流集
中が発生する前段階において、特定ブロックに対する電
流集中を回避することができる。この結果、トランジス
タ素子の増幅特性の安定化および素子破壊の防止を図る
ことができる。

【０１５８】請求項３記載の半導体装置は、バイアス電
流の高周波成分を減衰させることができるので、請求項
２記載の半導体装置が奏する効果に加えて、増幅動作を
さらに安定化できる。

【０１５９】請求項４記載の半導体装置は、ブロックご
とに配置されたバラスト抵抗によって、バイアス電流の
増加に負帰還をかけるともに、バイアス電流の高周波成
分を減衰させることができる。したがって、請求項１記
載の半導体装置が奏する効果に加えて、バイアス電流供
給回路の構成を簡素化できる。

【０１６０】請求項５記載の半導体装置は、ブロックご
とに配置された帰還回路によって、コレクタ領域および
エミッタ領域の基準電圧配線と結合されない一方の電圧
を所定レベル以下に維持できる。この結果、請求項３ま
たは４記載の半導体装置が奏する効果に加えて、各トラ
ンジスタセルが利得が著しく低下する領域で動作するこ
とを回避して、トランジスタ素子の増幅特性の安定化お
よび素子破壊の防止をさらに図ることができる。

【０１６１】請求項６記載の半導体装置は、トランジス
タ素子を構成する複数のトランジスタセルのブロックご
とに配置された帰還回路によって、コレクタ領域および
エミッタ領域の基準電圧配線と結合されない一方の電圧
を所定レベル以下に維持できる。したがって、利得が著
しく低下する領域を回避して各トランジスタセルを動作
させることができる。この結果、各トランジスタセルが
電流集中等によって過酷な条件で動作することを回避
し、トランジスタ素子の増幅特性の安定化および素子破
壊の防止を図ることができる。

【０１６２】請求項７および８記載の半導体装置は、各
帰還回路を対応ブロック内において温度上昇の大きい領
域に配置するので、電流集中が発生した場合において帰
還回路が作動し易くなる。この結果、請求項６記載の半
導体装置が奏する効果に加えて、各トランジスタセルが
電流集中等によって過酷な条件で動作することをより速
やかに回避できる。

【０１６３】請求項９記載の半導体装置は、ブロックご
とに配置されたバラスト抵抗によって、バイアス電流の
増加に負帰還をかけることができる。したがって、請求
項６記載の半導体装置が奏する効果に加えて、熱的不均
一に起因して電流集中が発生したブロックのバイアス電
流を制限して、特定のトランジスタセルに対する電流集
中が発生する前段階における特定ブロックに対する電流
集中を回避することができる。この結果、トランジスタ
素子の増幅特性の安定化および素子破壊の防止をさらに
図ることができる。

【０１６４】請求項１０および１１記載の半導体装置
は、段階的に信号増幅を行なう複数のトランジスタ素子
について、取扱う電力レベルが大きくより発熱しやすい
後段側のトランジスタ素子から順に、温度上昇のより小
さい領域に配置する。したがって、温度上昇に起因する
電流集中が起こった場合においても、大きい電力レベル
を扱うトランジスタ素子に対する入力電力を抑制するこ
とができる。この結果、各トランジスタ素子による増幅
動作を安定化させるとともに、素子破壊の危険性を低下
させることが可能となる。

【０１６５】請求項１２および１３記載の半導体装置
は、各トランジスタ素子を構成する複数のトランジスタ
セルのブロックごとに独立に配置されるバイアス電流供
給回路によってバイアス電流を供給し、各バイアス電流
供給回路は、対応するバイアス電流の増加に対して負帰
還をかけることができる。したがって、熱的不均一に起
因して電流集中が発生したブロックのバイアス電流を制
限することにより、特定のトランジスタセルに対する電
流集中が発生する前段階において特定ブロックに対する
電流集中を回避することができる。この結果、請求項１
０記載の半導体装置が奏する効果に加えて、各トランジ
スタ素子の増幅特性の安定化および素子破壊の防止を図
ることができる。

【０１６６】請求項１４記載の半導体装置は、ブロック
ごとに配置されたバラスト抵抗によって、バイアス電流
の増加に負帰還をかけるとともに、バイアス電流の高周
波成分を減衰させることができる。したがって、請求項
１２記載の半導体装置が奏する効果に加えて、バイアス
電流供給回路の構成を簡素化できる。

【０１６７】請求項１５記載の半導体装置は、ブロック
ごとに配置された帰還回路によって、コレクタ領域およ
びエミッタ領域の基準電圧配線と結合されない一方の電
圧を所定レベル以下に維持できる。この結果、請求項１
３または１４記載の半導体装置が奏する効果に加えて、
各トランジスタセルが電流集中等によって過酷な条件で
動作することを回避し、各トランジスタ素子の増幅特性
の安定化および素子破壊の防止をさらに図ることができ
る。

【０１６８】請求項１６記載の半導体装置は、各トラン
ジスタ素子を構成する複数のトランジスタセルのブロッ
クごとに配置された帰還回路によって、コレクタ領域お
よびエミッタ領域の基準電圧配線と結合されない一方の
電圧を所定レベル以下に維持できる。この結果、請求項
１０記載の半導体装置が奏する効果に加えて、各トラン
ジスタセルが電流集中等によって過酷な条件で動作する
ことを回避し、各トランジスタ素子の増幅特性の安定化
および素子破壊の防止をさらに図ることができる。

【０１６９】請求項１７記載の半導体装置は、ブロック
ごとに配置されたバラスト抵抗によって、バイアス電流
の増加に負帰還をかけることができる。したがって、請
求項１６記載の半導体装置が奏する効果に加えて、熱的
不均一に起因して電流集中が発生したブロックのバイア
ス電流を制限することにより、特定のトランジスタセル
に対する電流集中が発生する前段階において特定ブロッ
クに対する電流集中を回避することができる。この結
果、各トランジスタ素子の増幅特性の安定化および素子
破壊の防止をさらに図ることができる。

【０１７０】請求項１８記載の半導体装置は、各トラン
ジスタ素子を構成する複数のトランジスタセルのブロッ
クごとに配置されたバラスト抵抗によって、バイアス電
流の増加に負帰還をかけることができる。したがって、
請求項１０記載の半導体装置が奏する効果に加えて、熱
的不均一に起因して電流集中が発生したブロックのバイ
アス電流を制限することにより、特定のトランジスタセ
ルに対する電流集中が発生する前段階において特定ブロ
ックに対する電流集中を回避することができる。この結
果、各トランジスタ素子の増幅特性の安定化および素子
破壊の防止をさらに図ることができる。

【０１７１】請求項１９および２０に記載の半導体装置
は、半導体チップ上の温度上昇の大きい領域に、トラン
ジスタ素子を構成する複数のトランジスタセルのブロッ
クごとにバラスト抵抗を配置して、特定ブロックにおけ
るバイアス電流の増加に負帰還をかけることができる。
この結果、熱的不均一に起因する特定のトランジスタセ
ルに対する電流集中を効率的に抑制して、トランジスタ
素子の増幅特性の安定化および素子破壊の防止を図るこ
とができる。

【図面の簡単な説明】

【図１】ＧＳＭ用電力増幅器の一般的な構成を示す回
路図である。

【図２】実施の形態１に従うバイポーラトランジスタ
の構成を示す回路図である。

【図３】実施の形態１に従うバイポーラトランジスタ
素子のレイアウト例を示す概念図である。

【図４】実施の形態２に従うバイポーラトランジスタ
素子の構成を示す回路図である。

【図５】実施の形態２の変形例に従うバイポーラトラ
ンジスタ素子の構成を示す回路図である。

【図６】実施の形態３に従うバイポーラトランジスタ
素子の構成を示す回路図である。

【図７】アクティブ帰還回路の他の構成例を示す回路
図である。

【図８】アクティブ帰還回路ＡＦＢの第１の配置例を
示す概念図である。

【図９】アクティブ帰還回路ＡＦＢの第２の配置例を
示す概念図である。

【図１０】実施の形態３の変形例１に従うバイポーラ
トランジスタ素子の構成を示す回路図である。

【図１１】実施の形態３の変形例２に従うバイポーラ
トランジスタ素子の構成を示す回路図である。

【図１２】本発明の実施の形態３の変形例３に従うト
ランジスタ素子の構成を示す回路図である。

【図１３】実施の形態４に従うトランジスタ素子の配
置を説明する概念図である。

【図１４】マルチトランジスタセル構成を有するバイ
ポーラトランジスタ素子の構成を示す回路図である。

【図１５】マルチトランジスタセル構成を有するバイ
ポーラトランジスタ素子のレイアウトを示す概念図であ
る。

【図１６】図１５に示したマルチトランジスタセル構
成を有するバイポーラトランジスタ素子におけるベース
電流の分布を示す概念図である。

【図１７】ＨＢＴ素子の典型的なＩｃ−Ｖｃｅ特性と
電力増幅動作時の負荷曲線とを示す図である。

【図１８】携帯電話機における一般的な電力増幅器の
増幅動作を示す図である。

【符号の説明】

１０−１〜１０−ｍ，１１−１〜１１−ｍバイアス電
流供給回路、ＡＦＢ１〜ＡＦＢｍアクティブ帰還回
路、ＣＢＬ共通べース配線、ＣＣＬ共通コレクタ配
線、ＬＢＬ１〜ＬＢＬｍローカルべース配線、ＬＣＬ
１〜ＬＣＬｍローカルコレクタ配線、Ｑ１〜Ｑ３ト
ランジスタ、Ｒｂｂ１〜Ｒｂｂｍバラスト抵抗、Ｔｒ
１１〜Ｔｒｍｎトランジスタセル。

フロントページの続きＦターム(参考） 5J069 AA01 AA41 CA57 FA10 FA17 HA02 HA04 HA06 HA24 HA25 HA29 KA12 KA68 MA13 MA21 QA04 SA13 TA02 5J090 AA01 AA04 AA41 CA57 DN02 FA10 FA17 HA02 HA04 HA06 HA24 HA25 HA29 KA12 KA68 MA13 MA21 MN02 NN06 QA04 SA13 TA02 TA06 5J091 AA01 AA04 AA41 CA57 FA10 FA17 HA02 HA04 HA06 HA24 HA25 HA29 KA12 KA68 MA13 MA21 QA04 SA13 TA02 TA06 UW08

Claims

【特許請求の範囲】

【請求項１】単一のバイポーラトランジスタ素子を形
成するための、複数のブロックに分割して配置された複
数のトランジスタセルと、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のベース領域と電気的に結合される複数の第１の配線
と、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のコレクタ領域およびエミッタ領域の一方と電気的に結
合される複数の第２の配線と、前記複数のトランジスタセルの各々の前記コレクタ領域
およびエミッタ領域の他方と電気的に結合される基準電
圧配線と、前記複数のブロックに対応してそれぞれ設けられ、各々
が前記複数の第１の配線のうちの対応する１本に対して
バイアス電流を供給する複数のバイアス電流供給回路と
を備え、各前記バイアス電流供給回路は、前記バイアス電流が増
加した場合には、前記バイアス電流の供給量を減少させ
る、半導体装置。
【請求項２】各前記バイアス電流供給回路は、ベース領域に所定の制御電圧を受けて、前記バイアス電
流を発生するための電源電圧と前記バイアス電流を供給
するノードとの間に電気的に結合されるバイアス制御ト
ランジスタと、前記バイアス電流の増加に応じて、前記バイアス制御ト
ランジスタの電流駆動能力を低下させるためのバイアス
調整部とを含む、請求項１記載の半導体装置。
【請求項３】前記半導体装置は、さらに、前記複数のブロックに対応してそれぞれ設けられ、各々
が、対応する前記ノードと前記複数の第１の配線のうち
の対応する１本との間に電気的に結合され、前記バイア
ス電流の高周波成分を減衰させるための複数の高周波減
衰部を備える、請求項２記載の半導体装置。
【請求項４】前記半導体装置は、さらに、前記複数のブロックに対応してそれぞれ設けられ、各々
が、前記複数のバイアス供給回路のうちの対応する１つ
によって前記バイアス電流が供給されるノードと前記複
数の第１の配線のうちの対応する１本との間に電気的に
結合される複数のバラスト抵抗を備え、各前記バイアス電流供給回路は、ベース領域に所定の制御電圧を受けて、前記バイアス電
流を発生するための電源電圧と前記ノードとの間に電気
的に結合されるバイアス制御トランジスタとを含む、請
求項１記載の半導体装置。
【請求項５】前記複数のブロックに対応してそれぞれ
設けられ、各々が、複数の第２の配線のうちの対応する
１本と所定の内部ノードとの電圧差が所定電圧を超えた
場合において、対応する前記第２の配線と前記内部ノー
ドとの間を電気的に結合するための複数の帰還回路をさ
らに備える、請求項３または４に記載の半導体装置。
【請求項６】単一のバイポーラトランジスタ素子を形
成するための、複数のブロックに分割して配置された複
数のトランジスタセルと、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のベース領域と電気的に結合される複数の第１の配線
と、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のコレクタ領域およびエミッタ領域の一方と電気的に結
合される複数の第２の配線と、前記複数のトランジスタセルの各々の前記コレクタ領域
およびエミッタ領域の他方と電気的に結合される基準電
圧配線と、前記複数のブロックに対応してそれぞれ設けられ、各々
が、複数の第２の配線のうちの対応する１本と所定の内
部ノードとの電圧差が所定電圧を超えた場合において、
対応する前記第２の配線と前記内部ノードとの間を電気
的に結合するための複数の帰還回路とを備える、半導体
装置。
【請求項７】前記複数の帰還回路の各々は、前記対応する第２の配線と前記内部ノードとの間に電気
的に結合される帰還トランジスタと、前記内部ノードと前記帰還トランジスタのベース領域と
の間の電圧差を、前記対応する第２の配線と前記内部ノ
ードとの間の電圧差に応じて設定する電圧調整部とを含
み、各前記帰還回路は、対応する各前記ブロックにおいて、
動作時における温度上昇が他の領域と比較して大きい領
域に配置される、請求項６記載の半導体装置。
【請求項８】各前記帰還回路は、対応する各前記ブロ
ックの中央部付近に配置される、請求項７記載の半導体
装置。
【請求項９】前記複数のブロックに対して共通に配置
され、前記複数の第１の配線の各々に対してバイアス電
流を供給するためのバイアス供給回路と、前記複数のブロックに対応してそれぞれ設けられ、各々
が前記バイアス供給回路と前記複数の第１の配線のうち
の対応する１本との間に電気的に結合される複数のバラ
スト抵抗とをさらに備える、請求項６記載の半導体装
置。
【請求項１０】半導体チップ上に形成される半導体装
置であって、段階的に信号増幅を行なうための複数のバイポーラトラ
ンジスタ素子を備え、前記複数のバイポーラトランジスタ素子のそれぞれは、
前段側から順に、前記半導体チップ上において温度上昇
のより大きい領域に配置される、半導体装置。
【請求項１１】前記複数のバイポーラトランジスタ素
子のうちの初段のバイポーラトランジスタ素子は、前記
半導体チップの最中央部に配置され、前記複数のバイポーラトランジスタ素子のうちの最終段
のバイポーラトランジスタ素子は、前記半導体チップの
外周部に配置される、請求項１０記載の半導体装置。
【請求項１２】前記複数のバイポーラトランジスタ素
子のうちの前記最終段を含む少なくとも１つのバイポー
ラトランジスタ素子の各々は、前記少なくとも１つのバイポーラトランジスタ素子を形
成するための、複数のブロックに分割して配置された複
数のトランジスタセルと、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のベース領域と電気的に結合される複数の第１の配線
と、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のコレクタ領域およびエミッタ領域の一方と電気的に結
合される複数の第２の配線と、前記複数のトランジスタセルの各々の前記コレクタ領域
およびエミッタ領域の他方と電気的に結合される基準電
圧配線と、前記複数のブロックに対応してそれぞれ設けられ、各々
が前記複数の第１の配線のうちの対応する１本に対して
バイアス電流を供給する複数のバイアス電流供給回路と
を含み、各前記バイアス電流供給回路は、前記バイアス電流が増
加した場合には、前記バイアス電流の供給量を減少させ
る、請求項１０記載の半導体装置。
【請求項１３】前記少なくとも１つのバイポーラトラ
ンジスタ素子の各々は、さらに、前記複数のブロックに対応してそれぞれ設けられ、各々
が、前記複数のバイアス供給回路のうちの対応する１つ
によって前記バイアス電流が供給されるノードと前記複
数の第１の配線のうちの対応する１本との間に電気的に
結合され、前記バイアス電流の高周波成分を減衰させる
ための複数の高周波減衰部を含み、各前記バイアス電流供給回路は、ベース領域に所定の制御電圧を受けて、前記バイアス電
流を発生するための電源電圧と前記バイアス電流を供給
するノードとの間に電気的に結合されるバイアス制御ト
ランジスタと、前記バイアス電流の増加に応じて、前記バイアス制御ト
ランジスタの電流駆動能力を低下させるためのバイアス
調整部とを有する、請求項１２記載の半導体装置。
【請求項１４】前記少なくとも１つのバイポーラトラ
ンジスタ素子の各々は、さらに、前記複数のブロックに対応してそれぞれ設けられ、各々
が、前記複数のバイアス供給回路のうちの対応する１つ
によって前記バイアス電流が供給されるノードと前記複
数の第１の配線のうちの対応する１本との間に電気的に
結合される複数のバラスト抵抗を含み、各前記バイアス電流供給回路は、ベース領域に所定の制御電圧を受けて、前記バイアス電
流を発生するための電源電圧と前記ノードとの間に電気
的に結合されるバイアス制御トランジスタを有する、請
求項１２記載の半導体装置。
【請求項１５】少なくとも１つのバイポーラトランジ
スタ素子の各々は、前記複数のブロックに対応してそれぞれ設けられ、各々
が、複数の第２の配線のうちの対応する１本と所定の内
部ノードとの電圧差が所定電圧を超えた場合において、
対応する前記第２の配線と前記内部ノードとの間を電気
的に結合するための複数の帰還回路をさらに含む、請求
項１３もしくは１４に記載の半導体装置。
【請求項１６】前記複数のバイポーラトランジスタ素
子のうちの前記最終段を含む少なくとも１つのバイポー
ラトランジスタ素子の各々は、前記少なくとも１つのバイポーラトランジスタ素子を形
成するための、複数のブロックに分割して配置された複
数のトランジスタセルと、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のベース領域と電気的に結合される複数の第１の配線
と、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のコレクタ領域およびエミッタ領域の一方と電気的に結
合される複数の第２の配線と、前記複数のトランジスタセルの各々の前記コレクタ領域
およびエミッタ領域の他方と電気的に結合される基準電
圧配線と、前記複数のブロックに対応してそれぞれ設けられ、各々
が、複数の第２の配線のうちの対応する１本と所定の内
部ノードとの電圧差が所定電圧を超えた場合において、
対応する前記第２の配線と前記内部ノードとの間を電気
的に結合するための複数の帰還回路とを含む、請求項１
０記載の半導体装置。
【請求項１７】前記少なくとも１つのバイポーラトラ
ンジスタ素子の各々は、前記複数のブロックに対して共通に配置され、前記複数
の第１の配線の各々に対してバイアス電流を供給するた
めのバイアス供給回路と、前記複数のブロックに対応してそれぞれ設けられ、各々
が前記バイアス供給回路と前記複数の第１の配線のうち
の対応する１本との間に電気的に結合される複数のバラ
スト抵抗とをさらに含む、請求項１６記載の半導体装
置。
【請求項１８】前記複数のバイポーラトランジスタ素
子のうちの前記最終段を含む少なくとも１つのバイポー
ラトランジスタ素子の各々は、前記少なくとも１つのバイポーラトランジスタ素子を形
成するための、複数のブロックに分割して配置された複
数のトランジスタセルと、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のベース領域と電気的に結合される複数の第１の配線
と、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のコレクタ領域およびエミッタ領域の一方と電気的に結
合される複数の第２の配線と、前記複数のトランジスタセルの各々の前記コレクタ領域
およびエミッタ領域の他方と電気的に結合される基準電
圧配線と、前記複数のブロックに対して共通に配置され、前記複数
の第１の配線の各々に対してバイアス電流を供給するた
めのバイアス供給回路と、前記複数のブロックに対応してそれぞれ設けられ、各々
が前記バイアス供給回路と前記複数の第１の配線のうち
の対応する１本との間に電気的に結合される複数のバラ
スト抵抗をさらに含む、請求項１０記載の半導体装置。
【請求項１９】半導体チップ上に形成される半導体装
置であって、単一のバイポーラトランジスタ素子を形成するための、
複数のブロックに分割して配置される複数のトランジス
タセルと、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のベース領域と電気的に結合される複数の第１の配線
と、前記複数のブロックに対応してそれぞれ設けられ、対応
する前記ブロックに属する前記トランジスタセルの各々
のコレクタ領域およびエミッタ領域の一方と電気的に結
合される複数の第２の配線と、前記複数のトランジスタセルの各々の前記コレクタ領域
およびエミッタ領域の他方と電気的に結合される基準電
圧配線と、前記複数のブロックに対応してそれぞれ設けられ、各々
が前記バイアス供給回路と前記複数の第１の配線のうち
の対応する１本との間に電気的に結合される複数のバラ
スト抵抗とを備え、前記複数のバラスト抵抗は、前記半導体チップ上におい
て、前記複数のトランジスタセルが配置される領域より
も温度上昇が大きい領域に配置される、半導体装置。
【請求項２０】前記複数のブロックは、第１および第
２の方向に沿って行列状に配置され、前記複数のバラスト抵抗の各々は、前記複数のブロック
のうちの対応する１つと、前記第１の方向に沿って前記
対応する１つのブロックと隣接する他の前記ブロックと
の間の領域に配置される、請求項１９記載の半導体装
置。