KR20180133118A - 반도체 소자 - Google Patents

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KR20180133118A
KR20180133118A KR1020170069659A KR20170069659A KR20180133118A KR 20180133118 A KR20180133118 A KR 20180133118A KR 1020170069659 A KR1020170069659 A KR 1020170069659A KR 20170069659 A KR20170069659 A KR 20170069659A KR 20180133118 A KR20180133118 A KR 20180133118A
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Abstract

실시예는 기판; 및 상기 기판 상에 배치되는 반도체 구조물;을 포함하고, 상기 반도체 구조물은, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 상에 배치되고 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 더 포함하고, 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 광흡수층;을 포함하고, 상기 광흡수층은 상면의 면적 대비 상기 광흡수층의 상면의 외곽 길이의 비율이 1.2 내지 1.5인 반도체 소자를 개시한다.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 수광 소자의 경우 빛을 흡수하여 광 전류를 생성하기 때문에 빛에 대한 민감도를 향상시킬 필요가 있다.
실시예는 플립칩 타입의 반도체 소자를 제공한다.
또한, 다크 커런트(dark current)가 감소된 반도체 소자를 제공한다.
또한, 반응 감응도가 개선된 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 반도체 소자는 기판; 및 상기 기판 상에 배치되는 반도체 구조물;을 포함하고, 상기 반도체 구조물은, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 광흡수층;을 포함하고, 상기 광흡수층은 상면의 최대 면적 대비 상기 광흡수층의 상면의 최대외곽 길이의 비율이 1.25 내지 1.5이다.
상기 광흡수층의 상면은 원형일 수 있다.
상기 기판과 상기 제1 도전형 반도체층 사이에 필터층을 더 포함할 수 있다.
상기 제1 도전형 반도체층 상에 배치되고 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 더 포함할 수 있다.
상기 제1 전극과 상기 광흡수층의 상면 사이의 최소 간격은 5um 이상일 수 있다.
상기 제2 전극의 상면은 상기 제2 도전형 반도체층 상면과 동일한 면적일 수 있다.
상기 제1 전극은 상기 광흡수층과 이격되며 상기 광흡수층을 감싸는 형상일 수 있다.
상기 제1 전극은 집게 형상일 수 있다.
상기 제1 전극, 상기 제2 전극 상에 배치되는 절연층을 더 포함하고, 상기 절연층은 상기 제1 전극 상에 배치된 제1 리세스; 및 상기 제2 전극 상에 배치된 제2 리세스를 포함할 수 있다.
상기 제1 리세스에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및 상기 제2 리세스에 배치되어 상기 제2 전극과 전기적으로 연결되는 제2 패드를 더 포함할 수 있다.
상기 제2 패드는 상기 반도체 구조물의 두께 방향으로 상기 제1 전극과 중첩되지 않을 수 있다.
상기 제1 패드는 상기 제1 전극 상의 일부 영역에 배치되어 상기 제1 전극과 상기 반도체 구조물의 두께 방향으로 중첩될 수 있다.
본 발명의 실시예에 따른 센서는 하우징; 상기 하우징 내에 배치되고 자외선 광을 방사하는 제1 반도체 소자; 및 상기 하우징 내에 배치되는 제2 반도체 소자;을 포함하고, 상기 제2 반도체 소자는, 기판; 및 상기 기판 상에 배치되는 반도체 구조물;을 포함하고, 상기 반도체 구조물은, 제1 도전형 반도체층; 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 광흡수층;을 포함하고, 상기 광흡수층은 상면의 최대 면적 대비 상기 광흡수층의 상면의 최대외곽 길이의 비율이 1.25 내지 1.5이다.
실시예에 따르면, 반도체 소자를 플립칩 형태로 구현할 수 있다.
또한, 다크 커런트가 감소된 반도체 소자를 제작할 수 있다.
또한, 반응 감응도가 개선된 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 실시예에 따른 반도체 소자의 상면도이고,
도 2는 도 1에서 AA'의 단면도이고,
도 3은 실시예에 따른 반도체 소자와 제1 전극 및 제2 전극 간의 거리를 도시한 도면이고,
도 4는 도 3에서 BB'의 평면도를 도시한 도면이고,
도 5는 동일 면적의 광흡수층의 면적 대비 다양한 광흡수층의 둘레길이 갖는 각 반도체 소자를 나타낸 도면이고,
도 6은 도 5에서 각 반도체 소자의 다크 커런트를 나타낸 도면이고,
도 7은 다양한 광흡수층의 면적 대비 둘레길이 비를 갖는 각 반도체 소자를 나타낸 도면이고,
도 8은 도 7에서 각 반도체 소자의 다크 커런트를 나타낸 도면이고,
도 9는 도 7에서 각 반도체 소자의 게인(gain)을 나타낸 도면이고,
도 10은 반도체 소자의 광흡수층 면적에 대한 포토 커런트를 나타낸 도면이고,
도 11은 광흡수층과 제1 전극 사이의 다양한 거리를 도시한 도면이고,
도 12는 도 11에서 다양한 거리에 따른 다크 커런트롤 도시한 도면이고,
도 13은 광흡수층과 제2 전극 사이의 다양한 거리를 도시한 도면이고,
도 14는 도 13 에서 다양한 거리에 따른 다크 커런트를 도시한 도면이고,
도 15a 내지 도 15f는 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면이고,
도 16은 다른 실시예에 따른 반도체 소자를 나타낸 도면이고,
도 17은 실시예에 다른 센서를 도시한 도면이고,
도 18는 실시예에 따른 전자 제품을 도시한 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층(광흡수층) 및 제 2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 수광소자일 수 있다.
수광소자는 광자의 에너지를 열 에너지로 변환하는 열소자, 또는 광자의 에너지를 전기 에너지로 변환하는 광전소자 등을 포함할 수 있다. 특히, 광전소자는 광흡수층에서 광흡수층 물질이 갖는 에너지 밴드갭 이상의 광 에너지를 흡수하여 전자와 정공을 발생시킬 수 있다. 그리고 광전소자의 외부에서 가해지는 전기장에 의하여 전자와 정공이 이동함으로써 전류가 발생될 수 있다.
본 실시예에 따른 반도체 소자는 APD(Avalanche PhotoDiode)일 수 있다. APD는 제1, 2 도전형 반도체층 사이에 높은 전계를 갖는 증폭층을 더 포함할 수 있다. 증폭층으로 이동된 전자 또는 정공은 높은 전계에 의하여 그 주변의 원자들과 충돌함으로써 새로운 전자와 정공을 만들고, 이러한 과정의 반복으로 전류가 증폭될 수 있다. 따라서, APD는 소량의 광에 의해서도 민감하게 반응 가능하므로, 고감도의 센서나 장거리 통신 등에 이용될 수 있다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
도 1은 실시예에 따른 반도체 소자의 상면도이고, 도 2는 도 1에서 AA'의 단면도이다.
먼저, 도 2를 참조하면, 실시예에 따른 반도체 소자(100)는 기판(110), 버퍼층(115), 반도체 구조물(120), 제1 전극(131), 제2 전극(132), 커버층(133), 제1 패드(141), 제2 패드(142) 및 절연층(150)을 포함할 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판(110)일 수 있다. 예컨대, 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다.
기판(110)을 통해 광이 반도체 구조물(120)로 제공될 수 있다. 기판(110)은 두께(d1)가 250um 내지 450um일 수 있다. 다만, 이러한 두께에 특별히 제한되는 것은 아니다.
버퍼층(115)은 기판(110) 상에 배치될 수 있다. 버퍼층(115)은 기판(110)과 반도체 구조물(120) 사이의 격자 상수 차이에 따라 발생하는 변형을 완화시킬 수 있다.
버퍼층(115)은 기판(110)이 포함하는 물질의 확산을 방지할 수 있다. 이를 위해, 버퍼층(115)은 두께(d2)가 3um 내지 5um일 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 여기서 두께는 반도체 구조물(120)의 두께 방향이다.
버퍼층(115)은 AlN, AlAs, GaN, AlGaN 및 SiC 중 선택된 하나 또는 이들의 이중층 구조를 포함할 수 있다. 또한, 버퍼층(115)은 경우에 따라 생략될 수 있다. 또한, 경우에 따라 버퍼층(115) 상에 초격자 구조가 배치될 수도 있다.
반도체 구조물(120)은 기판(110)(또는 버퍼층(115)) 상에 배치될 수 있다. 반도체 구조물(120)은 필터층(121), 제1 도전형 반도체층(122), 광흡수층(123), 제2 도전형 반도체층(124)을 포함할 수 있다.
필터층(121)은 기판(110) 및 버퍼층(115)을 통해 수광되는 광 중 소정의 파장 이하의 광을 통과하고, 소정의 파장보다 큰 광은 필터링할 수 있다. 필터층(121)은 280nm의 중심 파장을 갖는 UV-C 광을 필터링할 수 있다. 예컨대, 필터층(121)은 UV-C 광의 중심 파장에 대해 일정 비율의 파장 대역의 광을 필터링할 수 있다. 이러한 구성에 의하여, 필터층(121)은 곰팡이 등에 조사되는 UV-C광을 필터링하고 곰팡이로부터 발생하는 형광의 파장 대역의 광을 통과시킬 수 있다.
필터층(121)은 Al을 포함할 수 있다. 그리고 필터층(121)은 흡수되는 광의 파장대역에 따라 Al 조성이 다양할 수 있다. 예컨대, 실시예에 따른 반도체 소자(100)의 필터층(121)은 Al 조성이 15%로 320nm 이하의 광은 흡수할 수 있다. 이러한 구성에 의하여, 320nm보다 큰 파장의 광은 필터층(121)을 통과할 수 있다.
즉, 필터층(121)은 원하는 파장보다 작은 파장을 갖는 광이 광흡수층(123)에 흡수되지 않도록, 원하는 파장 보다 작은 파장을 갖는 광을 필터링하도록 밴드갭을 가질 수 있다.
다만, 필터층(121)은 이러한 파장에 한정되어 광을 필터링하는 것은 아니며, 광흡수층(123)에서 흡수하는 광의 파장에 따라 가변적으로 필터링되는 파장 대역을 가질 수 있다. 예시적으로, 필터층(121)은 광흡수층(123)의 흡수 파장에 맞춰 두께, 조성을 조절될 수 있다. 이러한 경우, 필터층(121)은 광흡수층(123)의 파장 대역보다 큰 파장 대역의 광을 통과시킬 수 있다.
또한, 필터층(121)은 도핑되지 않은 층으로 상부에 배치된 제1 도전형 반도체층(122)의 성장 조건을 개선하여, 격자 부정합을 완화할 수 있다.
필터층(121)은 두께(d3)가 0.45um 내지 0.55um일 수 있다. 다만, 이러한 두께에 특별히 제한되는 것은 아니다.
제1 도전형 반도체층(122)은 필터층(121) 상에 배치될 수 있다. 제1 도전형 반도체층(122)에는 상기에서 언급한 제1 도펀트가 도핑될 수 있다. 즉, 제1 도전형 반도체층(122)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 반도체층(122)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
제1 도전형 반도체층(122)은 저 저항층으로 전극과 접촉하는 컨택층일 수 있다. 이에 따라, 메사 식각은 제1 도전형 반도체층(122)의 일부 영역까지 이루어질 수 있다. 즉, 메사 식각은 제2 도전형 반도체층(124), 광흡수층(123) 및 제1 도전형 반도체층(122)의 일부 영역까지 이루어질 수 있다. 이로써, 메사 식각이 이루어지는 두께는 제2 도전형 반도체층(124), 광흡수층(123) 및 제1 도전형 반도체층(122)의 두께(d4 내지 d7)보다 작을 수 있다. 예컨대, 메사 식각이 이루어지는 두께는 제2 반도체층의 두께(d7), 광흡수층(123)의 두께(d6) 및 제1 도전형 반도체층(122)의 일부 두께(d5)와 동일할 수 있다.
또한, 제1 도전형 반도체층(122)은 2차 필터링을 수행할 수 있다. 예시적으로, 제1 도전형 반도체층(122)은 필터층(121)에서 필터링 되지 않은 320nm 이하의 광을 흡수하여 광흡수층(123)에 320nm보다 큰 파장의 광을 통과시켜 필터층(121)의 필터 기능을 보완할 수 있다.
또한, 제1 도전형 반도체층(122)은 두께(d4+d5)가 0.9um 내지 1.1um일 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
광흡수층(123)은 i형 반도체층일 수 있다. 즉, 광흡수층(123)은 진성(intrinsic) 반도체층을 포함할 수 있다. 여기서, 진성 반도체층이란, 언도프드(Undoped) 반도체층 또는 비의도적 도핑(Unintentionally doped) 반도체층일 수 있다.
비의도적 도핑 반도체층이란, 반도체층의 성장 공정에서 도펀트 예를 들어, 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생한 것을 의미할 수 있다. 이 때, N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조공정에서 의도하지 않았더라도, n-형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다. 광흡수층(123)의 일부 영역까지는 확산에 의해 도펀트가 도핑될 수도 있다.
광흡수층(123)에서는 반도체 소자(100)로 입사된 광의 흡수가 이루어질 수 있다. 즉, 광흡수층(123)은, 광흡수층(123) 형성 물질의 에너지 밴드갭 이상의 에너지를 갖는 광을 흡수하여 전자와 정공을 포함하는 캐리어(carrier)를 생성할 수 있다. 반도체 소자(100)는 캐리어들의 이동에 의하여 전류가 흐를 수 있다.
즉, 광흡수층(123)은 전체적으로 고갈된 모드일 수 있다. 역 바이어스는 공핍 영역을 형성하고, 흡수 영역을 통해 흡수된 광들이 공핍 영역에서 확장될 수 있다. 그리고 흡수된 광은 전자-정공 쌍을 공핍 영역에서 생성할 수 있다. 그리고 각각의 캐리어는 충분한 양을 얻어 이온화에 영향을 주는 정도의 전기장(Electric field)를 드리프트 할 수 있다. 이러한 과정을 통해 캐리어는 전기장에 의한 높은 전기장이 걸리는 영역으로 드리프트된다. 그리고 애벌런치 영역이라 불리는 지점에서 캐리어는 이온화 충격을 통해 추가 전자-홀 쌍을 생성하고, 생성된 전자-홀은 다시 연쇄 반응을 제공한다. 구체적으로 이동된 캐리어는 그 주변의 원자들과 충돌하여 새로운 전자, 정공의 캐리어들을 생성하고, 이들이 다시 주변의 원자들과 충돌하여 캐리어를 생성함으로써 캐리어의 증배 작용이 이루어질 수 있다
이에, 광흡수층(123)은 전류가 증폭되는 현상인 애벌런치(Avalanche) 기능을 가질 수 있다. 이러한 구성에 의하여, 실시예에 따른 반도체 소자(100)는 광흡수층(123)에 의하여 낮은 에너지를 갖는 광이 입사되더라도, 캐리어의 증폭에 의하여 전류를 증폭시킬 수 있다. 다시 말해서, 낮은 에너지의 광을 검출할 수 있어 수광 감도가 향상될 수 있다.
한편, 광흡수층(123)이 Al을 더 포함함으로써, 증폭 효과가 보다 향상될 수 있다. 즉, 광흡수층(123)에 포함된 Al에 의하여 광흡수층(123) 내의 전계가 더 커질 수 있다.
예컨대, 광흡수층(123)에서 가장 높은 전계를 가질 수 있다. 따라서, 광흡수층(123)의 높은 전계에 의하여 캐리어의 가속에 유리하며, 캐리어 및 전류의 증폭 작용이 보다 효과적으로 이루어질 수 있다.
광흡수층(123)은 두께(d6)가 500nm 내지 2000nm일 수 있다. 예컨대, 광흡수층(123)의 두께가 500um다 작을 경우, 그만큼 캐리어의 증폭이 이루어질 수 있는 공간이 작아져 증폭 효과의 향상이 미미할 수 있다. 광흡수층(123)의 두께(d6)가 2000㎚보다 클 경우, 전계가 작아지고 음(-)의 전계가 형성될 수 있다. 다만, 이것으로 본 발명을 한정하지는 않는다.
제2 도전형 반도체층(124)은 광흡수층(123) 상에 배치될 수 있다. 제2 도전형 반도체층(124)에는 제2 도펀트가 도핑될 수 있다. 여기서, 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(124)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 제2 도전형 반도체층(124)은 두께(d7)가 300㎚ 내지 400㎚일 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
본 발명의 실시예에 따른 반도체 구조물(120)은 제1 도전형 반도체층(122)에 의하여 nin 다이오드와 nip 다이오드가 서로 접합된 구조를 가질 수 있다.
또한, 일반적으로, i형 반도체층은 n형 반도체층 및 p형 반도체층보다 높은 저항값을 가짐으로써 높은 전계를 형성할 수 있다. 또한, n형 반도체층과 p형 반도체층 중 p형 반도체층이 보다 높은 저항값을 가져 보다 높은 전계를 형성할 수 있다. 따라서, 보다 높은 전계를 형성하는 p형 반도체층과 인접한 영역에서 캐리어의 증폭이 이루어지도록 하는 것이 유리할 수 있다.
제1 전극(131)은 제1 도전형 반도체층(122) 상에 배치될 수 있다. 제1 전극(131)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
제2 전극(132)은 제2 도전형 반도체층(124) 상에 배치될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(124)과 전기적으로 연결될 수 있다. 제2 전극(132)은 제1 전극(131)과 동일한 재질로 형성될 수 있다. 예컨대, 제2 전극(132)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되는 않는다.
커버층(133)은 제2 전극(132) 상에 일부 배치될 수 있다. 커버층(133)은 제2 전극(132)으로 제공되는 전류의 스프레딩을 향상시킬 수 있다. 이러한 구성에 의하여, 커버층(133)은 반응감도를 향상시킬 수 있다. 커버층(133)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
제1 패드(141)는 제1 전극(131) 상에 배치될 수 있다. 제1 패드(141)는 제1 전극(131)의 일부 영역 상에 배치될 수 있다. 제1 패드(141)는 제1 전극(131)과 전기적으로 연결되어, 반도체 소자(100)와 외부 회로를 전기적으로 연결할 수 있다.
제1 패드(141)는 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
제2 패드(142)는 제2 전극(132)(또는 커버층(133)) 상에 배치될 수 있다. 제2 패드(142)는 제2 전극(132)(또는 커버층(133)) 상의 일부 영역에 배치될 수 있다. 제2 패드(142)는 제2 전극(132)과 전기적으로 연결되어 반도체 소자(100)와 외부 회로와 전기적으로 연결할 수 있다.
제2 패드(142)는 제1 패드(141)와 동일하게 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
절연층(150)은 제1 도전형 반도체층(122), 광흡수층(123), 제2 도전형 반도체층(124)을 덮을 수 있다. 또한, 절연층(150)은 제1 전극(131)을 일부 덮을 수 있다. 이러한 구성에 의하여, 절연층(150)은 제1 전극(131) 상에 제1 리세스(H1)를 형성할 수 있다. 제1 리세스(H1)를 통해 제1 전극(131)과 제1 패드(141)는 전기적으로 연결될 수 있다.
도 1을 참조하면, 제1 전극(131) 상의 일부 영역에 제1 패드(141)가 배치될 수 있으며, 제1 전극(131)은 제1 리세스(H1)를 통해 제1 패드(141)와 전기적으로 연결될 수 있다. 제1 리세스(H1)는 복수 개일 수 있으며, 개수에 한정하지 않는다.
또한, 절연층(150)은 제2 전극(132)(또는 커버층(133))의 일부를 덮을 수 있다. 이러한 구성에 의하여, 절연층(150)은 제2 전극(132)(또는 커버층(133)) 상에 제2 리세스(H2)를 형성할 수 있다. 제2 리세스(H2)를 통해 제2 전극(132)과 제2 패드(142)는 전기적으로 연결될 수 있다.
절연층(150)은 제1 전극(131)을 제2 도전형 반도체층(124) 또는 제2 전극(132)과 전기적으로 직접 접촉되는 것을 방지할 수 있다. 즉, 절연층(150)은 제1 전극(131)과 제2 전극(132) 사이를 절연시킬 수 있다.
절연층(150)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다.
구체적으로, 제1 전극(131)은 메사된 제1 도전형 반도체층(122), 광흡수층(123), 제2 도전형 반도체층(124)을 둘러싸는 형상일 수 있다. 예컨대, 제1 전극(131)은 메사된 제1 도전형 반도체층(122)을 둘러싸도록 집게 형상일 수 있다.
또한, 반도체 소자(100) 상에서 제1 전극(131) 상에 배치된 제1 패드(141)와 제2 전극(132) 상에 배치된 제2 패드(142)는 반도체 소자(100)의 중앙에 배치된 제1 도전형 반도체층(122), 광흡수층(123), 및 제2 도전형 반도체층(124)에 대해 마주보도록 위치할 수 있다. 즉, 즉, 제1 패드(141)는 제2 패드(142)와 이격 배치되어 전기적으로 분리될 수 있다.
또한, 제1 패드(141)는 제1 전극(131)과 반도체 구조물(120)의 두께 방향으로 중첩되며, 제2 패드(142)는 제2 전극(132)과 반도체 구조물(120) 두께 방향으로 일부 중첩될 수 있다.
또한, 제2 패드(142)는 반도체 구조물(120)의 두께 방향으로 제1 전극(131)과 중첩되지 않는다. 예컨대, 제1 전극(131)은 집게 형상이고, 집게 형상의 양단이 서로 이격될 수 있다. 그리고 제2 패드(142)는 집게 형상의 양단 사이의 이격된 공간으로 연장 형성될 수 있다. 이러한 구성에 의하여, 제2 패드(142)와 제1 전극(131)은 전기적으로 분리될 수 있다.
또한, 메사 식각이 이루어진 제1 도전형 반도체층(122), 광흡수층(123) 및 제2 도전형 반도체층(124)은 원형일 수 있다. 이러한 구성은 메사 식각에 의해 형성될 수 있다. \자세한 설명은 이하, 도 5 내지 도 6에서 설명하겠다.
도 3은 실시예에 따른 반도체 소자와 제1 전극 및 제2 전극 간의 거리를 도시한 도면이고, 도 4는 도 3에서 BB'의 평면도를 도시한 도면이다.
도 3 및 도 4를 참조하면, 앞서 설명한 바와 같이 광흡수층(123)의 상면은 원형 형상일 수 있다. 광흡수층(123)의 상면의 지름(L1)은 280um 내지 320um일 수 있다. 그리고 이하에서, 광흡수층(123)의 상면의 최대 외곽 길이는 R1이며, 광흡수층(123) 상면의 최대면적은 S1으로 설명한다.
또한, 반도체 소자(100)는 전체 폭(L2)이 900um 내지 1000um일 수 있다. 여기서, 폭은 반도체 구조물(120)의 두께 방향과 수직한 방향일 수 있다.
반도체 소자(100)는 웨이퍼 상에 형성된 복수 개의 반도체 소자(100) 중 하나일 수 있으며, 상기 반도체 소자(100)의 전체 폭은 이에 한정되지 않으며, 다양하게 적용될 수 있다. 예컨대, 상기 구성은 수 마이크로 단위 또는 수 미리 단위의 크기 스케일링을 갖는 반도체 소자(100)로도 적용될 수 있다.
또한, 제1 전극(131)과 광흡수층(123) 상면 사이의 최소 폭(L3)는 5um이상일 수 있다. 다만, 이러한 길이에 한정되는 것은 아니나, 제1 전극(131)과 광흡수층(123) 상면 상면 사이의 최소 폭(L3)은 반도체 공정 상 설계가 어려운 한계가 존재한다.
제2 전극(132)은 제2 도전형 반도체층(124) 상면 일부에 배치될 수 있다. 다만, 이러한 배치에 한정되는 것은 아니며, 제2 전극(132)은 제2 도전형 반도체층(124) 상면과 동일한 면적을 가질 수 있다. 예컨대, 제2 도전형 반도체층(124) 상에 제2 전극(132)이 배치되고 메사 식각이 제2 전극(132) 상에서 이루어지는 경우 제2 전극(132)의 하면과 제2 도전형 반도체층(124) 상면은 동일면을 이룰 수 있다. 이러한 구성에 의하여, 제2 전극(132)에 의한 단위 면적당 전류가 커져 게인이 개선될 수 있다. 이하에서, 게인은 반도체 소자(100)에서 제로 바이어스 인가시 전류(또는 전압) 대비 소정의 역 바이어스 인가시 전류(또는 전압)의 비일 수 있다.
또한, 반도체 소자(100)는 제2 전극(132)과 광흡수층(123) 상면 사이에 최소 폭(L4)을 가질 수 있다. 예컨대, 메사 식각이 90도 내로 이루어지는 경우, 메사 식각 각도에 의해 제2 전극(132)과 광흡수층(123) 상면 사이에 최소 폭(L4)이 형성될 수 있다. 이로써, 제2 전극(132)과 광흡수층(123) 상면 사이의 최소 폭(L4)은 수 나노미터로 형성될 수 있다.
도 5는 동일 면적의 광흡수층의 면적 대비 다양한 광흡수층의 둘레길이 갖는 각 반도체 소자를 나타낸 도면이고, 도 6은 도 5에서 각 반도체 소자의 다크 커런트를 나타낸 도면이다.
도 5를 참조하면, 도 5에서 (a) 내지 (d)는 광흡수층 상면의 최대 면적은 동일하나, 광흡수층 상면의 최대 외곽 길이가 상이한 반도체 소자를 도시한다.
도 5(a)는 광흡수층 상면이 정사각형 형상인 반도체 소자에 관한 것으로, 광흡수층의 상면의 최대 면적은 200*200um2이고, 광흡수층 상면의 최대 외곽 둘레는 782.8um이다. (최대 외곽 둘레는 최대 외곽 길이를 의미한다)
또한, 도 5(b)는 광흡수층 상면이 직사각형 형상인 반도체 소자에 관한 것으로, 광흡수층의 상면의 최대 면적은 100*400um2이고, 광흡수층 상면의 최대 외곽 둘레는 982.8um이다.
그리고 도 5(c)는 광흡수층 상면이 직사각형 형상인 반도체 소자에 관한 것으로, 도 5(c)는 도 5(b)보다 가로 또는 세로 중 어느 하나는 커지고 다른 하나는 작아진 광흡수층 상면을 가진다. 도 5(c)에서 광흡수층의 상면의 최대 면적은 66.67*600um2이고, 광흡수층 상면의 최대 외곽 둘레는 1316.2um이다.
그리고 도 5(d)는 광흡수층 상면이 직사각형 형상인 반도체 소자에 관한 것으로, 도 5(d)는 도 5(c)보다 가로 또는 세로 중 어느 하나는 커지고 다른 하나는 작아진 광흡수층 상면을 가진다. 도 5(d)에서 광흡수층의 상면의 최대 면적은 50*800um2이고, 광흡수층 상면의 최대 외곽 둘레는 1682.8um이다.
도 6을 참조하면, 반도체 소자에서 광흡수층의 상면의 최대 외곽 길이가 작아질수록 다크 커런트가 작아지고, 광흡수층의 상면의 최대 외곽 길이가 커질수록 다크 커런트가 증가하는 것을 알 수 있다. (도 6에서 range는 다크 커런트의 정도를 나타낸다)
이에 따라, 광흡수층 상면의 최대 면적이 동일한 경우 광흡수층 상면의 최대 외곽 길이를 최소화하여야 다크 커런트가 감소함을 알 수 있다. 이로써, 광흡수층의 상면은 동일 최대 면적 대비 최소화된 최대 외곽 길이를 형성하기 위해 원형으로 형성될 수 있다.
이 때, 광흡수층 상면의 최대 외곽 둘레는 최소화되어 다크 커런트가 감소되며 최종적으로 아발란치 게인(gain)이 상승될 수 있다. 이로써, 반도체 소자는 반응 감응도가 개선될 수 있다.
도 7은 다양한 광흡수층의 면적 대비 둘레길이 비를 갖는 각 반도체 소자를 나타낸 도면이고, 도 8은 도 7에서 각 반도체 소자의 다크 커런트를 나타낸 도면이고, 도 9는 도 7에서 각 반도체 소자의 게인(gain)을 나타낸 도면이고, 도 10은 반도체 소자의 광흡수층 면적에 대한 포토 커런트를 나타낸 도면이다.
도 7을 참조하면, 광흡수층의 상면은 모두 원형이나, 광흡수층의 상면의 최대 면적 대비 최대 외곽 길이(둘레)는 상이할 수 있다.
도 7(a) 내지 도 7(f)는 반도체 소자에서 광흡수층의 상면의 면적 대비 최대 외곽 길이의 비율이 각각 4%, 2%, 1.43%, 1.33%, 1.25%, 1%인 광흡수층의 상면을 각각 도시한 도면이다. 여기서, 광흡수층의 상면의 최대 면적 대비 최대 외곽 길이의 비율은 (최대 외곽 길이)/(광흡수층 상면의 최대 면적)*100을 의미한다. 즉, 광흡수층의 상면의 최대 면적 대비 최대 외곽 길이의 비율은 광흡수층의 상면의 최대 면적 대비 최대 외곽 길이의 비율은 길이 대 면적을 각 변수로 한다.도 7(a) 내지 도 7(f)를 참조하면, 광흡수층의 상면은 원형의 형상을 갖더라도, 광 흡수층의 상면의 면적이 커짐에 따라 광에 의한 전류와 다크 커런트(dark current)가 동시에 커질 수 있다. 이는 광흡수층의 면적이 커져 전자-홀의 생성 및 아발란치 증폭이 커짐과 동시에 다크 커런트도 증폭되기 때문이다.
먼저 도 8을 참조하면, 반도체 소자에서 광흡수층의 상면의 면적 대비 최대 외곽 둘레의 비율이 커질수록(도 7(a)에서 도 7(f)로 갈수록) 반도체 소자에서 다크 커런트는 감소한다.
그리고 도 10을 참조하면, 반도체 소자에서 광흡수층의 상면의 면적이 커질수록 흡수된 광에 의한 광 전류도 커짐을 알 수 있다. (도 10은 도 7(b)보다 도 7(d)의 광 전류가 큼을 나타내며, x축은 인가 전압이며, y축은 광 전류(photo current을 나타낸다))
이로써, 광흡수층의 상면이 원형의 형상인 경우 최대 외곽 둘레는 최소화되어 최대 외곽 둘레에 의한 다크 커런트는 최소화될 수 있으나, 광흡수층 상면의 최대 면적 대비 광흡수층 상면의 최대 외곽 둘레의 비율에 따라 다크 커런트와 광 전류(photo current)가 변경될 수 있다. 이에 따라, 다크 커런트와 광 전류(photo current)에 의해 변경되는 반도체 소자의 게인(gain)은 조절될 필요성이 있다.
도 9를 참조하면, 도 7(a) 내지 도 7(f)에 대한 반도체 소자의 게인(gain)을 나타낸다. 이에 따라, 반도체 소자에서 광흡수층의 상면의 최대 면적 대비 최대 외곽 길이의 비율이 각각 1.43%, 1.33%, 1.25%인 광흡수층에서 게인이 상대적으로 반도체 소자에서 광흡수층의 상면의 면적 대비 외곽 둘레의 비율이 각각 4%, 2%, 1%인 경우의 게인보다 개선됨을 알 수 있다. 여기서, x축은 광흡수층 상면의 면적이며, y축은 반도체 소자의 게인(gain)을 나타낸다.
구체적으로, 반도체 소자에서 광흡수층 상면의 최대 면적이 커짐에 따라 다크 커런트와 광 전류가 모두 증가하나, 다크 커런트와 광 전류의 증가 비율이 상이하고 이에 따라 반도체 소자의 게인은 그 비율에 따라 변함을 알 수 있다.
또한, 광흡수층 상면의 면적이 커짐에 따라 다크 커런트 및 포토 커런트는 증가하나, 포토 커런트는 다크 커런트에 비해 급격하게 증가비율이 작아질 수 있다. 예컨대, 포토 커런트는 의 증가가 소정의 영역에서 포화(saturation)될 수 있다. 이러한 이유로 인해, 7(d)에 대한 반도체 소자를 중심으로 게인이 다시 작아질 수 있다. 이에, 광흡수층의 상면의 최대 면적 대비 최대 외곽 둘레의 비율이 35% 내지 40%인 경우에 반도체 소자의 게인이 50이상으로 최대 피크를 포함함을 알 수 있다.
도 11은 광흡수층과 제1 전극 사이의 다양한 거리를 도시한 도면이고, 도 12는 도 11에서 다양한 거리에 따른 다크 커런트롤 도시한 도면이다.
도 11은 제1 전극과 광흡수층의 상면 간의 최소 폭이 다양한 반도체 소자를 나타낸다.
도 11(a)는 제1 전극과 광흡수층의 상면 사이의 최소 폭(L3')이 5um인 경우이고, 도 11(b)는 제1 전극과 광흡수층의 상면 사이의 최소 폭(L3'')이 10um인 경우이며, 도 11(c)는 제1 전극과 광흡수층의 상면 사이의 최소 폭(L3'')이 20um인 경우이다.
도 12를 참조하면, 도 11(a) 내지 도 11(c)에 도시된 각 반도체 소자에 대한 다크 커런트는 제1 전극과 광흡수층 상면 사이의 최소 폭이 감소할수록 증가하는 것을 보여준다. 그리고 제1 전극과 광흡수층 상면 사이의 최소 폭은 제조 공정 상 5um 이상일 수 있다. 이에 따라, 제1 전극을 일부 영역까지 메사된 제1 도전형 반도체층 상에 배치하는 경우 제1 전극을 메사된 영역에 최대한 인접하게 배치하여 반도체 소자의 다크 커런트를 감소시킬 수 있다.
도 13은 광흡수층과 제2 전극 사이의 다양한 거리를 도시한 도면이고, 도 14는 도 13 에서 다양한 거리에 따른 다크 커런트를 도시한 도면이다.
도 13(a)는 제2 전극과 광흡수층의 상면 사이의 최소 폭(L4')이 5um인 경우이고, 도 13(b)는 제2 전극과 광흡수층의 상면 사이의 최소 폭(L4'')이 10um인 경우이며, 도 13(c)는 제2 전극과 광흡수층의 상면 사이의 최소 폭(L4'')이 20um인 경우이다.
도 14를 참조하면, 도 13(a) 내지 도 13(c)에 도시된 각 반도체 소자에 대한 다크 커런트는 제2 전극과 광흡수층 상면 사이의 최소 폭이 감소할수록 증가하는 것을 보여준다. 그리고 앞서 설명한 바와 같이, 메사 식각에 따라 제2 전극과 광흡수층 상면 사이의 최소 폭은 다양하게 이루어질 수 있다. 이에 따라, 제2 전극은 제2 도전형 반도체층 상면과 동일한 면적을 가지는 경우 제2 전극은 광흡수층 상면과 최대한 인접하게 배치될 수 있으며, 다크 커런트가 최소화되어 반도체 소자의 게인이 개선될 수 있다.
도 15a 내지 도 15f는 실시예에 따른 반도체 소자의 제조 방법을 나타낸 도면이고,
도 15a를 참조하면, 기판(110), 버퍼층(115), 반도체 구조물(120)을 형성할 수 있다. 반도체 구조물(120)은 필터층(121), 제1 도전형 반도체층(122), 광흡수층(123) 및 제2 도전형 반도체층(124)이 순서대로 형성될 수 있다.
기판(110)은 반도체 소자 하부로 주입된 광이 투과하며, 사파이어(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge 중 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 또한, 버퍼층(115)은 기판(110) 상에 형성되어 기판(110) 상에 구비된 반도체 구조물(120)과 기판(110) 간의 격자 부정합을 완화할 수 있다.
또한, 반도체 구조물(120)은 유기금속 화학 증착법(Metal Organic Chemical Vapor Deposition; MOCVD), 화학 증착법(Chemical Vapor Deposition; CVD), 플라즈마 화학 증착법(Plasma-Enhanced Chemical Vapor Deposition; PECVD), 분자선 성장법(Molecular Beam Epitaxy; MBE), 수소화물 기상 성장법(Hydride Vapor Phase Epitaxy; HVPE), 스퍼터링(Sputtering) 등의 방법을 이용하여 형성할 수 있다.
도 15b를 참조하면, 제1 도전형 반도체층(122)의 일부 영역까지 메사 식각이 이루어질 수 있다. 메사 식각은 제2 도전형 반도체층(124)과 광흡수층(123)의 전체 두께보다 크고, 제1 도전형 반도체층(122), 광흡수층(123), 제2 도전형 반도체층(124)의 전체 두께보다 작은 두께로 이루어질 수 있다.
도 15c를 참조하면, 제1 도전형 반도체층(122)의 일부 영역 상에 제1 전극(131)이 배치되고, 제2 도전형 반도체층(124)의 일부 영역 상에 제2 전극(132)이 배치될 수 있다. 다만, 앞서 설명한 바와 같이 제2 전극(132)이 제2 도전형 반도체층(124) 상에 형성된 후 메사 식각이 이루어지고 제1 도전형 반도체층(122) 상에 제1 전극(131)이 형성될 수도 있다.
그리고 커버층(133)은 제2 전극(132) 상에 형성될 수 있다. 앞서 설명한 바와 같이 커버층(133)은 금속 재질로 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
도 15d를 참조하면, 반도체 구조물(120), 제1 전극(131) 및 제2 전극(132) 및 커버층(133) 상에 절연층(150)이 형성될 수 있다. 절연층(150)은 제1 전극(131) 상에 일부 형치되어, 제1 리세스를 형성할 수 있다. 또한, 절연층(150)은 커버층(133) 상에 일부 형성되어 제2 리세스를 형성할 수 있다.
도 15e를 참조하면, 제1 패드(141)는 제1 전극(131) 상에 형성된 제1 리세스에 형성되고, 절연층(150) 일부를 덮을 수 있다. 제1 패드(141)는 제1 전극(131)과 전기적으로 연결될 수 있으며, 금속 재질을 포함할 수 있다.
제2 패드(142)는 제2 전극(132) 상에 형성된 제2 리세스에 형성되고, 절연층(150) 일부를 덮을 수 있다. 제2 패드(142)는 제2 전극(132)과 전기적으로 연결될 수 있으며, 제1 패드(141)와 동일하게 금속 재질을 포함할 수 있다. 또한, 제2 패드(142)는 제2 도전형 반도체층(124)을 기준으로 제1 패드(141)와 마주보는 방향으로 연장 형성될 수 있다.
도 16은 다른 실시예에 따른 반도체 소자를 나타낸 도면이다.
도 16을 참조하면, 반도체 소자(200)는 기판(210), 반도체 구조물(220), 제1 전극 및 제2 전극을 포함할 수 있다. 또한, 기판(210)과 반도체 구조물(220) 사이에는 버퍼층(215)이 더 배치될 수 있다.
기판(210)은 투광성, 전도성 또는 절연성 기판일 수 있다. 예컨대, 기판(210)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다.
버퍼층(215)은 기판(210) 상에 배치될 수 있다. 버퍼층(215)은 기판(210) 과 제1 도전형 제1 반도체층(222) 사이의 격자 상수 차이에 따라 발생하는 변형을 완화시킬 수 있다.
또한, 버퍼층(215)은 기판이 포함하는 물질의 확산을 방지할 수 있다. 이를 위해, 버퍼층(215)은 300 내지 3000nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 여기서 두께는 반도체 구조물(220)의 두께 방향이다.
버퍼층(215)은 AlN, AlAs, GaN, AlGaN 및 SiC 중 선택된 하나 또는 이들의 이중층 구조를 포함할 수 있다. 버퍼층(215)은 경우에 따라 생략될 수 있다.
반도체 구조물(220)은 기판(210)(또는 버퍼층(215)) 상에 배치될 수 있다. 반도체 구조물(220)은 필터층(221), 제1 도전형 제1 반도체층(222), 광흡수층(223), 제1 도전형 제2 반도체층(224), 증폭층(225) 및 제2 도전형 반도체층(226)을 포함할 수 있다.
반도체 구조물(220)의 각 층들(필터층(221), 제1 도전형 제1 반도체층(222), , 광흡수층(223), 제1 도전형 제2 반도체층(224), 증폭층(225), 제2 도전형 반도체층(226))은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 반도체 구조물(220)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 예를 들어, 반도체 구조물(220)은 GaN을 포함할 수 있다.
필터층(221)은 반도체 구조물 최하부에 배치될 수 있다. 필터층(221)은 도핑되지 않은 비도핑(undoped)층일 수 있다.
필터층(221)은 기판 및 버퍼층을 통해 수광되는 광 중 소정의 파장 이하의 광을 통과하고, 소정의 파장보다 큰 광은 필터링할 수 있다. 필터층(221)은 280nm의 중심 파장을 갖는 UV-C 광을 필터링할 수 있다. 예컨대, 필터층(221)은 UV-C 광의 중심 파장에 대해 일정 비율의 파장 대역의 광을 필터링할 수 있다. 이러한 구성에 의하여, 필터층(221)은 곰팡이 등에 조사되는 UV-C광을 필터링하고 곰팡이로부터 발생하는 형광의 파장 대역의 광을 통과시킬 수 있다.
필터층(221)은 Al을 포함할 수 있다. 그리고 필터층(221)은 흡수되는 광의 파장대역에 따라 Al 조성이 다양할 수 있다. 예컨대, 실시예에 따른 반도체 소자의 필터층(221)은 Al 조성이 15%로 320nm 이하의 광은 흡수할 수 있다. 이러한 구성에 의하여, 320nm보다 큰 파장의 광은 필터층(221)을 통과할 수 있다.
즉, 필터층(221)은 원하는 파장보다 작은 파장을 갖는 광이 광흡수층에 흡수되지 않도록, 원하는 파장 보다 작은 파장을 갖는 광을 필터링하도록 밴드갭을 가질 수 있다.
다만, 필터층(221)은 이러한 파장에 한정되어 광을 필터링하는 것은 아니며, 광흡수층에서 흡수하는 광의 파장에 따라 가변적으로 필터링되는 파장 대역을 가질 수 있다. 예시적으로, 필터층(221)은 광흡수층의 흡수 파장에 맞춰 두께, 조성을 조절될 수 있다. 이러한 경우, 필터층(221)은 광흡수층의 파장 대역보다 큰 파장 대역의 광을 통과시킬 수 있다.
제1 도전형 제1 반도체층(222)은 기판(210)(또는 버퍼층(215)) 상에 배치될 수 있다. 제1 도전형 제1 반도체층(222)에는 제1 도펀트가 도핑될 수 있다. 여기서, 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 제1 반도체층(222)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 제1 도전형 제1 반도체층(222)은 500nm 내지 2000nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
또한, 제1 도전형 제1 반도체층(222)은 Al을 포함할 수 있다. 그리고 제1 도전형 제1 반도체층(222)은 흡수되는 광의 파장대역에 따라 Al 조성이 다양할 수 있다. 제1 도전형 제1 반도체층(222)은 원하는 파장보다 큰 파장을 갖는 광이 광흡수층(223)에 흡수되지 않도록, 원하는 파장 보다 큰 파장을 갖는 광을 필터링하도록 밴드갭을 가질 수 있다.
예컨대, 실시예에 따른 반도체 소자(200)가 320nm 이하의 광을 흡수하는 경우, 제1 도전형 제1 반도체층(222)은 Al 조성이 15%일 수 있다. 다만, 제1 도전형 제1 반도체층(222)의 Al 조성은 이에 한정되는 것은 아니며, 흡수되는 광의 파장 대역에 따라 다양하게 적용될 수 있다.
광흡수층(223)은 제1 도전형 제1 반도체층(222) 상에 배치될 수 있다. 광흡수층(223)은 100㎚ 내지 200nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
광흡수층(223)은 i형 반도체층일 수 있다. 즉, 광흡수층(223)은 진성(intrinsic) 반도체층을 포함할 수 있다. 여기서, 진성 반도체층이란, 언도프드(Undoped) 반도체층 또는 비의도적 도핑(Unintentionally doped) 반도체층일 수 있다.
비의도적 도핑 반도체층이란, 반도체층의 성장 공정에서 도펀트 예를 들어, 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생한 것을 의미할 수 있다. 이 때, N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조공정에서 의도하지 않았더라도, n-형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다. 광흡수층(223)의 일부 영역까지는 확산에 의해 도펀트가 도핑될 수도 있다.
광흡수층(223)에서는 반도체 소자(200)로 입사된 광의 흡수가 이루어질 수 있다. 즉, 광흡수층(223)은, 광흡수층(223) 형성 물질의 에너지 밴드갭 이상의 에너지를 갖는 광을 흡수하여 전자와 정공을 포함하는 캐리어(carrier)를 생성할 수 있다. 반도체 소자(200)는 캐리어들의 이동에 의하여 전류가 흐를 수 있다.
예컨대, 광흡수층(223)은 곰팡이 등의 미생물이 발생하는 특유의 형광이 갖는 파장에 따라 상이한 물질을 가질 수 있다.제1 도전형 제2 반도체층(224)은 광흡수층(223) 상에 배치될 수 있다. 제1 도전형 제2 반도체층(224)에는 상기에서 언급한 제1 도펀트가 도핑될 수 있다. 즉, 제1 도전형 제2 반도체층(224)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 제1 도전형 제2 반도체층(224)은 20㎚ 내지 60㎚의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
또한, 앞서 설명한 바와 같이 광흡수층(223)은 상면의 최대 면적 대비 상면의 최대 외곽 길이가 35% 내지 40%일 수 있다. 이러한 구성에 의하여, 반도체 소자(200)는 다크 커런트가 감소되고, 게인이 개선될 수 있다.
제1 도전형 제2 반도체층(224)은 광흡수층(223)과 증폭층(225) 사이에 배치될 수 있다. 제1 도전형 제2 반도체층(224)은 광흡수층(223)과 증폭층(225) 사이의 전계(Electric Field)를 상이하게 할 수 있다. 특히, 제1 도전형 제2 반도체층(224)은, 도 2에 도시된 바와 같이 증폭층(225)에서 보다 높은 전계가 집중될 수 있도록 할 수 있다. 따라서, 전계가 가장 높은 증폭층(225)에서 캐리어의 증배 작용이 집중될 수 있다.
증폭층(225)은 제1 도전형 제2 반도체층(224) 상에 배치될 수 있다. 증폭층(225)은 광흡수층(223)과 마찬가지로 i형 반도체층일 수 있다. 또한, 증폭층(225)은 Al을 더 포함할 수 있다. 즉, 증폭층(225)은 광흡수층(223)이 포함하는 물질과 Al의 화합물로 구성될 수 있다. 예를 들어, 증폭층(225)은 AlGaN을 포함하는 단층의 구조를 가질 수 있다.
증폭층(225)은 광흡수층(223)에서 생성된 캐리어를 증배시킬 수 있다. 즉, 증폭층(225)은 애벌런치(Avalanche) 기능을 가질 수 있다. 애벌런치란 역방향 바이어스가 인가된 반도체 소자(200)가 광을 흡수하여 캐리어를 생성하고, 이들에 의해 다른 캐리어들이 연속적으로 생성되어 전류가 증폭되는 현상을 내용으로 한다.
증폭층(225)으로 이동된 캐리어는 그 주변의 원자들과 충돌하여 새로운 전자, 정공의 캐리어들을 생성하고, 이들이 다시 주변의 원자들과 충돌하여 캐리어를 생성함으로써 캐리어의 증배 작용이 이루어질 수 있다. 캐리어의 증배에 의하여 반도체 소자(200)의 전류가 증대될 수 있다. 즉, 반도체 소자(200)는 증폭층(225)에 의하여 낮은 에너지를 갖는 광이 입사되더라도, 캐리어의 증폭에 의하여 전류를 증폭시킬 수 있다. 다시 말해서, 낮은 에너지의 광을 검출할 수 있어 수광 감도가 향상될 수 있다.
한편, 증폭층(225)이 Al을 더 포함함으로써, 증폭 효과가 보다 향상될 수 있다. 즉, 증폭층(225)에 포함된 Al에 의하여 증폭층(225) 내의 전계가 더 커질 수 있다.
예컨대, 증폭층(225)에서 가장 높은 전계를 가질 수 있다. 따라서, 증폭층(225)의 높은 전계에 의하여 캐리어의 가속에 유리하며, 캐리어 및 전류의 증폭 작용이 보다 효과적으로 이루어질 수 있다.
증폭층(225)의 두께는 50㎚ 내지 100㎚일 수 있다. 증폭층(225)의 두께가 50㎚보다 작을 경우, 그만큼 캐리어의 증폭이 이루어질 수 있는 공간이 작아져 증폭 효과의 향상이 미미할 수 있다. 증폭층(225)의 두께가 100㎚보다 클 경우, 전계가 작아지고 음(-)의 전계가 형성될 수 있다.
제2 도전형 반도체층(226)은 증폭층(225) 상에 배치될 수 있다. 제2 도전형 반도체층(226)에는 제2 도펀트가 도핑될 수 있다. 여기서, 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(226)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 제2 도전형 반도체층(226)은 300㎚ 내지 400㎚의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
제1 전극, 제2 전극, 절연층, 제1 패드 및 제2 패드는 상기 도 2에서 설명한 바와 동일하게 적용될 수 있다.
도 17은 실시예에 따른 센서를 도시한 도면이다.
도 17을 참조하면, 실시 예에 따른 감지 센서는 하우징(3000), 하우징(3000)상에 배치되는 발광소자(2000), 및 하우징(3000)상에 배치되는 반도체 소자(1000)를 포함한다. 여기서, 반도체 소자(1000)는 상기 설명한 실시예에 따른 반도체 소자일 수 있다.
하우징(3000)은 자외선 발광소자(2000) 및 반도체 소자(1000)와 전기적으로 연결되는 회로패턴(미도시)을 포함할 수 있다. 하우징(3000)은 외부 전원과 소자를 전기적으로 연결하는 구성이면 특별히 제한되지 않는다.
하우징(3000)의 내부에는 제어모듈(미도시됨) 및/또는 통신모듈(미도시됨)을 포함할 수 있다. 따라서, 센서의 사이즈를 소형화할 수 있다. 제어모듈은 자외선 발광소자(2000)와 반도체 소자(1000)에 전원을 인가하거나, 반도체 소자(1000)가 검출한 신호를 증폭하거나, 검출한 신호를 외부로 전송할 수 있다. 제어모듈은 FPGA 또는 ASIC일 수 있으나. 이에 한정되는 것은 아니다.
발광소자(2000)는 하우징(3000)의 외부로 자외선 파장대의 광을 출력할 수 있다. 발광소자(2000)는 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 방출할 수 있다. 자외선 파장대는 발광소자(1000)의 Al의 조성비에 의해 결정될 수 있다. 예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
외부 공기 중에 다양한 미생물(microorganisms)이 존재할 수 있다. 미생물(P)은 곰팡이, 세균, 박테리아 등을 포함하는 생물학적 입자일 수 있다. 즉, 먼지와 같은 비생물 입자와 구분될 수 있다. 미생물(P)은 강한 에너지를 흡수할 경우 특유의 형광을 발생한다.
예컨대, 미생물(P)은 소정의 파장 대역의 광을 흡수하여 소정의 파장 대역의 형광 스펙트럼을 방출할 수 있다. 즉, 미생물(P)은 흡수한 광의 일부를 소모하고 일정 파장대의 형광 스펙트럼을 방출한다.
이에, 반도체 소자(1000)는 미생물(P)이 방출한 형광 스펙트럼을 검출한다. 미생물(P)은 각자 방출하는 형광 스펙트럼이 상이하므로, 미생물(P)이 방출하는 형광 스펙트럼을 조사하면 미생물(P)의 존재 및 종류를 알 수 있다.
발광소자(2000)는 UV 발광다이오드일 수 있고, 반도체 소자(1000)는 상기 설명한 실시예에 따른 반도체 소자로 UV 포토다이오드 일 수 있다.
도 18는 실시예에 따른 전자 제품의 개념도이다.
도 18를 참조하면, 실시 예에 따른 전자 제품은, 케이스(2), 케이스(2) 내에 배치되는 감지 센서(10), 제품의 기능을 수행하는 기능부(40) 및 제어부(20)를 포함한다.
전자 제품은 다양한 가전 기기 등을 포함하는 개념일 수 있다. 예시적으로, 전자 제품은 냉장고, 공기 청정기, 에어컨, 정수기, 가습기 등과 같이 전원을 공급받아 소정의 역할을 수행하는 가전 가기일 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 전자 제품은 자동차와 같이 소정의 밀폐 공간을 갖는 제품을 포함할 수도 있다. 즉, 전자 제품은 미생물(1)의 존재를 확인할 필요가 있는 다양한 제품을 모두 포함하는 개념일 수 있다.
기능부(40)는 전자 제품의 주기능을 수행할 수 있다. 예시적으로, 전자 부품이 에어컨인 경우, 기능부(40)는 공기의 온도를 제어하는 부분일 수 있다. 또한, 전자 부품이 정수기인 경우, 기능부(40)는 물을 정수하는 부분일 수 있다.
제어부(20)는 기능부(40) 및 감지 센서(10)와 통신할 수 있다. 제어부(20)는 케이스(2) 내부로 유입된 미생물의 존재 및 종류를 탐지하기 위해 감지 센서(10)를 동작시킬 수 있다. 전술한 바와 같이 실시 예에 따른 감지 센서(10)는 모듈 형태로 소형화가 가능하므로 다양한 사이즈의 전자 제품에 장착될 수 있다.
제어부(20)는 감지 센서(10)에서 검출된 신호를 미리 저장된 데이터와 비교하여 미생물의 농도 및 종류를 검출할 수 있다. 미리 저장된 데이터는 룩-업 테이블 형식으로 메모리에 저장될 수 있으며, 주기적으로 갱신될 수 있다.
제어부(20)는 검출 결과, 미생물의 농도 등이 미리 설정된 기준값 이상인 경우 세척 시스템을 구동시키거나, 디스플레이부(30)에 경고 신호를 출력할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (11)

  1. 기판; 및
    상기 기판 상에 배치되는 반도체 구조물;을 포함하고,
    상기 반도체 구조물은,
    제1 도전형 반도체층;
    제2 도전형 반도체층; 및
    상기 제1 도전형 반도체층 상에 배치되고 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 배치되고 상기 제2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 더 포함하고,
    상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 광흡수층;을 포함하고,
    상기 광흡수층은 상면의 면적 대비 상기 광흡수층의 상면의 외곽 길이의 비율이 1.2 내지 1.5인 반도체 소자.
  2. 제1항에 있어서,
    상기 광흡수층의 상면은 원형인 반도체 소자.
  3. 제1항에 있어서,
    상기 기판과 상기 제1 도전형 반도체층 사이에 필터층을 더 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 전극과 상기 광흡수층의 상면 사이의 최소 간격은 5um 이상인 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 전극의 상면은 상기 제2 도전형 반도체층 상면과 동일한 면적인 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 전극은 상기 광흡수층과 이격되며 상기 광흡수층을 감싸는 형상인 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 전극, 상기 제2 전극 상에 배치되는 절연층을 더 포함하고,
    상기 절연층은
    상기 제1 전극 상에 배치된 제1 리세스; 및
    상기 제2 전극 상에 배치된 제2 리세스를 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 리세스에 배치되어 상기 제1 전극과 전기적으로 연결되는 제1 패드; 및
    상기 제2 리세스에 배치되어 상기 제2 전극과 전기적으로 연결되는 제2 패드를 더 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2 패드는 상기 반도체 구조물의 두께 방향으로 상기 제1 전극과 중첩되지 않는 반도체 소자.
  10. 제8항에 있어서,
    상기 제1 패드는
    상기 제1 전극 상의 일부 영역에 배치되어 상기 제1 전극과 상기 반도체 구조물의 두께 방향으로 중첩되는 반도체 소자.
  11. 하우징;
    상기 하우징 내에 배치되고 자외선 광을 방사하는 제1 반도체 소자; 및
    상기 하우징 내에 배치되는 제2 반도체 소자;을 포함하고,
    상기 제2 반도체 소자는,
    기판; 및
    상기 기판 상에 배치되는 반도체 구조물;을 포함하고,
    상기 반도체 구조물은,
    제1 도전형 반도체층;
    제2 도전형 반도체층; 및
    상기 제1 도전형 반도체층 및 상기 제2 도전형 반도체층 사이에 배치되는 광흡수층;을 포함하고,
    상기 광흡수층은 상면의 최대 면적 대비 상기 광흡수층의 상면의 최대외곽 길이의 비율이 1.2 내지 1.5인 센서.
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