KR102270423B1 - 반도체 소자 - Google Patents

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KR102270423B1 KR1020170061511A KR20170061511A KR102270423B1 KR 102270423 B1 KR102270423 B1 KR 102270423B1 KR 1020170061511 A KR1020170061511 A KR 1020170061511A KR 20170061511 A KR20170061511 A KR 20170061511A KR 102270423 B1 KR102270423 B1 KR 102270423B1
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실시 예는 제1 도전형 제1 반도체층; 상기 제1 도전형 제1 반도체층 상에 배치되는 제어층; 상기 제어층 상에 배치되는 광흡수층; 상기 광흡수층 상에 배치되는 제1 도전형 제2 반도체층; 상기 제1 도전형 제2 반도체층 상에 배치되는 증폭층; 및 상기 증폭층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제어층은, 상기 제1 도전형 제1 반도체층에서 상기 광흡수층을 향해 Al 조성이 감소하는 반도체 소자를 개시한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 수광 소자의 경우 빛을 흡수하여 광 전류를 생성하기 때문에 빛에 대한 민감도를 향상시킬 필요가 있다.
실시 예는 네거티브 전계에 따른 전기적 품질 저하를 방지하는 반도체 소자를 제공한다.
또한, 밴드갭 차이에 따른 스트레인을 제거하여 안정적으로 동작하는 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 실시예에 따른 반도체 소자는 제1 도전형 제1 반도체층; 상기 제1 도전형 제1 반도체층 상에 배치되는 제어층; 상기 제어층 상에 배치되는 광흡수층; 상기 광흡수층 상에 배치되는 제1 도전형 제2 반도체층; 상기 제1 도전형 제2 반도체층 상에 배치되는 증폭층; 및 상기 증폭층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제어층은, 상기 제1 도전형 제1 반도체층에서 상기 광흡수층을 향해 Al 조성이 감소한다.
상기 제어층은, 상기 제1 도전형 제1 반도체층과 접하는 부분의 Al 조성은 상기 제1 도전형 제1 반도체층의 Al 조성과 동일하고, 상기 광흡수층과 접하는 부분의 Al 조성은 상기 광흡수층의 Al 조성과 동일할 수 있다.
상기 제어층은 복수의 층을 포함하고, 상기 복수의 층 중 상기 제1 도전형 제1 반도체층에 가장 인접한 층은 상기 제1 도전형 제1 반도체층과 Al 조성이 동일하고, 상기 복수의 층 중 상기 광흡수층에 가장 인접한 층은 상기 광흡수층과 Al 조성이 동일할 수 있다.
상기 제어층은 Al 조성이 선형적으로 감소할 수 있다.
상기 제어층은 Al 조성이 0% 내지 15%일 수 있다.
상기 제어층은 두께가 상기 광흡수층의 두께 이하일 수 있다.
상기 제어층은 상기 제1 도전형 제2 반도체층에서 상기 제1 도전형 제1 반도체층을 향한 전계가 상기 광흡수층에 형성되는 것을 방지할 수 있다.
상기 제어층의 Si 도핑농도는 상기 제1 도전형 제1 반도체층의 Si 도핑 농도와 동일할 수 있다.
실시예에 따른 센서는 하우징; 상기 하우징 내에 배치되고 자외선 광을 방사하는 제1 반도체 소자; 및 상기 하우징 내에 배치되는 제2 반도체 소자;을 포함하고, 상기 제2 반도체 소자는, 제1 도전형 제1 반도체층; 상기 제1 도전형 제1 반도체층 상에 배치되는 제어층; 상기 제어층 상에 배치되는 광흡수층; 상기 광흡수층 상에 배치되는 제1 도전형 제2 반도체층; 상기 제1 도전형 제2 반도체층 상에 배치되는 증폭층; 및 상기 증폭층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제어층은 상기 제1 도전형 제1 반도체층에서 상기 광흡수층을 향해 Al 조성이 감소한다.
실시예에 따른 전자 제품은 케이스; 상기 케이스 내에 배치되는 센서; 및
상기 센서와 통신하는 제어부를 포함하고, 상기 센서는, 하우징; 상기 하우징 내에 배치되고 자외선 광을 방사하는 제1 반도체 소자; 및 상기 하우징 내에 배치되는 제2 반도체 소자;을 포함하고, 상기 제2 반도체 소자는, 제1 도전형 제1 반도체층; 상기 제1 도전형 제1 반도체층 상에 배치되는 제어층; 상기 제어층 상에 배치되는 광흡수층; 상기 광흡수층 상에 배치되는 제1 도전형 제2 반도체층; 상기 제1 도전형 제2 반도체층 상에 배치되는 증폭층; 및 상기 증폭층 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 제어층은 상기 제1 도전형 제1 반도체층에서 상기 광흡수층을 향해 Al 조성이 감소한다.
실시 예에 따르면, 반도체 소자를 수직형 또는 플립칩 형태로 다양하게 구현할 수 있다.
또한, 네거티브 전계에 따른 전기적 품질 저하를 방지하는 반도체 소자를 제작할 수 있다.
또한, 밴드갭 차이에 따른 스트레인을 제거하여 안정적으로 동작하는 반도체 소자를 제작할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이고,
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제1 도전형 제1 반도체층과 제어층의 Al 조성을 나타낸 도면이고,
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 밴드 다이어 그램이고,
도 4는 본 발명의 일실시예에 따른 반도체 소자의 전계분포를 도시한 도면이고,
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 개념도이고,
도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제1 도전형 제1 반도체층과 제어층의 Al 조성을 나타낸 도면이고,
도 7은 본 발명의 다른 실시예에 따른 반도체 소자의 밴드 다이어 그램이고,
도 8a 내지 8b는 제어층의 유무에 따른 응답도를 나타낸 그래프이고,
도 9a 내지 9b는 제어층의 유무에 따른 전위차와 전계(Electric Field)분포를 그래프이고,
도 10a 내지 도 10e는 제어층의 두께에 따른 전위차와 전계(Electric Field)분포를 그래프이다.
도 11은 실시예에 따른 센서를 도시한 도면이고,
도 12는 실시예에 따른 전자 제품을 도시한 개념도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제2, 제1 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제2 구성요소는 제1 구성요소로 명명될 수 있고, 유사하게 제1 구성요소도 제2 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부된 도면을 참조하여 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 대응하는 구성 요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
본 실시예에 따른 반도체 소자는 수광소자일 수 있다.
수광소자는 광자의 에너지를 열 에너지로 변환하는 열소자, 또는 광자의 에너지를 전기 에너지로 변환하는 광전소자 등을 포함할 수 있다. 특히, 광전소자는 흡수층에서 흡수층 물질이 갖는 에너지 밴드갭 이상의 광 에너지를 흡수하여 전자와 정공을 발생시킬 수 있다. 그리고 광전소자의 외부에서 가해지는 전기장에 의하여 전자와 정공이 이동함으로써 전류가 발생될 수 있다.
본 실시예에 따른 반도체 소자는 APD(Avalanche PhotoDiode)일 수 있다. APD는 제1, 2 도전형 반도체층 사이에 높은 전계를 갖는 증폭층을 더 포함할 수 있다. 증폭층으로 이동된 전자 또는 정공은 높은 전계에 의하여 그 주변의 원자들과 충돌함으로써 새로운 전자와 정공을 만들고, 이러한 과정의 반복으로 전류가 증폭될 수 있다. 따라서, APD는 소량의 광에 의해서도 민감하게 반응 가능하므로, 고감도의 센서나 장거리 통신 등에 이용될 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 제1 도전형 제1 반도체층과 제어층의 Al 조성을 나타낸 도면이고, 도 3은 본 발명의 일 실시예에 따른 반도체 소자의 밴드 다이어 그램이고, 도 4는 본 발명의 일실시예에 따른 반도체 소자의 전계분포를 도시한 도면이다.
도 1을 참조하면, 반도체 소자(100)는 기판(110), 반도체 구조물(120), 제1 전극(131) 및 제2 전극(132)을 포함할 수 있다. 또한, 기판(110)과 반도체 구조물 사이(120)에는 버퍼층(115)이 더 배치될 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판일 수 있다. 예컨대, 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다.
버퍼층(115)은 기판(110) 상에 배치될 수 있다. 버퍼층(115)은 기판(110) 과 제1 도전형 제1 반도체층(122) 사이의 격자 상수 차이에 따라 발생하는 변형을 완화시킬 수 있다.
또한, 버퍼층(115)은 기판이 포함하는 물질의 확산을 방지할 수 있다. 이를 위해, 버퍼층(115)은 300 내지 3000nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 여기서 두께는 반도체 구조물(120)의 두께 방향이며, 제1 방향(X1 또는 X2축 방향)이다.
버퍼층(115)은 AlN, AlAs, GaN, AlGaN 및 SiC 중 선택된 하나 또는 이들의 이중층 구조를 포함할 수 있다. 버퍼층(115)은 경우에 따라 생략될 수 있다.
반도체 구조물(120)은 기판(110)(또는 버퍼층(115)) 상에 배치될 수 있다. 반도체 구조물(120)은 필터층(121), 제1 도전형 제1 반도체층(122), 제어층(123), 광흡수층(124), 제1 도전형 제2 반도체층(125), 증폭층(126) 및 제2 도전형 반도체층(127)을 포함할 수 있다.
반도체 구조물(120)의 각 층들(제1 도전형 제1 반도체층(122), 제어층(123), 광흡수층(124), 제1 도전형 제2 반도체층(125), 증폭층(126), 제2 도전형 반도체층(127))은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 반도체 구조물(120)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 예를 들어, 반도체 구조물(120)은 GaN을 포함할 수 있다.
필터층(121)은 반도체 구조물(120) 최하부에 배치될 수 있다. 필터층(121)은 도핑되지 않은 비도핑(undoped)층일 수 있다.
필터층(121)은 기판(110) 및 버퍼층(115)을 통해 수광되는 광 중 소정의 파장 이하의 광을 통과하고, 소정의 파장보다 큰 광은 필터링할 수 있다. 필터층(121)은 280nm의 중심 파장을 갖는 UV-C 광을 필터링할 수 있다. 예컨대, 필터층(121)은 UV-C 광의 중심 파장에 대해 일정 비율의 파장 대역의 광을 필터링할 수 있다. 이러한 구성에 의하여, 필터층(121)은 곰팡이 등에 조사되는 UV-C광을 필터링하고 곰팡이로부터 발생하는 형광의 파장 대역의 광을 통과시킬 수 있다.
필터층(121)은 Al을 포함할 수 있다. 그리고 필터층(121)은 흡수되는 광의 파장대역에 따라 Al 조성이 다양할 수 있다. 예컨대, 실시예에 따른 반도체 소자(100)의 필터층(121)은 Al 조성이 15%로 320nm 이하의 광은 흡수할 수 있다. 이러한 구성에 의하여, 320nm보다 큰 파장의 광은 필터층(121)을 통과할 수 있다.
즉, 필터층(121)은 원하는 파장보다 작은 파장을 갖는 광이 광흡수층(124)에 흡수되지 않도록, 원하는 파장 보다 작은 파장을 갖는 광을 필터링하도록 밴드갭을 가질 수 있다.
다만, 필터층(121)은 이러한 파장에 한정되어 광을 필터링하는 것은 아니며, 광흡수층(124)에서 흡수하는 광의 파장에 따라 가변적으로 필터링되는 파장 대역을 가질 수 있다. 예시적으로, 필터층(121)은 광흡수층(124)의 흡수 파장에 맞춰 두께, 조성을 조절될 수 있다. 이러한 경우, 필터층(121)은 광흡수층(124)의 파장 대역보다 큰 파장 대역의 광을 통과시킬 수 있다.
제1 도전형 제1 반도체층(122)은 기판(110)(또는 버퍼층(115)) 상에 배치될 수 있다. 제1 도전형 제1 반도체층(122)에는 제1 도펀트가 도핑될 수 있다. 여기서, 제1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제1 도전형 제1 반도체층(122)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 제1 도전형 제1 반도체층(122)은 500nm 내지 1500nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
제1 도전형 제1 반도체층(122)은 저 저항층으로 전극과 접촉하는 컨택층일 수 있다. 또한, 제1 도전형 제1 반도체층(122)은 2차 필터링을 수행할 수 있다. 예시적으로, 제1 도전형 제1 반도체층(122)은 필터층(121)에서 필터링 되지 않은 320nm 이하의 광을 흡수하여 흡수층에 320nm보다 큰 파장의 광을 통과시켜 필터층(121)의 필터 기능을 보완할 수 있다.
제어층(123)은 제1 도전형 제1 반도체층(122) 상에 배치될 수 있다. 제어층(123)은 제1 도전형 제1 반도체층(122)과 광흡수층(124) 사이에 배치될 수 있다.
제어층(123)의 Al 조성은 제1 방향(X2축 방향)으로 점차 감소할 수 있다. 예를 들어, 제어층(123)의 Al 조성은 선형적으로 감소할 수 있다.
그리고 제어층(123)의 Al 조성은 제2 방향(X1)으로 최외곽 부분이 가장 높고, 제1 방향(X2)으로 최외곽 부분이 가장 낮을 수 있다.
도 2를 참조하면, 제어층(123)은 제1 방향(X2축 방향)으로 최외곽 부분의 Al 조성은 제1 값(A2)일 수 있다. 여기서, 제1 값(A2)은 광흡수층(124)의 Al 조성과 동일할 수 있다. 예컨대, 광흡수층(124)은 Al이 존재하지 않을 수 있다. 이에, 제어층(123)의 제1 방향(X2)으로 최외곽 부분은 Al 조성이 0%일 수 있으므로, 제1 값(A2)은 0일 수 있다.
또한, 제어층(123)은 제2 방향(X1축 방향)으로 최외곽 부분의 Al 조성은 제2 값(A1)일 수 있다. 여기서, 제2 값(A1)은 제1 도전형 제1 반도체층(122)과 동일할 수 있다. 예컨대, 제1 도전형 제1 반도체층(122)은 앞서 언급한 바와 같이 Al 조성이 15%일 수 있다. 그리고 제어층(123)의 제2 방향(X1)으로 최외곽 부분은 Al 조성이 15%일 수 있으므로, 제2 값(A1)은 15%일 수 있다.
도 3을 참조하면, 제어층(123)은 에너지 밴드 갭이 제1 도전형 제1 반도체층(122)에서 광흡수층(124)측 방향으로 완만하게 감소할 수 있다. 제어층(123)은 제1 도전형 제1 반도체층(122)과 인접한 영역에서 에너지 밴드갭이 제1 도전형 제1 반도체층(122)의 에너지 밴드갭과 동일할 수 있다. 또한, 제어층(123)은 광흡수층(124)과 인접한 영역에서 에너지 밴드갭이 광흡수층(124)의 에너지 밴드갭과 동일할 수 있다.
도 4를 참조하면, 제어층(123)에서 네거티브 전계(Negative Electric Field)가 발생하지 않고, 증폭층(126)에서 전계가 집중되어 전류 증폭 현상을 개선할 수 있다.
즉, 제어층(123)은 제1 도전형 제1 반도체층(122)에서 광흡수층(124)을 향해 Al 조성이 감소하여, 제1 도전형 제1 반도체층(122)과 광흡수층(124) 사이의 격자 불균형에 따른 스트레인(strain)을 제거할 수 있다. 또한, 제어층(123)은 제1 도전형 제1 반도체층(122)과 광흡수층(124) 사이의 에너지 밴드갭 차이에 의해 발생하는 전위차의 뒤틀림(kink)과 전위차의 뒤틀림(kink)에 의한 네거티브 전계(Negative Electric Field)를 제거할 수 있다. 이로써, 제어층(123)은 증폭층(126)에 제2 도전형 반도체층(127)을 향한 전계(Electric Field)가 집중되어, 캐리어 증배 및 전류 증폭을 향상할 수 있다.
다시 도 1을 참조하면, 또한, 제어층(123)의 두께(T)는 광흡수층(124)의 두께 이하일 수 있다. 이에 대한 설명은 이하 도 10a 내지 도 10f에서 설명한다.
광흡수층(124)은 제어층(123) 상에 배치될 수 있다. 광흡수층(124)은 100㎚ 내지 200nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
광흡수층(124)은 i형 반도체층일 수 있다. 즉, 광흡수층(124)은 진성(intrinsic) 반도체층을 포함할 수 있다. 여기서, 진성 반도체층이란, 언도프드(Undoped) 반도체층 또는 비의도적 도핑(Unintentionally doped) 반도체층일 수 있다.
비의도적 도핑 반도체층이란, 반도체층의 성장 공정에서 도펀트 예를 들어, 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생한 것을 의미할 수 있다. 이 때, N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조공정에서 의도하지 않았더라도, n-형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다. 광흡수층(124)의 일부 영역까지는 확산에 의해 도펀트가 도핑될 수도 있다.
광흡수층(124)에서는 반도체 소자(100)로 입사된 광의 흡수가 이루어질 수 있다. 즉, 광흡수층(124)은, 광흡수층(124) 형성 물질의 에너지 밴드갭 이상의 에너지를 갖는 광을 흡수하여 전자와 정공을 포함하는 캐리어(carrier)를 생성할 수 있다. 반도체 소자(100)는 캐리어들의 이동에 의하여 전류가 흐를 수 있다.
예컨대, 광흡수층(124)은 곰팡이 등의 미생물이 발생하는 특유의 형광이 갖는 파장에 따라 상이한 물질을 가질 수 있다.제1 도전형 제2 반도체층(125)은 광흡수층(124) 상에 배치될 수 있다. 제1 도전형 제2 반도체층(125)에는 상기에서 언급한 제1 도펀트가 도핑될 수 있다. 즉, 제1 도전형 제2 반도체층(125)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 제1 도전형 제2 반도체층(125)은 20㎚ 내지 60㎚의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
제1 도전형 제2 반도체층(125)은 광흡수층(124)과 증폭층(126) 사이에 배치될 수 있다. 제1 도전형 제2 반도체층(125)은 광흡수층(124)과 증폭층(126) 사이의 전계(Electric Field)를 상이하게 할 수 있다. 특히, 제1 도전형 제2 반도체층(125)은, 도 2에 도시된 바와 같이 증폭층(126)에서 보다 높은 전계가 집중될 수 있도록 할 수 있다. 따라서, 전계가 가장 높은 증폭층(126)에서 캐리어의 증배 작용이 집중될 수 있다.
증폭층(126)은 제1 도전형 제2 반도체층(125) 상에 배치될 수 있다. 증폭층(126)은 광흡수층(124)과 마찬가지로 i형 반도체층일 수 있다. 또한, 증폭층(126)은 Al을 더 포함할 수 있다. 즉, 증폭층(126)은 광흡수층(124)이 포함하는 물질과 Al의 화합물로 구성될 수 있다. 예를 들어, 증폭층(126)은 AlGaN을 포함하는 단층의 구조를 가질 수 있다.
증폭층(126)은 광흡수층(124)에서 생성된 캐리어를 증배시킬 수 있다. 즉, 증폭층(126)은 애벌런치(Avalanche) 기능을 가질 수 있다. 애벌런치란 역방향 바이어스가 인가된 반도체 소자(100)가 광을 흡수하여 캐리어를 생성하고, 이들에 의해 다른 캐리어들이 연속적으로 생성되어 전류가 증폭되는 현상을 내용으로 한다.
증폭층(126)으로 이동된 캐리어는 그 주변의 원자들과 충돌하여 새로운 전자, 정공의 캐리어들을 생성하고, 이들이 다시 주변의 원자들과 충돌하여 캐리어를 생성함으로써 캐리어의 증배 작용이 이루어질 수 있다. 캐리어의 증배에 의하여 반도체 소자(100)의 전류가 증대될 수 있다. 즉, 반도체 소자(100)는 증폭층(126)에 의하여 낮은 에너지를 갖는 광이 입사되더라도, 캐리어의 증폭에 의하여 전류를 증폭시킬 수 있다. 다시 말해서, 낮은 에너지의 광을 검출할 수 있어 수광 감도가 향상될 수 있다.
한편, 증폭층(126)이 Al을 더 포함함으로써, 증폭 효과가 보다 향상될 수 있다. 즉, 증폭층(126)에 포함된 Al에 의하여 증폭층(126) 내의 전계가 더 커질 수 있다.
예컨대, 증폭층(126)에서 가장 높은 전계를 가질 수 있다. 따라서, 증폭층(126)의 높은 전계에 의하여 캐리어의 가속에 유리하며, 캐리어 및 전류의 증폭 작용이 보다 효과적으로 이루어질 수 있다.
증폭층(126)의 두께는 50㎚ 내지 100㎚일 수 있다. 증폭층(126)의 두께가 50㎚보다 작을 경우, 그만큼 캐리어의 증폭이 이루어질 수 있는 공간이 작아져 증폭 효과의 향상이 미미할 수 있다. 증폭층(126)의 두께가 100㎚보다 클 경우, 전계가 작아지고 음(-)의 전계가 형성될 수 있다.
제2 도전형 반도체층(127)은 증폭층(126) 상에 배치될 수 있다. 제2 도전형 반도체층(127)에는 제2 도펀트가 도핑될 수 있다. 여기서, 제2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제2 도전형 반도체층(127)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 제2 도전형 반도체층(127)은 300㎚ 내지 400㎚의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
본 발명의 실시예에 따른 반도체 구조물(120)은 제1 도전형 제2 반도체층(125)에 의하여 nin 다이오드와 nip 다이오드가 서로 접합된 구조를 가질 수 있다. 즉, 제1 도전형 제1 반도체층(122, n형 반도체층), 제어층(123) 광흡수층(124)(i형 반도체층), 제1 도전형 제2 반도체층(125)(n형 반도체층)이 nin 구조를 이루고, 제1 도전형 제2 반도체층(125)(n형 반도체층), 증폭층(126)(i형 반도체층), 제2 도전형 반도체층(127)(p형 반도체층)이 nip 구조를 이룰 수 있다.
일반적으로, i형 반도체층은 n형 반도체층 및 p형 반도체층보다 높은 저항값을 가짐으로써 높은 전계를 형성할 수 있다. 또한, n형 반도체층과 p형 반도체층 중 p형 반도체층이 보다 높은 저항값을 가져 보다 높은 전계를 형성할 수 있다. 따라서, 보다 높은 전계를 형성하는 p형 반도체층과 인접한 영역에서 캐리어의 증폭이 이루어지도록 하는 것이 유리할 수 있다.
예컨대, 광흡수층(124)과 증폭층(126) 사이에 제1 도전형 제2 반도체층(125)을 배치하여, 증폭층(126)에 보다 높은 전계가 집중되도록 할 수 있다.
또한, 증폭층(126)이 Al을 더 포함함으로써, 증폭층(126)의 전계가 보다 높아질 수 있다. 따라서, 증폭층(126)에 집중된 높은 전계에 의하여 캐리어의 가속 및 증배가 증폭층(126)에서 집중적으로 이루어질 수 있다.
제1 전극(131)은 제1 도전형 제1 반도체층(122) 상에 배치될 수 있다. 제1 전극(131)은 제1 도전형 제1 반도체층(122)과 전기적으로 연결될 수 있다. 제1 전극(131)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
제2 전극(132)은 제2 도전형 반도체층(127) 상에 배치될 수 있다. 제2 전극(132)은 제2 도전형 반도체층(127)과 전기적으로 연결될 수 있다. 제2 전극(132)은 제1 전극(131)과 동일한 재질로 형성될 수 있다.
도 5는 본 발명의 다른 실시예에 따른 반도체 소자의 개념도이고, 도 6은 본 발명의 다른 실시예에 따른 반도체 소자의 제1 도전형 제1 반도체층과 제어층의 Al 조성을 나타낸 도면이다.
도 5를 참조하면, 다른 실시예에 따른 반도체 소자는 복수의 층(123-1 내지 123-n) (n≥2)이 적층된 형태의 제어층(123)을 포함할 수 있다.
예컨대, 복수의 층(123-1 내지 123-n)은 제1 제어층(123-1) 내지 제n 제어층(123-n)을 포함할 수 있다. 이외의 구성은 앞서 도 1에서 설명한 내용과 동일하게 적용될 수 있다.
복수의 층(123-1 내지 123-n)은 제1 도전형 제1 반도체층(122)에서 광흡수층(124) 측으로 Al 농도가 소정의 비율에 따라 각 층마다 단계적으로 감소할 수 있다.
예시적으로, 복수의 층(123-1 내지 123-n) 중 제1 도전형 제1 반도체층(122)과 가장 인접한 층은 제1 도전형 제1 반도체층(122)과 Al 조성이 동일할 수 있다. 제1 제어층(123-1)은 제1 도전형 제1 반도체층(122)과 Al 조성이 동일할 수 있다.
또한, 복수의 층(123-1 내지 123-n) 중 광흡수층(124)과 가장 인접한 층은 광흡수층(124)과 Al 조성이 동일할 수 있다. 즉, 제n 제어층(123-n)은 광흡수층(124)과 Al 조성이 동일할 수 있다.
도 6을 참조하면, 도 2와 마찬가지로 제어층(123)에서 Al 조성은 단계적으로 소정의 비율로 감소할 수 있다. 이 때, 소정의 비율은 제어층(123)에서 전위차의 뒤틀림이 발생하지 않게 하는 값일 수 있다.
앞서 설명한 바와 같이, 실시예에 따른 반도체 소자는 320nm 내지 380nm의 파장을 흡수하기 위해 설계되어, 제1 도전형 제1 반도체층(122)은 Al 조성이 15%일 수 있다. 이에, 제어층(123)은 최외곽 층(123-1, 123-n)은 Al 조성이 15%, 0%일 수 있다.
도 7을 참조하면, 제어층(123)은 네거티브 전계(Negative Electric Field)가 발생하지 않으므로, 증폭층(126)에서 전계가 집중되어 전류 증배 현상을 개선할 수 있다.
또한, 앞서 설명한 바와 같이, 제어층(123)은 Al 조성의 감소로 인해, 제1 도전형 제1 반도체층(122)과 광흡수층(124) 사이의 격자 불균형에 따른 스트레인(strain)이 제거될 수 있다. 또한, 제어층(123)은 제1 도전형 제1 반도체층(122)과 광흡수층(124) 사이의 에너지 밴드갭 차이에 의해 발생하는 뒤틀림(kink)과 네거티브 전계(Negative Electric Field)를 제거할 수 있다.(예컨대, 제1 도전형 제1 반도체층(122)은 광흡수층(124)보다 에너지 밴드갭이 더 크다)
이로써, 광흡수층(124)에 네거티브 전계가 존재하지 않게 되므로 캐리어 이동이 원할해져, 증폭층(126)에 제2 도전형 반도체층(127)을 향한 전계(Electric Field)가 집중되어, 전류 증폭 현상이 개선될 수 있다.
도 8a 내지 8b는 제어층의 유무에 따른 응답도를 나타낸 그래프이고, 도 9a 내지 9b는 제어층의 유무에 따른 전위차와 전계(Electric Field)분포를 그래프이며, 도 10a 내지 도 10e는 제어층의 두께에 따른 전위차와 전계(Electric Field)분포를 그래프이다.
구체적으로, 흡수층과 제1 도전형 제1 반도체층은 n-GaN일 수 있으며, 전체 두께는 1㎛의 이고, 제1 도전형 제1 반도체층의 Si 도핑 농도는 5E18/cm-3일 수 있다. 제어층이 존재하는 경우 제어층은 두께가 50㎚(실시예)이고, nAlGaN을 포함하며, Al 조성은 15%(제1 도전형 제1 반도체층과 접하는 부분)에서 0%(광흡수층과 접하는 부분)로 감소할 수 있다. 그리고 제어층은 존재하지 않는 경우(비교예 1)도 존재한다. 광흡수층은 i-GaN일 수 있으며, 두께는 150㎚이고 Si 도핑 농도가 5E16/cm3일 수 있다. 제1 도전형 제2 반도체층은 n-GaN일 수 있으며, 두께가 40㎚이고 Si 도핑 농도가 1E18/cm3일 수 있다. 증폭층은 Si 도핑 농도가 1E16/cm3이고, 두께가 70㎚일 수 있다. 제2 도전형 반도체층은 p-GaN일 수 있으며, 두께가 350㎚이고 Si 도핑농도가 1.5E17/cm3일 수 있다. 그러나, 이것은 실험예들로서 일 예일 뿐이며, 이러한 구성으로 본 발명을 한정하지는 않는다.
제어층 존재 유무에 따른 응답도
도 8a는 제어층이 존재하지 않는 경우(비교예1) 반도체 소자에 -60V의 역바이어스(reverse bias) 인가시 파장에 따른 응답도(A/W)이고, 도 8b는 제어층이 존재하는 경우(실시예) 반도체 소자에 -60V의 역바이어스 인가시 파장에 따른 응답도(A/W)를 나타낸다.
도 8a 및 도 8b를 참조하면, 파장이 330㎚ 내지 380㎚인 구간에서 실시예가 비교예1 보다 큰 응답도(Responsivity)를 나타낸다. 즉, 제어층이 광흡수층에서 제1 도전형 제1 반도체층을 향해 증가하는 전위차에 의해 형성되는 네거티브 전계(Negative Electric Field)를 제거하여 증폭층에 전계가 집중되기 때문이다. 또한, 네거티브 전계의 제거로 광흡수층에서 캐리어 가속이 원할해져, 캐리어 증배 및 전류의 증폭이 개선되기 때문이다.
예시적으로, 350㎚에서 실시예는 0.325(A/W)의 응답도를 가지나, 비교예1는 0.21(A/W)의 응답도를 가지므로, 실시예는 비교예1 대비 응답도가 1.5배 증가함을 나타낸다. 이로써, 제어층은 소정의 파장 대역의 광 검출(photo detection) 능력을 향상시킨다.
제어층 존재 유무에 따른 전위차와 전계(Electric Field)분포
도 9a는 제어층이 존재하지 않는 경우(비교예1) 제로바이어스(zero bias)에서 반도체 소자의 전위차(Potentail)와 전계(Electric Field) 분포이고, 도 9b는 제어층이 존재하는 경우(실시예) 제로바이어스(zero bias)에서 반도체 소자의 전위차(Potential)와 전계(Electric Field) 분포이다.
도 9a 및 도 9b를 참조하면, 비교예1은 전위차(Potential)와 전계(electric Field) 분포에 요동(fluctuation)이 존재하나, 실시예는 전위차(Potential)와 전계(electric Field) 분포에 요동(fluctuation) 없이 완만하게 나타난다.
구체적으로, 비교예1은 전위차의 요동에 의해 전계가 0E+0보다 작은 영역인 네거티브 전계(Negative Electric Field)를 나타낸다. 이는 광흡수층이 제1 도전형 제1 반도체층보다 격자상수 및 에너지 밴드갭이 작아, 제1 도전형 제1 반도체층과 광흡수층 사이에 발생한 압축응력에 따른 스트레인(strain)으로부터 기인한다.
이에, 형성된 네거티브 전계(Negative Electric Field)는 광흡수층에서 캐리어의 이동을 차단하여 전류의 증폭이 저하될 수 있다.
이와 달리, 실시예는 전위차의 요동이 없어, 네거티브 전계(Negative Electric Field)가 광흡수층에 형성되지 않는다. 이는 제어층이 제1 도전형 제1 반도체층과 광흡수층 사이의 격자상수를 차이를 완화하기 때문이다. 이로 인해, 네거티브 전계(Negative Electric Field) 형성이 차단되어, 광흡수층에서 캐리어의 이동을 증배되며, 전류의 증폭이 개선될 수 있다.
제어층의 두께에 따른 전위차와 전계(Electric Field)분포
도 10a 내지 10f를 참조하면, 제어층의 두께에 따른 전위차와 전계 분포를 나타낸다. 제어층의 두께는 각각 0㎚(제어층 없는 경우, 비교예1), 25㎚(실시예 1), 50㎚(실시예 2), 75㎚(실시예 3), 100㎚(실시예 4), 150㎚(실시예 5)로 하기 표 1과 같이 나타난다.
비교예1 실시예1 실시예2 실시예3 실시예4 실시예5
두께(㎚) 0 25 50 75 100 150
비교예1의 경우, 전위차의 요동이 존재하여, 네거티브 전계(Negative Electric Field)가 광흡수층에 형성될 수 있다. 이로 인해, 앞서 설명한 바와 같이 캐리어 이동이 감소하여 전류 증배가 저하될 수 있다.
실시예 1의 경우, 전위차의 요동이 없이 제2 도전형 반도체층 측으로 점차 감소하므로, 네거티브 전계(Negative Electric Field)가 광흡수층에 형성되지 않는다.
이는 실시예 2 내지 5에서 모두 나타난다.
다만, 제어층의 두께가 커질수록 제어층에서 최대 전위차와 최소 전위차의 기울기가 조금씩 감소함이 나타난다. 이는 제어층의 두께 감소와 Al 조성이 감소로부터 기인한다. 이로써, 전위차의 기울이기인 전계값이 감소하여, 제어층에서 캐리어의 증배와 전류의 증폭이 감소할 수 있다.
도 11은 실시예에 따른 센서를 도시한 도면이다.
도 11을 참조하면, 실시 예에 따른 감지 센서는 하우징(300), 하우징(300)상에 배치되는 발광소자(200), 및 하우징(300)상에 배치되는 반도체 소자(100)를 포함한다. 여기서, 반도체 소자(100)는 상기 설명한 실시예에 따른 반도체 소자일 수 있다.
하우징(300)은 자외선 발광소자(200) 및 반도체 소자(100)와 전기적으로 연결되는 회로패턴(미도시)을 포함할 수 있다. 하우징(300)은 외부 전원과 소자를 전기적으로 연결하는 구성이면 특별히 제한되지 않는다.
하우징(300)의 내부에는 제어모듈(미도시됨) 및/또는 통신모듈(미도시됨)을 포함할 수 있다. 따라서, 센서의 사이즈를 소형화할 수 있다. 제어모듈은 자외선 발광소자(200)와 반도체 소자(100)에 전원을 인가하거나, 반도체 소자(100)가 검출한 신호를 증폭하거나, 검출한 신호를 외부로 전송할 수 있다. 제어모듈은 FPGA 또는 ASIC일 수 있으나. 이에 한정되는 것은 아니다.
발광소자(200)는 하우징(300)의 외부로 자외선 파장대의 광을 출력할 수 있다. 발광소자(200)는 근자외선 파장대의 광(UV-A)을 출력할 수도 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 방출할 수 있다. 자외선 파장대는 발광소자(100)의 Al의 조성비에 의해 결정될 수 있다. 예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.
외부 공기 중에 다양한 미생물(microorganisms)이 존재할 수 있다. 미생물(P)은 곰팡이, 세균, 박테리아 등을 포함하는 생물학적 입자일 수 있다. 즉, 먼지와 같은 비생물 입자와 구분될 수 있다. 미생물(P)은 강한 에너지를 흡수할 경우 특유의 형광을 발생한다.
예컨대, 미생물(P)은 소정의 파장 대역의 광을 흡수하여 소정의 파장 대역의 형광 스펙트럼을 방출할 수 있다. 즉, 미생물(P)은 흡수한 광의 일부를 소모하고 일정 파장대의 형광 스펙트럼을 방출한다.
이에, 반도체 소자(100)는 미생물(P)이 방출한 형광 스펙트럼을 검출한다. 미생물(P)은 각자 방출하는 형광 스펙트럼이 상이하므로, 미생물(P)이 방출하는 형광 스펙트럼을 조사하면 미생물(P)의 존재 및 종류를 알 수 있다.
발광소자(200)는 UV 발광다이오드일 수 있고, 반도체 소자(100)는 상기 설명한 실시예에 따른 반도체 소자로 UV 포토다이오드 일 수 있다.
도 12는 실시예에 따른 전자 제품의 개념도이다.
도 12를 참조하면, 실시 예에 따른 전자 제품은, 케이스(2), 케이스(2) 내에 배치되는 감지 센서(10), 제품의 기능을 수행하는 기능부(40) 및 제어부(20)를 포함한다.
전자 제품은 다양한 가전 기기 등을 포함하는 개념일 수 있다. 예시적으로, 전자 제품은 냉장고, 공기 청정기, 에어컨, 정수기, 가습기 등과 같이 전원을 공급받아 소정의 역할을 수행하는 가전 가기일 수 있다.
그러나, 반드시 이에 한정되는 것은 아니고, 전자 제품은 자동차와 같이 소정의 밀폐 공간을 갖는 제품을 포함할 수도 있다. 즉, 전자 제품은 미생물(1)의 존재를 확인할 필요가 있는 다양한 제품을 모두 포함하는 개념일 수 있다.
기능부(40)는 전자 제품의 주기능을 수행할 수 있다. 예시적으로, 전자 부품이 에어컨인 경우, 기능부(40)는 공기의 온도를 제어하는 부분일 수 있다. 또한, 전자 부품이 정수기인 경우, 기능부(40)는 물을 정수하는 부분일 수 있다.
제어부(20)는 기능부(40) 및 감지 센서(10)와 통신할 수 있다. 제어부(20)는 케이스(2) 내부로 유입된 미생물의 존재 및 종류를 탐지하기 위해 감지 센서(10)를 동작시킬 수 있다. 전술한 바와 같이 실시 예에 따른 감지 센서(10)는 모듈 형태로 소형화가 가능하므로 다양한 사이즈의 전자 제품에 장착될 수 있다.
제어부(20)는 감지 센서(10)에서 검출된 신호를 미리 저장된 데이터와 비교하여 미생물의 농도 및 종류를 검출할 수 있다. 미리 저장된 데이터는 룩-업 테이블 형식으로 메모리에 저장될 수 있으며, 주기적으로 갱신될 수 있다.
제어부(20)는 검출 결과, 미생물의 농도 등이 미리 설정된 기준값 이상인 경우 세척 시스템을 구동시키거나, 디스플레이부(30)에 경고 신호를 출력할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (10)

  1. 필터층;
    상기 필터층 상에 배치되는 제1 도전형 제1 반도체층;
    상기 제1 도전형 제1 반도체층 상에 배치되는 제어층;
    상기 제어층 상에 배치되는 광흡수층;
    상기 광흡수층 상에 배치되는 제1 도전형 제2 반도체층;
    상기 제1 도전형 제2 반도체층 상에 배치되는 증폭층; 및
    상기 증폭층 상에 배치되는 제2 도전형 반도체층을 포함하고,
    상기 제어층은,
    상기 제1 도전형 제1 반도체층에서 상기 광흡수층을 향해 Al 조성이 감소하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제어층은 복수의 층을 포함하고,
    상기 복수의 층 중 상기 제1 도전형 제1 반도체층에 가장 인접한 층은 상기 제1 도전형 제1 반도체층과 Al 조성이 동일하고,
    상기 복수의 층 중 상기 광흡수층에 가장 인접한 층은 상기 광흡수층과 Al 조성이 동일한 반도체 소자.
  3. 제1항에 있어서,
    상기 제어층의 Si 도핑농도는 상기 제1 도전형 제1 반도체층의 Si 도핑 농도와 동일하고,
    상기 제어층은 상기 제1 도전형 제2 반도체층에서 상기 제1 도전형 제1 반도체층을 향한 전계가 상기 광흡수층에 형성되는 것을 방지하는 반도체 소자.
  4. 제1항에 있어서,
    상기 제어층은 Al 조성이 선형적으로 감소하고,
    상기 제어층은 Al 조성이 0% 내지 15%인 반도체 소자.
  5. 제1항에 있어서,
    상기 필터층은 상기 제1 도전형 제1 반도체층과 Al 조성이 동일한 반도체 소자.
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