KR20180065522A - 반도체 소자 - Google Patents
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Abstract
실시 예는, 제 1 도전형 제 1 반도체층; 상기 제 1 도전형 제 1 반도체층 상에 배치되는 광흡수층; 상기 광흡수층 상에 배치되는 제 1 도전형 제 2 반도체층; 상기 제 1 도전형 제 2 반도체층 상에 배치되고, 적어도 하나의 층을 포함하는 증폭층; 및 상기 증폭층 상에 배치되는 제 2 도전형 반도체층을 포함하고, 상기 증폭층은 Al을 포함하는 제 1 층을 포함하고, 상기 제 1 층의 Al의 조성은 1 내지 10%인 반도체 소자를 개시한다.
Description
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 수광 소자의 경우 빛을 흡수하여 광 전류를 생성하기 때문에 빛에 대한 민감도를 향상시킬 필요가 있다.
실시 예는 전류 증폭 효율이 향상된 반도체 소자를 제공한다.
실시 예는 광검출 효율이 향상된 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제 1 도전형 제 1 반도체층; 상기 제 1 도전형 제 1 반도체층 상에 배치되는 광흡수층; 상기 광흡수층 상에 배치되는 제 1 도전형 제 2 반도체층; 상기 제 1 도전형 제 2 반도체층 상에 배치되고, 적어도 하나의 층을 포함하는 증폭층; 및 상기 증폭층 상에 배치되는 제 2 도전형 반도체층을 포함하고, 상기 증폭층은 Al을 포함하는 제 1 층을 포함하고, 상기 제 1 층의 Al의 조성은 1 내지 10%일 수 있다.
실시 예에 따르면, 반도체 소자의 전류 증폭 효율이 향상될 수 있다.
또한, 반도체 소자의 광검출 효율이 향상될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 구조물의 전계 분포를 도시한 그래프이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자 중 증폭층의 개념도이다.
도 4는 본 발명과의 비교를 위한 비교예1의 전계 분포를 관찰한 것이다.
도 5a 내지 도 5d는 반도체 소자 중 증폭층의 알루미늄의 조성을 다르게 하여 전계 분포를 관찰한 것이다.
도 6a 내지 도 6d는 반도체 소자 중 증폭층의 두께를 다르게 하여 전계 분포를 관찰한 것이다.
도 7a 내지 도 7c는 반도체 소자 중 증폭층을 적층 구조로 구성하여 전계 분포를 관찰한 것이다.
도 2는 본 발명의 일 실시예에 따른 반도체 구조물의 전계 분포를 도시한 그래프이다.
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도 4는 본 발명과의 비교를 위한 비교예1의 전계 분포를 관찰한 것이다.
도 5a 내지 도 5d는 반도체 소자 중 증폭층의 알루미늄의 조성을 다르게 하여 전계 분포를 관찰한 것이다.
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도 7a 내지 도 7c는 반도체 소자 중 증폭층을 적층 구조로 구성하여 전계 분포를 관찰한 것이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광소자와 수광소자는 모두 제 1 도전형 반도체층과 활성층(흡수층) 및 제 2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 수광소자일 수 있다.
수광소자는 광자의 에너지를 열 에너지로 변환하는 열소자, 또는 광자의 에너지를 전기 에너지로 변환하는 광전소자 등을 포함할 수 있다. 특히, 광전소자는 흡수층에서 흡수층 물질이 갖는 에너지 밴드갭 이상의 광 에너지를 흡수하여 전자와 정공을 발생시킬 수 있다. 그리고 광전소자의 외부에서 가해지는 전기장에 의하여 전자와 정공이 이동함으로써 전류가 발생될 수 있다.
본 실시예에 따른 반도체 소자는 APD(Avalanche PhotoDiode)일 수 있다. APD는 제 1, 2 도전형 반도체층 사이에 높은 전계를 갖는 증폭층을 더 포함할 수 있다. 증폭층으로 이동된 전자 또는 정공은 높은 전계에 의하여 그 주변의 원자들과 충돌함으로써 새로운 전자와 정공을 만들고, 이러한 과정의 반복으로 전류가 증폭될 수 있다. 따라서, APD는 소량의 광에 의해서도 민감하게 반응 가능하므로, 고감도의 센서나 장거리 통신 등에 이용될 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 구조물의 전계 분포를 도시한 그래프이다.
도 1을 참조하면, 반도체 소자(100)는 기판(110), 반도체 구조물(120), 제 1 전극(181) 및 제 2 전극(182)을 포함할 수 있다. 또한, 기판(110)과 반도체 구조물(120) 사이에는 버퍼층(115)이 더 배치될 수 있다.
기판(110)은 투광성, 전도성 또는 절연성 기판일 수 있다. 예컨대 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다.
버퍼층(115)은 기판(110) 상에 배치될 수 있다. 버퍼층(115)은 기판(110)과 제 1 도전형 제 1 반도체층(130) 사이의 격자 상수 차이에 따라 발생하는 변형을 완화시킬 수 있다. 또한, 버퍼층(115)은 기판(110)이 포함하는 물질의 확산을 방지할 수 있다. 이를 위해, 버퍼층(115)은 300 내지 3000nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하는 것은 아니다. 버퍼층(115)은 AlN, AlAs, GaN, AlGaN 및 SiC 중 선택된 하나 또는 이들의 이중층 구조를 포함할 수 있다. 버퍼층(115)은 경우에 따라 생략되는 것도 가능하다.
도 1 및 도 2를 참조하면, 반도체 구조물(120)은 기판(110)(또는 버퍼층) 상에 배치될 수 있다. 반도체 구조물(120)은 제 1 도전형 제 1 반도체층(130), 광흡수층(140), 제 1 도전형 제 2 반도체층(150), 증폭층(160) 및 제 2 도전형 반도체층(170)을 포함할 수 있다.
도 2에는 반도체 구조물(120)에 역방향 전압(예를 들어, -40V)을 인가하였을 때의 두께에 따른 전계(전기장) 분포가 도시되어 있다. 구체적으로, 도 2에는 제 1 도전형 제 1 반도체층(130)으로부터 제 2 도전형 반도체층(170)까지의 거리(X축)에 따른 전계 분포(Y축)가 도시되어 있다. 도 2는 후술할 실험예2(또는 실험예5)와 동일할 수 있다. 한편, 도 2에 따른 반도체 구조물 및 전계 분포는 본 발명의 설명을 용이하게 하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
반도체 구조물(120)의 각 층들(제 1 도전형 제 1 반도체층, 광흡수층, 제 1 도전형 제 2 반도체층, 증폭층, 제 2 도전형 반도체층)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 반도체 구조물(120)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 예를 들어, 반도체 구조물(120)은 GaN을 포함할 수 있다.
제 1 도전형 제 1 반도체층(130)은 기판(110)(또는 버퍼층) 상에 배치될 수 있다. 제 1 도전형 제 1 반도체층(130)에는 제 1 도펀트가 도핑될 수 있다. 여기서, 제 1 도펀트는 Si, Ge, Sn, Se, Te 등의 n형 도펀트일 수 있다. 즉, 제 1 도전형 제 1 반도체층(130)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 제 1 도전형 제 1 반도체층(130)은 500 내지 2000nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
광흡수층(140)은 제 1 도전형 제 1 반도체층(130) 상에 배치될 수 있다. 광흡수층(140)은 100 내지 200nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
광흡수층(140)은 i형 반도체층일 수 있다. 즉, 광흡수층(140)은 진성(intrinsic) 반도체층을 포함할 수 있다. 여기서, 진성 반도체층이란, 언도프드(Undoped) 반도체층 또는 비의도적 도핑(Unintentionally doped) 반도체층일 수 있다.
비의도적 도핑 반도체층이란, 반도체층의 성장 공정에서 도펀트 예를 들어, 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생한 것을 의미할 수 있다. 이 때, N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조공정에서 의도하지 않았더라도, n-형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다. 광흡수층(140)의 일부 영역까지는 확산에 의해 도펀트가 도핑될 수도 있다.
광흡수층(140)에서는 반도체 소자(100)로 입사된 광의 흡수가 이루어질 수 있다. 즉, 광흡수층(140)은, 광흡수층 형성 물질의 에너지 밴드갭 이상의 에너지를 갖는 광을 흡수하여 전자와 정공을 포함하는 캐리어(carrier)를 생성할 수 있다. 반도체 소자(100)는 캐리어들의 이동에 의하여 전류가 흐를 수 있다.
제 1 도전형 제 2 반도체층(150)은 광흡수층(140) 상에 배치될 수 있다. 제 1 도전형 제 2 반도체층(150)에는 상기에서 언급한 제 1 도펀트가 도핑될 수 있다. 즉, 제 1 도전형 제 2 반도체층(150)은 n형 도펀트가 도핑된 n형 반도체층일 수 있다. 제 1 도전형 제 2 반도체층(150)은 20 내지 60nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
제 1 도전형 제 2 반도체층(150)은 광흡수층(140)과 증폭층(160) 사이에 배치될 수 있다. 제 1 도전형 제 2 반도체층(150)은 광흡수층(140)과 증폭층(160) 사이의 전계를 상이하게 할 수 있다. 특히, 제 1 도전형 제 2 반도체층(150)은, 도 2에 도시된 바와 같이 증폭층(160)에서 보다 높은 전계가 집중될 수 있도록 할 수 있다. 따라서, 전계가 가장 높은 증폭층(160)에서 캐리어의 증배 작용이 집중될 수 있다.
증폭층(160)은 제 1 도전형 제 2 반도체층(150) 상에 배치될 수 있다. 증폭층(160)은 광흡수층(140)과 마찬가지로 i형 반도체층일 수 있다. 또한, 증폭층(160)은 Al을 더 포함할 수 있다. 즉, 증폭층(160)은 광흡수층(140)이 포함하는 물질과 Al의 화합물로 구성될 수 있다. 예를 들어, 증폭층(160)은 AlGaN을 포함하는 단층의 구조를 가질 수 있다.
증폭층(160)은 광흡수층(140)에서 생성된 캐리어를 증배시킬 수 있다. 즉, 증폭층(160)은 애벌런치(Avalanche) 기능을 가질 수 있다. 애벌런치란 역방향 바이어스가 인가된 반도체 소자가 광을 흡수하여 캐리어를 생성하고, 이들에 의해 다른 캐리어들이 연속적으로 생성되어 전류가 증폭되는 현상을 의미할 수 있다.
증폭층(160)으로 이동된 캐리어는 그 주변의 원자들과 충돌하여 새로운 전자, 정공의 캐리어들을 생성하고, 이들이 다시 주변의 원자들과 충돌하여 캐리어를 생성함으로써 캐리어의 증배 작용이 이루어질 수 있다. 캐리어의 증배에 의하여 반도체 소자(100)의 전류가 증대될 수 있다. 즉, 반도체 소자(100)는 증폭층(160)에 의하여 낮은 에너지를 갖는 광이 입사되더라도, 캐리어의 증폭에 의하여 전류를 증폭시킬 수 있다. 다시 말해서, 낮은 에너지의 광을 검출할 수 있어 수광 감도가 향상될 수 있다.
한편, 증폭층(160)이 Al을 더 포함함으로써, 증폭 효과가 보다 향상될 수 있다. 즉, 증폭층(160)에 포함된 Al에 의하여 증폭층(160) 내의 전계가 더 커질 수 있다. 특히, 도 2를 참조하면, 증폭층(160)에서 가장 높은 전계가 관찰되며, 그 최대값은 대략 1.91MV/cm일 수 있다. 따라서, 증폭층(160)의 높은 전계에 의하여 캐리어의 가속에 유리하며, 캐리어 및 전류의 증폭 작용이 보다 효과적으로 이루어질 수 있다.
증폭층(160)이 포함하는 Al의 조성은 전체 조성 대비 1 내지 10%일 수 있다. 증폭층(160)의 Al의 조성이 1%보다 작을 경우, 전계 상승이 미미할 수 있다. 증폭층(160)의 Al의 조성이 10%보다 클 경우, 음(-)의 전계가 형성되어 캐리어의 이동이 이루어지지 않을 수 있다.
증폭층(160)의 두께(T)는 100 내지 200nm일 수 있다. 증폭층(160)의 두께(T)가 100nm보다 작을 경우, 그만큼 캐리어의 증폭이 이루어질 수 있는 공간이 작아져 증폭 효과의 향상이 미미할 수 있다. 증폭층(160)의 두께(T)가 200nm보다 클 경우, 전계가 작아지고 음(-)의 전계가 형성될 수 있다.
제 2 도전형 반도체층(170)은 증폭층(160) 상에 배치될 수 있다. 제 2 도전형 반도체층(170)에는 제 2 도펀트가 도핑될 수 있다. 여기서, 제 2 도펀트는 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트일 수 있다. 즉, 제 2 도전형 반도체층(170)은 p형 도펀트가 도핑된 p형 반도체층일 수 있다. 제 2 도전형 반도체층(170)은 100 내지 300nm의 두께를 가질 수 있으나, 이것으로 본 발명을 한정하지는 않는다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 구조물(120)은 제 1 도전형 제 2 반도체층(150)에 의하여 nin 다이오드와 nip 다이오드가 서로 접합된 구조를 가질 수 있다. 즉, 제 1 도전형 제 1 반도체층(130, n형 반도체층), 광흡수층(140, i형 반도체층), 제 1 도전형 제 2 반도체층(150, n형 반도체층)이 nin 구조를 이루고, 제 1 도전형 제 2 반도체층(150, n형 반도체층), 증폭층(160, i형 반도체층), 제 2 도전형 반도체층(170, p형 반도체층)이 nip 구조를 이룰 수 있다.
일반적으로, i형 반도체층은 n형 반도체층 및 p형 반도체층보다 높은 저항값을 가짐으로써 높은 전계를 형성할 수 있다. 또한, n형 반도체층과 p형 반도체층 중 p형 반도체층이 보다 높은 저항값을 가져 보다 높은 전계를 형성할 수 있다. 따라서, 보다 높은 전계를 형성하는 p형 반도체층과 인접한 영역에서 캐리어의 증폭이 이루어지도록 하는 것이 유리할 수 있다.
본 발명에 따른 반도체 소자(100)는 광흡수층(140)과 증폭층(160) 사이에 제 1 도전형 제 2 반도체층(150)을 배치하여, 증폭층(160)에 보다 높은 전계가 집중되도록 할 수 있다. 즉, 도 2에 도시된 바와 같이, p형 반도체층인 제 2 도전형 반도체층(170)과 인접한 증폭층(160)에서 가장 높은 전계가 집중되어 형성될 수 있다.
또한, 본 발명에 따른 반도체 소자(100)는 증폭층(160)이 Al을 더 포함함으로써, 증폭층(160)의 전계가 보다 높아질 수 있다. 따라서, 증폭층(160)에 집중된 높은 전계에 의하여 캐리어의 가속 및 증배가 증폭층(160)에서 집중적으로 이루어질 수 있다.
즉, 본 발명에 따른 반도체 소자(100)는 증폭층(160)에 높은 전계를 효과적으로 집중시킬 수 있다. 따라서, 증폭층(160)에서 캐리어의 증배가 집중되어 일어나고, 전류의 증폭이 효율적으로 이루어질 수 있다.
제 1 전극(181)은 제 1 도전형 반도체층(130) 상에 배치될 수 있다. 제 1 전극(181)은 제 1 도전형 반도체층(130)과 전기적으로 연결될 수 있다. 제 1 전극(181)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다.
제 2 전극(182)은 제 2 도전형 반도체층(170) 상에 배치될 수 있다. 제 2 전극(182)은 제 2 도전형 반도체층(170)과 전기적으로 연결될 수 있다. 제 2 전극(182)은 제 1 전극(181)과 동일한 재질로 형성될 수 있다.
도 3은 본 발명의 다른 실시예에 따른 반도체 소자 중 증폭층의 개념도이다.
도 3을 참조하면, 증폭층(260)은 적어도 하나의 제 1 층(260a) 및 제 2 층(260b)을 포함할 수 있다. 즉, 증폭층(260)은 제 1 층(260a) 및 제 2 층(260a)이 적어도 1회 이상 교대로 적층될 수 있다. 이 때, 첫번째 적층된 제 1 층(260a) 및 제 2 층(260b)을 260a-1, 260b-1이라고 표현하고, 마지막으로 적층된 제 1 층(260a) 및 제 2 층(260b)을 260a-n, 260b-n(n≥1)이라고 표현할 수 있다.
증폭층(260)은 앞서 언급한 실시예와 같이 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 또한, 제 1 층(260a) 및 제 2 층(260b) 중 선택된 하나는 Al을 포함할 수 있다. 예를 들어, 제 1 층(260a)이 AlGaN일 경우, 제 2 층(260b)은 GaN을 포함할 수 있다. 물론, 반대의 경우도 가능하다. 즉, 앞선 실시예의 경우, 증폭층이 Al을 포함하는 제 1 층만을 포함하는 단층 구조로 이루어졌으나, 여기서는 Al을 포함하는 제 1 층과 Al을 포함하지 않는 제 2 층의 적층 구조로 이루어질 수 있다. 이하에서는 설명의 편의를 위하여 제 1 층(260a)이 Al을 포함하는 것을 기준으로 설명하도록 한다.
증폭층(260)이 Al을 더 포함하는 제 1 층(260a)을 포함함으로써, 증폭층(260) 내의 전계가 보다 상승될 수 있다. 따라서, 캐리어의 증배가 효과적으로 이루어지고, 전류의 증대가 보다 향상될 수 있다.
제 1 층(260a)이 포함하는 Al의 조성은 전체 조성 대비 1 내지 10%일 수 있다. 제 1 층(260a)의 Al의 조성이 1%보다 작을 경우, 전계 상승이 미미할 수 있다. 제 1 층(260a)의 Al의 조성이 10%보다 클 경우, 음(-)의 전계가 형성되어 캐리어의 이동이 이루어지지 않을 수 있다.
한편, 증폭층(260)의 전체 두께(T)는 100 내지 200nm의 두께를 가질 수 있다. 증폭층(260)의 두께(T)가 100nm보다 작을 경우, 그만큼 캐리어의 증폭이 이루어질 수 있는 공간이 작아져 증폭 효과의 향상이 미미할 수 있다. 증폭층(260)의 두께(T)가 200nm보다 클 경우, 전계가 작아지고 음(-)의 전계가 형성될 수 있다.
이와 같이 하여, 본 발명의 실시예에 따른 반도체 소자(100)는 증폭층(160, 260)이 Al을 더 포함할 수 있다. 따라서, 증폭층(160, 260) 내의 전계가 보다 상승하여 캐리어의 가속에 유리하며, 캐리어의 증배 및 전류의 증폭 작용이 효율적으로 이루어질 수 있다.
<실험예>
도 4는 본 발명과의 비교를 위한 비교예1의 전계 분포를 관찰한 것이다. 도 5a 내지 도 5d는 반도체 소자 중 증폭층의 알루미늄의 조성을 다르게 하여 전계 분포를 관찰한 것이다. 도 6a 내지 도 6d는 반도체 소자 중 증폭층의 두께를 다르게 하여 전계 분포를 관찰한 것이다. 도 7a 내지 도 7c는 반도체 소자 중 증폭층을 복수의 층으로 구성하여 전계 분포를 관찰한 것이다.
이하에서는 도 4 내지 도 7c를 참조하여 증폭층의 다양한 변형에 따른 반도체 소자 전계 분포에 대하여 설명하도록 한다. 도 4 내지 도 7c의 X축은 반도체 구조물의 두께를 의미하고, Y축은 전계를 의미한다. X축의 경우, 원점에서 점점 멀어지는 방향으로 제 1 도전형 제 1 반도체층, 광흡수층, 제 1 도전형 제 2 반도체층, 증폭층, 제 2 도전형 반도체층이 순서대로 배치될 수 있다.
한편, 설명의 편의를 위해 도 5a 내지 도 5d의 반도체 소자를 각각 실험예1 내지 실험예4로 표현하고, 도 6a 내지 도 6d의 반도체 소자를 각각 실험예5 내지 실험예8로 표현하며, 도 7a 내지 도 7c의 반도체 소자를 각각 실험예9 내지 실험예11로 표현하도록 한다.
비교예1 및 실험예1 내지 실험예11의 반도체 구조물은 GaN을 기반으로 구성될 수 있다. 여기서, 증폭층은 Al을 더 포함하여 AlGaN을 포함할 수 있다. 비교예1 및 실험예1 내지 실험예11은 증폭층의 Al 조성(도 5a 내지 도 5d) 또는 두께(도 6a 내지 도 6d) 또는 적층 구조(도 7a 내지 도 7c)에 있어서만 차이를 가지며, 나머지는 동일하게 구성될 수 있다.
구체적으로, 제 1 도전형 제 1 반도체층은 n-GaN일 수 있으며, 200nm의 두께 및 5E18/cm3의 도핑 농도를 가질 수 있다. 광흡수층은 i-GaN일 수 있으며, 100nm의 두께 및 1E16/cm3의 도핑 농도를 가질 수 있다. 제 1 도전형 제 2 반도체층은 n-GaN일 수 있으며, 40nm의 두께 및 1E18/cm3의 도핑 농도를 가질 수 있다. 증폭층은 1E16/cm3의 도핑 농도를 가질 수 있다. 제 2 도전형 반도체층은 p-GaN일 수 있으며, 300nm의 두께 및 1.5E17/cm3의 도핑 농도를 가질 수 있다. 그러나, 이것은 하기할 실험예들을 구성하기 위한 일 예일 뿐이며, 이것으로 본 발명을 한정하지는 않는다.
Al 조성에 따른
전계
분포
도 5a 내지 도 5d 및 도 4를 참조하면, 실험예1 내지 실험예4 및 비교예1의 증폭층의 Al의 조성에 따른 반도체 소자의 전계 분포를 확인할 수 있다.
표 1은 실험예1 내지 실험예4 및 비교예1의 알루미늄 조성을 정리한 것이다. 여기서는 증폭층의 Al의 조성만을 달리하여 전계 분포를 관찰하였으며, 그 외의 나머지 구성들은 상기에서 언급한 것과 동일하다. 또한, 증폭층의 두께는 200nm로 설정되었다.
| 비교예1 | 실험예1 | 실험예2 | 실험예3 | 실험예4 | |
| Al 조성(%) | - | 5 | 10 | 15 | 20 |
표 1에 개시한 바와 같이, 비교예1의 경우, 증폭층이 GaN으로 구성되고, 실험예1 내지 실험예4는 Al의 조성이 서로 다른 AlGaN으로 구성될 수 있다.
도 4 내지 도 5d를 참조하면, 비교예1 및 실험예1 내지 실험예4는 모두 증폭층이 배치된 340 내지 540nm 영역에서 높은 전계가 집중되어 있는 것을 확인할 수 있다. 즉, 제 1 도전형 제 2 반도체층에 의하여 광흡수층보다 증폭층에서 보다 높은 전계가 형성될 수 있다. 광흡수층에서 생성된 캐리어는 증폭층의 높은 전계에 의하여 가속되어 전류 증폭 효율을 향상시킬 수 있다.
비교예1의 경우, 최대 전계값은 대략 1.41MV/cm일 수 있다. 그러나, 실험예1 내지 실험예4처럼 Al의 조성이 점점 증가할수록, 최대 전계값이 점점 상승하는 것을 알 수 있다. 즉, 본 발명의 증폭층은 Al을 포함하여 전계값이 상승될 수 있다. 또한, 보다 높은 전계에 의한 캐리어의 가속으로 전류 증폭 효과가 보다 향상될 수 있다.
한편, 실험예3 및 실험예4의 경우, 300nm 영역(광흡수층과 제 1 도전형 제 2 반도체층의 사이 영역)에서 전계가 음(-)의 값을 갖는 것을 확인할 수 있다. 즉, 실험예3,4의 경우 Al의 조성이 높아져 보다 높은 전계를 가질 수 있으나, 음의 전계에 따른 장벽(barrier)의 생성으로 캐리어의 이동이 이루어지지 않을 수 있다. 따라서, 실험예3,4는 바람직하지 않다.
또한, 증폭층이 Al을 포함하지 않을 경우, 본 발명에 따른 전계의 상승 효과를 얻을 수 없다. 즉, 비교예1에서와 같이, 증폭층이 Al을 미포함할 경우, 전류의 증폭 효과가 미미해질 수 있다.
상기의 결과에 따라, 본 발명에 따른 Al의 조성은 1 내지 10%가 바람직하다는 것을 알 수 있다.
증폭층의
두께에 따른
전계
분포
도 6a 내지 도 6d 및 도 4를 참조하면, 실험예5 내지 실험예8 및 비교예1의 증폭층의 두께에 따른 반도체 소자의 전계 분포를 확인할 수 있다.
표 2는 실험예5 내지 실험예8 및 비교예1의 증폭층의 두께를 정리한 것이다. 여기서는 증폭층의 두께만을 달리하여 전계 분포를 관찰하였으며, 그 외의 나머지 구성들은 상기에서 언급한 것과 동일하다. 실험예5 내지 실험예8의 증폭층이 포함하는 Al은 전체 증폭층 조성 대비 10%로 설정되었다. 한편, 실험예7의 경우 앞서 설명한 실험예2와 동일할 수 있다.
| 비교예1 (Al 미포함) |
실험예5 | 실험예6 | 실험예7 | 실험예8 | |
| 두께(nm) | 200 | 100 | 150 | 200 | 300 |
표 2를 참조하면, 실험예5 내지 실험예8은 각각의 두께가 서로 다르게 구성되었다.
또한, 도 4 및 도 6a 내지 도 6d를 참조하면, 비교예1 및 실험예5 내지 실험예8은 모두 증폭층이 배치된 영역에서 높은 전계가 집중되어 있는 것을 확인할 수 있다. 즉, 제 1 도전형 제 2 반도체층에 의하여 광흡수층보다 증폭층에서 보다 높은 전계가 형성될 수 있다. 광흡수층에서 생성된 캐리어는 증폭층의 높은 전계에 의하여 가속되어 전류 증폭 효율을 향상시킬 수 있다.
특히, 실험예5 내지 실험예8의 경우, 증폭층의 두께가 감소할수록 최대 전계 값이 상승되는 것을 확인할 수 있다. 즉, 전기장의 세기(E)는 V(전압)/d(두께)의 수식으로 표현됨으로써, 두께가 작을수록 커지고, 두께가 커질수록 작아질 수 있다. 따라서, 두께가 가장 작은 실험예5의 경우 전계가 가장 크고, 두께가 가장 두꺼운 실험예8의 경우 전계가 가장 작다.
특히, 비교예1의 경우, 증폭층의 두게는 200nm이고 최대 전계값은 대략 1.41MV/cm일 수 있다. 그러나, 동일한 두께를 갖는 실험예7의 경우, 최대 전계값이 대략 1.91MV/cm로 Al을 포함함에 따라 최대 전계가 상승하는 것을 알 수 있다. 따라서, 실험예7의 경우, 캐리어의 증배 및 전류의 증폭 효과가 향상될 것으로 예상된다.
한편, 실험예8의 경우, Al을 포함하지 않는 비교예1보다 더 작은 최대 전계값을 갖는 것을 확인할 수 있다. 또한, 실험예8은 300nm 영역(광흡수층과 제 1 도전형 제 2 반도체층의 사이 영역)에서 전계가 음(-)의 값을 갖는 것을 확인할 수 있다. 즉, 실험예8의 경우, 음의 전계에 따른 장벽(barrier)의 생성으로 캐리어의 이동이 이루어지지 않을 수 있다. 따라서, 실험예8은 바람직하지 않다.
한편, 증폭층의 두께가 실험예5에 따른 100nm보다 더 작을 경우, 전계가 더 커질 것을 예상할 수 있다. 그러나, 증폭층의 두께가 작아진다는 것은 캐리어의 증배 및 전류의 증폭이 이루어질 수 있는 영역이 작아지는 것을 의미한다. 따라서, 증폭층의 두께가 100nm보다 작게 형성되는 것은 바람직하지 않다.
상기의 결과에 따라, 본 발명에 따른 증폭층의 두께는 100 내지 200nm가 바람직하다는 것을 알 수 있다.
증폭층의
적층 구조에 따른
전계
분포
여기에서는 도 3의 실시예에 따라 증폭층을 구성하였다. 도 7a 내지 도 7c를 참조하면, 실험예9 내지 실험예11의 증폭층의 적층 구조에 따른 반도체 소자의 전계 분포를 확인할 수 있다.
표 3은 실험예9 내지 실험예11의 증폭층의 적층 구조를 정리한 것이다. 구체적으로, 실험예9 내지 실험예11의 증폭층은 제 1 층 및 제 2 층이 적어도 1회 이상 교대로 적층되도록 구성되었다. 특히, 제 1 층은 AlGaN으로 형성되었고, 제 2 층은 GaN으로 형성되었다.
여기서는 증폭층의 구조만을 달리하여 전계 분포를 관찰하였으며, 그 외의 나머지 구성들은 상기에서 언급한 것과 동일하다. 실험예9 내지 실험예11의 증폭층 중 제 1 층이 포함하는 Al의 조성은 10%일 수 있다. 또한, 이하에서는 실험예9,10과의 비교를 위하여 실험예2(실험예7과 동일)를 사용하였고, 실험예11과의 비교를 위하여 실험예5를 사용하였다.
| 전체 두께 (nm) | 구조 | |
| 실험예2 (단층구조) | 200 | - |
| 실험예9 | 200 | 10/10, 10pair |
| 실험예10 | 200 | 20/20, 5pair |
| 실험예5 (단층구조) | 100 | - |
| 실험예11 | 100 | 10/10, 5pair |
표 3을 참조하면, 실험예9의 경우, 제 1, 2 층이 각각 10nm의 두께를 갖고, 총 10개의 쌍으로 구성되었으며, 실험예10의 경우, 제 1, 2 층이 각각 20nm의 두께를 갖고, 총 5개의 쌍으로 구성되었으며, 실험예11의 경우, 제 1, 2 층이 각각 10nm의 두께를 갖고, 총 5개의 쌍으로 구성되었다.
도 7a 내지 도 7c를 참조하면, 실험예9 내지 실험예11은 모두 증폭층이 배치된 영역에서 높은 전계가 집중되어 있는 것을 확인할 수 있다. 즉, 제 1 도전형 제 2 반도체층에 의하여 광흡수층보다 증폭층에서 보다 높은 전계가 형성될 수 있다. 광흡수층에서 생성된 캐리어는 증폭층의 높은 전계에 의하여 가속되어 전류 증폭 효율을 향상시킬 수 있다.
특히, 실험예9,10의 경우, 증폭층의 두께가 200nm로 이루어지고, 최대 전계는 대략 2.32MV/cm인 것을 확인할 수 있다. 증폭층이 단층으로 구성되는 실험예2(도 5b)의 경우, 증폭층의 두께는 실험예9,10과 동일하게 200nm이나, 최대 전계는 대략 1.91MV/cm이다. 즉, 동일한 두께를 갖더라도, 적층 구조로 증폭층을 형성하는 경우 최대 전계가 보다 높아짐을 알 수 있다.
실험예11의 경우, 최대 전계가 대략 2.84MV/cm로 실험예9,10보다 높은 값을 갖는 것을 확인할 수 있다. 즉, 증폭층의 두께가 보다 감소함에 따라 최대 전계가 높아진다는 것을 알 수 있다. 또한, 증폭층이 단층으로 구성되는 실험예5(도 6a)의 경우, 증폭층의 두께는 실험예11과 동일하게 100nm이나, 최대 전계가 더 낮은 값을 갖는 것을 확인할 수 있다. 즉, 동일한 두께를 갖더라도, 적층 구조로 증폭층을 형성하는 경우 최대 전계가 보다 높아짐을 알 수 있다.
상기의 결과에 따라, 본 발명에 따른 적층 구조의 증폭층은, 제 1, 2 층의 적층으로 인하여 비록 전계 분포가 높음과 낮음을 반복하나, 단층 구조의 증폭층에 비하여 최대 전계가 보다 높다는 것을 알 수 있다.
본 발명에 따른 반도체 소자는 수광 소자로써, 340 내지 380nm의 파장 영역에서 작동될 수 있다. 또한, 증폭층이 Al을 더 포함함으로써, 타 영역에 비하여 증폭층에 보다 높은 전계가 집중되도록 할 수 있다. 따라서, 증폭층에서 캐리어의 증배 및 전류 증폭이 극대화될 수 있다. 더불어, 효율적인 전류 증폭에 의하여 미량의 광도 감지 가능하므로, 광검출 효율이 향상될 수 있다.
수광 소자는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 대표적인 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 상술한 바와 같이 제 1 도전형 반도체층과 활성층(광흡수층) 및 제 2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는 상술한 구조의 제 1 도전형 반도체층과 활성층(광흡수층) 및 제2도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100; 반도체 소자
110; 기판
115; 버퍼층 120; 반도체 구조물
130; 제 1 도전형 제 1 반도체층 140; 광흡수층
150; 제 1 도전형 제 2 반도체층 160; 증폭층
170; 제 2 도전형 반도체층 181, 182; 제 1, 2 전극
115; 버퍼층 120; 반도체 구조물
130; 제 1 도전형 제 1 반도체층 140; 광흡수층
150; 제 1 도전형 제 2 반도체층 160; 증폭층
170; 제 2 도전형 반도체층 181, 182; 제 1, 2 전극
Claims (6)
- 제 1 도전형 제 1 반도체층;
상기 제 1 도전형 제 1 반도체층 상에 배치되는 광흡수층;
상기 광흡수층 상에 배치되는 제 1 도전형 제 2 반도체층;
상기 제 1 도전형 제 2 반도체층 상에 배치되고, 적어도 하나의 층을 포함하는 증폭층; 및
상기 증폭층 상에 배치되는 제 2 도전형 반도체층을 포함하고,
상기 증폭층은 Al을 포함하는 제 1 층을 포함하고,
상기 제 1 층의 Al의 조성은 1 내지 10%인 반도체 소자. - 제 1 항에 있어서,
상기 제 1 층은 상기 광흡수층이 포함하는 물질과 Al의 화합물을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 증폭층은 제 2 층을 더 포함하고,
상기 증폭층은 상기 제 1 층 및 제 2 층이 적어도 1회 이상 교대로 배치된 반도체 소자. - 제 3 항에 있어서,
상기 제 2 층은 상기 광흡수층과 동일한 물질을 포함하는 반도체 소자. - 제 1 항에 있어서,
상기 증폭층의 두께는 100 내지 200nm인 반도체 소자. - 제 1 항에 있어서,
상기 제 1 도전형 제 1 반도체층과 전기적으로 연결되는 제 1 전극; 및
상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 더 포함하는 반도체 소자.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160166510A KR20180065522A (ko) | 2016-12-08 | 2016-12-08 | 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160166510A KR20180065522A (ko) | 2016-12-08 | 2016-12-08 | 반도체 소자 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20180065522A true KR20180065522A (ko) | 2018-06-18 |
Family
ID=62765636
Family Applications (1)
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| KR1020160166510A KR20180065522A (ko) | 2016-12-08 | 2016-12-08 | 반도체 소자 |
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| Country | Link |
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-
2016
- 2016-12-08 KR KR1020160166510A patent/KR20180065522A/ko active Search and Examination
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