KR102518480B1 - 반도체 소자 - Google Patents

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Abstract

반도체 소자가 개시된다. 본 소자는 기판, 기판 위에 배치되며 서로 다른 도전형을 갖는 제1 및 제2 반도체층 및 제1 및 제2 반도체층 사이에 배치된 제3 반도체층을 포함하고, 제1 반도체층은 기판 위에 배치되며 AlxGaN (0 < x < 1)를 포함하는 제1-1 반도체층 및 제1-1 반도체층 위에 배치되며, AlyGaN (0 < y < 1, x>y)을 포함하는 제1-2 반도체층을 포함할 수 있다. 이에 따라, 우수한 반응성이 구비될 수 있다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
실시예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
다양한 구조의 수광 소자 중에서, PIN 다이오드형 구조는 우수한 반응성을 구비하는 장점이 있으나 감지할 수 있는 파장 대역이 좁은 단점이 있고, 쇼트키(Schottky) 다이오드형 구조는 감지할 수 있는 파장 대역은 넓으나 반응성이 열악한 단점이 있다.
공개특허공보 제10-2012-0075971호(2012.07.09.)
실시 예는 상술한 종래 기술의 한계점을 해결하기 위해 고안된 것으로, 실시 예의 일 목적은 우수한 반응성을 구비함과 동시에 넓은 반응 파장을 갖는 반도체 소자를 제공함에 있다.
실시 예의 다른 목적은 PIN 다이오드 및 쇼트키 다이오드가 병렬로 연결된 반도체 소자를 제공함에 있다.
실시 예에서 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 아래의 기재로부터 실시 예가 속하는 기술 분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
실시 예에 따른 반도체 소자는 기판; 상기 기판 위에 배치되며 서로 다른 도전형을 갖는 제1 및 제2 반도체층; 및 상기 제1 및 제2 반도체층 사이에 배치된 제3 반도체층을 포함하고, 상기 제1 반도체층은 상기 기판 위에 배치되며 AlxGaN (0 < x < 1)를 포함하는 제1-1 반도체층 및 상기 제1-1 반도체층 위에 배치되며, AlyGaN (0 < y < 1, x>y)을 포함하는 제1-2 반도체층을 포함할 수 있다.
상기 실시 예의 양태들은 본 발명의 바람직한 실시예들 중 일부에 불과하며, 본원 발명의 기술적 특징들이 반영된 다양한 실시예들이 당해 기술분야의 통상적인 지식을 가진 자에 의해 이하 상술할 본 발명의 상세한 설명을 기반으로 도출되고 이해될 수 있다.
실시 예에 따르면 아래와 같은 장점이 있다.
첫째, 실시 예에 따른 반도체 소자는 우수한 반응성을 구비함과 동시에 넓은 반응 파장을 가질 수 있다.
둘째, 실시 예에 따른 반도체 소자는 PIN 다이오드 및 쇼트키 다이오드가 병렬로 연결되어, 우수한 반응성을 구비함과 동시에 넓은 반응 파장을 가질 수 있다.
실시 예에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 아래의 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 실시 예에 따른 반도체 소자의 단면도를 나타낸다.
도 2 내지 도 5는 도 1에 도시된 반도체 소자의 다양한 실시 예의 단면도를 나타낸다.
도 6a는 PIN 다이오드를 포함하는 비교 례에 대응되는 반도체소자를 나타내는 단면도이고, 도 6b는 도 6a에 도시된 반도체소자의 파장 대비 반응 감도를 나타내는 그래프이다.
도 6c는 쇼트키 다이오드를 포함하는 비교 례에 대응되는 반도체소자를 나타내는 단면도이고, 도 6d는 도 6c에 도시된 반도체소자의 파장 대비 반응 감도를 나타내는 그래프이다.
도 6e는 도 2에 도시된 반도체소자와 같이 PIN 다이오드 및 쇼트키 다이오드가 병렬로 연결된 경우, 반응 파장이 넓어지는 관계를 나타내는 그래프이다.
도 7은 도 1에 도시된 반도체 소자의 다른 실시 예의 단면도를 나타낸다.
도 8은 실시 예에 따른 도 2에 도시된 반도체 소자의 회로도이다.
도 9a 내지 도 9f는 실시 예에 따른 도 2에 도시된 반도체 소자의 공정 과정을 나타내는 도면이다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
먼저, 발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
상술한 발광소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
광은 자외선을 포함하고, 자외선은 UV-A, UV-B, UV-C을 포함할 수 있다.
UV-A는 315 내지 400nm 파장 영역을 가지고 UV-B는 280 내지 315　nm　파장　영역을 가지며, UV-C는 100 내지 280nm 파장 영역을 가진다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이하, 전술한 수광 소자에 해당하는 기능을 수행하는 실시 예에 의한 반도체 소자를 설명한다.
여기서, 실시 예에 의한 반도체 소자(100, 100A, 100B, 100C, 100D, 100E)는 데카르트 좌표계를 이용하여 설명되지만, 다른 좌표계를 이용하여 설명될 수 있음은 물론이다. 데카르트 좌표계에서, 각 도면에 도시된 x축과, y축과, z축은 서로 직교하지만 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, x축과, y축과, z축은 서로 교차할 수도 있다.
도 1은 실시 예에 따른 반도체 소자(100)의 단면도를 나타낸다.
도 1에 도시된 반도체 소자(100)는 제1 반도체층(110), 제2 반도체층(120) 및 제3 반도체층(130)을 포함할 수 있다.
제1 반도체층(110)과 제2 반도체층(120)은 서로 다른 도전형을 가질 수 있다. 예를 들어, 제1 반도체층(110)은 제1 도전형 도펀트가 도핑된 제1 도전형 반도체층이고 제2 반도체층(120)은 제2 도전형 도펀트가 도핑된 제2 도전형 반도체층일 수 있다. 또는, 제1 반도체층(110)은 제2 도전형 반도체층이고 제2 반도체층(120)은 제1 도전형 반도체층을 가질 수 있다. 제1 도전형 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함할 수 있으나 이에 한정되지 않는다. 또한, 제2 도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있으나, 이에 한정되지 않는다.
제3 반도체층(130)은 제1 및 제2 반도체층(110, 120) 사이에 배치될 수 있다. 제3 반도체층(130)은 진성 반도체층을 포함할 수 있다. 여기서, 진성 반도체층이란, 언도프드(Undoped) 반도체층 또는 비의도적 도핑(Unintentionally doped) 반도체층일 수 있다. 비의도적 반도체층이란, 반도체층의 성장 공정에서 도펀트 예를 들어, 실리콘(Si) 원자등과 같은 n형 도펀트의 도핑없이 N-vacancy가 발생한 것을 의미할 수 있다. 이때 N-vacancy가 많아지면 잉여 전자의 농도가 커져서, 제조공정에서 의도하지 않았더라고, n-형 도펀트로 도핑된 것과 유사한 전기적인 특성을 가질 수 있다.
제1, 제2 및 제3 반도체층(110, 120, 130) 각각은 반도체 화합물로 형성될 수 있으며, 예를 들어, InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 반도체 물질을 포함하거나, InAlAs, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상을 포함할 수 있다.
예를 들어, 제1 반도체층(110)은 n형 AlGaN을 포함하고, 제2 반도체층(120)은 p형 AlGaN을 포함하고, 제3 반도체층(130)은 진성 반도체층을 포함할 수 있다. 또한, 제3 반도체층(130)은 UID(Unintended)-AlGaN을 포함할 수 있다. 본 명세서에서는 제3 반도체층(130)을 i-AlGaN로 상정하여 설명하기로 한다.
또는, 제1 반도체층(110)은 n형 InP를 포함하고, 제2 반도체층(120)은 p형 InP를 포함하고, 제3 반도체층(130)은 언도프드 InGaAs를 포함할 수도 있다.
도 1에 도시된 제1 반도체층(110)은 기판(미도시) 위에 배치되며, 복수의 반도체층을 포함할 수 있다. 제1 반도체층(110)은 제1-1 반도체층(110-1) 및 제1-2 반도체층(110-2)을 포함할 수 있다. 이때, 제1-1 반도체층(110-1) 및 제1-2 반도체층(110-2)은 서로 동일한 도전형을 가질 수 있다.
설명의 편의상, 제1 반도체층(110)은 2개의 제1-1 및 제1-2 반도체층(110-1, 110-2)을 포함하는 것으로 설명하지만, 제1 반도체층(110)은 3개 이상의 반도체층을 포함할 수 있다. 이런 경우, 적층되는 순으로 Al의 함유량이 줄어들 수 있다. 만약, 제1 반도체층(110)이 제1-1, 제1-2 및 제1-3 반도체층순으로 적층되는 경우, 반응 파장의 폭이 더 커질 수 있다.
이하에서는, 제1-1 반도체층(110-1) 및 제1-2 반도체층(110-2)으로 n형 AlGaN을, 제3 반도체층(130)으로 i-AlGaN을 상정하여 기술하나, 실시 예는 이에 국한되지 않는다.
이때, 제1-1 반도체층(110-1)의 Al의 조성비를 x라고 하면, x가 식 0<x<1을 만족되도록 구성될 수 있다. 또한, 제1-2 반도체층(110-2)의 Al의 조성비를 y라고 하면, y가 식 0<y<1을 만족되도록 구성될 수 있다.
아울러, 반도체 소자(100)는 식 x>y가 만족되도록 구성될 수 있다. 다만, 식 x=y가 만족될 수도 있다.
또한, 제3 반도체층(130)의 Al의 조성비를 z라고 하면, z가 식 0<z<1을 만족되도록 구성될 수 있다.
아울러, 반도체 소자(100)는 식 x>y>z가 만족되도록 구성될 수 있다. 다만, 식 y=z가 만족될 수도 있다.
도 1에 도시되지는 않았으나, 반도체 소자(100)는 공핍 영역을 포함할 수 있다. 반도체 소자(100)는 제3 반도체층(130)에 공핍 영역을 가질 수 있다. 공핍 영역은 반도체 소자(100)로 입사되는 광의 광자를 흡수하는 역할을 한다.
도 1에 도시된 반도체 소자(100)는 다양한 본딩 형태를 가질 수 있다. 예를 들어, 반도체 소자(100)는 수평형 본딩 구조를 가질 수도 있고 플립 칩 본딩 구조를 가질 수 있다.
이하, 도 1에 도시된 반도체 소자(100)의 실시 예(100A, 100B, 100C, 100D, 100E)를 첨부된 도면을 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다.
도 2는 도 1에 도시된 반도체 소자(100)의 일 실시 예(100A)의 단면도를 나타낸다. 도 2에 도시된 반도체 소자(100A)는 제1 내지 제3 반도체층(110A, 120A, 130A), 기판(150A), 버퍼층(160A), 제1 오믹층(172A, 174A, 182A, 184A) 및 제2 오믹층(190A)을 포함할 수 있다.
도 2에 도시된 제1, 제2 및 제3 반도체층(110A, 120A, 130A)은 도 1에 도시된 제1, 제2 및 제3 반도체층(110, 120, 130)에 각각 해당하므로 이들에 대한 중복되는 설명을 생략한다.
기판(150A)은 제1 반도체층(110) 아래에 배치될 수 있다.
또한, 기판(150A)과 수광 구조물(110A, 120A, 130A) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선하기 위해, 기판(150A)과 제1 반도체층(110A) 사이에 버퍼층(160A)이 더 배치될 수 있다.
제1 반도체층(110A)은 제1-1 반도체층(110-1A) 및 제1-2 반도체층(110-2A)를 포함할 수 있다. 제1-1 반도체층(110-1A) 위에 쇼트키층(172A, 174A)을 포함할 수 있고, 제1-2 반도체층(110-2A) 위에 제1 오믹층(182A, 184A)을 포함할 수 있다. 다만, 단면도상에는 쇼트키층(172A, 174A)의 두 전극 172A 및 174A가 서로 분리된 것처럼 보이나, 평면도상에는 쇼트키층(172A, 174A)이 단일층으로 도시될 수 있다.
쇼트키층(172A, 174A)은 제1-1 반도체층(110-1A) 위에 배치되고, 제1 오믹층(182A, 184A)이 제1-2 반도체층(110-2A)에 배치되어 쇼트키 다이오드 구조가 형성된다.
즉, 제1-1 반도체층(110-1A) 및 쇼트키층(172A, 174A)이 쇼트키 접합을 이루고, 제1-2 반도체층(110-2A) 및 제1 오믹층(182A, 184A)이 오믹 접합을 이루면, 금속과 반도체의 접촉면에 생기는 장벽(쇼트키 장벽)의 정류 작용을 이용한 쇼트키 다이오드가 형성될 수 있다.
후술되는 도 6d에 도시된 바와 같이, 쇼트키 다이오드만의 경우, PIN 다이오드에 비해 반응 감도가 낮은 단점이 있으나, Al의 조성비에 따라 장파장의 Cut-Off 파장만 변하므로 200 nm 이상 260nm 이하의 광 특히, 자외선에 반응할 수 있다.
여기서, 쇼트키층(172A, 174A)은 상술한 바와 같이 단일층으로 구성될 수 있으나, 이에 대해서는 한정하지 않는다.
도 2에 도시된 반도체소자(100A)는 상술한 바와 같이 쇼트키 다이오드를 포함하고, 제1 반도체층(110A), 제3 반도체층(130A) 및 제2 반도체층(120A) 순으로 적층되어 PIN 다이오드를 포함할 수 있다.
PIN 다이오드 구조는 적층된 제1-1 반도체층(110-1A), 제1-2 반도체층(110-2A) 및 제3 반도체층(130A) 순으로 Al의 조성비가 작아질 수 있다.
후술되는 도 6a에 도시된 바와 같이, 만약 반도체 소자가 PIN 다이오드만 포함하는 경우, 쇼트키 다이오드만 포함하는 경우보다 높은 반응 감도를 가질 수 있다. 그러나, 반도체 소자(100A)는 제1-2 반도체층(110-2A)의 Al 조성비가 높을 경우 전기적으로 n-오믹의 전기적 역할이 어렵고, Al 조성비가 낮은 경우 필터의 역할이 수행되어 반응 파장이 좁아지는 문제가 발생한다. 특히, 기판(150A)을 향해 광이 조사되는 후면 조사(Backside-Illuminated) 구조인 경우인 경우 더욱 그러하다.
그러나, 상술한 바와 같이 실시 예에 의한 반도체 소자(100A)는 PIN 다이오드 구조와 쇼트키 다이오드의 구조를 모두 포함하므로, 상술한 PIN 다이오드 구조의 200nm 내지 250nm의 광에 반응하지 못하는 단점과 쇼트키 다이오드의 250nm 내지 283nm의 파장 영역에서 반응 감도가 PIN 다이오드에 비해 낮은 단점을 모두 극복할 수 있다. 즉, 실시 예에 의한 반도체 소자(100A)느 쇼트키 다이오드 구조의 장점과 PIN 다이오드 구조의 장점을 모두 가질 수 있다. 이에 대해서는 도 6c를 참조하여 후술된다.
즉, 실시 예에 의한 반도체 소자(100A)는 우수한 반응 감도를 가지면서도 특정 파장 구간에서 반응 감도가 나빠지는 문제를 극복할 수 있다. 이에 따라, 반도체 소자(100A)는 220 nm 내지 283 nm 파장 대역의 광을 전류로 변환할 수 있다. 다만, 실시 예는 상기 파장 대역의 범위에만 국한되지는 않는다.
그리고, 쇼트키층(172A, 174A) 및 제1 오믹층(182A, 184A)이 배치되는 제1 반도체층(110A)의 표면은 단차진 단면 형상을 가질 수 있다. 구체적으로, 쇼트키층(172A, 174A)은 제2 반도체층(120A), 제3 반도체층(130A) 및 제1-2 반도체층(110-2A)이 메사 식각되어 노출된 제1-1 반도체층(110-1A) 위에 배치될 수 있다. 제1오믹층(182A, 184A)은 제2 반도체층(120A)와 제3 반도체층(110-2A)이 메사 식각되어 노출된 제1-2 반도체층(110-2A) 위에 배치될 수 있다. 다만, 노출된 제1 반도체층(110A)의 표면의 단차진 단면 형상은 상기의 메사 식각 이외에 다른 공정에 의해 구현될 수 있음은 당연하다.
제2 반도체층(120A)는 제2-1 반도체층(120-1A) 및 제2-2 반도체층(120-2A)를 포함할 수 있다.
제2-1 반도체층(120-1A)은 p형 AlGaN을 포함할 수 있고, p형 AlGaN의 Al 함유량이 점차적으로 커지거나 작아질 수 있다.
제2-2 반도체층(120-2A)은 p형 GaN가 될 수 있다. 제2-2 반도체층(120-2A)은 오믹접합을 이룰 수 있게하는 층이고, p형 AlGaN과의 오믹 접합 형성이 어려워서 p-type 반도체층과 오믹을 이루기 위해 배치될 수 있다.
또한, 구현시에 제2-2 반도체층(120-2A)는 생략될 수 있다. 이 경우, 제2-1 반도체층(120-1A) 위에 투명 오믹층(미도시)이 배치될 수 있다. 이에 대해서는 후술하기로 한다.
제2 오믹층(190A)은 제2 반도체층(120A) 위에 배치될 수 있다. 제2 오믹층(190A)은 투명 전도성 산화막(TCO:Tranparent Conductive Oxide)일 수도 있다. 예를 들어, 제2 오믹층(190A)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으며, 이러한 재료에 한정되는 않는다.
도 2에 도시된 제1 반도체층(110A)은 n형 도펀트로 도핑된 것으로 제2 반도체층(120A)은 p형 도펀트로 도핑된 것으로 상정하나, 실시 예가 이에 국한되는 것은 아니다.
전술한 도 2에 도시된 반도체 소자(100A)는 수평형 본딩 구조를 가지며, 이하에서 설명되는 도 3 및 도 4에 도시된 반도체 소자(100B, 100C)는 플립 칩 본딩 구조를 갖는다.
도 3은 도 1에 도시된 반도체 소자(100)의 다른 실시 예(100B)의 단면도를 나타낸다.
도 3에 도시된 반도체 소자(100B)는 제1, 제2 및 제3 반도체층(110B, 120B, 130B), 기판(150B), 버퍼층(160B), 서브 마운트(152B), 쇼트키층(172B), 제1 오믹층(182B) 및 제2 오믹층(190B)을 포함할 수 있다.
제1, 제2 및 제3 반도체층(110B, 120B, 130B)은 도 1에 도시된 제1, 제2 및 제3 반도체층(110, 120, 130) 각각과 동일한 역할을 수행하므로, 중복되는 설명을 생략한다.
버퍼층(160B)은 제1 반도체층(110B) 위에 배치되고, 기판(150B)과 수광 구조물(110B, 120B, 130B) 간의 열 팽창 계수의 차이 및 격자 부정합을 개선할 수 있다.
버퍼층(160B)은 예를 들어, Al, In, N 및 Ga로 구성되는 군으로부터 선택되는 적어도 하나의 물질을 포함할 수 있으나, 이에 국한되지 않는다. 또한, 버퍼층(160B)은 단층 또는 다층 구조를 가질 수 있다. 예를 들어, 버퍼층(160B)은 AlN으로 이루어질 수 있다. 다만, 상기 버퍼층(160B)이 구현시에 생략되는 경우도 본 발명의 권리범위에 속한다.
기판(150B)은 버퍼층(160B) 위에 배치된다.
도 2 및 도 3에 도시된 기판(150A, 150B) 각각은 도전형 물질 또는 비도전형 물질을 포함할 수 있다. 예를 들어, 기판(150A, 150B)은 사파이어(Al203), GaN, SiC, ZnO, GaP, InP, Ga203, GaAs 또는 Si 중 적어도 하나를 포함할 수 있으나, 실시 예는 기판(150A, 150B)의 특정한 물질에 국한되지 않는다.
도 3에 도시된 반도체 소자(100B)의 경우, 광이 서브 마운트(152B) 쪽이 아닌 기판(150B) 쪽으로 수광되므로 반사 방지막(미도시)이 예를 들어 기판(150B)의 상부에 배치될 수 있다. 그러나, 실시 예는 이에 국한되지 않는다
즉, 다른 실시 예에 의하면, 광은 기판(150B) 쪽이 아닌 서브 마운트(152B) 쪽으로 입사될 수도 있다. 이 경우, 반사 방지막(미도시)은 서브 마운트(152B)의 아래나, 서브 마운트(152B)의 위에 배치될 수 있다.
반사 방지막은 SiN 또는 SiO2를 포함할 수 있으나, 실시 예는 특정한 물질에 국한되는 것은 아니다. 또한, 비록 도시되지는 않았지만, 반사 방지막은 반구 형상의 단면 형상을 가질 수도 있으며, 그 밖에 다양한 패턴의 단면 형상을 가질 수도 있다.
쇼트키층(172B)은 제1-1 반도체층(110-1B)과 서브 마운트(152B) 사이에 배치될 수 있다. 또한, 제1 오믹층(182B)은 제1-2 반도체층(110-2B)과 서브 마운트(152B) 사이에 배치될 수 있다. 그리고, 제2 오믹층(190B)은 제2 반도체층(120B)과 서브 마운트(152B) 사이에 배치될 수 있다.
쇼트키층 및 제1 오믹층(172B, 182B)은 서브 마운트(152B)와 열압착 본딩(Eutetic Bonding) 방식으로 전기적으로 연결될 수 있다. 상기 열압착 본딩 방식과 별개로 쇼트키층 및 제1 오믹층(172B, 182B)은 서브 마운트(152B)와 솔더 본딩 방식으로 전기적으로 연결될 수 있다. 솔더 본딩으로 서브 마운트(또는 패키지)와 쇼트키층 및 제1 오믹층(172B, 182B)가 서로 전기적으로 연결되는 실시 예는 이하 도 4에서 설명하기로 한다.
도 4는 도 1에 도시된 반도체 소자(100)의 다른 실시 예(100C)의 단면도를 나타낸다.
제1, 제2, 제3 반도체층(110B, 120B, 130B)은 도 1에 도시된 제1, 제2 및 제3 반도체층(110, 120, 130) 각각과 동일한 역할을 수행하므로, 중복되는 설명을 생략한다.
또한, 기판(150C), 버퍼층(160C) 및 제1 오믹층(172C, 182C)은 도 3에 도시된 기판(150B), 버퍼층(160B) 및 제1 오믹층(172B, 182B) 각각과 동일한 역할을 수행하므로, 중복되는 설명을 생략한다.
또한, 도 3 및 도 4에 도시된 반도체 소자(100B, 100C)는 투광성이 있는 기판(150B, 150C)을 적용할 수 있고, 기판(150B, 150C)을 통해 광을 수광할 수 있다.
서브 마운트(152C) 위에 서로 전기적으로 이격된 제1 및 제2 전극 패드(155, 157)가 배치된다. 제1 및 제2 전극 패드(155, 157) 각각은 금속으로 형성될 수 있으며, Ag, Ni, Ti, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr 및 이들의 선택적인 조합으로 이루어질 수 있다.
서브 마운트(152C)는 절연층으로 구성된 것으로 상정하나, 전기적 전도성을 갖는 물질로 구현될 수도 있다. 이런 경우, 제1 및 제2 전극 패드(155, 157)와 서브 마운트(152C) 사이에 절연성 보호층(미도시)이 더 배치될 수도 있다.
제1 전극 패드(155)와 제2 오믹층(190C) 사이, 제2 전극 패드(157)와 쇼트키층 및 제1 오믹층(172C, 182C) 사이에 솔더 범프(175, 185, 195)가 각각 범핑될 수 있다.
제1 전극 패드(155)와 제2 전극 패드(157)는 서브 마운트(152B)가 절연체이므로, 리드선(156, 158)을 통해 배선될 수 있다.
한편, 도 4에 도시된 반도체 소자(100C)는 단일 반도체층으로 제2 반도체층(120)을 포함할 수 있다. 제2 반도체층(120)은 p형 AlGaN을 포함할 수 있으나, 이에 대해서는 한정하지 않는다. 이런 경우, 제2 오믹층(190C)은 반사 오믹층을 포함할 수 있다. 제2 오믹층(190C)이 반사 오믹층으로 구성되는 경우, 전기적 특성이 우수할 수 있다. 다만, 이는 일 실시예에 불과하고 오믹 접합을 위해 p형 AlGaN와 제2 오믹층(190C) 사이에 p형 GaN이 배치될 수 있다.
전술한 도 3 및 도 4의 반도체 소자(100B, 100C)는 광이 기판을 통해 수광되었는데, 제2 반도체층(120)을 통해 수광될 수도 있다. 이러한 반도체 소자(100D)를 도 5를 참고하여 설명하기로 한다.
도 5는 도 1에 도시된 반도체 소자(100)의 또 다른 실시 예(100D)의 단면도를 나타낸다.
일단, 제1, 제2 및 제3 반도체층(110D, 120D, 130D)은 도 1에 도시된 제1, 제2 및 제3 반도체층(110, 120, 130) 각각과 동일한 역할을 수행하므로, 중복되는 설명을 생략한다.
또한, 기판(150D), 버퍼층(160D) 및 쇼트키층(172D) 및 제1 오믹층(182D)은 도 3에 도시된 기판(150B), 버퍼층(160B) 및 쇼트키층 및 제1 오믹층(172B, 182B) 각각과 동일한 역할을 수행하므로, 중복되는 설명을 생략한다.
제2 반도체층(120D)은 도 4와 마찬가지로 단일 반도체층으로 구성될 수 있고, 제2 반도체층(120D) 위에 투광성을 갖는 제2 오믹층(190D)이 배치될 수 있다. 이에 따라, 제2 반도체층(120D)을 통해 광이 수광될 수 있다. 광은 자외선을 상정하나, 실시 예는 이에 국한되지 않는다.
도 6a는 PIN 다이오드를 포함하는 비교 례에 대응되는 반도체소자(10A)를 나타내는 단면도이고, 도 6b는 도 6a의 반도체소자(10A)의 파장 대비 반응 감도를 나타내는 그래프이다.
도 6a에 도시된 비교 례에 대응되는 반도체소자(10A)는 기판(11A), 버퍼층(12A), 제1 반도체층(13-1A, 13-2A), 제3 반도체층(14A), 제2 반도체층(15A, 16A), 제1 오믹층(17A) 및 제2 오믹층(18A)를 포함할 수 있다.
상기 반도체소자(10A)의 구성층은 모두 자세히 설명한 바, 중복되는 설명은 생략하기로 하고 도 2의 반도체소자(100A)와의 차이점을 중심으로 설명하기로 한다.
비교 례에 대응되는 반도체소자(10A)는 쇼트키 접합을 포함하지 않아 쇼트키 다이오드는 포함하지 않는다. 이에 따라 제1-1 반도체층(13-1A) 위에 전극이 없다.
도 6a에 도시된 비교 례에 대응되는 반도체 소자(10A)는 도 6b의 그래프와 같은 파장 대비 반응 감도를 나타낼 수 있다.
반도체 소자(10A)는 제3 반도체층(14A)의 Al 조성비에 따라 PIN 다이오드의 장파장 쪽 반응파장(λz)이 결정된다. 이 장파장 쪽 반응파장(λz)을 z 기준파장으로 표현될 수 있다. 만약, 제3 반도체층(130A)의 Al 조성비가 35% 내지 45%인 경우 260nm 내지 283 nm 이하의 자외선이 전류로 변환할 수 있다.
또한, 반도체 소자(10A)는 제1-2 반도체층(13-2A)의 Al 조성비에 따라 PIN 다이오드의 단파장 쪽 반응파장(λy)이 결정된다. 이 단파장 쪽 반응파장을 y 기준파장(λy)로 표현될 수 있다. 만약, 제1-2 반도체층(13-2A)의 Al 조성비가 50% 내지 60%인 경우 250nm 내지 260 nm 의 자외선이 전류로 변환할 수 있다.
도 6c는 쇼트키 다이오드만 포함하는 비교 례에 대응되는 반도체 소자(10B)의 단면도이다.
반도체 소자(10B)는 기판(11B), 버퍼층(12B), 제1 반도체층(13B), 오믹층(17B), 쇼트키층(19B)를 포함할 수 있다.
반도체 소자(10B)는 제1 반도체층 위에 쇼트키 접합 및 오믹 접합을 형성하여 쇼트키 다이오드를 포함할 수 있다.
도 6d는 도 6c에 도시된 반도체소자의 파장 대비 반응 감도를 나타내는 그래프이다. 일단, λz 및 λy는 도 6b에 설정된 기준파장과 동일하다. 기준파장 λx 및 λy는 후술하는 바, 여기서는 생략하기로 한다.
도 6e는 도 2에 도시된 반도체소자(100A)와 같이 PIN 다이오드 및 쇼트키 다이오드가 병렬로 연결된 경우, 반응 파장이 넓어지는 관계를 나타내는 그래프이다.
반도체 소자(100A)는 제1-1 반도체층(110-1A)의 Al 조성비에 따라 쇼트키 다이오드의 장파장 쪽 반응파장(λx)이 결정될 수 있다. 이 장파장 쪽 반응파장(λx)을 x 기준파장(λx)으로 표현될 수 있다. 만약, 제1-1 반도체층(110-1A)의 Al 조성비가 55% 내지 60%인 경우 약 200 내지 252 nm 의 자외선을 흡수하여 전자와 정공을 여기시키고 여기된 전자와 정공이 광 전류를 만들어 낼 수 있다. 살핀 바와 같이, 제1-1 반도체층(110-1A) 및 제1-2 반도체층(110-2A)의 Al 조성비 차이로 인해 쇼트키 다이오드의 반응파장이 결정될 수 있다.
제3 반도체층(130A)의 Al 조성비에 따라 PIN 다이오드의 장파장 쪽 반응파장(λz)이 결정되고, 제1-2 반도체층(110-2A)의 Al 조성비에 따라 PIN 다이오드의 단파장 쪽 반응파장(λy)이 결정되며, 제1-1 반도체층(110-1A)의 Al 조성비에 따라 쇼트키 다이오드의 장파장 쪽 반응파장(λx)가 결정될 수 있다. λx 내지 λz는 Al 성분비의 차이에 따라 좌우로 소정 크기만큼 변동될 수 있다. 가령, 제1-1, 제1-2 및 제3 반도체의 Al 조성비가 상기와 같은 경우, 반도체 소자(100A)는 200 내지 283 nm 영역의 자외선을 전류로 변환할 수 있다.
예를 들어 설명한 반도체층 별 Al 조성비는 상술한 것과 다르게 구성될 수 있으며, 그 경우도 본원 발명의 권리범위에 속한다. 다만, 각 반도체층의 조성비의 크기는 식 x≥y≥z 를 만족할 수 있다. 도 7은 도 1에 도시된 반도체 소자의 또 다른 실시 예의 단면도를 나타낸다.
도 7에 도시된 반도체 소자(100E)는 제1, 제2 및 제3 반도체층(110E, 120E, 130E), 기판(150E), 버퍼층(160E), 쇼트키 층(162E, 164E), 제1 오믹층(172E, 174E, 182E, 184E) 및 제2 오믹층(190B)을 포함할 수 있다.
전술한 반도체 소자와 중복되는 설명은 생략하고, 차이점을 위주로 설명하기로 한다.
제1 반도체층(110E)은 제1-3 반도체층(110-3E)을 더 포함할 수 있다. 제1-3 반도체층(110-3E)의 Al 조성비는 제1-1 반도체층(110-1E)보다 더 크게 구성될 수 있다.
반도체 소자(100E)는 제1-3 반도체층(110-3E)의 Al 조성비에 따라 쇼트키 다이오드의 단파장 쪽 반응파장(λp)이 결정될 수도 있다. 이 단파장 쪽 반응파장을 도 6의 p기준파장(λp)로 표현될 수 있다.
또한, 쇼트키층(162E, 164E)은 제1-3 반도체층(110-3E) 위에 배치될 수 있다.
도 8은 실시 예에 따른 도 2에 도시된 반도체 소자(100A)의 회로도이다.
도 8에 따르면, 반도체 소자(100A)는 서로 병렬로 연결된 PIN 다이오드 및 쇼트키 다이오드를 포함할 수 있다.
쇼트키 다이오드는 기판(150A). 버퍼층(160A), 제1-1 반도체층(110-1A) 및 제1-1 오믹층(172A, 174A)으로 구성될 수 있다. 쇼트키 영역은 제1 오믹층(172A, 174A) 하부에 형성될 수 있다.
PIN 다이오드는 기판(150A). 버퍼층(160A), 제1-1 반도체층(110-1A), 제1-2 반도체층(110-2A) 및 제1-2 오믹층(182A, 184A)으로 구성될 수 있다. PIN 영역은 제3 반도체층(130A)에 형성될 수 있다.
반도체 소자(100A)는 기판(참조부호) 쪽으로 광이 수광되는 플립 칩 본딩 구조에서 가장 바람직한 파장 대비 반응 감도를 보일 수 있다. 다만, 도 5와 같이 제2 오믹층(190A) 쪽으로 수광되더라도 쇼트키 다이오드 및 PIN 다이오드의 병령 구조가 적용될 수 있다.
이하, 도 2에 도시된 반도체 소자(100A)의 제조 방법을 첨부된 도 9a 내지 9f을 참조하여 다음과 같이 설명하지만, 실시 예는 이에 국한되지 않는다. 즉, 도 2에 도시된 반도체 소자(100A)는 도 9a 내지 도 9f에 도시된 방법 이외에 다른 방법으로 제조될 수도 있다.
도 9a 내지 도 9f는 일 실시 예에 따른 도 2에 도시된 반도체 소자(100A)의 공정 단면도를 나타낸다.
도 9a를 참고하면, 일단 기판(150A)이 형성되고, 기판(150A) 위에 버퍼층(160A)이 배치되고, 버퍼층(160) 위에 제1-1 반도체층(110-1A)이 배치될 수 있다.
그 다음, 제1-2 반도체층(110-2A)이 배치되고, 제1-2 반도체층(110-2A) 위에 제3 반도체층(130A)이 배치되며, 제3 반도체층(130A) 위에 제2-1 반도체층(120-1A) 및 제2-2 반도체층(120-2A)이 적층될 수 있다.
이와 같이 Epi 성장이 수행될 수 있다.
그 다음으로 식각공정이 도 9b 및 도 9c와 같이 수행될 수 있다.
제1-2 반도체층(110-2A) 내지 제2 반도체층(120A)의 일부가 제1 식각될 수 있다. 메사 식각 방식이 사용될 수 있으나 식각 방식에 제한을 두지는 않는다.
그 다음으로 제1-1 반도체층(110-1A)의 일부가 제2 식각될 수 있다. 상기 제1 식각 및 제2 식각의 순서는 바뀔 수 있으나, 이에 대해서는 한정하지 않는다.
이에 따라, 제1 반도체층(110A)이 단차진 형상이 될 수 있다.
다음으로, 도 9d 내지 도 9f에서 전극이 형성될 수 있다.
구체적으로, 쇼트키층(172A, 174A)이 증착되고, 제1 오믹층(182A, 184A)이 증착되고 제2 오믹층(190A)이 증착될 수 있다. 다만, 증착 순서는 이에 국한되지는 않는다.
그 다음, 열처리 과정을 거쳐서 도 9f와 같은 반도체 소자(100A)가 도출될 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100, 100A, 100B, 100C, 100D, 100E: 반도체 소자
110, 110A, 110B, 110C, 110D, 110E: 제1 반도체층
120, 120A, 120B, 120C, 120D, 120E: 제2 반도체층
130, 130A, 130B, 130C, 130D, 130E: 제3 반도체층
140, 140A, 140B, 140C, 140D, 140E: 제4 반도체층
152A, 152B: 서브 마운트 160A, 160B: 버퍼층

Claims (12)

  1. 기판;
    상기 기판 위에 배치되며 서로 다른 도전형을 갖는 제1 및 제2 반도체층; 상기 제1 반도체층 위에 배치되는 제1 오믹층; 및 상기 제1 및 제2 반도체층 사이에 배치된 제3 반도체층을 포함하고,
    상기 제1 반도체층은
    상기 기판 위에 배치되며 AlxGaN (0 < x < 1)를 포함하는 제1-1 반도체층; 및
    상기 제1-1 반도체층 위에 배치되며, AlyGaN (0 < y < 1, x>y)을 포함하는 제1-2 반도체층을 포함하고,
    상기 제3 반도체층은 AlzGaN (0 < z < 1, y>z)을 포함하고,
    상기 제1 오믹층은
    상기 제1-1 반도체층 위에 배치된 제1-1 오믹층; 및
    상기 제1-2 반도체층 위에 배치된 제1-2 오믹층을 포함하는 반도체 소자.
  2. 삭제
  3. 제1 항에 있어서,
    상기 제1 오믹층이 배치되는 상기 제1 반도체층의 표면은 단차진 단면 형상을 갖는 반도체 소자.
  4. 제1 항에 있어서,
    상기 제2 반도체 층 상에 배치된 제2 오믹층을 더 포함하는 반도체 소자.
  5. 제1 항에 있어서,
    상기 제2 반도체층 상에 배치된 반사 오믹층을 더 포함하는 반도체 소자.
  6. 제4 항에 있어서,
    상기 반도체 소자는
    서브 마운트;
    상기 서브 마운트 위에 서로 전기적으로 이격되어 배치된 제1 및 제2 전극 패드;
    상기 제1 전극 패드와 상기 제1 오믹층 사이에 배치된 제1 범프; 및
    상기 제2 전극 패드와 상기 제2 오믹층 사이에 배치된 제2 범프를 더 포함하는 반도체 소자.
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
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