KR20180129900A - 직접 판독 픽셀 정렬 - Google Patents
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Abstract
전기-광학 센서 칩 어셈블리(SCA)가 제공되고, 검출 회로(ROIC), 기판, 버퍼층, 픽셀층 및 상기 픽셀층에 배치되는 픽셀의 어레이 및 상기 ROIC과 픽셀층 사이에 배치되고, 픽셀로부터 ROIC로 각각 연장 가능한 냉간 용접되는 상호 접속 포스트를 포함하는 상호 접속층을 포함하는 검출기를 포함한다. 검출기는 기판 및 버퍼층에서 형성되는 직시형 윈도우에서 하나 이상의 픽셀로 전파되는 가시광선 파장 광에 의해 투과 가능하다.
Description
본 발명은 전기-광학 검출기 소자 및 정렬 목적을 위해 픽셀을 직접 판독하는 방법에 관한 것이다.
지난 몇 년 동안, 점점 더 높은 해상도의 검출기를 통합하고, 결국 정렬 및 픽셀 공동 등록(co-registration)에 더 높은 정밀도를 갖는 시스템을 필요로 하는 전기-광학 센서가 개발되었다. 실제로, 센서 광학 시스템은 이제 성능 요건을 충족시키기 위해 약 2 미크론 이하의 해상도로 필터 정렬 및 픽셀의 공동 등록을 필요로 한다.
현재의 정렬 기술은 현재 요구되는 더 엄격한 허용 오차에 비해 복수의 조립 단계에서 정렬에 심각한 오류가 있다. 이러한 단계는 검출기 하이브리드화 단계, 센서 칩 어셈블리(SCA) 단계, 결합 필터 정렬 단계 및 광학 시스템 정렬 단계, 및 검출기-검출기 정렬 단계가 포함된다. 내재적이고 중요한 허용 오차 스택-업(stack-up) 문제는, 예컨대 SCA 결합 동안 검출기에 비해 검출 회로(Read-out Integrated Circuit; ROIC)의 배치 정확도 문제를 포함한다. 이러한 정확한 배치는 얻기 어려울 수 있는 정확한 위치와 측정 지식이 모두 필요하다. 정렬 작업이 전기-광학 센서 수준에서 수행되면, 정렬 작업은 핵심 경로 활동이 되며, 종종 완료를 위해 여러 번 반복을 필요로 한다. 일부 경우에, 반복은 반복 정렬법을 사용하여 센서 수준의 통합에 높은 비용과 상당한 일정의 영향을 주는 정렬 정확도를 평가하기 위해 초점면(focal plane)의 냉각 작업을 포함한다.
정렬 작업과 관련된 지연 및 비용이 있더라도, 현재의 정렬 기술은 하이브리드화 에러(예컨대, 약 4-8 미크론), SCA 정렬 에러 또는 필터 정렬 에러(약 20 미크론) 및 총 정렬 에러(약 25 미크론)를 갖는다.
일 양태에 따라서, 전기-광학 검출기 소자는 집적 회로(IC); 기판, 버퍼층, 픽셀층 및 상기 픽셀층에 배치되는 픽셀들의 어레이를 포함하는 검출기; 및 상기 집적회로(IC)와 픽셀층 사이에 배치되고, 상기 픽셀들로부터 집적 회로(IC)로 각각 연장 가능한 냉간 용접되는 상호 접속 포스트(cold welded interconnect post)를 포함하는 상호 접속층을 제공 및 포함한다. 상기 검출기는 기판 및 버퍼층에 형성되는 직시형 윈도우(direct view window)로부터 하나 이상의 상기 픽셀들로 가시광선 파장 광을 전파함으로써 투과 가능하다.
다른 양태에 따라서, 전기-광학 검출기 소자의 제조방법. 상기 방법은, 기판, 버퍼층, 픽셀층 및 상기 픽셀층에 배치되는 픽셀들의 어레이를 포함하는 검출기를 어셈블링하는 단계; 집적 회로(IC)와 픽셀층 사이에 상호 접속층을 배치하는 단계; 집적 회로(IC)와 검출기를 하이브리드화 시킴으로써(hybridizing), 픽셀로부터 집적 회로(IC)로 각각 연장 가능한 상호 연결 포스트가 냉간 용접되는 단계; 상기 픽셀들 중 하나 이상의 위치에서 상기 기판 및 버퍼층에 직시형 윈도우를 형성하는 단계; 및 상기 직시형 윈도우에서 하나 이상의 상기 픽셀들로 가시광선 파장 광을 전파시키는 단계;를 포함한다.
다른 양태에 따라서, 전기-광학 검출기의 어셈블링 방법이 제공된다. 상기 방법은, 페디스탈(pedestal)에 대해 광학 소자의 위치를 특징화 하는 단계; 전기-광학 검출기 소자의 직접 판독 픽셀 정렬을 수행하는 단계; 상기 페디스탈 상에 전기-광학 검출기 소자를 배치하는 단계; 및 특징화된 위치 및 직접 판독 픽셀 정렬에 기초하여 광학 소자에 대해 전기-광학 검출기 소자를 정렬하는 단계;를 포함한다.
추가 특징 및 이점은 본 발명의 기술을 통해 실현된다. 본 발명의 다른 양태 및 측면은 본 명세서에서 더 상세히 설명되고, 청구항 발명의 일부로 간주된다.
본 개시 내용의 보다 완전한 이해를 위해, 첨부된 도면 및 상세한 설명과 관련하여 취해진 다음의 간단한 설명을 참조할 것이며, 유사한 참조 번호는 유사한 부분을 나타낸다:
도 1은 양태에 따른 이미지 검출기를 나타내는 개략도이고;
도 2는 양태에 따른 유닛 셀을 형성하기 위한 후 공정 전에 반도체 기판의 단면도이고;
도 3은 양태에 따른 도 2의 반도체 기판으로 제조되는 유닛 셀의 단면도이고;
도 4는 전기-광학 센서 칩 어셈블리의 초기 단계를 나타내는 측면 개략도이고;
도 5는 전기-광학 센서 칩 어셈블리의 후기 단계를 나타내는 측면 개략도이고;
도 6a는 양태에 따른 초기 어셈블리 단계에서 전기-광학 센서 칩 어셈블리의 단면도이고;
도 6b는 양태에 따른 중간 어셈블리 단계에서 전기-광학 센서 칩 어셈블리의 단면도이고;
도 6c는 양태에 따른 후기 어셈블리 단계에서 전기-광학 센서 칩 어셈블리의 단면도이고;
도 6d는 도 6a의 전기-광학 센서 칩 어셈블리의 픽셀층의 픽셀의 평면도이고;
도 7은 양태에 따른 전기-광학 센서 칩 어셈블리의 투시도이고;
도 8은 양태에 따른 전기-광학 센서 칩 어셈블리의 직시형 윈도우 및 대응하는 픽셀의 측면도이고;
도 9는 양태에 따른 전기-광학 센서 칩 어셈블리의 직시형 윈도우 및 오프셋 대응 픽셀의 그룹의 측면도이고;
도 10은 양태에 따른 전기-광학 센서 칩 어셈블리의 직시형 윈도우 및 대응하는 픽셀의 그룹의 측면도이고;
도 11은 양태에 따른 전기-광학 센서 칩 어셈블리에서 직시형 윈도우를 제조하기 위한 다이아몬드 포인트 터닝(DPT) 기계 가공을 설명하는 측면 개략도이고;
도 12는 양태에 따른 전기-광학 센서 칩 어셈블리에서 직시형 윈도우를 제조하기 위한 화학적 에칭법 또는 드라이 에칭법을 설명하는 측면 개략도이고;
도 13은 양태에 따른 전기-광학 검출기의 단면도이다.
도 1은 양태에 따른 이미지 검출기를 나타내는 개략도이고;
도 2는 양태에 따른 유닛 셀을 형성하기 위한 후 공정 전에 반도체 기판의 단면도이고;
도 3은 양태에 따른 도 2의 반도체 기판으로 제조되는 유닛 셀의 단면도이고;
도 4는 전기-광학 센서 칩 어셈블리의 초기 단계를 나타내는 측면 개략도이고;
도 5는 전기-광학 센서 칩 어셈블리의 후기 단계를 나타내는 측면 개략도이고;
도 6a는 양태에 따른 초기 어셈블리 단계에서 전기-광학 센서 칩 어셈블리의 단면도이고;
도 6b는 양태에 따른 중간 어셈블리 단계에서 전기-광학 센서 칩 어셈블리의 단면도이고;
도 6c는 양태에 따른 후기 어셈블리 단계에서 전기-광학 센서 칩 어셈블리의 단면도이고;
도 6d는 도 6a의 전기-광학 센서 칩 어셈블리의 픽셀층의 픽셀의 평면도이고;
도 7은 양태에 따른 전기-광학 센서 칩 어셈블리의 투시도이고;
도 8은 양태에 따른 전기-광학 센서 칩 어셈블리의 직시형 윈도우 및 대응하는 픽셀의 측면도이고;
도 9는 양태에 따른 전기-광학 센서 칩 어셈블리의 직시형 윈도우 및 오프셋 대응 픽셀의 그룹의 측면도이고;
도 10은 양태에 따른 전기-광학 센서 칩 어셈블리의 직시형 윈도우 및 대응하는 픽셀의 그룹의 측면도이고;
도 11은 양태에 따른 전기-광학 센서 칩 어셈블리에서 직시형 윈도우를 제조하기 위한 다이아몬드 포인트 터닝(DPT) 기계 가공을 설명하는 측면 개략도이고;
도 12는 양태에 따른 전기-광학 센서 칩 어셈블리에서 직시형 윈도우를 제조하기 위한 화학적 에칭법 또는 드라이 에칭법을 설명하는 측면 개략도이고;
도 13은 양태에 따른 전기-광학 검출기의 단면도이다.
이하 설명되는 바와 같이, 검출 회로(ROIC)와 같은 집적 회로(IC) 소자와 검출기의 하이브리드화와 관련된 에러는, 예컨대 제거되거나 실질적으로 감소된다. 이는 검출기의 픽셀 구조를 노출시키고, 적외선(IR) 검출 범위에서 가능한 것보다 가시광선의 파장이 짧은 것에 기인하여 10배 큰 인자에 의해 더욱 정확해지는 정렬 범위를 이용하여 가시광선 검사를 가능하게 하기 위한 다이아몬드 포인트 터닝(DPT) 기계 가공법 및/또는 에칭 방법에 의한 적외선 검출기 기판의 제거에 의해 달성된다.
도 1은 양태에 따른 이미지 검출기(100)를 나타내는 개략도이다. 이미지 검출기(100)는 초점면 배열(FPA), 능동 픽셀 센서(APS) 또는 임의의 다른 적합한 에너지 파장 센싱 장치일 수 있다. 이미지 검출기(100)는 디지털 카메라, 비디오 카메라 또는 다른 단순한 장치와 같은 사진 및/또는 이미지 캡쳐 장치의 소자로 사용될 수 있다. 이미지 검출기(100)는 검출 장치(120) 및 ROIC(140)를 포함할 수 있다.
검출 장치(120)는 X×Y 매트릭스로 배열되는 감광성/에너지 파장 민감형 검출기 유닛 셀(160)의 어레이를 포함한다. 검출기 유닛 셀(160) 각각은 전하를 축적하거나 검출기 유닛 셀(160) 상의 입사광에 대응하는 전류 및/또는 전압을 생성할 수 있고, 캡쳐된 전자 이미지에서 픽셀에 대응할 수 있다. 하나 이상의 검출기 유닛 셀(160)은 광기전 검출기(예컨대, 광기전 단일 흡수체 검출기(photovoltaic single absorber detector) 또는 광기전 다중-흡수체(다중-접합) 검출기(photovoltaic multi-absorber (multi-junction) detector)), 배리어 장치 검출기(barrier device detector), 위치 민감형 검출기(PSD) 또는 다른 적합한 검출기를 포함할 수 있다. 검출기 유닛 셀(160)은 광검출기 유형에 기초하여 선택된 임의의 적합한 물질, 도펀트 농도, 층의 수, 층 두께 및/또는 다른 특성을 포함할 수 있다.
ROIC(140)는 입사광의 처리를 위해 이용될 수 있다(예컨대, 입사광의 대표적인 이미지를 생성하기 위해). 예컨대, 집적 회로(140)는 검출기 유닛 셀(160) 상의 입사광에 대해 생성되는 축적된 전하 또는 전류 및/또는 전압과 같은 신호를 수신하기 위해 검출 장치(120)와 접속된다. 집적 회로(140)는 이미지 처리 유닛을 포함할 수 있고, 수신된 신호를 전자 이미지로 변환하도록 작동되는 하드웨어, 소프트웨어, 또는 펌웨어의 조합을 포함할 수 있다.
집적 회로(140)는 검출기 유닛 셀(160)의 X×Y 매트릭스의 키랄 배향에 대응하는 X×Y 매트릭스로 배열되는 ROIC 유닛-셀의 어레이를 포함할 수 있다. 따라서, 각각의 ROIC 유닛-셀은 직접 금속-금속 상호 접속 또는 인듐 상호 접속과 같은 하나 이상의 직접 결합 상호 접속에 의해 대응하는 검출기 유닛 셀(160)과 상호 접속될 수 있다. 상호 접속은 웨이퍼 수준에서 또는 다이 수준에서 이루어질 수 있다. 더 앞선 경우에, 상호 접속은 ROIC 웨이퍼로서 ROIC 유닛-셀의 어레이 및 검출기로서 검출기 유닛 셀(160)의 어레이를 제공하고, ROIC 웨이퍼와 검출기 웨이퍼를 가압 또는 스퀴징(squeezing)함으로써 하이브리드화 하여 2개를 함께 용융시킴으로써 제조될 수 있다. 웨이퍼의 이용이 이미지 검출기(100)의 효율적인 제조를 가능하게 할 수 있지만, ROIC 웨이퍼와 검출기 웨이퍼의 하이브리드화는 상호 접속이 효율적으로 냉간 용접되고, 이하에 설명되는 바와 같이 전단 응력이 상호 접속에 적용되도록 할 수 있다.
도 2를 참조하여, 검출기 유닛 셀(160)을 형성하기 위한 후가공 전에 반도체 기판(200)의 단면도가 양태에 따라 제공된다. 반도체 기판(200)은 소수 캐리어 동종 장치 또는 이종 접합 장치와 같은 배리어층 또는 장치를 포함할 수 있다. 배리어층은 카드뮴 아연 텔루륨(cadmium zinc tellurium), 게르마늄(germanium), 실리콘 카바이드(silicon carbide), 알루미늄 아세나이드 안티모나이드(aluminum arsenide antimonide), 갈륨 안티모나이드(gallium antimonide), 갈륨 아세나이드(gallium arsenide), 갈륨 나이트라이드(gallium nitride), 갈륨 포스파이드(gallium phosphide), 인듐 안티모나이드(indium antimonide), 인듐 아세나이드(indium arsenide), 인듐 아세나이드 안티모나이드(indium arsenide antimonide), 인듐 갈륨 아세나이드(indium gallium arsenide), 인듐 나이트라이드(indium nitride), 인듐 포스파이드(indium phosphide), 머큐리 카드뮴 텔루륨(mercury cadmium tellurium), 실리콘 게르마늄(silicon germanium), 또는 다른 적합한 반도체 물질로 형성될 수 있다.
반도체 기판(200)은 흡수층(202), 분리층(204) 및 접촉층(206)을 더 포함할 수 있다. 반도체 기판(200)의 다양한 층들은 베이스 기판 상에 성장될 수 있다. 베이스 기판은 제한 없이 실리콘, 카드뮴 아연 텔루륨(cadmium zinc tellurium), 게르마늄, 실리콘 카바이드(silicon carbide), 알루미늄 아세나이드 안티모나이드(aluminum arsenide antimonide), 갈륨 안티모나이드(gallium antimonide), 갈륨 아세나이드(gallium arsenide), 갈륨 나이트라이드(gallium nitride), 갈륨 포스파이드(gallium phosphide), 인듐 안티모나이드(indium antimonide), 인듐 아세나이드(indium arsenide), 인듐 아세나이드 안티모나이드(indium arsenide antimonide), 인듐 갈륨 아세나이드(indium gallium arsenide), 인듐 나이트라이드(indium nitride), 인듐 포스파이드(indium phosphide), 머큐리 카드뮴 텔루륨(mercury cadmium tellurium), 실리콘 게르마늄(silicon germanium), 또는 다른 적합한 반도체 물질을 포함하는 임의의 사실상 고유한 반도체 기판(예컨대, 순수하게 고유하거나 매우 가볍게 도핑된)을 포함할 수 있다. 베이스 기판으로 사용되는 물질 또는 물질들은 반도체 기판(200)으로부터 제조될 유닛 셀의 바람직한 특성에 기초하여 선택될 수 있다.
흡수층(202)은 입사 광자를 흡수하도록 작동되어, 흡수된 광자가 흡수층(202) 내에서 양전하 및 음전하로 여기시킬 수 있다. 흡수층(202)은 제한 없이 베이스 기판에 대해 상술한 반도체를 포함하여, 임의의 사실상 도핑된 반도체 기판(예컨대 도펀트 농도가 약 2×1014 cm-3 내지 약 5×1017 cm- 3)을 포함할 수 있다. 흡수층(202)은 n-형 반도체, p-형 반도체 또는 고유한 반도체일 수 있다. 흡수층(202)에 사용되는 물질 또는 물질들은 유닛 셀에 바람직한 특성에 기초하여 선택될 수 있다(예컨대, 물질은 광자 흡수 및 따라서 특정 파장 또는 파장 범위의 광 검출에 적합한 밴드갭으로 선택될 수 있음). 흡수층(202)은 약 1.0 ㎛ 내지 약 25.0 ㎛의 두께로 성장될 수 있다(예컨대, 흡수층이 특정 강도의 광을 포획하기에 충분히 두껍지만, 광-생성 전하 캐리어를 수집하기에 충분히 얇은 것을 보증하기 위해).
분리층(204)은 배리어층, 접합층 또는 흡수층(202)으로부터 전하 캐리어를 수용하고, 제2 접촉에서 수집을 위해 제2 전하 캐리어로부터 제1 접촉에서 수집을 위해 제1 전하 캐리어를 분리하기 위해 작동 가능한 다른 적합한 층을 포함할 수 있다. 제1 전하 캐리어는 제1 또는 양극성(positive polarity)을 갖는 전하일 수 있으며, 제2 전하 캐리어는 제2 또는 음극성(negative polarity)(예컨대, 제1 전하 캐리어와 반대의 극성)을 갖는 전하일 수 있다. 분리층(204)은 제한 없이 베이스 기판에 대해 상술되는 반도체를 포함하는 임의의 도핑된 또는 도핑되지 않은 반도체를 포함할 수 있다. 도펀트 농도는 약 2×1014 cm-3 내지 약 5×1017 cm-3일 수 있다. 분리층(204)은 흡수층(202)으로서 동일한 유형의 도핑을 포함할 수 있다(예컨대 n-형 모두 또는 p-형 모두). 예컨대, 특정 배리어 장치는 흡수체층(202) 및 분리층(204)에서 동일한 유형의 도핑을 사용할 수 있다. 또는, 분리층(204)은 흡수층(202)보다 다양한 유형의 도핑을 포함할 수 있다(예컨대, 흡수층(202)은 n-형 도핑을 포함할 수 있고, 분리층(204)은 p-형 도핑 또는 그 반대를 포함할 수 있음). 예컨대, 접합 장치 및 특정 배리어 장치는 흡수층(202)과 분리층(204)에서 반대의 도핑을 이용할 수 있다. 분리층(204)은 두께가 약 0.05 ㎛ 내지 약 2.0 ㎛로 성장될 수 있다. 분리층(204)에 이용되는 물질 또는 물질들, 분리층(204)의 도펀트 농도, 분리층(204)의 두께 및/또는 분리층(204)의 다른 물리적 특성은 유닛 셀에 바람직한 특성에 기초하여 선택될 수 있다.
접촉층(206)은 하나 이상의 직접 결합 상호 접속에 결합될 수 있고, 각각의 직접 결합 상호 접속은 ROIC(140)에 전하 캐리어를 수행하기 위해 조작될 수 있다. 접촉층(206)은 제한 없이 베이스 기판에 대해 상술되는 반도체를 포함하여 임의의 높게 도핑된 반도체 기판(예컨대, 도펀트 농도가 약 1×1016 cm-3 및 약 5×1018 cm-3임)을 포함할 수 있다. 접촉층(206)은 흡수층(202)과 동일한 유형의 도핑을 포함할 수 있다(예컨대 n-형 모두 또는 p-형 모두). 또는, 접촉층(206)은 흡수층(202)보다 다양한 유형의 도핑을 포함할 수 있다(예컨대, 흡수층(202)은 n-형 도핑을 포함할 수 있고, 접촉층(206)은 p-형 도핑 또는 그 반대를 포함할 수 있음). 접촉층(206)은 두께가 약 0.1 ㎛ 내지 약 3.0 ㎛로 성장될 수 있다. 접촉층(206)에 이용되는 물질 또는 물질들, 접촉층(206)의 도펀트 농도, 접촉층(206)의 두께 및/또는 접촉층(206)의 다른 물리적 특성은 유닛 셀에 바람직한 특성에 기초하여 선택될 수 있다. 예컨대, 특정 물리적 특성은 접촉층(206)의 바람직한 저항률(resistivity)에 기초하여 선택될 수 있다.
상술한 바와 같이, 각각의 층의 물질들은 유닛 셀의 바람직한 특성에 기초하여 선택될 수 있다. 특정 양태에서, 층들은 III-V 물질을 포함할 수 있다. III-V 물질은 적어도 주기율표의 그룹 III에서 발견되는 제1 원소 및 주기율표의 그룹 V에서 발견되는 제2 원소를 포함할 수 있다. 그룹 III 원소는 이들의 최외각 전자 껍질에서 3개의 전자를 가질 수 있다; 예로 붕소, 알루미늄, 갈륨, 인듐, 및 탈륨을 포함한다. 그룹 V 원소는 이들의 최외각 전자 껍질에서 5개의 전자를 가질 수 있다; 예로 질소, 인, 비소, 안티몬 및 비스무트를 포함한다. III-V 물질은 직접 결합 상호 접속으로 집적 회로(140) 및 유닛 셀을 상호 접촉시키는 것과 관련된 고온을 견디는데 매우 적합할 수 있다. 특정 양태에서, III-V 물질은 베이스 기판에 갈륨 안티모나이드, 흡수층(202) 및 접촉층(206)에 인듐 아세나이드 안티모나이드 및 분리층(204)에 알루미늄 아세나이드 안티모나이드를 포함할 수 있다. 특정 양태에서, 안티모나이드 또는 머큐리 카드뮴 텔루륨을 포함하는 물질은 적외광을 검출하도록 고안된 유닛 셀에 매우 적합할 수 있다. 특정 양태에서, 인듐 갈륨 아세나이드 또는 실리콘 게르마늄을 포함하는 물질은 가시광을 검출하도록 고안된 유닛 셀에 매우 적합할 수 있다.
상술된 다양한 층들 중 하나 이상이 형성된 후, 반도체 기판(200)은 이하에 더 상세히 기재되는 바와 같이 하나 이상의 유닛 셀을 제조하기 위해 이용될 수 있다.
도 3을 참조하여, 유닛 셀(300)의 단면도가 제공된다. 도 3에 도시되는 바와 같이, 유닛 셀(300)은 흡수층(202), 분리층(204) 및 접촉층(206)의 각각의 부분을 포함한다. 접촉층(206)의 각각의 부분에 대해서, 하나 이상의 제1 접촉(302a) 및 하나 이상의 제2 접촉(302b)이 형성된다. 제1 접촉(302a)은 분리층(204)의 각각의 부분에서 ROIC(140)로 제1 전하 캐리어(예컨대 신호 캐리어)의 전도를 가능하게 한다. 제2 접촉(302b)은 흡수층(202)의 각각의 부분에서 ROIC(140)로 전하 캐리어(예컨대 그라운드 캐리어)의 전도를 가능하게 한다. 제1 접촉(302a)은 패시베이션(304)에 의해 제2 접촉(302b)으로부터 전기적으로 분리될 수 있다. 직접 결합 상호 접속(306a)(예컨대, 신호 상호 접속)은 제1 접촉(302a) 및 ROIC(140)를 상호 접속할 수 있으며, 직접 결합 상호 접속(306b)(예컨대 그라운드 상호 접속)은 제2 접촉(302b) 및 ROIC(140)를 상호 접속할 수 있다. 유닛 셀(300)은 유닛 셀(300)로부터 반영되는 것으로부터 전자기 에너지를 억제하기 위해 흡수층(202)의 적어도 일부를 따라 위치하는 반사 방지 코팅(308)을 임의로 포함할 수 있다.
반도체 기판(200)으로부터 유닛 셀(300)의 제조는 임의의 적합한 에칭 기술(예컨대, 웨트 화학 에칭 또는 드라이 플라즈마 에칭)을 이용하여 반도체 기판(200)으로부터 흡수층(202), 분리층(204) 및 접촉층(206)의 각각의 부분을 에칭하는 것을 포함할 수 있다. 다양한 층들은 유닛 셀(300)에서 픽셀 영역을 정의하기 위해 에칭될 수 있다(예컨대, 유닛 셀(300)이 유닛 셀(300)의 어레이에서 유닛 셀로서 사용될 때). 접촉층(206)의 각각의 부분은, 예컨대 ROIC(140)와 같은 유닛 셀(300)의 외부에 다른 전기 및/또는 전자 회로와 전기적으로 결합될 반도체 기판(200)의 하나 이상의 영역을 정의하기 위해 에칭될 수 있다.
흡수층(202), 분리층(204) 및/또는 접촉층(206)의 각각의 부분이 에칭된 후, 패시베이션(304)이 유닛 셀(300)의 노출부의 상부 상에 증착될 수 있다. 패시베이션(304)은 실리콘 디옥사이드(silicon dioxide), 실리콘 나이트라이드(silicon nitride), 알루미늄 옥사이드(aluminum oxide), 하프늄 옥사이드(hafnium oxide), 카드뮴 텔루라이드(cadmium telluride)를 포함할 수 있다. 패시베이션(304)은 열 증착, 분자 빔 에피택시, 플라즈마 강화 화학 증기 증착, 분자층 증착 또는 임의의 다른 적합한 기술을 통해 반도체 기판(200) 상에 증착될 수 있다. 패시베이션(304)의 증착 후, 패시베이션(304)의 일부는 접촉층(206)의 남은 부분을 노출시키기 위해 제거될 수 있다(예컨대, 웨트 화학 에칭 또는 드라이 플라즈마 에칭을 통해). 패시베이션(304)은 반도체 기판(200)의 일부를 전기적으로 절연시키기 위해 제공할 수 있다.
제1 접촉(302a)은 패시베이션(304)에 의해 커버되지 않는 접촉층(206)의 각각각의 부분 상에 형성되는 금속을 포함할 수 있고, 대응하는 직접 결합 상호 접속(306a)을 통해 접촉층(206)과 ROIC(140)를 전기적으로 결합하기 위해 일반적으로 전도성인 물질(예컨대, 인듐, 알루미늄, 은, 구리, 금 또는 다른 적합한 금속)을 포함할 수 있다. 제1 접촉(302a)은 주입, 증착, 에피택시 또는 임의의 다른 적합한 제조 기술을 통해 반도체 기판(200) 상에 형성될 수 있다.
직접 결합 상호 접속(306a)의 결합 공정은 웨이퍼 레벨 또는 다이 레벨로 수행될 수 있다. 즉, 도 4 및 5를 참조하여, 직접 결합 상호 접속(306a)은 인듐 또는 다른 유사한 물질로 형성될 수 있고, ROIC(140)를 향해 유닛 셀(160)로부터 연장될 수 있는 제1 상호 접속 포스트(401) 및 제1 상호 접속 포스트(401)의 디지털 말단과 ROIC(140) 사이에 연장되는 제2 상호 접속 포스트(402)로 각각 형성될 수 있다. 결합 공정 동안, 제1 및 제2 상호 접속 포스트(401 및 402)는 검출기 웨이퍼(403) 및 ROIC 웨이퍼(404)의 가압 또는 스퀴징에 의해 하이브리드화된다. 이러한 웨이퍼 및 웨이퍼 레벨의 가공의 사용이 제조를 효율적이게 하지만, 검출기 웨이퍼(403) 및 ROIC 웨이퍼(404)의 가압 및 스퀴징은 제1 및 제2 상호 접속 포스트(401 및 402)가 냉간 용접되고, 제1 및 제2 상호 접속 포스트(401 및 402)에 전단 응력의 인가를 야기할 수 있다. 이러한 전단 응력은 위치적 에러의 원인이 되는 일부 성분의 이동을 야기한다. 이러한 이동은 위치적 에러 및 위치적 지식의 손실을 도입하는 픽셀 이동의 추가적인 측정을 필요로 한다.
이를 위해, 도 6a, 6b, 6c, 6d 및 7을 참조하여, 전기-광학 센서 칩 어셈블리(601)는 집적 회로(예컨대 ROIC) 및 상기 기재된 바와 유사한 검출기 성분이 제공된다. 즉, 전기-광학 센서 칩 어셈블리(601)는 상기 기재된 ROIC(140)와 유사한 ROIC(602) 또는 다른 유사한 집적 회로 어셈블리, ROIC(602)에 인접하여 배치되는 심(shim)(6021), 상기 기재된 검출 장치(120)와 유사한 검출기(603), 및 상호 접속층(604)을 포함한다. 적어도 초기 단계에서, 검출기(603)는 기판(6032) 및 픽셀의 어레이(6033)를 포함한다. 기판(6032)은 버퍼층(6034) 및 픽셀층(6036)을 포함한다. 픽셀의 어레이(6033)는 픽셀층(6036)에 배치된다. 상호 접속층(604)은 ROIC(602)와 픽셀층(6036) 사이에 배치되고, 상호 접속 포스트(6041)를 포함한다. 상호 접속 포스트(6041)는 도 4 및 5와 참조하여 상기 기재된 공정에 의해 형성될 수 있으므로, 제1 상호 접속 포스트(610)(예컨대 인듐 상호 접속) 및 제2 상호 접속 포스트(611)를 포함할 수 있다. 임의의 경우에, 상호 접속 포스트(6041)는 ROIC(602)의 가압 및 스퀴징 공정으로부터 검출기(603)로 생성되는 대응하는 픽셀(6033)에 대한 전단 응력 및 위치 이동에 기인하여 변형을 보일 수 있다. 임의의 경우에, 상호 접속 포스트(6041)는 픽셀(6033)로부터 ROIC(602)로 각각 연장 가능하다.
양태에 따라서, 버퍼층(6034)은 카드뮴 텔루라이드 (CdTe), 카드뮴 셀레나이드 (CdSe), 아연 셀레나이드 (ZnSe) 또는 아연 텔루라이드 (ZnTe)와 같은 적외선 투명 반도체 물질을 포함할 수 있고, 픽셀층(6036)은, 예컨대 n-형 머큐리 카드뮴 텔루륨(HgCdTe) 흡수체 물질을 포함할 수 있다. 한편, 각각의 픽셀(6033)은 p-형 캡층(612), p-형 캡층(612)과 대응하는 상호 접속 포스트(6041) 사이에 배치되는 접속 금속층(613), 접속 금속층(613)을 둘러싸는 패시베이션 물질층(614) 및 패시베이션 물질층(614) 및 접촉 금속층(613) 상에 배치되는 오버글래스층(도시되지 않음)을 포함할 수 있다.
양태에 따라서, 기판(6032) 및 버퍼층(6034)의 각각의 부분은 적어도 하나 이상의 직시형 윈도우(605)를 정의하기 위해 형성되었다. 도 6c 및 6d에 도시되는 바와 같이, 각각의 직시형 윈도우(605)는 기판(6032) 및 버퍼층(6034)을 통해 연장되고, 일반적으로 대응하는 하나 이상의 픽셀(6033)의 평면 위치(planar location)에서 또는 매우 근접하여 정의된다. 여기서, 평면 위치는 X- 및 Y-축을 따라 정의되고, Z-축은 기판(6032) 및 버퍼층(6034)의 깊이 방향 치수(depth-wise dimension)를 따라 정의된다(즉, 도 6a, 6b 및 6c의 이미지에서 하향식). 다른 양태에 따라서, 직시형 윈도우(605)의 형성 후 버퍼층(6034)의 남아 있는 부분은, 직시형 윈도우(605)로부터 전파되는 가시광선 파장 광이 하나 이상의 픽셀(6033)로 투과할 수 있도록 충분히 얇게 형성된다. 따라서, 적어도 하나의 픽셀(6033)은 직접 판독 픽셀 정렬 절차가 효율적인 동안 직시형 윈도우(605)를 통해 가시화될 수 있다(배율로).
즉, 직접 판독 픽셀 정렬 절차는 복수의 전달 또는 적외선 측정 기기의 사용 없이 픽셀 위치의 직접 판독에 도움이 되도록 가시광선 파장 광을 이용할 수 있다. 이는 결국 전기-광학 센서 칩 어셈블리(601)의 픽셀 정렬이 가능하도록 이용될 수 있다. 또한, 가시광선 파장 광의 파장이 적외선 파장 광과 같이 기판 물질을 통해 투과할 수 있는 전자기 스펙트럼의 다른 형태의 파장보다 10× 이상 더 짧기 때문에, 직시형 윈도우(605)에 의해 이용되는 직접 판독 픽셀 정렬 절차의 정확성은 적외선 광을 이용하는 적외선 픽셀 검출기의 잠재적 정확도와 비교하여 상당히 개선된다.
양태에 따라서 및 도 7에 도시되는 바와 같이, 전기-광학 센서 칩 어셈블리(601)는 측면 상에 처리된 V형 홈(sidelong handling vee grooves)(606)을 정의하기 위해 포함 또는 형성될 수 있다. 측면 상에 처리된 V형 홈(606)은 기판(6032)의 외측 에지를 따라 연장되고, 전기-광학 센서 칩 어셈블리(601)의 이동 및 처리 시에 도움이 되어, 전기-광학 센서 칩 어셈블리(601)는 ROIC(602) 또는 검출기(603)에 손상을 줄 위험 없이 검출 모듈 어셈블리에 배치될 수 있다(예컨대, 이하에 기재될 도 13의 전기-광학 모듈 어셈블리(1301)).
도 8-10에 대해서, 직시형 윈도우(605)의 양태가 이제 기재될 것이다.
도 8에 도시되는 바와 같이, 각각의 개별적인 직시형 윈도우(605)는 각각의 픽셀(6033)과 1:1 대응이 제공될 수 있다. 이러한 경우에, 직시형 윈도우(605)는 일반적으로 대응하는 픽셀(6033)(또는 픽셀의 영역은 이후에 다룸)보다 약간 더 크거나 유사한 크기일 수 있다. 약간 더 큰 크기의 직시형 윈도우(605)는 직시형 윈도우(605) 및 픽셀(6033)의 약간의 위치적 정렬 불량(positional misalignment) 및 대응하는 상호 접속 포스트(6041)의 전단 또는 이동 및 사용되는 다수의 광학 측정 장치의 수용을 설명하기 위해 적용될 수 있다. 높은 정밀도의 z-스코프와 같이 스코프(801)는 가시광선 파장 광(802)을 이용하여 직시형 윈도우(605)를 통해 픽셀(6033)의 직접 판독 정렬 및 시야를 돕기 위해 제공될 수 있다. 양태에 따라서, 픽셀(6033)의 직접 판독 정렬은 픽셀 에지와의 콘트라스트에 기초하여 픽셀 중앙을 발견 및 위치시키기 위해 구성 및 실행될 수 있다.
도 9에 도시되는 바와 같이, 각각의 개별적 직시형 윈도우(605)는 복수의 픽셀(6033)과 1:2-1:4 오프셋 대응이 제공될 수 있다. 이러한 경우에, 직시형 윈도우(605)는 각각의 복수의 픽셀(6033)의 크기보다 더 클 수 있고, 오프셋 평면 위치에 위치할 수 있다(예컨대 에지나 코너를 중심으로). 상기와 같이, 높은 정밀도의 z-스코프와 같이 스코프(801)는 가시광선 파장 광(802)을 이용하여 직시형 윈도우(605)를 통해 복수의 픽셀(6033)의 직접 판독 정렬 및 시야를 돕기 위해 제공될 수 있다. 양태에 따라서, 픽셀(6033)의 직접 판독 정렬은 픽셀 에지와의 콘트라스트에 기초하여 픽셀 중앙을 발견 및 위치시키기 위해 구성 및 실행될 수 있다.
도 10에 도시되는 바와 같이, 각각의 직시형 윈도우(605)는 복수의 픽셀(6033)과 1:4+ 오프셋 대응이 제공될 수 있다. 이러한 경우에, 직시형 윈도우(605)는 각각의 복수의 픽셀(6033)의 크기보다 사실상 더 클 수 있다. 더 넓은 윈도우 형태는 더 높은 배율 시야 범위를 허용하고, 측정의 통계학적 유의성을 개선하기 위해 더욱 많은 픽셀 에지를 제공하여 측정 지식을 개선한다. 상기와 같이, 높은 정밀도의 z-스코프와 같이 스코프(801)는 가시광선 파장 광(802)을 이용하여 직시형 윈도우(605)를 통해 복수의 픽셀(6033)의 직접 판독 정렬 및 시야를 돕기 위해 제공될 수 있다. 양태에 따라서, 복수의 픽셀(6033)의 직접 판독 정렬은 픽셀 에지와의 콘트라스트에 기초하여 픽셀 중앙을 발견 및 위치시키기 위해 구성 및 실행될 수 있다.
도 8-10의 양태가 단일 픽셀(6033) 또는 일반적으로 함께 그루핑된 복수의 픽셀(6033)에 대해 기재되지만, 필수적인 것이 아니고, 다른 양태가 존재하는 것이 이해될 것이다. 예컨대, 도 8의 경우에, 복수의 직시형 윈도우(605)는 복수의 위치에, 또는 예컨대 전기-광학 센서 칩 어셈블리(601)의 2/3 치수적 어레이에 복수의 직접 판독 픽셀 정렬의 성능을 가능하게 하도록 제공될 수 있다.
양태에 따라서, 도 11 및 12에 대해서, 직시형 윈도우(605)는 다이아몬드 포인트 터닝(DPT) 기계 가공 공정(도 11 참조) 또는 다른 유사한 기계 가공 공정 중 적어도 하나에 의해, 및/또는 화학적 또는 드라이 에칭(도 12 참조) 또는 다른 유사한 에칭 공정에 의해 기판(6032) 및 버퍼층(6034)에 형성될 수 있다. DPT 기계 가공 공정이 적용되는 경우에, 도 11에 도시되는 바와 같이, DPT 헤드(1101)가 배치되고, DPT 기계(1102)의 서보 소자(servo element)에 의해 기판(6032) 및 버퍼층(6034)에 대해 제어된다. DPT 헤드(1101)는 기판(6032) 및 그 후 버퍼층(6034)으로부터 물질을 제거한다.
화학 에칭 공정이 직시형 윈도우(605)를 형성하기 위해 적용되는 경우, 및 도 12에 도시되는 바와 같이, 직시형 윈도우(605)가 형성되는 영역의 외측에 있는 기판(6032)의 부분은 마스크(1201)에 의해 마스킹되고, 기판(6032)의 노출된 부분을 얻은 후 버퍼층(6034)은 적절한 에칭액(1202) 또는 유사한 에칭 공정에 노출된다. 드라이 에칭 공정은 물질을 제거하여 직시형 윈도우(605)를 형성하기 위해 기판(6032) 및 버퍼층(6034)의 일부로 입자(이온) 또는 가스 충돌을 도입한다.
DPT 기계 가공 공정 및 에칭 공정이 따로 적용되도록 상기 기재되지만, 이들은 조합하여도 적용될 수 있음을 이해해야 한다. 예컨대, 도 6a, 6b 및 6c의 순서로 도시되는 바와 같이, 기판(6032)의 외부층은 도 6b의 박형화된 기판(6032) 조건을 달성하기 위해 DPT 기계 가공 공정에 의해 제거될 수 있다. 이어서 기판(6032) 및 버퍼층(6034)의 내부층은, 픽셀(6033)의 어떠한 부분도 도 6c의 직시형 윈도우(605)를 형성하기 위해 바람직하지 않게 제거되지 않는 것을 보증하도록 에칭 방법에 의해 조심스럽게 제거될 수 있다.
도 13에 대해서, 전기-광학 모듈 어셈블리(1301)는 페디스탈(1302) 및 센서 칩 어셈블리(1303)를 포함할 수 있다. 이러한 센서 칩 어셈블리(1303)는 상기 기재되는 바와 같이 전기-광학 검출기 소자(1304), 상기 기재된 바와 같이 ROIC(1305) 및 지지 심(shim)(1306)을 포함한다. 페디스탈(1302)은 이미지 구멍(1309)을 갖는 베젤(bezel)(1308)로 고정되는 광학 소자(예컨대 필터)(1310)를 정의하기 위해 형성되는 광학 소자 어셈블리(1307)를 더 포함할 수 있다. 또한, 페디스탈(1302)은 전기적 상호 접속을 위해 다양한 수의 플렉스 케이블(1312) 또는 머더보드 어셈블리를 갖는 단단한 플렉스 어셈블리(1311)를 지지할 수 있다. 전기-광학 모듈 어셈블리(1301)는 페디스탈(1302)에 대한 광학 소자(1310)의 위치, 전기-광학 검출기 소자(1304)의 직접 판독 픽셀 정렬 작동의 전도, 페디스탈(1302) 상에 전기-광학 검출기 소자(1304)의 배치 및 특징화된 위치에 기초하여 광학 소자(예컨대, 필터)(1310)에 대한 전기-광학 검출기 소자(1304)의 정렬(예컨대 3차원 정렬)의 특성화에 의해 어셈블리될 수 있고, 직접 판독 픽셀 정렬 작동을 일으킨다. 어셈블리는 직접 판독 픽셀 정렬 작동의 결과에 기초하여 정렬 특징 및 검출기 픽셀을 이용하여 다른 전기-광학 모듈 어셈블리(1301)의 정렬 또는 페디스탈(1302) 상에 또는 다른 검출기 어레이(1303)의 배치를 더 포함할 수 있다.
양태에 따라서, 전기-광학 검출기(1301)의 어셈블리는, 전기-광학 검출기 소자(1304)가 직접 판독 픽셀 정렬 작동에 가해지는 사실상 증가된 정확성을 가지고 완료될 수 있다.
이하 청구항에서 대응하는 구조, 물질, 작용, 및 등가의 전체 수단 또는 단계 및 기능 요소는 구체적으로 청구하는 바와 같이 다른 청구 요소와 조합하여 기능을 수행하기 위해 작용하거나 임의의 구조체, 물질을 포함하는 것이다. 본 발명의 설명은 예시 및 설명을 목적으로 제시되지만, 개시된 형태로 본 발명을 철저하게 또는 제한하려는 것이 아니다. 본 발명의 범위 및 사상으로부터 벗어나지 않고 다양한 변경 및 변형은 당업자에게 명백할 것이다. 양태는 본 발명의 원리 및 실제 적용을 가장 잘 설명하기 위해, 및 당업자가 고려되는 특정 용도에 적합한 다양한 변형을 갖는 다양한 양태에 대해 본 발명을 이해시키기 위해 선택 및 기재된다.
본 발명의 바람직한 양태가 기재되지만, 현재 및 미래의 당업자는 이어지는 청구 범위 내에 속하는 다양한 개선 및 향상이 이루어질 수 있음을 이해할 것이다. 이러한 청구항은 최초에 기재된 발명의 적절한 보호를 유지하는 것으로 이해되어야 한다.
Claims (18)
- 전기-광학 센서 칩 어셈블리(SCA)로서,
집적 회로(IC);
기판, 버퍼층, 픽셀층 및 상기 픽셀층에 배치된 픽셀들의 어레이를 포함하는 검출기; 및
상기 집적 회로(IC)와 픽셀층 사이에 배치되고, 상기 픽셀들로부터 집적 회로(IC)로 각각 연장 가능한 냉간 용접되는 상호 접속 포스트(cold welded interconnect post)를 포함하는 상호 접속층;을 포함하고,
상기 검출기는 기판 및 버퍼층에 형성되는 직시형 윈도우로부터 하나 이상의 상기 픽셀들로 가시광선 파장 광을 전파함으로써 투과 가능하는 것인, 전기-광학 센서 칩 어셈블리.
- 제1항에 있어서,
측면 상에 처리된 홈(sidelong handling grooves)을 더 포함하는, 전기-광학 센서 칩 어셈블리.
- 제1항에 있어서,
상기 버퍼층은 반도체 물질을 포함하는 것인, 전기-광학 센서 칩 어셈블리.
- 제1항에 있어서,
상기 픽셀층은 반도체 물질을 포함하는 것인, 전기-광학 센서 칩 어셈블리.
- 제1항에 있어서,
각각의 픽셀은
n-형 흡수체;
p-형 캡;
상기 P-형 캡과 대응하는 상호 접속 포스트 사이에 배치되는 접촉 금속; 및
상기 접촉 금속을 둘러싸는 패시베이션 물질;을 포함하는 것인, 전기-광학 센서 칩 어셈블리.
- 전기-광학 센서 칩 어셈블리의 제조방법으로서,
상기 방법은,
기판, 버퍼층, 픽셀층 및 상기 픽셀층에 배치되는 픽셀들의 어레이를 갖는 검출기를 어셈블링하는 단계;
집적 회로(IC)와 픽셀층 사이에 상호 접속층을 배치하는 단계;
집적 회로(IC)와 검출기를 하이브리드화 시킴으로써(hybridizing), 픽셀로부터 집적 회로(IC)로 각각 연장 가능한 상호 연결 포스트가 냉간 용접되는 단계;
상기 픽셀들 중 하나 이상의 위치에서 상기 기판 및 버퍼층에 직시형 윈도우를 형성하는 단계; 및
검출기를 통해 상기 직시형 윈도우에서 하나 이상의 상기 픽셀들로 가시광선 파장 광을 전파시키는 단계;를 포함하는 것인, 전기-광학 센서 칩 어셈블리의 제조방법.
- 제6항에 있어서,
측면 상에 처리된 홈에서 전기-광학 검출기를 처리하는 것을 더 포함하는, 전기-광학 센서 칩 어셈블리의 제조방법.
- 제6항에 있어서,
상기 버퍼층은 반도체 물질을 포함하는 것인, 전기-광학 센서 칩 어셈블리의 제조방법.
- 제6항에 있어서,
상기 픽셀층은 반도체 물질을 포함하는 것인, 전기-광학 센서 칩 어셈블리의 제조방법.
- 제6항에 있어서,
각각의 픽셀은
n-형 흡수체;
p-형 캡;
상기 P-형 캡과 대응하는 상호 접속 포스트 사이에 배치되는 접촉 금속; 및
상기 접촉 금속을 둘러싸는 패시베이션 물질;을 포함하는 것인, 전기-광학 센서 칩 어셈블리의 제조방법.
- 제6항에 있어서,
상기 직시형 윈도우의 형성은 다이아몬드 포인트 터닝(DPT)을 포함하는 것인, 전기-광학 센서 칩 어셈블리의 제조방법.
- 제6항에 있어서,
상기 직시형 윈도우의 형성은 화학적 또는 드라이 에칭 공정을 포함하는 것인, 전기-광학 센서 칩 어셈블리의 제조방법.
- 제6항에 있어서,
상기 직시형 윈도우의 형성은,
상기 기판의 외부층을 통해 다이아몬드 포인트 터닝(DPT); 및
상기 기판 및 버퍼층의 외부층을 통해 화학적 에칭을 포함하는 것인, 전기-광학 센서 칩 어셈블리의 제조방법.
- 전기-광학 검출기의 어셈블링 방법으로서,
상기 방법은,
페디스탈에 대해 광학 소자의 위치를 특징화 하는 단계;
전기-광학 검출기 소자의 직접 판독 픽셀 정렬을 수행하는 단계;
상기 페디스탈 상에 전기-광학 검출기 소자를 배치하는 단계; 및
특징화된 위치 및 직접 판독 픽셀 정렬에 기초하여 광학 소자에 대해 전기-광학 검출기 소자를 정렬하는 단계;를 포함하는 것인, 전기-광학 검출기의 어셈블링 방법.
- 제14항에 있어서,
상기 페디스탈은,
베젤(bezel); 및
광학 소자를 정의하도록 형성되고 정의된 이미지 개구로 상기 베젤에 고정되는 광학 소자 어셈블리;를 포함하는 것인, 전기-광학 검출기의 어셈블링 방법.
- 제15항에 있어서,
상기 페디스탈은 플렉스 케이블 1312로 단단한(rigid) 플렉스 어셈블리를 지지하는 것인, 전기-광학 검출기의 어셈블링 방법.
- 제14항에 있어서,
상기 정렬은
광학 소자에 대한 전기-광학 SCA의 평면의 정렬을 포함하는 것인, 전기-광학 검출기의 어셈블링 방법.
- 제14항에 있어서,
상기 광학 소자는 필터를 포함하고, 특징화된 위치 및 직접 판독 픽셀 정렬에 기초하여 상기 필터에 대해 전기-광학 검출기 소자를 정렬하는 것을 더 포함하는 것인, 전기-광학 검출기의 어셈블링 방법.
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