KR20180129847A - Iii족-질화물 재료의 평면 표면 형성 - Google Patents

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Abstract

기판 위에 설치된 마스크를 통해 제1 III족-질화물 재료의 복수의 반도체 씨드들을 형성하는 단계; 상기 씨드들 위에 제2 III족-질화물 반도체 재료를 성장시키는 단계; 복수의 디스크리트 기저소자들로부터, 실질적으로 평면 상부 표면을 갖는 응집 구조를 형성하기 위해, 상기 성장된 제2 반도체 재료를 평탄화하는 단계를 포함하는, 반도체 장치의 제조방법.

Description

III족-질화물 재료의 평면 표면 형성
본 발명은, III족-질화물 반도체 기판과, 이 기판 위에 평면 표면을 형성하는 방법에 관한 것이다. 보다 구체적으로는, 본 발명은, 전자부품이나 광학부품을 갖는 템플릿의 역할을 하는데 적합한 c-지향 완전 이완된 전위(dislocation) 없는 III족-질화물 재료의 평면 표면을 형성하는 설계와 공정들에 관한 것이다.
반도체 웨이퍼들은, 전형적으로, 액상 에피택시법, 아주 자주는 얀 초크랄스키(Jan Czochralski)에 의해 1916년에 이미 발명된 상기 초크랄스키법에 의해 제조된다. 초크랄스키 공정에서, 액체상태 재료의 고체상태 결정으로의 유도 침전은, 핫 액체 멜트로부터 단결정 씨드(seed)를 천천히 뽑음으로써 실현된다.
에피택셜 성장이 연속 결정화를 구동하기 위해서 열평형으로부터의 특정한 편차를 필요로 하지만, LPE는 열평형 주위에서 실시되고, 주 조력자(enabler)는 액체 및 고체 상태 결정의 유사한 밀도이고, 원료 물질이 비결정상에서 비교적 묽은 경우 기상 에피택시를 지배하는 확산 제약을 제거하고, 용해 온도로부터의 최소 편차가 결정 성장을 조장할 수 있다. 그 시스템의 온도가 균일하고 그 시스템이 평형상태에 있을 때, 원자 부착률(침전률)은 원자 해리율과 같다. 위의 "완벽한 결정" 성장 조건들은, 결정 격자 사이트에서 흡착원자들의 혼입이, 틈새들(interstitials) 및 빈 자리들(vacancies)의 위치들에서 흡착원자들의 혼입보다 충분히 높은 자유 에너지의 저하를 제공할 때 확립된다[결정 성장 IA의 핸드북, 챕터 2 및 8 참조]. 이에 대조하여, 열평형으로부터 멀리 떨어진 성장 방법들, 이를테면 금속 유기 기상 에피택시(MOVPE 또는 MOCVD), 에피택셜 성장은 주로 원료 물질의 결정 표면으로의 확산에 의해 제한 및 좌우되고 완벽한 격자 사이트들 대 틈새 사이트나 빈자리의 생성에서의 원자 혼입간의 에너지 차이는 무의미하다.
상기 초크랄스키 공정은, 반도체 산업에서 사용한 반도체 웨이퍼들의 제조를 위해 주로 사용된 방법이고, 액상/고상 천이에 의한 결정 성장, 액상 에피택시법(LPE)은, Si, Ge, GaAs, GaP, 또는 InP 반도체인 완성도가 높은 대직경 반도체 결정 웨이퍼들의 제조법을 위해서만 확립된 방법이다[결정 성장 IIA의 핸드북, 챕터 2]. 결정 결함들, 이를테면 불순물, 빈자리들 및 결정 전위들은, 이미 극저농도에서 상기 반도체의 전기적 및 광학적 특성들을 저하시킬 수 있다. 수백 년에 걸쳐 반도체 재료의 기본 제조 내에서 변경된 것이 거의 없고 "반도체 기술의 아버지"라고 하는 얀 초크랄스키의 명칭은 그때만큼이나 오늘날에도 유효하다.
GaN, AlN, InN로 이루어진 이원 III-V족 반도체들과 그들의 삼원 및 사원 합금들의 그룹을, 통상 간략히 "질화물"이라고 한다. 이 질화물은, 특성 및 잠재적 이용의 범위에 있어서 유일하다. 이론적 특성에만 근거하여, 상기 질화물은, 고전력, 무선주파수, 및 트루 RGB 화이트 광원과 UV에 의한 자색으로부터 단파장 LED들 및 레이저들에 대해 단지 실행 가능한 대안을 위한, 가장 효율적인 반도체 대안들을 포함한다. 그렇지만, 그들도, LPE가 웨이퍼들을 생산하는데 사용되지 않는 통상 사용된 반도체들만일 때 유일하다. 대신에, 그들은 보통, 그 밖의 결정 기판, 이를테면, SiC, 사파이어 및 Si 웨이퍼들 위에 부정합 성장에 의해 제조된다. 이것은 유감스러운데, 그 이유는 그 부정합 결정 성장이 결정 전위들의 고밀도를 발생하기 때문이다.
완성도가 높은 반도체 질화물을 만들기 위한 주된 도전은 열평형에 가까운 에피택셜 조건들을 확립할 수 없다. 이것의 결과는 액체 GaN을 생성 및 함유할 가능성이 없다. GaN의 융점은 높다고 알려져있지만, 최근에야 6기가 파스칼(GPa) 및 온도 2700℃에서 합동 GaN 멜트를 형성하는데 필요한 작업 조건들이 밝혀졌다[Utsumi et al., Nature Materials, 2,235, 2003].
다른 벌크 GaN 제조방법들, 이를테면 각기 이점을 갖는 암열 성장, 용액기반 성장 및 HVPE가 개발되어 있다[Technology of GaN Crystal Growth, Ehrentraut, Meissner and Bockowski, Springer, 2010]. 그들 전부와 함께 아주 도전적인 시스템을 향한 커다란 진전을 나타내지만, 그들 전부는, 수송 메커니즘에 의지하고, 액상 및 고상의 유사한 밀도가 확산으로 한정되지 않은 상기 성장 사이트에서 성장 종에 즉각적인 접근을 보장하는 순수 액체 고체 시스템의 이전에 설명된 이상적인 평형 조건들의 곤경에 처한다. 요즘에는, 매우 높은 가격 수준과 제한된 양이긴 하지만, 전위밀도가 10E5cm-2인 소형 벌크 GaN이 입수 가능하다.
질화물 소자층들의 에피택셜 성장은, 일반적으로 MOCVD에 의해 실시된다. 현대의 MOCVD 반응기들은, 하나의 런(run)에서 다수의 8인치 웨이퍼를 수용할 수 있고, GaN/InGaN 블루 LED들에 의한 LED시장과, AlGaN/GaN HEMT 구조들에 의한 파워 및 RF 전자장치의 특정한 틈새를 지탱하고 있다. 가장 비전의 애플리케이션을 제외한 모든 경우에, 기저 GaN층들 및 소자층들은, 단일의 MOCVD 시퀀스로, 이질적 기판들, SiC, 사파이어 또는 Si 위에 성장된다. 이 기판들은, 상기 소자층들을 불가피한 결과로서 침투하는 불일치 유도 격자 전위들의 도입으로 결정 구조와 격자 사이즈에 있어서 GaN과 모두 다르다.
각종 타입의 전자소자들, 이를테면 HEMT(high electron mobility transistor) 또는 HFET(heterojunction field effect transistor) 구조에 대해서, 질화갈륨(GaN) 재료 등의 III족-질화물 재료들의 특성은, 예를 들면, Si계 재료들보다 전자 이동도(속도, 효율) 및 고전압 능력에 대해 우수하다. 그렇지만, GaN 기술은, Si기술보다 높은 비용을 수반하는 것이 일반적이고, 예를 들면 SiC기술과 비교하여 재료 품질과 고전압 신뢰성에 있어서 하위인 경우가 많다. 이것은, 상업적으로 실행 가능한 비용 수준에서 충분한 생산 수준의 GaN 고유 기판들을 제조할 수 없는 능력에 의해 필요하게 된 이질적 기판들의 이용과, 다른 기판 재료의 특성이 III족-질화물의 성장에 필적할 수 있다는 사실에 기인한다. 따라서, GaN전자 기술의 주요 제약들은, 이질적 기판들, 이를테면 SiC 위에 성장에서 비롯되는 전위들의 최소화에 관련된, 재료 결정 전위들과 웨이퍼 생산 비용으로 요약된다.
이 과제를 해결하는 각종 해결책은, US2015/0014631로서 공개된 US특허출원 14/378,063의 순간 발명자들 중 하나에 의해 제안되었고, 여기서는 그 내용을 참고로 전체적으로 포함되어 있다. 그 출원에는, 복수의 반도체 나노배선들을 기판 위에 위치된 절연성 성장 마스크를 통해 기판 위에 형성하는 단계와, 각 나노배선 위에 반도체 볼륨 소자를 형성하는 단계와, 각 볼륨소자를 평탄화하여 실질적으로 평면 상부 표면을 갖는 복수의 디스크리트 III족-질화물 반도체 메사들을 형성하는 단계와, 그 복수의 기저소자들의 각각에 장치를 형성하는 단계를 포함하는 반도체 장치의 제조방법이 기재되어 있었다. 각 메사는 실질적으로 평면 c-면{0001} 상부 표면을 갖는다. 또한, 이 장치는, 각 반도체 메사 위에 위치된 적어도 하나의 전극을 구비하여도 된다. 성장된 III족-질화물 소자들을 평탄화하는 공정은, 볼륨 성장에서 얻어진 것처럼, 에칭이나 연마에 의해, 상기 기판에 평행한 폭넓은 c-면을 형성하기 위해, 피라미드형 구조의 동시 에치백에 포함하도록 제안된다.
본 발명의 범위 내의 여러 가지 실시예들이 청구항들에 기재되어 있다. 본 발명의 그 밖의 목적들, 이점들 및 신규한 특징들은, 첨부도면들 및 청구항들과 결합하여 생각할 때 본 발명의 이하의 상세한 설명으로부터 명백해질 것이다.
일 국면에 의하면, 본 발명은,
기판 위에 설치된 마스크를 통해 제1 III족-질화물 재료의 복수의 반도체 씨드들을 형성하는 단계;
상기 씨드들 위에 제2 III족-질화물 반도체 재료를 성장시키는 단계;
상기 복수의 디스크리트 기저소자들로부터, 실질적으로 평면 상부 표면을 갖는 응집(cohesive) 구조를 형성하기 위해, 상기 성장된 제2 반도체 재료를 평탄화하는 단계를 포함하는, 반도체 장치의 제조방법에 관한 것이다.
일 실시예에서, 상기 평탄화하는 단계는, 상기 평면 상부 표면을 형성하기 위해 가열하에 상기 성장된 제2 반도체 재료의 III 타입 원자들의 원자 분포를 행하는 것을 포함한다.
일 실시예에서, 상기 평탄화의 단계는, N분자들의 고유량으로 실시되고, III 타입 원자들의 첨가를 조절한다.
일 실시예에서, 상기 평탄화의 단계는, 추가적인 III 타입 원자들의 공급 없이 실시된다.
일 실시예에서, 상기 제2 III족-질화물 반도체 재료는 제1 재료와 같고, 상기 성장시키는 단계는, 나노배선들을 성장시키는 것을 포함한다.
일 실시예에서, 상기 방법은, 각 나노배선 위에 반도체 볼륨 소자를 형성하는 단계를 포함한다.
일 실시예에서, 상기 제2 III족-질화물 반도체 재료를 성장시키는 단계는, 각 씨드 위에 반도체 볼륨 소자를 형성하는 것을 포함한다.
일 실시예에서, 상기 제1 III족-질화물 재료는 GaN 또는 InGaN이고, 상기 제2 III족-질화물 재료는 GaN, InGaN 또는 AlGaN이다.
일 실시예에서, 상기 방법은, 상기 응집구조 내에 또는 위에 장치를 형성하는 단계를 포함한다.
일 실시예에서, 상기 방법은, CVD 또는 VPE 머신에서 실시되고, 상기 성장 및 평탄화하는 단계가 상기 머신으로부터 상기 장치의 중간 제거 없이 실시되는 것을 특징으로 한다.
일 실시예에서, 상기 마스크에는, 제1 인접 개구들 사이의 제1 간격과 제2 인접 개구들 사이의 상기 제1 간격보다 큰 제2 간격을 갖는, 상기 기판 표면 위에 이형 패턴으로 설치된 복수의 개구들이 구비되어 있고, 상기 평탄화는, 상기 응집 구조를 형성하기 위해 상기 제1 인접 개구들로부터 성장된 반도체 재료를 병합하는 단계를 포함한다.
제2 국면에 의하면, 본 발명은,
기판 표면을 갖는 기판;
상기 기판 표면 위에 설치되고, 상기 기판 표면 위에 순차 방식으로 설치된 복수의 개구들이 구비된, 마스크; 및
기판 마스크 내에서 상기 복수의 개구들 위에 연장되는 III족-질화물 재료를 갖고, 공통 c-면 표면을 갖는, 응집 구조를 제공하는, 반도체 장치에 관한 것이다.
일 실시예에서, 상기 반도체 장치는 상기 개구들로부터 연장되는 복수의 III족-질화물 반도체 씨드들이나 나노배선들을 포함하고; 상기 응집 구조는 상기 씨드들이나 나노배선들을 밀봉하는 병합된 개개의 반도체 구조들로 형성된다.
일 실시예에서, 상기 응집 구조는, 인접한 개구들 사이의 소정의 간격을 갖는 일련의 개구들 위에 III족-질화물 재료의 평면 비아(via)를 형성한다.
이하, 본 발명의 바람직한 실시예들을 첨부도면을 참조하여 설명하겠다.
도 1은 다른 실시예들에 따라 III족-질화물 반도체 장치용 생산 공정의 각종 장치들 및 단계들을 개략적으로 도시한 것이다.
도 2a 및 2b는 생산에 있어서 GaN 장치의 다른 스테이지들의 실시예들을 도시한 것이다.
도 3a-3c는 생산에 있어서 InGaN 장치의 다른 스테이지들의 실시예들을 도시한 것이다.
도 4는 InGaN계 발광 부품의 생산 공정의 공정 단계들을 개략적으로 도시한 것이다.
도 5는 또 다른 에피택셜층들이 상부에 설치된 AlGaN 장치의 측면도다.
도 6a-6c는 디스크리트 GaN 나노배선 성장으로부터 준비된 유착 GaN 평면막의 형성을 도시한 것이다.
도 6d-6e는 유착 GaN막 위에 이후에 성장된 GaN막층을 도시한 것이다.
도 7a-7b는 복수의 별개의 볼륨 성장들을 병합하여서 얻어진 유착 평면 구조들을 도시한 것이다.
도 8a는 유착 InGaN층의 일례를 도시한 것이다.
도 8b는 3개의 별개의 성장들의 그룹으로부터 형성된 유착 InGaN 구조의 일례를 도시한 것이다.
도 9a-9c는 각종 Ga-N 2성분 상평형도를 도시한 것이다.
본 발명의 특정 실시예들은 III족-질화물 반도체 장치의 제조방법들에 관한 것이다. 이 III족-질화물 재료는, 예를 들면 GaN, InGaN(질화인듐갈륨), 또는 AlGaN(질화 알루미늄 갈륨)이어도 된다. 상기 방법은, 기판 위에 복수의 반도체 씨드들을 형성하는 단계를 포함하여도 된다. 상기 기판은, III족-질화물 씨드들이나 나노배선들을 성장시키는 임의의 적절한 재료, 예를 들면 하나 이상의 버퍼층들, 이를테면 실리콘 기판 위의 GaN 버퍼층을 임의로 함유할 수도 있는 GaN, 실리콘, SiC, 사파이어 또는 AlN 웨이퍼이어도 된다. GaN 웨이퍼들과 어레이들의 동종 제조를 위해, 기판 재료가 상기 공정에 제공하는 상기 기본 원자정보는 GaN의 선택적 핵형성을 위한 경쟁 표면과 모든 씨드들에 대한 균일한 결정 방위다. 이러한 표면은, 박막들, 이를테면 그래핀, ALD 제조 산화물 및 LPCVD 제조 AlN을 통해 설치되어도 된다. 각종 실시예들에서는, 상기 씨드들이 연속적으로 나노배선으로 성장된다. 각종 실시예들에서는, 반도체 볼륨 소자가 각 씨드나 나노배선 위에 성장된다. 평탄화 단계에서, 실질적으로 평면 상부 표면을 갖는, 복수의 디스크리트 템플릿들 또는, 기저 소자들이 형성된다. 평탄화 후, c-면 표면 리페어 성장의 단계도 행해진다. 이후의 단계들은, 장치, 이를테면 상기 복수의 기저소자들의 각각의 내부 또는 위에 전자부품을 형성하는 것을 포함할 수도 있다.
후술하듯이, 상기 평탄화 단계는, 가장 적절하게 재형성 단계라고도 부른다. 우리가 이해한 것은, 여기서 설명된 그 재형성 단계에서 보인 대규모 동종성이, 사용된 전위 없는 결정 템플릿들의 동종 결정 구조에 의해 가능하게 된다는 것이다. 지금까지는, 전위 없는 템플릿들의 상기와 같은 어레이를 제공하는 공지된 방식만이 선택적 NW 성장에 의한 방식이었다. 게다가, 상기 어레이의 상기 전위 없는 유형이 상기 마스크내에서 개구의 구멍 치수와 특정한 에피택셜 성장 조건들의 조합에 좌우된다는 것이 기본 수준이다. NW성장 조건들은, 만능 해결책은 아니지만 그 전위 없는 결정들을 제공한다고 밝혀져 있다. 전위 없는 결정들의 생성이 상기 NW 성장 단계의 중요한 작업이고 본 출원의 목적을 위한 것이므로, 이러한 나노결정 템플릿들을 제공하는 임의의 에피택셜 조건들은 NW 조건들이라고 생각된다.
이하, 도면들을 참조하여 다른 실시예들에 대해서 설명한다. 실시예들을 실시하는 재료들과 공정 파라미터들이 주어진 특정한 장치들과 방법들의 예들을 참조한다는 것을 주목해야 할 것이다. 이 때문에, 이것은, 특정한 단계들이나 특징들이, 여기서 제안된 해결책들의 일반적인 범위로부터 벗어나지 않고 첨부된 청구항의 범위내에 속하는 상이한 특성이나 기술을 가질 수도 있다는 것을 의미하지는 않는다. 추가로, 예를 들면 III족-질화물 재료들에서의 나노배선 성장에 관련된 보다 많은 상세 내용은, 예를 들면, 상술한 종래의 출원에서 숙련자에게 이용 가능하다.
도 1은 III족-질화물 반도체 장치의 제조의 방법 단계를 개략적으로 도시한 것이다. 단계 a)에서는, 예를 들면 사파이어의 기저 기판(101)을 설치한다. 단계 b)에서는, 예를 들면 GaN의 하나 이상의 층들(102)을 그 기저 기판(101) 위에 형성한다. 상기 층 101과 102는 함께 기판을 형성한다. 단계 c)에서는, 예를 들면 SiNx의 마스크층(103)을 상기 기판의 상부에 형성하여도 된다. 이후의 단계 d)에서는, 상기 마스크층(103)에 예를 들면 EBL(전자빔 리소그라피)에 의해 구멍들(104)을 설치한다. 상기 구멍들은, 예를 들면 직경 50-150nm 또는 60-100nm로 매우 좁아도 된다. 그 구멍(104)간의 피치는 예를 들면, 약 200-2000nm이어도 되고, 상기 기판 위에 작성될 상기 템플릿들 위에 형성되는 그 중에서도 특히 전자장치들에 의존하여 선택되고, 또한 상기 III족-질화물의 재료에 의존할 수도 있다. 단계 e)에서는, 제1 III족-질화물 재료의 성장을 행하거나 또는 적어도 시작한다. 단계 e)는, 상기 구멍들(104)로부터 돌출하는 실질적으로 피라미드형 씨드들(105)의 형태로, 초기의 성장을 나타낸다. 후술하는 것처럼, 모든 실시예들에 포함될 필요는 없는 이후의 단계 f)에서는, 상기 씨드들(105)을, 상기 씨드들(105)의 상기 III족-질화물 재료의 연속 성장에 의해, 예를 들면 나노배선 성장 단계에서 CVD 또는 VPE에 의해 나노배선들(106)로 성장시키고, 여기서 질소원 흐름과 금속 유기원 흐름이 존재한다. 단계 f)에서와 같이 나노배선들의 성장을 포함하는 일 실시예에서는, 일반적으로 d)부터 f)까지의 공정을 계속한다.
일 실시예에서, 상기 씨드(105)와 그 후에 성장된 나노배선들(106)은, GaN을 포함한다. 상기 기판 표면의 매우 작은 부분을 표현하는 구멍들(104)로부터의 성장에 의해, 기판 III족-질화물(102)에서의 대다수의 임의의 전위들은, 걸러 내진다. 추가로, 구멍(104)의 가장자리에 가까운 전위들은 상기 성장된 나노배선(106)의 일측을 향해 구부러지게 된다. 이렇게 하여, GaN의 나노배선들이, 통상, 6개의 동등하고 매끄러운 m-면 패싯(facet)들을 갖는 6각형 형상으로 성장되고, 이때의 전위들은 상기 SiNx 마스크를 향해 종단되게 보여진다. 그 결과는, 전체적으로 또는 실질적으로, 예를 들면, 전위 없는 상기 씨드들(105)이나 나노배선들(106)의 적어도 90% 또는 적어도 99%의 정도로, GaN의 전위 없는 씨드들(105)이나 나노배선들(106)이 된다.
여기서 설명된 것처럼 질화물 반도체 나노배선(106)은, 본 문맥에서는, 직경이 1미크론 미만, 이를테면 50-100nm이고 길이가 수㎛까지의 본질적으로 막대형 구조로서 정의되어 있다. 본 발명의 비제한 일 실시예에 따른 질화물 반도체 나노배선들의 성장방법은, CVD 기반 선택적 영역 성장 기술을 활용한다. 질소원과 금속 유기원은 상기 나노배선 성장 단계 동안에 존재하고, 적어도 상기 질소원 유량이 상기 나노배선 성장 단계 동안에 연속적이다. 나노배선 성장을 위해 활용된 V/III족 비율은, 상술한 US출원에도 개요가 서술된 것처럼, 질화물 기반 반도체의 성장과 일반적으로 관련된 상기 V/III족 비율보다 크게 낮다.
GaN의 실시예에 대해서, 도 1의 g)에 따른 처리가 계속되어도 된다. 여기서, GaN 볼륨 소자(107)는 각 나노배선(106) 위에 성장된다. 그 나노배선(106) 위에 상기 볼륨 소자(107)를 형성하는 이 단계는, 볼륨 소자 성장 단계에서 CVD 또는 VPE에 의해 실시되어도 되고, 여기서 상기 질소원 흐름과 상기 금속 유기원 흐름이 존재한다. 바람직하게는, 상기 볼륨 소자(107) 성장 단계 동안의 몰(molar)의 V/III족 비율은 상기 나노배선 성장단계 동안의 몰의 V/III족 비율보다 높다. 상기 볼륨 소자(107)는, 각 GaN 나노배선(106) 둘레에 형성된 디스크리트 절연성 또는 반절연성의 GaN 피라미드를 포함하도록 성장한다.
다른 실시예에서, 도 1의 단계 g)에 따른 처리는, 단계 e)와 단계 g) 사이의 도면에 수직 화살표로 나타낸 것처럼, 완전히 나노배선들(106)을 성장시키지 않고 e)의 씨드 스테이지로부터 행해져도 된다. 또한, 씨드들(105) 위에 GaN 볼륨 소자(107)를 성장시키는 이 단계는, 볼륨 소자 성장 단계에서 CVD 또는 VPE에 의해 실시되어도 되고, 여기서 상기 질소원 흐름과 상기 금속 유기원 흐름이 존재한다. 바람직하게는, 상기 볼륨 소자(107) 성장 단계 동안의 몰의 V/III족 비율은 상기 씨드 성장단계 동안의 몰의 V/III족 비율보다 높다. 상기 볼륨 소자(107)는, 각 GaN 씨드(105) 둘레에 형성된 디스크리트 절연성 또는 반절연성의 GaN 피라미드를 포함하도록 성장한다. 또한, 볼륨 성장에 관련된 또 다른 상세는 예를 들면, 인스턴트 발명자에 의한 상술한 US출원으로부터 얻어져도 된다.
상기 공정은, 평탄화 단계도 포함한다. 이 단계는, 도 1에 나타낸 것처럼, 나노배선 성장 단계 f) 후에, 또는 그렇지 않으면 볼륨 소자(107) 성장 단계 g) 후에 실시되어도 된다.
나노배선들(106)의 GaN 성장과, 또한 잠재적으로 GaN 볼륨 소자(107)가 h)에 도시된 것처럼 평평한 c-면 메사를 얻기 위해 평탄화되는 일 실시예에서, 발명자들이 발견한 놀랄만한 효과는, 주의깊게 공정 파라미터들을 선택함으로써, 상기 평탄화는 GaN의 어떠한 중요한 탈착도 없이 또는, 적어도 GaN의 어떠한 중요한 탈착도 없이 행해질 수 있다는 것이다. 이러한 실시예에서, 그 대신에, 상기 평탄화는, 상기 나노구조, 즉 f)부터 h)까지 평탄화할 때 나노배선(106) 또는, g)부터 h)까지 평탄화할 때 상기 볼륨 소자(107)의 제어된 원자 재분포에 의해 얻어진다. 이러한 단계는, 높은 또는 훨씬 매우 높은, 질소 함유 재료, 전형적으로 NH3의 흐름을 제공함으로써 실시되어도 되고, Ga원 재료의 추가의 흐름의 공급을 조절하거나, 또는 바람직하게는 완전하게 생략하여도 된다. 달리 말하면, 새로운 Ga 원자들이 공급되지 않거나 실질적으로 공급되지 않는다. 일 실시예에서, NH3의 흐름은, 예를 들면, 5-20 정도이어도, 특정한 실시예들에서는 9-10 slm내에 있어도 되고, 상기 Ga원은 완전하게 차단된다. 상기 공정 온도는, 예를 들면 GaN에 대한 1000-1200 섭씨온도의 범위(그 범위는 InGaN 성장에 대해서는 700으로 또한 AlGaN 성장에 대해서는 1500까지 내려가는 범위)에서, 후퇴하는 볼륨 성장 단계에서 보유된 것처럼 유지되거나, 또는 상승되어도 된다. 발명자들이 찾은 것은, 상기 개발 결과들이, 적절한 공정 조건들을 선택함으로써, Ga 원자들은 실제로 완전히 탈착되지 않고 그들의 결정 결합을 파손하고, 그 GaN 결정면을 남길 수도 있다는 것을 나타낸다는 것이다. 대신에, 단일의 Ga 원자들은, 화학적 결합이 파손되는 경우에도, 그래도 물리적으로 부착될 수도 있고, 여기서는 물리 흡착이라고 한다. 이러한 물리 흡착 Ga 원자는 상기 GaN 장치의 표면상에서 이동하고, 다른 장소에서 재부착하여도 된다. 보다 구체적으로, 예시를 든 것과 같은 정확한 조건들이면, 볼륨 성장(107)의 원뿔은, 경사진 s-면에 법선방향으로 성장하여도 되어, 아래쪽으로 수직 m-면들과 평면의 상부 c-면이 증가한다. 고 NH3 흐름이나 배압을 제공함으로써, 상기 온도가 최적으로 상승되지만, 물리 흡착 Ga 원자들의 충분한 이동도가 얻어지고, 과도한 해리가 회피되어, 상기 설명된 원자 재분포가 얻어질 수도 있다. 상기 평탄화 단계에서의 공정 온도는, 액체 Ga가 상기 GaN 장치의 표면에 액적들을 형성할 수도 있는 3상 시스템을 회피하기 위해, 특정한 상부 레벨 아래로 계속 유지되어야 하는 것이 바람직하다.
예시적 시험결과는 도 2에 도시되어 있고, 도 2a는 볼륨 성장(107)에 의해 작성된 것처럼 실질적으로 원뿔형 또는 피라미드형 GaN 장치를 도시한 것이다. 도 2b는, 설명된 것처럼, 원자 재분포에 의해 평탄화될 때 도 2a의 장치의 변환을 도시한 것이다. 명백히, 상기 m-면들 및 c-면은 증가되었고, 상기 s-면은 감소되었다. 그 결과는, 그 중에서 특히, 예를 들면 에피택셜층들 또는 다른 콘택들 등의 설치를 제공하는데 이용 가능한 확대된 c-면이 얻어졌다는 것이다. 그래도, 마스크 성장에 의해 얻어진 것처럼 상기 GaN 표면에서 전위들의 감소된 또는 심지어 제거된 정도가 유지된다. 달리 말하면, 표면 영역단위당 전위들의 평균량은, 층(102)과 같은 에피택셜 성장된 연속적 GaN 표면과 비교하여, 실질적으로 낮거나, 이상적으로는 영이다. 게다가, 상기 평탄화 단계에서 상기 c-면의 증가는, 나노배선과 잠재적 볼륨 성장 후 상기 머신으로부터 상기 기판의 제거 없이, 또한, 그 밖의 재료, 이를테면 에천트의 포함 없이, 동시에 얻어질 수 있다. 이러한 방식, 공정 속도 및 신뢰성은 향상될 수도 있다. 또한, 시험결과에 의해 밝혀진 것은, 일 실시예들에서, 원자 재구성은 이동성 물리 흡착 Ga원자들이 상기 c-면보다는 상기 m-면에 부착하는 상황들하에서 실시되어도 된다는 것이다. 이러한 실시예에서, 그 결정 재구성의 결과들은, 순수 에칭 또는 연마 공정보다 성분 구성에 이용 가능한 보다 넓은 c-면일 수도 있는 효과를 포함한다.
일 실시예에서, 상기 제안된 공정은, InGaN 장치에 대해 적용된다. 이러한 공정에서는, 단계 a) 내지 d)도 포함된다. 일 변형예에서, 상기 기판층(102)은, InGaN층도 포함하여도 되고, 그 위에 씨드(105)와 이후에 나노배선(106)은 InGaN에 관해 성장된다. 그 후, InGaN의 볼륨 성장은, 단계 g)에서 상기 InGaN 나노배선(106) 위에 실시된다. 보다 확실한 실험 결과들을 제공한 다른 실시예들에서, a)부터 e)까지의 공정은 GaN에 대해, 즉 GaN 기판층(102) 위에 GaN 씨드 성장을 하는 것과 같다. 그렇지만, 상기 GaN 성장은 씨드 스테이지에서, 바람직하게는 상기 씨드(105)가 작은 피라미드일 때만, 바람직하게는 상기 마스크 레벨 위에 m-면이 없는 작은 피라미드일 때만 정지된다. 그 후, InGaN의 볼륨 성장은, 상기 GaN 씨드(105) 위에 g)에서와 같이 피라미드 볼륨의 상태까지 적용된다. GaN 성장으로 시작함으로써, 보다 낮은 레벨의 전위들은, 잠재적으로 상기 씨드(105)에 제공될 수도 있다. 추가로, 이미 GaN 나노배선 위가 아닌 GaN의 작은 씨드(105) 위에 InGaN의 볼륨 성장을 제공함으로써, 그 볼륨 성장에서의 전위 오류에 대한 위험이 최소화된다.
상승된 온도에서 InGaN 볼륨(107)의 g)부터 h)까지의 평탄화 단계에서는, 고 해리도가, 통상적으로 수반되고, 임의의 원자 재분포를 압도한다. 도 3a는 InGaN 볼륨 장치(107)를 도시한 것으로, 비록 이것이 단지 평면도이지만, 그것의 피라미드 형상이 분명하다. 도 3b는 예를 들면, 섭씨 1100-1200도 범위의 온도와, 5-10slm의 고 NH3 흐름 및 그 평탄화 단계 동안의 In 또는 Ga의 임의의 추가의 제공이 없는, 평탄화 후의 상기와 같은 볼륨 장치를 도시한 것이다. 이 경우에도, 그 평탄화는 어떠한 에천트도 제공하지 않고 얻어지고, c-면 증가는 상기 장치들의 폭의 어떠한 최소화 없이도 얻어진다. 하지만, 여기서 알 수 있듯이, 트렌치들의 패턴은, In과 Ga의 상이한 끓는 온도에 의해 생길 가능성이 있는 상기 c-면 표면에서 일어날 수도 있다. 바람직한 실시예에서는, 이 때문에, 추가의 InGaN 성장을 제공하는 리페어(repair) 단계를 평탄화 후 실시하여도 된다. 이렇게 할 때, 피라미드 성장이 c)부터 g)까지의 선행하는 볼륨 성장단계 동안과 같이, 다시 일어날 것이다.
그러나, 제한된 수의 원자층들만이 요구되고, 그 후, 또 다른 에피택셜 성장이 실시되어 전기부품, 예를 들면 적색 및 녹색의 발광 다이오드를 형성할 수도 있다. 도 3c는 상기와 같은 장치(300)의 경사진 이미지를 도시한 것으로, 여기서 평탄화된 InGaN 몸체(308)가 기저부를 형성하고, 그 위에 추가의 InGaN 리페어층들(309)이 설치되고, 이 리페어층들(309) 위에 에피택셜 성분층들(310)이 형성된다.
또한, 도 4는 GaN 씨드로부터 시작하는 앞선 설명과 도면들을 참조하여 설명한 것처럼 InGaN 장치 위에 발광 다이오드를 제조하는 공정을 도시한 것이다. 도 4의 중간 하부 사진에서, 장치(300)의 측면도는 층 308, 309 및 310도 명백하게 도시하고 있다.
일 실시예에서, 평탄화를 포함하는 일반적인 성장 공정은, AlGaN 장치들을 제조하기 위해 이용된다. 이러한 하나의 장치(500)가 도 5의 측단면도에 도시되어 있다. Al과 그 밖의 재료들의 고 반응도는, 마스크 구멍들로부터 AlGaN을 성장시키는 허들(hurdle)을 나타내는데, 그 이유는 그 Al이 마스크 위에도 성장할 수도 있기 때문이다. 이러한 이유로, 발명자들은 부품 제조를 위해 또 다른 에피택셜 성장을 제공할 평면의 AlGaN 템플릿들을 제조하는 새로운 방식을 생각해냈다. 다시 도 1을 참조하면, a)부터 f)까지의 공정 단계들은, 이미 전위들의 제거 또는 최소화에 대해서 이미 언급한 이로운 이유들로 GaN으로 실시된다.(이와는 달리, 그 공정은, 그 중에서도 특히, 이미, 구멍 사이즈와, 큰 GaN 평면 메사들이 어떻게 필요한지에 의존하여, e)의 씨드 레벨에서 중단될 수도 있다.) 원하는 볼륨을 포함하기 위해 복수의 GaN 나노배선들(106)(또는 씨드들 105)을 성장시킨 후, 평탄화 단계는 h)에서 실시된다. 달리 말하면, 상기 AlGaN 공정에서 포함된 볼륨 단계 g)가 없는 것이 바람직하다.
GaN에 대해 상술한 것처럼 원자 분포 후 결과는, 예를 들면, 상기 구멍과 비교하여, 상대적으로 직경이 작은 평탄한 메사(508)일 것인데, 그 이유는 볼륨 성장단계를 실시하지 않았을 때 그 성장에 있어서의 재료가 훨씬 적기 때문이다. 일례로서, 60-100nm의 마스크 구멍(104) 사이즈의 경우, 상기 평탄화된 GaN 메사 구조(508)의 폭은 200-300nm, 즉, 그 마스크 구멍 사이즈의 단지 예를 들면, 2-5배의 범위에 있을 수도 있다. 추가로, 상기 평탄한 GaN 구조는, 원자 재분포에 의해, 매우 얇게 예를 들면, GaN두께 t1이 30-100nm의 범위에 있게 구성될 것이다.
이후의 공정 단계에서는 AlGaN 성장을 시작하였다. 상술한 것처럼, 그 후, 층들은, 상기 기판의 모든 부분들 위와, 상기 평탄한 GaN 메사들의 모든 패싯들 위에 성장하여도 된다. 보다 중요하게는, AlGaN 성장은, 층(509)이 t1과 비교하여, 상대적으로 두꺼운 두께 t2가 될 때까지 신중하게 계속된다. 이것에 대한 이유는, GaN과 AlGaN간의 지터(jitter) 부정합에 의해 생긴 것과 같이, 임의의 플라스틱 변형이 상기 AlGaN층(509)보다는 상기 GaN층(508)에서 일어나기 때문이다. 그래서, 상기 GaN 메사층(508)의 결정 구조에 적응하도록 확장되는 얇은 AlGaN층(509)보다는, 상대적으로 두꺼운 AlGaN층(509)이, 상기 재료간의 경계의 영역에서, 상기 GaN층(508)을 압축 또는 수축될 것이다. AlGaN 층(509)의 성장은, 층(509) 위에 층들을 추가할 때 이후의 보다 높은 온도에서 템플릿 형상을 유지하는데 도움이 될 AlGaN 성장에 대해서는, 비교적 저온에서 실시되는 것이 바람직할 것이다. 그 결과는, 또 다른 에피택셜층들(510)이 접촉하거나 그 밖의 성분 구조들이 만들어질 수도 있는, 실질적으로 또는 전체적으로 전위 없는 AlGaN 층이 된다.
상기 언급된 실시예들과 재료들 중 어느 하나를 혼입하는 각종 실시예들에서, 그 공정은, 반도체 변위층(displacing layer)의 상부 표면이 상기 나노배선이나 씨드의 상부 선단(tip) 보다 위에 위치되고, 상기 변위층의 상기 상부 표면이 기저 소자들의 각각의 상부 표면을 형성하도록, 또는 이와는 달리 상기 선단이 상기 평탄화된 장치의 상부 c-면층 더욱 아래에 있는 스테이지에서 평탄화가 중단되도록, 상기 평탄화된 볼륨 소자 위에 상기 변위층을 에피택셜 성장시키는 것을 포함할 수도 있다.
도 1을 다시 참조하면, 본 발명의 일 국면에서는, 볼륨 성장들의 인접한 나노배선을 재형성 및 병합 또는 결속시키도록, 평탄화 단계를 실시한다. 이것은, 도 1의 단계 i)를 통해 개략적으로 도시되어 있다. 이것은, 나노배선 성장 단계 f) 후에, 또는 볼륨 소자(107) 성장 단계 g) 후에 실시되어도 되고, 단계 h)를 거쳐 계속된 평탄화 단계로서 보여질 수 있다. 그 결과는, 복수의 별개의 성장들로부터 얻어진 연속적 평면의 반도체층 또는 막(109)이 된다. 여기서는 이러한 공정을 유착이라고 한다.
일례로서, 평면의 GaN층은 유착에 의해 얻어질 수도 있다. 일 실시예에서, GaN 나노배선 성장은, 얇은 마스크층(103)-질화실리콘, 이산화실리콘 또는 유사한 것을 갖는, 패터닝된 기판 위에, 표준 전구체들 TMG, TEG, NH3 및 질소와 수소 캐리어 가스들을 사용하여 얻어져도 된다. 상기 마스크에서의 개구들(104)은, 나노임프린트 또는 전자빔 리소그라피와 같은 표준 리소그라피 기술들에 의해 행해지고, ICP-RIE와 같은 건식 에칭 기술들과 습식 화학 에칭 기술을 사용하여 현상될 수 있다. 상기 개구(104)간의 간격은 나노임프린트 동안에 조정될 수 있거나, EBL-대표값들은 400, 600, 1000 또는 2000nm이다. 개구 직경은, 나노임프린트나 EBL 리소그래픽 공정에서 규정되어 있고, 이때의 50-400nm 사이의 대표값들은 상기 사용된 리소그라피 기술에 좌우된다. 적절한 공정 단계들에 의해, 예를 들면, 상기 단계 a)부터 e)까지 참조하여 설명된 것처럼, GaN 씨드(105)가 성장되어도 된다. 선택된 공정 파라미터들에 따라, 상기 씨드는, 단계 f)에서와 같이 나노배선들(106)로 또는, 단계 g)에서와 같이 볼륨 소자들(107)로 진전하여도 된다. 이와는 달리, 상기 볼륨 소자들(107)은 단계 f)에서 성장된 나노배선들(106) 위에 반경방향 볼륨 성장에 의해 작성되어도 된다.
일 실시예에서, 볼륨 GaN 성장 또는 GaN 나노배선들에 대해 유착/평탄화 단계가 실시되고, 이 단계에서 응집성 c-면 평면층은 도 1의 i)에 도시된 것처럼 얻어진다. 이러한 실시예에서, 상기 유착단계는, 예를 들면, 도 1을 참조하여 상술한 것처럼 칼럼-III족 원소 함유 가스 전구체를 조절하거나 완전히 생략하면서, 암모니아를 사용하여 질소 유지 배경 조건하에서 실시되어도 된다.
도 6a는 단계 a-g에 설명된 것처럼 볼륨 성장 구조들을 도시한 것이다.
복수의 개개의 볼륨 성장들(또는 나노배선들)을 갖는 반도체 구조는, 그 개개의 구조를 병합하기 위한 이후의 유착단계가 실시되어도 된다. 상기 유착단계는, 예를 들면, 섭씨 1000-1200 온도의 범위의 온도, 1-10 slm의 고 NH3 유량, Ga의 어떠한 추가적 제공도 없는 상기 기판의 처리를 포함하여도 된다.
도 6b는 그 개개의 성장 구조들은 함께 차츰 평평해지고 유착하는 것을 관찰할 수 있는 상기 유착단계 후의 평탄한 c-면 GaN 표면을 도시한 것이다. 도 6c는 GaN 평면막이 균일하게 유착된 보다 큰 영역의 개요를 확대하여 도시한 것이다. 도 6b와 6c보다 위에 도시된 도면에서는, 각 나노배선의 상부가 평면의 유착된 표면까지 노출되도록 재형성이 진행된 것을 나타내고 있다. 하지만, 그 밖의 실시예들에서 상기 볼륨 성장의 재형성만으로 평탄화가 얻어질 수도 있어, 상기 볼륨 성장 이전에 성장된 및 상기 볼륨 성장에 의해 밀봉된 씨드나 나노배선이 노출되지 않는다는 것을 주목해야 한다.
도 6a 및 6b를 참조하여 설명된 상기 실시예의 변형은, 그 개개의 성장들이 적어도 상기 마스크 표면에 가까운 기저에서 어느 정도 병합할 때까지 도 6a에 도시된 것처럼 볼륨 성장이 계속되는 것이어도 된다. 이러한 실시예에서, 그럼에도 불구하고, 이후의 유착단계는 상기 성장된 구조들의 재형성을 야기하여, 상기 개개의 성장 위치들 상에서 연장되는 응집성의 평탄한 표면을 형성한다.
패터닝된 마스크(103)로부터 개개의 성장들을 위해, 상기 나노배선들 또는 볼륨 성장들의 방위는, 측면 패싯들이 2개의 평면내 방위들 중 어느 하나, 즉 [1-100] 또는 [-12-10]에 배향될 수 있는 것일 수 있다. 개개의 인접한 나노배선들 또는 볼륨 성장들의 병합은 패킷들이 대향하는 그 인접한 성장들로부터 이익을 얻을 것 같지만, 발명자들이 발견한 것은, 상기 유착단계 후 상기 평탄한 c-면 GaN 표면이 그 2개의 방위들 중 어느 하나의 방위에 형성될 수 있다는 것이다. 예를 들면, 도 6b에서 얻어진 평면의 반도체 구조에서, 발명되는 나노배선들은, 각각에 대해 [-12-1-0]에서 대향하고 있는 중이다. 그 결과, 이동성의 물리 흡착 원자들에 의한 재형성 공정은 응집성의 평면 반도체 III족-질화물 층 또는 막(109)을 제조하는 적절한 공정이다.
일 실시예에서, 평면의 III족-N 막(110)은, 한층 더 상기 유착막(109) 위에 성장될 수 있다. 도 6d에는 상기 유착막(109) 위에 성장되어 있는 500nm 두께의 평면의 GaN층(110)의 SEM 상면도에 의해 일례가 도시되어 있고, 도 6e는 상기 구조의 단면 SEM 이미지를 도시한 것이다.
일 국면에 따라, 발명자들이 발견한 것은, 상기 유착단계 성장 조건들을 제어함으로써, 예를 들면, 도 2b에서와 같이 단일 구조 메사들과 비교하여, 2개 이상의 구조들의 그룹들로부터 유착 평면층을 성장시켜 보다 큰 플레이트릿(platelet)이나 메사를 형성하는 것이 가능하였다는 것이다. 이러한 구조의 일례가, 하나의 평면 플레이트릿(701)에 유착되어 있는 3개의 볼륨 성장 구조로 이루어진 삼중구조를 도시하는 도 7a에 도시되어 있다. 도 7b는 5개의 성장들을 하나의 평면 플레이트릿(703)으로 병합한 변형을 도시한 것이다. 이렇게, 형상과 사이즈에 있어서 지정된 별개의 평면층들을 형성할 능력은, 절연소자들이 분리된 웨이퍼들을 제조할뿐만 아니라 그 웨이퍼 제조단계에서 그 웨이퍼에 이미 사전전개된 비아들을 제공하기도 할 기회를 제공한다. 일 실시예에서는, 예를 들면, 소정의 패턴의 개구들(104)을 갖는 마스크(103)를, 그 개구들을 통한 성장과 이후의 유착에 의해 원하는 평면 반도체 구조의 형상이 되도록 분포시킨, 기판을 구성하여도 된다. 이러한 실시예들에서, 상기 볼륨 GaN 성장이나 GaN 나노배선들은 반경방향 볼륨 확대성장 단계가 실시되어, 인접한 나노배선들이나 볼륨 성장 구조들 사이의 틈들을 축소시킬 수 있지만, 그 평탄한 c-면 GaN 표면을 얻을 목적으로 필요하지는 않다.
도 7c는 개구들을 갖는 마스크가 구비된 기판(709)의 일부를 개략적인 예로 도시한 것이다. 본 실시예에서, 그 개구들은 순차로 설치되어, 제1 서브세트(710)의 개구들이 하나의 패턴을 형성하고, 제2 서브세트(712)의 개구들이 다른 패턴을 형성한다. 예를 들면, 앞선 설명에 따라 상기 개구들을 통한 반도체 구조들의 성장 후, 나노배선들 및/또는 볼륨소자들은, 그 개구들(710, 712)을 통해 상기 기판 표면으로부터 연장될 것이다. 상기 기판을 성장시키는데 사용되는 것처럼 또한 그 기판의 중간 제거 없이 동일한 머신에서 동시에 실시되는 것이 바람직한 유착단계에서는, 상기 성장 구조들에 대해, 각각의 성장의 표면에서, 원자들을 이동시키지만 계속 부착되고 물리 흡착된 동작 조건들이 실시된다. 선택된 적절한 조건들에서, 상기 재형성 단계와 유착단계에 대해 상기 예를 든 것처럼, 개개의 성장들은 평평해지고, 가깝게 인접한 성장들은 공통 평면층내에 병합할 것이다. 특정한 성장들이 병합하고 병합하지 않도록 상기 개구들을 배치함으로써, 응집성이지만 서로 분리될 수도 있는 평면층들(711, 713)이 형성될 수도 있다. 이러한 평면층들(711, 713)은 아주 다양한 사이즈들과 형상들도 상정할 수도 있다. 이것은, 지금까지는 평면 III족-N 구조들을 제조하는 종래기술에서는 이용 가능하지 않았던 제조의 자유를 제공한다.
상술한 것처럼 상기 유착단계는, 종래의 재성장의 에피택셜 방법들, 이를테면 ELO(Epitaxial-lateral overgrowth)에 비해 자명하지 않은 이점을 가져온다. 구동력이 과포화인 액티브 성장조건하에서 에피택셜 재성장을 한다. 상기 기상으로부터의 결정화는, 시스템의 자유 에너지를 저하시켜, 에피택셜 재성장 및 에피팩셜 과성장에서와 같이, 전위들과 결함들이, 구체적으로는 비정렬 결정 성장 프론트(front)들이 만나서 유착할 때 형성될 수 있는 강제 조건이 된다. 그에 반해서, e의 유착단계 동안에 일어나는 재형성은, 열평형 근방에서 실시된다.
여기서 설명된 것처럼 상기 평탄화 및 유착단계 동안에는, 상기 에피택셜 결정에, 추가의 칼럼 III족 원소가 첨가되지 않거나 거의 첨가되지 않는다. 그 에피택셜 시스템은, 제로 네트 볼륨 성장상태에 있지만 물리 흡착 재료의 높은 표면 이동도를 고려하는 조건들을 갖는다. 해리속도와 화학흡착속도가 동등하게 유지될 때, 각 물리 흡착 분자는, 최저 에너지 결정위치를 찾아 사용할 때까지 자유롭게 반복적으로 이동, 화학흡착 및 해리시키는 것이 이상적이다. 대부분의 결함들뿐만 아니라 결정구조에서의 전위들에 의해, 자유 에너지가 보다 높아지게 되는 반면에, 그 결정에 대한 총 결합 에너지는 이상적인 결정의 경우보다 낮을 것이다. 대체로, 상기 평탄화 및 유착단계를 행하는 것은, 상기 결정 장애들을 생성하거나 포함하기가 훨씬 어렵다.
일 실시예에서, 상기 볼륨 III족-질화물 성장은, In 또는 Al로 실시되어 평탄한 c-면 InGaN 또는 AlGaN 표면을 얻는다. 보다 구체적인 예로서, InGaN 성장을 위해 적용된 유착공정을 설명한다. 이러한 공정에서는, 단계 a 내지 d를 포함한다. 단계 d에 따라, 어레이 설계 유착 평면 InGaN층 또는, 2개 이상의 나노배선들이나 볼륨 성장 구조들의 그룹들로 이루어진 유착 InGaN 구조가, 예를 들면, 단계 e-g 또는 단계 e-f-g를 통해 성장될 수 있었다. 볼륨 성장 동안에 In 전구체 흐름에 Ga 전구체 흐름을 동시에 공급함으로써, 삼원 InGaN은 단계 e) 또는 f)로부터 단계 g)에서 형성되어도 된다. 상기 볼륨 성장에 대해 유착단계 i)가 실시될 때, 갈륨과 인듐 양쪽의 원자들을 저 에너지 결정 위치들을 찾을 때까지 자유롭게 이동, 화학흡착 및 해리시킨다. 따라서, 평면 InGaN 유착층이 형성된다.
InGaN의 복수의 병합된 개개의 성장들로 제조된 응집성 InGaN 층을 볼 수 있는 도 8a에서는 InGaN 유착층의 일례를 든다. 바람직한 실시예에서, 리페어 평면 InGaN 성장은, 도 4를 참조하여 상술한 것처럼, 상기 유착단계 후에 실시될 수 있다. 이렇게 할 때, 평면 InGaN 성장이, 상기 유착층의 상부에서 일어날 것이다. 결함 형성과 보다 높은 인듐을 갖는 재료 열화를 피하는 것이 일반적이므로, 여기서 제안된 방법은, 결정 장애들이 형성되기 어려운 다른 성장기술을 제공한다. 그 제안된 유착방법에 의해 얻어지는 전위 밀도가 감소된 평면의 InGaN층은, 광전자 소자 응용에 매우 좋은 기판을 제공할 것이다. 그것은, III족-질화물 광전자 소자의 전형적인 CVD 또는 VPE 성장에서도 직접 사용될 수 있었다.
도 8b는 SiNx 마스크에서 3개의 개구들의 그룹으로부터 형성된 평탄한 c-면 InGaN 또는 AlGaN 표면을 얻기 위해 현상된, In 또는 Al에 의한 볼륨 III족-질화물 성장의 다른 실시예를 도시한 것이다. 도 8b의 구조는, 제한된 수(본 예에서는 3)의 주문된 성장들이 비아내에 유착된다는 점에서, 도 7a의 구조와 유사하다. 도 8b의 구조는, 변형된 InGaN 구조에 대해 특징적인 표면 구조에서 입증되듯이, 리페어층이 아직 구비되어 있지 않다. 도 8b의 구조를 얻기 위해서는, d)에 도시된 것과 같은 마스크 구조가 선택되고, 이때 개구들(104)의 수, 순서 및 간격은 주의 깊게 선택된다. 단계 e)에서는, 2개 이상의 나노배선들이나 볼륨 성장 구조들의 그룹을 형성할 수 있었다. 볼륨 성장 동안에 추가의 인듐 전구체 흐름을 도입함으로써, 상기 볼륨 성장 g)에서의 인듐 함유량이 추가될 수 있다. 상기 볼륨 성장에 대해 유착단계 i)가 실시될 때, 나노구조들이나 볼륨 성장은 유착되어, 즉 증가된 c-면 표면을 형성하기 위해 병합 및 제조된다. 바람직한 일 실시예에서, InGaN 성장층을 평활화시키는 것은, 표면 리페어 단계에서, 상기 유착단계 후에 없어질 수 있다.
도 7a, 7b와 도 8b의 실시예들은, 기판과, 그 기판의 표면에 설치되고 상기 기판 표면을 따라 순서적으로 복수의 개구들이 설치된 마스크를 구비하는, 반도체 구조의 예들을 설명하는 것이고, 여기서 III족-N 재료의 응집성 평면 비아가 기판 마스크에서 복수의 개구들 위에 연장되어 있다. 상기 평면 비아는, 다른 개구들을 통해 성장된 병합된 개개의 반도체 구조들에 의해 형성된다. 그 개구들은, 상기 기판 표면을 따라서의 일 경로를 따라 등거리 위치들에 설치되어도 된다. 상기 유착단계는, 개개의 반도체 성장에 대해 이후의 단계에서 동시에 실시되어도 되고, 여기서 원자 재형성은, 추가의 칼럼 III족 반도체 재료원 없이 또는 추가의 칼럼 III족 반도체 재료원 거의 없이, 질소의 배압이 높은 증가된 온도에서 실시된다.
플레이트릿들 또는 심지어 코히어런트 평탄 층들의 형태로, III족-N 반도체 재료, 이를테면, GaN 및 InGaN 등의 평탄한 구조들을 제공하는 상기 개요를 서술한 해결책들은, 대단하고도 예상치 못한 성과다. 이제 소위 초크랄스키 공정을 발명한지 100년이고, 그에 따라 고체 결정이 멜트로부터 천천히 추출된다. 이것은, 그럼에도 불구하고, Si 잉곳들의 성장을 위한 기초다. 종래의 반도체들, 이를테면 Ge, GaAs, GaP 및 InP의 제조에 사용된 그 밖의 유사한 기술들은, 브릿지만법과 플로우트 지대(float zone) 공정이다. 이 기술들은 모두, 일반적으로, 성장속도와 온도 경사 ΔT가 미세하게 제어되며 전위 없는 결정 씨드로부터 시작된 액체/고체 성장 프론트를 사용한다. 이 성장 공정들에 있어서, ΔT는 성장속도를 결정하고, 이때의 높은 ΔT는 그 결정을 빠르게 응결시킨다. 상기 초크랄스키 공정에 있어서, 상기 "완전한 Si 결정" 조건들은, Si결정 빈자리들의 작성을 피하기 위해 그 성장속도가 충분히 빠르지만, 틈새 Si의 혼입을 피하기 위해서는 그 성장속도가 충분히 느리거나 자연스러울 때, 만족된다. 초크랄스키 성장에 있어서, 낮은 ΔT는 침전을 위해 낮은 구동력을 부여하고 상기 시스템은 열역학적 평형에 가깝다고 말할 수 있다. 열역학적 평형에 있어서, 상기 원자들은 결정 위상으로부터 액체로의 해리에 관해 말하면 액상으로부터 상기 결정내에 침전할 확률이 같다. 이 경우에, 그 밖의 요인들은, 원자들이 결국에 가는 곳을 결정할 것이다. 원자들의 틈새 혼입이나, 빈자리들의 봉입이, 상기 시스템용 자유 에너지에 있어서 그들의 각각의 격자 위치들에서의 흡착원자들의 혼입보다 작은 저하를 나타내도록 실현하는 것이 쉽다.
도 9a를 참조하여, 상기 초크랄스키 공정은, 양쪽 화살표로 표현된 액상과 결정상간의 천이다. 그렇지만, 그 도면으로부터 알 수 있듯이, 고체와 액체 GaN 사이의 위상 경계는, 6GPa이상의 압력에서만 드러난다. 이것은, GaN의 액상 에피택시에 엄청난 과제를 만들고, 대신에 GaN 반도체 웨이퍼들이 대개 이질적 기판 위에, 유기금속 기상 에피택시(MOVPE)에 의해 제조된다. 사파이어와 Si 위에 성장된 GaN의 결정 품질을 향상시키기 위해서, 에피택셜 횡방향 과성장(ELO)이, 전위밀도를 감소시키고 보다 높은 품질의 기판들을 제공하기 위해 개발되어 있고, 그리고 초기에는 결과들이 많은 가능성을 보였지만 최근에는 나노배선들을 위해 채택되고 있다.
하지만, 여기서 제안된 해결책들의 여러 가지의 실시예들에서는, 여기서 결정 재형성을 의미하는 특별한 에피택셜 방식의 에피택셜 물리학을 탐구한다. 이 결정 재형성은, 위에서 일부의 상이한 실시예들에 대해 개요를 서술한 것처럼, 마스크 개구에서 씨드 위에 성장된 III족-질화물 재료의 평탄화 단계로서 실시되어도 된다. 그 III족-질화물 재료의 평탄화는, 실질적으로 평면의 상부 표면을 갖는 복수의 디스크리트 기저소자들을 형성하는 역할을 한다. 결정 재형성은 평형 조건들 근방에서 행해지고, 과포화는 재료의 첨가에 의해 생성되지 않는다. 일반적으로 MOCVD성장과 대조하여, 상기 상(phase) 천이를 구동하기 위해서 상기 III-V족 질화물 결정 성장 프론트를 칼럼 III족-재료에 공급할 필요가 없다. 평형 성장 및 상술한 방법의 중요한 일 국면은, 상 천이의 가역성, 즉 열적 바이어스를 변경함으로써, 전후 방향으로 진행하는 상기 성장 프론트의 전파를 가역할 수 있는 능력이다. 우리의 경우에, 상기 재형성을 구동하는 상기 열적 바이어스는, 상기 결정면들의 표면 에너지의 차이에 의해 공급된다: 하나의 결정면에서의 순수한 원자 해리는 다른 결정면에서 순수한 침전 또는 결정화와 함께 동시에 일어난다. 이러한 의미에서, 상기 에피택셜 성장 프론트는 수반된 모든 면들을 포함하지만, 국소 성장속도는 양 또는 음의 값일 수도 있다.
여러 가지의 실시예들에서는, 여러 가지의 실시예에 대해 예시를 든 것처럼, 상기 결정 표면의 열화를 피하기 위해서 NH3를 계속 공급하고, 상기 온도를 상승시킨다. GaN에 대한 또 다른 실시예에서는, 상기 상승된 온도가, 900℃ 및 1200℃의 범위내, 또는 700℃와 1000℃와의 사이일 수도 있다. 일 실시예에서, 상기 상승된 온도는 상기 결정 재료의 승화 온도 이상이다. 상기 재형성 동안에, 발명자들이 관찰한 놀랄만한 효과는, 상기 결정의 실질적인 부분이 일 면(facet)에서 다른 면으로 전달된다는 것이다.
도 9b는 대기압에서 산출된 Ga-N 상평형도를 도시한 것이다. 여기서는, 상기 재형성 단계가 위치되는 점선으로 표시되는 경우의 Gas+GaN 방식이 과도한 원자 질소를 필요로 하고, Ga가 액체 형태일 것이라는 것을 주목하여도 된다. 게다가, 도 9c는 Subvolume F 'Ga-Gd-Hf-Zr' of Volume 5 'Phase Equilibria, Crystallographic and Thermodynamic Data of Binary Alloys' of Landolt-B
Figure pct00001
rnstcin-Group IV Physical Chemistry에 따른 공지된 Ga-N 이원 상평형도를 도시한 것이다. 거기에서 언급된 것처럼, "실험적으로 결정된 상평형도는 이용 가능하지 않다". 이것은, 지금까지는 실제로 N>50%에 대한 상평형도를 그리기 위해 충분한 실험 데이터가 없다는 것을 보여준다. 상기 재형성 조건들에 대응한 그 상평형도는 이용 가능하지 않다. 환경적 조건들이 Ga가 액상이 되기를 제안하지만, 그 데이터로서 상기 공정 윈도우내에서 상기 Ga 원자들의 낮은 탈착 속도의 추가의 조건을 제안한다. 따라서, 재형성에 의해 평면 III족-N 재료들을 제공하기 위해 여기서 제안된 해결책들은, 미답의 물리학의 영역에서 실시된 공정들에 의해 얻어진 이로운 예상치 못한 결과들을 갖는 새로운 해결책을 형성한다.
형상 변형은, 상기 패싯들의 표면 에너지에 의해 구동될 가능성이 아주 높다. 고위 패싯들 상의 성장에 유리하게 되어, 저위 패싯들과 상기 0001 c-면의 형성에 아주 유리하게 됨으로써, GaN에서 운동 울프(Wulff) 결정 형상들에 관해 공개된 워크로부터 예상될 수 있다. 운동 울프 모델은, 상기 패싯들의 상대 표면 에너지 비율들에 근거하여 작은 결정의 형상을 예측하는데 목적이 있다. 발명자들은, 여기서 기재된 실시예들과 관계될 수도 있는, 원자 사진으로 이 모델을 보완하기를 제안한다:
1. 상기 결정으로부터 해리하는 각 원자는, 물리 흡착 상태에 머물러도 되거나 기상으로 탈착하여도 된다. 상기 결정의 볼륨이 그대로 있으므로, 탈착이 무시될 수 있으며, 원자들이 다시 결정에 대해 혼입될 때까지 물리 흡착 채로 있다고, 결론을 내릴 수도 있다.
2. 물리 흡착 상태와 결정 결합 상태로 갈 확률이 양쪽이 높지만, 측면 패싯들에서 혼입 확률이 보다 높고, 상부 패싯에서 탈착 확률이 보다 높다(그 이유는 결정 높이가 낮아지기 때문이다). 높은 고착 확률과 해리 확률에 의해, 상기 원자들은, 물리 흡착 상태들과 결정 결합 상태들과의 사이에서 자유롭게 변경할 수도 있다. 전위들, 점 결함들, 빈자리들 및 틈새들의 형성에 의해, 상기 결정에 대한 결합이 보다 약해지고 "완벽한 격자 사이트"에 위치 결정되는 것보다 상기 시스템의 자유 에너지의 저하가 보다 적어지게 되는 것이 보통이다. 상기 원자들이 자유롭게 결정 결합 상태 사이에서 이동할 수 있으므로, 상기 원자들은 결합 에너지가 보다 높은 위치들에 있게 되는 것이 전형적이고, 따라서 "완벽한 사이트"에서의 결합과 비교하여, 장벽이 있어서 결함이나 전위를 형성할 것이다.
3. 물리 흡착 원자들은 바람직하게는 칼럼 III족 원자들이고, 가장 일반적인 종들은 갈륨, 인듐, 및 알루미늄이다. 사용된 조건들에서 이 재료들에 대한 자연 상태는, 액체 형태다(실온 멜팅 T: Ga 30℃; In 157℃; Al 660℃, 모두가 2000℃ 이상에서 끓는 Ts를 갖는다). 증발을 통해 재료의 낮은 손실을 설명하는 그들의 증기압들은 모두, 낮다, 즉 1000℃에서 1 pascal 이하이다. 하지만, 일부의 증발 손실이 예상된다.
4. 물리 흡착 칼럼 III족 원자들은, 확산 속도가 꽤 높고 확산 길이가 Ga의 경우는 1㎛이고 In의 경우는 10㎛ 정도일 수 있다. 좋은 외형적 기술은, 각종 실시예들에서 상기 템플릿 구조들의 치수보다 큰 확산 길이의 한계치내에서 일정한 농도를 유지하는 상기 표면상의 2차원 클라우드를 형성하는 물리 흡착 원자들이다. 상기 클라우드는 칼럼 III족 원자들의 상기 결정 격자로부터의 해리에 의해 공급되고, 상기 재형성 속도는 원자의 각각의 패싯들에 대한 해리 속도와 고착 속도의 상대적 차이에 의해 주어질 것이다. 상기 재형성 속도가 칼럼 III족 재료의 표면 확산 상태에 대해 낮으면 좋아 상대적으로 일정한 칼럼 III족 재료의 등각 농도를 유지하고 상기 구조의 치수가 확산 길이와 같거나 확산 길이 미만의 길이를 갖지 않는 한은, III족-재료의 공급은 확산 제한되지 않지만, 결정 혼입은 결정 결합의 활성화 에너지에 의해서만 좌우된다. 이를, 통상적으로, 평형 조건들이라고 하는 것이다.
5. 바람직한 실시예에서, NH3의 배경 흐름은, 실질적으로 평면 상부 표면이 템플릿 패싯 위에 형성된 상기 재형성 동안에 III족 재료 원자들이 결합하는 질소의 저장소를 제공하기에 충분한, NII3의 열분해 등을 통해 질소를 공급할 때, 충분히 높을 것이다. 순수 질소, N2는 상기 사용된 온도들에서 불활성이지만, NH3의 열분해를 위한 적당한 활성화 에너지는 우리에게 충분한 원자 질소를 공급하는 것에 의해 우리는 도 9c의 도면의 우단측에 접하는 상 천이와 함께 일할 수 있다. 그렇지만, 크랙킹 온도가 아주 낮은 질소원은, 보다 낮은 온도에서 재형성을 가능하게 하고 결정 질소 빈자리의 혼입에 대해서 보다 좋게 제어할 가능성이 있을 것이다.
언급된 것처럼, 상기 평면 상부 표면은, 그 밖의 템플릿 패싯들 위에 바람직한 성장에 의해 생긴 칼럼 III족 재료, 예를 들면, Ga 또는 In의 재분포에 의해 형성되어 증가될 것이다. 이러한 공급 레벨에서, 상기 질소 공급은, 확산 제한되지 않음으로써, 상기 칼럼 V 원소에 관해서 평형 성장을 위한 조건을 충족시킬 것이다. 이러한 레벨 이상의 상기 흐름을 증가시키면 NH3의 칼럼 III족 재료 제조 흐름의 표면 확산을 억제할 수도 있다. 원자 질소 공급은 NH3의 저 열분해 속도에 의해 제한될 가능성이 보다 높다. 그러므로, 상기 재형성 단계는, 보다 효율적인 열분해가 달성될 수 있는 다른 질소원들의 사용을 위해 매우 좋은 후보일 수 있다. 이러한 원들의 예는 하이드라진, 메틸화 하이드라진, 이를테면 디메틸 하이드라진, 3-부틸하이드라진, 3-부틸아민 및 질소 플라즈마가 있다. 하지만, 질소기의 반응도는 눈에 띄게 확산 길이를 감소시킬 수 있다,.
비록 기상 환경을 사용하지만, 결정 재형성은, 종래의 고순도 벌크 성장 반도체 웨이퍼들의 100년간의 상태에 있던 원래의 액상 에피택시 방법들과 보다 근접하게 관련되어 있다. 또한, 상술한 열역학은, 재형성을 위한 조건들을 유일하게 지킬 수 있어, 상기 유착 동안에 새로운 전위를 최소로 일어나게 할 수 있다는 것을 시사한다. 새로운 에피택셜 방식이면, 이것은 새로운 에피택시 방법 모두에게는 그러하듯이, 새로운 결정 결함들이 발생하지 않도록 수반된 또 다른 물리학의 이해를 필요로 할 것이다. 여기서 상세히 설명된 해결방법은, 에피택셜 성장의 조합, 저온 광학특성 및 물리 성장모델의 구현에 의존한다.
여기서 제안된 나노구조들은, 바람직하게는, 모두 GaN 나노배선 씨드들, 피라미드형 씨드들에 기초하지만, In과 Ga을 포함하는 그 밖의 질화물 재료의 조성물들을 이용할 수 있다. 상기 제안된 실시예들은, 주로, 성장된 재료들과 구조들의 맥락에서 특정한 과제들로 인해 서로 다른다. GaN상에 Al 조성이 높은 AlGaN이나 GaN상에 In 조성이 높은 InGaN을 성장하면 결정 격자 부정합이 생기므로, 상기 GaN 씨드들과 템플릿들의 사이즈를 작게 유지하여 새로운 불합치 전위를 일으키지 않고 변형률을 보다 쉽게 조절한다. 이미 나노배선 성장 동안에 In 또는 Al을 혼입하는 것이 보다 좋지만 보다 많은 문제가 있을 수도 있다. 또한, AlGaN NW을 사용하거나, 직접 AlGaN 템플릿을 성장시켜 재형성하는 것이 바람직할 수도 있다. 이것은, 현재 Al 원자들의 저확산 길이로 인해 도전하고 있지만, 그러한 작업 조건이 개발될 수 있을 때 긴 기간인 것이 바람직할 수도 있다. 그렇기는 하지만, 우리는 근본적인 선호도로부터 GaN, InGaN 및 AlGaN 방법론간의 실제의 차이를 구별해야 한다. 상술한 모든 실시예들은, 3원 질화물 NW 성장 및 재형성이 한층 더 개발되므로 질화물 재료의 어떠한 조합에도 효과가 있을 수도 있다.
큰 이점은, 상기 나노배선이나 씨드 성장을 통한 기판 전위들의 제거이고, 완전히 전위 없는 플레이트릿들을 제공한다는 것이다. 이것은 초크랄스키 공정에 대해 버금가는 유사도를 제공하는데, 그 이유는 잘 제어된 평형 근사도로 인해 고품질 결정들을 발생하기 때문뿐만 아니라, 자신의 전위 없는 씨드를 발생하기 때문이기도 하다.
이전에 언급된 것처럼, 상기 성장된 반도체 재료를 평탄화하는 단계 후에 c-면 표면 리페어 성장 단계를 행하여도 된다. 이 단계는 상기 평탄화 단계보다 낮은 온도에서 행해져도 된다. 각종 실시예들에서, 상기 표면 리페어 성장은, 칼럼 III족 재료, 바람직하게는 상기 평탄화된 제2 III족 질화물 재료에서와 같이 동일한 칼럼 III족 재료를 공급하여서 행해져도 되고, 피라미드형 성장의 층들이 추가될 수도 있다. 바람직한 실시예에서, 이렇게 하여 작성된 상기 리페어층은 하나 또는 수개의 원자층들만을 포함하여도 되어, 상기 평탄화된 템플릿 표면의 실질적 저하가 없을 것이다. 이후의 단계들은, 예를 들면 또 다른 에피택셜 성장에 의해 상기 리페어층의 상부에, 상기 복수의 기저소자들내에 또는 상기 복수의 기저소자의 각각의 위에, 소자, 이를테면 전자부품을 형성하는 것도 포함하여도 된다.
III족 질화물 반도체 장치들을 제조하기 위한 여러 가지의 공정들이 위에서 제공되었고, 그 장치들은 반도체 전자 장치들, 이를테면 쇼트키 다이오드, MOSFET, JFET, HEMT 등을 갖거나 내장하는 또 다른 처리에 적합하다. 마스크 개구들로부터 개개의 성장들의 유착에 의해 얻어진 평면의 기판층은 부정합 기판 위에 종래에 성장된 층과 비교하여 실질적으로 완전히 안심되고, 미세하고 육안으로 보이는 변형률은 그 밖의 환경적 조건들, 이를테면 열팽창 특성의 차이와 높은 제조온도, 경계면 및 표면 에너지 및 도펀트나 불순물에 의해 초래될 수도 있다. 이러한 각종 전자소자들의 제조를 위한 실시예들에 관한 또 다른 상세 내용은, 예를 들면 상기 참조된 특허 출원에서 찾을 수 있다.

Claims (14)

  1. 기판 위에 설치된 마스크를 통해 제1 III족-질화물 재료의 복수의 반도체 씨드들을 형성하는 단계;
    상기 씨드들 위에 제2 III족-질화물 반도체 재료를 성장시키는 단계;
    복수의 디스크리트 기저소자들로부터, 실질적으로 평면 상부 표면을 갖는 응집(cohesive) 구조를 형성하기 위해, 상기 성장된 제2 반도체 재료를 평탄화하는 단계를 포함하는, 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 평탄화하는 단계는, 상기 평면 상부 표면을 형성하기 위해 가열하에 상기 성장된 제2 반도체 재료의 III 타입 원자들의 원자 분포를 행하는 것을 포함하는, 반도체 장치의 제조방법.
  3. 제 2 항에 있어서,
    상기 평탄화의 단계는, N분자들의 고 유량으로 실시되고, III 타입 원자들의 첨가를 조절하는, 반도체 장치의 제조방법.
  4. 제 3 항에 있어서,
    상기 평탄화의 단계는, 추가적인 III 타입 원자들의 공급 없이 실시되는, 반도체 장치의 제조방법.
  5. 선행하는 청구항 중 어느 한 항에 있어서,
    상기 제2 III족-질화물 반도체 재료는 상기 제1 재료와 같고, 상기 성장시키는 단계는 나노배선들을 성장시키는 것을 포함하는, 반도체 장치의 제조방법.
  6. 선행하는 청구항 중 어느 한 항에 있어서,
    각 나노배선 위에 반도체 볼륨 소자를 형성하는 단계를 포함하는, 반도체 장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 제2 III족-질화물 반도체 재료를 성장시키는 단계는, 각 씨드 위에 반도체 볼륨 소자를 형성하는 것을 포함하는, 반도체 장치의 제조방법.
  8. 선행하는 청구항 중 어느 한 항에 있어서,
    상기 제1 III족-질화물 재료는 GaN 또는 InGaN이고, 상기 제2 III족-질화물 재료는 GaN, InGaN 또는 AlGaN인, 반도체 장치의 제조방법.
  9. 선행하는 청구항 중 어느 한 항에 있어서,
    상기 응집구조 내에 또는 위에 장치를 형성하는 것을 포함하는, 반도체 장치의 제조방법.
  10. 선행하는 청구항 중 어느 한 항에 있어서,
    CVD 또는 VPE 머신에서 실시되고, 상기 성장 및 평탄화하는 단계가 상기 머신으로부터 상기 장치의 중간 제거 없이 실시되는 것을 특징으로 하는, 반도체 장치의 제조방법.
  11. 선행하는 청구항 중 어느 한 항에 있어서,
    상기 마스크에는, 제1 인접 개구들 사이의 제1 간격과 제2 인접 개구들 사이의 상기 제1 간격보다 큰 제2 간격을 갖는, 상기 기판 표면 위에 이형 패턴으로 설치된 복수의 개구들이 구비되어 있고, 상기 평탄화는, 상기 응집 구조를 형성하기 위해 상기 제1 인접 개구들로부터 성장된 반도체 재료를 병합하는 단계를 포함하는, 반도체 장치의 제조방법.
  12. 기판 표면을 갖는 기판;
    상기 기판 표면 위에 설치되고, 상기 기판 표면 위에 순차 방식으로 설치된 복수의 개구들이 구비된, 마스크; 및
    기판 마스크 내에서 상기 복수의 개구들 위에 연장되는 III족-질화물 재료를 갖고, 공통 c-면 표면을 갖는, 응집 구조를 구비하는, 반도체 장치.
  13. 제 12 항에 있어서,
    상기 개구들로부터 연장되는 복수의 III족-질화물 반도체 씨드들이나 나노배선들을 포함하고; 상기 응집 구조는 상기 씨드들이나 나노배선들을 밀봉하는 병합된 개개의 반도체 구조들로 형성되는, 반도체 장치.
  14. 제 12 항에 있어서,
    상기 응집 구조는, 인접한 개구들 사이의 소정의 간격을 갖는 일련의 개구들 위에 III족-질화물 재료의 평면 비아를 형성하는, 반도체 장치.
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