KR20180128112A

KR20180128112A - 표시장치

Info

Publication number: KR20180128112A
Application number: KR1020170062954A
Authority: KR
Inventors: 김정환
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-05-22
Filing date: 2017-05-22
Publication date: 2018-12-03
Also published as: KR102293372B1

Abstract

본 발명은 제1기판, 전원라인 및 전원 쇼팅바를 포함하는 표시장치를 제공한다. 제1기판은 표시영역을 갖는다. 전원라인은 제1기판 상에 다수 배치된다. 전원 쇼팅바는 전원라인의 하부층에 위치하고 전원라인과 중첩하는 전원 쇼팅바영역을 가지며 전원라인을 공통으로 묶는다. 전원라인은 전원 쇼팅바영역에서 선폭이 가변되는 영역을 갖는다.

Description

표시장치{Display Device}

본 발명은 표시장치에 관한 것이다.

정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.

앞서 설명한 표시장치 중 유기전계발광표시장치에는 복수의 서브 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 표시 패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동부에는 표시 패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시 패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.

유기전계발광표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀의 유기발광다이오드가 발광을 하게 됨으로써 영상을 표시할 수 있게 된다. 유기발광다이오드는 전원 공급부로부터 공급된 고전위전원과 저전위전원을 기반으로 빛을 발광한다.

그러므로 표시 패널 전반에 균일한 밝기를 구현하면서 일부 영역 등에서 발생할 수 있는 휘도 편차 문제를 줄이기 위해서는 전원을 균일하게 공급해야 한다. 그러나 종래 유기전계발광표시장치 중 일부는 동일한 전원라인들 간에도 저항 편차가 존재하여 전원을 균일하게 공급하기 어려운 문제가 있는바 이의 개선이 요구된다.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 전원을 균일하게 공급할 수 있도록 함은 물론 공정 편차로 인한 표시 얼룩 발생 가능성을 낮추어 표시품질을 향상시키는 것이다.

상술한 과제 해결 수단으로 본 발명은 제1기판, 전원라인 및 전원 쇼팅바를 포함하는 표시장치를 제공한다. 제1기판은 표시영역을 갖는다. 전원라인은 제1기판 상에 다수 배치된다. 전원 쇼팅바는 전원라인의 하부층에 위치하고 전원라인과 중첩하는 전원 쇼팅바영역을 가지며 전원라인을 공통으로 묶는다. 전원라인은 전원 쇼팅바영역에서 선폭이 가변되는 영역을 갖는다.

다른 측면에서 본 발명은 제1기판, 전원라인 및 전원 쇼팅바를 포함하는 표시장치를 제공한다. 제1기판은 표시영역을 갖는다. 전원라인은 제1기판 상에 다수 배치된다. 전원 쇼팅바는 전원라인의 하부층에 위치하고 전원라인과 중첩하는 전원 쇼팅바영역을 가지며 전원라인을 공통으로 묶는다. 전원라인은 전원 쇼팅바영역에 배치된 홈과 홈의 크기가 가변되는 영역을 갖는다.

전원 쇼팅바는 세로 방향보다 가로 방향이 긴 직사각형 형태로 배치될 수 있다.

전원 쇼팅바는 하부 레일을 형성하는 제1부분과, 하부 레일과 이격하고 상부 레일을 형성하는 제2부분과, 하부 레일과 상부 레일을 연결하는 브릿지부를 포함할 수 있다.

브릿지부는 전원 쇼팅바영역에서 전원라인의 선폭에 대응하는 선폭을 가질 수 있다.

전원 쇼팅바는 전원 쇼팅바영역에 배치된 홈을 포함할 수 있다.

전원 쇼팅바의 홈은 전원라인의 홈의 크기에 대응할 수 있다.

전원 쇼팅바영역은 제1기판 상에 위치하며 전원 쇼팅바를 구성하는 하부금속층과, 하부금속층 상에 위치하는 절연층과, 절연층 상에 위치하고 하부금속층과 전기적으로 연결되며 전원라인을 구성하는 소오스 드레인 금속층을 포함할 수 있다.

전원 쇼팅바영역은 제1기판 상에 위치하며 전원 쇼팅바를 구성하는 하부금속층과, 하부금속층 상에 위치하는 절연층과, 절연층 상에 위치하고 하부금속층과 전기적으로 연결되며 전원라인을 구성하는 소오스 드레인 금속층과, 소오스 드레인 금속층 상에 위치하는 보호층과, 보호층 상에 위치하고 소오스 드레인 금속층과 연결되는 투명도전층을 포함할 수 있다.

전원 쇼팅바영역은 표시영역과 제1기판의 외곽에 배치된 패드영역 사이에 배치될 수 있다.

본 발명은 전원라인들 간에 존재하는 저항 편차를 낮추고 전원을 균일하게 공급하여 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 전원라인들 간의 저항 편차 개선 구조를 이용하여 공정 편차로 인한 표시 얼룩 발생 가능성을 낮추어 표시품질을 향상할 수 있는 효과가 있다.

도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 서브 픽셀의 개략적인 회로 구성도.
도 3은 서브 픽셀의 상세 회로 구성 예시도.
도 4는 표시 패널의 단면 예시도.
도 5는 서브 픽셀의 평면 예시도.
도 6은 전원 쇼팅바영역을 개략적으로 나타낸 예시도.
도 7은 표시 패널에 배치된 전원 쇼팅바를 나타낸 평면 예시도.
도 8은 실험예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 9는 도 8의 A1-A2 영역의 단면도.
도 10은 본 발명의 제1실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 11은 도 10의 B1-B2 영역의 단면도.
도 12는 본 발명의 제1실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 13은 도 12의 C1-C2 영역의 단면도.
도 14는 본 발명의 제2실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 15는 도 14의 D1-D2 영역의 단면도.
도 16은 본 발명의 제2실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 17은 도 16의 E1-E2 영역의 단면도.
도 18은 본 발명의 제3실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 19는 도 18의 F1-F2 영역의 단면도.
도 20은 본 발명의 제3실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 21은 도 20의 G1-G2 영역의 단면도.
도 22는 본 발명의 제4실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 23은 도 22의 H1-H2 영역의 단면도.
도 24는 본 발명의 제4실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도.
도 25는 도 24의 I1-I2 영역의 단면도.
도 26은 본 발명의 제5실시예에 따라 선폭의 가변 시 채택할 수 있는 다양한 구조를 나타낸 예시도.
도 27은 본 발명의 제5실시예에 따라 홈의 크기 가변 시 채택할 수 있는 다양한 구조를 나타낸 예시도.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.

이하에서 설명되는 표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰 등으로 구현될 수 있다. 그리고 이하에서 설명되는 표시장치는 유기발광다이오드(발광소자)를 기반으로 구현된 유기전계발광표시장치를 일례로 설명한다.

그러나 이하에서 설명되는 표시장치는 무기발광다이오드를 기반으로 구현되거나 액정표시장치(LCD) 또는 전기영동표시장치(EPD) 등에도 적용할 수 있다. 즉, 이하에서 설명되는 표시장치는 고전위전압과 저전위전압을 기반으로 동작하는 표시장치라면 표시 패널의 특성에 상관없이 적용될 수 있다.

끝으로, 이하에서 설명되는 표시장치의 박막 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.

도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 서브 픽셀의 개략적인 회로 구성도이며, 도 3은 서브 픽셀의 상세 회로 구성 예시도이다.

도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140), 표시 패널(150) 및 전원 공급부(160)가 포함된다.

영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.

타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.

데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.

스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.

전원 공급부(160)는 고전위전압과 저전위전압 등을 출력한다. 전원 공급부(160)로부터 출력된 고전위전압과 저전위전압 등은 표시 패널(150)에 공급된다. 고전위전압은 제1전원라인(EVDD)을 통해 표시 패널(150)에 공급되고 저전위전압은 제2전원라인(EVSS)을 통해 표시 패널(150)에 공급된다.

표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.

서브 픽셀들(SP)은 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함하거나 백색 서브 픽셀, 적색 서브 픽셀, 녹색 서브 픽셀 및 청색 서브 픽셀을 포함한다. 서브 픽셀들(SP)은 발광 특성에 따라 하나 이상 다른 발광 면적을 가질 수 있다.

도 2에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다.

스위칭 트랜지스터(SW)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DR)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(EVDD)(고전위전압)과 제2전원라인(EVSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.

보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 보상회로(CC)는 하나 이상의 트랜지스터로 구성된다. 보상회로(CC)의 구성은 외부 보상 방법에 따라 매우 다양한바 이에 대한 예시를 설명하면 다음과 같다.

도 3에 도시된 바와 같이, 보상회로(CC)에는 센싱 트랜지스터(ST)와 레퍼런스라인(VREF)(또는 센싱라인)이 포함된다. 센싱 트랜지스터(ST)는 구동 트랜지스터(DR)의 소오스전극과 유기 발광다이오드(OLED)의 애노드전극 사이(이하 센싱노드)에 접속된다. 센싱 트랜지스터(ST)는 레퍼런스라인(VREF)을 통해 전달되는 초기화전압(또는 센싱전압)을 구동 트랜지스터(DR)의 센싱노드에 공급하거나 구동 트랜지스터(DR)의 센싱노드 또는 레퍼런스라인(VREF)의 전압 또는 전류를 센싱할 수 있도록 동작한다.

스위칭 트랜지스터(SW)는 제1데이터라인(DL1)에 제1전극이 연결되고, 구동 트랜지스터(DR)의 게이트전극에 제2전극이 연결된다. 구동 트랜지스터(DR)는 제1전원라인(EVDD)에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 커패시터(Cst)는 구동 트랜지스터(DR)의 게이트전극에 제1전극이 연결되고 유기 발광다이오드(OLED)의 애노드전극에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)의 제2전극에 애노드전극이 연결되고 제2전원라인(EVSS)에 캐소드전극이 연결된다. 센싱 트랜지스터(ST)는 레퍼런스라인(VREF)에 제1전극이 연결되고 센싱노드인 유기 발광다이오드(OLED)의 애노드전극 및 구동 트랜지스터(DR)의 제2전극에 제2전극이 연결된다.

센싱 트랜지스터(ST)의 동작 시간은 외부 보상 알고리즘(또는 보상 회로의 구성)에 따라 스위칭 트랜지스터(SW)와 유사/동일하거나 다를 수 있다. 일례로, 스위칭 트랜지스터(SW)의 게이트전극에 연결된 제1a스캔라인(GL1a)과 센싱 트랜지스터(ST)의 게이트전극에 연결된 제1b스캔라인(GL1b)은 공통으로 공유하도록 연결될 수 있다. 다른 예로, 스위칭 트랜지스터(SW)는 제1a스캔라인(GL1a)에 게이트전극이 연결되고, 센싱 트랜지스터(ST)는 제1b스캔라인(GL1b)에 게이트전극이 연결될 수 있다. 이 경우, 제1a스캔라인(GL1a)과 제1b스캔라인(GL1b)은 각기 다른 스캔신호를 전달하도록 분리된다.

레퍼런스라인(VREF)은 데이터 구동부에 연결될 수 있다. 이 경우, 데이터 구동부는 실시간, 영상의 비표시기간 또는 N 프레임(N은 1 이상 정수) 기간 동안 서브 픽셀의 센싱노드를 센싱하고 센싱결과를 생성할 수 있게 된다. 한편, 스위칭 트랜지스터(SW)와 센싱 트랜지스터(ST)는 동일한 시간에 턴온될 수 있다. 이 경우, 데이터 구동부의 시분할 방식에 의거 레퍼런스라인(VREF)을 통한 센싱 동작과 데이터신호를 출력하는 데이터 출력 동작은 상호 분리(구분) 된다.

이 밖에, 센싱결과에 따른 보상 대상은 디지털 형태의 데이터신호, 아날로그 형태의 데이터신호 또는 감마 등이 될 수 있다. 그리고 센싱결과를 기반으로 보상신호(또는 보상전압) 등을 생성하는 보상 회로는 데이터 구동부의 내부, 타이밍 제어부의 내부 또는 별도의 회로로 구현될 수 있다.

광차단층(LS)은 구동 트랜지스터(DR)의 채널영역 하부에만 배치되거나 구동 트랜지스터(DR)의 채널영역 하층뿐만 아니라 스위칭 트랜지스터(SW) 및 센싱 트랜지스터(ST)의 채널영역 하층에도 배치될 수 있다. 광차단층(LS)은 단순히 외광을 차단할 목적으로 사용하거나, 광차단층(LS)을 다른 전극이나 라인과의 연결을 도모하고, 커패시터 등을 구성하는 전극으로 활용할 수 있다. 그러므로 광차단층(LS)은 차광 특성을 갖도록 복층(이종 금속의 복층)의 금속층으로 선택된다.

기타, 도 3에서는 스위칭 트랜지스터(SW), 구동 트랜지스터(DR), 커패시터(Cst), 유기 발광다이오드(OLED), 센싱 트랜지스터(ST)를 포함하는 3T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였지만, 보상회로(CC)가 추가된 경우 3T2C, 4T2C, 5T1C, 6T2C 등으로 구성될 수도 있다.

이하 앞서 설명된 표시 패널의 단면과 표시 패널에 형성된 서브 픽셀의 평면을 기판으로 표시 패널의 개략적인 구조를 살펴보면 다음과 같다.

도 4는 표시 패널의 단면 예시도이고, 도 5는 서브 픽셀의 평면 예시도이다.

도 4에 도시된 바와 같이, 제1기판(또는 박막 트랜지스터 기판)(150a)의 표시영역(AA) 상에는 도 3에서 설명된 회로를 기반으로 서브 픽셀들이 형성된다. 표시영역(AA) 상에 형성된 서브 픽셀들은 보호필름(또는 보호기판)(150b)에 의해 밀봉된다. 기타 미설명된 NA는 비표시영역을 의미한다. 제1기판(150a)은 유리나 연성을 갖는 재료로 선택될 수 있다.

서브 픽셀들은 표시영역(AA) 상에서 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 수평 또는 수직하게 배치된다. 그리고 서브 픽셀들은 적색(R), 백색(W), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 된다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다. 또한, 서브 픽셀들은 적색(R), 청색(B) 및 녹색(G)이 하나의 픽셀(P)이 될 수 있다.

도 4 및 도 5에 도시된 바와 같이, 제1기판(150a)의 표시영역(AA) 상에는 발광영역(또는 개구영역)(EMA)과 회로영역(또는 비개구영역)(DRA)을 갖는 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)이 형성된다. 발광영역(EMA)에는 유기 발광다이오드가 형성되고, 회로영역(DRA)에는 스위칭 및 구동 트랜지스터 등을 포함하는 박막 트랜지스터가 형성된다.

제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 회로영역(DRA)에 위치하는 스위칭 및 구동 트랜지스터 등의 동작에 대응하여 발광영역(EMA)에 위치하는 유기 발광다이오드가 빛을 발광하게 된다. 제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4) 사이에 위치하는 "WA"는 전원라인이나 데이터 라인이 배치되는 배선영역이다.

제1서브 픽셀(SPn1)의 좌측에는 제1전원라인(EVDD)이 위치할 수 있고, 제2서브 픽셀(SPn2)의 우측에는 레퍼런스라인(VREF)이 위치할 수 있고, 제1서브 픽셀(SPn1) 및 제2서브 픽셀(SPn2) 사이에는 제1 및 제2데이터라인(DL1, DL2)이 위치할 수 있다.

제3서브 픽셀(SPn3)의 좌측에는 레퍼런스라인(VREF)이 위치할 수 있고, 제4서브 픽셀(SPn4)의 우측에는 제1전원라인(EVDD)이 위치할 수 있고, 제3서브 픽셀(SPn3) 및 제4서브 픽셀(SPn4) 사이에는 제3 및 제4데이터라인(DL3, DL4)이 위치할 수 있다.

제1서브 픽셀(SPn1)은 자신의 좌측에 위치하는 제1전원라인(EVDD), 자신의 우측에 위치하는 제1데이터라인(DL1) 및 제2서브 픽셀(SPn2)의 우측에 위치하는 레퍼런스라인(VREF)에 전기적으로 연결될 수 있다. 제2서브 픽셀(SPn2)은 제1서브 픽셀(SPn1)의 좌측에 위치하는 제1전원라인(EVDD), 자신의 좌측에 위치하는 제2데이터라인(DL2) 및 자신의 우측에 위치하는 레퍼런스라인(VREF)에 전기적으로 연결될 수 있다.

제3서브 픽셀(SPn3)은 자신의 좌측에 위치하는 레퍼런스라인(VREF), 자신의 우측에 위치하는 제3데이터라인(DL3) 및 제4서브 픽셀(SPn4)의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다. 제4서브 픽셀(SPn4)은 제3서브 픽셀(SPn3)의 좌측에 위치하는 레퍼런스라인(VREF), 자신의 좌측에 위치하는 제4데이터라인(DL4) 및 자신의 우측에 위치하는 제1전원라인(EVDD)에 전기적으로 연결될 수 있다.

제1서브 픽셀(SPn1) 내지 제4서브 픽셀(SPn4)은 제2서브 픽셀(SPn2) 및 제3서브 픽셀(SPn3) 사이에 위치하는 레퍼런스라인(VREF)에 공유(또는 공통) 접속될 수 있으나 이에 한정되지 않는다. 그리고 제1전원라인(EVDD)는 도면과 같이 레퍼런스라인(VREF)의 좌측과 우측으로 분리되지 않고 연결되어 수평 방향으로 길게 배치된 구조를 가질 수도 있다.

이 밖에, 제1전원라인(EVDD), 레퍼런스라인(VREF)과 같은 배선들은 물론 박막 트랜지스터를 구성하는 전극들은 서로 다른 층에 위치하지만 콘택홀(CH)(비어홀)을 통해 전기적으로 연결된다.

앞서 설명한 바에 따르면, 유기전계발광표시장치는 매트릭스 형태로 배치된 서브 픽셀들(SPn1 ~ SPn4)에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀의 유기발광다이오드가 발광을 하게 됨으로써 영상을 표시할 수 있게 된다. 유기발광다이오드는 전원 공급부로부터 공급된 고전위전원과 저전위전원을 기반으로 빛을 발광한다.

그러므로 표시 패널(150) 전반에 균일한 밝기를 구현하면서 일부 영역 등에서 발생할 수 있는 휘도 편차 문제를 줄이기 위해서는 전원을 균일하게 공급해야 한다. 본 발명에서는 표시 패널(150) 전반에 전원을 균일하게 공급하기 위해 다수 배치된 제1전원라인(EVDD)을 공통으로 묶는 전원 쇼팅바를 이용하는데 이에 대해 설명하면 다음과 같다.

도 6은 전원 쇼팅바영역을 개략적으로 나타낸 예시도이고, 도 7은 표시 패널에 배치된 전원 쇼팅바를 나타낸 평면 예시도이다.

도 6 및 도 7에 도시된 바와 같이, 전원 쇼팅바(EVDDSB)는 표시 패널(150)의 표시영역(AA)과 패드영역(PADA) 사이에 배치된다. 전원 쇼팅바영역(SBA)은 전원 쇼팅바(EVDDSB)가 배치된 길이 또는 전원 쇼팅바(EVDDSB)와 다수의 제1전원라인(EVDD)이 중첩하는 영역에 대응된다. 전원 쇼팅바(EVDDSB)가 배치된 영역은 표시영역(AA)과 패드영역(PADA) 사이로 정의될 수 있으나 이는 링크영역(LNKA)의 길이에 따라 달라질 수 있다.

다수의 제1전원라인(EVDD)은 패드영역(PADA)의 패드부(PAD)에서 시작하여 링크영역(LNKA)을 지나 표시영역(AA)으로 뻗어나가도록 배치된다. 패드부(PAD)는 외부기판과의 전기적인 연결을 도모하는 역할을 한다. 패드영역(PADA)은 표시 패널(150)(또는 제1기판)의 외곽에 배치된다. 전원 쇼팅바(EVDDSB)는 특정 영역에서 다수의 제1전원라인(EVDD)을 공통으로 묶는 역할을 한다. 다수의 제1전원라인(EVDD)은 전원 쇼팅바(EVDDSB)에 의해 공통으로 연결되는 구간을 가진 후 표시영역(AA)의 끝단까지 뻗어나가도록 배치된다.

예컨대, 전원 쇼팅바(EVDDSB)는 링크영역(LNK)의 말단 또는 표시영역(AA)의 상단에 인접하는 비표시영역에서 다수의 제1전원라인(EVDD)을 공통으로 묶을 수 있으나 이에 한정되지 않는다. 즉, 전원 쇼팅바(EVDDSB)는 표시영역(AA)의 하단에 인접하는 비표시영역에 배치될 수도 있고 표시영역(AA)의 상단과 하단 양쪽에 배치될 수도 있다.

다수의 제1전원라인(EVDD)을 통해 전달되는 고전위전압은 전원 쇼팅바(EVDDSB)에 의해 마련된 공통 접속 구간(또는 쇼팅 구간)에 의해 전압 편차가 보상된다. 그 이유는 전원 쇼팅바(EVDDSB)가 가지처럼 다수로 분리 배치된 제1전원라인(EVDD)을 공통으로 연결하여 결집하기 때문이다. 전원 쇼팅바(EVDDSB)의 배치로 인하여, 제1전원라인(EVDD)의 위치, 제1전원라인(EVDD)과 주변 신호라인(SL; 레퍼런스라인에 해당하는 "VREF"나 데이터라인에 해당하는 "DL, DL1~DL4" 포함) 간의 간섭, 제1전원라인(EVDD) 간의 저항 편차 등의 문제는 어느 정도 보상 및 해소된다.

도 8은 실험예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 9는 도 8의 A1-A2 영역의 단면도이다.

도 8 및 도 9에 도시된 바와 같이, 제1기판(150a) 상에는 하부금속층(151)이 위치한다. 하부금속층(151)은 전원 쇼팅바(EVDDSB)는 물론 광차단층을 형성하는 금속층이다. 하부금속층(151)은 제1전원라인(EVDD) 대비 넓은 면적을 갖도록 사각형 또는 직사각형(세로 방향보다 가로 방향이 길다; 또는 패드부의 길이 방향으로 배치) 형태로 배치된다.

하부금속층(151) 상에는 절연층(153)이 위치한다. 절연층(153)은 게이트절연층 및 층간절연층 중 적어도 하나를 포함한다. 절연층(153) 상에는 소오스 드레인금속층(155)이 위치한다. 소오스 드레인금속층(155)은 제1전원라인은 물론 데이터라인을 형성하는 금속층이다. 소오스 드레인금속층(155)은 4개의 신호라인(SL)마다 하나씩 그리고 긴 막대(가로 방향보다 세로 방향이 길다) 형태로 배치된다. 소오스 드레인금속층(155) 상에는 보호층(156)이 위치한다. 보호층(156)은 제1기판(150a) 상에 형성된 박막 트랜지스터를 보호하는 보호층이다.

하부금속층(151)과 소오스 드레인금속층(155)은 적어도 하나의 절연층(153)을 사이에 두고 수직 선상에서 이격되어 있지만 이들은 전기적으로 연결된 상태이다. 즉, 하부금속층(151)과 소오스 드레인금속층(155)은 콘택홀을 통해 전기적으로 연결된 상태이다. 다만, 콘택홀의 위치와 형상은 다양할 수 있는바 이는 생략 도시한다.

실험예와 같은 구조로 전원 쇼팅바(EVDDSB)를 형성하고, "Out1", "Out2", "Out3"에 위치한 제1전원라인(EVDD)의 저항을 측정한 결과 다음의 표 1과 같다.

EVDD	R[Ohm]
Out1	0.17
Out2	0.30
Out3	0.48

위의 표 1을 통해 알 수 있듯이, 전원 쇼팅바(EVDDSB) 또한 금속 재료로 형성되므로 제1전원라인(EVDD)의 위치에 따른 저항 편차를 가장 고려해야 함을 알 수 있다. 즉, 전원을 더욱 균일하게 공급하기 위해서는 인접한 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해결하는 것이 중요함을 알 수 있다.

이하에서는 실험예에서 발생하는 저항 편차를 해결하기 위한 전원 쇼팅바의 실시예들에 대해 설명한다.

<제1실시예>

도 10은 본 발명의 제1실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 11은 도 10의 B1-B2 영역의 단면도이다.

도 10 및 도 11에 도시된 바와 같이, 제1기판(150a) 상에는 하부금속층(151)이 위치한다. 하부금속층(151)은 전원 쇼팅바(EVDDSB)는 물론 광차단층을 형성하는 금속층이다. 하부금속층(151)은 제1전원라인(EVDD) 대비 넓은 면적을 갖도록 사각형 또는 직사각형(세로 방향보다 가로 방향이 길다) 형태로 배치된다.

한편, 제1실시예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 전원 쇼팅바영역(SBA) 내에 배치된 소오스 드레인금속층(155)의 선폭을 조절한다. 그 예로 "Out1", "Out2", "Out3"에 위치한 소오스 드레인금속층(155)을 보면 다음과 같다.

전원 쇼팅바영역(SBA)의 "Out1~Out3"에 위치하는 소오스 드레인금속층(155)은 각기 다른 선폭을 갖는다. 예컨대, "Out3"에 위치하는 소오스 드레인금속층(155)은 실험예와 동일한 선폭을 갖지만 "Out1 및 Out2"에 위치하는 소오스 드레인금속층(155)은 라인의 일부가 제거된 선폭 조정부(LC)(또는 브릿지부)를 갖는다. 그리고 "Out1"에 위치하는 소오스 드레인금속층(155)의 선폭은 "Out2"에 위치하는 소오스 드레인금속층(155)의 선폭보다 좁다. 즉, "Out1~Out3"에 위치하는 소오스 드레인금속층(155)의 선폭은 Out1 < Out2 < Out3의 관계를 갖는다. 그러나 이는 하나의 예시일 뿐 소오스 드레인금속층(155)의 선폭은 저항 편차에 따라 설정된다.

도 12는 본 발명의 제1실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 13은 도 12의 C1-C2 영역의 단면도이다.

도 12 및 도 13에 도시된 바와 같이, 제1실시예의 변형예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 소오스 드레인금속층(155)과 하부금속층(151)의 선폭을 조절함과 더불어 하부금속층(151)을 레일 형태로 변경한다. 그 예로 "Out1", "Out2", "Out3"에 위치한 소오스 드레인금속층(155)과 하부금속층(151)의 배치 구조를 보면 다음과 같다.

전원 쇼팅바영역(SBA)의 "Out1~Out3"에 위치하는 소오스 드레인금속층(155)과 하부금속층(151)은 각기 다른 선폭을 갖는다. 예컨대, "Out3"에 위치하는 소오스 드레인금속층(155)과 하부금속층(151)은 실험예와 동일한 선폭을 갖지만 "Out1 및 Out2"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)은 라인의 일부가 제거된 선폭 조정부(LC2, LC1)(또는 브릿지부)를 갖는다. 그리고 "Out1"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 선폭은 "Out2"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 선폭보다 좁다. 즉, "Out1~Out3"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 선폭은 Out1 < Out2 < Out3의 관계를 갖는다. 그러나 이는 하나의 예시일 뿐 하부금속층(151)과 소오스 드레인금속층(155)의 선폭은 저항 편차에 따라 설정된다.

하부금속층(151)은 선폭 조정부(LC2)와 같이 선폭이 가변되는 영역을 가지며 상부와 하부로 이격된 레일 형태로 배치된다. 하부 레일을 형성하는 제1부분(151a)은 "Out1~Out3"에 위치하는 소오스 드레인금속층(155)의 하부 비가변 영역과 중첩한다. 상부 레일을 형성하는 제2부분(151b)은 "Out1~Out3"에 위치하는 소오스 드레인금속층(155)의 상부 비가변 영역과 중첩한다. 하부 레일을 형성하는 제1부분(151a)과 상부 레일을 형성하는 제2부분(151b)은 선폭 조정부(LC1, LC2)(또는 브릿지부)가 차지하는 영역만큼 상호 이격 배치된다.

시뮬레이션 결과, 제1실시예 및 제1실시예의 변형예와 같이 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 하부금속층(151)이나 소오스 드레인금속층(155)의 선폭을 조절하면 인접한 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있는 것으로 나타났다.

그러므로, "Out1~Out3"뿐만 아니라 다른 위치에 존재하는 제1전원라인(EVDD)의 저항을 측정하고 측정된 저항값을 기반으로 하부금속층(151)이나 소오스 드레인금속층(155)의 선폭을 변경하면 모든 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있다.

<제2실시예>

도 14는 본 발명의 제2실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 15는 도 14의 D1-D2 영역의 단면도이다.

도 14 및 도 15에 도시된 바와 같이, 제1기판(150a) 상에는 하부금속층(151)이 위치한다. 하부금속층(151)은 전원 쇼팅바(EVDDSB)는 물론 광차단층을 형성하는 금속층이다. 하부금속층(151)은 제1전원라인(EVDD) 대비 넓은 면적을 갖도록 사각형 또는 직사각형(세로 방향보다 가로 방향이 길다) 형태로 배치된다.

한편, 제2실시예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 전원 쇼팅바영역(SBA) 내에 배치된 소오스 드레인금속층(155) 중 일부에 홈(HH)(홈은 함몰되거나 하부층을 노출하도록 패턴된다)을 형성하고, 홈(HH)의 크기를 조절한다. 그 예로 "Out1", "Out2"에 위치한 소오스 드레인금속층(155)을 보면 다음과 같다.

전원 쇼팅바영역(SBA)의 "Out1~Out2"에 위치하는 소오스 드레인금속층(155)의 홈(HH)은 각기 다른 크기를 갖는다. 예컨대, "Out3"에 위치하는 소오스 드레인금속층(155)은 홈을 갖지 않지만 "Out1 및 Out2"에 위치하는 소오스 드레인금속층(155)은 라인의 일부가 제거된 홈(HH)을 갖는다. 그리고 "Out1"에 위치하는 소오스 드레인금속층(155)의 홈(HH)의 크기는 "Out2"에 위치하는 소오스 드레인금속층(155)의 홈(HH)의 크기보다 크다. 즉, "Out1와 Out2"에 위치하는 소오스 드레인금속층(155)의 홈(HH)의 크기는 Out1 > Out2의 관계를 갖는다.

제2실시예와 같이 소오스 드레인금속층(155)의 홈(HH)의 크기를 조절하는 방식도 결국 제1실시예와 같이 소오스 드레인금속층(155)의 선폭을 조절하는 방식과 같은 효과를 나타낸다.

도 16은 본 발명의 제2실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 17은 도 16의 E1-E2 영역의 단면도이다.

도 16 및 도 17에 도시된 바와 같이, 제2실시예의 변형예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 소오스 드레인금속층(155)의 홈(HH)의 크기를 조절함과 더불어 하부금속층(151)의 홈(HH1, HH2)의 크기를 조절한다. 즉, 하부금속층(151)에도 소오스 드레인금속층(155)의 홈(HH2)과 동일한 크기의 홈(HH1)을 형성한다. 그 예로 "Out1", "Out2에 위치한 소오스 드레인금속층(155)과 하부금속층(151)의 홈(HH1, HH2)의 크기를 보면 다음과 같다.

전원 쇼팅바영역(SBA)의 "Out1~Out2"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)은 상호 대응되는 영역에 동일한 크기의 홈(HH1, HH2)을 갖는다. 하지만 동일한 위치에 존재하는 홈(HH1, HH2)의 크기는 동일하지만 위치에 따라 다른 크기를 갖는다. 예컨대, "Out1"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 홈(HH1, HH2)의 크기는 동일하지만 "Out2"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 홈(HH1, HH2)의 크기보다 크다. 즉, "Out1~Out2"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 홈(HH1, HH2)의 크기는 Out1 > Out2의 관계를 갖는다.

시뮬레이션 결과, 제2실시예 및 제2실시예의 변형예와 같이 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 소오스 드레인금속층(155)의 홈(HH2)의 크기를 조절하면 인접한 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있는 것으로 나타났다.

그러므로, "Out1~Out3"뿐만 아니라 다른 위치에 존재하는 제1전원라인(EVDD)의 저항을 측정하고 측정된 저항값을 기반으로 소오스 드레인금속층(155)의 홈(HH2)의 크기나 하부금속층(151)의 홈(HH1)의 크기를 함께 변경하면 모든 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있다.

<제3실시예>

도 18은 본 발명의 제3실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 19는 도 18의 F1-F2 영역의 단면도이다.

도 18 및 도 19에 도시된 바와 같이, 제1기판(150a) 상에는 하부금속층(151)이 위치한다. 하부금속층(151)은 전원 쇼팅바(EVDDSB)는 물론 광차단층을 형성하는 금속층이다. 하부금속층(151)은 제1전원라인(EVDD) 대비 넓은 면적을 갖도록 사각형 또는 직사각형(세로 방향보다 가로 방향이 길다) 형태로 배치된다.

하부금속층(151) 상에는 절연층(153)이 위치한다. 절연층(153)은 게이트절연층 및 층간절연층 중 적어도 하나를 포함한다. 절연층(153) 상에는 소오스 드레인금속층(155)이 위치한다. 소오스 드레인금속층(155)은 제1전원라인은 물론 데이터라인을 형성하는 금속층이다. 소오스 드레인금속층(155)은 4개의 신호라인(SL)마다 하나씩 그리고 긴 막대(가로 방향보다 세로 방향이 길다) 형태로 배치된다.

소오스 드레인금속층(155) 상에는 보호층(156)이 위치한다. 보호층(156)은 제1기판(150a) 상에 형성된 박막 트랜지스터를 보호하는 보호층이다. 보호층(156) 상에는 투명도전층(158)이 위치한다. 투명도전층(158)은 유기 발광다이오드의 전극을 형성하는 도전층이다. 투명도전층(158)은 ITO나 ITZO 등과 같은 재료로 선택될 수 있다. 투명도전층(158)은 전원 쇼팅바영역(SBA)에 대응하는 크기를 가질 수 있다. 즉, 투명도전층(158)은 사각형 또는 직사각형(세로 방향보다 가로 방향이 길다) 형태로 배치된다.

하부금속층(151), 소오스 드레인금속층(155) 및 투명도전층(158)은 적어도 하나의 절연층(153) 및 보호층(156)을 사이에 두고 수직 선상에서 이격되어 있지만 이들은 전기적으로 연결된 상태이다. 즉, 하부금속층(151), 소오스 드레인금속층(155) 및 투명도전층(158)은 콘택홀을 통해 전기적으로 연결된 상태이다. 다만, 콘택홀의 위치와 형상은 다양할 수 있는바 이는 생략 도시한다.

한편, 제3실시예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 전원 쇼팅바영역(SBA) 내에 배치된 소오스 드레인금속층(155)의 선폭을 조절함과 더불어 투명도전층(158)을 추가로 형성한다. 그 예로 "Out1", "Out2", "Out3"에 위치한 소오스 드레인금속층(155)을 보면 다음과 같다.

전원 쇼팅바영역(SBA)의 "Out1~Out3"에 위치하는 소오스 드레인금속층(155)은 각기 다른 선폭을 갖는다. 예컨대, "Out3"에 위치하는 소오스 드레인금속층(155)은 실험예와 동일한 선폭을 갖지만 "Out1 및 Out2"에 위치하는 소오스 드레인금속층(155)은 라인의 일부가 제거된 선폭 조정부(LC)(또는 브릿지부)를 갖는다. 그리고 "Out1"에 위치하는 소오스 드레인금속층(155)의 선폭은 "Out2"에 위치하는 소오스 드레인금속층(155)의 선폭보다 좁다. 즉, "Out1~Out3"에 위치하는 소오스 드레인금속층(155)의 선폭은 Out1 < Out2 < Out3의 관계를 갖는다.

도 20은 본 발명의 제3실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 21은 도 20의 G1-G2 영역의 단면도이다.

도 20 및 도 21에 도시된 바와 같이, 제3실시예의 변형예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 소오스 드레인금속층(155)과 하부금속층(151)의 선폭을 조절함과 더불어 하부금속층(151)을 레일 형태로 변경하고 투명도전층(158)을 추가로 형성한다. 그 예로 "Out1", "Out2", "Out3"에 위치한 소오스 드레인금속층(155), 하부금속층(151) 및 투명도전층(158)의 배치 구조를 보면 다음과 같다.

전원 쇼팅바영역(SBA)의 "Out1~Out3"에 위치하는 소오스 드레인금속층(155)과 하부금속층(151)은 각기 다른 선폭을 갖는다. 예컨대, "Out3"에 위치하는 소오스 드레인금속층(155)과 하부금속층(151)은 실험예와 동일한 선폭을 갖지만 "Out1 및 Out2"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)은 라인의 일부가 제거된 선폭 조정부(LC2, LC1)(또는 브릿지부)를 갖는다. 그리고 "Out1"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 선폭은 "Out2"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 선폭보다 좁다. 즉, "Out1~Out3"에 위치하는 하부금속층(151)과 소오스 드레인금속층(155)의 선폭은 Out1 < Out2 < Out3의 관계를 갖는다.

시뮬레이션 결과, 제3실시예 및 제3실시예의 변형예와 같이 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 하부금속층(151)이나 소오스 드레인금속층(155)의 선폭을 조절하고 최상부에 투명도전층(158)을 추가로 형성하면 인접한 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있는 것으로 나타났다.

그러므로, "Out1~Out3"뿐만 아니라 다른 위치에 존재하는 제1전원라인(EVDD)의 저항을 측정하고 측정된 저항값을 기반으로 하부금속층(151)이나 소오스 드레인금속층(155)의 선폭을 변경하고 최상부에 투명도전층(158)을 추가로 형성하면 모든 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있다.

<제4실시예>

도 22는 본 발명의 제4실시예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 23은 도 22의 H1-H2 영역의 단면도이다.

도 22 및 도 23에 도시된 바와 같이, 제1기판(150a) 상에는 하부금속층(151)이 위치한다. 하부금속층(151)은 전원 쇼팅바(EVDDSB)는 물론 광차단층을 형성하는 금속층이다. 하부금속층(151)은 제1전원라인(EVDD) 대비 넓은 면적을 갖도록 사각형 또는 직사각형(세로 방향보다 가로 방향이 길다) 형태로 배치된다.

소오스 드레인금속층(155) 상에는 보호층(156)이 위치한다. 보호층(156)은 제1기판(150a) 상에 형성된 박막 트랜지스터를 보호하는 보호층이다. 보호층(156) 상에는 투명도전층(158)이 위치한다. 투명도전층(158)은 유기 발광다이오드의 전극을 형성하는 도전층이다.

한편, 제4실시예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 전원 쇼팅바영역(SBA) 내에 배치된 소오스 드레인금속층(155) 중 일부에 홈(HH)을 형성하고, 홈(HH)의 크기를 조절함과 더불어 투명도전층(158)을 추가로 형성한다. 그 예로 "Out1", "Out2"에 위치한 소오스 드레인금속층(155)을 보면 다음과 같다.

제4실시예와 같이 소오스 드레인금속층(155)의 홈(HH)의 크기를 조절하는 방식도 결국 제1실시예와 같이 소오스 드레인금속층(155)의 선폭을 조절하는 방식과 같은 효과를 나타낸다.

도 24는 본 발명의 제4실시예의 변형예에 따른 전원 쇼팅바영역을 개략적으로 나타낸 평면도이고, 도 25는 도 24의 I1-I2 영역의 단면도이다.

도 24 및 도 25에 도시된 바와 같이, 제4실시예의 변형예는 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 소오스 드레인금속층(155)의 홈(HH)의 크기와 하부금속층(151)의 홈(HH1, HH2)의 크기를 조절함과 더불어 투명도전층(158)을 추가로 형성한다. 즉, 하부금속층(151)에도 소오스 드레인금속층(155)의 홈(HH2)과 동일한 크기의 홈(HH1)을 형성하고 저항을 더 낮추기 위해 최상부에 투명도전층(158)을 추가로 형성한다. 그 예로 "Out1", "Out2에 위치한 소오스 드레인금속층(155)과 하부금속층(151)의 홈(HH1, HH2)의 크기를 보면 다음과 같다.

시뮬레이션 결과, 제4실시예 및 제4실시예의 변형예와 같이 전원 쇼팅바(EVDDSB) 사용시 발생하는 저항 편차를 해소하기 위해 소오스 드레인금속층(155)의 홈(HH2)의 크기를 조절하면 인접한 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있는 것으로 나타났다.

그러므로, "Out1~Out3"뿐만 아니라 다른 위치에 존재하는 제1전원라인(EVDD)의 저항을 측정하고 측정된 저항값을 기반으로 소오스 드레인금속층(155)의 홈(HH2)의 크기나 하부금속층(151)의 홈(HH1)의 크기를 함께 변경함과 더불어 최상부에 투명도전층(158)을 추가로 형성하면 모든 제1전원라인(EVDD) 간에 존재하는 저항 편차를 해소할 수 있다.

한편, 제1 내지 제4실시예에서는 전원 쇼팅바영역(SBA)의 하부금속층(151) 및 소오스 드레인금속층(155) 중 하나 이상에 대한 선폭의 가변 및 홈의 크기 가변과 관련하여 단편적인 예만 도시 및 설명하였다. 그러나 전원 쇼팅바영역(SBA)의 하부금속층(151) 및 소오스 드레인금속층(155) 중 하나 이상은 이하 제5실시예에서 설명된 구조를 채택할 수도 있다.

<제5실시예>

도 26은 본 발명의 제5실시예에 따라 선폭의 가변 시 채택할 수 있는 다양한 구조를 나타낸 예시도이고, 도 27은 본 발명의 제5실시예에 따라 홈의 크기 가변 시 채택할 수 있는 다양한 구조를 나타낸 예시도이다.

도 26에 도시된 바와 같이, 제5실시예에 따르면 하부금속층 및 소오스 드레인금속층의 선폭을 가변할 때에는 (a) 내지 (f) 중 하나 이상의 구조를 채택할 수 있다. 도 26의 (a) 내지 (f)는 선폭의 가변 시 구간별 저항차를 미세 조절하기 위해 채택할 수 있다.

도 26의 (a)와 같이, 선폭 조정부(LC)는 좌우측 라인이 균일하게 제거되어 브릿지 부분이 중앙에 배치되고 브릿지의 좌우측 시작점에 사선 구간이 형성될 수 있다. 도 26의 (b)와 같이, 선폭 조정부(LC)는 우측 라인만 제거되어 브릿지의 좌측이 직선 구간을 가지며 브릿지의 우측 시작점에만 사선 구간을 포함하는 선폭 조정 영역이 형성될 수 있다. 도 26의 (c)와 같이, 선폭 조정부(LC)는 좌측 라인만 제거되어 브릿지의 우측이 직선 구간을 가지며 브릿지의 좌측 시작점에만 사선 구간을 포함하는 선폭 조정 영역이 형성될 수 있다. 도 26의 (d)와 같이, 선폭 조정부(LC)는 브릿지 부분이 물결 형태를 갖도록 배치될 수 있다. 도 26의 (d)와 같이, 선폭 조정부(LC)는 브릿지 부분이 삼각형의 톱니 형태를 갖도록 배치될 수 있다. 도 26의 (e)와 같이, 선폭 조정부(LC)는 브릿지 부분이 사각형의 요철 형태를 갖도록 배치될 수 있다.

도 27에 도시된 바와 같이, 제5실시예에 따르면 하부금속층 및 소오스 드레인금속층의 홈의 크기를 가변할 때에는 (a) 내지 (f) 중 하나 이상의 구조를 채택할 수 있다. 도 27의 (a) 내지 (f)는 홈의 크기 가변 시 구간별 저항차를 미세 조절하기 위해 채택할 수 있다.

도 27의 (a)와 같이, 홈(HH)은 수직 방향이 긴 직선을 갖고 양쪽 끝단이 반원을 갖도록 형성될 수 있다. 도 27의 (b)와 같이, 홈(HH)은 육각형 또는 그 이상의 다각형이 수직 방향으로 연속 배치되도록 형성될 수 있다. 도 27의 (c)와 같이, 홈(HH)은 원형 또는 타원형이 수직 방향으로 연속 배치되도록 형성될 수 있다. 도 27의 (d)와 같이, 홈(HH)은 수직 방향이 긴 마름모꼴을 갖도록 형성될 수 있다. 도 27의 (d)와 같이, 홈(HH)은 큰 사각형과 작은 사각형이 수직 방향으로 연속 배치되어 바벨 또는 아령 형태를 갖도록 형성될 수 있다. 도 27의 (e)와 같이, 홈(HH)은 수직 방향이 긴 물결 형태를 갖도록 형성될 수 있다.

이상 본 발명은 전원라인들 간에 존재하는 저항 편차를 낮추고 전원을 균일하게 공급하여 표시품질을 향상할 수 있는 효과가 있다. 또한, 본 발명은 전원라인들 간의 저항 편차 개선 구조를 이용하여 공정 편차로 인한 표시 얼룩 발생 가능성을 낮추어 표시품질을 향상할 수 있는 효과가 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

EVDD: 제1전원라인 EVSS: 제2전원라인
150: 표시 패널 150a: 제1기판
AA: 표시영역 VREF: 레퍼런스라인
EVDDSB: 전원 쇼팅바 151: 하부금속층
153: 절연층 155: 소오스 드레인금속층
156: 보호층 158: 투명도전층

Claims

표시영역을 갖는 제1기판;
상기 제1기판 상에 다수 배치된 전원라인; 및
상기 전원라인의 하부층에 위치하고 상기 전원라인과 중첩하는 전원 쇼팅바영역을 가지며 상기 전원라인을 공통으로 묶는 전원 쇼팅바를 포함하고,
상기 전원라인은 상기 전원 쇼팅바영역에서 선폭이 가변되는 영역을 갖는 표시장치.
표시영역을 갖는 제1기판;
상기 제1기판 상에 다수 배치된 전원라인; 및
상기 전원라인의 하부층에 위치하고 상기 전원라인과 중첩하는 전원 쇼팅바영역을 가지며 상기 전원라인을 공통으로 묶는 전원 쇼팅바를 포함하고,
상기 전원라인은 상기 전원 쇼팅바영역에 배치된 홈과 상기 홈의 크기가 가변되는 영역을 갖는 표시장치.
제1항 또는 제2항에 있어서,
상기 전원 쇼팅바는
세로 방향보다 가로 방향이 긴 직사각형 형태로 배치된 표시장치.
제1항에 있어서,
상기 전원 쇼팅바는
하부 레일을 형성하는 제1부분과,
상기 하부 레일과 이격하고 상부 레일을 형성하는 제2부분과,
상기 하부 레일과 상기 상부 레일을 연결하는 브릿지부를 포함하는 표시장치.
제4항에 있어서,
상기 브릿지부는
상기 전원 쇼팅바영역에서 상기 전원라인의 선폭에 대응하는 선폭을 갖는 표시장치.
제2항에 있어서,
상기 전원 쇼팅바는
상기 전원 쇼팅바영역에 배치된 홈을 포함하는 표시장치.
제6항에 있어서,
상기 전원 쇼팅바의 홈은
상기 전원라인의 홈의 크기에 대응하는 표시장치.
제1항 또는 제2항에 있어서,
상기 전원 쇼팅바영역은
상기 제1기판 상에 위치하며 상기 전원 쇼팅바를 구성하는 하부금속층과,
상기 하부금속층 상에 위치하는 절연층과,
상기 절연층 상에 위치하고 상기 하부금속층과 전기적으로 연결되며 상기 전원라인을 구성하는 소오스 드레인 금속층을 포함하는 표시장치.
제1항 또는 제2항에 있어서,
상기 전원 쇼팅바영역은
상기 제1기판 상에 위치하며 상기 전원 쇼팅바를 구성하는 하부금속층과,
상기 하부금속층 상에 위치하는 절연층과,
상기 절연층 상에 위치하고 상기 하부금속층과 전기적으로 연결되며 상기 전원라인을 구성하는 소오스 드레인 금속층과,
상기 소오스 드레인 금속층 상에 위치하는 보호층과,
상기 보호층 상에 위치하고 상기 소오스 드레인 금속층과 연결되는 투명도전층을 포함하는 표시장치.
제1항 또는 제2항에 있어서,
상기 전원 쇼팅바영역은
상기 표시영역과 상기 제1기판의 외곽에 배치된 패드영역 사이에 배치된 표시장치.