KR20180118282A - 메모리 시스템 - Google Patents

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KR20180118282A
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노영동
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에스케이하이닉스 주식회사
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Abstract

본 기술은 데이터 클록의 조정동작을 지원하는 메모리 시스템에 관한 것으로서, 라이트 조정모드에서 입력되는 비교정보에 따라 그 위상 차이가 조절되는 제1 데이터 클록 및 제1 패턴 데이터를 생성하여 출력하고, 리드 조정모드에서 입력되는 제2 데이터 클록을 기준으로 입력되는 제2 패턴 데이터의 값을 판단하여 내부에서 생성되는 제1 패턴 데이터 값과 비교한 결과에 따라 제2 데이터 클록의 위상을 조절하여 입력받는 컨트롤러; 및 라이트 조정모드에서 입력되는 제1 데이터 클록을 기준으로 입력되는 제1 패턴 데이터의 값을 판단하여 내부에서 생성되는 제2 패턴 데이터 값과 비교한 결과에 따라 그 값이 결정되는 비교정보를 생성하여 출력하며, 리드 조정모드에서 설정된 위상 차이를 갖는 제2 패턴 데이터 및 제2 데이터 클록을 생성하여 출력하는 메모리 장치를 포함한다.

Description

메모리 시스템{MEMORY SYSTEM}
본 발명은 메모리 시스템에 관한 것으로서, 구체적으로 데이터 클록의 조정동작을 지원하는 메모리 시스템에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시예는 펌웨어(firmware)의 개입을 최소화하여 데이터 클록의 조정동작을 수행할 수 있는 메모리 시스템을 제공한다.
본 발명의 실시예에 따른 메모리 시스템은, 라이트 조정모드에서 입력되는 비교정보에 따라 그 위상 차이가 조절되는 제1 데이터 클록 및 제1 패턴 데이터를 생성하여 출력하고, 리드 조정모드에서 입력되는 제2 데이터 클록을 기준으로 입력되는 제2 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제1 패턴 데이터 값과 비교한 결과에 따라 상기 제2 데이터 클록의 위상을 조절하여 입력받는 컨트롤러; 및 상기 라이트 조정모드에서 입력되는 상기 제1 데이터 클록을 기준으로 입력되는 상기 제1 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제2 패턴 데이터 값과 비교한 결과에 따라 그 값이 결정되는 상기 비교정보를 생성하여 출력하며, 상기 리드 조정모드에서 설정된 위상 차이를 갖는 상기 제2 패턴 데이터 및 상기 제2 데이터 클록을 생성하여 출력하는 메모리 장치를 포함할 수 있다.
또한, 상기 컨트롤러는, 상기 리드 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제1 패턴 데이터 및 상기 제1 데이터 클록을 생성하고, 상기 라이트 조정모드에서 상기 비교정보에 따라 그 위상 차이가 조절되는 상기 제1 데이터 클록 및 상기 제1 패턴 데이터를 생성하는 제1 생성부; 상기 리드 조정모드에서 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 메모리 장치로부터 입력되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값을 비교하기 위한 제1 비교부; 및 상기 리드 조정모드에서 상기 제1 비교부의 출력신호에 응답하여 상기 제2 데이터 클록의 위상을 조절하여 입력받음으로써, 상기 제2 데이터 클록과 상기 제2 패턴 데이터와의 위상 차이가 조절되어 입력되도록 하는 제1 조정부를 포함할 수 있다.
또한, 상기 메모리 장치는, 상기 리드 조정모드 및 상기 라이트 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제2 패턴 데이터 및 상기 제2 데이터 클록을 생성하는 제2 생성부; 및 상기 라이트 조정모드에서 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값과 상기 컨트롤러로부터 입력되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값을 비교하고, 비교결과에 따라 상기 비교정보의 값을 결정하여 생성하는 제2 비교부를 포함할 수 있다.
또한, 상기 컨트롤러 내부의 상기 제1 생성부에서 생성되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 메모리 장치 내부의 상기 제2 생성부에서 생성되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값은 서로 같은 값을 가질 수 있다.
또한, 상기 컨트롤러는, 상기 리드 조정모드의 진입을 제어하기 위한 리드 조정커맨드를 생성하고, 상기 라이트 조정모드의 진입을 제어하기 위한 라이트 조정커맨드를 생성하는 조정커맨드 생성부를 더 포함할 수 있다.
또한, 상기 조정커맨드 생성부는, 부팅(booting) 동작 구간 중, 설정된 제1 시점에서 리드 조정구간에 진입하는 것에 응답하여 상기 리드 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 리드 조정커맨드를 생성할지 여부를 선택하며, 설정된 제2 시점에서 라이트 조정구간에 진입하는 것에 응답하여 상기 라이트 조정커맨드를 생성하고 이어서 상기 비교정보에 응답하여 추가로 상기 라이트 조정커맨드를 생성할지 여부를 선택할 수 있다.
또한, 상기 컨트롤러는, 노말 동작 구간 중 상기 메모리 장치로부터 입력되는 데이터의 비트-플립(bit-flip) 개수가 설정된 기준을 넘어서는지 여부를 판단하기 위한 판단부를 더 포함할 수 있다.
또한, 상기 조정커맨드 생성부는, 상기 노말 동작 구간 중, 상기 판단부의 출력신호에 따라 진입여부가 선택되는 중간 조정구간에 진입하는 것에 응답하여 상기 리드 조정커맨드 및 상기 라이트 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 리드 조정커맨드를 생성할지 여부를 선택하고, 상기 비교정보에 응답하여 추가로 상기 라이트 조정커맨드를 생성할지 여부를 선택할 수 있다.
또한, 상기 판단부는, 노말 동작 구간 중 상기 메모리 장치의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 상기 조정 커맨드 생성부의 상기 중간 조정구간에 진입여부를 선택할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템은, 제1 라이트 조정모드에서 입력되는 제1 비교정보에 따라 그 위상 차이가 조절되는 제1 데이터 클록 및 제1 패턴 데이터를 생성하여 출력하고, 제2 라이트 조정모드에서 입력되는 제2 비교정보에 따라 그 위상 차이가 조절되는 제2 데이터 클록 및 제2 패턴 데이터를 생성하여 출력하며, 제1 리드 조정모드에서 입력되는 제3 데이터 클록을 기준으로 입력되는 제3 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제1 패턴 데이터 값과 비교한 결과에 따라 상기 제3 데이터 클록의 위상을 조절하여 입력받고, 제2 리드 조정모드에서 입력되는 제4 데이터 클록을 기준으로 입력되는 제4 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제2 패턴 데이터 값과 비교한 결과에 따라 상기 제4 데이터 클록의 위상을 조절하여 입력받는 컨트롤러; 상기 제1 라이트 조정모드에서 입력되는 상기 제1 데이터 클록을 기준으로 입력되는 상기 제1 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제3 패턴 데이터 값과 비교한 결과에 따라 그 값이 결정되는 상기 제1 비교정보를 생성하여 출력하며, 상기 제1 리드 조정모드에서 설정된 위상 차이를 갖는 상기 제3 패턴 데이터 및 상기 제3 데이터 클록을 생성하여 출력하는 제1 메모리 장치; 및 상기 제2 라이트 조정모드에서 입력되는 상기 제2 데이터 클록을 기준으로 입력되는 상기 제2 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제4 패턴 데이터 값과 비교한 결과에 따라 그 값이 결정되는 상기 제2 비교정보를 생성하여 출력하며, 상기 제2 리드 조정모드에서 설정된 위상 차이를 갖는 상기 제4 패턴 데이터 및 상기 제4 데이터 클록을 생성하여 출력하는 제2 메모리 장치를 포함할 수 있다.
또한, 상기 제1 리드 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제1 패턴 데이터 및 상기 제1 데이터 클록을 생성하고, 상기 제1 리드 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제2 패턴 데이터 및 상기 제2 데이터 클록을 생성하며, 상기 제1 라이트 조정모드에서 상기 제1 비교정보에 따라 그 위상 차이가 조절되는 상기 제1 데이터 클록 및 상기 제1 패턴 데이터를 생성하고, 상기 제2 라이트 조정모드에서 상기 제2 비교정보에 따라 그 위상 차이가 조절되는 상기 제2 데이터 클록 및 상기 제2 패턴 데이터를 생성하는 제1 생성부; 상기 제1 리드 조정모드에서 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 메모리 장치로부터 입력되는 상기 제3 데이터 클록을 기준으로 판단된 상기 제3 패턴 데이터의 값을 비교하기 위한 제1 비교부; 상기 제2 리드 조정모드에서 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값과 상기 메모리 장치로부터 입력되는 상기 제4 데이터 클록을 기준으로 판단된 상기 제4 패턴 데이터의 값을 비교하기 위한 제2 비교부; 상기 제1 리드 조정모드에서 상기 제1 비교부의 출력신호에 응답하여 상기 제3 데이터 클록의 위상을 조절하여 입력받음으로써, 상기 제3 데이터 클록과 상기 제3 패턴 데이터와의 위상 차이가 조절되어 입력되도록 하는 제1 조정부; 및 상기 제2 리드 조정모드에서 상기 제2 비교부의 출력신호에 응답하여 상기 제4 데이터 클록의 위상을 조절하여 입력받음으로써, 상기 제4 데이터 클록과 상기 제4 패턴 데이터와의 위창 차이가 조절되어 입력되도록 하는 제2 조정부를 포함할 수 있다.
또한, 상기 제1 메모리 장치는, 상기 제1 리드 조정모드 및 상기 제1 라이트 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제3 패턴 데이터 및 상기 제3 데이터 클록을 생성하는 제2 생성부; 및 상기 제1 라이트 조정모드에서 상기 제3 데이터 클록을 기준으로 판단된 상기 제3 패턴 데이터의 값과 상기 컨트롤러로부터 입력되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값을 비교하고, 비교결과에 따라 상기 제1 비교정보의 값을 결정하여 생성하는 제3 비교부를 포함할 수 있다.
또한, 상기 제2 메모리 장치는, 상기 제2 리드 조정모드 및 상기 제2 라이트 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제4 패턴 데이터 및 상기 제4 데이터 클록을 생성하는 제3 생성부; 및 상기 제2 라이트 조정모드에서 상기 제4 데이터 클록을 기준으로 판단된 상기 제4 패턴 데이터의 값과 상기 컨트롤러로부터 입력되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값을 비교하고, 비교결과에 따라 상기 제2 비교정보의 값을 결정하여 생성하는 제4 비교부를 포함할 수 있다.
또한, 상기 컨트롤러 내부의 상기 제1 생성부에서 생성되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 제1 메모리 장치 내부의 상기 제2 생성부에서 생성되는 상기 제3 데이터 클록을 기준으로 판단된 상기 제3 패턴 데이터의 값은 서로 같은 값을 갖고, 상기 컨트롤러 내부의 상기 제1 생성부에서 생성되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값과 상기 제2 메모리 장치 내부의 상기 제3 생성부에서 생성되는 상기 제4 데이터 클록을 기준으로 판단된 상기 제4 패턴 데이터의 값은 서로 같은 값을 가질 수 있다.
또한, 상기 컨트롤러는, 상기 제1 리드 조정모드의 진입을 제어하기 위한 제1 리드 조정커맨드를 생성하고, 상기 제2 리드 조정모드의 진입을 제어하기 위한 제2 리드 조정커맨드를 생성하며, 상기 제1 라이트 조정모드의 진입을 제어하기 위한 제1 라이트 조정커맨드를 생성하고, 상기 제2 라이트 조정모드의 진입을 제어하기 위한 제2 라이트 조정커맨드를 생성하는 조정커맨드 생성부를 더 포함할 수 있다.
또한, 상기 조정커맨드 생성부는, 부팅(booting) 동작 구간 중, 설정된 제1 시점에서 리드 조정구간에 진입하는 것에 응답하여 상기 제1 및 제2 리드 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 제1 리드 조정커맨드를 생성할지 여부를 선택 및 상기 제2 비교부의 출력신호에 응답하여 추가로 상기 제2 리드 조정커맨드를 생성할지 여부를 선택하며, 설정된 제2 시점에서 라이트 조정구간에 진입하는 것에 응답하여 상기 제1 및 제2 라이트 조정커맨드를 생성하고 이어서 상기 제1 비교정보에 응답하여 상기 제1 라이트 조정커맨드를 추가로 생성할지 여부를 선택 및 상기 제2 비교정보에 응답하여 추가로 상기 제2 라이트 조정커맨드를 생성할지 여부를 선택할 수 있다.
또한, 상기 컨트롤러는, 노말 동작 구간 중 상기 제1 메모리 장치로부터 입력되는 데이터의 비트-플립(bit-flip) 개수가 설정된 기준을 넘어서는지 여부를 판단하기 위한 제1 판단부; 및 노말 동작 구간 중 상기 제2 메모리 장치로부터 입력되는 데이터의 비트-플립 개수가 설정된 기준을 넘어서는지 여부를 판단하기 위한 제2 판단부를 더 포함할 수 있다.
또한, 상기 조정커맨드 생성부는, 상기 노말 동작 구간 중, 상기 제1 판단부의 출력신호 따라 진입여부가 선택되는 제1 중간 조정구간에 진입하는 것에 응답하여 상기 제1 리드 조정커맨드 및 상기 제1 라이트 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 제1 리드 조정커맨드를 생성할지 여부를 선택 및 상기 제1 비교정보에 응답하여 추가로 상기 제1 라이트 조정커맨드를 생성할지 여부를 선택하며, 상기 제2 판단부의 출력신호에 따라 진입여부가 선택되는 제2 중간 조정구간에 진입하는 것에 응답하여 상기 제2 리드 조정커맨드 및 상기 제2 라이트 조정커맨드를 생성하고 이어서 상기 제2 비교부의 출력신호 응답하여 추가로 상기 제2 리드 조정커맨드를 생성할지 여부를 선택 및 상기 제2 비교정보에 응답하여 추가로 상기 제2 라이트 커맨드를 생성할지 여부를 선택할 수 있다.
또한, 상기 제1 판단부는, 노말 동작 구간 중 상기 제1 메모리 장치의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 상기 조정 커맨드 생성부의 상기 제1 중간 조정구간에 진입여부를 선택할 수 있으며, 상기 제2 판단부는, 노말 동작 구간 중 상기 제2 메모리 장치의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 상기 조정 커맨드 생성부의 상기 제2 중간 조정구간에 진입여부를 선택할 수 있다.
본 발명의 또 다른 실시예에 따른 메모리 시스템의 동작방법은, 메모리 장치 및 상기 메모리 장치의 동작을 제어하기 위한 컨트롤러를 포함하는 메모리 시스템의 동작방법에 있어서, 제1 및 제2 조정모드에서 상기 메모리 장치 내부에서 설정된 위상 차이를 갖는 메모리 패턴 데이터 및 메모리 데이터 클록을 생성하는 단계; 상기 제2 조정모드에서 상기 컨트롤러 내부에서 설정된 위상 차이를 갖는 컨트롤러 패턴 데이터 및 컨트롤러 데이터 클록을 생성하는 단계; 상기 제1 조정모드에서 상기 메모리 장치에서 상기 컨트롤러로 전송되는 비교정보에 따라 그 위상차이가 조절되는 상기 컨트롤러 데이터 클록 및 상기 컨트롤러 패턴 데이터를 상기 컨트롤러에서 생성하여 상기 메모리 장치로 전송하는 제1 전송단계; 상기 제1 조정모드에서 상기 제1 전송단계 이후 상기 컨트롤러에서 상기 메모리 장치로 전송되는 상기 컨트롤러 데이터 클록을 기준으로 상기 컨트롤러 패턴 데이터의 값을 상기 메모리 장치 내부에서 판단하고, 판단된 값을 상기 메모리 장치 내부에서 상기 메모리 패턴 데이터의 값과 비교한 결과에 따라 상기 비교신호를 생성하여 상기 컨트롤러 전송하는 제3 전송단계; 및 상기 제2 조정모드에서 상기 메모리 장치에서 상기 컨트롤러로 전송되는 상기 메모리 데이터 클록을 기준으로 상기 메모리 패턴 데이터의 값을 상기 컨트롤러 내부에서 판단하고, 판단된 값을 상기 컨트롤러 내부에서 상기 컨트롤러 패턴 데이터 값과 비교한 결과에 따라 상기 메모리 장치에서 상기 컨트롤러로 전송되는 상기 메모리 데이터 클록의 위상을 상기 컨트롤러 내부에서 조절하여 입력받는 단계를 포함할 수 있다.
본 기술은 컨트롤러의 인터페이스 단에서 데이터 클록의 조정동작을 직접적으로 수행할 수 있기 때문에 펌웨어의 개입을 최소화할 수 있다. 이를 통해, 데이터 클록의 조정동작으로 인한 펌웨어의 부담을 최소화할 수 있다.
또한, 메모리 장치 내부에서는 데이터 클록의 위상을 조절하지 않고, 컨트롤러 내부에서만 데이터 클록의 위상을 조절하기 때문에 데이터 클록의 조정동작의 복잡성을 최소화할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면.
도 2는 본 발명의 제1 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램.
도 3은 본 발명의 제2 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램.
도 4a 내지 도 4d는 도 2 및 도 3에서 설명된 본 발명의 실시예에 따른 데이터 클록의 조정동작을 설명하기 위해 도시한 도면.
도 5 내지 도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예들을 개략적으로 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구성될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 본 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 일 예를 개략적으로 도시한 도면이다.
도 1을 참조하면, 데이터 처리 시스템(100)은, 호스트(Host)(102) 및 메모리 시스템(110)을 포함한다.
그리고, 호스트(102)는, 전자 장치, 예컨대 휴대폰, MP3 플레이어, 랩탑 컴퓨터 등과 같은 휴대용 전자 장치들, 또는 데스크탑 컴퓨터, 게임기, TV, 프로젝터 등과 같은 전자 장치들을 포함, 즉 유무선 전자 장치들을 포함한다.
또한, 호스트(102)는, 적어도 하나의 운영 시스템(OS: operating system)를 포함하며, 운영 시스템은, 호스트(102)의 기능 및 동작을 전반적으로 관리 및 제어하고, 데이터 처리 시스템(100) 또는 메모리 시스템(110)을 사용하는 사용자와 호스트(102) 간에 상호 동작을 제공한다. 여기서, 운영 시스템은, 사용자의 사용 목적 및 용도에 상응한 기능 및 동작을 지원하며, 예컨대, 호스트(102)의 이동성(mobility)에 따라 일반 운영 시스템과 모바일 운용 시스템으로 구분할 수 있다. 또한, 운영 시스템에서의 일반 운영 시스템 시스템은, 사용자의 사용 환경에 따라 개인용 운영 시스템과 기업용 운영 시스템으로 구분할 수 있으며, 일 예로, 개인용 운영 시스템은, 일반 사용자를 위한 서비스 제공 기능을 지원하도록 특성화된 시스템으로, 윈도우(windows) 및 크롬(chrome) 등을 포함하고, 기업용 운영 시스템은, 고성능을 확보 및 지원하도록 특성화된 시스템으로, 윈도 서버(windows server), 리눅스(linux) 및 유닉스(unix) 등을 포함할 수 있다. 아울러, 운영 시스템에서의 모바일 운영 시스템은, 사용자들에게 이동성 서비스 제공 기능 및 시스템의 절전 기능을 지원하도록 특성화된 시스템으로, 안드로이드(android), iOS, 윈도 모바일(windows mobile) 등을 포함할 수 있다. 이때, 호스트(102)는, 복수의 운영 시스템들을 포함할 수 있으며, 또한 사용자 요청(user request)에 상응한 메모리 시스템(110)과의 동작 수행을 위해 운영 시스템을 실행한다, 여기서, 호스트(102)는, 사용자 요청에 해당하는 복수의 커맨드들을 메모리 시스템(110)으로 전송하며, 그에 따라 메모리 시스템(110)에서는 커맨드들에 해당하는 동작들, 즉 사용자 요청에 상응하는 동작들을 수행한다.
또한, 메모리 시스템(110)은, 호스트(102)의 요청에 응답하여 동작하며, 특히 호스트(102)에 의해서 액세스되는 데이터를 저장한다. 다시 말해, 메모리 시스템(110)은, 호스트(102)의 주 기억 장치 또는 보조 기억 장치로 사용될 수 있다. 여기서, 메모리 시스템(110)은 호스트(102)와 연결되는 호스트 인터페이스 프로토콜에 따라, 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다. 예를 들면, 메모리 시스템(110)은, 솔리드 스테이트 드라이브(SSD: Solid State Drive), MMC, eMMC(embedded MMC), RS-MMC(Reduced Size MMC), micro-MMC 형태의 멀티 미디어 카드(MMC: Multi Media Card), SD, mini-SD, micro-SD 형태의 시큐어 디지털(SD: Secure Digital) 카드, USB(Universal Storage Bus) 저장 장치, UFS(Universal Flash Storage) 장치, CF(Compact Flash) 카드, 스마트 미디어(Smart Media) 카드, 메모리 스틱(Memory Stick) 등과 같은 다양한 종류의 저장 장치들 중 어느 하나로 구현될 수 있다.
아울러, 메모리 시스템(110)을 구현하는 저장 장치들은, DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와, ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구현될 수 있다.
그리고, 메모리 시스템(110)은, 호스트(102)에 의해서 액세스되는 데이터를 저장하는 메모리 장치(150), 및 메모리 장치(150)로의 데이터 저장을 제어하는 컨트롤러(130)를 포함한다.
여기서, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적될 수 있다. 일 예로, 컨트롤러(130) 및 메모리 장치(150)는 하나의 반도체 장치로 집적되어 SSD를 구성할 수 있다. 메모리 시스템(110)이 SSD로 이용되는 경우, 메모리 시스템(110)에 연결되는 호스트(102)의 동작 속도는 보다 개선될 수 있다. 아울러, 컨트롤러(130) 및 메모리 장치(150)는, 하나의 반도체 장치로 집적되어 메모리 카드를 구성할 수도 있으며, 일 예로 PC 카드(PCMCIA: Personal Computer Memory Card International Association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억 장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
또한, 다른 일 예로, 메모리 시스템(110)은, 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB(Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID(radio frequency identification) 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
한편, 메모리 시스템(110)에서의 메모리 장치(150)는, 전원이 공급되지 않아도 저장된 데이터를 유지할 수 있으며, 특히 라이트(write) 동작을 통해 호스트(102)로부터 제공된 데이터를 저장하고, 리드(read) 동작을 통해 저장된 데이터를 호스트(102)로 제공한다. 여기서, 메모리 장치(150)는, 복수의 메모리 블록(memory block)들(152,154,156)을 포함하며, 각각의 메모리 블록들(152,154,156)은, 복수의 페이지들(pages)을 포함하며, 또한 각각의 페이지들은, 복수의 워드라인(WL: Word Line)들이 연결된 복수의 메모리 셀들을 포함한다. 또한, 메모리 장치(150)는, 복수의 메모리 블록들(152,154,156)이 각각 포함된 복수의 플래인들(plane)을 포함하며, 특히 복수의 플래인들이 각각 포함된 복수의 메모리 다이(memory die)들을 포함할 수 있다. 아울러, 메모리 장치(150)는, 비휘발성 메모리 장치, 일 예로 플래시 메모리가 될 수 있으며, 이때 플래시 메모리는 3차원(dimension) 입체 스택(stack) 구조가 될 수 있다.
그리고, 메모리 시스템(110)에서의 컨트롤러(130)는, 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어한다. 예컨대, 컨트롤러(130)는, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)는, 메모리 장치(150)의 리드, 라이트, 프로그램(program), 이레이즈(erase) 등의 동작을 제어한다.
보다 구체적으로 설명하면, 컨트롤러(130)는, 호스트 인터페이스(Host I/F) 유닛(132), 프로세서(Processor)(134), 에러 정정 코드(ECC: Error Correction Code) 유닛(138), 파워 관리 유닛(PMU: Power Management Unit)(140), 메모리 인터페이스(Memory I/F) 유닛(142), 및 메모리(Memory)(144)를 포함한다.
또한, 호스트 인터페이스 유닛(132)은, 호스트(102)의 커맨드(command) 및 데이터를 처리하며, USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics), MIPI(Mobile Industry Processor Interface) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트(102)와 통신하도록 구성될 수 있다. 여기서, 호스트 인터페이스 유닛(132)은, 호스트(102)와 데이터를 주고 받는 영역으로 호스트 인터페이스 계층(HIL: Host Interface Layer, 이하 'HIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, ECC 유닛(138)은, 메모리 장치(150)에서 처리되는 데이터의 에러 비트를 정정하며, ECC 인코더와 ECC 디코더를 포함할 수 있다. 여기서, ECC 인코더(ECC encoder)는 메모리 장치(150)에 프로그램될 데이터를 에러 정정 인코딩(error correction encoding)하여, 패리티(parity) 비트가 부가된 데이터를 생성하며, 패리티 비트가 부가된 데이터는, 메모리 장치(150)에 저장될 수 있다. 그리고, ECC 디코더(ECC decoder)는, 메모리 장치(150)에 저장된 데이터를 리드할 경우, 메모리 장치(150)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정한다. 다시 말해, ECC 유닛(138)은, 메모리 장치(150)로부터 리드한 데이터를 에러 정정 디코딩(error correction decoding)한 후, 에러 정정 디코딩의 성공 여부를 판단하고, 판단 결과에 따라 지시 신호, 예컨대 에러 정정 성공(success)/실패(fail) 신호를 출력하며, ECC 인코딩 과정에서 생성된 패리티(parity) 비트를 사용하여 리드된 데이터의 에러 비트를 정정할 수 있다. 이때, ECC 유닛(138)은, 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없으며, 에러 비트를 정정하지 못함에 상응하는 에러 정정 실패 신호를 출력할 수 있다.
여기서, ECC 유닛(138)은, LDPC(low density parity check) 코드(code), BCH(Bose, Chaudhri, Hocquenghem) 코드, 터보 코드(turbo code), 리드-솔로몬 코드(Reed-Solomon code), 컨벌루션 코드(convolution code), RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 수행할 수 있으며, 이에 한정되는 것은 아니다. 또한, ECC 유닛(138)는 오류 정정을 위한 회로, 모듈, 시스템, 또는 장치를 모두 포함할 수 있다.
그리고, PMU(140)는, 컨트롤러(130)의 파워, 즉 컨트롤러(130)에 포함된 구성 요소들의 파워를 제공 및 관리한다.
또한, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어하기 위해, 컨트롤러(130)와 메모리 장치(150) 간의 인터페이싱을 수행하는 메모리/스토리지(storage) 인터페이스가 된다. 여기서, 메모리 인터페이스 유닛(142)은, 메모리 장치(150)가 플래시 메모리, 특히 일 예로 메모리 장치(150)가 NAND 플래시 메모리일 경우에 NAND 플래시 컨트롤러(NFC: NAND Flash Controller)로서, 프로세서(134)의 제어에 따라, 메모리 장치(150)의 제어 신호를 생성하고 데이터를 처리한다. 그리고, 메모리 인터페이스 유닛(142)은, 컨트롤러(130)와 메모리 장치(150) 간의 커맨드 및 데이터를 처리하는 인터페이스, 일 예로 NAND 플래시 인터페이스의 동작, 특히 컨트롤러(130)와 메모리 장치(150) 간 데이터 입출력을 지원하며, 메모리 장치(150)와 데이터를 주고 받는 영역으로 플래시 인터페이스 계층(FIL: Flash Interface Layer, 이하 'FIL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 통해 구동될 수 있다.
아울러, 메모리(144)는, 메모리 시스템(110) 및 컨트롤러(130)의 동작 메모리로서, 메모리 시스템(110) 및 컨트롤러(130)의 구동을 위한 데이터를 저장한다. 보다 구체적으로 설명하면, 메모리(144)는, 컨트롤러(130)가 호스트(102)로부터의 요청에 응답하여 메모리 장치(150)를 제어, 예컨대 컨트롤러(130)가, 메모리 장치(150)로부터 리드된 데이터를 호스트(102)로 제공하고, 호스트(102)로부터 제공된 데이터를 메모리 장치(150)에 저장하며, 이를 위해 컨트롤러(130)가, 메모리 장치(150)의 리드, 라이트, 프로그램, 이레이즈(erase) 등의 동작을 제어할 경우, 이러한 동작을 메모리 시스템(110), 즉 컨트롤러(130)와 메모리 장치(150) 간이 수행하기 위해 필요한 데이터를 저장한다.
여기서, 메모리(144)는, 휘발성 메모리로 구현될 수 있으며, 예컨대 정적 랜덤 액세스 메모리(SRAM: Static Random Access Memory), 또는 동적 랜덤 액세스 메모리(DRAM: Dynamic Random Access Memory) 등으로 구현될 수 있다. 아울러, 메모리(144)는, 도 1에서 도시한 바와 같이, 컨트롤러(130)의 내부에 존재하거나, 또는 컨트롤러(130)의 외부에 존재할 수 있으며, 이때 메모리 인터페이스를 통해 컨트롤러(130)로부터 데이터가 입출력되는 외부 휘발성 메모리로 구현될 수도 있다.
또한, 메모리(144)는, 전술한 바와 같이, 호스트(102)와 메모리 장치(150) 간 데이터 라이트 및 리드 등의 동작을 수행하기 위해 필요한 데이터, 및 데이터 라이트 및 리드 등의 동작 수행 시의 데이터를 저장하며, 이러한 데이터 저장을 위해, 프로그램 메모리, 데이터 메모리, 라이트 버퍼(buffer)/캐시(cache), 리드 버퍼/캐시, 데이터 버퍼/캐시, 맵(map) 버퍼/캐시 등을 포함한다.
그리고, 프로세서(134)는, 메모리 시스템(110)의 전체적인 동작을 제어하며, 특히 호스트(102)로부터의 라이트 요청 또는 리드 요청에 응답하여, 메모리 장치(150)에 대한 프로그램 동작 또는 리드 동작을 제어한다. 여기서, 프로세서(134)는, 메모리 시스템(110)의 제반 동작을 제어하기 위해 플래시 변환 계층(FTL: Flash Translation Layer, 이하 'FTL'이라 칭하기로 함)이라 불리는 펌웨어(firmware)를 구동한다. 또한, 프로세서(134)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현될 수 있다.
일 예로, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 호스트(102)로부터 요청된 동작을 메모리 장치(150)에서 수행, 다시 말해 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작을, 메모리 장치(150)와 수행한다. 여기서, 컨트롤러(130)는, 호스트(102)로부터 수신된 커맨드에 해당하는 커맨드 동작으로 포그라운드(foreground) 동작을 수행, 예컨대 라이트 커맨드에 해당하는 프로그램 동작, 리드 커맨드에 해당하는 리드 동작, 이레이즈 커맨드(erase command)에 해당하는 이레이즈 동작, 셋 커맨드(set command)로 셋 파라미터 커맨드(set parameter command) 또는 셋 픽쳐 커맨드(set feature command)에 해당하는 파라미터 셋 동작 등을 수행할 수 있다.
그리고, 컨트롤러(130)는, 마이크로프로세서 또는 중앙 처리 장치(CPU) 등으로 구현된 프로세서(134)를 통해, 메모리 장치(150)에 대한 백그라운드(background) 동작을 수행할 수도 있다. 여기서, 메모리 장치(150)에 대한 백그라운드 동작은, 메모리 장치(150)의 메모리 블록들(152,154,156)에서 임의의 메모리 블록에 저장된 데이터를 다른 임의의 메모리 블록으로 카피(copy)하여 처리하는 동작, 일 예로 가비지 컬렉션(GC: Garbage Collection) 동작, 메모리 장치(150)의 메모리 블록들(152,154,156) 간 또는 메모리 블록들(152,154,156)에 저장된 데이터 간을 스왑(swap)하여 처리하는 동작, 일 예로 웨어 레벨링(WL: Wear Leveling) 동작, 컨트롤러(130)에 저장된 맵 데이터를 메모리 장치(150)의 메모리 블록들(152,154,156)로 저장하는 동작, 일 예로 맵 플러시(map flush) 동작, 또는 메모리 장치(150)에 대한 배드 관리(bad management)하는 동작, 일 예로 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인하여 처리하는 배드 블록 관리(bad block management) 동작 등을 포함한다.
아울러, 컨트롤러(130)의 프로세서(134)에는, 메모리 장치(150)의 배드 관리를 수행하기 위한 관리 유닛(도시하지 않음)이 포함될 수 있으며, 관리 유닛은, 메모리 장치(150)에 포함된 복수의 메모리 블록들(152,154,156)에서 배드 블록을 확인한 후, 확인된 배드 블록을 배드 처리하는 배드 블록 관리를 수행한다. 여기서, 배드 관리는, 메모리 장치(150)가 플래시 메모리, 예컨대 낸드 플래시 메모리일 경우, 낸드의 특성으로 인해 데이터 라이트, 예컨대 데이터 프로그램(program) 시에 프로그램 실패(program fail)가 발생할 수 있으며, 프로그램 실패가 발생한 메모리 블록을 배드(bad) 처리한 후, 프로그램 실패된 데이터를 새로운 메모리 블록에 라이트, 즉 프로그램하는 것을 의미한다. 또한, 메모리 장치(150)가, 전술한 바와 같이, 3차원 입체 스택 구조를 가질 경우에는, 프로그램 실패에 따라 해당 블록을 배드 블록으로 처리하면, 메모리 장치(150)의 사용 효율 및 메모리 시스템(100)의 신뢰성이 급격하게 저하되므로, 보다 신뢰성 있는 배드 블록 관리 수행이 필요하다.
<제1 실시예>
도 2는 본 발명의 제1 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
도 4a 내지 도 4c는 도 2에서 설명된 본 발명의 제1 실시예에 따른 데이터 클록의 조정동작을 설명하기 위해 도시한 도면이다.
먼저, 도 2를 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 컨트롤러(130) 및 메모리 장치(150)를 포함하는 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다. 참고로, 도면에서는 하나의 메모리 장치(150)가 메모리 시스템(110)에 포함되는 구성을 개시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 메모리 장치가 메모리 시스템(110)에 포함되는 것도 얼마든지 가능하다.
도 2에 도시된 컨트롤러(130)에 포함된 구성요소(500, 510, 530, 560, 570, 142)와 도 1에 도시된 컨트롤러(130)에 포함된 구성요소(132, 134, 138, 140, 142)가 큰 차이를 갖는 것을 알 수 있다. 즉, 도 2에서 컨트롤러(130)에 포함된 대부분의 구성요소(500, 510, 530, 560)에 도 1에 도시된 낸드 플래시 컨트롤러(142), 즉, 메모리 장치(150)와의 인터페이스 단에 포함되는 구성인 것을 알 수 있다. 이는, 도 2에 도시되어 설명될 컨트롤러(130)의 동작이 도 1에 도시된 낸드 플래시 컨트롤러(142) 동작, 즉, 메모리 장치(150)와의 인터페이스 단에서 이뤄지는 동작이기 때문이기 때문이다. 물론, 도 2에 도시된 구성요소(500, 510, 530, 560, 570, 142) 중 도 1에 도시된 낸드 플래시 컨트롤러(142), 즉, 메모리 장치(150)와의 인터페이스 단에 포함되지 않은 구성요소(570)는, 도 1에 도시된 컨트롤러(130)의 다른 구성요소(132, 134, 138, 140)에 포함될 수 있다. 예컨대, 도 2에 도시된 판단부(570)는, 도 1에 도시된 ECC 유닛(138) 또는 프로세서(134)에 포함될 수 있다.
참고로, 도 2에서 낸드 플래시 컨트롤러(142), 즉, 메모리 장치(150)와의 인터페이스 단에 포함되는 구성요소(500, 510, 530, 560)는, 설계자의 선택에 따라 하드웨어(hardware)적, 즉, 직접적인 회로 형태로 구현될 수도 있고, 소프트웨어(software)적, 즉, 펌웨어(firmware) 프로그램 동작의 형태로 구현될 수도 있다.
구체적으로, 도 2를 참조하면, 컨트롤러(130)는, 라이트 조정모드에서 메모리 장치(150)로부터 입력되는 비교정보(COMP_IF)에 따라 그 위상 차이가 조절되는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)를 생성하여 메모리 장치(150)로 출력한다. 또한, 컨트롤러(130)는, 리드 조정모드에서 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2)을 기준으로 메모리 장치(150)로부터 입력되는 제2 패턴 데이터(PTDATA2)의 값을 판단하여 컨트롤러(130) 내부에서 생성되는 제1 패턴 데이터(PTDATA1) 값과 비교한 결과에 따라 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2)의 위상을 조절하여 입력받는다.
좀 더 구체적으로, 컨트롤러(130)는, 제1 생성부(500)와, 제1 비교부(510), 및 제1 조정부(530)를 포함한다.
여기서, 제1 생성부(500)는, 리드 조정모드에서 설정된 위상 차이를 갖는 제1 패턴 데이터(PTDATA1) 및 제1 데이터 클록(DCLK1)을 생성한다. 또한, 제1 생성부(500)는, 라이트 조정모드에서 비교정보(COMP_IF)에 따라 그 위상 차이가 조절되는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)를 생성한다.
즉, 제1 생성부(500)는, 리드 조정커맨드(RDTR_CMD)에 응답하여 진입하는 리드 조정모드에서 설정된 위상 차이를 갖는 상태로 고정된 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)을 생성한다. 이때, 설정된 위상 차이는, 제1 데이터 클록(DCLK1)의 에지(edge)가 제1 패턴 데이터(PTDATA1)의 데이터 윈도우(data window)의 한 가운데에 위치하는 형태가 되도록 하는 위상 차이를 의미한다. 따라서, 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인할 때, 확인된 값이 제1 패턴 데이터(PTDATA1)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제1 패턴 데이터(PTDATA1)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인될 수 있다.
참고로, 제1 생성부(500)에서 생성되는 제1 패턴 데이터(PTDATA1)의 값은 고정된 값이 아니다. 즉, 상기의 설명과 같이 제1 패턴 데이터(PTDATA1)가 '0 0 0 1 1 1 0 0 0 1 1 1'값을 갖도록 지정되는 것은 하나의 실시예일 뿐이며, 실제로는 얼마든지 다른 값을 갖는 형태로 지정될 수 있다.
또한, 제1 생성부(500)는, 라이트 조정커맨드(WTTR_CMD)에 응답하여 진입하는 라이트 조정모드에서 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)을 생성하되, 비교정보(COMP_IF)의 값에 따라 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)의 위상 차이를 가변하여 생성한다. 이때, 비교정보(COMP_IF)의 값에 따른 제1 생성부(500)의 라이트 조정모드 동작에는 시간이 변수로 개입된다. 즉, 제1 시점에서 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)이 K만큼의 위상 차이를 갖는 상태이고 비교정보(COMP_IF)가 위상을 가변시킬 것을 나타내는 값을 갖는다고 가정했을 때, 제1 시점보다 상대적으로 늦은 제2 시점에서 제1 생성부(500)는, K+A만큼의 위상 차이를 갖는 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)을 생성한다.
그리고, 제1 비교부(510)는, 리드 조정모드에서 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값과 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2)을 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값을 비교한다.
즉, 제1 비교부(510)는, 리드 조정커맨드(RDTR_CMD)에 응답하여 진입하는 리드 조정모드에서 제1 생성부(500)에서 생성되는 제1 데이터 클록(DCLK1)을 기준으로 제1 생성부(500)에서 생성되는 제1 패턴 데이터(PTDATA1)를 판단한 값과 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2)을 기준으로 메모리 장치(150)로부터 입력되는 제2 패턴 데이터(PTDATA2)를 판단한 값을 비교하고, 비교결과에 따라 비교신호(COMP_RS)의 값을 결정한다.
이때, 전술한 제1 생성부(500)의 동작에서 설명하였듯이 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인할 때, 확인된 값이 제1 패턴 데이터(PTDATA1)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제1 패턴 데이터(PTDATA1)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제1 비교부(510)에서 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인된다.
하지만, 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2)과 제2 패턴 데이터(PTDATA2)는, 메모리 장치(150)에서 컨트롤러(130)로 전송되는 과정에서 예측 불가능한 여러 가지 환경적 이유로 인해 그 위상 차이가 어긋날 수 있다. 예컨대, 메모리 장치(150) 내부에서 제2 패턴 데이터(PTDATA2)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 메모리 장치(150)에서 컨트롤러(130)로 전송되는 과정에서 제2 데이터 클록(DCLK2) 또는 제2 패턴 데이터(PTDATA2)의 위상이 가변하면, 제1 비교부(510)에서 메모리 장치(150)로부터 입력된 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다.
따라서, 제1 비교부(510)에서 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값은 '0 0 0 1 1 1 0 0 0 1 1 1'인데, 제1 비교부(510)에서 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이므로, 서로 다른 값을 갖는 상태가 되며, 그에 따라 제1 비교부(510)는, '0'값을 갖는 비교신호(COMP_RS)를 출력할 수 있다.
만약, 제1 비교부(510)에서 메모리 장치(150)로부터 입력된 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이 되어, 제1 패턴 데이터(PTDATA1)의 확인 값과 동일해지면, 제1 비교부(510)는, '1'값을 갖는 비교신호(COMP_RS)를 출력할 수 있다.
그리고, 제1 조정부(530)는, 리드 조정모드에서 제1 비교부(510)의 출력신호(COMP_RS)에 응답하여 제2 데이터 클록(DCLK2)의 위상을 조절하여 입력받음으로써, 제2 데이터 클록(DCLK2)과 제2 패턴 데이터(PTDATA2)와의 위상 차이가 조절되어 입력되도록 한다.
즉, 제1 조정부(530)는, 리드 조정커맨드(RDTR_CMD)에 응답하여 진입하는 리드 조정모드에서 제1 비교부(510)에서 출력되는 비교신호(COMP_RS)의 값에 따라 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2)의 위상을 조절한다. 이를 통해, 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2)과 제2 패턴 데이터(PTDATA2)의 위상 차이가 제1 조정부(530)를 거치면서 조절될 수 있다.
예컨대, 전술한 제1 비교부(510)의 동작에서 설명하였듯이 메모리 장치(150) 내부에서 제2 패턴 데이터(PTDATA2)로서 '0 0 0 1 1 1 0 0 0 1 1 1'값이 지정되었지만, 메모리 장치(150)에서 컨트롤러(130)로 전송되는 과정에서 제1 비교부(510)에 도달하는 제2 데이터 클록(DCLK2) 또는 제2 패턴 데이터(PTDATA2)의 위상이 가변하면서 제2 패턴 데이터(PTDATA2)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다. 하지만, 제1 비교부(510)와 메모리 장치(150) 사이에 위치하는 제1 조정부(530)를 통해 제2 데이터 클록(DCLK2)의 위상을 적절히 조절하여 메모리 장치(150)에서 컨트롤러(130)로 전송되는 과정에서 이뤄진 제2 데이터 클록(DCLK2) 또는 제2 패턴 데이터(PTDATA2)의 가변된 위상을 보상해주면, 제2 패턴 데이터(PTDATA2)의 값이 다시 '0 0 0 1 1 1 0 0 0 1 1 1'로 돌아갈 수 있다.
여기서, 제1 조정부(530)에서 제2 데이터 클록(DCLK2)의 위상을 어느 정도 가변시켜야 할지를 알려줄 수 있는 정보가 제1 비교부(510)로부터 출력되는 비교신호(COMP_RS)이다. 이는, 전술한 제1 비교부(510)의 동작에서 설명한 바와 같이 제1 생성부(500)에서 제1 비교부(510)로 입력되는 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값과 메모리 장치(150)로부터 제1 비교부(510)로 입력되는 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값의 비교결과 비교신호(COMP_RS)이기 때문이며, 메모리 장치(150)로부터 입력되는 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)가 제1 조정부(530)를 통해 제1 비교부(510)에 입력되기 때문이다.
예컨대, 제1 비교부(510)는, 제1 데이터 클록(DCLK1)을 기준으로 하는 제1 패턴 데이터(PTDATA1)의 값과 제2 데이터 클록(DCLK2)을 기준으로 하는 제2 패턴 데이터(PTDATA2)의 값이 서로 다를 때'0'값을 갖는 비교신호(COMP_RS)를 출력하고, 서로 같을 때 '1'값을 갖는 비교신호(COMP_RS)를 출력한다. 따라서, 제1 조정부(530)에서는, '0'값을 갖는 비교신호(COMP_RS)에 응답하여 제2 데이터 클록(DCLK2)의 위상을 가변시키고, '1'값을 갖는 비교신호(COMP_RS)에 응답하여 제2 데이터 클록(DCLK2)의 위상을 가변시키지 않는 방식을 사용할 수 있다.
그리고, 메모리 장치(150)는, 라이트 조정모드에서 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)을 기준으로 컨트롤러(130)로부터 입력되는 제1 패턴 데이터(PTDATA1)의 값을 판단하여 메모리 장치(150) 내부에서 생성되는 제2 패턴 데이터(PTDATA2)의 값과 비교한 결과에 따라 그 값이 결정되는 비교정보(COMP_IF)를 생성하여 컨트롤러(130)로 출력한다. 또한, 메모리 장치(150)는, 리드 조정모드에서 설정된 위상 차이를 갖는 제2 패턴 데이터(PTDATA2) 및 제2 데이터 클록(DCLK2)을 생성하여 컨트롤러(130)로 출력한다.
좀 더 구체적으로, 메모리 장치(150)는, 제2 생성부(540), 및 제2 비교부(550)를 포함한다.
여기서, 제2 생성부(540)는, 리드 조정모드 및 라이트 조정모드에서 설정된 위상 차이를 갖는 제2 패턴 데이터(PTDATA2) 및 제2 데이터 클록(DCLK2)을 생성한다.
즉, 제2 생성부(540)는, 리드 조정커맨드(RDTR_CMD)에 응답하여 진입하는 리드 조정모드 및 라이트 조정커맨드(WTTR_CMD)에 응답하여 진입하는 라이트 조정모드에서 설정된 위상 차이를 갖는 상태로 고정된 제2 패턴 데이터(PTDATA2)와 제2 데이터 클록(DCLK2)을 생성한다. 이때, 설정된 위상 차이는, 제2 데이터 클록(DCLK2)의 에지(edge)가 제2 패턴 데이터(PTDATA2)의 데이터 윈도우(data window)의 한 가운데에 위치하는 형태가 되도록 하는 위상 차이를 의미한다. 따라서, 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인할 때, 확인된 값이 제2 패턴 데이터(PTDATA2)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제2 패턴 데이터(PTDATA2)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인될 수 있다.
참고로, 제2 생성부(540)에서 생성되는 제2 패턴 데이터(PTDATA2)의 값은 고정된 값이 아니다. 즉, 상기의 설명과 같이 제2 패턴 데이터(PTDATA2)가 '0 0 0 1 1 1 0 0 0 1 1 1'값을 갖도록 지정되는 것은 하나의 실시예일 뿐이며, 실제로는 얼마든지 다른 값을 갖는 형태로 지정될 수 있다.
그리고, 제2 비교부(550)는, 라이트 조정모드에서 제2 데이터 클록(DCLK2)을 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값과 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값을 비교하고, 비교결과에 따라 비교정보(COMP_IF)의 값을 결정하여 생성한다.
즉, 제2 비교부(550)는, 라이트 조정커맨드(WTTR_CMD)에 응답하여 진입하는 라이트 조정모드에서 제2 생성부(540)에서 생성되는 제2 데이터 클록(DCLK2)을 기준으로 제2 생성부(540)에서 생성되는 제2 패턴 데이터(PTDATA2)를 판단한 값과 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)을 기준으로 컨트롤러(130)로부터 입력되는 제1 패턴 데이터(PTDATA1)를 판단한 값을 비교하고, 비교결과에 따라 비교정보(COMP_IF)의 값을 결정한다.
이때, 전술한 제2 생성부(540)의 동작에서 설명하였듯이 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인할 때, 확인된 값이 제2 패턴 데이터(PTDATA2)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제2 패턴 데이터(PTDATA2)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제2 비교부(550)에서 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인된다.
하지만, 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)는, 컨트롤러(130)에서 메모리 장치(150)로 전송되는 과정에서 예측 불가능한 여러 가지 환경적 이유로 인해 그 위상 차이가 어긋날 수 있다. 예컨대, 컨트롤러(130) 내부에서 제1 패턴 데이터(PTDATA1)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 컨트롤러(130)에서 메모리 장치(150)로 전송되는 과정에서 제1 데이터 클록(DCLK1) 또는 제1 패턴 데이터(PTDATA1)의 위상이 가변하면, 제2 비교부(550)에서 컨트롤러(130)로부터 입력된 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다.
따라서, 제2 비교부(550)에서 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값은 '0 0 0 1 1 1 0 0 0 1 1 1'인데, 제2 비교부(550)에서 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이므로, 서로 다른 값을 갖는 상태가 되며, 그에 따라 제2 비교부(550)는, '0'값을 갖는 비교정보(COMP_IF)를 출력할 수 있다.
만약, 제2 비교부(550)에서 컨트롤러(130)로부터 입력된 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이 되어, 제2 패턴 데이터(PTDATA2)의 확인 값과 동일해지면, 제2 비교부(550)는, '1'값을 갖는 비교정보(COMP_IF)를 출력할 수 있다.
이렇게, 메모리 장치(150) 내부의 제2 비교부(550)에서 출력되는 비교정보(COMP_IF)는, 전술한 설명과 같이 컨트롤러(130) 내부의 제1 생성부(500)로 전송되어 제1 생성부(500)에서 생성되는 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)의 위상 차이를 가변하는데 사용된다.
제1 생성부(500) 동작의 예시를 제2 비교부(550)의 동작과 연계하여 설명하면, 컨트롤러(130) 내부에서 제1 패턴 데이터(PTDATA1)로서 '0 0 0 1 1 1 0 0 0 1 1 1'값이 지정되었지만, 컨트롤러(130)에서 메모리 장치(150)로 전송되는 과정에서 제2 비교부(550)에 도달하는 제1 데이터 클록(DCLK1) 또는 제1 패턴 데이터(PTDATA1)의 위상이 가변하면서 제1 패턴 데이터(PTDATA1)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다. 하지만, 제1 생성부(500)에서 컨트롤러(130)에서 메모리 장치(150)로 전송되는 과정에서 이뤄질 제1 데이터 클록(DCLK1) 또는 제1 패턴 데이터(PTDATA1)의 위상 가변정도를 미리 제1 생성부(500)에서 보상한 상태로 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)를 생성해주면, 메모리 장치(150)의 제2 비교부(550)에 전달되는 제1 패턴 데이터(PTDATA1)의 값이 다시 '0 0 0 1 1 1 0 0 0 1 1 1'로 돌아갈 수 있다.
여기서, 제1 생성부(500)에서 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)가 어느 정도의 위상 차이를 갖는 상태로 생성되어야 하는지를 알려줄 수 있는 정보가 제2 비교부(550)로부터 출력되는 비교정보(COMP_IF)이다. 이는, 전술한 제2 비교부(550)의 동작에서 설명한 바와 같이 제2 생성부(540)에서 제2 비교부(550)로 입력되는 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값과 컨트롤러(130)로부터 제2 비교부(550)로 입력되는 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값의 비교결과가 비교정보(COMP_IF)이기 때문이다.
예컨대, 제2 비교부(550)는, 제2 데이터 클록(DCLK2)을 기준으로 하는 제2 패턴 데이터(PTDATA2)의 값과 제1 데이터 클록(DCLK1)을 기준으로 하는 제1 패턴 데이터(PTDATA1)의 값이 서로 다를 때'0'값을 갖는 비교정보(COMP_IF)를 출력하고, 서로 같을 때 '1'값을 갖는 비교정보(COMP_IF)를 출력한다. 따라서, 제1 생성부(500)에서는, '0'값을 갖는 비교정보(COMP_IF)에 응답하여 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)의 위상 차이를 가변시키고, '1'값을 갖는 비교정보(COMP_IF)에 응답하여 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)의 위상 차이를 가변시키지 않는 방식을 사용할 수 있다.
한편, 전술한 제1 비교부(510)의 동작 및 제2 비교부(550)의 동작에서 설명하였듯이 제1 데이터 클록(DCLK1)을 기준으로 하는 제1 패턴 데이터(PTDATA1)의 값과 제2 데이터 클록(DCLK2)을 기준으로 하는 제2 패턴 데이터(PTDATA2)의 값은 항상 비교 대상으로 사용된다. 따라서, 컨트롤러(130) 내부의 제1 생성부(500)에서 생성되는 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값과 메모리 장치(150) 내부의 제2 생성부(540)에서 생성되는 제2 데이터 클록(DCLK2)을 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값은 서로 같은 값을 갖는다.
이를 위해, 제1 생성부(500)에서 생성하는 제1 패턴 데이터(PTDATA1)의 값을 변경할 경우, 그에 대응하여 제2 생성부(540)에서 생성하는 제2 패턴 데이터(PTDATA2)의 값도 변경해줘야 한다.
이때, 제1 생성부(500)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 아무 때나 수행되면, 전술한 제1 비교부(510) 및 제2 비교부(550)의 동작에 영향을 미칠 수 있기 때문에 제1 생성부(500)에서 제1 패턴 데이터(PTDATA1)를 변경하는 동작이 수행되는 시점에 대한 정의가 필요하다. 예컨대, 컨트롤러(130)는, 제1 생성부(500)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점을 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제1 패턴 데이터(PTDATA1)를 생성하기 전 예정된 시간 이내로 정의할 수 있다.
마찬가지로, 제2 생성부(540)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 아무 때나 수행되면, 전술한 제1 비교부(510) 및 제2 비교부(550)의 동작에 영향을 미칠 수 있기 때문에 제2 생성부(540)에서 제2 패턴 데이터(PTDATA2)를 변경하는 동작이 수행되는 시점은 제1 생성부(500)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점과 일치되어야 한다. 따라서, 컨트롤러(130)는, 제1 생성부(500)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점에 메모리 장치(150)의 제2 생성부(440)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 수행될 수 있도록 한다. 이를 위해, 컨트롤러(130)는, 제1 생성부(500)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점에 별도의 커맨드(미도시) 및 변경정보(미도시)를 생성하여 메모리 장치(150)의 제2 생성부(540)로 전달하고, 제2 생성부(540)는 별도의 커맨드(미도싱) 및 변경정보(미도시)에 응답하여 제2 패턴 데이터(PTDATA2)의 값을 변경하게 된다. 예컨대, 컨트롤러(130)는, 제1 생성부(500)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점으로 정의된 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제1 패턴 데이터(PTDATA1)를 생성하기 전 예정된 시간 이내에서 별도의 커맨드(미도시) 및 변경정보(미도시)를 생성하여 메모리 장치(150)의 제2 생성부(540)로 전달함으로써, 제2 생성부(540)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 수행되는 시점이 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제2 패턴 데이터(PTDATA2)를 생성하기 전 예정된 시간 이내가 될 수 있도록 한다.
참고로, 컨트롤러(130)에서 생성되는 별도의 커맨드(미도시)는, 도면에 직접적으로 도시되지 않았지만 커맨드를 전달하기 위한 경로를 통해 컨트롤러(130)에서 메모리 장치(150)의 제2 생성부(540)로 전달될 수 있다. 또한, 컨트롤러(130)에서 생성되는 변경정보(미도시)는, 도면에 직접적으로 도시되지 않았지만 어드레스를 전달하기 위한 경로를 통해 컨트롤러(130)에서 메모리 장치(150)의 제2 생성부(540)로 전달될 수 있다.
그리고, 컨트롤러(130)는, 전술한 제1 생성부(500)와 제1 비교부(510) 및 제1 조정부(530) 이외에 추가적으로 조정 커맨드 생성부(560) 및 판단부(570)를 더 포함한다.
여기서, 조정 커맨드 생성부(560)는, 리드 조정모드의 진입을 제어하기 위한 리드 조정커맨드(RDTR_CMD)를 생성하고, 라이트 조정모드의 진입을 제어하기 위한 라이트 조정커맨드(WTTR_CMD)를 생성한다. 즉, 조정 커맨드 생성부(560)는, 컨트롤러(130) 및 메모리 장치(150)가 어떤 시점에서 리드 조정모드에 진입할지 또는 라이트 조정모드에 진입할지를 제어한다.
좀 더 구체적으로, 조정 커맨드 생성부(560)는, 부팅(booting) 동작 구간 중, 설정된 제1 시점에서 리드 조정구간에 진입하는 것에 응답하여 리드 조정커맨드(RDTR_CMD)를 생성하고 이어서 제1 비교부(510)의 출력신호(COMP_RS)에 응답하여 추가로 리드 조정커맨드(RDTR_CMD)를 생성할지 여부를 선택한다. 즉, 조정 커맨드 생성부(560)는, 부팅 동작 구간 중 설정된 제1 시점이 되면, 리드 조정구간에 진입하게 되고, 그에 따라 리드 조정커맨드(RDTR_CMD)를 생성한다. 이렇게, 리드 조정구간에 진입하는 것에 응답하여 생성된 리드 조정커맨드(RDTR_CMD)에 의해 제1 비교부(510)의 비교결과(COMP_RS)가 결정된다. 이렇게 결정된 비교신호(COMP_RS)에 응답하여 리드 조정구간에서 추가로 리드 조정커맨드(RDTR_CMD)를 생성할지 여부를 선택하게 된다. 따라서, 비교신호(COMP_RS)에 따라서 더 이상 추가로 리드 조정커맨드(RDTR_CMD)를 생성할 필요가 없으면, 리드 조정구간에 탈출하게 되고, 부팅 동작 구간이 계속 이어져서 수행될 것이다.
또한, 조정 커맨드 생성부(560)는, 설정된 제2 시점에서 라이트 조정구간에 진입하는 것에 응답하여 라이트 조정커맨드(WTTR_CMD)를 생성하고 이어서 메모리 장치(150) 내부의 제2 비교부(550)에서 출력되는 비교정보(COMP_IF)에 응답하여 추가로 라이트 조정커맨드(WTTR_CMD)를 생성할지 여부를 선택한다. 즉, 조정 커맨드 생성부(560)는, 부팅 동작 구간 중 설정된 제2 시점이 되면, 라이트 조정구간에 진입하게 되고, 그에 따라 라이트 조정커맨드(WTTR_CMD)를 생성한다. 이렇게, 라이트 조정구간에 진입하는 것에 응답하여 생성된 라이트 조정커맨드(WTTR_CMD)에 의해 제2 비교부(550)의 비교결과(COMP_IF)가 결정된다. 이렇게 결정된 비교정보(COMP_IF)에 응답하여 라이트 조정구간에서 추가로 라이트 조정커맨드(WTTR_CMD)를 생성할지 여부를 선택하게 된다. 따라서, 비교정보(COMP_IF)에 따라서 더 이상 추가로 라이트 조정커맨드(WTTR_CMD)를 생성할 필요가 없으면, 라이트 조정구간에 탈출하게 되고, 부팅 동작 구간이 계속 이어져서 수행될 것이다.
여기서, 부팅 동작 구간은, 호스트(102)의 요청에 의해 메모리 시스템(110)이 부팅 동작을 수행하는 구간을 의미한다. 또한, 부팅 동작 구간 중 설정된 제1 시점은, 부팅 동작 구간 중에 리드 조정동작을 위해 메모리 시스템(110) 내부의 펌웨어(firmware)에서 미리 지정한 시점을 의미한다. 마찬가지로, 부팅 동작 구간 중 설정된 제2 시점은, 부팅 동작 구간 중에 라이트 조정동작을 위해 메모리 시스템(110) 내부의 펌웨어에서 미리 지정한 시점을 의미한다.
예컨대, 메모리 시스템(110)의 부팅 동작은, 퍼스트 부트(first boot)구간과 세컨트 부트(second boot)구간 및 커널 부트(kernel boot)구간을 포함할 수 있으며, 퍼스트 부트구간 중에는 리드 조정동작을 수행하기 위한 설정된 제1 시점이 존재하고, 세컨 부트구간 중에는 라이트 조정동작을 수행하기 위한 설정된 제2 시점이 존재할 수 있다.
그리고, 판단부(570)는, 노말 동작 구간 중 메모리 장치(150)로부터 입력되는 데이터(NM_RDATA)의 비트-플립(bit-flip) 개수가 설정된 기준을 넘어서는지 여부를 판단한다.
여기서, 노말 동작 구간은, 메모리 시스템(110)의 노말 동작, 즉, 호스트(102)로부터 라이트가 요청된 노말 데이터(미도시)를 메모리 장치(150)에 저장하고, 호스트(102)로부터 리드가 요청된 노말 데이터(NM_RDATA)를 메모리 장치(150)로부터 리드하여 출력하는 동작이 수행되는 구간을 의미한다.
이때, 판단부(570)는, 메모리 장치(150)에서 리드되어 컨트롤러(130)로 입력되는 데이터(NM_RDATA)에서 반대 값을 갖는 비트의 개수가 설정된 개수를 넘어서는 것으로 확인되는 경우 생성되는 판단신호(MDTR_ON)를 활성화시켜 출력한다. 반대로, 판단부(570)는, 메모리 장치(150)에서 리드되어 컨트롤러(130)로 입력되는 데이터(NM_RDATA)에서 반대 값을 갖는 비트의 개수가 설정된 개수를 넘어서지 않는 것으로 확인되는 경우 생성되는 판단신호(MDTR_ON)를 비활성화시켜 출력한다.
한편, 조정 커맨드 생성부(560)는, 판단부(570)의 판단결과(MDTR_ON)에 따라 진입여부가 선택되는 중간 조정구간에 진입하는 것에 응답하여 리드 조정커맨드(RDTR_CMD)를 생성하고 이어서 제1 비교부(510)의 출력신호(COMP_RS)에 응답하여 추가로 리드 조정커맨드(RDTR_CMD)를 생성할지 여부를 선택한다. 또한, 조정 커맨드 생성부(560)는, 판단부(570)의 판단결과(MDTR_ON)에 따라 진입여부가 선택되는 중간 조정구간에 진입하는 것에 응답하여 라이트 조정커맨드(WTTR_CMD)를 생성하고 이어서 메모리 장치(150) 내부의 제2 비교부(550)에서 출력되는 비교정보(COMP_IF)에 응답하여 추가로 라이트 조정커맨드(WTTR_CMD)를 생성할지 여부를 선택한다.
즉, 조정 커맨드 생성부(560)는, 노말 동작 구간 중 판단부(570)에서 출력되는 판단신호(MDTR_ON)가 활성화되면, 중간 조정구간에 진입하게 되고, 그에 따라 리드 조정커맨드(RDTR_CMD) 및 라이트 조정커맨드(WTTR_CMD)를 생성한다. 이렇게, 중간 조정구간의 진입에 응답하여 생성된 리드 조정커맨드(RDTR_CMD) 및 라이트 조정커맨드(WTTR_CMD)에 의해 제1 비교부(510)의 비교결과(COMP_RS) 및 제2 비교부(550)의 비교결과(COMP_IF)가 결정된다. 이렇게 결정된 비교신호(COMP_RS)에 응답하여 중간 조정구간에서 추가로 리드 조정커맨드(RDTR_CMD)를 생성할지 여부를 선택하고, 이렇게 결정된 비교정보(COMP_IF)에 응답하여 중간 조정구간에서 추가로 라이트 조정커맨드(WTTR_CMD)를 생성할지 여부를 선택하게 된다. 따라서, 비교신호(COMP_RS) 및 비교정보(COMP_IF)에 따라서 더 이상 추가로 리드 조정커맨드(RDTR_CMD) 및 라이트 조정커맨드(WTTR_CMD)를 생성할 필요가 없으면, 중간 조정구간에서 탈출하게 되고, 메모리 시스템(110)은 다시 노말 동작 구간에 진입하게 된다.
그리고, 판단부(570)는, 노말 동작 구간 중 메모리 장치(150)의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 조정 커맨드 생성부(560)의 중간 조정구간 진입여부를 선택한다.
즉, 판단부(570)는, 노말 동작 구간 중 호스트(102)로부터 메모리 장치(150)에 대한 데이터의 입/출력 요청이 존재하지 않는 상태인 유휴 상태가 설정된 시간 이상 유지되는지 여부를 확인한다.
확인결과 메모리 장치(150)가 아무런 동작도 수행하지 않는 구간이 설정된 시간이상 유지되는 경우, 판단신호(MDTR_ON)를 활성화시켜 출력시킴으로써 조정 커맨드 생성부(560)를 중간 조정구간에 진입시킬 수 있다. 이렇게, 조정 커맨드 생성부(560)를 중간 조정구간에 진입시키면, 전술한 설명과 같이 리드 조정커맨드(RDTR_CMD) 및 라이트 조정커맨드(WTTR_CMD)를 생성하여 리드 조정동작 및 라이트 조정동작을 수행하게 된다.
확인결과 메모리 장치(150)가 아무런 동작도 수행하지 않는 구간이 설정된 시간이상 유지되지 않는 경우, 판단신호(MDTR_ON)는 비활성된 상태를 유지할 것이고, 조정 커맨드 생성부(560)는, 아무런 동작도 수행하지 않을 것이다.
도 4a를 참조하면, 전술한 컨트롤러(130) 및 메모리 장치(150)에서 어떤 순서대로 라이트 조정동작을 수행하는지를 알 수 있다.
구체적으로, 라이트 조정모드(700)에 진입하는 것에 응답하여 라이트 조정커맨드(WTTR_CMD)가 생성된다(701).
라이트 조정커맨드(WTTR_CMD)에 응답하여 메모리 장치(150) 내부의 제2 생성부(540)에서 설정된 위상 차이를 갖는 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)가 생성되어 컨트롤러(130)로 전송된다. 이때, 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)는 메모리 장치(150)에서 컨트롤러(130)로 전송되는 과정에서 그 위상 차이가 가변될 것이다.
이렇게, 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)는 메모리 장치(150)에서 컨트롤러(130)로 전송되면서 위상 차이가 가변된 상태로 제1 조정부(530)를 거쳐서 제1 비교부(510)로 입력된다. 이때, 제1 조정부(530)는, 메모리 장치(150)에서 컨트롤러(130)로 전송되는 과정에서 가변된 위상 차이를 보상해주기 위해 제2 데이터 클록(DCLK2)의 위상을 가변한 후, 제1 비교부(510)로 전달한다.
이때, 라이트 조정모드(700)에 처음 진입하는 경우, 예컨대, 부팅 동작 구간에서 라이트 조정모드(700)에 진입하는 경우에는, 메모리 시스템(110)의 펌웨어에 미리 지정되어 있는 위상의 가변량만큼 제1 조정부(530)에서 제2 데이터 클록(DCLK2)의 위상을 가변한 후, 제1 비교부(510)로 전달한다. 참고로, 펌웨어에 미리 지정되어 있는 위상의 가변량은, 메모리 시스템(110)을 설계 및 생산하는 과정에서 테스트를 통해 미리 확정할 수 있으며, 설계자의 선택에 따라 얼마든지 달라질 수 있다.
또한, 라이트 조정모드(700)에 중간에 진입하는 경우, 예컨대, 노말 동작 구간 중 중간 조정구간에 진입하는 것으로 인해 라이트 조정모드(700)에 진입하는 경우에는, 노말 동작 구간에서 사용하던 위상의 가변량만큼 제1 조정부(530)에서 제2 데이터 클록(DCLK2)의 위상을 가변한 후, 제1 비교부(510)로 전달한다.
그리고, 라이트 조정커맨드(WTTR_CMD)에 응답하여 컨트롤러(130) 내부의 제1 생성부(500)에서 설정된 위상 차이를 갖는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 생성되어 제1 비교부(510)로 전달된다.
따라서, 제1 비교부(510)에서는, 제1 조정부(530)를 거쳐서 입력된 제2 데이터 클록(DCLK2)을 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값과, 제1 생성부(500)에서 생성된 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값을 비교한다(703).
제1 비교부(510)의 비교결과, 두 값이 서로 같은 상태가 되어 더 이상 라이트 조정동작을 수행할 필요가 없으면, 비교신호(COMP_RS)가 '1'값을 가지므로 제1 조정부(530)는 제2 데이터 클록(DCLK2)의 위상을 더 이상 가변시키지 않고, 동시에 조정 커맨드 생성부(560)에서 추가로 라이트 조정커맨드(WTTR_CMD)를 생성하지 않음으로서, 라이트 조정모드에서 탈출, 즉, 라이트 조정동작을 완료하게 된다.
제1 비교부(510)의 비교결과, 두 값이 서로 다른 상태가 되어 추가적으로 라이트 조정동작을 수행할 필요가 있으면, 비교신호(COMP_RS)가 '0'값을 가지므로 제1 조정부(530)에서 제2 데이터 클록(DCLK2)의 위상을 가변시키고, 동시에 조정 커맨드 생성부(560)에서 추가로 라이트 조정커맨드(WTTR_CMD)를 생성함으로서, 라이트 조정모드(700)의 동작(701, 702, 703)이 계속 이어지게 된다.
도 4b를 참조하면, 전술한 컨트롤러(130) 및 메모리 장치(150)에서 어떤 순서대로 리드 조정동작을 수행하는지를 알 수 있다.
구체적으로, 리드 조정모드(710)에 진입하는 것에 응답하여 리드 조정커맨드(RDTR_CMD)가 생성된다(711).
리드 조정커맨드(RDTR_CMD)에 응답하여 컨트롤러(130) 내부의 제1 생성부(500)에서 비교정보(COMP_IF)에 따라 그 위상 차이가 조절될 수 있는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 생성되어 메모리 장치(150)로 전송된다(712).
이때, 리드 조정모드(710)에 처음 진입하는 경우, 예컨대, 부팅 동작 구간에서 리드 조정모드(710)에 진입하는 경우에는, 메모리 시스템(110)의 펌웨어에 미리 지정되어 있는 위상 차이를 갖는 상태로 제1 생성부(500)에서 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 출력된다. 참고로, 펌웨어에 미리 지정되어 있는 위상 차이는, 메모리 시스템(110)을 설계 및 생산하는 과정에서 테스트를 통해 미리 확정할 수 있으며, 설계자의 선택에 따라 얼마든지 달라질 수 있다.
또한, 리드 조정모드(710)에 중간에 진입하는 경우, 예컨대, 노말 동작 구간 중 중간 조정구간에 진입하는 것으로 인해 리드 조정모드(710)에 진입하는 경우에는, 노말 동작 구간에서 사용하던 위상 차이를 갖는 상태로 제1 생성부(500)에서 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 출력된다.
한편, 제1 생성부(500)에서 생성된 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)는 컨트롤러(130)에서 메모리 장치(150)로 전송되는 과정에서 그 위상 차이가 가변될 것이다.
이렇게, 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)는 컨트롤러(130)에서 메모리 장치(150)로 전송되면서 위상 차이가 가변된 상태로 제2 비교부(550)로 입력된다.
그리고, 리드 조정커맨드(RDTR_CMD)에 응답하여 메모리 장치(150) 내부의 제2 생성부(540)에서 설정된 위상 차이를 갖는 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)가 생성되어 제2 비교부(550)로 전달된다.
따라서, 제2 비교부(550)에서는, 제2 생성부(540)에서 생성된 제2 데이터 클록(DCLK2)을 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값과, 컨트롤러(130)의 제1 생성부(500)에서 생성된 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값을 비교한다.
제2 비교부(550)의 비교결과, 두 값이 서로 같은 상태가 되어 더 이상 리드 조정동작을 수행할 필요가 없으면, 비교정보(COMP_IF)가 '1'값을 가지므로 컨트롤러(130)의 제1 생성부(500)는, 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1) 사이의 위상 차이를 더 이상 가변시키지 않고, 동시에 조정 커맨드 생성부(560)에서 추가로 리드 조정커맨드(RDTR_CMD)를 생성하지 않음으로서, 리드 조정모드에서 탈출, 즉, 리드 조정동작을 완료하게 된다.
제2 비교부(550)의 비교결과, 두 값이 서로 다른 상태가 되어 추가적으로 리드 조정동작을 수행할 필요가 있으면, 비교정보(COMP_IF)가 '0'값을 가지므로 컨트롤러(130)의 제1 생성부(500)는, 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1) 사이의 위상 차이를 가변시켜 생성하고, 동시에 조정 커맨드 생성부(560)에서 추가로 리드 조정커맨드(RDTR_CMD)를 생성함으로서, 리드 조정모드(710)의 동작(711, 712, 713)이 계속 이어지게 된다.
도 4c를 참조하면, 전술한 컨트롤러(130) 및 메모리 장치(150)에서 어떻게 중간 조정모드에 진입하여 동작하는지를 알 수 있다.
구체적으로, 노말 동작 구간(720)에서, 메모리 장치(150)의 노말 동작이 정상적으로 수행되는 구간(721)에서는, 판단부(570)에서 메모리 장치(150)에서 컨트롤러(130)로 인가되는 리드 데이터(NM_RDATA)의 비트 플립 개수를 확인한다(722).
판단부(570)의 동작결과 리드 데이터(NM_RDATA)의 비트 플립 개수가 설정된 개수를 넘어서는 경우, 메모리 장치(150)를 유휴 상태로 전환시킨다(723). 이때, 메모리 장치(150)의 유휴 상태 전환은, 메모리 장치(150)에서 처리 중이었던 동작을 끝낸 후 이뤄지는 방식이 될 것이다.
이렇게, 판단부(570)의 동작에 따라 메모리 장치(150)가 유휴 상태로 전환되면, 그에 응답하여 중간 조정모드에 진입하고, 중간 조정모드에서는 앞서 설명된 리드 조정모드(710) 및 라이트 조정모드(700)에 동시에 진입하여 리드 조정 동작 및 라이트 조정 동작을 동시에 수행하게 된다.
<제2 실시예>
도 3은 본 발명의 제2 실시예에 따른 메모리 시스템을 도시한 블록 다이어그램이다.
도 4a 내지 도 4d는 도 3에서 설명된 본 발명의 실시예에 따른 데이터 클록의 조정동작을 설명하기 위해 도시한 도면이다.
먼저, 도 3을 참조하면, 도 1에 도시된 메모리 시스템(110)의 구성을 참조하여 컨트롤러(130)와 제1 메모리 장치(1501) 및 제2 메모리 장치(1502)를 포함하는 메모리 시스템(110)의 구성이 도시된 것을 알 수 있다. 참고로, 도면에서는 두 개의 메모리 장치(1501, 1502)가 메모리 시스템(110)에 포함되는 구성을 개시하였는데, 이는 어디까지나 하나의 실시예일 뿐이며, 실제로는 더 많은 개수의 메모리 장치가 메모리 시스템(110)에 포함되는 것도 얼마든지 가능하다.
도 3에 도시된 컨트롤러(130)에 포함된 구성요소(600, 610, 615, 630, 635, 660, 670, 675, 142)와 도 1에 도시된 컨트롤러(130)에 포함된 구성요소(132, 134, 138, 140, 142)가 큰 차이를 갖는 것을 알 수 있다. 즉, 도 3에서 컨트롤러(130)에 포함된 대부분의 구성요소(600, 610, 615, 630, 635, 660)에 도 1에 도시된 낸드 플래시 컨트롤러(142), 즉, 메모리 장치(1501, 1502)와의 인터페이스 단에 포함되는 구성인 것을 알 수 있다. 이는, 도 3에 도시되어 설명될 컨트롤러(130)의 동작이 도 1에 도시된 낸드 플래시 컨트롤러(142) 동작, 즉, 메모리 장치(1501, 1502)의 인터페이스 단에서 이뤄지는 동작이기 때문이기 때문이다. 물론, 도 3에 도시된 구성요소(600, 610, 615, 630, 635, 660, 670, 675, 142) 중 도 1에 도시된 낸드 플래시 컨트롤러(142), 즉, 메모리 장치(1501, 1502)와 인터페이스 단에 포함되지 않은 구성요소(670)는, 도 1에 도시된 컨트롤러(130)의 다른 구성요소(132, 134, 138, 140)에 포함될 수 있다. 예컨대, 도 3에 도시된 제1 판단부(670) 및 제2 판단부(675)는, 도 1에 도시된 ECC 유닛(138) 또는 프로세서(134)에 포함될 수 있다.
참고로, 도 3에서 낸드 플래시 컨트롤러(142), 즉, 메모리 장치(1501, 1502)와의 인터페이스 단에 포함되는 구성요소(600, 610, 615, 630, 635, 660)는, 설계자의 선택에 따라 하드웨어(hardware)적, 즉, 직접적인 회로 형태로 구현될 수도 있고, 소프트웨어(software)적, 즉, 펌웨어(firmware) 프로그램 동작의 형태로 구현될 수도 있다.
구체적으로, 도 3을 참조하면, 컨트롤러(130)는, 제1 라이트 조정모드에서 제1 메모리 장치(1501)로부터 입력되는 제1 비교정보(COMP_IF1)에 따라 그 위상 차이가 조절되는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)를 생성하여 제1 메모리 장치(1501)로 출력한다. 또한, 컨트롤러(130)는, 제2 라이트 조정모드에서 제2 메모리 장치(1502)로부터 입력되는 제2 비교정보(COMP_IF2)에 따라 그 위상 차이가 조절되는 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)를 생성하여 제2 메모리 장치(1502)로 출력한다. 또한, 컨트롤러(130)는, 제1 리드 조정모드에서 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3)을 기준으로 제1 메모리 장치(1501)로부터 입력되는 제3 패턴 데이터(PTDATA3)의 값을 판단하여 컨트롤러(130) 내부에서 생성되는 제1 패턴 데이터(PTDATA1) 값과 비교한 결과에 따라 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3)의 위상을 조절하여 입력받는다. 또한, 컨트롤러(130)는, 제2 리드 조정모드에서 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4)을 기준으로 제2 메모리 장치(1502)로부터 입력되는 제4 패턴 데이터(PTDATA4)의 값을 판단하여 컨트롤러(130) 내부에서 생성되는 제2 패턴 데이터(PTDATA2) 값과 비교한 결과에 따라 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4)의 위상을 조절하여 입력받는다.
좀 더 구체적으로, 컨트롤러(130)는, 제1 생성부(600)와, 제1 비교부(610)와, 제1 조정부(630)와, 제2 비교부(615), 및 제2 조정부(635)를 포함한다.
여기서, 제1 생성부(600)는, 제1 리드 조정모드에서 설정된 위상 차이를 갖는 제1 패턴 데이터(PTDATA1) 및 제1 데이터 클록(DCLK1)을 생성한다. 또한, 제1 생성부(600)는, 제2 리드 조정모드에서 설정된 위상 차이를 갖는 제2 패턴 데이터(PTDATA2) 및 제2 데이터 클록(DCLK2)을 생성한다. 또한, 제1 생성부(600)는, 제1 라이트 조정모드에서 제1 비교정보(COMP_IF1)에 따라 그 위상 차이가 조절되는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)를 생성한다. 또한, 제1 생성부(600)는, 제2 라이트 조정모드에서 제2 비교정보(COMP_IF2)에 따라 그 위상 차이가 조절되는 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)를 생성한다.
즉, 제1 생성부(600)는, 제1 리드 조정커맨드(RDTR_CMD1)에 응답하여 진입하는 제1 리드 조정모드에서 설정된 위상 차이를 갖는 상태로 고정된 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)을 생성한다. 이때, 설정된 위상 차이는, 제1 데이터 클록(DCLK1)의 에지(edge)가 제1 패턴 데이터(PTDATA1)의 데이터 윈도우(data window)의 한 가운데에 위치하는 형태가 되도록 하는 위상 차이를 의미한다. 따라서, 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인할 때, 확인된 값이 제1 패턴 데이터(PTDATA1)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제1 패턴 데이터(PTDATA1)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인될 수 있다.
또한, 제1 생성부(600)는, 제2 리드 조정커맨드(RDTR_CMD2)에 응답하여 진입하는 제2 리드 조정모드에서 설정된 위상 차이를 갖는 상태로 고정된 제2 패턴 데이터(PTDATA2)와 제2 데이터 클록(DCLK2)을 생성한다. 이때, 설정된 위상 차이는, 제2 데이터 클록(DCLK2)의 에지(edge)가 제2 패턴 데이터(PTDATA2)의 데이터 윈도우(data window)의 한 가운데에 위치하는 형태가 되도록 하는 위상 차이를 의미한다. 따라서, 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인할 때, 확인된 값이 제2 패턴 데이터(PTDATA2)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제2 패턴 데이터(PTDATA2)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인될 수 있다.
참고로, 제1 생성부(600)에서 생성되는 제1 패턴 데이터(PTDATA1) 및 제2 패턴 데이터(PTDATA2)의 값은 고정된 값이 아니다. 즉, 상기의 설명과 같이 제1 패턴 데이터(PTDATA1) 및 제2 패턴 데이터(PTDATA2)가 '0 0 0 1 1 1 0 0 0 1 1 1'값을 갖도록 지정되는 것은 하나의 실시예일 뿐이며, 실제로는 얼마든지 다른 값을 갖는 형태로 지정될 수 있다. 또한, 예시한 것과 같이 제1 패턴 데이터(PTDATA1) 및 제2 패턴 데이터(PTDATA2)가 같은 값을 가질 수도 있지만, 이는 실시예일 뿐이며, 실제로는 서로 다른 값을 가질 수도 있다.
또한, 제1 생성부(600)는, 제1 라이트 조정커맨드(WTTR_CMD1)에 응답하여 진입하는 제1 라이트 조정모드에서 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)을 생성하되, 제1 비교정보(COMP_IF1)의 값에 따라 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)의 위상 차이를 가변하여 생성한다. 이때, 제1 비교정보(COMP_IF1)의 값에 따른 제1 생성부(600)의 제1 라이트 조정모드 동작에는 시간이 변수로 개입된다. 즉, 제1 시점에서 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)이 K만큼의 위상 차이를 갖는 상태이고 제1 비교정보(COMP_IF1)가 위상을 가변시킬 것을 나타내는 값을 갖는다고 가정했을 때, 제1 시점보다 상대적으로 늦은 제2 시점에서 제1 생성부(600)는, K+A만큼의 위상 차이를 갖는 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)을 생성한다.
또한, 제1 생성부(600)는, 제2 라이트 조정커맨드(WTTR_CMD2)에 응답하여 진입하는 제2 라이트 조정모드에서 제2 패턴 데이터(PTDATA2)와 제2 데이터 클록(DCLK2)을 생성하되, 제2 비교정보(COMP_IF2)의 값에 따라 제2 패턴 데이터(PTDATA2)와 제2 데이터 클록(DCLK2)의 위상 차이를 가변하여 생성한다. 이때, 제2 비교정보(COMP_IF2)의 값에 따른 제1 생성부(600)의 제2 라이트 조정모드 동작에는 시간이 변수로 개입된다. 즉, 제1 시점에서 제2 패턴 데이터(PTDATA2)와 제2 데이터 클록(DCLK2)이 K만큼의 위상 차이를 갖는 상태이고 제2 비교정보(COMP_IF2)가 위상을 가변시킬 것을 나타내는 값을 갖는다고 가정했을 때, 제1 시점보다 상대적으로 늦은 제2 시점에서 제1 생성부(600)는, K+A만큼의 위상 차이를 갖는 제2 패턴 데이터(PTDATA2)와 제2 데이터 클록(DCLK2)을 생성한다.
그리고, 제1 비교부(610)는, 제1 리드 조정모드에서 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값과 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3)을 기준으로 판단된 제3 패턴 데이터(PTDATA3)의 값을 비교한다.
즉, 제1 비교부(610)는, 제1 리드 조정커맨드(RDTR_CMD1)에 응답하여 진입하는 제1 리드 조정모드에서 제1 생성부(600)에서 생성되는 제1 데이터 클록(DCLK1)을 기준으로 제1 생성부(600)에서 생성되는 제1 패턴 데이터(PTDATA1)를 판단한 값과 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3)을 기준으로 제1 메모리 장치(1501)로부터 입력되는 제3 패턴 데이터(PTDATA3)를 판단한 값을 비교하고, 비교결과에 따라 제1 비교신호(COMP_RS1)의 값을 결정한다.
이때, 전술한 제1 생성부(600)의 동작에서 설명하였듯이 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인할 때, 확인된 값이 제1 패턴 데이터(PTDATA1)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제1 패턴 데이터(PTDATA1)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제1 비교부(610)에서 제1 데이터 클록(DCLK1)의 에지를 기준으로 제1 패턴 데이터(PTDATA1)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인된다.
하지만, 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3)과 제3 패턴 데이터(PTDATA3)는, 제1 메모리 장치(1501)에서 컨트롤러(130)로 전송되는 과정에서 예측 불가능한 여러 가지 환경적 이유로 인해 그 위상 차이가 어긋날 수 있다. 예컨대, 제1 메모리 장치(1501) 내부에서 제3 패턴 데이터(PTDATA3)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제1 메모리 장치(1501)에서 컨트롤러(130)로 전송되는 과정에서 제3 데이터 클록(DCLK3) 또는 제3 패턴 데이터(PTDATA3)의 위상이 가변하면, 제1 비교부(610)에서 제1 메모리 장치(1501)로부터 입력된 제3 데이터 클록(DCLK3)의 에지를 기준으로 하는 제3 패턴 데이터(PTDATA3)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다.
따라서, 제1 비교부(610)에서 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값은 '0 0 0 1 1 1 0 0 0 1 1 1'인데, 제1 비교부(610)에서 제3 데이터 클록(DCLK3)의 에지를 기준으로 하는 제3 패턴 데이터(PTDATA3)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이므로, 서로 다른 값을 갖는 상태가 되며, 그에 따라 제1 비교부(610)는, '0'값을 갖는 제1 비교신호(COMP_RS1)을 출력할 수 있다.
만약, 제1 비교부(610)에서 제1 메모리 장치(1501)로부터 입력된 제3 데이터 클록(DCLK3)의 에지를 기준으로 하는 제3 패턴 데이터(PTDATA3)의 확인 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이 되어, 제1 패턴 데이터(PTDATA1)의 확인 값과 동일해지면, 제1 비교부(610)는, '1'값을 갖는 제1 비교신호(COMP_RS1)을 출력할 수 있다.
그리고, 제1 조정부(630)는, 제1 리드 조정모드에서 제1 비교부(610)의 출력신호(COMP_RS1)에 응답하여 제3 데이터 클록(DCLK3)의 위상을 조절하여 입력받음으로써, 제3 데이터 클록(DCLK3)과 제3 패턴 데이터(PTDATA3)와의 위상 차이가 조절되어 입력되도록 한다.
즉, 제1 조정부(630)는, 제1 리드 조정커맨드(RDTR_CMD1)에 응답하여 진입하는 제1 리드 조정모드에서 제1 비교부(610)에서 출력되는 제1 비교신호(COMP_RS1)의 값에 따라 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3)의 위상을 조절한다. 이를 통해, 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3)과 제3 패턴 데이터(PTDATA3)의 위상 차이가 제1 조정부(630)를 거치면서 조절될 수 있다.
예컨대, 전술한 제1 비교부(610)의 동작에서 설명하였듯이 제1 메모리 장치(1501) 내부에서 제3 패턴 데이터(PTDATA3)로서 '0 0 0 1 1 1 0 0 0 1 1 1'값이 지정되었지만, 제1 메모리 장치(1501)에서 컨트롤러(130)로 전송되는 과정에서 제1 비교부(610)에 도달하는 제3 데이터 클록(DCLK3) 또는 제3 패턴 데이터(PTDATA3)의 위상이 가변하면서 제3 패턴 데이터(PTDATA3)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다. 하지만, 제1 비교부(610)와 제1 메모리 장치(1501) 사이에 위치하는 제1 조정부(630)를 통해 제3 데이터 클록(DCLK3)의 위상을 적절히 조절하여 제1 메모리 장치(1501)에서 컨트롤러(130)로 전송되는 과정에서 이뤄진 제3 데이터 클록(DCLK3) 또는 제3 패턴 데이터(PTDATA3)의 가변된 위상을 보상해주면, 제3 패턴 데이터(PTDATA3)의 값이 다시 '0 0 0 1 1 1 0 0 0 1 1 1'로 돌아갈 수 있다.
여기서, 제1 조정부(630)에서 제3 데이터 클록(DCLK3)의 위상을 어느 정도 가변시켜야 할지를 알려줄 수 있는 정보가 제1 비교부(610)로부터 출력되는 제1 비교신호(COMP_RS1)이다. 이는, 전술한 제1 비교부(610)의 동작에서 설명한 바와 같이 제1 생성부(600)에서 제1 비교부(610)로 입력되는 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값과 제1 메모리 장치(1501)로부터 제1 비교부(610)로 입력되는 제3 데이터 클록(DCLK3)의 에지를 기준으로 하는 제3 패턴 데이터(PTDATA3)의 확인 값의 비교결과 제1 비교신호(COMP_RS1)이기 때문이며, 제1 메모리 장치(1501)로부터 입력되는 제3 데이터 클록(DCLK3) 및 제3 패턴 데이터(PTDATA3)가 제1 조정부(630)를 통해 제1 비교부(610)에 입력되기 때문이다.
예컨대, 제1 비교부(610)는, 제1 데이터 클록(DCLK1)을 기준으로 하는 제1 패턴 데이터(PTDATA1)의 값과 제3 데이터 클록(DCLK3)을 기준으로 하는 제3 패턴 데이터(PTDATA3)의 값이 서로 다를 때'0'값을 갖는 제1 비교신호(COMP_RS1)을 출력하고, 서로 같을 때 '1'값을 갖는 제1 비교신호(COMP_RS1)을 출력한다. 따라서, 제1 조정부(630)에서는, '0'값을 갖는 제1 비교신호(COMP_RS1)에 응답하여 제3 데이터 클록(DCLK3)의 위상을 가변시키고, '1'값을 갖는 제1 비교신호(COMP_RS1)에 응답하여 제3 데이터 클록(DCLK3)의 위상을 가변시키지 않는 방식을 사용할 수 있다.
그리고, 제2 비교부(615)는, 제2 리드 조정모드에서 제2 데이터 클록(DCLK2)를 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값과 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4)를 기준으로 판단된 제4 패턴 데이터(PTDATA4)의 값을 비교한다.
즉, 제2 비교부(615)는, 제2 리드 조정커맨드(RDTR_CMD2)에 응답하여 진입하는 제2 리드 조정모드에서 제1 생성부(600)에서 생성되는 제2 데이터 클록(DCLK2)를 기준으로 제1 생성부(600)에서 생성되는 제2 패턴 데이터(PTDATA2)를 판단한 값과 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4)를 기준으로 제2 메모리 장치(1502)로부터 입력되는 제4 패턴 데이터(PTDATA4)를 판단한 값을 비교하고, 비교결과에 따라 제2 비교신호(COMP_RS2)의 값을 결정한다.
이때, 전술한 제1 생성부(600)의 동작에서 설명하였듯이 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인할 때, 확인된 값이 제2 패턴 데이터(PTDATA2)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제2 패턴 데이터(PTDATA2)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제2 비교부(615)에서 제2 데이터 클록(DCLK2)의 에지를 기준으로 제2 패턴 데이터(PTDATA2)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인된다.
하지만, 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4)과 제4 패턴 데이터(PTDATA4)는, 제2 메모리 장치(1502)에서 컨트롤러(130)로 전송되는 과정에서 예측 불가능한 여러 가지 환경적 이유로 인해 그 위상 차이가 어긋날 수 있다. 예컨대, 제2 메모리 장치(1502) 내부에서 제4 패턴 데이터(PTDATA4)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제2 메모리 장치(1502)에서 컨트롤러(130)로 전송되는 과정에서 제4 데이터 클록(DCLK4) 또는 제4 패턴 데이터(PTDATA4)의 위상이 가변하면, 제2 비교부(615)에서 제2 메모리 장치(1502)로부터 입력된 제4 데이터 클록(DCLK4)의 에지를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다.
따라서, 제2 비교부(615)에서 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값은 '0 0 0 1 1 1 0 0 0 1 1 1'인데, 제2 비교부(615)에서 제4 데이터 클록(DCLK4)의 에지를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이므로, 서로 다른 값을 갖는 상태가 되며, 그에 따라 제2 비교부(615)는, '0'값을 갖는 제2 비교신호(COMP_RS2)를 출력할 수 있다.
만약, 제2 비교부(615)에서 제2 메모리 장치(1502)로부터 입력된 제4 데이터 클록(DCLK4)의 에지를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 확인 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이 되어, 제2 패턴 데이터(PTDATA2)의 확인 값과 동일해지면, 제2 비교부(615)는, '1'값을 갖는 제2 비교신호(COMP_RS2)를 출력할 수 있다.
그리고, 제2 조정부(635)는, 제2 리드 조정모드에서 제2 비교부(615)의 출력신호(COMP_RS2)에 응답하여 제4 데이터 클록(DCLK4)의 위상을 조절하여 입력받음으로써, 제4 데이터 클록(DCLK4)와 제4 패턴 데이터(PTDATA4)와의 위상 차이가 조절되어 입력되도록 한다.
즉, 제2 조정부(635)는, 제2 리드 조정커맨드(RDTR_CMD2)에 응답하여 진입하는 제2 리드 조정모드에서 제2 비교부(615)에서 출력되는 제2 비교신호(COMP_RS2)의 값에 따라 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4)의 위상을 조절한다. 이를 통해, 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4)와 제4 패턴 데이터(PTDATA4)의 위상 차이가 제2 조정부(635)를 거치면서 조절될 수 있다.
예컨대, 전술한 제2 비교부(615)의 동작에서 설명하였듯이 제2 메모리 장치(1502) 내부에서 제4 패턴 데이터(PTDATA4)로서 '0 0 0 1 1 1 0 0 0 1 1 1'값이 지정되었지만, 제2 메모리 장치(1502)에서 컨트롤러(130)로 전송되는 과정에서 제2 비교부(615)에 도달하는 제4 데이터 클록(DCLK4) 또는 제4 패턴 데이터(PTDATA4)의 위상이 가변하면서 제4 패턴 데이터(PTDATA4)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다. 하지만, 제2 비교부(615)와 제2 메모리 장치(1502) 사이에 위치하는 제2 조정부(635)를 통해 제4 데이터 클록(DCLK4)의 위상을 적절히 조절하여 제2 메모리 장치(1502)에서 컨트롤러(130)로 전송되는 과정에서 이뤄진 제4 데이터 클록(DCLK4) 또는 제4 패턴 데이터(PTDATA4)의 가변된 위상을 보상해주면, 제4 패턴 데이터(PTDATA4)의 값이 다시 '0 0 0 1 1 1 0 0 0 1 1 1'로 돌아갈 수 있다.
여기서, 제2 조정부(635)에서 제4 데이터 클록(DCLK4)의 위상을 어느 정도 가변시켜야 할지를 알려줄 수 있는 정보가 제2 비교부(615)로부터 출력되는 제2 비교신호(COMP_RS2)이다. 이는, 전술한 제2 비교부(615)의 동작에서 설명한 바와 같이 제1 생성부(600)에서 제2 비교부(615)로 입력되는 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값과 제2 메모리 장치(1502)로부터 제2 비교부(615)로 입력되는 제4 데이터 클록(DCLK4)의 에지를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 확인 값의 비교결과 제2 비교신호(COMP_RS2)기 때문이며, 제2 메모리 장치(1502)로부터 입력되는 제4 데이터 클록(DCLK4) 및 제4 패턴 데이터(PTDATA4)가 제2 조정부(635)를 통해 제2 비교부(615)에 입력되기 때문이다.
예컨대, 제2 비교부(615)는, 제2 데이터 클록(DCLK2)를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 값과 제4 데이터 클록(DCLK4)를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 값이 서로 다를 때'0'값을 갖는 제2 비교신호(COMP_RS2)를 출력하고, 서로 같을 때 '1'값을 갖는 제2 비교신호(COMP_RS2)를 출력한다. 따라서, 제2 조정부(635)에서는, '0'값을 갖는 제2 비교신호(COMP_RS2)에 응답하여 제4 데이터 클록(DCLK4)의 위상을 가변시키고, '1'값을 갖는 제2 비교신호(COMP_RS2)에 응답하여 제4 데이터 클록(DCLK4)의 위상을 가변시키지 않는 방식을 사용할 수 있다.
그리고, 제1 메모리 장치(1501)는, 제1 라이트 조정모드에서 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)을 기준으로 컨트롤러(130)로부터 입력되는 제1 패턴 데이터(PTDATA1)의 값을 판단하여 제1 메모리 장치(1501) 내부에서 생성되는 제3 패턴 데이터(PTDATA3)의 값과 비교한 결과에 따라 그 값이 결정되는 제1 비교정보(COMP_IF1)을 생성하여 컨트롤러(130)로 출력한다. 또한, 제1 메모리 장치(1501)는, 제1 리드 조정모드에서 설정된 위상 차이를 갖는 제3 패턴 데이터(PTDATA3) 및 제3 데이터 클록(DCLK3)을 생성하여 컨트롤러(130)로 출력한다.
좀 더 구체적으로, 제1 메모리 장치(1501)는, 제2 생성부(640), 및 제3 비교부(650)를 포함한다.
여기서, 제2 생성부(640)는, 제1 리드 조정모드 및 제1 라이트 조정모드에서 설정된 위상 차이를 갖는 제3 패턴 데이터(PTDATA3) 및 제3 데이터 클록(DCLK3)을 생성한다.
즉, 제2 생성부(640)는, 제1 리드 조정커맨드(RDTR_CMD1)에 응답하여 진입하는 제1 리드 조정모드 및 제1 라이트 조정커맨드(WTTR_CMD1)에 응답하여 진입하는 제1 라이트 조정모드에서 설정된 위상 차이를 갖는 상태로 고정된 제3 패턴 데이터(PTDATA3)와 제3 데이터 클록(DCLK3)을 생성한다. 이때, 설정된 위상 차이는, 제3 데이터 클록(DCLK3)의 에지(edge)가 제3 패턴 데이터(PTDATA3)의 데이터 윈도우(data window)의 한 가운데에 위치하는 형태가 되도록 하는 위상 차이를 의미한다. 따라서, 제3 데이터 클록(DCLK3)의 에지를 기준으로 제3 패턴 데이터(PTDATA3)의 값을 확인할 때, 확인된 값이 제3 패턴 데이터(PTDATA3)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제3 패턴 데이터(PTDATA3)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제3 데이터 클록(DCLK3)의 에지를 기준으로 제3 패턴 데이터(PTDATA3)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인될 수 있다.
참고로, 제2 생성부(640)에서 생성되는 제3 패턴 데이터(PTDATA3)의 값은 고정된 값이 아니다. 즉, 상기의 설명과 같이 제3 패턴 데이터(PTDATA3)가 '0 0 0 1 1 1 0 0 0 1 1 1'값을 갖도록 지정되는 것은 하나의 실시예일 뿐이며, 실제로는 얼마든지 다른 값을 갖는 형태로 지정될 수 있다.
그리고, 제3 비교부(650)는, 제1 라이트 조정모드에서 제3 데이터 클록(DCLK3)을 기준으로 판단된 제3 패턴 데이터(PTDATA3)의 값과 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값을 비교하고, 비교결과에 따라 제1 비교정보(COMP_IF1)의 값을 결정하여 생성한다.
즉, 제3 비교부(650)는, 제1 라이트 조정커맨드(WTTR_CMD1)에 응답하여 진입하는 제1 라이트 조정모드에서 제2 생성부(640)에서 생성되는 제3 데이터 클록(DCLK3)을 기준으로 제2 생성부(640)에서 생성되는 제3 패턴 데이터(PTDATA3)를 판단한 값과 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)을 기준으로 컨트롤러(130)로부터 입력되는 제1 패턴 데이터(PTDATA1)를 판단한 값을 비교하고, 비교결과에 따라 제1 비교정보(COMP_IF1)의 값을 결정한다.
이때, 전술한 제2 생성부(640)의 동작에서 설명하였듯이 제3 데이터 클록(DCLK3)의 에지를 기준으로 제3 패턴 데이터(PTDATA3)의 값을 확인할 때, 확인된 값이 제3 패턴 데이터(PTDATA3)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제3 패턴 데이터(PTDATA3)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제3 비교부(650)에서 제3 데이터 클록(DCLK3)의 에지를 기준으로 제3 패턴 데이터(PTDATA3)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인된다.
하지만, 컨트롤러(130)로부터 입력되는 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)는, 컨트롤러(130)에서 제1 메모리 장치(1501)로 전송되는 과정에서 예측 불가능한 여러 가지 환경적 이유로 인해 그 위상 차이가 어긋날 수 있다. 예컨대, 컨트롤러(130) 내부에서 제1 패턴 데이터(PTDATA1)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 컨트롤러(130)에서 제1 메모리 장치(1501)로 전송되는 과정에서 제1 데이터 클록(DCLK1) 또는 제1 패턴 데이터(PTDATA1)의 위상이 가변하면, 제3 비교부(650)에서 컨트롤러(130)로부터 입력된 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다.
따라서, 제3 비교부(650)에서 제3 데이터 클록(DCLK3)의 에지를 기준으로 하는 제3 패턴 데이터(PTDATA3)의 확인 값은 '0 0 0 1 1 1 0 0 0 1 1 1'인데, 제3 비교부(650)에서 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이므로, 서로 다른 값을 갖는 상태가 되며, 그에 따라 제3 비교부(650)는, '0'값을 갖는 제1 비교정보(COMP_IF1)을 출력할 수 있다.
만약, 제3 비교부(650)에서 컨트롤러(130)로부터 입력된 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이 되어, 제3 패턴 데이터(PTDATA3)의 확인 값과 동일해지면, 제3 비교부(650)는, '1'값을 갖는 제1 비교정보(COMP_IF1)을 출력할 수 있다.
이렇게, 제1 메모리 장치(1501) 내부의 제3 비교부(650)에서 출력되는 제1 비교정보(COMP_IF1)는, 전술한 설명과 같이 컨트롤러(130) 내부의 제1 생성부(600)로 전송되어 제1 생성부(600)에서 생성되는 제1 패턴 데이터(PTDATA1)와 제1 데이터 클록(DCLK1)의 위상 차이를 가변하는데 사용된다.
제1 생성부(600) 동작의 예시를 제3 비교부(650)의 동작과 연계하여 설명하면, 컨트롤러(130) 내부에서 제1 패턴 데이터(PTDATA1)로서 '0 0 0 1 1 1 0 0 0 1 1 1'값이 지정되었지만, 컨트롤러(130)에서 제1 메모리 장치(1501)로 전송되는 과정에서 제3 비교부(650)에 도달하는 제1 데이터 클록(DCLK1) 또는 제1 패턴 데이터(PTDATA1)의 위상이 가변하면서 제1 패턴 데이터(PTDATA1)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다. 하지만, 제1 생성부(600)에서 컨트롤러(130)에서 제1 메모리 장치(1501)로 전송되는 과정에서 이뤄질 제1 데이터 클록(DCLK1) 또는 제1 패턴 데이터(PTDATA1)의 위상 가변정도를 미리 제1 생성부(600)에서 보상한 상태로 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)를 생성해주면, 제1 메모리 장치(1501)의 제3 비교부(650)에 전달되는 제1 패턴 데이터(PTDATA1)의 값이 다시 '0 0 0 1 1 1 0 0 0 1 1 1'로 돌아갈 수 있다.
여기서, 제1 생성부(600)에서 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)가 어느 정도의 위상 차이를 갖는 상태로 생성되어야 하는지를 알려줄 수 있는 정보가 제3 비교부(650)로부터 출력되는 제1 비교정보(COMP_IF1)이다. 이는, 전술한 제3 비교부(650)의 동작에서 설명한 바와 같이 제2 생성부(640)에서 제3 비교부(650)로 입력되는 제3 데이터 클록(DCLK3)의 에지를 기준으로 하는 제3 패턴 데이터(PTDATA3)의 확인 값과 컨트롤러(130)로부터 제3 비교부(650)로 입력되는 제1 데이터 클록(DCLK1)의 에지를 기준으로 하는 제1 패턴 데이터(PTDATA1)의 확인 값의 비교결과가 제1 비교정보(COMP_IF1)이기 때문이다.
예컨대, 제3 비교부(650)는, 제3 데이터 클록(DCLK3)을 기준으로 하는 제3 패턴 데이터(PTDATA3)의 값과 제1 데이터 클록(DCLK1)을 기준으로 하는 제1 패턴 데이터(PTDATA1)의 값이 서로 다를 때'0'값을 갖는 제1 비교정보(COMP_IF1)을 출력하고, 서로 같을 때 '1'값을 갖는 제1 비교정보(COMP_IF1)을 출력한다. 따라서, 제1 생성부(600)에서는, '0'값을 갖는 제1 비교정보(COMP_IF1)에 응답하여 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)의 위상 차이를 가변시키고, '1'값을 갖는 제1 비교정보(COMP_IF1)에 응답하여 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)의 위상 차이를 가변시키지 않는 방식을 사용할 수 있다.
한편, 전술한 제1 비교부(610)의 동작 및 제3 비교부(650)의 동작에서 설명하였듯이 제1 데이터 클록(DCLK1)을 기준으로 하는 제1 패턴 데이터(PTDATA1)의 값과 제3 데이터 클록(DCLK3)을 기준으로 하는 제3 패턴 데이터(PTDATA3)의 값은 항상 비교 대상으로 사용된다. 따라서, 컨트롤러(130) 내부의 제1 생성부(600)에서 생성되는 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값과 제1 메모리 장치(1501) 내부의 제2 생성부(640)에서 생성되는 제3 데이터 클록(DCLK3)을 기준으로 판단된 제3 패턴 데이터(PTDATA3)의 값은 서로 같은 값을 갖는다.
이를 위해, 제1 생성부(600)에서 생성하는 제1 패턴 데이터(PTDATA1)의 값을 변경할 경우, 그에 대응하여 제2 생성부(640)에서 생성하는 제3 패턴 데이터(PTDATA3)의 값도 변경해줘야 한다.
이때, 제1 생성부(600)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 아무 때나 수행되면, 전술한 제1 비교부(610) 및 제3 비교부(650)의 동작에 영향을 미칠 수 있기 때문에 제1 생성부(600)에서 제1 패턴 데이터(PTDATA1)를 변경하는 동작이 수행되는 시점에 대한 정의가 필요하다. 예컨대, 컨트롤러(130)는, 제1 생성부(600)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점을 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제1 패턴 데이터(PTDATA1)를 생성하기 전 예정된 시간 이내로 정의할 수 있다.
마찬가지로, 제2 생성부(640)에서 제3 패턴 데이터(PTDATA3)의 값을 변경하는 동작이 아무 때나 수행되면, 전술한 제1 비교부(610) 및 제3 비교부(650)의 동작에 영향을 미칠 수 있기 때문에 제2 생성부(640)에서 제3 패턴 데이터(PTDATA3)를 변경하는 동작이 수행되는 시점은 제1 생성부(600)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점과 일치되어야 한다. 따라서, 컨트롤러(130)는, 제1 생성부(600)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점에 제1 메모리 장치(1501)의 제2 생성부(440)에서 제3 패턴 데이터(PTDATA3)의 값을 변경하는 동작이 수행될 수 있도록 한다. 이를 위해, 컨트롤러(130)는, 제1 생성부(600)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점에 별도의 커맨드(미도시) 및 변경정보(미도시)를 생성하여 제1 메모리 장치(1501)의 제2 생성부(640)로 전달하고, 제2 생성부(640)는 별도의 커맨드(미도싱) 및 변경정보(미도시)에 응답하여 제3 패턴 데이터(PTDATA3)의 값을 변경하게 된다. 예컨대, 컨트롤러(130)는, 제1 생성부(600)에서 제1 패턴 데이터(PTDATA1)의 값을 변경하는 동작이 수행되는 시점으로 정의된 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제1 패턴 데이터(PTDATA1)를 생성하기 전 예정된 시간 이내에서 별도의 커맨드(미도시) 및 변경정보(미도시)를 생성하여 제1 메모리 장치(1501)의 제2 생성부(640)로 전달함으로써, 제2 생성부(640)에서 제3 패턴 데이터(PTDATA3)의 값을 변경하는 동작이 수행되는 시점이 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제3 패턴 데이터(PTDATA3)을 생성하기 전 예정된 시간 이내가 될 수 있도록 한다.
참고로, 컨트롤러(130)에서 생성되는 별도의 커맨드(미도시)는, 도면에 직접적으로 도시되지 않았지만 커맨드를 전달하기 위한 경로를 통해 컨트롤러(130)에서 제1 메모리 장치(1501)의 제2 생성부(640)로 전달될 수 있다. 또한, 컨트롤러(130)에서 생성되는 변경정보(미도시)는, 도면에 직접적으로 도시되지 않았지만 어드레스를 전달하기 위한 경로를 통해 컨트롤러(130)에서 제1 메모리 장치(1501)의 제2 생성부(640)로 전달될 수 있다.
그리고, 제2 메모리 장치(1502)는, 제2 라이트 조정모드에서 컨트롤러(130)로부터 입력되는 제2 데이터 클록(DCLK2)를 기준으로 컨트롤러(130)로부터 입력되는 제2 패턴 데이터(PTDATA2)의 값을 판단하여 제2 메모리 장치(1502) 내부에서 생성되는 제4 패턴 데이터(PTDATA4)의 값과 비교한 결과에 따라 그 값이 결정되는 제2 비교정보(COMP_IF2)를 생성하여 컨트롤러(130)로 출력한다. 또한, 제2 메모리 장치(1502)는, 제2 리드 조정모드에서 설정된 위상 차이를 갖는 제4 패턴 데이터(PTDATA4) 및 제4 데이터 클록(DCLK4)를 생성하여 컨트롤러(130)로 출력한다.
좀 더 구체적으로, 제2 메모리 장치(1502)는, 제3 생성부(645), 및 제4 비교부(655)를 포함한다.
여기서, 제3 생성부(645)는, 제2 리드 조정모드 및 제2 라이트 조정모드에서 설정된 위상 차이를 갖는 제4 패턴 데이터(PTDATA4) 및 제4 데이터 클록(DCLK4)를 생성한다.
즉, 제3 생성부(645)는, 제2 리드 조정커맨드(RDTR_CMD2)에 응답하여 진입하는 제2 리드 조정모드 및 제2 라이트 조정커맨드(WTTR_CMD2)에 응답하여 진입하는 제2 라이트 조정모드에서 설정된 위상 차이를 갖는 상태로 고정된 제4 패턴 데이터(PTDATA4)와 제4 데이터 클록(DCLK4)를 생성한다. 이때, 설정된 위상 차이는, 제4 데이터 클록(DCLK4)의 에지(edge)가 제4 패턴 데이터(PTDATA4)의 데이터 윈도우(data window)의 한 가운데에 위치하는 형태가 되도록 하는 위상 차이를 의미한다. 따라서, 제4 데이터 클록(DCLK4)의 에지를 기준으로 제4 패턴 데이터(PTDATA4)의 값을 확인할 때, 확인된 값이 제4 패턴 데이터(PTDATA4)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제4 패턴 데이터(PTDATA4)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제4 데이터 클록(DCLK4)의 에지를 기준으로 제4 패턴 데이터(PTDATA4)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인될 수 있다.
참고로, 제3 생성부(645)에서 생성되는 제4 패턴 데이터(PTDATA4)의 값은 고정된 값이 아니다. 즉, 상기의 설명과 같이 제4 패턴 데이터(PTDATA4)가 '0 0 0 1 1 1 0 0 0 1 1 1'값을 갖도록 지정되는 것은 하나의 실시예일 뿐이며, 실제로는 얼마든지 다른 값을 갖는 형태로 지정될 수 있다.
그리고, 제4 비교부(655)는, 제2 라이트 조정모드에서 제4 데이터 클록(DCLK4)를 기준으로 판단된 제4 패턴 데이터(PTDATA4)의 값과 컨트롤러(130)로부터 입력되는 제2 데이터 클록(DCLK2)를 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값을 비교하고, 비교결과에 따라 제2 비교정보(COMP_IF2)의 값을 결정하여 생성한다.
즉, 제4 비교부(655)는, 제2 라이트 조정커맨드(WTTR_CMD2)에 응답하여 진입하는 제2 라이트 조정모드에서 제3 생성부(645)에서 생성되는 제4 데이터 클록(DCLK4)를 기준으로 제3 생성부(645)에서 생성되는 제4 패턴 데이터(PTDATA4)를 판단한 값과 컨트롤러(130)로부터 입력되는 제2 데이터 클록(DCLK2)를 기준으로 컨트롤러(130)로부터 입력되는 제2 패턴 데이터(PTDATA2)를 판단한 값을 비교하고, 비교결과에 따라 제2 비교정보(COMP_IF2)의 값을 결정한다.
이때, 전술한 제3 생성부(645)의 동작에서 설명하였듯이 제4 데이터 클록(DCLK4)의 에지를 기준으로 제4 패턴 데이터(PTDATA4)의 값을 확인할 때, 확인된 값이 제4 패턴 데이터(PTDATA4)에 지정된 가장 정확한 값이 확인될 수 있다. 예컨대, 제4 패턴 데이터(PTDATA4)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 제4 비교부(655)에서 제4 데이터 클록(DCLK4)의 에지를 기준으로 제4 패턴 데이터(PTDATA4)의 값을 확인하면, 확실하게 '0 0 0 1 1 1 0 0 0 1 1 1'값이 확인된다.
하지만, 컨트롤러(130)로부터 입력되는 제2 데이터 클록(DCLK2)과 제2 패턴 데이터(PTDATA2)는, 컨트롤러(130)에서 제2 메모리 장치(1502)로 전송되는 과정에서 예측 불가능한 여러 가지 환경적 이유로 인해 그 위상 차이가 어긋날 수 있다. 예컨대, 컨트롤러(130) 내부에서 제2 패턴 데이터(PTDATA2)로서 지정된 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이라고 가정할 때, 컨트롤러(130)에서 제2 메모리 장치(1502)로 전송되는 과정에서 제2 데이터 클록(DCLK2) 또는 제2 패턴 데이터(PTDATA2)의 위상이 가변하면, 제4 비교부(655)에서 컨트롤러(130)로부터 입력된 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다.
따라서, 제4 비교부(655)에서 제4 데이터 클록(DCLK4)의 에지를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 확인 값은 '0 0 0 1 1 1 0 0 0 1 1 1'인데, 제4 비교부(655)에서 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이므로, 서로 다른 값을 갖는 상태가 되며, 그에 따라 제4 비교부(655)는, '0'값을 갖는 제2 비교정보(COMP_IF2)를 출력할 수 있다.
만약, 제4 비교부(655)에서 컨트롤러(130)로부터 입력된 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값이 '0 0 0 1 1 1 0 0 0 1 1 1'이 되어, 제4 패턴 데이터(PTDATA4)의 확인 값과 동일해지면, 제4 비교부(655)는, '1'값을 갖는 제2 비교정보(COMP_IF2)를 출력할 수 있다.
이렇게, 제2 메모리 장치(1502) 내부의 제4 비교부(655)에서 출력되는 제2 비교정보(COMP_IF2)는, 전술한 설명과 같이 컨트롤러(130) 내부의 제1 생성부(600)로 전송되어 제1 생성부(600)에서 생성되는 제2 패턴 데이터(PTDATA2)와 제2 데이터 클록(DCLK2)의 위상 차이를 가변하는데 사용된다.
제1 생성부(600) 동작의 예시를 제4 비교부(655)의 동작과 연계하여 설명하면, 컨트롤러(130) 내부에서 제2 패턴 데이터(PTDATA2)로서 '0 0 0 1 1 1 0 0 0 1 1 1'값이 지정되었지만, 컨트롤러(130)에서 제2 메모리 장치(1502)로 전송되는 과정에서 제4 비교부(655)에 도달하는 제2 데이터 클록(DCLK2) 또는 제2 패턴 데이터(PTDATA2)의 위상이 가변하면서 제2 패턴 데이터(PTDATA2)의 확인 값이 '1 1 0 0 0 1 1 1 0 0 0 1'이 될 수 있다. 하지만, 제1 생성부(600)에서 컨트롤러(130)에서 제2 메모리 장치(1502)로 전송되는 과정에서 이뤄질 제2 데이터 클록(DCLK2) 또는 제2 패턴 데이터(PTDATA2)의 위상 가변정도를 미리 제1 생성부(600)에서 보상한 상태로 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)를 생성해주면, 제2 메모리 장치(1502)의 제4 비교부(655)에 전달되는 제2 패턴 데이터(PTDATA2)의 값이 다시 '0 0 0 1 1 1 0 0 0 1 1 1'로 돌아갈 수 있다.
여기서, 제1 생성부(600)에서 제2 데이터 클록(DCLK2)과 제2 패턴 데이터(PTDATA2)가 어느 정도의 위상 차이를 갖는 상태로 생성되어야 하는지를 알려줄 수 있는 정보가 제4 비교부(655)로부터 출력되는 제2 비교정보(COMP_IF2)이다. 이는, 전술한 제4 비교부(655)의 동작에서 설명한 바와 같이 제3 생성부(645)에서 제4 비교부(655)로 입력되는 제4 데이터 클록(DCLK4)의 에지를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 확인 값과 컨트롤러(130)로부터 제4 비교부(655)로 입력되는 제2 데이터 클록(DCLK2)의 에지를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 확인 값의 비교결과가 제2 비교정보(COMP_IF2)기 때문이다.
예컨대, 제4 비교부(655)는, 제4 데이터 클록(DCLK4)를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 값과 제2 데이터 클록(DCLK2)를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 값이 서로 다를 때'0'값을 갖는 제2 비교정보(COMP_IF2)를 출력하고, 서로 같을 때 '1'값을 갖는 제2 비교정보(COMP_IF2)를 출력한다. 따라서, 제1 생성부(600)에서는, '0'값을 갖는 제2 비교정보(COMP_IF2)에 응답하여 제2 데이터 클록(DCLK2)와 제2 패턴 데이터(PTDATA2)의 위상 차이를 가변시키고, '1'값을 갖는 제2 비교정보(COMP_IF2)에 응답하여 제2 데이터 클록(DCLK2)와 제2 패턴 데이터(PTDATA2)의 위상 차이를 가변시키지 않는 방식을 사용할 수 있다.
한편, 전술한 제1 비교부(610)의 동작 및 제4 비교부(655)의 동작에서 설명하였듯이 제2 데이터 클록(DCLK2)를 기준으로 하는 제2 패턴 데이터(PTDATA2)의 값과 제4 데이터 클록(DCLK4)를 기준으로 하는 제4 패턴 데이터(PTDATA4)의 값은 항상 비교 대상으로 사용된다. 따라서, 컨트롤러(130) 내부의 제1 생성부(600)에서 생성되는 제2 데이터 클록(DCLK2)를 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값과 제2 메모리 장치(1502) 내부의 제3 생성부(645)에서 생성되는 제4 데이터 클록(DCLK4)를 기준으로 판단된 제4 패턴 데이터(PTDATA4)의 값은 서로 같은 값을 갖는다.
이를 위해, 제1 생성부(600)에서 생성하는 제2 패턴 데이터(PTDATA2)의 값을 변경할 경우, 그에 대응하여 제3 생성부(645)에서 생성하는 제4 패턴 데이터(PTDATA4)의 값도 변경해줘야 한다.
이때, 제1 생성부(600)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 아무 때나 수행되면, 전술한 제2 비교부(615) 및 제4 비교부(655)의 동작에 영향을 미칠 수 있기 때문에 제1 생성부(600)에서 제2 패턴 데이터(PTDATA2)를 변경하는 동작이 수행되는 시점에 대한 정의가 필요하다. 예컨대, 컨트롤러(130)는, 제1 생성부(600)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 수행되는 시점을 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제2 패턴 데이터(PTDATA2)를 생성하기 전 예정된 시간 이내로 정의할 수 있다.
마찬가지로, 제3 생성부(645)에서 제4 패턴 데이터(PTDATA4)의 값을 변경하는 동작이 아무 때나 수행되면, 전술한 제2 비교부(615) 및 제4 비교부(655)의 동작에 영향을 미칠 수 있기 때문에 제3 생성부(645)에서 제4 패턴 데이터(PTDATA4)를 변경하는 동작이 수행되는 시점은 제1 생성부(600)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 수행되는 시점과 일치되어야 한다. 따라서, 컨트롤러(130)는, 제1 생성부(600)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 수행되는 시점에 제2 메모리 장치(1502)의 제2 생성부(440)에서 제4 패턴 데이터(PTDATA4)의 값을 변경하는 동작이 수행될 수 있도록 한다. 이를 위해, 컨트롤러(130)는, 제1 생성부(600)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 수행되는 시점에 별도의 커맨드(미도시) 및 변경정보(미도시)를 생성하여 제2 메모리 장치(1502)의 제3 생성부(645)로 전달하고, 제3 생성부(645)는 별도의 커맨드(미도싱) 및 변경정보(미도시)에 응답하여 제4 패턴 데이터(PTDATA4)의 값을 변경하게 된다. 예컨대, 컨트롤러(130)는, 제1 생성부(600)에서 제2 패턴 데이터(PTDATA2)의 값을 변경하는 동작이 수행되는 시점으로 정의된 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제2 패턴 데이터(PTDATA2)를 생성하기 전 예정된 시간 이내에서 별도의 커맨드(미도시) 및 변경정보(미도시)를 생성하여 제2 메모리 장치(1502)의 제3 생성부(645)로 전달함으로써, 제3 생성부(645)에서 제4 패턴 데이터(PTDATA4)의 값을 변경하는 동작이 수행되는 시점이 리드 조정모드 또는 라이트 조정모드에 진입한 후 첫 번째 제4 패턴 데이터(PTDATA4)를 생성하기 전 예정된 시간 이내가 될 수 있도록 한다.
참고로, 컨트롤러(130)에서 생성되는 별도의 커맨드(미도시)는, 도면에 직접적으로 도시되지 않았지만 커맨드를 전달하기 위한 경로를 통해 컨트롤러(130)에서 제2 메모리 장치(1502)의 제3 생성부(645)로 전달될 수 있다. 또한, 컨트롤러(130)에서 생성되는 변경정보(미도시)는, 도면에 직접적으로 도시되지 않았지만 어드레스를 전달하기 위한 경로를 통해 컨트롤러(130)에서 제2 메모리 장치(1502)의 제3 생성부(645)로 전달될 수 있다.
그리고, 컨트롤러(130)는, 전술한 제1 생성부(600)와 제1 비교부(610)와 제1 조정부(630)와 제2 비교부(615) 및 제2 조정부(635) 이외에 추가적으로 조정 커맨드 생성부(660)와 제1 판단부(670) 및 제2 판단부(675)를 더 포함한다.
여기서, 조정 커맨드 생성부(660)는, 제1 리드 조정모드의 진입을 제어하기 위한 제1 리드 조정커맨드(RDTR_CMD1)을 생성하고, 제1 라이트 조정모드의 진입을 제어하기 위한 제1 라이트 조정커맨드(WTTR_CMD1)을 생성하며, 제2 리드 조정모드의 진입을 제어하기 위한 제2 리드 조정커맨드(RDTR_CMD2)을 생성하고, 제2 라이트 조정모드의 진입을 제어하기 위한 제2 라이트 조정커맨드(WTTR_CMD2)을 생성한다. 즉, 조정 커맨드 생성부(660)는, 컨트롤러(130) 및 제1 메모리 장치(1501)가 어떤 시점에서 제1 리드 조정모드에 진입할지 또는 제1 라이트 조정모드에 진입할지를 제어하고, 컨트롤러(130) 및 제2 메모리 장치(1502)가 어떤 시점에서 제2 리드 조정모드에 진입할지 또는 제2 라이트 조정모드에 진입할지를 제어한다.
좀 더 구체적으로, 조정 커맨드 생성부(660)는, 부팅(booting) 동작 구간 중, 설정된 제1 시점에서 리드 조정구간에 진입하는 것에 응답하여 제1 리드 조정커맨드(RDTR_CMD1) 및 제2 리드 조정커맨드(RDTR_CMD2)를 생성하고 이어서 제1 비교부(610)의 출력신호(COMP_RS1)에 응답하여 추가로 제1 리드 조정커맨드(RDTR_CMD1)를 생성할지 여부를 선택 및 제2 비교부(615)의 출력신호(COMP_RS2)에 응답하여 추가로 제2 리드 조정커맨드(RDTR_CMD2)를 생성할지 여부를 선택한다. 즉, 조정 커맨드 생성부(660)는, 부팅 동작 구간 중 설정된 제1 시점이 되면, 리드 조정구간에 진입하게 되고, 그에 따라 제1 리드 조정커맨드(RDTR_CMD1) 및 제2 리드 조정커맨드(RDTR_CMD2)를 생성한다. 이렇게, 리드 조정구간에 진입하는 것에 응답하여 생성된 제1 리드 조정커맨드(RDTR_CMD1)에 의해 제1 비교부(610)의 비교결과(COMP_RS1)가 결정되고, 제2 리드 조정커맨드(RDTR_CMD2)에 의해 제2 비교부(615)의 비교결과(COMP_RS2)가 결정된다. 이렇게 결정된 제1 비교신호(COMP_RS1)에 응답하여 리드 조정구간에서 추가로 제1 리드 조정커맨드(RDTR_CMD1)를 생성할지 여부를 선택하게 되고, 제2 비교신호(COMP_RS)에 응답하여 리드 조정구간에서 추가로 제2 리드 조정커맨드(RDTR_CMD2)를 생성할지 여부를 선택하게 된다. 따라서, 제1 비교신호(COMP_RS1) 및 제2 비교신호(COMP_RS)에 따라서 더 이상 추가로 제1 리드 조정커맨드(RDTR_CMD1) 및 제2 리드 조정커맨드(RDTR_CMD2)를 생성할 필요가 없으면, 리드 조정구간에 탈출하게 되고, 부팅 동작 구간이 계속 이어져서 수행될 것이다.
또한, 조정 커맨드 생성부(660)는, 설정된 제2 시점에서 라이트 조정구간에 진입하는 것에 응답하여 제1 라이트 조정커맨드(WTTR_CMD1) 및 제2 라이트 조정커맨드(WTTR_CMD2)를 생성하고 이어서 제1 메모리 장치(1501) 내부의 제3 비교부(650)에서 출력되는 제1 비교정보(COMP_IF1)에 응답하여 추가로 제1 라이트 조정커맨드(WTTR_CMD1)를 생성할지 여부를 선택 및 제2 메모리 장치(1502) 내부의 제4 비교부(655)에서 출력되는 제2 비교정보(COMP_IF2)에 응답하여 추가로 제2 라이트 조정커맨드(WTTR_CMD2)를 생성할지 여부를 선택한다. 즉, 조정 커맨드 생성부(660)는, 부팅 동작 구간 중 설정된 제2 시점이 되면, 라이트 조정구간에 진입하게 되고, 그에 따라 제1 라이트 조정커맨드(WTTR_CMD1) 및 제2 라이트 조정커맨드(WTTR_CMD2)를 생성한다. 이렇게, 라이트 조정구간에 진입하는 것에 응답하여 생성된 제1 라이트 조정커맨드(WTTR_CMD1)에 의해 제3 비교부(650)의 비교결과(COMP_IF1)가 결정되고, 제2 라이트 조정커맨드(WTTR_CMD2)에 의해 제4 비교부(655)의 비교결과(COMP_IF2)가 결정된다. 이렇게 결정된 제1 비교정보(COMP_IF1)에 응답하여 라이트 조정구간에서 추가로 제1 라이트 조정커맨드(WTTR_CMD1)를 생성할지 여부를 선택하게 되고, 제2 비교정보(COMP_IF2)에 응답하여 라이트 조정구간에서 추가로 제2 라이트 조정커맨드(WTTR_CMD2)를 생성할지 여부를 선택하게 된다. 따라서, 제1 비교정보(COMP_IF1) 및 제2 비교정보(COMP_IF2)에 따라서 더 이상 추가로 제1 라이트 조정커맨드(WTTR_CMD1) 및 제2 라이트 조정커맨드(WTTR_CMD2)를 생성할 필요가 없으면, 라이트 조정구간에 탈출하게 되고, 부팅 동작 구간이 계속 이어져서 수행될 것이다.
여기서, 부팅 동작 구간은, 호스트(102)의 요청에 의해 메모리 시스템(110)이 부팅 동작을 수행하는 구간을 의미한다. 또한, 부팅 동작 구간 중 설정된 제1 시점은, 부팅 동작 구간 중에 리드 조정동작을 위해 메모리 시스템(110) 내부의 펌웨어(firmware)에서 미리 지정한 시점을 의미한다. 마찬가지로, 부팅 동작 구간 중 설정된 제2 시점은, 부팅 동작 구간 중에 라이트 조정동작을 위해 메모리 시스템(110) 내부의 펌웨어에서 미리 지정한 시점을 의미한다.
예컨대, 메모리 시스템(110)의 부팅 동작은, 퍼스트 부트(first boot)구간과 세컨트 부트(second boot)구간 및 커널 부트(kernel boot)구간을 포함할 수 있으며, 퍼스트 부트구간 중에는 리드 조정동작을 수행하기 위한 설정된 제1 시점이 존재하고, 세컨 부트구간 중에는 라이트 조정동작을 수행하기 위한 설정된 제2 시점이 존재할 수 있다.
그리고, 제1 판단부(670)는, 노말 동작 구간 중 제1 메모리 장치(1501)로부터 입력되는 데이터(NM_RDATA1)의 비트-플립(bit-flip) 개수가 설정된 기준을 넘어서는지 여부를 판단한다. 또한, 제2 판단부(675)는, 노말 동작 구간 중 제2 메모리 장치(1502)로부터 입력되는 데이터(NM_RDATA2)의 비트-플립(bit-flip) 개수가 설정된 기준을 넘어서는지 여부를 판단한다.
여기서, 노말 동작 구간은, 메모리 시스템(110)의 노말 동작, 즉, 호스트(102)로부터 라이트가 요청된 노말 데이터(미도시)를 제1 메모리 장치(1501) 또는 제2 메모리 장치(1502)에 저장하고, 호스트(102)로부터 리드가 요청된 노말 데이터(NM_RDATA1 or NM_RDATA2)를 제1 메모리 장치(1501) 또는 제2 메모리 장치(1502)로부터 리드하여 출력하는 동작이 수행되는 구간을 의미한다. 이때, 노말 동작 구간은, 제1 메모리 장치(1501)와 제2 메모리 장치(1502)에 동시에 적용될 수도 있고, 제1 메모리 장치(1501)가 노말 동작 구간일 때 제2 메모리 장치(1502)는 다른 동작 구간일 수 있으며, 제2 메모리 장치(1502)가 노말 동작 구간일 때 제1 메모리 장치(1501)는 다른 동작 구간일 수 있다. 물론, 메모리 시스템(110) 입장에서는 제1 메모리 장치(1501)와 제2 메모리 장치(1502) 중 어느 하나의 메모리 장치만 노말 동작 구간에 진입하더라도 노말 동작 구간에 진입한 상태라고 볼 수 있다.
이때, 제1 판단부(670)는, 제1 메모리 장치(1501)에서 리드되어 컨트롤러(130)로 입력되는 데이터(NM_RDATA1)에서 반대 값을 갖는 비트의 개수가 설정된 개수를 넘어서는 것으로 확인되는 경우 생성되는 제1 판단신호(MDTR_ON1)를 활성화시켜 출력한다. 반대로, 제1 판단부(670)는, 제1 메모리 장치(1501)에서 리드되어 컨트롤러(130)로 입력되는 데이터(NM_RDATA1)에서 반대 값을 갖는 비트의 개수가 설정된 개수를 넘어서지 않는 것으로 확인되는 경우 생성되는 제1 판단신호(MDTR_ON1)를 비활성화시켜 출력한다.
또한, 제2 판단부(675)는, 제2 메모리 장치(1502)에서 리드되어 컨트롤러(130)로 입력되는 데이터(NM_RDATA2)에서 반대 값을 갖는 비트의 개수가 설정된 개수를 넘어서는 것으로 확인되는 경우 생성되는 제2 판단신호(MDTR_ON2)를 활성화시켜 출력한다. 반대로, 제2 판단부(675)는, 제2 메모리 장치(1502)에서 리드되어 컨트롤러(130)로 입력되는 데이터(NM_RDATA2)에서 반대 값을 갖는 비트의 개수가 설정된 개수를 넘어서지 않는 것으로 확인되는 경우 생성되는 제2 판단신호(MDTR_ON2)를 비활성화시켜 출력한다.
한편, 조정 커맨드 생성부(660)는, 제1 판단부(670)의 판단결과(MDTR_ON1)에 따라 진입여부가 선택되는 제1 중간 조정구간에 진입하는 것에 응답하여 제1 리드 조정커맨드(RDTR_CMD1)을 생성하고 이어서 제1 비교부(610)의 출력신호(COMP_RS1)에 응답하여 추가로 제1 리드 조정커맨드(RDTR_CMD1)를 생성할지 여부를 선택한다. 또한, 조정 커맨드 생성부(660)는, 제1 판단부(670)의 판단결과(MDTR_ON1)에 따라 진입여부가 선택되는 제1 중간 조정구간에 진입하는 것에 응답하여 제1 라이트 조정커맨드(WTTR_CMD1)을 생성하고 이어서 제1 메모리 장치(1501) 내부의 제3 비교부(650)에서 출력되는 제1 비교정보(COMP_IF1)에 응답하여 추가로 제1 라이트 조정커맨드(WTTR_CMD1)를 생성할지 여부를 선택한다.
즉, 조정 커맨드 생성부(660)는, 제1 메모리 장치(1501)의 노말 동작 구간 중 제1 판단부(670)에서 출력되는 제1 판단신호(MDTR_ON1)가 활성화되면, 제1 중간 조정구간에 진입하게 되고, 그에 따라 제1 리드 조정커맨드(RDTR_CMD1) 및 제1 라이트 조정커맨드(WTTR_CMD1)을 생성한다. 이렇게, 제1 중간 조정구간의 진입에 응답하여 생성된 제1 리드 조정커맨드(RDTR_CMD1) 및 제1 라이트 조정커맨드(WTTR_CMD1)에 의해 제1 비교부(610)의 비교결과(COMP_RS1) 및 제3 비교부(650)의 비교결과(COMP_IF1)가 결정된다. 이렇게 결정된 제1 비교신호(COMP_RS1)에 응답하여 제1 중간 조정구간에서 추가로 제1 리드 조정커맨드(RDTR_CMD1)를 생성할지 여부를 선택하고, 이렇게 결정된 제1 비교정보(COMP_IF1)에 응답하여 제1 중간 조정구간에서 추가로 제1 라이트 조정커맨드(WTTR_CMD1)를 생성할지 여부를 선택하게 된다. 따라서, 제1 비교신호(COMP_RS1) 및 제1 비교정보(COMP_IF1)에 따라서 더 이상 추가로 제1 리드 조정커맨드(RDTR_CMD1) 및 제1 라이트 조정커맨드(WTTR_CMD1)를 생성할 필요가 없으면, 제1 중간 조정구간에서 탈출하게 되고, 제1 메모리 장치(1501)는 다시 노말 동작 구간에 진입하게 된다.
또한, 조정 커맨드 생성부(660)는, 제2 판단부(675)의 판단결과(MDTR_ON2)에 따라 진입여부가 선택되는 제2 중간 조정구간에 진입하는 것에 응답하여 제2 리드 조정커맨드(RDTR_CMD2)를 생성하고 이어서 제2 비교부(615)의 출력신호(COMP_RS2)에 응답하여 추가로 제2 리드 조정커맨드(RDTR_CMD2)를 생성할지 여부를 선택한다. 또한, 조정 커맨드 생성부(660)는, 제2 판단부(675)의 판단결과(MDTR_ON2)에 따라 진입여부가 선택되는 제2 중간 조정구간에 진입하는 것에 응답하여 제2 라이트 조정커맨드(WTTR_CMD2)를 생성하고 이어서 제2 메모리 장치(1502) 내부의 제4 비교부(655)에서 출력되는 제2 비교정보(COMP_IF2)에 응답하여 추가로 제2 라이트 조정커맨드(WTTR_CMD2)를 생성할지 여부를 선택한다.
즉, 조정 커맨드 생성부(660)는, 제2 메모리 장치(1502)의 노말 동작 구간 중 제2 판단부(675)에서 출력되는 제2 판단신호(MDTR_ON2)가 활성화되면, 제2 중간 조정구간에 진입하게 되고, 그에 따라 제2 리드 조정커맨드(RDTR_CMD2) 및 제2 라이트 조정커맨드(WTTR_CMD2)을 생성한다. 이렇게, 제2 중간 조정구간의 진입에 응답하여 생성된 제2 리드 조정커맨드(RDTR_CMD2) 및 제2 라이트 조정커맨드(WTTR_CMD2)에 의해 제2 비교부(615)의 비교결과(COMP_RS2) 및 제4 비교부(655)의 비교결과(COMP_IF2)가 결정된다. 이렇게 결정된 제2 비교신호(COMP_RS2)에 응답하여 제2 중간 조정구간에서 추가로 제2 리드 조정커맨드(RDTR_CMD2)를 생성할지 여부를 선택하고, 이렇게 결정된 제2 비교정보(COMP_IF2)에 응답하여 제2 중간 조정구간에서 추가로 제2 라이트 조정커맨드(WTTR_CMD2)를 생성할지 여부를 선택하게 된다. 따라서, 제2 비교신호(COMP_RS2) 및 제2 비교정보(COMP_IF2)에 따라서 더 이상 추가로 제2 리드 조정커맨드(RDTR_CMD2) 및 제2 라이트 조정커맨드(WTTR_CMD2)를 생성할 필요가 없으면, 제2 중간 조정구간에서 탈출하게 되고, 제2 메모리 장치(1502)는 다시 노말 동작 구간에 진입하게 된다.
그리고, 제1 판단부(670)는, 노말 동작 구간 중 제1 메모리 장치(1501)의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 조정 커맨드 생성부(660)의 제1 중간 조정구간 진입여부를 선택한다.
즉, 제1 판단부(670)는, 노말 동작 구간 중 호스트(102)로부터 제1 메모리 장치(1501)에 대한 데이터의 입/출력 요청이 존재하지 않는 상태인 유휴 상태가 설정된 시간 이상 유지되는지 여부를 확인한다.
확인결과 제1 메모리 장치(1501)가 아무런 동작도 수행하지 않는 구간이 설정된 시간이상 유지되는 경우, 제1 판단신호(MDTR_ON1)를 활성화시켜 출력시킴으로써 조정 커맨드 생성부(660)를 제1 중간 조정구간에 진입시킬 수 있다. 이렇게, 조정 커맨드 생성부(660)를 제1 중간 조정구간에 진입시키면, 전술한 설명과 같이 제1 리드 조정커맨드(RDTR_CMD1) 및 제1 라이트 조정커맨드(WTTR_CMD1)을 생성하여 제1 리드 조정동작 및 제1 라이트 조정동작을 수행하게 된다.
확인결과 제1 메모리 장치(1501)가 아무런 동작도 수행하지 않는 구간이 설정된 시간이상 유지되지 않는 경우, 제1 판단신호(MDTR_ON1)는 비활성된 상태를 유지할 것이고, 조정 커맨드 생성부(660)는, 아무런 동작도 수행하지 않을 것이다.
그리고, 제2 판단부(670)는, 노말 동작 구간 중 제2 메모리 장치(1502)의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 조정 커맨드 생성부(660)의 제2 중간 조정구간 진입여부를 선택한다.
즉, 제2 판단부(670)는, 노말 동작 구간 중 호스트(102)로부터 제2 메모리 장치(1502)에 대한 데이터의 입/출력 요청이 존재하지 않는 상태인 유휴 상태가 설정된 시간 이상 유지되는지 여부를 확인한다.
확인결과 제2 메모리 장치(1502)가 아무런 동작도 수행하지 않는 구간이 설정된 시간이상 유지되는 경우, 제2 판단신호(MDTR_ON2)를 활성화시켜 출력시킴으로써 조정 커맨드 생성부(660)를 제2 중간 조정구간에 진입시킬 수 있다. 이렇게, 조정 커맨드 생성부(660)를 제2 중간 조정구간에 진입시키면, 전술한 설명과 같이 제2 리드 조정커맨드(RDTR_CMD2) 및 제2 라이트 조정커맨드(WTTR_CMD2)을 생성하여 제2 리드 조정동작 및 제2 라이트 조정동작을 수행하게 된다.
확인결과 제2 메모리 장치(1502)가 아무런 동작도 수행하지 않는 구간이 설정된 시간이상 유지되지 않는 경우, 제2 판단신호(MDTR_ON2)는 비활성된 상태를 유지할 것이고, 조정 커맨드 생성부(660)는, 아무런 동작도 수행하지 않을 것이다.
도 4a를 참조하면, 전술한 컨트롤러(130) 및 제1 메모리 장치(1501) 또는 제2 메모리 장치(1502)에서 어떤 순서대로 제1 라이트 조정동작 또는 제2 라이트 조정동작을 수행하는지를 알 수 있다.
구체적으로, 컨트롤러(130)와 제1 메모리 장치(1501) 사이의 동작에 대해서 설명하면, 제1 라이트 조정모드(700)에 진입하는 것에 응답하여 제1 라이트 조정커맨드(WTTR_CMD1)가 생성된다(701).
제1 라이트 조정커맨드(WTTR_CMD1)에 응답하여 제1 메모리 장치(1501) 내부의 제2 생성부(640)에서 설정된 위상 차이를 갖는 제3 데이터 클록(DCLK3) 및 제3 패턴 데이터(PTDATA3)가 생성되어 컨트롤러(130)로 전송된다. 이때, 제3 데이터 클록(DCLK3) 및 제3 패턴 데이터(PTDATA3)는 제1 메모리 장치(1501)에서 컨트롤러(130)로 전송되는 과정에서 그 위상 차이가 가변될 것이다.
이렇게, 제3 데이터 클록(DCLK3) 및 제3 패턴 데이터(PTDATA3)는 제1 메모리 장치(1501)에서 컨트롤러(130)로 전송되면서 위상 차이가 가변된 상태로 제1 조정부(630)를 거쳐서 제1 비교부(610)로 입력된다. 이때, 제1 조정부(630)는, 제1 메모리 장치(1501)에서 컨트롤러(130)로 전송되는 과정에서 가변된 위상 차이를 보상해주기 위해 제3 데이터 클록(DCLK3)의 위상을 가변한 후, 제1 비교부(610)로 전달한다.
이때, 제1 라이트 조정모드(700)에 처음 진입하는 경우, 예컨대, 부팅 동작 구간에서 제1 라이트 조정모드(700)에 진입하는 경우에는, 메모리 시스템(110)의 펌웨어에 미리 지정되어 있는 위상의 가변량만큼 제1 조정부(630)에서 제3 데이터 클록(DCLK3)의 위상을 가변한 후, 제1 비교부(610)로 전달한다. 참고로, 펌웨어에 미리 지정되어 있는 위상의 가변량은, 메모리 시스템(110)을 설계 및 생산하는 과정에서 테스트를 통해 미리 확정할 수 있으며, 설계자의 선택에 따라 얼마든지 달라질 수 있다.
또한, 제1 라이트 조정모드(700)에 중간에 진입하는 경우, 예컨대, 노말 동작 구간 중 제1 중간 조정구간에 진입하는 것으로 인해 제1 라이트 조정모드(700)에 진입하는 경우에는, 노말 동작 구간에서 사용하던 위상의 가변량만큼 제1 조정부(630)에서 제3 데이터 클록(DCLK3)의 위상을 가변한 후, 제1 비교부(610)로 전달한다.
그리고, 제1 라이트 조정커맨드(WTTR_CMD1)에 응답하여 컨트롤러(130) 내부의 제1 생성부(600)에서 설정된 위상 차이를 갖는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 생성되어 제1 비교부(610)로 전달된다.
따라서, 제1 비교부(610)에서는, 제1 조정부(630)를 거쳐서 입력된 제3 데이터 클록(DCLK3)을 기준으로 판단된 제3 패턴 데이터(PTDATA3)의 값과, 제1 생성부(600)에서 생성된 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값을 비교한다(703).
제1 비교부(610)의 비교결과, 두 값이 서로 같은 상태가 되어 더 이상 라이트 조정동작을 수행할 필요가 없으면, 제1 비교신호(COMP_RS1)가 '1'값을 가지므로 제1 조정부(630)는 제3 데이터 클록(DCLK3)의 위상을 더 이상 가변시키지 않고, 동시에 조정 커맨드 생성부(660)에서 추가로 제1 라이트 조정커맨드(WTTR_CMD1)을 생성하지 않음으로서, 제1 라이트 조정모드에서 탈출, 즉, 라이트 조정동작을 완료하게 된다.
제1 비교부(610)의 비교결과, 두 값이 서로 다른 상태가 되어 추가적으로 라이트 조정동작을 수행할 필요가 있으면, 제1 비교신호(COMP_RS1)이 '0'값을 가지므로 제1 조정부(630)에서 제3 데이터 클록(DCLK3)의 위상을 가변시키고, 동시에 조정 커맨드 생성부(660)에서 추가로 제1 라이트 조정커맨드(WTTR_CMD1)을 생성함으로서, 제1 라이트 조정모드(700)의 동작(701, 702, 703)이 계속 이어지게 된다.
구체적으로, 컨트롤러(130)와 제2 메모리 장치(1502) 사이의 동작에 대해서 설명하면, 제2 라이트 조정모드(700)에 진입하는 것에 응답하여 제2 라이트 조정커맨드(WTTR_CMD2)가 생성된다(701).
제2 라이트 조정커맨드(WTTR_CMD2)에 응답하여 제2 메모리 장치(1502) 내부의 제3 생성부(645)에서 설정된 위상 차이를 갖는 제4 데이터 클록(DCLK4) 및 제4 패턴 데이터(PTDATA4)가 생성되어 컨트롤러(130)로 전송된다. 이때, 제4 데이터 클록(DCLK4) 및 제4 패턴 데이터(PTDATA4)는 제2 메모리 장치(1502)에서 컨트롤러(130)로 전송되는 과정에서 그 위상 차이가 가변될 것이다.
이렇게, 제4 데이터 클록(DCLK4) 및 제4 패턴 데이터(PTDATA4)는 제2 메모리 장치(1502)에서 컨트롤러(130)로 전송되면서 위상 차이가 가변된 상태로 제2 조정부(635)를 거쳐서 제2 비교부(615)로 입력된다. 이때, 제2 조정부(635)는, 제2 메모리 장치(1502)에서 컨트롤러(130)로 전송되는 과정에서 가변된 위상 차이를 보상해주기 위해 제4 데이터 클록(DCLK4)의 위상을 가변한 후, 제2 비교부(615)로 전달한다.
이때, 제2 라이트 조정모드(700)에 처음 진입하는 경우, 예컨대, 부팅 동작 구간에서 제2 라이트 조정모드(700)에 진입하는 경우에는, 메모리 시스템(110)의 펌웨어에 미리 지정되어 있는 위상의 가변량만큼 제2 조정부(635)에서 제4 데이터 클록(DCLK4)의 위상을 가변한 후, 제2 비교부(615)로 전달한다. 참고로, 펌웨어에 미리 지정되어 있는 위상의 가변량은, 메모리 시스템(110)을 설계 및 생산하는 과정에서 테스트를 통해 미리 확정할 수 있으며, 설계자의 선택에 따라 얼마든지 달라질 수 있다.
또한, 제2 라이트 조정모드(700)에 중간에 진입하는 경우, 예컨대, 노말 동작 구간 중 제2 중간 조정구간에 진입하는 것으로 인해 제2 라이트 조정모드(700)에 진입하는 경우에는, 노말 동작 구간에서 사용하던 위상의 가변량만큼 제2 조정부(635)에서 제4 데이터 클록(DCLK4)의 위상을 가변한 후, 제2 비교부(615)로 전달한다.
그리고, 제2 라이트 조정커맨드(WTTR_CMD2)에 응답하여 컨트롤러(130) 내부의 제1 생성부(600)에서 설정된 위상 차이를 갖는 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)가 생성되어 제2 비교부(615)로 전달된다.
따라서, 제2 비교부(615)에서는, 제2 조정부(635)를 거쳐서 입력된 제4 데이터 클록(DCLK4)를 기준으로 판단된 제4 패턴 데이터(PTDATA4)의 값과, 제1 생성부(600)에서 생성된 제2 데이터 클록(DCLK2)를 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값을 비교한다(703).
제2 비교부(615)의 비교결과, 두 값이 서로 같은 상태가 되어 더 이상 라이트 조정동작을 수행할 필요가 없으면, 제2 비교신호(COMP_RS2)가 '1'값을 가지므로 제2 조정부(635)는 제4 데이터 클록(DCLK4)의 위상을 더 이상 가변시키지 않고, 동시에 조정 커맨드 생성부(660)에서 추가로 제2 라이트 조정커맨드(WTTR_CMD2)를 생성하지 않음으로서, 제2 라이트 조정모드에서 탈출, 즉, 라이트 조정동작을 완료하게 된다.
제2 비교부(615)의 비교결과, 두 값이 서로 다른 상태가 되어 추가적으로 라이트 조정동작을 수행할 필요가 있으면, 제2 비교신호(COMP_RS2)가 '0'값을 가지므로 제2 조정부(635)에서 제4 데이터 클록(DCLK4)의 위상을 가변시키고, 동시에 조정 커맨드 생성부(660)에서 추가로 제2 라이트 조정커맨드(WTTR_CMD2)를 생성함으로서, 제2 라이트 조정모드(700)의 동작(701, 702, 703)이 계속 이어지게 된다.
도 4b를 참조하면, 전술한 컨트롤러(130) 및 제1 메모리 장치(1501) 또는 제2 메모리 장치(1502)에서 어떤 순서대로 제1 리드 조정동작 또는 제2 리드 조정동작을 수행하는지를 알 수 있다.
구체적으로, 컨트롤러(130)와 제1 메모리 장치(1501) 사이의 동작에 대해서 설명하면, 제1 리드 조정모드(710)에 진입하는 것에 응답하여 제1 리드 조정커맨드(RDTR_CMD1)가 생성된다(711).
제1 리드 조정커맨드(RDTR_CMD1)에 응답하여 컨트롤러(130) 내부의 제1 생성부(600)에서 제1 비교정보(COMP_IF1)에 따라 그 위상 차이가 조절될 수 있는 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 생성되어 제1 메모리 장치(1501)로 전송된다(712).
이때, 제1 리드 조정모드(710)에 처음 진입하는 경우, 예컨대, 부팅 동작 구간에서 제1 리드 조정모드(710)에 진입하는 경우에는, 메모리 시스템(110)의 펌웨어에 미리 지정되어 있는 위상 차이를 갖는 상태로 제1 생성부(600)에서 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 출력된다. 참고로, 펌웨어에 미리 지정되어 있는 위상 차이는, 메모리 시스템(110)을 설계 및 생산하는 과정에서 테스트를 통해 미리 확정할 수 있으며, 설계자의 선택에 따라 얼마든지 달라질 수 있다.
또한, 제1 리드 조정모드(710)에 중간에 진입하는 경우, 예컨대, 노말 동작 구간 중 제1 중간 조정구간에 진입하는 것으로 인해 제1 리드 조정모드(710)에 진입하는 경우에는, 노말 동작 구간에서 사용하던 위상 차이를 갖는 상태로 제1 생성부(600)에서 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)가 출력된다.
한편, 제1 생성부(600)에서 생성된 제1 데이터 클록(DCLK1) 및 제1 패턴 데이터(PTDATA1)는 컨트롤러(130)에서 제1 메모리 장치(1501)로 전송되는 과정에서 그 위상 차이가 가변될 것이다.
이렇게, 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1)는 컨트롤러(130)에서 제1 메모리 장치(1501)로 전송되면서 위상 차이가 가변된 상태로 제3 비교부(650)로 입력된다.
그리고, 제1 리드 조정커맨드(RDTR_CMD1)에 응답하여 제1 메모리 장치(1501) 내부의 제2 생성부(640)에서 설정된 위상 차이를 갖는 제3 데이터 클록(DCLK3) 및 제3 패턴 데이터(PTDATA3)가 생성되어 제3 비교부(650)로 전달된다.
따라서, 제3 비교부(650)에서는, 제2 생성부(640)에서 생성된 제3 데이터 클록(DCLK3)을 기준으로 판단된 제3 패턴 데이터(PTDATA3)의 값과, 컨트롤러(130)의 제1 생성부(600)에서 생성된 제1 데이터 클록(DCLK1)을 기준으로 판단된 제1 패턴 데이터(PTDATA1)의 값을 비교한다.
제3 비교부(650)의 비교결과, 두 값이 서로 같은 상태가 되어 더 이상 리드 조정동작을 수행할 필요가 없으면, 제1 비교정보(COMP_IF1)가 '1'값을 가지므로 컨트롤러(130)의 제1 생성부(600)는, 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1) 사이의 위상 차이를 더 이상 가변시키지 않고, 동시에 조정 커맨드 생성부(660)에서 추가로 제1 리드 조정커맨드(RDTR_CMD1)을 생성하지 않음으로서, 제1 리드 조정모드에서 탈출, 즉, 리드 조정동작을 완료하게 된다.
제3 비교부(650)의 비교결과, 두 값이 서로 다른 상태가 되어 추가적으로 리드 조정동작을 수행할 필요가 있으면, 제1 비교정보(COMP_IF1)가 '0'값을 가지므로 컨트롤러(130)의 제1 생성부(600)는, 제1 데이터 클록(DCLK1)과 제1 패턴 데이터(PTDATA1) 사이의 위상 차이를 가변시켜 생성하고, 동시에 조정 커맨드 생성부(660)에서 추가로 제1 리드 조정커맨드(RDTR_CMD1)를 생성함으로서, 제1 리드 조정모드(710)의 동작(711, 712, 713)이 계속 이어지게 된다.
구체적으로, 컨트롤러(130)와 제2 메모리 장치(1502) 사이의 동작에 대해서 설명하면, 제2 리드 조정모드(710)에 진입하는 것에 응답하여 제2 리드 조정커맨드(RDTR_CMD2)가 생성된다(711).
제2 리드 조정커맨드(RDTR_CMD2)에 응답하여 컨트롤러(130) 내부의 제1 생성부(600)에서 제2 비교정보(COMP_IF2)에 따라 그 위상 차이가 조절될 수 있는 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)가 생성되어 제2 메모리 장치(1502)로 전송된다(712).
이때, 제2 리드 조정모드(710)에 처음 진입하는 경우, 예컨대, 부팅 동작 구간에서 제2 리드 조정모드(710)에 진입하는 경우에는, 메모리 시스템(110)의 펌웨어에 미리 지정되어 있는 위상 차이를 갖는 상태로 제1 생성부(600)에서 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)가 출력된다. 참고로, 펌웨어에 미리 지정되어 있는 위상 차이는, 메모리 시스템(110)을 설계 및 생산하는 과정에서 테스트를 통해 미리 확정할 수 있으며, 설계자의 선택에 따라 얼마든지 달라질 수 있다.
또한, 제2 리드 조정모드(710)에 중간에 진입하는 경우, 예컨대, 노말 동작 구간 중 제2 중간 조정구간에 진입하는 것으로 인해 제2 리드 조정모드(710)에 진입하는 경우에는, 노말 동작 구간에서 사용하던 위상 차이를 갖는 상태로 제1 생성부(600)에서 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)가 출력된다.
한편, 제1 생성부(600)에서 생성된 제2 데이터 클록(DCLK2) 및 제2 패턴 데이터(PTDATA2)는 컨트롤러(130)에서 제2 메모리 장치(1502)로 전송되는 과정에서 그 위상 차이가 가변될 것이다.
이렇게, 제2 데이터 클록(DCLK2)와 제2 패턴 데이터(PTDATA2)는 컨트롤러(130)에서 제2 메모리 장치(1502)로 전송되면서 위상 차이가 가변된 상태로 제4 비교부(655)로 입력된다.
그리고, 제2 리드 조정커맨드(RDTR_CMD2)에 응답하여 제2 메모리 장치(1502) 내부의 제3 생성부(645)에서 설정된 위상 차이를 갖는 제4 데이터 클록(DCLK4) 및 제4 패턴 데이터(PTDATA4)가 생성되어 제4 비교부(655)로 전달된다.
따라서, 제4 비교부(655)에서는, 제3 생성부(645)에서 생성된 제4 데이터 클록(DCLK4)를 기준으로 판단된 제4 패턴 데이터(PTDATA4)의 값과, 컨트롤러(130)의 제1 생성부(600)에서 생성된 제2 데이터 클록(DCLK2)를 기준으로 판단된 제2 패턴 데이터(PTDATA2)의 값을 비교한다.
제4 비교부(655)의 비교결과, 두 값이 서로 같은 상태가 되어 더 이상 리드 조정동작을 수행할 필요가 없으면, 제2 비교정보(COMP_IF2)가 '1'값을 가지므로 컨트롤러(130)의 제1 생성부(600)는, 제2 데이터 클록(DCLK2)와 제2 패턴 데이터(PTDATA2) 사이의 위상 차이를 더 이상 가변시키지 않고, 동시에 조정 커맨드 생성부(660)에서 추가로 제2 리드 조정커맨드(RDTR_CMD2)를 생성하지 않음으로서, 제2 리드 조정모드에서 탈출, 즉, 리드 조정동작을 완료하게 된다.
제4 비교부(655)의 비교결과, 두 값이 서로 다른 상태가 되어 추가적으로 리드 조정동작을 수행할 필요가 있으면, 제2 비교정보(COMP_IF2)가 '0'값을 가지므로 컨트롤러(130)의 제1 생성부(600)는, 제2 데이터 클록(DCLK2)와 제2 패턴 데이터(PTDATA2) 사이의 위상 차이를 가변시켜 생성하고, 동시에 조정 커맨드 생성부(660)에서 추가로 제2 리드 조정커맨드(RDTR_CMD2)를 생성함으로서, 제2 리드 조정모드(710)의 동작(711, 712, 713)이 계속 이어지게 된다.
도 4c를 참조하면, 전술한 컨트롤러(130) 및 제1 메모리 장치(1501) 또는 제2 메모리 장치(1502)에서 어떻게 제1 중간 조정모드 또는 제2 중간 조정모드에 진입하여 동작하는지를 알 수 있다.
구체적으로, 노말 동작 구간(720)에서, 제1 메모리 장치(1501)의 노말 동작이 정상적으로 수행되는 구간(721)에서는, 제1 판단부(670)에서 제1 메모리 장치(1501)에서 컨트롤러(130)로 인가되는 리드 데이터(NM_RDATA1)의 비트 플립 개수를 확인한다(722).
제1 판단부(670)의 동작결과 리드 데이터(NM_RDATA1)의 비트 플립 개수가 설정된 개수를 넘어서는 경우, 제1 메모리 장치(1501)를 유휴 상태로 전환시킨다(723). 이때, 제1 메모리 장치(1501)의 유휴 상태 전환은, 제1 메모리 장치(1501)에서 처리 중이었던 동작을 끝낸 후 이뤄지는 방식이 될 것이다.
이렇게, 제1 판단부(670)의 동작에 따라 제1 메모리 장치(1501)이 유휴 상태로 전환되면, 그에 응답하여 제1 중간 조정모드에 진입하고, 제1 중간 조정모드에서는 앞서 설명된 제1 리드 조정모드(710) 및 제1 라이트 조정모드(700)에 동시에 진입하여 제1 리드 조정 동작 및 제1 라이트 조정 동작을 동시에 수행하게 된다.
그리고, 노말 동작 구간(720)에서, 제2 메모리 장치(1502)의 노말 동작이 정상적으로 수행되는 구간(721)에서는, 제2 판단부(675)에서 제2 메모리 장치(1502)에서 컨트롤러(130)로 인가되는 리드 데이터(NM_RDATA2)의 비트 플립 개수를 확인한다(722).
제2 판단부(675)의 동작결과 리드 데이터(NM_RDATA2)의 비트 플립 개수가 설정된 개수를 넘어서는 경우, 제2 메모리 장치(1502)를 유휴 상태로 전환시킨다(723). 이때, 제2 메모리 장치(1502)의 유휴 상태 전환은, 제2 메모리 장치(1502)에서 처리 중이었던 동작을 끝낸 후 이뤄지는 방식이 될 것이다.
이렇게, 제2 판단부(670)의 동작에 따라 제2 메모리 장치(1502)이 유휴 상태로 전환되면, 그에 응답하여 제2 중간 조정모드에 진입하고, 제2 중간 조정모드에서는 앞서 설명된 제2 리드 조정모드(710) 및 제2 라이트 조정모드(700)에 동시에 진입하여 제2 리드 조정 동작 및 제2 라이트 조정 동작을 동시에 수행하게 된다.
도 4d를 참조하면, 전술한 컨트롤러(130)와 제1 메모리 장치(1501) 및 제2 메모리 장치(1502)에서 진입하여 동작하는 제1 중간 조정모드 및 제2 중간 조정모드가 완전히 독립적으로 수행되는 것을 알 수 있다.
먼저, 전술한 도 4c에서 설명한 제1 메모리 장치(1501)의 노말 동작 구간과 제2 메모리 장치(1502)의 노말 동작 구간은 서로 겹쳐질 수 있다. 또한, 제1 메모리 장치(1501)로부터 리드되는 데이터(NM_RDATA1)의 비트 플립 개수를 확인하는 동작과, 제2 메모리 장치(1502)로부터 리드되는 데이터(NM_RDATA2의 비트 플립 개수를 확인하는 동작은 독립적으로 이뤄질 수 있다.
그리고, 제1 메모리 장치(1501)가 제1 중간 조정모드에 진입하여 제1 리드 조정모드(710) 및 제1 라이트 조정모드(700) 동작을 수행하는 구간(7201)과 제2 메모리 장치(1502)가 제2 중간 조정모드에 진입하여 제2 리드 조정모드(710) 및 제2 라이트 조정모드(700)를 수행하는 구간(7202)은 서로 겹쳐지지 않을 수 있다.
즉, 제1 메모리 장치(1501)가 제1 중간 조정모드에 진입하여 제1 리드 조정모드(710) 및 제1 라이트 조정모드(700) 동작을 수행하는 구간(7201)에서 제2 메모리 장치(1502)는 계속 노말 동작 구간에 진입해 있는 상태일 수 있다. 마찬가지로, 제2 메모리 장치(1502)가 제2 중간 조정모드에 진입하여 제2 리드 조정모드(710) 및 제2 라이트 조정모드(700)를 수행하는 구간(7202)에서 제1 메모리 장치(1501)는 계속 노말 동작 구간에 진입해 있는 상태일 수 있다. 물론, 경우에 따라 제1 메모리 장치(1501)가 제1 중간 조정모드에 진입하여 제1 리드 조정모드(710) 및 제1 라이트 조정모드(700) 동작을 수행하는 구간(7201)과 제2 메모리 장치(1502)가 제2 중간 조정모드에 진입하여 제2 리드 조정모드(710) 및 제2 라이트 조정모드(700)를 수행하는 구간(7202)이 겹쳐지는 것도 얼마든지 가능하다.
도 5는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 5는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 메모리 카드 시스템을 개략적으로 도시한 도면이다.
도 5를 참조하면, 메모리 카드 시스템(6100)은, 메모리 컨트롤러(6120), 메모리 장치(6130), 및 커넥터(6110)를 포함한다.
보다 구체적으로 설명하면, 메모리 컨트롤러(6120)는, 불휘발성 메모리로 구현된 메모리 장치(6130)와 연결되며, 메모리 장치(6130)를 액세스하도록 구현된다. 예컨대, 메모리 컨트롤러(6120)는, 메모리 장치(6130)의 리드, 라이트, 이레이즈, 및 백그라운드(background) 동작 등을 제어하도록 구현된다. 그리고, 메모리 컨트롤러(6120)는, 메모리 장치(6130) 및 호스트(Host) 사이에 인터페이스를 제공하도록 구현되며, 메모리 장치(6130)를 제어하기 위한 펌웨어(firmware)를 구동하도록 구현된다. 즉, 메모리 컨트롤러(6120)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6130)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
그에 따라, 메모리 컨트롤러(6120)는, 램(RAM: Random Access Memory), 프로세싱 유닛(processing unit), 호스트 인터페이스(host interface), 메모리 인터페이스(memory interface), 에러 정정부와 같은 구성 요소들을 포함할 수 있다.
아울러, 메모리 컨트롤러(6120)는, 커넥터(6110)를 통해 외부 장치, 예컨대 도 1에서 설명한 호스트(102)와 통신할 수 있다. 예컨대, 메모리 컨트롤러(6120)는, 도 1에서 설명한 바와 같이, USB(Universal Serial Bus), MMC(multimedia card), eMMC(embeded MMC), PCI(peripheral component interconnection), PCIe(PCI express), ATA(Advanced Technology Attachment), Serial-ATA, Parallel-ATA, SCSI(small computer small interface), ESDI(enhanced small disk interface), IDE(Integrated Drive Electronics), 파이어와이어(Firewire), UFS(Universal Flash Storage), WIFI, Bluetooth 등과 같은 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성될 수 있으며, 그에 따라 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
그리고, 메모리 장치(6130)는, 불휘발성 메모리로 구현, 예컨대 EPROM(Electrically Erasable and Programmable ROM), 낸드 플래시 메모리, 노어 플래시 메모리, PRAM(Phase-change RAM), ReRAM(Resistive RAM), FRAM(Ferroelectric RAM), STT-MRAM(Spin-Torque Magnetic RAM) 등과 같은 다양한 불휘발성 메모리 소자들로 구현될 수 있다.
아울러, 메모리 컨트롤러(6120) 및 메모리 장치(6130)는, 하나의 반도체 장치로 집적될 수 있으며, 일 예로 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 구성할 수 있으며, PC 카드(PCMCIA), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro, eMMC), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
도 6은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다.
도 6을 참조하면, 데이터 처리 시스템(6200)은, 적어도 하나의 불휘발성 메모리로 구현된 메모리 장치(6230), 및 메모리 장치(6230)를 제어하는 메모리 컨트롤러(6220)를 포함한다. 여기서, 도 6에 도시한 데이터 처리 시스템(6200)은, 도 1에서 설명한 바와 같이, 메모리 카드(CF, SD, microSD, 등), USB 저장 장치 등과 같은 저장 매체가 될 수 있으며, 메모리 장치(6230)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응되고, 메모리 컨트롤러(6220)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응될 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트(6210)의 요청에 응답하여 메모리 장치(6230)에 대한 리드, 라이트, 이레이즈 동작 등을 제어하며, 메모리 컨트롤러(6220)는 적어도 하나의 CPU(6221), 버퍼 메모리, 예컨대 RAM(6222), ECC 회로(6223), 호스트 인터페이스(6224), 및 메모리 인터페이스, 예컨대 NVM 인터페이스(6225)를 포함한다.
여기서, CPU(6221)는, 메모리 장치(6230)에 대한 전반적인 동작, 예컨대 읽기, 쓰기, 파일 시스템 관리, 배드 페이지 관리 등)을 제어할 수 있다. 그리고, RAM(6222)는, CPU(6221)의 제어에 따라 동작하며, 워크 메모리(work memory), 버퍼 메모리(buffer memory), 캐시 메모리(cache memory) 등으로 사용될 수 있다. 여기서, RAM(6222)이 워크 메모리로 사용되는 경우에, CPU(6221)에서 처리된 데이터가 임시 저장되며, RAM(6222)이 버퍼 메모리로 사용되는 경우에는, 호스트(6210)에서 메모리 장치(6230)로 또는 메모리 장치(6230)에서 호스트(6210)로 전송되는 데이터의 버퍼링을 위해 사용되며, RAM(6222)이 캐시 메모리로 사용되는 경우에는 저속의 메모리 장치(6230)가 고속으로 동작하도록 사용될 수 있다.
아울러, ECC 회로(6223)는, 도 1에서 설명한 컨트롤러(130)의 ECC 유닛(138)에 대응하며, 도 1에서 설명한 바와 같이, 메모리 장치(6230)로부터 수신된 데이터의 페일 비트(fail bit) 또는 에러 비트(error bit)를 정정하기 위한 에러 정정 코드(ECC: Error Correction Code)를 생성한다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로 제공되는 데이터의 에러 정정 인코딩을 수행하여, 패리티(parity) 비트가 부가된 데이터를 형성한다. 여기서, 패리티 비트는, 메모리 장치(6230)에 저장될 수 있다. 또한, ECC 회로(6223)는, 메모리 장치(6230)로부터 출력된 데이터에 대하여 에러 정정 디코딩을 수행할 수 있으며, 이때 ECC 회로(6223)는 패리티(parity)를 사용하여 에러를 정정할 수 있다. 예컨대, ECC 회로(6223)는, 도 1에서 설명한 바와 같이, LDPC code, BCH code, turbo code, 리드-솔로몬 코드, convolution code, RSC, TCM, BCM 등의 다양한 코디드 모듈레이션(coded modulation)을 사용하여 에러를 정정할 수 있다.
그리고, 메모리 컨트롤러(6220)는, 호스트 인터페이스(6224)를 통해 호스트(6210)와 데이터 등을 송수신하며, NVM 인터페이스(6225)를 통해 메모리 장치(6230)와 데이터 등을 송수신한다. 여기서, 호스트 인터페이스(6224)는, PATA 버스, SATA 버스, SCSI, USB, PCIe, 낸드 인터페이스 등을 통해 호스트(6210)와 연결될 수 있다. 또한, 메모리 컨트롤러(6220)는, 무선 통신 기능, 모바일 통신 규격으로 WiFi 또는 LTE(Long Term Evolution) 등이 구현되어, 외부 장치, 예컨대 호스트(6210) 또는 호스트(6210) 이외의 다른 외부 장치와 연결된 후, 데이터 등을 송수신할 수 있으며, 특히 다양한 통신 규격들 중 적어도 하나를 통해 외부 장치와 통신하도록 구성됨에 따라, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등에 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 적용될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 7은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 솔리드 스테이트 드라이브(SSD: Solid State Drive)를 개략적으로 도시한 도면이다.
도 7을 참조하면, SSD(6300)는, 복수의 불휘발성 메모리들을 포함하는 메모리 장치(6340) 및 컨트롤러(6320)를 포함한다. 여기서, 컨트롤러(6320)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6340)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6320)는, 복수의 채널들(CH1, CH2, CH3, …, CHi)을 통해 메모리 장치(6340)와 연결된다. 그리고, 컨트롤러(6320)는, 적어도 하나의 프로세서(6321), 버퍼 메모리(6325), ECC 회로(6322), 호스트 인터페이스(6324), 및 메모리 인터페이스, 예컨대 불휘발성 메모리 인터페이스(6326)를 포함한다.
여기서, 버퍼 메모리(6325)는, 호스트(6310)로부터 수신된 데이터 또는 메모리 장치(6340)에 포함된 복수의 플래시 메모리들(NVMs)로부터 수신된 데이터를 임시 저장하거나, 복수의 플래시 메모리들(NVMs)의 메타 데이터, 예컨대 매핑 테이블을 포함함 맵 데이터를 임시 저장한다. 또한, 버퍼 메모리(6325)는, DRAM, SDRAM, DDR SDRAM, LPDDR SDRAM, GRAM 등과 같은 휘발성 메모리 또는 FRAM, ReRAM, STT-MRAM, PRAM 등과 같은 불휘발성 메모리들로 구현될 수 있으며, 도 7에서는 설명의 편의를 위해 컨트롤러(6320) 내부에 존재하지만, 컨트롤러(6320) 외부에도 존재할 수 있다.
그리고, ECC 회로(6322)는, 프로그램 동작에서 메모리 장치(6340)로 프로그램될 데이터의 에러 정정 코드 값을 계산하고, 리드 동작에서 메모리 장치(6340)로부터 리드된 데이터를 에러 정정 코드 값에 근거로 하여 에러 정정 동작을 수행하며, 페일된 데이터의 복구 동작에서 메모리 장치(6340)로부터 복구된 데이터의 에러 정정 동작을 수행한다.
또한, 호스트 인터페이스(6324)는, 외부의 장치, 예컨대 호스트(6310)와 인터페이스 기능을 제공하며, 불휘발성 메모리 인터페이스(6326)는, 복수의 채널들을 통해 연결된 메모리 장치(6340)와 인터페이스 기능을 제공한다.
아울러, 도 1에서 설명한 메모리 시스템(110)이 적용된 SSD(6300)는, 복수개가 적용되어 데이터 처리 시스템, 예컨대 RAID(Redundant Array of Independent Disks) 시스템을 구현할 수 있으며, 이때 RAID 시스템에는, 복수의 SSD(6300)들과, 복수의 SSD(6300)들을 제어하는 RAID 컨트롤러가 포함될 수 있다. 여기서, RAID 컨트롤러는, 호스트(6310)로부터 라이트 커맨드를 수신하여, 프로그램 동작을 수행할 경우, 라이트 커맨드에 해당하는 데이터를, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 라이트 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로 출력할 수 있다. 또한, RAID 컨트롤러는, 호스트(6310)로부터 리드 커맨드를 수신하여 리드 동작을 수행할 경우, 복수의 RAID 레벨들, 즉 복수의 SSD(6300)들에서 호스트(6310)로부터 수신된 리드 커맨드의 RAID 레벨 정보에 상응하여, 적어도 하나의 메모리 시스템, 다시 말해 SSD(6300)을 선택한 후, 선택한 SSD(6300)로부터 데이터를 호스트(6310)로 제공할 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 8은 본 발명의 실시 예에 따른 메모리 시스템이 적용된 eMMC(embedded multimedia card)를 개략적으로 도시한 도면이다.
도 8을 참조하면, eMMC(6400)는, 적어도 하나의 낸드 플래시 메모리로 구현된 메모리 장치(6440), 및 컨트롤러(6430)를 포함한다. 여기서, 컨트롤러(6430)는, 도 1에서 설명한 메모리 시스템(110)에서의 컨트롤러(130)에 대응되며, 메모리 장치(6440)는, 도 1에서 설명한 메모리 시스템(110)에서의 메모리 장치(150)에 대응될 수 있다.
보다 구체적으로 설명하면, 컨트롤러(6430)는, 복수의 채널들을 통해, 메모리 장치(2100)와 연결된다. 그리고, 컨트롤러(6430)는, 적어도 하나의 코어(6432), 호스트 인터페이스(6431), 및 메모리 인터페이스, 예컨대 낸드 인터페이스(6433)를 포함한다.
여기서, 코어(6432)는, eMMC(6400)의 전반적인 동작을 제어하며, 호스트 인터페이스(6431)는, 컨트롤러(6430)와 호스트(6410) 간의 인터페이스 기능을 제공하며, 낸드 인터페이스(6433)는, 메모리 장치(6440)와 컨트롤러(6430) 간의 인터페이스 기능을 제공한다. 예컨대, 호스트 인터페이스(6431)는, 도 1에서 설명한 바와 같이, 병렬 인터페이스, 일 예로 MMC 인터페이스가 될 수 있으며, 아울러 직렬 인터페이스, 일 예로 UHS((Ultra High Speed)-Ⅰ/UHS-Ⅱ, UFS 인터페이스가 될 수 있다.
도 9 내지 도 12는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 9 내지 도 12는 본 발명의 실시 예에 따른 메모리 시스템이 적용된 UFS(Universal Flash Storage)를 개략적으로 도시한 도면이다.
도 9 내지 도 12를 참조하면, 각각의 UFS 시스템들(6500,6600,6700,6800)은, 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830)을 각각 포함할 수 있다. 여기서, 각각의 호스트(6510,6610,6710,6810)은, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등의 어플리케이션 프로세서가 될 수 있으며, 또한 각각의 UFS 장치들(6520,6620,6720,6820)은, 임베디드 UFS(Embedded UFS) 장치들이 되고, 아울러 각각의 UFS 카드들(6530,6630,6730,6830)은, 외부 임베디드 UFS(External Embedded UFS) 장치 또는 리무벌 UFS 카드(Removable UFS Card)가 될 수 있다.
또한, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, 각각 UFS 프로토콜을 통해 외부의 장치들, 예컨대 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신할 수 있으며, UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830)은, 도 1에서 설명한 메모리 시스템(110)으로 구현될 수 있다. 예컨대, 각 UFS 시스템들(6500,6600,6700,6800)에서, UFS 장치들(6520,6620,6720,6820)은, 도 6 내지 도 8에서 설명한 데이터 처리 시스템(6200), SSD(6300), 또는 eMMC(6400) 형태로 구현될 수 있으며, UFS 카드들(6530,6630,6730,6830)은, 도 5에서 설명한 메모리 카드 시스템(6100) 형태로 구현될 수 있다.
아울러, 각 UFS 시스템들(6500,6600,6700,6800)에서, 각각의 호스트들(6510,6610,6710,6810), UFS 장치들(6520,6620,6720,6820), 및 UFS 카드들(6530,6630,6730,6830) 간은, UFS(Universal Flash Storage) 인터페이스, 예컨대 MIPI(Mobile Industry Processor Interface)에서의 MIPI M-PHY 및 MIPI UniPro(Unified Protocol)을 통해 통신을 수행할 수 있으며, 아울러 UFS 장치들(6520,6620,6720,6820)과 UFS 카드들(6530,6630,6730,6830) 간은, UFS 프로토콜이 아닌 다른 프로토콜을 통해 통신할 수 있으며, 예컨대 다양한 카드 프로토콜, 일 예로 UFDs, MMC, SD(secure digital), mini SD, Micro SD 등을 통해 통신할 수 있다.
그리고, 도 9에 도시한 UFS 시스템(6500)에서, 호스트(6510), UFS 장치(6520), 및 UFS 카드(6530)에는, UniPro이 각각 존재하며, 호스트(6510)는, UFS 장치(6520) 및 UFS 카드(6530)와 각각 통신을 수행하기 위해, 스위칭(swtiching) 동작을 수행하며, 특히 호스트(6510)는, UniPro에서의 링크 레이어(Link Layer) 스위칭, 예컨대 L3 스위칭을 통해, UFS 장치(6520)와 통신을 수행하거나 또는 UFS 카드(6530)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 호스트(6510)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6510)에 각각 하나의 UFS 장치(6520) 및 UFS 카드(6530)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 호스트(6410)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6520)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
또한, 도 10에 도시한 UFS 시스템(6600)에서, 호스트(6610), UFS 장치(6620), 및 UFS 카드(6630)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6640), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6640)을 통해, 호스트(6610)는, UFS 장치(6620)와 통신을 수행하거나 또는 UFS 카드(6630)와 통신을 수행한다. 이때, UFS 장치(6520)와 UFS 카드(6530) 간은, 스위칭 모듈(6640)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6640)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 복수의 UFS 장치들과 UFS 카드들이, 스위칭 모듈(6640)에 병렬 형태 또는 스타 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이, UFS 장치(6620)에, 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
아울러, 도 11에 도시한 UFS 시스템(6700)에서, 호스트(6710), UFS 장치(6720), 및 UFS 카드(6730)에는, UniPro이 각각 존재하며, 스위칭 동작을 수행하는 스위칭 모듈(6740), 특히 UniPro에서의 링크 레이어 스위칭, 예컨대 L3 스위칭 동작을 수행하는 스위칭 모듈(6740)을 통해, 호스트(6710)는, UFS 장치(6720)와 통신을 수행하거나 또는 UFS 카드(6730)와 통신을 수행한다. 이때, UFS 장치(6720)와 UFS 카드(6730) 간은, 스위칭 모듈(6740)의 UniPro에서 링크 레이어 스위칭을 통해, 통신을 수행할 수도 있으며, 스위칭 모듈(6740)은, UFS 장치(6720)의 내부 또는 외부에서 UFS 장치(6720)와 하나의 모듈로 구현될 수 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 스위칭 모듈(6740)에 각각 하나의 UFS 장치(6620) 및 UFS 카드(6630)가 연결되는 것을 일 예로 하여 설명하였지만, 스위칭 모듈(6740)과 UFS 장치(6720)가 각각 구현된 복수의 모듈들이, 호스트(6710)에 병렬 형태 또는 스타 형태로 연결되거나, 각각의 모듈들 간이 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 또한 복수의 UFS 카드들이 스위칭 모듈(6740)에 병렬 형태 또는 스타 형태로 연결될 수도 있다.
그리고, 도 12에 도시한 UFS 시스템(6800)에서, 호스트(6810), UFS 장치(6820), 및 UFS 카드(6830)에는, M-PHY 및 UniPro이 각각 존재하며, UFS 장치(6820)는, 호스트(6810) 및 UFS 카드(6830)와 각각 통신을 수행하기 위해, 스위칭 동작을 수행하며, 특히 UFS 장치(6820)는, 호스트(6810)와의 통신을 위한 M-PHY 및 UniPro 모듈과, UFS 카드(6830)와의 통신을 위한 M-PHY 및 UniPro 모듈 간, 스위칭, 예컨대 타겟(Target) ID(identifier) 스위칭을 통해, 호스트(6810)와 통신을 수행하거나 또는 UFS 카드(6830)와 통신을 수행한다. 이때, 호스트(6810)와 UFS 카드(6530) 간은, UFS 장치(6820)의 M-PHY 및 UniPro 모듈 간 타겟 ID 스위칭을 통해, 통신을 수행할 수도 있다. 여기서, 본 발명의 실시 예에서는, 설명의 편의를 위해, 호스트(6810)에 하나의 UFS 장치(6820)가 연결되고, 또한 하나의 UFS 장치(6820)에 하나의 UFS 카드(6830)가 연결되는 것을 일 예로 하여 설명하였지만, 호스트(6810)에 복수의 UFS 장치들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있으며, 하나의 UFS 장치(6820)에 복수의 UFS 카드들이 병렬 형태 또는 스타 형태로 연결되거나 직렬 형태 또는 체인 형태로 연결될 수도 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템의 또 다른 일 예를 개략적으로 도시한 도면이다. 여기서, 도 13은 본 발명에 따른 메모리 시스템이 적용된 사용자 시스템을 개략적으로 도시한 도면이다.
도 13을 참조하면, 사용자 시스템(6900)은, 애플리케이션 프로세서(6930), 메모리 모듈(6920), 네트워크 모듈(6940), 스토리지 모듈(6950), 및 사용자 인터페이스(6910)를 포함한다.
보다 구체적으로 설명하면, 애플리케이션 프로세서(6930)는, 사용자 시스템(6900)에 포함된 구성 요소들, 운영 시스템(OS: Operating System)을 구동시키며, 일 예로 사용자 시스템(6900)에 포함된 구성 요소들을 제어하는 컨트롤러들, 인터페이스들, 그래픽 엔진 등을 포함할 수 있다. 여기서, 애플리케이션 프로세서(6930)는 시스템-온-칩(SoC: System-on-Chip)으로 제공될 수 있다.
그리고, 메모리 모듈(6920)은, 사용자 시스템(6900)의 메인 메모리, 동작 메모리, 버퍼 메모리, 또는 캐시 메모리로 동작할 수 있다. 여기서, 메모리 모듈(6920)은, DRAM, SDRAM, DDR SDRAM, DDR2 SDRAM, DDR3 SDRAM, LPDDR SDARM, LPDDR3 SDRAM, LPDDR3 SDRAM 등과 같은 휘발성 랜덤 액세스 메모리 또는 PRAM, ReRAM, MRAM, FRAM 등과 같은 불휘발성 랜덤 액세스 메모리를 포함할 수 있다. 예컨대, 애플리케이션 프로세서(6930) 및 메모리 모듈(6920)은, POP(Package on Package)를 기반으로 패키지화되어 실장될 수 있다.
또한, 네트워크 모듈(6940)은, 외부 장치들과 통신을 수행할 수 있다. 예를 들어, 네트워크 모듈(6940)은, 유선 통신을 지원할뿐만 아니라, CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), WCDMA(wideband CDMA), CDMA-2000, TDMA(Time Dvision Multiple Access), LTE(Long Term Evolution), Wimax, WLAN, UWB, 블루투스, WI-DI 등과 같은 다양한 무선 통신을 지원함으로써, 유선/무선 전자 기기들, 특히 모바일 전자 기기 등과 통신을 수행할 수 있으며, 그에 따라 본 발명의 실시 예에 따른 메모리 시스템 및 데이터 처리 시스템이 유선/무선 전자 기기들에 적용될 수 있다. 여기서, 네트워크 모듈(6940)은, 애플리케이션 프로세서(6930)에 포함될 수 있다.
아울러, 스토리지 모듈(6950)은, 데이터를 저장, 예컨대 애플리케이션 프로세서(6930)로부터 수신한 데이터를 저장한 후, 스토리지 모듈(6950)에 저장된 데이터를 애플리케이션 프로세서(6930)로 전송할 수 있다. 여기서, 스토리지 모듈(6950)은, PRAM(Phasechange RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), NAND flash, NOR flash, 3차원 구조의 NAND 플래시 등과 같은 불휘발성 반도체 메모리 소자 등으로 구현될 수 있으며, 또한 사용자 시스템(6900)의 메모리 카드, 외장형 드라이브 등과 같은 탈착식 저장 매체(removable drive)로 제공될 수 있다. 즉, 스토리지 모듈(6950)은, 도 1에서 설명한 메모리 시스템(110)에 대응될 수 있으며, 아울러 도 7 내지 도 12에서 설명한 SSD, eMMC, UFS로 구현될 수도 있다.
그리고, 사용자 인터페이스(6910)는, 애플리케이션 프로세서(6930)에 데이터 또는 명령어를 입력하거나 또는 외부 장치로 데이터를 출력하는 인터페이스들을 포함할 수 있다. 예컨대, 사용자 인터페이스(6910)는, 키보드, 키패드, 버튼, 터치 패널, 터치 스크린, 터치 패드, 터치 볼, 카메라, 마이크, 자이로스코프 센서, 진동 센서, 압전 소자 등과 같은 사용자 입력 인터페이스들을 포함할 수 있으며, 아울러 LCD(Liquid Crystal Display), OLED(Organic Light Emitting Diode) 표시 장치, AMOLED(Active Matrix OLED) 표시 장치, LED, 스피커, 모터 등과 같은 사용자 출력 인터페이스들을 포함할 수 있다.
또한, 본 발명의 실시 예에 따라 도 1에서 설명한 메모리 시스템(110)이, 사용자 시스템(6900)의 모바일 전자 기기에 적용될 경우, 어플리케이션 프로세서(6930)는, 모바일 전자 기기의 전반적인 동작을 제어하며, 네트워크 모듈(6940)은, 통신 모듈로서, 전술한 바와 같이 외부 장치와의 유선/무선 통신을 제어한다. 아울러, 사용자 인터페이스(6910)는, 모바일 전자 기기의 디스플레이/터치 모듈로 어플리케이션 프로세서(6930)에서 처리된 데이터를 디스플레이하거나, 터치 패널로부터 데이터를 입력 받도록 지원한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진자에게 있어 명백할 것이다.
500 : 제1 생성부 510 : 제1 비교부
530 : 제1 조정부 560 : 조정 커맨드 생성부
570 : 판단부 550 : 제2 비교부
540 : 제2 생성부
600 : 제1 생성부 610 : 제1 비교부
630 : 제1 조정부 660 : 조정 커맨드 생성부
670 : 판단부 650 : 제3 비교부
640 : 제2 생성부 615 : 제2 비교부
635 : 제2 조정부 655 : 제4 비교부
645 : 제3 생성부

Claims (20)

  1. 라이트 조정모드에서 입력되는 비교정보에 따라 그 위상 차이가 조절되는 제1 데이터 클록 및 제1 패턴 데이터를 생성하여 출력하고, 리드 조정모드에서 입력되는 제2 데이터 클록을 기준으로 입력되는 제2 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제1 패턴 데이터 값과 비교한 결과에 따라 상기 제2 데이터 클록의 위상을 조절하여 입력받는 컨트롤러; 및
    상기 라이트 조정모드에서 입력되는 상기 제1 데이터 클록을 기준으로 입력되는 상기 제1 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제2 패턴 데이터 값과 비교한 결과에 따라 그 값이 결정되는 상기 비교정보를 생성하여 출력하며, 상기 리드 조정모드에서 설정된 위상 차이를 갖는 상기 제2 패턴 데이터 및 상기 제2 데이터 클록을 생성하여 출력하는 메모리 장치
    를 포함하는 메모리 시스템.
  2. 제1항에 있어서,
    상기 컨트롤러는,
    상기 리드 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제1 패턴 데이터 및 상기 제1 데이터 클록을 생성하고, 상기 라이트 조정모드에서 상기 비교정보에 따라 그 위상 차이가 조절되는 상기 제1 데이터 클록 및 상기 제1 패턴 데이터를 생성하는 제1 생성부;
    상기 리드 조정모드에서 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 메모리 장치로부터 입력되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값을 비교하기 위한 제1 비교부; 및
    상기 리드 조정모드에서 상기 제1 비교부의 출력신호에 응답하여 상기 제2 데이터 클록의 위상을 조절하여 입력받음으로써, 상기 제2 데이터 클록과 상기 제2 패턴 데이터와의 위상 차이가 조절되어 입력되도록 하는 제1 조정부를 포함하는 메모리 시스템.
  3. 제2항에 있어서,
    상기 메모리 장치는,
    상기 리드 조정모드 및 상기 라이트 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제2 패턴 데이터 및 상기 제2 데이터 클록을 생성하는 제2 생성부; 및
    상기 라이트 조정모드에서 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값과 상기 컨트롤러로부터 입력되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값을 비교하고, 비교결과에 따라 상기 비교정보의 값을 결정하여 생성하는 제2 비교부를 포함하는 메모리 시스템.
  4. 제3항에 있어서,
    상기 컨트롤러 내부의 상기 제1 생성부에서 생성되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 메모리 장치 내부의 상기 제2 생성부에서 생성되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값은 서로 같은 값을 갖는 메모리 시스템.
  5. 제4항에 있어서,
    상기 컨트롤러는,
    상기 리드 조정모드의 진입을 제어하기 위한 리드 조정커맨드를 생성하고, 상기 라이트 조정모드의 진입을 제어하기 위한 라이트 조정커맨드를 생성하는 조정커맨드 생성부를 더 포함하는 메모리 시스템.
  6. 제5항에 있어서,
    상기 조정커맨드 생성부는,
    부팅(booting) 동작 구간 중, 설정된 제1 시점에서 리드 조정구간에 진입하는 것에 응답하여 상기 리드 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 리드 조정커맨드를 생성할지 여부를 선택하며, 설정된 제2 시점에서 라이트 조정구간에 진입하는 것에 응답하여 상기 라이트 조정커맨드를 생성하고 이어서 상기 비교정보에 응답하여 추가로 상기 라이트 조정커맨드를 생성할지 여부를 선택하는 메모리 시스템.
  7. 제5항에 있어서,
    상기 컨트롤러는,
    노말 동작 구간 중 상기 메모리 장치로부터 입력되는 데이터의 비트-플립(bit-flip) 개수가 설정된 기준을 넘어서는지 여부를 판단하기 위한 판단부를 더 포함하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 조정커맨드 생성부는,
    상기 노말 동작 구간 중, 상기 판단부의 출력신호에 따라 진입여부가 선택되는 중간 조정구간에 진입하는 것에 응답하여 상기 리드 조정커맨드 및 상기 라이트 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 리드 조정커맨드를 생성할지 여부를 선택하고, 상기 비교정보에 응답하여 추가로 상기 라이트 조정커맨드를 생성할지 여부를 선택하는 메모리 시스템.
  9. 제8항에 있어서,
    상기 판단부는,
    노말 동작 구간 중 상기 메모리 장치의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 상기 조정 커맨드 생성부의 상기 중간 조정구간에 진입여부를 선택하는 메모리 시스템.
  10. 제1 라이트 조정모드에서 입력되는 제1 비교정보에 따라 그 위상 차이가 조절되는 제1 데이터 클록 및 제1 패턴 데이터를 생성하여 출력하고, 제2 라이트 조정모드에서 입력되는 제2 비교정보에 따라 그 위상 차이가 조절되는 제2 데이터 클록 및 제2 패턴 데이터를 생성하여 출력하며, 제1 리드 조정모드에서 입력되는 제3 데이터 클록을 기준으로 입력되는 제3 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제1 패턴 데이터 값과 비교한 결과에 따라 상기 제3 데이터 클록의 위상을 조절하여 입력받고, 제2 리드 조정모드에서 입력되는 제4 데이터 클록을 기준으로 입력되는 제4 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제2 패턴 데이터 값과 비교한 결과에 따라 상기 제4 데이터 클록의 위상을 조절하여 입력받는 컨트롤러;
    상기 제1 라이트 조정모드에서 입력되는 상기 제1 데이터 클록을 기준으로 입력되는 상기 제1 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제3 패턴 데이터 값과 비교한 결과에 따라 그 값이 결정되는 상기 제1 비교정보를 생성하여 출력하며, 상기 제1 리드 조정모드에서 설정된 위상 차이를 갖는 상기 제3 패턴 데이터 및 상기 제3 데이터 클록을 생성하여 출력하는 제1 메모리 장치; 및
    상기 제2 라이트 조정모드에서 입력되는 상기 제2 데이터 클록을 기준으로 입력되는 상기 제2 패턴 데이터의 값을 판단하여 내부에서 생성되는 상기 제4 패턴 데이터 값과 비교한 결과에 따라 그 값이 결정되는 상기 제2 비교정보를 생성하여 출력하며, 상기 제2 리드 조정모드에서 설정된 위상 차이를 갖는 상기 제4 패턴 데이터 및 상기 제4 데이터 클록을 생성하여 출력하는 제2 메모리 장치를 포함하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 제1 리드 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제1 패턴 데이터 및 상기 제1 데이터 클록을 생성하고, 상기 제1 리드 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제2 패턴 데이터 및 상기 제2 데이터 클록을 생성하며, 상기 제1 라이트 조정모드에서 상기 제1 비교정보에 따라 그 위상 차이가 조절되는 상기 제1 데이터 클록 및 상기 제1 패턴 데이터를 생성하고, 상기 제2 라이트 조정모드에서 상기 제2 비교정보에 따라 그 위상 차이가 조절되는 상기 제2 데이터 클록 및 상기 제2 패턴 데이터를 생성하는 제1 생성부;
    상기 제1 리드 조정모드에서 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 메모리 장치로부터 입력되는 상기 제3 데이터 클록을 기준으로 판단된 상기 제3 패턴 데이터의 값을 비교하기 위한 제1 비교부;
    상기 제2 리드 조정모드에서 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값과 상기 메모리 장치로부터 입력되는 상기 제4 데이터 클록을 기준으로 판단된 상기 제4 패턴 데이터의 값을 비교하기 위한 제2 비교부;
    상기 제1 리드 조정모드에서 상기 제1 비교부의 출력신호에 응답하여 상기 제3 데이터 클록의 위상을 조절하여 입력받음으로써, 상기 제3 데이터 클록과 상기 제3 패턴 데이터와의 위상 차이가 조절되어 입력되도록 하는 제1 조정부; 및
    상기 제2 리드 조정모드에서 상기 제2 비교부의 출력신호에 응답하여 상기 제4 데이터 클록의 위상을 조절하여 입력받음으로써, 상기 제4 데이터 클록과 상기 제4 패턴 데이터와의 위창 차이가 조절되어 입력되도록 하는 제2 조정부를 포함하는 메모리 시스템.
  12. 제11항에 있어서,
    상기 제1 메모리 장치는,
    상기 제1 리드 조정모드 및 상기 제1 라이트 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제3 패턴 데이터 및 상기 제3 데이터 클록을 생성하는 제2 생성부; 및
    상기 제1 라이트 조정모드에서 상기 제3 데이터 클록을 기준으로 판단된 상기 제3 패턴 데이터의 값과 상기 컨트롤러로부터 입력되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값을 비교하고, 비교결과에 따라 상기 제1 비교정보의 값을 결정하여 생성하는 제3 비교부를 포함하는 메모리 시스템.
  13. 제12항에 있어서,
    상기 제2 메모리 장치는,
    상기 제2 리드 조정모드 및 상기 제2 라이트 조정모드에서 상기 설정된 위상 차이를 갖는 상기 제4 패턴 데이터 및 상기 제4 데이터 클록을 생성하는 제3 생성부; 및
    상기 제2 라이트 조정모드에서 상기 제4 데이터 클록을 기준으로 판단된 상기 제4 패턴 데이터의 값과 상기 컨트롤러로부터 입력되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값을 비교하고, 비교결과에 따라 상기 제2 비교정보의 값을 결정하여 생성하는 제4 비교부를 포함하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 컨트롤러 내부의 상기 제1 생성부에서 생성되는 상기 제1 데이터 클록을 기준으로 판단된 상기 제1 패턴 데이터의 값과 상기 제1 메모리 장치 내부의 상기 제2 생성부에서 생성되는 상기 제3 데이터 클록을 기준으로 판단된 상기 제3 패턴 데이터의 값은 서로 같은 값을 갖고,
    상기 컨트롤러 내부의 상기 제1 생성부에서 생성되는 상기 제2 데이터 클록을 기준으로 판단된 상기 제2 패턴 데이터의 값과 상기 제2 메모리 장치 내부의 상기 제3 생성부에서 생성되는 상기 제4 데이터 클록을 기준으로 판단된 상기 제4 패턴 데이터의 값은 서로 같은 값을 갖는 메모리 시스템.
  15. 제14항에 있어서,
    상기 컨트롤러는,
    상기 제1 리드 조정모드의 진입을 제어하기 위한 제1 리드 조정커맨드를 생성하고, 상기 제2 리드 조정모드의 진입을 제어하기 위한 제2 리드 조정커맨드를 생성하며,
    상기 제1 라이트 조정모드의 진입을 제어하기 위한 제1 라이트 조정커맨드를 생성하고, 상기 제2 라이트 조정모드의 진입을 제어하기 위한 제2 라이트 조정커맨드를 생성하는 조정커맨드 생성부를 더 포함하는 메모리 시스템.
  16. 제15항에 있어서,
    상기 조정커맨드 생성부는,
    부팅(booting) 동작 구간 중, 설정된 제1 시점에서 리드 조정구간에 진입하는 것에 응답하여 상기 제1 및 제2 리드 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 제1 리드 조정커맨드를 생성할지 여부를 선택 및 상기 제2 비교부의 출력신호에 응답하여 추가로 상기 제2 리드 조정커맨드를 생성할지 여부를 선택하며,
    설정된 제2 시점에서 라이트 조정구간에 진입하는 것에 응답하여 상기 제1 및 제2 라이트 조정커맨드를 생성하고 이어서 상기 제1 비교정보에 응답하여 상기 제1 라이트 조정커맨드를 추가로 생성할지 여부를 선택 및 상기 제2 비교정보에 응답하여 추가로 상기 제2 라이트 조정커맨드를 생성할지 여부를 선택하는 메모리 시스템.
  17. 제15항에 있어서,
    상기 컨트롤러는,
    노말 동작 구간 중 상기 제1 메모리 장치로부터 입력되는 데이터의 비트-플립(bit-flip) 개수가 설정된 기준을 넘어서는지 여부를 판단하기 위한 제1 판단부; 및
    노말 동작 구간 중 상기 제2 메모리 장치로부터 입력되는 데이터의 비트-플립 개수가 설정된 기준을 넘어서는지 여부를 판단하기 위한 제2 판단부를 더 포함하는 메모리 시스템.
  18. 제17항에 있어서,
    상기 조정커맨드 생성부는,
    상기 노말 동작 구간 중, 상기 제1 판단부의 출력신호 따라 진입여부가 선택되는 제1 중간 조정구간에 진입하는 것에 응답하여 상기 제1 리드 조정커맨드 및 상기 제1 라이트 조정커맨드를 생성하고 이어서 상기 제1 비교부의 출력신호에 응답하여 추가로 상기 제1 리드 조정커맨드를 생성할지 여부를 선택 및 상기 제1 비교정보에 응답하여 추가로 상기 제1 라이트 조정커맨드를 생성할지 여부를 선택하며,
    상기 제2 판단부의 출력신호에 따라 진입여부가 선택되는 제2 중간 조정구간에 진입하는 것에 응답하여 상기 제2 리드 조정커맨드 및 상기 제2 라이트 조정커맨드를 생성하고 이어서 상기 제2 비교부의 출력신호 응답하여 추가로 상기 제2 리드 조정커맨드를 생성할지 여부를 선택 및 상기 제2 비교정보에 응답하여 추가로 상기 제2 라이트 커맨드를 생성할지 여부를 선택하는 메모리 시스템.
  19. 제18항에 있어서,
    상기 제1 판단부는, 노말 동작 구간 중 상기 제1 메모리 장치의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 상기 조정 커맨드 생성부의 상기 제1 중간 조정구간에 진입여부를 선택하며,
    상기 제2 판단부는, 노말 동작 구간 중 상기 제2 메모리 장치의 유휴(idle) 상태가 설정된 시간 이상 유지되는지 여부를 확인하고, 확인결과에 따라 상기 조정 커맨드 생성부의 상기 제2 중간 조정구간에 진입여부를 선택하는 메모리 시스템.
  20. 메모리 장치 및 상기 메모리 장치의 동작을 제어하기 위한 컨트롤러를 포함하는 메모리 시스템의 동작방법에 있어서,
    제1 및 제2 조정모드에서 상기 메모리 장치 내부에서 설정된 위상 차이를 갖는 메모리 패턴 데이터 및 메모리 데이터 클록을 생성하는 단계;
    상기 제2 조정모드에서 상기 컨트롤러 내부에서 설정된 위상 차이를 갖는 컨트롤러 패턴 데이터 및 컨트롤러 데이터 클록을 생성하는 단계;
    상기 제1 조정모드에서 상기 메모리 장치에서 상기 컨트롤러로 전송되는 비교정보에 따라 그 위상차이가 조절되는 상기 컨트롤러 데이터 클록 및 상기 컨트롤러 패턴 데이터를 상기 컨트롤러에서 생성하여 상기 메모리 장치로 전송하는 제1 전송단계;
    상기 제1 조정모드에서 상기 제1 전송단계 이후 상기 컨트롤러에서 상기 메모리 장치로 전송되는 상기 컨트롤러 데이터 클록을 기준으로 상기 컨트롤러 패턴 데이터의 값을 상기 메모리 장치 내부에서 판단하고, 판단된 값을 상기 메모리 장치 내부에서 상기 메모리 패턴 데이터의 값과 비교한 결과에 따라 상기 비교신호를 생성하여 상기 컨트롤러 전송하는 제3 전송단계; 및
    상기 제2 조정모드에서 상기 메모리 장치에서 상기 컨트롤러로 전송되는 상기 메모리 데이터 클록을 기준으로 상기 메모리 패턴 데이터의 값을 상기 컨트롤러 내부에서 판단하고, 판단된 값을 상기 컨트롤러 내부에서 상기 컨트롤러 패턴 데이터 값과 비교한 결과에 따라 상기 메모리 장치에서 상기 컨트롤러로 전송되는 상기 메모리 데이터 클록의 위상을 상기 컨트롤러 내부에서 조절하여 입력받는 단계
    를 포함하는 메모리 시스템의 동작방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10522204B1 (en) * 2018-11-07 2019-12-31 Realtek Semiconductor Corporation Memory signal phase difference calibration circuit and method
CN111552661A (zh) * 2020-04-28 2020-08-18 合肥芯碁微电子装备股份有限公司 测试数据传输稳定性的方法和光刻设备
KR20220019321A (ko) * 2020-08-10 2022-02-17 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
KR20220059981A (ko) * 2020-11-02 2022-05-11 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
EP4123648A1 (en) * 2021-07-21 2023-01-25 Samsung Electronics Co., Ltd. Memory device, a memory system and an operating method of the memory device

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110111223A (ko) * 2010-04-02 2011-10-10 삼성전자주식회사 클럭 신호의 위상 튜닝 방법 및 이를 이용하는 메모리 컨트롤러 및 메모리 시스템
US8565033B1 (en) * 2011-05-31 2013-10-22 Altera Corporation Methods for calibrating memory interface circuitry
US20130346721A1 (en) * 2011-04-22 2013-12-26 Rambus Inc. Memory components and controllers that calibrate multiphase synchronous timing references
KR20140130496A (ko) * 2007-12-21 2014-11-10 램버스 인코포레이티드 메모리 시스템 내 기록 타이밍을 교정하기 위한 방법 및 장치

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6029250A (en) * 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
DE60237301D1 (de) * 2001-10-22 2010-09-23 Rambus Inc Phaseneinstellvorrichtung und verfahren für ein speicherbaustein-signalisierungssystem
KR101206503B1 (ko) * 2006-06-30 2012-11-29 삼성전자주식회사 스큐 제거 회로 및 그에 의한 스큐 제거 방법
US8122275B2 (en) * 2006-08-24 2012-02-21 Altera Corporation Write-leveling implementation in programmable logic devices
WO2008130878A2 (en) * 2007-04-19 2008-10-30 Rambus Inc. Techniques for improved timing control of memory devices
WO2008130703A2 (en) * 2007-04-19 2008-10-30 Rambus, Inc. Clock synchronization in a memory system
US8264906B2 (en) * 2007-05-29 2012-09-11 Rambus Inc. Adjusting clock error across a circuit interface
US8139430B2 (en) * 2008-07-01 2012-03-20 International Business Machines Corporation Power-on initialization and test for a cascade interconnect memory system
CN101446841B (zh) * 2008-12-01 2011-05-04 炬才微电子（深圳）有限公司 确定存储器控制器时钟校准值的方法及系统
KR101006088B1 (ko) * 2009-06-04 2011-01-06 주식회사 하이닉스반도체 데이터 전달의 신뢰성을 보장하기 위한 반도체 메모리 장치 및 이를 포함하는 반도체 시스템
US8631266B2 (en) * 2010-04-02 2014-01-14 Samsung Electronics Co., Ltd. Semiconductor memory device and method of controlling the same
US9665507B2 (en) * 2010-07-22 2017-05-30 Rambus Inc. Protocol including a command-specified timing reference signal
WO2012027080A1 (en) * 2010-08-25 2012-03-01 Rambus Inc. Memory controller with fast reacquisition of read timing to support rank switching
KR101791456B1 (ko) * 2010-10-11 2017-11-21 삼성전자주식회사 라이트 트레이닝 방법 및 이를 수행하는 반도체 장치
US8760945B2 (en) * 2011-03-28 2014-06-24 Samsung Electronics Co., Ltd. Memory devices, systems and methods employing command/address calibration
US9123408B2 (en) * 2013-05-24 2015-09-01 Qualcomm Incorporated Low latency synchronization scheme for mesochronous DDR system
KR102118214B1 (ko) 2013-08-16 2020-06-02 에스케이하이닉스 주식회사 반도체 장치 및 반도체 시스템
US9613665B2 (en) * 2014-03-06 2017-04-04 Mediatek Inc. Method for performing memory interface control of an electronic device, and associated apparatus
US9811273B1 (en) * 2014-12-23 2017-11-07 Cadence Design Systems, Inc. System and method for reliable high-speed data transfer in multiple data rate nonvolatile memory
US9959918B2 (en) * 2015-10-20 2018-05-01 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140130496A (ko) * 2007-12-21 2014-11-10 램버스 인코포레이티드 메모리 시스템 내 기록 타이밍을 교정하기 위한 방법 및 장치
KR20110111223A (ko) * 2010-04-02 2011-10-10 삼성전자주식회사 클럭 신호의 위상 튜닝 방법 및 이를 이용하는 메모리 컨트롤러 및 메모리 시스템
US20130346721A1 (en) * 2011-04-22 2013-12-26 Rambus Inc. Memory components and controllers that calibrate multiphase synchronous timing references
US8565033B1 (en) * 2011-05-31 2013-10-22 Altera Corporation Methods for calibrating memory interface circuitry

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