TW201839764A - 記憶體系統 - Google Patents

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Abstract

一種記憶體系統，其包括：控制器，其適於：產生具有第一相位差的第一資料時脈和第一模式資料，在寫入校正模式下，根據第二資訊校正第一相位差，在讀取校正模式下，根據第一時脈和第二時脈檢測第一模式資料的第一值和第二模式資料的第二值，根據第一值和第二值的比較產生第一資訊，透過根據第一資訊校正由記憶體裝置產生的第二相位差來進行接收；以及記憶體裝置，其適於：產生具有第二相位差的第二時脈和第二模式資料，在寫入校正模式下，根據第一時脈和第二時脈檢測第一模式資料的第一值和第二模式資料的第二值，根據第一值和第二值的比較產生第二資訊。

Description

記憶體系統
示例性實施例係關於一種記憶體系統，且更特別地，關於一種支援資料時脈校正操作的記憶體系統。
電腦環境範例已經轉變至可隨時隨地使用的普及計算系統。由於該事實，諸如例如行動電話、數位相機和筆記型電腦的可擕式電子裝置的使用已經快速增長。這些可擕式電子裝置通常使用具有用於儲存資料的一個或多個記憶體裝置的記憶體系統。記憶體系統可以作為可擕式電子裝置的主儲存裝置或輔助儲存裝置。
因為記憶體系統不具有移動部件，所以它們提供優良的穩定性、耐久性、高資訊存取速度和低功耗。具有這種優點的記憶體系統的示例包括通用序列匯流排（USB）記憶體裝置、具有各種介面的儲存卡和固態硬碟（SSD）。
本申請要求於2017年4月21日向韓國智慧財產權局提交的申請號為10-2017-0051359的韓國專利申請的優先權，該公開的全部內容透過引用而併入本文。
各個實施例係關於一種能夠執行資料時脈校正操作的記憶體系統。
在本發明的實施例中，記憶體系統的目的在減少資料時脈校正操作中的韌體干預。
本發明的實施例係關於一種記憶體系統，可以包括：控制器，其適於：產生具有第一相位差的第一資料時脈和第一模式資料，在寫入校正模式下，根據第二比較資訊校正第一相位差，在讀取校正模式下，根據第一資料時脈檢測第一模式資料的第一值，以及根據第二資料時脈檢測第二模式資料的第二值，在讀取校正模式下，比較在讀取校正模式中檢測到的第一值和第二值，並且在讀取校正模式下，根據在讀取校正模式中檢測到的第一值和第二值的比較結果，產生第一比較資訊，以及在讀取校正模式下，透過根據第一比較資訊校正由記憶體裝置產生的第二相位差來接收；以及記憶體裝置，其適於：產生具有第二相位差的第二資料時脈和第二模式資料，在寫入校正模式下，根據第一資料時脈檢測第一模式資料的第一值，以及根據第二資料時脈檢測第二模式資料的第二值，在寫入校正模式下，比較在寫入校正模式中檢測到的第一值和第二值，並且在寫入校正模式下，根據在寫入校正模式中檢測到的第一值和第二值的比較結果，產生第二比較資訊。
控制器可以包括：第一產生單元，其適於：產生第一資料時脈和第一模式資料，並且在寫入校正模式下根據第二比較資訊校正第一相位差；第一比較單元，其適於：在讀取校正模式中下檢測第一值和第二值，在讀取校正模式下比較在讀取校正模式中檢測到的第一值和第二值，並且在讀取校正模式中產生第一比較資訊；以及第一校正單元，其適於：在讀取校正模式下透過校正第二相位差來接收。
記憶體裝置可以包括：第二產生單元，其適於產生第二資料時脈和第二模式資料；以及第二比較單元，其適於：在寫入校正模式下檢測第一值和第二值，在寫入校正模式下比較在寫入校正模式中檢測到的第一值和第二值，並且在寫入校正模式下產生第二比較資訊。
由控制器產生的第一模式資料可以與由記憶體裝置產生的第二模式資料相同。
控制器可以進一步包括校正指令產生單元，其適於透過分別產生讀取校正指令和寫入校正指令來控制讀取校正模式和寫入校正模式的啟動。
在啟動操作時段期間，校正指令產生單元可以回應於在第一預定時間點進入的讀取校正時段來產生讀取校正指令，接著回應於第一比較單元的輸出訊號選擇是否另外地產生讀取校正指令，並且可以回應於在第二預定時間點進入的寫入校正時段來產生寫入校正指令，接著回應於比較資訊選擇是否另外地產生寫入校正指令。
控制器可以進一步包括確定單元，其適於在正常操作時段中基於從記憶體裝置讀取的正常資料的位元翻轉的數量，來控制校正指令產生單元以產生讀取校正指令和寫入校正指令。
在正常操作時段期間，校正指令產生單元可以回應於進入的中間校正時段來產生讀取校正指令和寫入校正指令，其中，根據確定單元的輸出訊號選擇是否進入該中間校正時段，接著可以回應於第一比較單元的輸出訊號選擇是否另外地產生讀取校正指令，並且可以回應於比較資訊來選擇是否另外地產生寫入校正指令。
在正常操作時段期間，確定單元可以檢查記憶體裝置的閒置狀態是否保持至少預定時間，並且可以根據檢查結果來選擇校正指令產生單元是否將進入中間校正時段。
在實施例中，記憶體系統可以包括：控制器，其適於：在第一寫入校正模式下，產生並輸出第一資料時脈和第一模式資料，其中根據輸入到控制器中的第一比較資訊對第一資料時脈和第一模式資料的相位差進行校正；在第二寫入校正模式下，產生並輸出第二資料時脈和第二模式資料，其中根據輸入到控制器中的第二比較資訊對第二資料時脈和第二模式資料的相位差進行校正；在第一讀取校正模式下，基於輸入到控制器的第三資料時脈來確定輸入到控制器的第三模式資料的值，並且透過根據將第三模式資料的值和在控制器中產生的第一模式資料的值進行比較的結果來校正第三資料時脈的相位來接收第三資料時脈；並且在第二讀取校正模式下，基於輸入到控制器的第四資料時脈來確定輸入到控制器的第四模式資料的值，並且透過根據將第四模式資料的值和在控制器中產生的第二模式資料的值進行比較的結果來校正第四資料時脈的相位來接收第四資料時脈；第一記憶體裝置，其適於：在第一寫入校正模式下，基於輸入到第一記憶體裝置的第一資料時脈確定輸入到第一記憶體裝置的第一模式資料的值，並且產生並輸出第一比較資訊，其中根據將第一模式資料的值與在第一記憶體裝置中產生的第三模式資料的值進行比較的結果來確定第一比較資訊的值，並且在第一讀取校正模式下，產生並輸出具有預定相位差的第三模式資料和第三資料時脈；以及第二記憶體裝置，其適於，在第二寫入校正模式下，基於輸入到第二記憶體裝置的第二資料時脈確定輸入到第二記憶體裝置的第二模式資料的值，並且產生並輸出第二比較資訊，其中根據將第二模式資料的值與在第二記憶體裝置中產生的第四模式資料的值進行比較的結果來確定所述第二比較資訊的值，並且在第二讀取校正模式下，產生並輸出具有預定相位差的第四模式資料和第四資料時脈。
控制器可以進一步包括：第一產生單元，其適於：在第一讀取校正模式下，產生具有預定相位差的第一模式資料和第一資料時脈；在第二讀取校正模式下，產生具有預定相位差的第二模式資料和第二資料時脈；在第一寫入校正模式下，產生第一資料時脈和第一模式資料，其中根據第一比較資訊對第一資料時脈和第一模式資料的相位差進行校正；並且在第二寫入校正模式下，產生第二資料時脈和第二模式資料，其中根據第二比較資訊對第二資料時脈和第二模式資料的相位差進行校正；第一比較單元，其適於：在第一讀取校正模式下，將基於第一資料時脈確定的第一模式資料的值和從第一記憶體裝置輸入的基於第三資料時脈確定的第三模式資料的值進行比較；第二比較單元，其適於：在第二讀取校正模式下，將基於第二資料時脈確定的第二模式資料的值和從第二記憶體裝置輸入的基於第四資料時脈確定的第四模式資料的值進行比較；第一校正單元，其適於：在第一讀取校正模式下，透過回應於第一比較單元的輸出訊號校正第三資料時脈的相位來接收第三資料時脈，使得透過對第三資料時脈和第三模式資料的相位差進行校正來接收第三資料時脈和第三模式資料；以及第二校正單元，其適於：在第二讀取校正模式下，透過回應於第二比較單元的輸出訊號校正第四資料時脈的相位來接收第四資料時脈，使得透過對第四資料時脈和第四模式資料的相位差進行校正來接收第四資料時脈和第四模式資料。
第一記憶體裝置可以包括：第二產生單元，其適於：在第一讀取校正模式和第一寫入校正模式下，產生具有預定相位差的第三模式資料和第三資料時脈；以及第三比較單元，其適於：在第一寫入校正模式下，將基於第三資料時脈確定的第三模式資料的值，和從控制器輸入的基於第一資料時脈確定的第一模式資料的值進行比較，並且根據比較結果確定並產生第一比較資訊的值。
第二記憶體裝置可以包括：第三產生單元，其適於：在第二讀取校正模式和第二寫入校正模式下，產生具有預定相位差的第四模式資料和第四資料時脈；以及第四比較單元，其適於：在第二寫入校正模式下，將基於第四資料時脈確定的第四模式資料的值，和從控制器輸入的基於第二資料時脈確定的第二模式資料的值進行比較，並且根據比較結果確定並產生第二比較資訊的值。
基於在控制器的第一產生單元中產生的第一資料時脈確定的第一模式資料的值，與基於在第一記憶體裝置的第二產生單元中產生的第三資料時脈確定的第三模式資料的值可彼此相同，並且基於在控制器的第一產生單元中產生的第二資料時脈確定的第二模式資料的值，與基於在第二記憶體裝置的第三產生單元中產生的第四資料時脈確定的第四模式資料的值可彼此相同。
控制器可以進一步包括：校正指令產生單元，其適於產生用於控制進入第一讀取校正模式的第一讀取校正指令，產生用於控制進入第二讀取校正模式的第二讀取校正指令，產生用於控制進入第一寫入校正模式的第一寫入校正指令，以及產生用於控制進入第二寫入校正模式的第二寫入校正指令。
在啟動操作時段期間，校正指令產生單元可以回應於在第一預定時間點進入讀取校正時段而產生第一讀取校正指令和第二讀取校正指令，接著可以回應於第一比較單元的輸出訊號來選擇是否另外地產生第一讀取校正指令，並且可以回應於第二比較單元的輸出訊號來選擇是否另外地產生第二讀取校正指令，並且校正指令產生單元可以回應於在第二預定時間點進入寫入校正時段而產生第一寫入校正指令和第二寫入校正指令，接著可以回應於第一比較資訊來選擇是否另外地產生第一寫入校正指令，並且可以回應於第二比較資訊來選擇是否另外地產生第二寫入校正指令。
控制器可以進一步包括：第一確定單元，其適於：在正常操作時段中，確定從第一記憶體裝置輸入的資料的位元翻轉的數量是否超過預定基準；以及第二確定單元，其適於：在正常操作時段中，確定從第二記憶體裝置輸入的資料的位元翻轉的數量是否超過預定基準。
在正常操作時段期間，校正指令產生單元可以回應於進入的第一中間校正時段來產生第一讀取校正指令和第一寫入校正指令，其中根據第一確定單元的輸出訊號選擇是否進入該第一中間校正時段，以及接著可以回應於第一比較單元的輸出訊號來選擇是否另外地產生第一讀取校正指令，並且可以回應於第一比較資訊來選擇是否另外地產生第一寫入校正指令，並且在正常操作時段期間，校正指令產生單元可以回應於進入的第二中間校正時段來產生第二讀取校正指令和第二寫入校正指令，其中根據第二確定單元的輸出訊號選擇是否進入該第二中間校正時段，以及接著可以回應於第二比較單元的輸出訊號來選擇是否另外地產生第二讀取校正指令，並且可以回應於第二比較資訊來選擇是否另外地產生第二寫入校正指令。
在正常操作時段期間，第一確定單元可以檢查第一記憶體裝置的閒置狀態是否保持至少預定時間，並且可以根據檢查結果選擇校正指令產生單元是否將進入第一中間校正時段，並且在正常操作時段期間，第二確定單元可以檢查第二記憶體裝置的閒置狀態是否保持至少預定時間，並且可以根據檢查結果來選擇校正指令產生單元是否將進入第二中間校正時段。
在實施例中，一種記憶體系統的操作方法，該記憶體系統包括記憶體裝置和用於控制該記憶體裝置的操作的控制器，該方法可包括：在第一和第二校正模式下，在記憶體裝置中產生具有預定相位差的記憶體模式資料和記憶體資料時脈的動作；在第二校正模式下，在控制器中產生具有預定相位差的控制器模式資料和控制器資料時脈的動作；在第一校正模式下，在控制器中產生根據從記憶體裝置傳輸到控制器的比較資訊對其相位差進行校正的控制器資料時脈和控制器模式資料，並將控制器資料時脈和控制器模式資料傳輸到記憶體裝置的第一傳輸動作；在第一校正模式下並在第一傳輸動作之後，在記憶體裝置中基於從控制器傳輸到記憶體裝置的控制器資料時脈，確定控制器模式資料的值，在記憶體裝置中根據將所確定的控制器模式資料的值和記憶體模式資料的值進行比較的結果來產生比較資訊，並將比較資訊傳輸到控制器的第二傳輸動作；以及在第二校正模式下，在控制器中基於從記憶體裝置傳輸到控制器的記憶體資料時脈，確定第一記憶體模式資料的值，並且透過根據在控制器中將所確定的記憶體模式資料的值與控制器模式資料的值進行比較的結果，在控制器中校正記憶體資料時脈的相位來接收從記憶體裝置傳輸到控制器的記憶體資料時脈的動作。
在實施例中，非揮發性記憶體系統可以包括：控制器，其適於產生具有第一相位差的第一資料時脈和第一模式資料，並根據第二比較資訊校正第一相位差；以及記憶體裝置，其適於產生具有第二相位差的第二資料時脈和第二模式資料，根據第一資料時脈檢測第一模式資料的第一值並且根據第二資料時脈檢測第二模式資料的第二值，將第一值和第二值進行比較，並且根據第一值和第二值的比較結果產生第二比較資訊，由控制器產生的第一模式資料可以與由記憶體裝置產生的第二模式資料相同。
在實施例中，非揮發性記憶體系統可以包括：記憶體裝置，其適於產生具有第二相位差的第二資料時脈和第二模式資料；以及控制器，其適於產生具有第一相位差的第一資料時脈和第一模式資料，根據第一資料時脈檢測第一模式資料的第一值，並且根據第二資料時脈檢測第二模式資料的第二值，將第一值和第二值進行比較，並且透過根據第一值和第二值的比較結果校正第二相位差來接收，由控制器產生的第一模式資料可以與由記憶體裝置產生的第二模式資料相同。
以下參照所附圖式更詳細地描述本發明的各個實施例。然而，應注意的是，本發明可以以不同的其它實施例、形式和變化實施，並且不應被解釋為限於本文闡述的實施例。相反，提供這些實施例使得本公開將是徹底且完整的，並且將向本發明所屬領域的技術人員完全傳達本發明。在整個公開中，相同的元件符號在整個本發明的各個圖式和實施例中表示相同的部件。
將理解的是，雖然術語「第一」、「第二」、「第三」等可在本文使用以描述各種元件，但是這些元件不受這些術語限制。這些術語被用於區分一個元件與另一元件。因此，在不脫離本發明的精神和範圍的情況下，以下描述的第一元件也可被稱為第二元件或第三元件。
圖式不一定按比例繪製，在一些情況下，為了清楚地示出實施例的特徵，可能已誇大比例。
將進一步理解的是，當一個元件被稱為「連接至」或「耦接至」另一元件時，它可以直接在其它元件上、連接至或耦接至其它元件，或可存在一個或多個中間元件。另外，也將理解的是，當元件被稱為在兩個元件「之間」時，兩個元件之間可以僅有一個元件或也可存在一個或多個中間元件。
本文使用的術語的目的僅是描述特定實施例而不在限制本發明。如本文使用的，單數形式也包括複數形式，除非上下文另有清楚地說明。將進一步理解的是，當在該說明書中使用術語「包括」、「包括有」、「包含」和「包含有」時，它們指定闡述的元件的存在而不排除一個或多個其它元件的存在或增加。如本文使用的，術語「和/或」包括一個或多個相關的所列項目的任何一個和所有組合。
除非另有限定，否則本文所使用的包括技術術語和科學術語的所有術語具有與本發明所屬領域中具有通常知識者通常理解的含義相同的含義。將進一步理解的是，諸如在常用詞典中限定的那些術語的術語應被理解為具有與它們在本公開的上下文和相關領域中的含義一致的含義，並且將不以理想化或過於正式的意義來解釋，除非本文如此明確地限定。
在以下描述中，為了提供本發明的全面理解，將闡述許多具體細節。本發明可在沒有部分或全部這些具體細節的情況下被實施。在其它情況下，為了不使本發明被不必要地模糊，並未詳細地描述公知的程序結構和/或程序。
也應注意的是，在一些情況下，對相關領域的技術人員顯而易見的是，結合一個實施例描述的特徵或元件可單獨使用，或與另一實施例的其它特徵或元件結合使用，除非另有明確說明。
圖1是示出根據本發明的實施例的包括記憶體系統110的資料處理系統100的方塊圖。
參照圖1，資料處理系統100可以包括操作性地耦接到記憶體系統110的主機102。
主機102可以是包括諸如行動電話、MP3播放機和筆記型電腦的可擕式電子裝置，或諸如桌上型電腦、遊戲機、TV和投影機的非可擕式電子裝置。
記憶體系統110可以回應於主機102的請求來操作以儲存用於主機102的資料。記憶體系統110的非限制性示例可以包括固態硬碟（SSD）、多媒體卡（MMC）、安全數位（SD）卡、通用儲存匯流排（USB）裝置、通用快閃儲存（UFS）裝置、標準快閃記憶體（CF）卡、智慧媒體（SM）卡、國際個人電腦記憶卡協會（PCMCIA）卡和記憶棒。MMC可包括嵌入式MMC（eMMC）、縮小尺寸的MMC（RS-MMC）和微型-MMC。SD卡可包括迷你-SD卡和微型-SD卡。
記憶體系統110可以由各種類型的儲存裝置來實施。包括在記憶體系統110的儲存裝置的非限制性示例可以包括諸如DRAM動態隨機存取記憶體（DRAM）和靜態RAM（SRAM）的揮發性記憶體裝置或諸如唯讀記憶體（ROM）、遮罩式ROM（MROM）、可程式化ROM（PROM）、可抹除可程式化ROM（EPROM）、電可抹除可程式化ROM（EEPROM）、鐵電RAM（FRAM）、相變RAM（PRAM）、磁阻式RAM（MRAM）、電阻式RAM（RRAM）和快閃記憶體的非揮發性記憶體裝置。記憶體系統可以具有2維或3維（3D）堆疊結構。例如記憶體系統可以是3D堆疊結構的快閃記憶體。記憶體系統110可以包括記憶體裝置150和控制器130。記憶體裝置150可以儲存用於主機120的資料，並且控制器130可以控制將資料儲存到記憶體裝置150中，並檢索儲存的資料以供主機使用。
控制器130和記憶體裝置150可以被整合到單個半導體裝置中，其可以被包括在如上所例示的各種類型的記憶體系統中。
記憶體系統110的非限制性應用示例可以包括電腦、超移動PC（UMPC）、工作站、小筆電、個人數位助理（PDA）、可擕式電腦、網路平板、平板電腦、無線電話、行動電話、智慧型手機、電子書、可擕式多媒體播放機（PMP）、可擕式遊戲機、導航系統、黑盒子、數位相機、數位多媒體廣播（DMB）播放機、3維（3D）電視、智慧電視、數位音訊記錄器、數位音訊播放機、數位圖片記錄器、數位圖片播放機、數位視訊記錄器、數位視訊播放機、配置資料中心的儲存裝置、能夠在無線環境下傳輸/接收資訊的裝置、配置家用網路的各種電子裝置中的一個、配置電腦網路的各種電子裝置中的一個、配置遠端資訊處理的各種電子裝置中的一個、射頻識別（RFID）裝置或配置計算系統的各種部件中的一個。
記憶體裝置150可以是非揮發性記憶體裝置，並且即使不供給電力也可以保留其中儲存的資料。記憶體裝置150可以透過寫入操作來儲存從主機102提供的資料，並且透過讀取操作將儲存在其中的資料提供給主機102。記憶體裝置150可以包括多個記憶體晶粒（未示出），每個記憶體晶粒包括多個平面（未示出），並且每個平面包括多個記憶區塊152至156。記憶區塊152至156中的每一個可以包括多個頁面，並且每個頁面可以包括耦接至字元線的多個記憶體單元。記憶區塊152至156的每一個中的記憶體單元可以被佈置在2D記憶體單元陣列中。多個記憶體單元陣列可以堆疊在一起以形成3D記憶體單元陣列。注意的是，記憶體裝置的記憶體單元陣列的架構可以根據設計而變化，並且本發明不限於任何特定的架構。
控制器130可以回應於來自主機102的請求而控制記憶體裝置150，包括控制記憶體裝置150的讀取、寫入、程式化和抹除操作。例如，控制器130可以控制讀取操作以將從記憶體裝置150讀取的資料提供到主機102或控制寫入操作以將從主機102提供的資料儲存到記憶體裝置150中。
控制器130可以包括全部經由通常在圖1中利用較寬的雙箭頭表示的內部匯流排操作性地耦接的主機介面（I/F）單元132、處理器134、錯誤校正碼（ECC）單元138、電源管理單元（PMU）140、NAND快閃記憶體控制器（NFC）142和記憶體144。
主機介面單元132可以被配置為處理主機102的指令和資料，並且可以透過諸如以下的各種介面協定中的一種或多種與主機102通訊：通用序列匯流排（USB）、多媒體卡（MMC）、高速周邊元件連接（PCI-E）、小型電腦系統介面（SCSI）、串列SCSI（SAS）、串列高級技術附件（SATA）、並行高級技術附件（PATA）、增強型小型磁片介面（ESDI）和整合驅動電路（IDE）。
ECC單元138可以檢測並且校正從記憶體裝置150讀取的資料中包含的錯誤。換言之，ECC單元138可以透過在ECC編碼程序期間使用的ECC代碼，對從記憶體裝置150讀取的資料執行錯誤校正解碼程序。根據錯誤校正解碼程序的結果，ECC單元138可以輸出訊號，例如錯誤校正成功/失敗訊號。當錯誤位元的數量大於可校正錯誤位元的閾值時，ECC單元138不能校正錯誤位元，並且可以輸出錯誤校正失敗訊號。
ECC單元138可以透過諸如低密度同位（LDPC）碼、博斯-查德胡裡-霍昆格姆（Bose-Chaudhuri-Hocquenghem，BCH）碼、渦輪碼、裡德-所羅門（Reed-Solomon，RS）碼、迴旋碼、遞迴系統碼（RSC）、網格編碼調製（TCM）、分組編碼調製（BCM）等的編碼調製來執行錯誤校正操作。然而，ECC單元138不限於此。ECC單元138可以包括用於錯誤校正的所有電路、模組、系統或裝置。
PMU 140可提供和管理控制器130的電源。
NFC 142可以作為用於將控制器130和記憶體裝置150介面連接的記憶體/儲存介面，使得控制器130回應於來自主機102的請求來控制記憶體裝置150。當記憶體裝置150是快閃記憶體或具體是NAND快閃記憶體時，NFC 142可以在處理器134的控制下產生用於記憶體裝置150的控制訊號，並且處理待提供給記憶體裝置150的資料。NFC 142可以作為用於處理控制器130和記憶體裝置150之間的指令和資料的介面（例如，NAND快閃記憶體介面，也稱為NFC控制器）。NFC 142可以支援控制器130和記憶體裝置150之間的指令和資料傳送。
記憶體144可以作為記憶體系統110和控制器130的工作記憶體，並且儲存用於驅動記憶體系統110和控制器130的資料。控制器130可以回應於來自主機102的請求來控制記憶體裝置150執行讀取操作、寫入操作、程式化操作和抹除操作。控制器130可以將從記憶體裝置150讀取的資料提供給主機102，並且將從主機102提供的資料儲存到記憶體裝置150中。記憶體144可以儲存控制器130和記憶體裝置150執行這些操作所需的資料。
記憶體144可以由揮發性記憶體來實施。例如，記憶體144可以由靜態隨機存取記憶體（SRAM）或動態隨機存取記憶體（DRAM）來實施。記憶體144可以被設置在控制器130的內部或外部。圖1例示設置在控制器130內的記憶體144。在實施例中，記憶體144可以由具有在記憶體144和控制器130之間傳送資料的記憶體介面的外部揮發性記憶體實施。
處理器134可以控制記憶體系統110的整體操作。處理器134可以驅動韌體以控制記憶體系統110的整體操作。韌體可以被稱為快閃記憶體轉換層（FTL）。
控制器130的處理器134可以包括用於執行記憶體裝置150的壞塊管理操作的管理單元（未示出）。管理單元可以執行對包括在記憶體裝置150中的多個記憶區塊152至156中且在程式化操作期間由於NAND快閃記憶體的特徵而發生程式化失敗的壞塊進行檢查的壞塊管理操作。管理單元可以將壞塊的程式化失敗的資料寫入新記憶區塊。在具有3D堆疊結構的記憶體裝置150中，壞塊管理操作可降低記憶體裝置150的使用效率和記憶體系統110的可靠性。因此，壞塊管理操作需要被更可靠性地執行。
圖2是示出根據本公開的第一實施例的記憶體系統110的方塊圖。
圖4A至圖4C是示出根據第一實施例的資料時脈校正操作的圖。
參照圖2，在寫入校正模式下，控制器130產生第一資料時脈DCLK1和第一模式資料PTDATA1，將根據從記憶體裝置150提供的比較資訊COMP_IF來校正第一資料時脈DCLK1和第一模式資料PTDATA1的相位差。
此外，在讀取校正模式下，控制器130根據從記憶體裝置150提供的第二資料時脈DCLK2檢測從記憶體裝置150提供的第二模式資料PTDATA2的值，將第二模式資料PTDATA2的檢測值與控制器130的第一模式資料PTDATA1的值進行比較，並且接收從記憶體裝置150提供的第二資料時脈DCLK2，根據第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值之間的比較結果來校正第二資料時脈DCLK2。
具體而言，根據圖2的實施例，MDI 142包括第一產生單元500、第一比較單元510和第一校正單元530。
當在讀取校正模式下操作時，第一產生單元500產生具有預定相位差的第一模式資料PTDATA1和第一資料時脈DCLK1。此外，當在寫入校正模式下操作時，第一產生單元500產生具有根據從記憶體裝置接收的比較資訊COMP_IF而被校正的相位差的第一資料時脈DCLK1和第一模式資料PTDATA1。
例如，第一產生單元500在記憶體系統110回應於讀取校正指令RDTR_CMD而進入的讀取校正模式中，產生具有預定相位差的第一模式資料PTDATA1和第一資料時脈DCLK1。在實施例中，預定相位差使得第一資料時脈DCLK1的邊緣大約位於第一模式資料PTDATA1的資料視窗的中間。因此，可在第一資料時脈DCLK1的邊緣處最精確地檢測到第一模式資料PTDATA1的值。
此外，第一產生單元500在記憶體系統110回應於寫入校正指令WTTR_CMD而進入的寫入校正模式中，透過根據比較資訊COMP_IF的值而改變第一模式資料PTDATA1和第一資料時脈DCLK1的相位差來產生第一模式資料PTDATA1和第一資料時脈DCLK1。當假設在第一時間點，第一模式資料PTDATA1和第一資料時脈DCLK1具有相位差K並且比較資訊COMP_IF表示相位改變，則在晚於第一時間點的第二時間點，第一產生單元500產生具有改變的相位差K+A的第一模式資料PTDATA1和第一資料時脈DCLK1。
在讀取校正模式下，第一比較單元510將根據第一資料時脈DCLK1檢測的第一模式資料PTDATA1的值，和根據從記憶體裝置150提供的第二資料時脈DCLK2檢測的第二模式資料PTDATA2的值進行比較，並且根據第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值之間的比較結果產生比較訊號COMP_RS。
如上所述，因為第一資料時脈DCLK1的邊緣由於第一模式資料PTDATA1和第一資料時脈DCLK1之間的預定相位差而位於第一模式資料PTDATA1的資料視窗的中間，所以在第一資料時脈DCLK1的邊緣處最精確地檢測到第一模式資料PTDATA1的值。
然而，由於在第二資料時脈DCLK2和第二模式資料PTDATA2從記憶體裝置150傳輸到控制器130時的各種不可預知的環境因素，因此從記憶體裝置150提供的第二資料時脈DCLK2和第二模式資料PTDATA2可能具有失真的相位差，這可能導致根據第二資料時脈DCLK2而錯誤檢測第二模式資料PTDATA2的值。
因此，即使當第一模式資料PTDATA1和第二模式資料PTDATA2的初始值相同，並且第一資料時脈DCLK1和第二資料時脈DCLK2相同時，第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值可能由於第二模式資料PTDATA2和第二資料時脈DCLK2之間失真的相位差而不同。因此，第一比較單元510可以輸出具有值“0”的比較訊號COMP_RS，值“0”表示雖然第一模式資料PTDATA1和第二模式資料PTDATA2的初始值可能相同，但第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值彼此不同。
在讀取校正模式下，第一校正單元530根據在讀取校正模式下，從第一比較單元510提供的比較訊號COMP_RS來校正從記憶體裝置150提供的第二資料時脈DCLK2的相位。由此，可以補償從記憶體裝置150提供的第二資料時脈DCLK2和第二模式資料PTDATA2的失真的相位差。
第一校正單元530回應於具有值“0”的比較訊號COMP_RS而改變第二資料時脈DCLK2的相位，並且回應於具有值“1”的比較訊號COMP_RS而保持第二資料時脈DCLK2的相位。
在寫入校正模式下，記憶體裝置150根據第一資料時脈DCLK1檢測第一模式資料PTDATA1的值，將第一模式資料PTDATA1的檢測值和第二模式資料PTDATA2的檢測值進行比較，根據第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值之間的比較結果產生比較資訊COMP_IF，並將比較資訊COMP_IF輸出到控制器130。此外，在讀取校正模式下，記憶體裝置150產生具有預定相位差的第二模式資料PTDATA2和第二資料時脈DCLK2並輸出到控制器130。
根據圖2的實施例，記憶體裝置150包括第二產生單元540和第二比較單元550。
第二產生單元540在讀取校正模式和寫入校正模式下產生具有預定相位差的第二模式資料PTDATA2和第二資料時脈DCLK2。即，在回應於讀取校正指令RDTR_CMD而進入的讀取校正模式中，以及回應於寫入校正指令WTTR_CMD而進入的寫入校正模式中，第二產生單元540產生被固定成具有預定相位差的狀態的第二模式資料PTDATA2和第二資料時脈DCLK2。由於預定相位差，第二資料時脈DCLK2的邊緣位於第二模式資料PTDATA2的資料視窗的中間。因此，可以在第二資料時脈DCLK2的邊緣處最精確地檢測到第二模式資料PTDATA2的值。例如，當假設被指定為第二模式資料PTDATA2的值為“0 0 0 1 1 1 0 0 0 1 1 1”時，透過基於第二資料時脈DCLK2的邊緣來檢查第二模式資料PTDATA2的值，則可以可靠地檢查“0 0 0 1 1 1 0 0 0 1 1 1”的值。
作為參考，在第二產生單元540中產生的第二模式資料PTDATA2的值並非固定值。換言之，其僅僅表示第二模式資料PTDATA2被指定為具有如上所述的值“0 0 0 1 1 1 0 0 0 1 1 1”的一個實施例，並且將注意的是，第二模式資料PTDATA2實際上可以被指定為具有任何其它值。
在寫入校正模式下，第二比較單元550將根據第二資料時脈DCLK2檢測的第二模式資料PTDATA2的值，和根據從控制器130提供的第一資料時脈DCLK1檢測的第一模式資料PTDATA1的值進行比較，並且根據第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值之間的比較結果產生比較資訊COMP_IF。
如上所述，因為第二資料時脈DCLK2的邊緣由於第二模式資料PTDATA2與第二資料時脈DCLK2之間的預定相位差而位於第二模式資料PTDATA2的資料視窗的中間，所以可以在第二資料時脈DCLK2的邊緣處最精確地檢測到第二模式資料PTDATA2的值。
然而，由於在第一資料時脈DCLK1和第一模式資料PTDATA1從控制器130傳輸到記憶體裝置150時的各種不可預知的環境因素，從控制器130提供的第一資料時脈DCLK1和第一模式資料PTDATA1可能具有失真的相位差，這可能導致根據第一資料時脈DCLK1而錯誤檢測第一模式資料PTDATA1的值。
因此，即使當第一模式資料PTDATA1和第二模式資料PTDATA2的初始值相同，並且第一資料時脈DCLK1和第二資料時脈DCLK2相同時，第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值可能由於第一模式資料PTDATA1和第一資料時脈DCLK1之間失真的相位差而不同。因此，第二比較單元550可以輸出具有值“0”的比較資訊COMP_IF，值“0”表示雖然第一模式資料PTDATA1和第二模式資料PTDATA2的初始值相同，但第一模式資料PTDATA1和第二模式資料PTDATA2的檢測值彼此不同。
第一產生單元500在寫入校正模式中根據從第二比較單元550提供的比較資訊COMP_IF來校正從控制器130提供的第一資料時脈DCLK1的相位。由此，可以補償從控制器130提供的第一資料時脈DCLK1和第一模式資料PTDATA1的失真的相位差。
第一產生單元500可以回應於具有值“0”的比較資訊COMP_IF來改變第一資料時脈DCLK1的相位，並且回應於具有值“1”的比較資訊COMP_IF來保持第一資料時脈DCLK1的相位。
根據第一產生單元500中的第一資料時脈DCLK1檢測的第一模式資料PTDATA1的初始值可以與根據第二產生單元540中的第二資料時脈DCLK2檢測的第二模式資料PTDATA2的初始值相同。
例如，在進入讀取校正模式或寫入校正模式之後，在產生第一模式資料PTDATA1之前的第一預定時間內改變第一模式資料PTDATA1的情況下，控制器130進一步在第一預定時間內向第二產生單元540提供單獨的指令（未示出）和改變資訊（未示出），使得第二產生單元540在進入讀取校正模式或寫入校正模式之後，在產生第二模式資料PTDATA2之前的第二預定時間內改變第二模式資料PTDATA2。
單獨的指令可以透過指令路徑而傳輸到第二產生單元540。改變資訊可以透過位址路徑而傳輸到第二產生單元540。
控制器130進一步包括校正指令產生單元560和確定單元570。
在啟動操作時段期間，當記憶體系統110在第一預定時間點進入讀取校正時段時，校正指令產生單元560產生讀取校正指令RDTR_CMD。接著，校正指令產生單元560回應於從第一比較單元510提供的比較訊號COMP_RS，確定是否另外地產生讀取校正指令RDTR_CMD。
即，在啟動操作時段期間，校正指令產生單元560在第一預定時間點進入讀取校正時段，並因此產生讀取校正指令RDTR_CMD。第一比較單元510可以回應於讀取校正指令RDTR_CMD而產生比較訊號COMP_RS。校正指令產生單元560可以在讀取校正時段中，根據比較訊號COMP_RS確定是否另外地產生讀取校正指令RDTR_CMD。當校正指令產生單元560根據比較訊號COMP_RS確定不另外地產生讀取校正指令RDTR_CMD時，記憶體系統110可以結束讀取校正時段，並繼續啟動操作時段。
此外，在啟動操作時段期間，當記憶體系統110在第二預定時間點進入寫入校正時段時，校正指令產生單元560產生寫入校正指令WTTR_CMD。接著，校正指令產生單元560回應於從記憶體裝置150中的第二比較單元550提供的比較資訊COMP_IF，確定是否另外地產生寫入校正指令WTTR_CMD。
也就是說，在啟動操作時段期間，校正指令產生單元560在第二預定時間點進入寫入校正時段，並因此產生寫入校正指令WTTR_CMD。第二比較單元550可以回應於寫入校正指令WTTR_CMD而產生比較資訊COMP_IF。校正指令產生單元560可以根據比較資訊COMP_IF確定是否另外地產生寫入校正指令WTTR_CMD。當校正指令產生單元560根據比較資訊COMP_IF確定不另外地產生寫入校正指令WTTR_CMD時，記憶體系統110可以結束寫入校正時段，並繼續啟動操作時段。
例如，記憶體系統110的啟動操作可以包括第一啟動時段、第二啟動時段和內核啟動時段。第一啟動時段可以包括用於執行讀取校正操作的第一預定時間點，並且第二啟動時段可以包括用於執行寫入校正操作的第二預定時間點。
確定單元570確定在正常操作時段期間從記憶體裝置150讀取的正常資料NM_RDATA中的位元翻轉的數量是否超過預定基準。
正常操作可以包括從記憶體裝置150讀取正常資料NM_RDATA的正常讀取操作，和將正常資料儲存到記憶體裝置150中的正常寫入操作。
在正常操作期間，當資料NM_RDATA中的具有相反值的位元的數量超過預定數量時，或者當記憶體裝置150處於閒置狀態達預定時間時，確定單元570產生確定訊號MDTR_ON。
記憶體系統110可以在正常操作期間回應於確定訊號MDTR_ON而進入中間校正時段。校正指令產生單元560在正常操作期間回應於確定訊號MDTR_ON來執行上述操作。當校正指令產生單元560分別根據比較資訊COMP_RS和COMP_IF確定不另外地產生校正指令RDTR_CMD和WTTR_CMD時，記憶體系統110可以結束校正時段，並繼續正常操作時段。
參照圖4A，在步驟701中，當記憶體系統110進入寫入校正模式700時，產生寫入校正指令WTTR_CMD。
在步驟702中，回應於寫入校正指令WTTR_CMD，由第一產生單元500產生第一資料時脈DCLK1和第一模式資料PTDATA1並傳輸到記憶體裝置150。
在記憶體系統110在啟動操作期間進入寫入校正模式700的情況下，由第一產生單元500產生具有預定相位差的第一資料時脈DCLK1和第一模式資料PTDATA1。
進一步地，在記憶體系統110在正常操作期間進入寫入校正模式700的情況下，由第一產生單元500產生的第一資料時脈DCLK1和第一模式資料PTDATA1具有在正常操作時段中使用的相位差。
第一產生單元500可以將第一資料時脈DCLK1和第一模式資料PTDATA1提供給第二比較單元550。
回應於寫入校正指令WTTR_CMD，由第二產生單元540產生具有預定相位差的第二資料時脈DCLK2和第二模式資料PTDATA2並傳輸到第二比較單元550。
因此，在步驟703中，在第二比較單元550中，將根據第二資料時脈DCLK2檢測的第二模式資料PTDATA2的值和根據第一資料時脈DCLK1檢測的第一模式資料PTDATA1的值進行比較。
作為第二比較單元550的比較結果，如果兩個值彼此相同，則比較資訊COMP_IF具有值“1”，並且第一產生單元500不改變第一資料時脈DCLK1的相位。進一步地，如果比較資訊COMP_IF具有值“1”，則校正指令產生單元560不另外地產生寫入校正指令WTTR_CMD，由此記憶體系統110結束寫入校正模式700以完成寫入校正操作。
作為第二比較單元550的比較結果，如果兩個值彼此不同，則比較資訊COMP_IF具有值“0”，並且第一產生單元500回應於寫入校正指令WTTR_CMD根據比較資訊COMP_IF來校正第一資料時脈DCLK1的相位，校正指令產生單元560根據比較資訊COMP_IF另外地產生寫入校正指令WTTR_CMD，由此繼續寫入校正模式700的操作701、702和703。
參照圖4B，在步驟711中，當記憶體系統110進入讀取校正模式710時，產生讀取校正指令RDTR_CMD。
在步驟712中，回應於讀取校正指令RDTR_CMD，由第二產生單元540產生第二資料時脈DCLK2和第二模式資料PTDATA2並傳輸到控制器130。
在記憶體系統110在啟動操作時段期間進入讀取校正模式710的情況下，由第二產生單元540產生具有預定相位差的第二資料時脈DCLK2和第二模式資料PTDATA2。
進一步地，在記憶體系統110在正常操作時段期間進入讀取校正模式710的情況下，由第二產生單元540產生具有在正常操作時段中使用的相位差的第二資料時脈DCLK2和第二模式資料PTDATA2。
第二產生單元540可以透過第一校正單元530將第二資料時脈DCLK2和第二模式資料PTDATA2提供給第一比較單元510。
回應於讀取校正指令RDTR_CMD，由第一產生單元500產生具有預定相位差的第一資料時脈DCLK1和第一模式資料PTDATA1並傳輸到第一比較單元510。
因此，在步驟713中，在第一比較單元510中，將根據第二資料時脈DCLK2檢測的第二模式資料PTDATA2的值，和根據第一資料時脈DCLK1檢測的第一模式資料PTDATA1的值進行比較。
作為第一比較單元510的比較結果，如果兩個值彼此相同，則比較訊號COMP_RS具有值“1”，並且第一校正單元530不改變第二資料時脈DCLK2的相位。進一步地，如果比較訊號COMP_RS具有值“1”，則校正指令產生單元560不另外地產生讀取校正指令RDTR_CMD，由此記憶體系統110結束讀取校正模式以完成讀取校正操作。
作為第一比較單元510的比較結果，如果兩個值彼此不同，則比較訊號COMP_RS具有值“0”，並且第一校正單元530回應於讀取校正指令RDTR_CMD，根據比較資訊COMP_RS來校正第二資料時脈DCLK2的相位，校正指令產生單元560根據比較資訊COMP_RS另外地產生讀取校正指令RDTR_CMD，由此繼續讀取校正模式710的操作711、712和713。
參照圖4C，在步驟722中，當記憶體裝置150在正常操作時段720的時段721中正在執行正常讀取操作時，確定單元570檢查從記憶體裝置150讀取的正常資料NM_RDATA的位元翻轉的數量。
在步驟723中，當讀取資料NM_RDATA的具有相反值的位元的數量超過預定數量時，記憶體裝置150可以轉換成閒置狀態。
當根據確定單元570的操作，記憶體裝置150處於閒置狀態時，記憶體系統110可以進入中間校正模式。在中間校正模式下，記憶體系統110可以進入讀取校正模式710和寫入校正模式700，並且控制器130和記憶體裝置150可以執行如上所述的讀取校正操作和寫入校正操作。
＜第二實施例＞
圖3是示出根據本公開的第二實施例的記憶體系統110的方塊圖。
圖4D是示出根據第二實施例的資料時脈校正操作的圖。
除記憶體系統110可以包括多個記憶體裝置1501和1502以外，圖3所示的記憶體系統110可以與參照圖2至圖4C所描述的記憶體系統110相同。
控制器130與記憶體裝置1501和1502中的每一個之間的操作可以與參照圖2至圖4C描述的控制器130和記憶體裝置150之間的操作相同。
對於圖3的控制器130和第一記憶體裝置1501，第一模式資料PTDATA1、第一資料時脈DCLK1、第三模式資料PTDATA3、第三資料時脈DCLK3、第一讀取校正指令RDTR_CMD1、第一寫入校正指令WTTR_CMD1、第一比較資訊COMP_IF1、第一比較資訊COMP_RS1、第一確定訊號MDTR_ON1和第一正常資料NM_RDATA1可以分別對應於參照圖2至圖4C描述的第一模式資料PTDATA1、第一資料時脈DCLK1、第二模式資料PTDATA2、第二資料時脈DCLK2、讀取校正指令RDTR_CMD、寫入校正指令WTTR_CMD、比較資訊COMP_IF、比較資訊COMP_RS、確定訊號MDTR_ON和正常資料NM_RDATA。
對於圖3的控制器130和第一記憶體裝置1501，第一產生單元600、第一比較單元610、第一校正單元630、校正指令產生單元660、第一確定單元670、第三比較單元650和第二產生單元640可以分別對應於參照圖2至圖4C描述的第一產生單元500、第一比較單元510、第一校正單元530、校正指令產生單元560、確定單元570、第二比較單元550和第二產生單元540。
對於圖3的控制器130和第二記憶體裝置1502，第二模式資料PTDATA2、第二資料時脈DCLK2、第四模式資料PTDATA4、第四資料時脈DCLK4、第二讀取校正指令RDTR_CMD2、第二寫入校正指令WTTR_CMD2、第二比較資訊COMP_IF2、第二比較訊號COMP_RS2、第二確定訊號MDTR_ON1和第二正常資料NM_RDATA2可以分別對應於參照圖2至圖4C描述的第一模式資料PTDATA1、第一資料時脈DCLK1、第二模式資料PTDATA2、第二資料時脈DCLK2、讀取校正指令RDTR_CMD、寫入校正指令WTTR_CMD、比較資訊COMP_IF、比較資訊COMP_RS、確定訊號MDTR_ON和正常資料NM_RDATA。
對於圖3的控制器130和第二記憶體裝置1502，第一產生單元600、第一比較單元610、第一校正單元630、校正指令產生單元660、第二確定單元675、第三比較單元650和第二產生單元640可以分別對應於參照圖2至圖4C描述的第一產生單元500、第一比較單元510、第一校正單元530、校正指令產生單元560、確定單元570、第二比較單元550和第二產生單元540。
圖4D示出了第一中間校正模式和第二中間校正模式，其每一個都對應於參照圖2至圖4C描述的中間校正模式。第一中間校正模式可以在控制器130與第一記憶體裝置1501之間執行，第二中間校正模式可以在控制器130與第二記憶體裝置1502之間執行。第一中間校正模式和第二中間校正模式可以彼此獨立。
首先，以上分別參照圖4C描述的第一記憶體裝置1501的正常操作時段，和第二記憶體裝置1502的正常操作時段可以彼此重疊。此外，檢查從第一記憶體裝置1501讀取的資料NM_RDATA1的位元翻轉的數量的操作，和檢查從第二記憶體裝置1502讀取的資料NM_RDATA2的位元翻轉的數量的操作可以彼此獨立地執行。
進一步地，第一記憶體裝置1501進入第一中間校正模式並執行第一讀取校正模式710和第一寫入校正模式700的操作的時段1701，以及第二記憶體裝置1502進入第二中間校正模式並執行第二讀取校正模式710和第二寫入校正模式700的操作的時段1702可以不彼此重疊，其中，第一讀取校正模式710對應於參照圖2至圖4C描述的讀取校正模式710，第一寫入校正模式700對應於參照圖2至圖4C描述的寫入校正模式700，第二讀取校正模式710對應於參照圖2至圖4C描述的讀取校正模式710，以及第二寫入校正模式700對應於參照圖2至圖4C描述的寫入校正模式700。第一讀取校正模式710和第一寫入校正模式700可以在控制器130與第一記憶體裝置1501之間執行，並且第二讀取校正模式710和第二寫入校正模式700可以在控制器130與第二記憶體裝置1502之間執行。
也就是說，在第一記憶體裝置1501進入第一中間校正模式並執行第一讀取校正模式710和第一寫入校正模式700的操作的時段1701中，第二記憶體裝置1502可以連續地處於第二記憶體裝置1502已經進入正常操作時段的狀態。類似地，在第二記憶體裝置1502進入第二中間校正模式並執行第二讀取校正模式710和第二寫入校正模式700的操作的時段1702中，第一記憶體裝置1501可以連續地處於第一記憶體裝置1501已經進入正常操作時段的狀態。當然，根據以上情況，可以設想的是，第一記憶體裝置1501進入第一中間校正模式並執行第一讀取校正模式710和第一寫入校正模式700的操作的時段1701，與第二記憶體裝置1502進入第二中間校正模式並執行第二讀取校正模式710和第二寫入校正模式700的操作的時段1702彼此重疊。
圖5至圖13是示意性示出圖1的資料處理系統的應用示例的圖。
圖5是示意性地示出包括根據本實施例的記憶體系統的資料處理系統的另一示例的圖。圖5示意性地示出應用了根據本實施例的記憶體系統的儲存卡系統。
參照圖5，儲存卡系統6100可以包括記憶體控制器6120、記憶體裝置6130和連接器6110。
更具體地，記憶體控制器6120可以連接到透過非揮發性記憶體實施的記憶體裝置6130，並且被配置為存取記憶體裝置6130。例如，記憶體控制器6120可以被配置為控制記憶體裝置6130的讀取操作、寫入操作、程式化操作和抹除操作。記憶體控制器6120可以被配置為提供記憶體裝置6130和主機之間的介面並且驅動韌體以控制記憶體裝置6130。也就是說，記憶體控制器6120可對應於參照圖1和圖2描述的記憶體系統110的控制器130，並且記憶體裝置6130可對應於參照圖1和圖2描述的記憶體系統110的記憶體裝置150。
因此，記憶體控制器6120可以包括RAM、處理單元、主機介面、記憶體介面和錯誤校正單元。記憶體控制器130可以進一步包括圖5所示的元件。
記憶體控制器6120可以透過連接器6110與例如圖1的主機102的外部裝置通訊。例如，如參照圖1所述，記憶體控制器6120可以被配置為透過諸如以下的各種通訊協議中的一種或多種與外部裝置通訊：通用序列匯流排（USB）、多媒體卡（MMC）、嵌入式MMC（eMMC）、周邊元件連接（PCI）、高速PCI（PCIe）、高級技術附件（ATA）、串列ATA、並行ATA、小型電腦系統介面（SCSI）、增強型小型磁片介面（EDSI）、電子整合驅動器（IDE）、火線、通用快閃記憶體（UFS）、WIFI和藍牙。因此，根據本實施例的記憶體系統和資料處理系統可以應用於有線/無線電子裝置或特別是移動電子裝置。
記憶體裝置6130可以由非揮發性記憶體來實施。例如，記憶體裝置6130可以透過諸如以下的各種非揮發性記憶體裝置來實施：可抹除可程式化ROM（EPROM）、電可抹除可程式化ROM（EEPROM）、NAND快閃記憶體、NOR快閃記憶體、相變RAM（PRAM）、電阻式RAM（ReRAM）、鐵電RAM（FRAM）和自旋轉移力矩磁性RAM（STT-RAM）。記憶體裝置6130可以包括如在圖5的記憶體裝置150中的多個晶粒。
記憶體控制器6120和記憶體裝置6130可以被整合到單個半導體裝置中。例如，記憶體控制器6120和記憶體裝置6130可以透過整合到單個半導體裝置中來建構固態硬碟（SSD）。記憶體控制器6120和記憶體裝置6130可以建構諸如以下的儲存卡：PC卡（PCMCIA：國際個人電腦記憶卡協會）、標準快閃記憶體（CF）卡、智慧媒體卡（例如，SM和SMC）、記憶棒、多媒體卡（例如，MMC、RS-MMC、微型MMC和eMMC）、SD卡（例如，SD、迷你SD、微型SD和SDHC）和通用快閃記憶體（UFS）。
圖6是示意性地示出根據本實施例的包括記憶體系統的資料處理系統的另一示例的圖。
參照圖6，資料處理系統6200可以包括具有一個或多個非揮發性記憶體的記憶體裝置6230和用於控制記憶體裝置6230的記憶體控制器6220。圖6所示的資料處理系統6200可以作為如參照圖1描述的諸如儲存卡（CF、SD、微型SD等）或USB裝置的儲存媒介。記憶體裝置6230可以對應於圖1和圖2所示的記憶體系統110中的記憶體裝置150，並且記憶體控制器6220可以對應於圖1和圖2所示的記憶體系統110的控制器130。
記憶體控制器6220可以回應於主機6210的請求來控制對記憶體裝置6230的讀取操作、寫入操作或抹除操作，並且記憶體控制器6220可以包括一個或多個CPU 6221、諸如RAM 6222的緩衝記憶體、ECC電路6223、主機介面6224和諸如NVM介面6225的記憶體介面。
CPU 6221可以控制對記憶體裝置6230的全部操作，例如讀取操作、寫入操作、檔案系統管理操作和壞頁面管理操作。RAM 6222可以根據CPU 6221的控制來操作，並且作為工作記憶體、緩衝記憶體或高速緩衝記憶體。當RAM 6222作為工作記憶體時，由CPU 6221處理的資料可被臨時儲存在RAM 6222中。當RAM 6222作為緩衝記憶體時，RAM 6222可以用於緩衝從主機6210傳輸到記憶體裝置6230或從記憶體裝置6230傳輸到主機6210的資料。當RAM 6222作為高速緩衝記憶體時，RAM 6222可以輔助低速記憶體裝置6230以高速操作。
ECC電路6223可以對應於圖1所示的控制器130的ECC單元138。如參照圖1描述的，ECC電路6223可以產生用於校正從記憶體裝置6230提供的資料的失效位元或錯誤位元的ECC（錯誤校正碼）。ECC電路6223可以對被提供給記憶體裝置6230的資料執行錯誤校正編碼，由此形成具有同位檢查位元的資料。同位檢查位元可以被儲存在記憶體裝置6230中。ECC電路6223可以對從記憶體裝置6230提供的資料執行錯誤校正解碼。此時，ECC電路6223可以使用同位檢查位元來校正錯誤。例如，如參照圖1所述，ECC電路6223可以使用LDPC碼、BCH碼、渦輪碼、裡德-所羅門碼、迴旋碼、RSC或諸如TCM或BCM的編碼調製來校正錯誤。
記憶體控制器6220可以透過主機介面6224將資料傳輸到主機6210/從主機6210接收資料，並且透過NVM介面6225將資料傳輸到記憶體裝置6230/從記憶體裝置6230接收資料。主機介面6224可以透過PATA匯流排、SATA匯流排、SCSI、USB、PCIe或NAND介面連接到主機6210。記憶體控制器6220可以具有諸如WiFi或長程演進（LTE）的移動通訊協議的無線通訊功能。記憶體控制器6220可以連接到例如主機6210或另一外部裝置的外部裝置，並且接著將資料傳輸到外部裝置/從外部裝置接收資料。特別地，當記憶體控制器6220被配置為透過各種通訊協定的一種或多種與外部裝置通訊時，根據本實施例的記憶體系統和資料處理系統可被應用於有線/無線電子裝置或特別是移動電子裝置。
圖7是示意性地示出包括根據本實施例的記憶體系統的資料處理系統的另一示例的圖。圖7示意性示出應用根據本實施例的記憶體系統的SSD。
參照圖7，SSD 6300可以包括控制器6320和包括多個非揮發性記憶體的記憶體裝置6340。控制器6320可對應於圖1和圖2的記憶體系統110中的控制器130，並且記憶體裝置6340可對應於圖1和圖2的記憶體系統中的記憶體裝置150。
更具體地，控制器6320可以透過多個通道CH1至CHi連接到記憶體裝置6340。控制器6320可以包括一個或多個處理器6321、緩衝記憶體6325、ECC電路6322、主機介面6324和例如非揮發性記憶體介面6326的記憶體介面。
緩衝記憶體6325可臨時儲存從主機6310提供的資料或從包括在記憶體裝置6340中的多個快閃記憶體NVM提供的資料，或臨時儲存例如包括映射表的映射資料的多個快閃記憶體NVM的中繼資料。緩衝記憶體6325可以由諸如DRAM、SDRAM、DDR SDRAM、LPDDR SDRAM和GRAM的揮發性記憶體或諸如FRAM、ReRAM、STT-MRAM和PRAM的非揮發性記憶體來實施。為了便於描述，圖7示出緩衝記憶體6325存在於控制器6320中。然而，緩衝記憶體6325可以存在於控制器6320的外部。
ECC電路6322可以在程式化操作期間計算待程式化到記憶體裝置6340中的資料的ECC值，在讀取操作期間基於ECC值對從記憶體裝置6340讀取的資料執行錯誤校正操作，並且在失效資料恢復操作期間對從記憶體裝置6340恢復的資料執行錯誤校正操作。
主機介面6324可以提供與例如主機6310的外部裝置的介面功能，非揮發性記憶體介面6326可以提供與透過多個通道被連接的記憶體裝置6340的介面功能。
此外，應用圖1和圖2的記憶體系統110的多個SSD 6300可以被提供以實施例如RAID（獨立磁碟的冗餘陣列）系統的資料處理系統。此時，RAID系統可以包括多個SSD 6300和用於控制多個SSD 6300的RAID控制器。當RAID控制器回應於從主機6310提供的寫入指令執行程式化操作時，RAID控制器可以根據多個RAID級別，即，從主機6310提供的寫入指令的RAID級別資訊，在SSD 6300中選擇一個或多個記憶體系統或SSD 6300，並將對應於寫入指令的資料輸出到選擇的SSD 6300。此外，當RAID控制器回應於從主機6310提供的讀取指令執行讀取指令時，RAID控制器可以根據多個RAID級別，即，從主機6310提供的讀取指令的RAID級別資訊，在SSD 6300中選擇一個或多個記憶體系統或SSD 6300，並且將從選擇的SSD 6300讀取的資料提供給主機6310。
圖8是示意性地示出包括根據本實施例的記憶體系統的資料處理系統的另一示例的圖。圖8示意性示出應用根據本實施例的記憶體系統的嵌入式多媒體卡（eMMC）。
參照圖8，eMMC 6400可以包括控制器6430和由一個或多個NAND快閃記憶體實施的記憶體裝置6440。控制器6430可對應於圖1和圖2的記憶體系統110中的控制器130，並且記憶體裝置6440可對應於圖1和圖2的記憶體系統110中的記憶體裝置150。
更具體地，控制器6430可以透過多個通道連接到記憶體裝置6440。控制器6430可以包括一個或多個內核6432、主機介面6431和例如NAND介面6433的記憶體介面。
內核6432可以控制eMMC 6400的全部操作，主機介面6431可以在控制器6430和主機6410之間提供介面功能，並且NAND介面6433可以在記憶體裝置6440和控制器6430之間提供介面功能。例如，主機介面6431可以作為例如參照圖1描述的MMC介面的平行介面。此外，主機介面6431可作為序列介面，例如UHS（（超高速）-I/UHS-II）介面。
圖9至圖12是示意性示出包括根據本實施例的記憶體系統的資料處理系統的其它示例的圖。圖9至圖12示意性示出應用根據本實施例的記憶體系統的UFS（通用快閃記憶體）系統。
參照圖9至圖12，UFS系統6500、6600、6700和6800可以分別包括主機6510、6610、6710和6810、UFS裝置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830。主機6510、6610、6710和6810可以作為有線/無線電子裝置或特別是移動電子裝置的應用處理器，UFS裝置6520、6620、6720和6820可以作為嵌入式UFS裝置，並且UFS卡6530、6630、6730和6830可以作為外部嵌入式UFS裝置或可移除UFS卡。
在各個UFS系統6500、6600、6700和6800中的主機6510、6610、6710和6810、UFS裝置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以透過UFS協議與例如有線/無線電子裝置或特別是移動電子裝置的外部裝置通訊，並且UFS裝置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以透過圖1和圖2所示的記憶體系統110實施。例如，在UFS系統6500、6600、6700和6800中，UFS裝置6520、6620、6720和6820可以參照圖6至圖8描述的資料處理系統6200、SSD 6300或eMMC 6400的形式來實施，並且UFS卡6530、6630、6730和6830可以參照圖5描述的儲存卡系統6100的形式來實施。
此外，在UFS系統6500、6600、6700和6800中，主機6510、6610、6710和6810，UFS裝置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可透過UFS介面，例如，MIPI（移動工業處理器介面）中的MIPI M-PHY和MIPI UniPro（統一協議）來彼此通訊。此外，UFS裝置6520、6620、6720和6820以及UFS卡6530、6630、6730和6830可以透過除UFS協議之外的例如UFD、MMC、SD、迷你SD和微型SD的各種協議來彼此通訊。
在圖9所示的UFS系統6500中，主機6510、UFS裝置6520和UFS卡6530中的每一個可以包括UniPro。主機6510可執行交換操作，以便與UFS裝置6520和UFS卡6530通訊。特別地，主機6510可以透過例如在UniPro處的L3交換的鏈路層交換與UFS裝置6520或UFS卡6530通訊。此時，UFS裝置6520和UFS卡6530可以透過在主機6510的UniPro處的鏈路層交換來與彼此通訊。在本實施例中，為了便於描述，已經例示其中一個UFS裝置6520和一個UFS卡6530連接到主機6510的配置。然而，多個UFS裝置和UFS卡可以並聯地或以星型形式連接到主機6410，並且多個UFS卡可以並聯地或以星型形式連接到UFS裝置6520，或者串聯地或以鏈型形式連接到UFS裝置6520。
在圖10所示的UFS系統6600中，主機6610、UFS裝置6620和UFS卡6630中的每一個可以包括UniPro，並且主機6610可以透過執行交換操作的交換模組6640，例如，透過在UniPro處執行例如L3交換的鏈路層交換的交換模組6640來與UFS裝置6620或UFS卡6630通訊。UFS裝置6620和UFS卡6630可以透過在UniPro處的交換模組6640的鏈路層交換來與彼此通訊。在本實施例中，為了便於描述，已經例示一個UFS裝置6620和一個UFS卡6630連接到交換模組6640的配置。然而，多個UFS裝置和UFS卡可以並聯地或以星型形式連接到交換模組6640，並且多個UFS卡可以串聯地或以鏈型形式連接到UFS裝置6620。
在圖11所示的UFS系統6700中，主機6710、UFS裝置6720和UFS卡6730中的每一個可以包括UniPro，並且主機6710可以透過執行交換操作的交換模組6740，例如，透過在UniPro處執行例如L3交換的鏈路層交換的交換模組6740來與UFS裝置6720或UFS卡6730通訊。此時，UFS裝置6720和UFS卡6730可以透過在UniPro處的交換模組6740的鏈路層交換來彼此通訊，並且交換模組6740可以在UFS裝置6720內部或外部與UFS裝置6720整合為一個模組。在本實施例中，為了便於描述，已經例示一個UFS裝置6720和一個UFS卡6730連接到交換模組6740的配置。然而，每個包括交換模組6740和UFS裝置6720的多個模組可以並聯地或以星型形式連接到主機6710，或者串聯地或以鏈型形式連接到彼此。此外，多個UFS卡可以並聯地或以星型形式連接到UFS裝置6720。
在圖12所示的UFS系統6800中，主機6810、UFS裝置6820和UFS卡6830中的每一個可以包括M-PHY和UniPro。UFS裝置6820可執行交換操作以便與主機6810和UFS卡6830通訊。特別地，UFS裝置6820可以透過用於與主機6810通訊的M-PHY和UniPro模組之間的交換操作和用於與UFS卡6830通訊的M-PHY和UniPro模組之間的交換操作，例如透過目標ID（識別碼）交換操作來與主機6810或UFS卡6830通訊。此時，主機6810和UFS卡6830可以透過UFS裝置6820的M-PHY和UniPro模組之間的目標ID交換來彼此通訊。在本實施例中，為了便於描述，已經例示其中一個UFS裝置6820連接到主機6810和一個UFS卡6830連接到UFS裝置6820的配置。然而，多個UFS裝置可以並聯地或以星型形式連接到主機6810，或串聯地或以鏈型形式連接到主機6810，並且多個UFS卡可以並聯地或以星型形式連接到UFS裝置6820，或者串聯地或以鏈型形式連接到UFS裝置6820。
圖13是示意性示出包括根據實施例的記憶體系統的資料處理系統的另一示例的圖。圖13是示意性示出應用根據本實施例的記憶體系統的使用者系統的圖。
參照圖13，使用者系統6900可以包括應用處理器6930、記憶體模組6920、網路模組6940、儲存模組6950和使用者介面6910。
更具體地，應用處理器6930可以驅動包括在例如OS的使用者系統6900中的部件，並且包括控制包括在使用者系統6900中的部件的控制器、介面、圖形引擎。應用處理器6930可以被設置為晶片上系統（SoC）。
記憶體模組6920可以作為使用者系統6900的主記憶體、工作記憶體、緩衝記憶體或高速緩衝記憶體。記憶體模組6920可以包括諸如DRAM、SDRAM、DDR SDRAM、DDR2 SDRAM、DDR3 SDRAM、LPDDR SDRAM、LPDDR2 SDRAM和LPDDR3 SDRAM的揮發性RAM或諸如PRAM、ReRAM、MRAM和FRAM的非揮發性RAM。例如，應用處理器6930和記憶體模組6920可以基於POP（堆疊封裝）被封裝並安裝。
網路模組6940可以與外部裝置通訊。例如，網路模組6940不僅可以支援有線通訊，還可以支援諸如以下的各種無線通訊：分碼多重存取（CDMA）、全球移動通訊系統（GSM）、寬頻CDMA（WCDMA）、CDMA-2000、分時多重存取（TDMA）、長程演進（LTE）、全球微波接入互通性（WiMAX）、無線局域網（WLAN）、超寬頻（UWB）、藍牙、無線顯示（WI-DI），從而與有線/無線電子裝置或特別是移動電子裝置通訊。因此，根據本發明的實施例的記憶體系統和資料處理系統可以應用於有線和/或無線電子裝置。網路模組6940可以被包括在應用處理器6930中。
儲存模組6950可以儲存資料，例如從應用處理器6930接收的資料，並且將儲存的資料傳輸到應用處理器6930。儲存模組6950可以由諸如以下的非揮發性半導體記憶體裝置實現：相變RAM（PRAM）、磁性RAM（MRAM）、電阻式RAM（ReRAM）、NAND快閃記憶體、NOR快閃記憶體和3維NAND快閃記憶體，並且被設置為諸如使用者系統6900的儲存卡和外部驅動器的可移除儲存媒介。儲存模組6950可對應於參照圖1和圖2描述的記憶體系統110。此外，儲存模組6950可以被實施為以上參照圖7至圖12描述的SSD、eMMC和UFS。
使用者介面6910可以包括用於將資料或指令輸入到應用處理器6930或用於將資料輸出到外部裝置的介面。例如，使用者介面6910可以包括諸如鍵盤、小鍵盤、按鈕、觸控面板、觸控式螢幕、觸控板、觸摸球、攝影機、麥克風、陀螺儀感測器、振動感測器和壓電元件的使用者輸入介面，以及諸如液晶顯示器（LCD）、有機發光二極體（OLED）顯示裝置、主動式矩陣OLED（AMOLED）顯示裝置、發光二極體（LED）、揚聲器和馬達的使用者輸出介面。
此外，當圖1和圖2的記憶體系統110被應用於使用者系統6900的移動電子裝置時，應用處理器6930可以控制移動電子裝置的全部操作，並且網路模組6940可以作為用於控制與外部裝置的有線/無線通訊的通訊模組。使用者介面6910可以在移動電子裝置的顯示/觸控模組上顯示由處理器6930處理的資料，或支援從觸控面板接收資料的功能。
在本技術中，因為資料時脈校正操作可以在控制器的介面端子中直接執行，因此可以使韌體的干預最小化。透過這種方式，可以使由於資料時脈校正操作而強加在韌體上的負擔最小化。
另外，因為資料時脈的相位在記憶體裝置中未進行校正，而僅在控制器中進行校正，所以可以使資料時脈校正操作的複雜性最小化。
雖然為了說明的目的已經描述各個實施例，但是對於本領域技術人員顯而易見的是，在不脫離如所附申請專利範圍所限定的本發明的精神和範圍的情況下，可以進行各種改變和變型。
100‧‧‧資料處理系統
102‧‧‧主機
110‧‧‧記憶體系統
130‧‧‧控制器
132‧‧‧主機介面單元
134‧‧‧處理器
138‧‧‧錯誤校正碼單元
140‧‧‧電源管理單元
142‧‧‧NAND快閃記憶體控制器
144‧‧‧記憶體
150‧‧‧記憶體裝置
152~156‧‧‧記憶區塊
500‧‧‧第一產生單元
510‧‧‧第一比較單元
530‧‧‧第一校正單元
540‧‧‧第二產生單元
550‧‧‧第二比較單元
560‧‧‧校正指令產生單元
570‧‧‧確定單元
600‧‧‧第一產生單元
610‧‧‧第一比較單元
615‧‧‧第二比較單元
630‧‧‧第一校正單元
635‧‧‧第二校正單元
640‧‧‧第二產生單元
645‧‧‧第三產生單元
650‧‧‧第三比較單元
655‧‧‧第四比較單元
660‧‧‧校正指令產生單元
670‧‧‧第一確定單元
675‧‧‧第二確定單元
700‧‧‧寫入校正模式
701~703‧‧‧流程步驟
710‧‧‧讀取校正模式
711~713‧‧‧流程步驟
720‧‧‧正常操作時段
721‧‧‧時段
722、723‧‧‧流程步驟
1501‧‧‧第一記憶體裝置
1502‧‧‧第二記憶體裝置
1701、1702 ‧‧‧時段
6100‧‧‧儲存卡系統
6110‧‧‧連接器
6120‧‧‧記憶體控制器
6130‧‧‧記憶體裝置
6130 6200‧‧‧資料處理系統
6210‧‧‧主機
6220‧‧‧記憶體控制器
6221‧‧‧CPU
6222‧‧‧RAM
6223‧‧‧ECC電路
6224‧‧‧主機介面
6225‧‧‧NVM介面
6230‧‧‧記憶體裝置
6300‧‧‧SSD
6310‧‧‧主機
6320‧‧‧控制器
6321‧‧‧處理器
6322‧‧‧ECC電路
6324‧‧‧主機介面
6325‧‧‧緩衝記憶體
6326‧‧‧非揮發性記憶體介面
6340‧‧‧記憶體裝置
6400‧‧‧eMMC
6410‧‧‧主機
6430‧‧‧控制器
6431‧‧‧主機介面
6432‧‧‧內核
6433‧‧‧NAND介面
6440‧‧‧記憶體裝置
6500、6600、6700、6800‧‧‧UFS系統
6510、6610、6710、6810‧‧‧主機
6520、6620、6720、6820‧‧‧UFS裝置
6530、6630、6730、6830‧‧‧UFS卡
6640、6740‧‧‧交換模組
6900‧‧‧使用者系統
6910‧‧‧使用者介面
6920‧‧‧記憶體模組
6930‧‧‧應用處理器
6940‧‧‧網路模組
6950‧‧‧儲存模組
COMP_IF‧‧‧比較資訊
COMP_IF1‧‧‧第一比較資訊
COMP_IF2‧‧‧第二比較資訊
COMP_RS‧‧‧比較訊號
COMP_RS1‧‧‧第一比較訊號
COMP_RS2‧‧‧第二比較訊號
DCLK1‧‧‧第一資料時脈
DCLK2‧‧‧第二資料時脈
DCLK3‧‧‧第三資料時脈
DCLK4‧‧‧第四資料時脈
MDTR_ON‧‧‧確定訊號
MDTR_ON1‧‧‧第一確定訊號
MDTR_ON2‧‧‧第二確定訊號
NM_RDATA‧‧‧正常資料
NM_RDATA1‧‧‧第一正常資料
NM_RDATA2‧‧‧第二正常資料
PTDATA1‧‧‧第一模式資料
PTDATA2‧‧‧第二模式資料
PTDATA3‧‧‧第三模式資料
PTDATA4‧‧‧第四模式資料
RDTR_CMD‧‧‧讀取校正指令
RDTR_CMD1‧‧‧第一讀取校正指令
RDTR_CMD2‧‧‧第二讀取校正指令
WTTR_CMD‧‧‧寫入校正指令
WTTR_CMD1‧‧‧第一寫入校正指令
WTTR_CMD2‧‧‧第二寫入校正指令
［圖1］是示出包括根據本發明的實施例的記憶體系統的資料處理系統的方塊圖。 ［圖2］是示出根據本公開的實施例的記憶體系統的方塊圖。 ［圖3］是示出根據本公開的實施例的記憶體系統的方塊圖。 ［圖4A］至［圖4D］是示出［圖2］和［圖3］所示的記憶體系統的資料時脈校正操作的圖。 ［圖5］至［圖13］是示意性示出根據本發明的各個實施例的［圖1］所示的資料處理系統的應用示例的圖。

Claims (20)

  1. 一種記憶體系統，其包括： 控制器，其適於： 產生具有第一相位差的第一資料時脈和第一模式資料， 在寫入校正模式下，根據第二比較資訊校正所述第一相位差， 在讀取校正模式下，根據所述第一資料時脈檢測所述第一模式資料的第一值，以及根據第二資料時脈檢測第二模式資料的第二值， 在所述讀取校正模式下，將在所述讀取校正模式中檢測到的所述第一值和所述第二值進行比較，並且 在所述讀取校正模式下，根據在所述讀取校正模式中檢測到的所述第一值和所述第二值的比較結果，產生第一比較資訊，並且 在所述讀取校正模式下，透過根據所述第一比較資訊校正由記憶體裝置產生的第二相位差來接收；以及 記憶體裝置，其適於： 產生具有所述第二相位差的所述第二資料時脈和所述第二模式資料， 在所述寫入校正模式下，根據所述第一資料時脈檢測所述第一模式資料的第一值，以及根據所述第二資料時脈檢測所述第二模式資料的第二值， 在所述寫入校正模式下，將在所述寫入校正模式中檢測到的所述第一值和所述第二值進行比較，並且 在所述寫入校正模式下，根據在所述寫入校正模式中檢測到的所述第一值和所述第二值的比較結果，產生所述第二比較資訊。
  2. 如請求項1所述的記憶體系統，其中所述控制器包括： 第一產生單元，其適於： 產生所述第一資料時脈和所述第一模式資料，並且 在所述寫入校正模式下，根據所述第二比較資訊校正所述第一相位差； 第一比較單元，其適於： 在所述讀取校正模式下，檢測所述第一值和所述第二值， 在所述讀取校正模式下，將在所述讀取校正模式中檢測到的所述第一值和所述第二值進行比較，並且 在所述讀取校正模式下，產生所述第一比較資訊；以及 第一校正單元，其適於：在所述讀取校正模式下，透過校正所述第二相位差來接收。
  3. 如請求項1所述的記憶體系統，其中所述記憶體裝置包括： 第二產生單元，其適於產生所述第二資料時脈和所述第二模式資料；以及 第二比較單元，其適於： 在所述寫入校正模式下，檢測所述第一值和所述第二值， 在所述寫入校正模式下，將在所述寫入校正模式中檢測到的所述第一值和所述第二值進行比較，並且 在所述寫入校正模式下，產生所述第二比較資訊。
  4. 如請求項1所述的記憶體系統，其中由所述控制器產生的所述第一模式資料與由所述記憶體裝置產生的所述第二模式資料相同。
  5. 如請求項1所述的記憶體系統，其中所述控制器進一步包括校正指令產生單元，其適於透過分別產生讀取校正指令和寫入校正指令來控制所述讀取校正模式和所述寫入校正模式的啟動。
  6. 如請求項5所述的記憶體系統，其中在啟動操作時段期間，所述校正指令產生單元回應於在第一預定時間點進入的讀取校正時段來產生所述讀取校正指令，接著回應於所述第一比較單元的輸出訊號選擇是否另外地產生所述讀取校正指令，並且回應於在第二預定時間點進入的寫入校正時段來產生所述寫入校正指令，接著回應於所述比較資訊選擇是否另外地產生所述寫入校正指令。
  7. 如請求項5所述的記憶體系統，其中所述控制器進一步包括確定單元，其適於在正常操作時段中，基於從所述記憶體裝置讀取的正常資料的位元翻轉的數量，來控制所述校正指令產生單元以產生所述讀取校正指令和所述寫入校正指令。
  8. 如請求項7所述的記憶體系統，其中在所述正常操作時段期間，所述校正指令產生單元回應於進入的中間校正時段來產生所述讀取校正指令和所述寫入校正指令，其中根據所述確定單元的輸出訊號來選擇是否進入所述中間校正時段，接著回應於所述第一比較單元的輸出訊號選擇是否另外地產生所述讀取校正指令，並且回應於所述比較資訊來選擇是否另外地產生所述寫入校正指令。
  9. 如請求項8所述的記憶體系統，其中在所述正常操作時段期間，所述確定單元檢查所述記憶體裝置的閒置狀態是否保持至少預定時間，並且根據檢查結果來選擇所述校正指令產生單元是否將進入所述中間校正時段。
  10. 一種記憶體系統，其包括： 控制器，其適於： 在第一寫入校正模式下，產生並輸出第一資料時脈和第一模式資料，其中根據輸入到所述控制器的第一比較資訊校正所述第一資料時脈和所述第一模式資料的相位差； 在第二寫入校正模式下，產生並輸出第二資料時脈和第二模式資料，其中根據輸入到所述控制器的第二比較資訊校正所述第二資料時脈和所述第二模式資料的相位差； 在第一讀取校正模式下，基於輸入到所述控制器的第三資料時脈來確定輸入到所述控制器的第三模式資料的值，並且透過根據將所述第三模式資料的值和在所述控制器中產生的所述第一模式資料的值進行比較的結果來校正所述第三資料時脈的相位來接收所述第三資料時脈；並且 在第二讀取校正模式下，基於輸入到所述控制器的第四資料時脈來確定輸入到所述控制器的第四模式資料的值，並且透過根據將所述第四模式資料的值和在所述控制器中產生的所述第二模式資料的值進行比較的結果來校正所述第四資料時脈的相位來接收所述第四資料時脈； 第一記憶體裝置，其適於： 在所述第一寫入校正模式下，基於輸入到所述第一記憶體裝置的所述第一資料時脈確定輸入到所述第一記憶體裝置的所述第一模式資料的值，並且產生並輸出所述第一比較資訊，其中根據將所述第一模式資料的值與在所述第一記憶體裝置中產生的所述第三模式資料的值進行比較的結果來確定所述第一比較資訊的值，並且 在所述第一讀取校正模式下，產生並輸出具有預定相位差的所述第三模式資料和所述第三資料時脈；以及 第二記憶體裝置，其適於： 在所述第二寫入校正模式下，基於輸入到所述第二記憶體裝置的所述第二資料時脈確定輸入到所述第二記憶體裝置的所述第二模式資料的值，並且產生並輸出所述第二比較資訊，其中根據將所述第二模式資料的值與在所述第二記憶體裝置中產生的所述第四模式資料的值進行比較的結果來確定所述第二比較資訊的值，並且 在所述第二讀取校正模式下，產生並輸出具有預定相位差的所述第四模式資料和所述第四資料時脈。
  11. 如請求項10所述的記憶體系統，其中所述控制器進一步包括： 第一產生單元，其適於： 在所述第一讀取校正模式下，產生具有預定相位差的所述第一模式資料和所述第一資料時脈；在所述第二讀取校正模式下，產生具有預定相位差的所述第二模式資料和所述第二資料時脈； 在所述第一寫入校正模式下，產生所述第一資料時脈和所述第一模式資料，其中根據所述第一比較資訊校正所述第一資料時脈和所述第一模式資料的相位差；並且在所述第二寫入校正模式下，產生所述第二資料時脈和所述第二模式資料，其中根據所述第二比較資訊校正所述第二資料時脈和所述第二模式資料的相位差； 第一比較單元，其適於：在所述第一讀取校正模式下，將基於所述第一資料時脈確定的所述第一模式資料的值和從所述第一記憶體裝置輸入的基於所述第三資料時脈確定的所述第三模式資料的值進行比較； 第二比較單元，其適於：在所述第二讀取校正模式下，將基於所述第二資料時脈確定的所述第二模式資料的值，和從所述第二記憶體裝置輸入的基於所述第四資料時脈確定的所述第四模式資料的值進行比較； 第一校正單元，其適於：在所述第一讀取校正模式下，透過回應於所述第一比較單元的輸出訊號校正所述第三資料時脈的相位來接收所述第三資料時脈，使得透過對所述第三資料時脈和所述第三模式資料的相位差進行校正來接收所述第三資料時脈和所述第三模式資料；以及 第二校正單元，其適於：在所述第二讀取校正模式下，透過回應於所述第二比較單元的輸出訊號校正所述第四資料時脈的相位來接收所述第四資料時脈，使得透過對所述第四資料時脈和所述第四模式資料的相位差進行校正來接收所述第四資料時脈和所述第四模式資料。
  12. 如請求項11所述的記憶體系統，其中所述第一記憶體裝置包括： 第二產生單元，其適於：在所述第一讀取校正模式和所述第一寫入校正模式下，產生具有預定相位差的所述第三模式資料和所述第三資料時脈；以及 第三比較單元，其適於：在所述第一寫入校正模式下，將基於所述第三資料時脈確定的所述第三模式資料的值，和從所述控制器輸入的基於所述第一資料時脈確定的所述第一模式資料的值進行比較，並且根據比較結果確定並產生所述第一比較資訊的值。
  13. 如請求項12所述的記憶體系統，其中所述第二記憶體裝置包括： 第三產生單元，其適於：在所述第二讀取校正模式和所述第二寫入校正模式下，產生具有預定相位差的所述第四模式資料和所述第四資料時脈；以及 第四比較單元，其適於：在所述第二寫入校正模式下，將基於所述第四資料時脈確定的所述第四模式資料的值，和從所述控制器輸入的基於所述第二資料時脈確定的所述第二模式資料的值進行比較，並且根據比較結果確定並產生所述第二比較資訊的值。
  14. 如請求項13所述的記憶體系統， 其中基於在所述控制器的所述第一產生單元中產生的所述第一資料時脈確定的所述第一模式資料的值，與基於在所述第一記憶體裝置的所述第二產生單元中產生的所述第三資料時脈確定的所述第三模式資料的值彼此相同，並且 其中基於在所述控制器的所述第一產生單元中產生的所述第二資料時脈確定的所述第二模式資料的值，與基於在所述第二記憶體裝置的所述第三產生單元中產生的所述第四資料時脈確定的所述第四模式資料的值彼此相同。
  15. 如請求項14所述的記憶體系統，其中所述控制器進一步包括： 校正指令產生單元，其適於產生用於控制進入所述第一讀取校正模式的第一讀取校正指令，產生用於控制進入所述第二讀取校正模式的第二讀取校正指令，產生用於控制進入所述第一寫入校正模式的第一寫入校正指令，以及產生用於控制進入所述第二寫入校正模式的第二寫入校正指令。
  16. 如請求項15所述的記憶體系統， 其中在啟動操作時段期間，所述校正指令產生單元回應於在第一預定時間點進入讀取校正時段而產生所述第一讀取校正指令和所述第二讀取校正指令，接著回應於所述第一比較單元的輸出訊號來選擇是否另外地產生所述第一讀取校正指令，並且回應於所述第二比較單元的輸出訊號來選擇是否另外地產生所述第二讀取校正指令，並且 其中所述校正指令產生單元回應於在第二預定時間點進入寫入校正時段而產生所述第一寫入校正指令和所述第二寫入校正指令，接著回應於所述第一比較資訊來選擇是否另外地產生所述第一寫入校正指令，並且回應於所述第二比較資訊來選擇是否另外地產生所述第二寫入校正指令。
  17. 如請求項15所述的記憶體系統，其中所述控制器進一步包括： 第一確定單元，其適於：在正常操作時段中，確定從所述第一記憶體裝置輸入的資料的位元翻轉的數量是否超過預定基準；以及 第二確定單元，其適於：在正常操作時段中，確定從所述第二記憶體裝置輸入的資料的位元翻轉的數量是否超過預定基準。
  18. 如請求項17所述的記憶體系統， 其中在所述正常操作時段期間，所述校正指令產生單元回應於進入第一中間校正時段來產生所述第一讀取校正指令和所述第一寫入校正指令，其中根據所述第一確定單元的輸出訊號選擇是否進入所述第一中間校正時段，接著回應於所述第一比較單元的輸出訊號來選擇是否另外地產生所述第一讀取校正指令，並且回應於所述第一比較資訊來選擇是否另外地產生所述第一寫入校正指令，並且 其中在所述正常操作時段期間，所述校正指令產生單元回應於進入第二中間校正時段來產生所述第二讀取校正指令和所述第二寫入校正指令，其中根據所述第二確定單元的輸出訊號選擇是否進入所述第二中間校正時段，接著回應於所述第二比較單元的輸出訊號來選擇是否另外地產生所述第二讀取校正指令，並且回應於所述第二比較資訊來選擇是否另外地產生所述第二寫入校正指令。
  19. 如請求項18所述的記憶體系統， 其中在所述正常操作時段期間，所述第一確定單元檢查所述第一記憶體裝置的閒置狀態是否保持至少預定時間，並且根據檢查結果選擇所述校正指令產生單元是否將進入所述第一中間校正時段，並且 其中在所述正常操作時段期間，所述第二確定單元檢查所述第二記憶體裝置的閒置狀態是否保持至少預定時間，並且根據檢查結果來選擇所述校正指令產生單元是否將進入所述第二中間校正時段。
  20. 一種記憶體系統的操作方法，所述記憶體系統包括記憶體裝置和用於控制所述記憶體裝置的操作的控制器，所述方法包括： 在第一和第二校正模式下，在所述記憶體裝置中產生具有預定相位差的記憶體模式資料和記憶體資料時脈的動作； 在第二校正模式下，在所述控制器中產生具有預定相位差的控制器模式資料和控制器資料時脈的動作； 在所述第一校正模式下，在所述控制器中產生根據從所述記憶體裝置傳輸到所述控制器的比較資訊對其相位差進行校正的所述控制器資料時脈和所述控制器模式資料，並將所述控制器資料時脈和所述控制器模式資料傳輸到所述記憶體裝置的第一傳輸動作； 在所述第一校正模式下並在所述第一傳輸動作之後，在所述記憶體裝置中基於從所述控制器傳輸到所述記憶體裝置的所述控制器資料時脈，確定所述控制器模式資料的值，在所述記憶體裝置中根據將所確定的所述控制器模式資料的值和所述記憶體模式資料的值進行比較的結果來產生比較資訊，並將所述比較資訊傳輸到所述控制器的第二傳輸動作；以及 在所述第二校正模式下，在所述控制器中基於從所述記憶體裝置傳輸到所述控制器的所述記憶體資料時脈，確定所述第一記憶體模式資料的值，並且透過根據在所述控制器中將所確定的所述記憶體模式資料的值與所述控制器模式資料的值進行比較的結果，在所述控制器中校正所述記憶體資料時脈的相位來接收從所述記憶體裝置傳輸到所述控制器的所述記憶體資料時脈的動作。
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