KR20180101718A - 극성 탄성중합체를 활용하여 트랜지스터 스위칭 속도를 개선하기 위한 구조체 - Google Patents
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Abstract
유기 박막 트랜지스터는 제 1 게이트, 제 2 게이트, 상기 제 1 게이트와 상기 제 2 게이트 사이에 위치되고, 채널로서 동작하도록 구성된 반도체 층, 및 상기 반도체 층의 대향 측면들에 연결된 소스 전극 및 드레인 전극을 포함한다. 유기 박막 트랜지스터는 또한 상기 반도체 층을 통한 전류 흐름의 방향으로 상기 제 1 게이트와 상기 반도체 층 사이에 위치된 제 1 유전체 층 (상기 제 1 유전체 층은, 상기 제 1 게이트에 설정 전압이 인가될 때에 이중 층 충전 효과를 나타내는 극성 탄성중합체 유전체 재료를 포함함) 및 상기 제 2 게이트와 상기 반도체 사이에 위치된 제 2 유전체 층을 포함한다.
Description
본 출원은 35 U.S.C.§ 119 하에 2016년 1월 15일에 출원된 미국 가출원 제62/279,359호의 우선권 주장 출원이고, 상기 가출원의 내용은 참조로 전체적으로 여기에 병합된다.
본 개시의 실시예들은 박막 트랜지스터들에 관한 것으로, 보다 구체적으로는 유기 유전체 층을 가진 박막 트랜지스터들에 관한 것이다.
박막 트랜지스터들 (TFT들)은 통상적으로 활성 반도체 층, 유전체 층 및 금속성 또는 전도성 접점들의 박막을 지지 (그러나 비-전도성) 기판, 예를 들어 실리콘, 유리 및 플라스틱들 위에 증착시킴으로써 제조된다. 이들 TFT들은 액정 디스플레이들 (LCD들)와 같은 디스플레이를 구동하는 "엔진"으로 작동될 수 있다. TFT들은 예를 들어 픽셀들 간의 혼선 (crosstalk)을 줄이고, 이미지 안정성을 개선시키며, 그리고 원하는 비디오 속도를 달성하기 위해, 디스플레이 패널 내에 내장될 수 있다.
종래의 TFT들은 채널을 형성하기 위해 무기 반도체 재료로 구성된다. 이들 재료들은 a-Si < IGZO (indium gallium zinc oxide) < p-Si의 전자 이동도를 가진다. 무기 재료는 정적 상태에서 수월하게 작동한다. 그러나, 단순한 전자기기 또는 디스플레이 적용에서 타당한 속도로 스위칭 상태에서 사용될 때, 성능이 떨어진다.
한편, TFT들의 제조에 사용될 수 있는 유기 반도체 재료가 등장했다. 유기 전계 효과 트랜지스터들 (OFET들)과 같은 유기 박막 트랜지스터들 (OTFT들)의 이점은 탄성, 저온 처리 및/또는 화학적 안정성을 포함할 수 있다. 이들 특성들은 제품 유연성, 새로운 공정 및 새로운 기판을 초래한다. 그러나 OTFT는 낮은 전자 이동도 또는 정공 이동도와 같은 몇 가지 문제를 제시한다. 이동도는 접촉 저항, 층간 구조 (interlayer structure) 및 공정 방법에 의존한다.
본 개시의 다양한 실시예들은 제 1 게이트, 제 2 게이트, 제 1 게이트와 제 2 게이트 사이에 위치되고, 채널로서 동작하도록 구성된 반도체 층, 및 반도체 층의 대향 측면들에 연결된 소스 전극 및 드레인 전극을 포함하는 유기 박막 트랜지스터에 관한 것이다.
다양한 실시예들에서, 유기 박막 트랜지스터는 또한 반도체 층을 통한 전류 흐름의 방향으로 제 1 게이트와 반도체 층 사이에 위치된 제 1 유전체 층을 포함한다. 추가 실시예들에서, 제 1 유전체 층은 설정 전압이 제 1 게이트에 인가될 때 이중 층 충전 효과를 나타내는 극성 탄성중합체 유전체 재료(polar elastomeric dielectric material)를 포함하고, 제 2 유전체 층은 제 2 게이트와 반도체 층 사이에 위치된다.
본 개시의 추가 실시예들은 기판 상에 제 1 게이트를 형성하는 단계, 제 1 게이트 상에 제 1 유전체 층을 형성하는 단계, 제 1 유전체 층 상에 채널로서 동작하도록 구성된 반도체 층을 형성하는 단계, 반도체 층 상에 제 2 유전체 층을 형성하는 단계 및 제 2 유전체 층 상에 제 2 게이트를 형성하는 단계를 포함한 유기 박막 트랜지스터 제조 방법에 관한 것이다. 다양한 실시예들에서, 제 1 및 제 2 유전체 층들 중 하나는 극성 탄성중합체 유전체 재료를 포함할 수 있으며, 그리고 제 1 및 제 2 게이트들은 설정 전류 및 게이트 전류 중 상이한 것들을 수신하도록 구성될 수 있다.
도 1은 본 개시의 일 실시예에 따른 FET의 개략적인 측면도이다.
도 2는 본 개시의 또 다른 실시예에 따른 FET의 개략적인 측면도이다.
도 3은 본 개시의 일 실시예에 따른 중합체 유전체에서 헬름홀츠 평면들 (Helmholtz planes)을 유도하는 메커니즘을 도시하는 개략적인 측면도이다.
도 4는 또 다른 실시예에 따른 2 개의 신호 게이트들을 갖는 FET의 개략적인 측면도이다.
도 5는 본 개시의 또 다른 실시예에 따른 FET의 개략적인 측면도이다.
도 6a는 본 개시의 일 실시예에 따른 OFET의 개략적인 측면도이다.
도 6b는 e-PVDF-HFP 유전체의 화학 구조를 도시한다.
도 6c는 반도체 PTDPPTFT4의 화학 구조를 도시한다.
도 6d는 PTDPPTFT4의 출력 특성의 플롯이다.
도 6e는 PTDPPTFT4의 전달 특성의 플롯이다.
도 7a는 다양한 두께를 갖는 e-PVDF-HFP 유전체 층 상에 준비된 OTFT들의 전달 곡선을 도시한 플롯이다.
도 7b는 도 7a의 OTFT들의 20 Hz, 0.1 Hz 및 준-DC 값들에서 커패시턴스를 사용하여 결정된 e-PVDF-HFP의 두께 함수에 따라 해당하는 전계-효과 이동도를 도시한 플롯이다.
도 7c는 도 7a의 OTFT들의 디바이스 특성을 순방향 및 역방향 스위프로 도시한 플롯이다.
도 7d는 e-PVDF-HFP (실선 트레이스) 및 OTS-변형 SiO2 (점선 트레이스)로 만들어진 PTDPPTFT4 FET들의 온도-의존성 트랜스컨덕턴스를 도시한 플롯이다.
도 7e는 다양한 두께를 갖는 c-PVDF-HFP 유전체 층 상에 준비된 OTFT들의 전달 곡선을 도시한 플롯이다.
도 7f는 도 7e의 OTFT들의 20 Hz 및 준-DC 값들에서 커패시턴스를 사용하여 결정된 c-PVDF-HFP의 두께 함수에 따라 해당하는 전계-효과 이동도를 도시한 플롯이다.
도 8a는 W/L = 20인 e-PVDF-HFP 유전체 층 및 P3HT 반도체 층을 갖는 OTFT들의 전달 및 출력 특성들을 도시한 플롯이다.
도 8b는 W/L = 20인 e-PVDF-HFP 유전체 층 및 그래핀 반도체 층을 갖는 OTFT들의 전달 및 출력 특성들을 도시한 플롯이다.
도 8c는 W/L = 20인 e-PVDF-HFP 유전체 층 및 PCBM 반도체 층을 갖는 OTFT들의 전달 및 출력 특성들을 도시한 플롯이다.
도 8d는 다양한 유전체들 사이의 트랜스컨덕턴스 비교를 도시한 플롯이다.
도 8e는 유전체 층 (L = 50 μm, W = 1000 μm)으로서 e-PVDF-HFP를 갖는 PTDPPTFT4 트랜지스터의 IDS 및 IG 전류들 대 주파수를 도시한 플롯이고, 이 경우에 VDS = -15V, VG = 10 V 내지 -10 V이다. 컷-오프 주파수 (fc)는 IDS 및 IG의 교차점으로 추정되었다.
도 8f는 1 kHz, 펄스 폭 = 1 ms, 펄스 상승 시간 = 4 μs, 및 채널 길이 = 50 μm에서 구형파 함수 게이트-전압 펄스에 대한 PTDPPTFT4의 IDS 응답을 도시한 플롯이다.
도 9a는 일 실시예에 따른 주변 조건들에서 VG = -0.5, -1, -3 및 -5 V 하에서 PTDPPTFT4 FET들에 대한 바이어스 스트레스 거동 (IDS 대 시간)을 도시한 플롯이다.
도 9b는 도 9b의 FET들의 대기 (단색 기호, solid symbols)에서, 및 탈이온수 (DI-water, 개방 기호)에서 각각의 바이어스 사이클의 끝에서 측정된 전류 ID 및 누설 전류 IG에 대한 장-기간 바이어스를 도시한 플롯이다.
도 9c는 도 9a의 FET들의 대기에서 장-기간 바이어스 동안 선형 및 포화 레짐들 둘 다에서의 이동도 및 임계 전압 시프트의 전개를 도시한 플롯이다.
도 9d는 도 9a의 FET들의 탈이온수에서 장-기간 바이어스 동안 선형 및 포화 레짐들 둘 다에서의 이동도 및 임계 전압 시프트의 전개를 도시한 플롯이다.
도 2는 본 개시의 또 다른 실시예에 따른 FET의 개략적인 측면도이다.
도 3은 본 개시의 일 실시예에 따른 중합체 유전체에서 헬름홀츠 평면들 (Helmholtz planes)을 유도하는 메커니즘을 도시하는 개략적인 측면도이다.
도 4는 또 다른 실시예에 따른 2 개의 신호 게이트들을 갖는 FET의 개략적인 측면도이다.
도 5는 본 개시의 또 다른 실시예에 따른 FET의 개략적인 측면도이다.
도 6a는 본 개시의 일 실시예에 따른 OFET의 개략적인 측면도이다.
도 6b는 e-PVDF-HFP 유전체의 화학 구조를 도시한다.
도 6c는 반도체 PTDPPTFT4의 화학 구조를 도시한다.
도 6d는 PTDPPTFT4의 출력 특성의 플롯이다.
도 6e는 PTDPPTFT4의 전달 특성의 플롯이다.
도 7a는 다양한 두께를 갖는 e-PVDF-HFP 유전체 층 상에 준비된 OTFT들의 전달 곡선을 도시한 플롯이다.
도 7b는 도 7a의 OTFT들의 20 Hz, 0.1 Hz 및 준-DC 값들에서 커패시턴스를 사용하여 결정된 e-PVDF-HFP의 두께 함수에 따라 해당하는 전계-효과 이동도를 도시한 플롯이다.
도 7c는 도 7a의 OTFT들의 디바이스 특성을 순방향 및 역방향 스위프로 도시한 플롯이다.
도 7d는 e-PVDF-HFP (실선 트레이스) 및 OTS-변형 SiO2 (점선 트레이스)로 만들어진 PTDPPTFT4 FET들의 온도-의존성 트랜스컨덕턴스를 도시한 플롯이다.
도 7e는 다양한 두께를 갖는 c-PVDF-HFP 유전체 층 상에 준비된 OTFT들의 전달 곡선을 도시한 플롯이다.
도 7f는 도 7e의 OTFT들의 20 Hz 및 준-DC 값들에서 커패시턴스를 사용하여 결정된 c-PVDF-HFP의 두께 함수에 따라 해당하는 전계-효과 이동도를 도시한 플롯이다.
도 8a는 W/L = 20인 e-PVDF-HFP 유전체 층 및 P3HT 반도체 층을 갖는 OTFT들의 전달 및 출력 특성들을 도시한 플롯이다.
도 8b는 W/L = 20인 e-PVDF-HFP 유전체 층 및 그래핀 반도체 층을 갖는 OTFT들의 전달 및 출력 특성들을 도시한 플롯이다.
도 8c는 W/L = 20인 e-PVDF-HFP 유전체 층 및 PCBM 반도체 층을 갖는 OTFT들의 전달 및 출력 특성들을 도시한 플롯이다.
도 8d는 다양한 유전체들 사이의 트랜스컨덕턴스 비교를 도시한 플롯이다.
도 8e는 유전체 층 (L = 50 μm, W = 1000 μm)으로서 e-PVDF-HFP를 갖는 PTDPPTFT4 트랜지스터의 IDS 및 IG 전류들 대 주파수를 도시한 플롯이고, 이 경우에 VDS = -15V, VG = 10 V 내지 -10 V이다. 컷-오프 주파수 (fc)는 IDS 및 IG의 교차점으로 추정되었다.
도 8f는 1 kHz, 펄스 폭 = 1 ms, 펄스 상승 시간 = 4 μs, 및 채널 길이 = 50 μm에서 구형파 함수 게이트-전압 펄스에 대한 PTDPPTFT4의 IDS 응답을 도시한 플롯이다.
도 9a는 일 실시예에 따른 주변 조건들에서 VG = -0.5, -1, -3 및 -5 V 하에서 PTDPPTFT4 FET들에 대한 바이어스 스트레스 거동 (IDS 대 시간)을 도시한 플롯이다.
도 9b는 도 9b의 FET들의 대기 (단색 기호, solid symbols)에서, 및 탈이온수 (DI-water, 개방 기호)에서 각각의 바이어스 사이클의 끝에서 측정된 전류 ID 및 누설 전류 IG에 대한 장-기간 바이어스를 도시한 플롯이다.
도 9c는 도 9a의 FET들의 대기에서 장-기간 바이어스 동안 선형 및 포화 레짐들 둘 다에서의 이동도 및 임계 전압 시프트의 전개를 도시한 플롯이다.
도 9d는 도 9a의 FET들의 탈이온수에서 장-기간 바이어스 동안 선형 및 포화 레짐들 둘 다에서의 이동도 및 임계 전압 시프트의 전개를 도시한 플롯이다.
본 개시의 다양한 실시예들은 제 1 게이트, 제 2 게이트, 및 제 1 게이트와 제 2 게이트 사이에 위치된 유기 반도체 층으로 구성된 채널을 포함하는 유기 박막 트랜지스터들에 관한 것이다. 본 개시의 추가 실시예들은 유기 박막 트랜지스터들을 제조하는 방법에 관한 것이다.
본 개시의 적어도 소정의 실시예들에 따르면, 여기에 기재된 방법들은 자유 캐리어 농도를 증가시킬 수 있고, 그에 따라 TFT들의 보다 높은 전체 전류 구동 (트랜스컨덕턴스)을 용이하게 할 수 있다. 예를 들어, 다양한 실시예들에서, 새로운 유전체 층이 제공되는 방법들 및 디바이스들이 제공된다. 새로운 유전체 층 및 TFT의 설계는 적어도 소정의 실시예들에서, 유기 반도체들 또는 무기 반도체 재료들에서 낮은 이동도를 극복할 수 있고, 및/또는 트랜스컨덕턴스를 증가시킬 수 있다. 본 발명자들은 예기치 않게, 우수한 유기 반도체 (OSC) 박막 트랜지스터들이 극성 탄성중합체 유전체의 사용과, 그리고 극성 탄성중합체 유전체, 특히 게이트 유도 쌍극자 정렬 메커니즘의 속성을 이용하는 TFT 설계의 사용으로 달성될 수 있다는 것을 발견했다.
낮은 동작 전압에서 높은 이득 및 높은 트랜스컨덕턴스 둘 다는 유기 전계-효과 트랜지스터들 (OFET들)의 실제 적용에 바람직할 수 있다. 극성 탄성중합체 유전체들에서의 이중-층 커패시턴스 효과는 하기에 논의된다. 이러한 효과는 유전체가 낮은 이온 농도 및 전도율을 가질 때에도 존재할 수 있다. 추가로, 이러한 효과는 낮은 전압으로 구동될 때 OFET 트랜스컨덕턴스를 향상시키는 것으로 밝혀졌다. 특히, 유전체 층으로서 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌, vinylidene fluoride-co-hexafluoropropylene) (e-PVDF-HFP)와 같은 극성 탄성중합체가 사용될 때, 수 마이크로미터의 두께라도, 유사한 두께를 갖는 반결정 PVDF-HFP 상에 제조된 동일한 유기 반도체들에 대해 측정된 것보다 30 배가 더 높을 수 있는 채널 폭당 트랜스컨덕턴스를 얻을 수 있다. 특정 이론에 구애받음 없이, 이러한 결과는 이중-층 커패시턴스 효과의 결과일 수 있다. 이러한 결과는 이온 전도율이 10-11 S/cm만큼 낮더라도 달성될 수 있다.
높은 이득 및 트랜스컨덕턴스 둘 다를 갖는 전계-효과 트랜지스터들 (FET들)은 로직 회로들, 디스플레이 드라이버들 및 센싱을 포함한 광범위한 적용에 유리하다. 유기 재료를 기반으로 하는 고성능 FET들은 저-비용, 고-처리량 처리 및 연질 조직들 (soft tissues)과의 기계적 적합성과의 호환성 때문에 특히 중요하다. 그러나, 상대적으로 낮은 전하 캐리어 이동도로 인하여, 유기 재료들로 높은 트랜스컨덕턴스를 실현하는 것은 어려웠다. 트랜스컨덕턴스를 개선시키는 한 가지 방법은 커패시턴스가 큰 유전체 층을 개발하는 것이다. 예를 들어, 진공 증발된 OTFT들에서 0.7 μF/cm2의 높은 커패시턴스 및 0.01-0.04 S/m의 트랜스컨덕턴스를 달성하기 위해 초-박막 자기 조립 단층 (ultra-thin self-assembled monolayer, SAM) 유전체 층이 사용될 수 있다. 이온-도핑된 중합체 전해질들 및 이온 젤들은 OFET들에 대한 유전체 층들로서 사용될 수 있다. 커패시턴스들은 이중-층 커패시터 효과로 인해 높다. 이들 재료들로 제조된 OFET들은 최대 0.5 S/m의 트랜스컨덕턴스에 도달할 수 있다. 그러나, SAM 제조의 낮은 수율, 표준 제조 공정과의 액체/젤 재료의 비-호환성, 및 이온 유전체의 높은 습기 민감도로 인해, 이들 시스템들을 실용적인 적용에 사용하는데는 여전히 어려움이 있다.
하기에서 보다 상세하게 논의되는 바와 같이, 게이트 유도 쌍극자 정렬 (gate induced dipole alignment, GIDA) 메커니즘은 탄성 플루오르화 중합체 유전체 재료 (elastic fluorinated polymer dielectric material)를 포함하는 OFET들의 출력 전류를 증대시키기 위해 사용될 수 있다. GIDA 메커니즘은 두꺼운 유전체 층이라도 낮은 작동 전압에서 OFET 출력 전류를 현저하게 증가시킬 수 있다. 다양한 실시예들은 보통의 (modest) 스위칭 속도만을 사용하는, 인쇄 가능한 및 착용 가능한 전자기기들에 대해 광범위한 적용에 사용될 수 있는 OFET들을 제공한다. 다른 실시예들에서, GIDA 메커니즘은 또한 고-성능 OFET 디바이스들에서 사용될 수 있다. 게다가, 메커니즘은 다른 극성 탄성 유전체 재료들에 적용될 수 있다.
이온 농도 및 이온 전도율이 낮더라도, 극성 고무질 (rubbery) 유전체들에서의 이중-층 커패시턴스 효과는 트랜스컨덕턴스를 현저하게 증가시킨다. 예를 들어, 극성 탄성중합체 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌 (e-PVDF-HFP)가 유전체 층으로서 사용될 때, 채널 폭당 트랜스컨덕턴스는 유사한 두께를 갖는 반결정 PVDF-HFP 상에 제조된 동일한 유기 반도체들에 대해 측정된 것보다 20-40 배 높을 수 있고, 예를 들면 25-35 배 높을 수 있고, 예를 들면 30 배 높을 수 있다. 이러한 효과는 유전체 층이 수 마이크로미터의 두께를 가질 때에도 나타난다.
통상적으로, e-PVDF-HFP 유전체를 포함하는 FET는 빠른 스위칭 동작, 즉 20 Hz보다 높은 주파수에서 스위칭을 수행할 수 없었다. 유효 전자 이동도는 대체로 이중 층 이온 유전체 효과로 인해 20 Hz보다 큰 (> 20 Hz) 게이트 스위칭 주파수에서 심각하게 저하되었다. 이 속도는 스위칭 속도에 대해 느리다. 그러나, 하기에 개시된 기하학적 구성을 갖는 디바이스들에서 이중 층 이온을 가능케 하는 매커니즘 유전체 층을 사용함으로써, 높은 유효 이동도가 보다 빠른 스위칭 속도, 즉 20 Hz보다 큰 (> 20 Hz) 속도와 함께 실현될 수 있다. 실시예들은 유기 반도체 채널 재료들을 갖는 FET들을 포함할 수 있다. 다른 실시예들은 실리콘, 게르마늄 및 실리콘-게르마늄 반도체 채널 재료들을 포함할 수 있다.
여기에 기재된 중합체 유전체 층의 특징은, 적어도 몇몇 실시예들에 따라서, 다음을 포함할 수 있다: 유전체 층의 두께와 무관한 이동도, 넓은 구역에서의 제조의 용이성, 매우 낮은 구동 전압. 부가적인 특징들은 다양한 실시예들에서, 다음을 포함할 수 있다: 플루오라이드 (fluoride) 유전체는 매우 안정한 디바이스 성능을 제공하고, 디바이스들은 디스플레이 유리, 이온 함유 유리, 금속 박막들 및 플라스틱 재료들과 같은 상이한 기판 상에 제조될 수 있으며, 그리고 보다 낮은 주파수 (예를 들어, 준-정적 (quasi-static) 근처)의 사용은 보다 높은 커패시턴스를 초래한다. 다른 특징들은 다양한 실시예들에서 다음을 포함할 수 있다: 커패시턴스와 전압 의존성이 없음; 탄성중합체 유전체 e-PVDF-HFP의 활용; 느린 응답 시간을 개선시키는 능력. 그러나, 유의해야 하는 바와 같이, 다양한 실시예들에서, 상기 특징들 중 하나 이상이 존재하지 않을 수 있으며, 그리고 적어도 소정의 실시예들에서, 상기 특징들 중 어느 것도 존재할 수 없지만, 그러한 실시예들은 본 개시의 권리 범위 내에 있는 것으로 의도된다.
부가적으로, 여기에 개시된 소정의 실시예들은 고성능 회로부에서 처리하기 쉬운 평범한 반도체 재료들의 구현을 허용할 수 있다. 부가적으로, 여기에 개시된 디바이스들은, 다양한 실시예들에서, 현재 제조 기반 구조와 호환 가능할 수 있다. 사용 예에는 전송 카드들 및 스마트 카드들, 전자 선반 라벨들, 내장 수하물 태그들, 스마트 시계 및 대형 가요성 OLED 적용을 위한 무-배터리 디스플레이들이 포함된다.
도 1은 본 개시의 다양한 실시예들에 따른 FET (200)를 도시한다. FET (200)는, 절연 재료로 제조될 수 있거나 또는 전도성 또는 반도체 재료의 상부 상에 절연 층 (도시되지 않음)을 갖는 전도성 또는 반도체 재료로 제조될 수 있는 기판 (102)을 포함한다. 기판 (102)의 상부에는 제 1 게이트 (104a)가 위치한다. 제 1 게이트 (104a)는 설정 전압을 수신하도록 구성될 수 있다. 이 경우, 제 1 게이트 (104a)는 설정 게이트로 지칭될 수 있다. 제 1 유전체 층 (116)은 기판 (102)의 상부 상에 위치하며, 제 1 게이트 (104a)를 덮는다. 하기에서 보다 상세하게 논의되는 바와 같이, 제 1 유전체 층 (116)은 전계의 인가로 쌍극자들을 형성하는 극성 탄성중합체 재료를 포함할 수 있다. 몇몇 실시예들에서, 극성 탄성중합체 유전체 재료는 탄성중합체 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌) (e-PVDF-HFP) 재료일 수 있다.
반도체 층 (108)은 제 1 유전체 층 (116)의 상부 상에 위치한다. 반도체 층 (108)은 유기 반도체 재료 또는 무기 반도체 재료로 형성될 수 있다. 여기서, 반도체 층 (108)은 채널로 지칭될 수도 있다. FET (200)는 또한 반도체 층 (108) 위에 위치된 제 2 유전체 층 (107) 및 제 2 유전체 층 (107) 위에 위치된 제 2 게이트 (104b)를 포함할 수 있다. 제 2 게이트 (104b)는 신호 전압 (예를 들어, 데이터 전압)을 수신하도록 구성될 수 있다. 이 경우, 제 2 게이트 (104b)는 신호 게이트로 지칭될 수 있다. 제 2 유전체 층 (107)은 폴리(메틸-메타크릴레이트, methyl-methacrylate) (PMMA) 등과 같은 임의의 적합한 유전체 재료로 제조될 수 있다. FET (200)는 반도체 층 (108)에 전기적으로 연결된 소스 전극 (110) 및 드레인 전극 (112)을 포함한다.
몇몇 실시예들에서, 제 1 유전체 층 (116)은 제 2 유전체 층 (107)보다 두꺼울 수 있다. 그러나, 다른 실시예들에서 제 1 유전체 층 (116) 및 제 2 유전체 층 (107)은 실질적으로 동일한 두께를 가진다. 대안적으로, 제 1 층 (116)은 제 2 유전체 층 (107)보다 얇을 수 있다. 소스 및 드레인 전극들 (110, 112)은 반도체 층 (108)의 상부 또는 하부 상에 있을 수 있다. 몇몇 실시예에서, 설정 게이트 (104a)는 반도체 층 (108)을 통한 전류 흐름 방향에 대해 신호 게이트 (104b)와 동일한 길이이거나 상기 신호 게이트보다 길다. 이러한 구성은 우수한 트랜스컨덕턴스 (소스 전극과 드레인 전극 (110,112) 사이에서 증가된 전류 흐름을 초래하는 신호 게이트 (104b)에 인가된 전압)를 제공할 수 있다.
대안으로, 상기의 구성은 반대로 될 수 있다 (예를 들어, 하부 게이트 구성). 예를 들어, 제 2 유전체 층 (107)은 극성 탄성중합체 유전체 재료로 제조될 수 있고, 제 2 게이트 (104B)는 설정 전압을 수신하도록 구성된 설정 게이트일 수 있고, 제 1 유전체 층 (116)은 통상적인 유전체 재료로 형성될 수 있으며, 그리고 제 1 게이트 (104a)는 신호 전압을 수신하도록 구성된 신호 게이트일 수 있다.
도 2는 본 개시의 다양한 실시예들에 따른 FET (201)를 도시한다. FET (201)는 FET (200)와 유사하기 때문에, 그 차이점만을 상세하게 기재할 것이다. 특히, 소스 전극 (110) 및 드레인 전극 (112)은 그 일부들이 반도체 층 (108)과 제 2 유전체 층 (107) 사이에 연장되도록 제조될 수 있다. 소스 및 드레인 전극들 (110,112)은 또한 설정 게이트 (104a) 및 신호 게이트 (104b)와 겹쳐질 수 있다. 소스 및 드레인 전극들 (110, 112) (예를 들어, 그 연장 부분들)의 보다 큰 소스/드레인 금속화 기법은 유효 이동도를 증가시키고, 따라서 반도체 층 (108)의 트랜스컨덕턴스를 증가시키지만, 설정 및 신호 게이트들 (104a, 104b) 및 소스 및 드레인 전극들 (110, 112)과의 기생 커플링으로 인해 전체적인 스위칭 속도를 감소시킬 수 있다. 이러한 전극 구성은 또한 하부 게이트 FET 구성에 적용될 수 있다.
도 3은 설정 게이트 (104a)가 제 1 유전체 층 (116)에서 헬름홀츠 평면들 (120)을 유도하는 법을 도시한다. 헬름홀츠 평면들 (120)은, 헬름홀츠 평면들 (120)에서 회살표들에 의해 나타난 바와 같이, 결국 제 1 유전체 층 (116)과 반도체 층 (108) 사이의 계면에서, 그리고 제 1 유전체 층 (116) 및 설정 게이트 (104A) 사이의 계면에서 전계를 생성한다. 화살표들은 단층 상호 작용을 나타낸다. 전계 위의 거리는 본질적으로 하나의 원자 두께이다. 결과적으로, 반도체 층 (108)에 자유 캐리어들 (122)을 유도하는 강렬한 전계가 생성된다. 하기에서 보다 상세하게 논의되는 바와 같이, 자유 캐리어들 (122)은 반도체 층 (108)의 상태 ("온" 또는 "오프")를 설정한다.
상기의 실시예들 중 어느 하나에 따른 FET (200)를 동작시키기 위해, 약 0.5-4V 또는 약 1-2V의 전압과 같은 상대적으로 낮은 설정 전압은 설정 게이트 (104a)에 인가될 수 있다. 설정 전압은 거의 일정하거나 낮은 주파수에서 적용될 수 있다. 설정 전압은 반도체 층 (108)에서 약한 반전 상태 (weak inversion state)를 유도한다 (즉, 자유 캐리어들 (122)이 유도된다). 제 1 게이트 (104b)에 인가된 게이트 신호는 반도체 층 (108)에서의 자유 캐리어 농도가 이미 상대적으로 "높기" 때문에 쉽게 증폭될 수 있다. 반도체 층 (108)이 거의 "온" 상태에 있기 때문에, 설정 게이트 (104a)에 인가된 설정 전압은 반도체 층 (108)에서 누설 전류를 초래할 수 있다. 설정 게이트 (104a)가 온 (예를 들어, 설정 전압이 그에 인가됨)인 동안, 반도체 층 (108)은 약한 또는 중간의 반전 상태로 유지되며, 이는 약 0-3 볼트의 신호 전압과 같은 상대적으로 낮은 신호 전압이 신호 게이트 (104b)에 인가될 때에도, 보다 높은 레빌의 누설 전류를 야기시킬 수 있다.
게이트 신호들 사이의 시간이 중합체 유전체의 응답 시간보다 클 때, 설정 게이트 (104a)는 턴 오프 (예를 들어, 설정 전압이 그에 인가되지 않음)될 수 있거나, 또는 설정 전압보다 낮은 대기 전압이 그에 인가될 수 있다. 즉, 들어오는 게이트 신호의 주파수가 유전체 재료의 주파수 응답보다 길 때, 전력을 보존 (예를 들어, 누설 전류를 감소)시키기 위해 설정 게이트 (104a)가 턴 오프될 수 있다. 예를 들어, 신호 주파수가 20 Hz 미만인 경우, 설정 게이트 (104a)는 턴 오프된다.
n-형 반도체 층 (108)을 포함하는 디바이스들 (즉, 소스와 드레인 사이의 전류 도통에 대해 양의 게이트 전압이 사용됨)에서, 게이트 전압 (VGS)은 0V보다 낮게 (예를 들어, 음으로) 설정되어 설정 게이트 (104a)에 인가된 설정 전압에 의해 유도된 누설 전류를 억제하는데 도움을 줄 수 있다. 다시 말하면, 약 -5 내지 -15 볼트와 같은 음의 과구동 전압 (negative overdrive voltage)은 신호 전압 펄스들 사이의 전류 누설을 낮추기 위해 신호 전극 (104b)에 인가될 수 있다.
도 4는 본 교시의 다양한 실시예들에 따른 트라이-게이트 (tri-gate) FET (202)를 도시한다. 트라이-게이트 FET (202)는 FET (200)와 유사하기 때문에, 그 차이점만을 상세하게 논의할 것이다. 트라이-게이트 FET (202)는 제 2 신호 게이트 (104c)로도 지칭될 수 있는 제 3 게이트 (104c)를 포함하고, 상기 제 3 게이트는 설정 게이트 (104a)에 인접한 기판 (102) 상에 배치된다. 제 2 신호 게이트 (104c)는 설정 게이트 (104a)와 동일한 평면에 있을 수 있다. 트라이-게이트 FET (202)는 또한 제 1 및 제 2 신호 게이트들 (104b, 104c)을 전기적으로 연결하기 위해 전기 접점 (124)을 포함할 수 있다. 트라이-게이트 FET (202)는 또한 제 2 설정 게이트 (104c)와 반도체 층 (108) 사이에 배치된 제 3 유전체 층 (109)을 포함할 수 있다. 제 3 유전체 층 (109)은 종래의 유전체 재료로 형성될 수 있다. 제 1 유전체 층 (116)은 상술한 바와 같이 극성 탄성중합체를 포함할 수 있다.
설정 게이트 (104a)는 반도체 층 (108)이 약한 또는 중간의 반전 상태가 되도록 바이어싱될 수 있다 (예를 들어, 설정 전압을 수신하도록 구성될 수 있다). 제 1 및 제 2 신호 게이트들 (104b, 104c)가 신호 전압 (예를 들어, 데이터 전압)을 수신할 때, 전류는 반도체 층 (108)을 통해 소스 전극 (110)과 드레인 전극 (112) 사이에 흐를 수 있다. 어떠한 신호 전압 또는 과-구동 전압도 제 1 및 제 2 신호 게이트 (104b, 104c)에 인가되지 않을 때, 전류 핀치 오프 영역은 2 개의 신호 게이트들 (104b, 104c) 사이에 생성된다. 이는, 설정 전압이 설정 게이트 (104a)에 인가될 때 발생할 수 있는 전력 소비 (예를 들어, 전류 누설)를 감소시킨다. 이 실시예에서, 전력 소비는 개선되지만, 트랜스컨덕턴스는 도 1에 도시된 구조보다 다소 낮을 수 있다.
도 5는 본 교시의 다양한 실시예들에 따른 FET (203)를 도시한다. FET (203)는 FET (200)와 유사하기 때문에, 그 차이점만을 상세하게 논의할 것이다. FET (203)는 종래의 제 2 유전체 층 (107) 및 극성 탄성중합체와 같은 중합체 유전체 층 (116)을 갖는 신호 게이트 (104b) 및 설정 게이트 (104a)를 포함한다. 이러한 실시예에서, 신호 게이트 (104b)의 길이 LSig는, 소스 전극 (110)과 드레인 전극 (112) 사이의 전류 흐름 방향에 대하여, 설정 게이트 (104a)의 길이 Lset보다 길어, 오프셋 영역 (126)을 생성한다. 오프셋 영역 (126)은 신호 게이트 (104b)가 설정 게이트 (104a)와 직접 겹쳐지지 않는 영역일 수 있다. 다시 말하면, 반도체 층 (108)은, 반도체 층 (108)이 신호 게이트 (104b)만과 직접 겹쳐지는 오프셋 영역 (108a), 및 반도체 층 (108)이 신호 및 설정 게이트들 (104b, 104a) 둘 다와 겹쳐지는 전도성 영역 (108b)를 포함할 수 있다. 오프셋 영역 (108a)은 FET (202)의 드레인-측 상에 (예를 들어, 소스 전극 (110)보다 드레인 전극 (112)에 가깝게) 위치될 수 있다. 전도성 영역 (108a)은, 설정 게이트 (104a)에 의해 발생된 전계가 오프셋 영역 (108a)에 거의 또는 전혀 영향을 미치지 않을 수 있기 때문에, 오프셋 영역 (108b)보다 높은 전도율을 가질 수 있다. 그러한 바와 같이, 오프셋 영역 (108a)은 상대적으로 높은 저항을 가질 수 있으며, 그리고 설정 게이트 (104a)가 온이고 (예를 들어, 설정 전압이 인가됨) 신호 게이트 (104b)가 오프일 때 (예를 들어, 신호 전압이 인가되지 않음), 반도체 층 (108)을 통한 전류 흐름 (예를 들어, 누설 전류)을 핀치 오프시키기 위해 동작될 수 있다.
도 5에 도시된 설계는 도 2에 도시된 설계의 단순성을 유지하지만, 제 1 신호 게이트 (104b)가 오프되거나 또는 과-구동 오프-상태에 있을 때 보다 낮은 전류로 유지된다. FET (202)는 FET (200)에 비해 감소된 트랜스컨덕턴스를 가질 수 있다. 보다 큰 신호 게이트 (104b)는 기하학적 레이아웃 설계에 의해 실현될 수 있다. 처리 바이어스를 활용하여 실현될 수도 있다.
예시:
상기에서 논의한 바와 같이, 극성 플루오르화 (polar fluorinated) PVDF-HFP 탄성중합체 유전체는 낮은 이온 농도를 가지지만, 인가된 게이트 전압 하에서 전기 이중-층 전화 효과를 유도할 수 있다. 이러한 중합체 유전체는 수 마이크로미터의 두께에서도, ~ 0.3 μF/cm2의 높은 정적 커패시턴스로 용액-가공이 가능하다. 이러한 두꺼운 중합체 유전체로 제조된 디바이스는 중합체 OTFT들의 경우 0.02 Sm-1만큼 높고, CVD-그래핀 (graphene) FET의 경우 1.2 Sm-1만큼 높은 트랜스컨덕턴스로 낮은 전압에서 동작할 수 있다. 이러한 중합체 유전체는 다양한 유기 반도체들의 용액 가공과 호환성이 높다. 최종 디바이스들은 대기 및 수적 (aqueous) 조건 둘 다에서 높은 전류 출력 및 낮은 바이어스 스트레스 둘 다를 나타낸다.
PVDF-HFP 중합체들은 PVDF 세그먼트들의 높은 몰 분율 (molar fraction)이 혼입될 때 보통 반결정질이다. 그러나, HFP 단위의 보다 높은 몰 분율 (19F-NMR에 의해 결정된 45mol%)은 약 -20 ℃의 유리 전이 온도 (Tg)를 갖는 탄성 재료를 초래한다. 유전율 (dielectric constant)은 1 kHz에서 측정했을 때 11이며, 사전에 보고된 8 내지 13 범위와 유사한 값이다.
누설 전류 (1.4 μm인 경우 V = -1 V에서 10-6 A cm- 2)를 감소시키기 위해 OFET들에서 두꺼운 중합체 유전체 막들 (1.4-5 μm)을 사용하였다. 추가로, 두꺼운 중합체 유전체 막들은 대규모 코팅 방법들로 매우 쉽게 달성할 수 있다. 막들은 매끄러운 표면들 (~ 0.3 nm 표면 거칠기) 및 0.3 MV/cm를 초과하는 높은 파괴 전계를 나타내었다. e-PVDF-HFP의 성능은 상이한 준비 조건들 하에 안정적이다. 커패시턴스 값에서의 현저한 변화를 관찰함 없이, 용액에 탈-이온수를 의도적으로 첨가하는 것을 포함하여, 상이한 어닐링 조건들을 조사했다.
도 6a는 예시적인 실시예에 따른 OFET를 도시한다. 도 6b는 도 6a의 OFET에 사용된 유전체 e-PVDF-HFP의 화학 구조를 도시한다. 도 6c는 도 6a의 OFET에서 사용된 반도체 PTDPPTFT4의 화학 구조를 도시한다. 디바이스는 채널 길이 L = 50 μm 및 채널 폭 W = 1000 μm를 가졌다. 유전체의 두께는 1.4 μm이다. 도 6d는 PTDPPTFT4의 출력 특성의 플롯이고, 도 6e는 PTDPPTFT4의 전달 특성의 플롯이다. IDS 1/2 대 VG 플롯에서 두 개의 기울기가 관찰되었다. 이는 디바이스에서 접촉 저항의 존재 때문일 수 있다. 제 1 기울기는 이동도 값을 추정하기 위해 + 0.2 V 내지 -2 V의 범위에서 사용되었다.
이 유전체를 사용하여 트랜지스터 디바이스 성능을 평가하기 위해, 높은 전하 캐리어 이동도로 인해 반도체 층으로서 폴리(테트라티에노아센-디케토피롤로피롤) (poly(tetrathienoacene-diketopyrrolopyrrole)) TFT4 (PTDPPTFT4), (도 6c에 도시된 화학 구조)를 선택하였다. 디바이스 (도 6a에 도시됨)는 사용된 두꺼운 유전체 층 (1.4μm)에도 불구하고 VG = -5V에서 10-4A에 가까운 높은 온-전류를 나타내었다. 부가적으로, 디바이스의 임계치 이하 (subthreshold)의 기울기는 단지 120mV decade-1이었으며, 이는 OTFT들에 대해 보고된 가장 낮은 값과 비슷하다. 더욱이, 임계 전압 (VTH)은 낮은-전압-구동 적용에 바람직한 1V 미만 (<1 V)이다. 추가로, PTDPPTFT4 디바이스는 -3V의 게이트 전압에서 0.02 S m-1의 채널 폭당 높은 트랜스컨덕턴스를 나타내었다. 낮은 전압에서 동작하는 OTFT들은 저주파에서 유전율이 최대 60인 유전체 층으로서, 폴리(비닐리덴 플루오르화-트리플루오로에틸렌-클로로플루오로에틸렌, vinylidene fluoride-trifluoroethylene-chlorofluoroethylene) (P(VDF-TrFE-CFE))를 사용함으로써 사전에 달성되었다. 그러나, -3 V에서 4×10-3 S m-1의 채널당 높은 트랜스컨덕턴스를 달성하기 위해서는 ~160 nm의 얇은 층이 필요했다. 여기에 개시된 디바이스들로 달성된 값은 초박형 SAM 유전체들 (0.01-0.04 S/m)을 갖는 최적으로 보고된 OTFT들과 비슷하다. 추가로, e-PVDF-HFP 유전체 중합체는 표준 디바이스 제조 공정과 호환성이 높고, 보다 상세하게 하기에서 논의된 바와 같이, 대기 및 심지어 수중에서도 안정한 동작을 하는 디바이스를 초래한다.
하기 표는 e-PVDFHFP 유전체 층 (두께 1.4 μm)을 사용하여 포화 레짐 (saturation regime)에서 측정된 OFET 전기 성능의 개요이다. 괄호 안의 이동도는 전압 바이어스에 대해 정규화된 20 Hz2gm/Vbias에서 LCR 미터로 측정된 커패시턴스 (8.4 nF cm-2)로부터 추출된다. 포화 레짐에서 동작하는 P3HT, PII2T 및 PTDPPTFT4의 경우, 값은 게이트 전압 (3V)에 대해 정규화된다. 선형 레짐에서 동작하는 그래핀의 경우, 값은 드레인-소스 전압 (VDS = -0.1 V)에 대해 정규화된다. 이동도 값은 300 nF cm-2의 준-정적 커패시턴스에서 계산되었다 (W: 1000 μm; L = 50 μm).
낮은 전압에서의 높은 트랜스컨덕턴스가 실제 적용에 바람직하다 하더라도, 전하 캐리어 이동도는 반도체의 전하 수송 능력을 특성화하기 위해 대체로 사용된다. 전하 캐리어 이동도는 포화 및 선형 레짐들로부터의 표준 MOSFET 모델들로부터 계산될 수 있으며, 그리고 계산에 사용된 커패시턴스 값에 의존한다. 비-이온 유전체 재료는 측정 주파수에 관계없이 상대적으로 일정한 커패시턴스를 나타낸다. e-PVDF-HFP의 커패시턴스는 20 내지 100 kHz에서 거의 변화하지 않는 상태인 것으로 밝혀졌지만, 주파수가 1Hz 이하로 감소됨에 따라 급속하게 증가되었다. 그러므로, 20 Hz 이상 (≥20 Hz)에서 측정된 커패시턴스 값을 사용하여 이동도 계산을 위해 문헌에서 널리 사용되는 일반적인 절차는 이동도의 과대 평가를 초래한다. 이러한 문제는 다양한 두께의 e-PVDF-HFP로 트랜지스터를 측정함으로써 추가로 확인되었다. 20 Hz에서 측정된 커패시턴스들이 표준 커패시터들에서 예상되는 바와 같이 유전체 두께에 따라 스케일링되었을 지라도 (scaled), 트랜지스터 출력 전류는 유전체 두께에 따라 예상되는 스케일링을 나타내지 않았다. 이는 높은 트랜스컨덕턴스의 근원이 주로 높은 분극력을 활용하는 다른 PVDF 기반 유전체 재료들 상에서 준비된 것과 차별될 수 있음을 암시한다. 커패시턴스는 또한 준-정적 한계 (quasi-static limit)에서 측정되었다. 준-정적 한계에 근접한 저주파에서 커패시턴스 값의 급격한 상승이 관찰된다. 더욱이, 커패시턴스는 유전체 층의 두께의 함수에 따라 거의 변화를 나타내지 않았고, 이는 이중-층 충전 효과가 디바이스에 존재하였음을 암시한다. 관찰된 높은 커패시턴스는 또한 낮은 동작 전압에서도 얻어진 높은 트랜스컨덕턴스를 설명한다.
준-정적 한계에서 커패시턴스 값을 추가로 확인하기 위해, e-PVDF-HFP 커패시터 및 외부 저항기를 기반으로 하여, RC 회로의 시정수를 측정했다. 어떠한 커패시턴스의 전압-의존성도 관찰되지 않았다. 이는 0.1 Hz의 낮은 주파수에서 높은 커패시턴스를 확인하여 OTFT 측정으로부터 커패시턴스 및 해당 이동도 (그림 7b)의 명시적인 결정을 허용한다. e-PVDF-HFP에 대한 저주파에서의 이중-층 충전 효과는 1 wt% 미만의 (<1 wt%) 염이 존재한다는 것을 고려할 시에 예상치 않은 것이다. 비교해 보면, 일반적인 이온-젤 유전체들은 80 wt% 초과의 (> 80 wt%) 이온 액체 및 10-2-10-5 S/cm 정도의 높은 이온 전도율을 포함한다. e-PVDF-HFP에 대해 측정된 이온 전도율은 몇 백배가 더 낮아서 (several orders of magnitude lower), ~ 8×10-11 S/cm으로 측정되었다. 반대로, 반-결정 PVDF-HFP (c-PVDF-HFP라 불리는 몰분율에 의한 90%의 VDF)가 유전체 층으로 사용되었을 때, 출력 전류는 종래의 유전체 재료들에 대해 예상되는 바와 같이, c-PVDF-HFP 두께가 0.55 μm로부터 2.15 μm로 증가됨에 따라 감소하였다. RC 회로의 충전/방전을 통한 준-정적 커패시턴스는 또한 보다 높은 주파수 (> 20 Hz)에서 측정된 것과 유사한 커패시턴스 값을 산출했다.
상기의 관찰은 e-PVDF-HFP에서 특이한 이중-층 충전 효과가 그의 낮은 유리 전이 온도 Tg (~ -20 ℃)와 관련이 있음을 암시한다. 탄성 중합체들은 이온 수송을 용이하게 하는 높은 분절 운동 (segmental motion)으로 인해 이온 전도체들에 대한 매트릭스들이 바람직하다. 더욱이, e-PVDF-HFP에서의 높은 농도의 극성기들 (polar groups)은 교차결합 시약 (대체로 포스포늄 화합물)과 같은 염 불순물을 용매화할 수 있다. c-PVDF-HFP의 경우, 반 결정질 성질로 인해 억제된 분절 운동 때문에, 충전 과정에 대한 이온 기여의 어떠한 명확한 증거도 식별되지 않았다. 폴리(디메틸실록산, dimethylsiloxane) (PDMS)은 공지된 탄성 유전체 재료이다. 그러나, 이는 낮은 극성으로 인해 전기 이중-층 충전의 특징을 나타내지 않았다. 그러므로, e-PVDF-HFP는 비-이온 유전체의 가공 특성 및 안정성을 유지하면서도 이온 유전체의 이중-층 충전 효과를 나타내는 희귀 유전체 재료이다.
도 7a-도 7f는 e-PVDF-HFP 및 c-PVDF-HFP 상에 제조된 PTDPPTFT4 트랜지스터들의 디바이스 특성을 도시하는 플롯들이다. 도 7a는 다양한 두께를 갖는 e-PVDF-HFP 유전체 층 상에 준비된 OTFT들의 전달 곡선들을 도시한다. 도 7b는 20 Hz, 0.1 Hz 및 준-DC 값들에서 커패시턴스를 사용하여 결정된 e-PVDF-HFP의 두께 함수에 따라 해당하는 전계-효과 이동도를 도시한다. 20 Hz에서 커패시턴스를 채택하면 전달 특성 측정 동안에 실제 전하 캐리어 밀도의 경시 (underestimation)를 야기시키고 그러므로 이동도 값들이 증가한다. 도 7c는 디바이스 특성을 순방향 및 역방향 스위프로 도시한다. 도 7d는 e-PVDF-HFP (실선 트레이스) 및 OTS-변형 SiO2 (점선 트레이스)로 만들어진 PTDPPTFT4 FET들의 온도-의존성 트랜스컨덕턴스를 도시한다. 도 7e는 다양한 두께를 갖는 c-PVDF-HFP 유전체 층 상에 준비된 OTFT들의 전달 곡선을 도시한다. 도 8f는 20 Hz 및 준-DC 값들에서 커패시턴스를 사용하여 결정된 c-PVDF-HFP의 두께 함수에 따라 해당하는 전계-효과 이동도를 도시한다.
e-PVDF-HFP 유전체 게이트형 OTFT들에서 낮은 농도의 이온을 갖는 플루오르화 극성 탄성중합체의 조합은 전기 이중-층 충전을 통해 높은 전하 캐리어 밀도를 유도한다. 더욱이, 연구된 모든 트랜지스터들은 ~0.5 V의 작은 히스테리시스를 보여주었으며, 이와 함께 도 8c에 도시된 바와 같은 순방향 스위프에 비해 보다 높은 백-스위프 전류를 보여주었다. 디바이스의 성능은 동작 온도에 의존하며, 이는 디바이스를 실온으로부터 200 K까지 냉각시켜 트랜스컨덕턴스가 급격히 감소되는 것을 나타낸다 (도 7d). 이러한 감소는, 분절 운동과 직접적으로 상관되고 온도에 크게 의존하는 감소된 이온 이동도에 크게 기인한다.
두꺼운 e-PVDF-HFP 유전체에 대해 여러 부가적인 주지의 용액 처리 가능한 유기 반도체들 및 CVD-그래핀이 테스트되었다. 도 8d에 도시된 바와 같이, p- 및 n- 채널 트랜지스터들 둘 다는 높은 트랜스컨덕턴스를 나타내었다. 모든 디바이스들은 5V 미만의 낮은 게이트 전압에서 큰 전류 출력을 발생시킨다. 이들 디바이스들의 채널 폭당 트랜스컨덕턴스는 SiO2 또는 다른 일반적으로 보고된 중합체 유전체를 갖는 해당 재료의 값들보다 3 내지 10 배가 높게 측정되었다. CVD-그래핀 디바이스는 1.2 mS (VDS = -0.1V) 만큼 높은 트랜스컨덕턴스를 나타내었으며, 그리고 유전체 층으로서 NaCl를 갖는 인산염-완충 전해질 (phosphate-buffered electrolyte)을 사용하는 CVD-그래핀 디바이스들 (0.42 mS)보다 매우 높다. 비교 목적으로 VDS를 정규화함으로써, 정규화된 트랜스컨덕턴스 (gm/VD)의 그래핀 디바이스 (12000 μSV- 1)는 높은-유전율 HfO2 또는 Y2O3 유전체 (~ 100μSV- 1)로 만들어진 그래핀 디바이스들의 것보다 높다.
도 8a-8f는 도 8a P3HT, 도 8b 그래핀, 및 도 8c PCBM의 OTFT들의 전달 및 출력 특성들을 포함하여 W/L = 20인 e-PVDF-HFP 유전체 층을 기반으로 한 OTFT들의 전기적 특성을 도시하는 플롯들이다. 유의한 바와 같이, 그래핀 디바이스들의 전달 특성은 VDS = -0.1 V인 선형 레짐에서 평가되었다. 각각의 패널은 삽입 된 작은 도면들에 도시된 출력 특성을 갖는 전달 곡선들을 나타낸다. 도 8d는 다양한 유전체들 사이의 트랜스컨덕턴스 비교를 도시한다. 흑색 도트들은, 교차-결합 Cytop (d = 50 - 70 nm), 교차-결합 폴리스티렌 (PS) (d = 10 nm), 교차-결합 폴리(비닐 페닐) (PVP) (두께 = 280 nm), SiO2 (d = 230 - 300 nm) 및 반결정 PVDF-HFP (두께 = 1.4 μm)를 포함하여, 공통 유전체 층들을 기반으로 한 OFET들로부터 얻어진 트랜스컨덕턴스를 도시한다. 모든 SiO2 유전체들은 OTS SAM들에 의해 변형되었다. 적색 도트들은 e-PVDF-HFP를 기반으로 한 OFET들로부터 얻어진 성능을 나타낸다. 모든 e-PVDF-HFP 디바이스들의 트랜스컨덕턴스들은 OTS-변형 SiO2로 만들어진 해당 디바이스들보다 약 10배 (one order of magnitude)가 높다. 도 8e는 유전체 층 (L = 50 μm, W = 1000 μm)으로서 e-PVDF-HFP를 갖는 PTDPPTFT4 트랜지스터의 IDS 및 IG 전류들 대 주파수를 도시하며, 이 경우에 VDS = -15V, VG = 10 V 내지 -10 V이다. 컷-오프 주파수 (fc)는 IDS 및 IG의 교차점으로 추정되었다. 도 8f는 1 kHz, 펄스 폭 = 1 ms, 펄스 상승 시간 = 4 μs, 및 채널 길이 = 50 μm에서 구형파 함수 게이트-전압 펄스에 대한 PTDPPTFT4의 IDS 응답을 도시한다. 응답 시간은 20 % OFF로부터 최대 ON-전류의 80 %에 도달하는데 필요한 시간으로 정의된다.
느린 응답 시간은 이온 유전체 게이트형 전계-효과 트랜지스터들에 대한 잠재적인 관심사이다. 무선 주파수 식별 (RFID) 및 유기 발-광 다이오드들 (OLED들)과 같은 실제적인 적용에 있어서, 스위칭 속도는 바람직한 디바이스 파라미터이다. 이온 전해질 게이트형 디바이스들의 스위칭 속도는 대체로 1 내지 100Hz의 범위이다. 10 KHz의 스위칭 속도는 매우 높은 이온 농도 (9 wt% 이온 액체, 0.7 wt% 중합체 전해질 및 90 wt% 용매) 및 높은 이온 이동도 (약 8×10-3 S/cm)에서 이온 젤로 달성될 수 있다. e-PVDF-HFP OFET들의 스위칭 거동을 평가하기 위해 짧은 게이트 전압 펄스가 디바이스 동작 동안 인가되었다. e-PVDF-HFP/PTDPPTFT4 트랜지스터는 44 μs의 스위칭-온 응답을 나타냈다 (도 8e-8f). 트랜지스터의 최대 동작 주파수를 특징으로 하는 컷오프 스위칭 주파수 (fc)는 주파수의 함수에 따라 IDS 및 IG를 측정함으로써 11 kHz로 결정되었다. 컷오프 스위칭 주파수 (fc)는 AC 변조 IDS가 기생 게이트 전류 (IG)와 동일한 주파수로 정의된다. fc 값 (11kHz)은 e-PVDF-HFP에서 매우 낮은 (ultralow) 이온 농도에도 불구하고, 매우 높은 이온 농도를 갖는 많은 중합체 전해질 디바이스들과 비슷하거나 심지어 높다. 보다 높은 주파수에서 관찰된 IDS의 저하 (도 8e)는 주파수 증가에 따른 커패시턴스 감소 때문이다. 부가적으로, 증가된 IG는 주로 드레인/소스와 게이트 전극들 사이의 큰 겹침에 기인하는 기생 전류 때문이다. 디바이스의 컷오프 주파수는 현재 그의 긴 채널 길이 (L = 50 μm) 및 드레인/소스와 게이트 전극들 사이의 큰 겹침에 의해 주로 제한되며, 이로 인해 기생 게이트 전류가 커진다. 일 실시예에서, 디바이스들의 스위칭 속도는 드레인/소스 및 게이트 전극들의 겹침 및 유전체 재료의 추가 변형을 최소화함으로써 추가 개선된다. 보완적인 실험에서, 전달 특성을 측정하는 동안 DC 전압에 중첩된 AC 신호로 구성된 드레인 바이어스가 인가되어, 선형 전계-효과 이동도의 계산을 허용했다. 예상한 바와 같이, DC 모드에서 디바이스의 DC-이동도는 변하지 않지만, AC-이동도는 단지 1 kHz 및 10 kHz의 주파수 각각에서 약 20% 및 50%로 떨어진다. 이들 디바이스들은 바이오센서 적용에 적합하다.
도 9a-9f는 반도체 재료로서 PTDPPTFT4를 갖는 e-PVDF-HFP 디바이스들의 바이어스 스트레스 분석을 도시하는 플롯들이다. 도 9a는 주변 조건들에서 VG = -0.5, -1, -3 및 -5 V 하에서 PTDPPTFT4 FET들에 대한 바이어스 스트레스 거동 (IDS 대 시간)을 도시한다. 도 9b는 대기 (단색 기호)에서, 및 탈이온수 (개방 기호)에서 각각의 바이어스 사이클의 끝에서 측정된 전류 ID 및 누설 전류 IG에 대한 장-기간 바이어스를 도시한다. VD = VG = -0.5V의 바이어스가 인가되었으며, 그리고 전달 특성은 각각의 바이어스 단계 이전 및 직후에 측정되었다. 도 9c는 대기에서 장-기간 바이어스 동안 선형 및 포화 레짐들 둘 다에서의 이동도 및 임계 전압 시프트의 전개를 도시한다. 도 9d는 탈이온수에서 장-기간 바이어스 동안의 선형 및 포화 레짐들 둘 다에서의 이동도 및 임계 전압 시프트의 전개를 도시한다. 전계 효과 이동도는 준-정적 커패시턴스로 계산되었다. 이동도의 감소는 대기 및 탈이온수 각각에서의 디바이스의 경우에, 약 - 0.22%/hour 및 - 0.25%/hour의 기울기를 나타내는 시간에서 선형 회귀를 수행함으로써 분석되었다. 플롯들의 중단은 새로운 측정 사이클의 시작이며, 그리고 디바이스가 탈이온수에 노출된 경우 시린지 펌프를 다시 채우는 것이다.
OFET들의 또 다른 문제점은 시간에 따른 바이어스 스트레스 및 디바이스 안정성이다. 일반적인 이중-층 충전 커패시터 기반 트랜지스터들은 습도에 민감하다. 부가적으로, 몇몇 유전체들에 존재하는 다수의 이온은 반도체 재료로 확산되어 산화 환원 반응 및 재료 저하를 초래할 수 있다. 이 목적을 위해, e-PVDF-HFP-PTDPPTFT4 디바이스들은 주변 조건들 하에, 상이한 게이트 전압에서 10 분의 바이어스 주기를 이용하여 분석되었다 (도 9a). 몇 시간 동안 지속되는 FET들에서의 사전의 바이어스 스트레스 분석은 대체로 플루오르화 유전체들에서도 적어도 몇 볼트의 임계 전압 시프트를 보고했다. 낮은-전압 트랜지스터들은 임계 전압 시프트에 대해 가장 안정하지만, 27 시간의 바이어스 후에도 약 1 볼트의 시프트를 여전히 나타냈다. ePVDF-HFP 기반 디바이스들의 장-기간 스트레스 효과에 대한 정보를 얻기 위해, VD = VG = -0.5 V의 바이어스가 인가되었으며, 그리고 전달 특성은 각각의 바이어스 단계 (30 분 기간) 이전 및 직후에 측정되었다. 이러한 측정은 120 시간 이상 동안 연속적으로 반복했다. 디바이스들은 (ID) 및 누설 (IG) 전류들에서 매우 안정적으로 나타났다 (도 10b). 임계 전압은 ± 25 mV 미만의 작은 변동을 보여 주었으며, 120 시간 후에도 어떠한 추이도 없었다. 탈이온수 하에 90 시간 이상 동안 놓인 유사 디바이스는 또한 거의 바이어스 스트레스가 없고, ID가 안정적이며 누설 전류가 단지 다소 감소할 뿐임을 나타냈다. 부가적으로, e-PVDF-HFP 유전체의 안정성은 3 개월 초과 동안 대기 조건들 하에 저장된 디바이스들, 이뿐 아니라 탈이온수에 24 시간 이상 동안 잠긴 디바이스들로 테스트되었고, 둘 다는 커패시턴스 값들에 무시할만한 변화를 보여줬다. 이는 VTH 및 전류 출력의 그러한 작은 변화를 나타내기 위해 물에 직접 노출된 활성 재료로 연속 바이어스 하에서 구동되는 OTFT의 제 1 예시이다. 대기 및 물 둘 다에 직접 노출되는 예기치 않은 디바이스 안정성은 e-PVDF-HFP 유전체의 높은 대기 및 물 안정성, 이뿐만 아니라 PTDPPTFT4 반도체의 높은 안정성과 직접적으로 관련된다. 이런 결과는 e-PVDF-HFP가 예상치 않은 디바이스 안정성 및 낮은 누설 전류를 유지하면서, 일반적인 이중-층 충전 유전체의 이점, 즉 낮은 전압 동작 및 높은 트랜스컨덕턴스를 제공함을 나타낸다. 이는 고전류 출력 및 센서 적용을 필요로 하는 응용에 특히 유용하다.
결과가 입증된 바와 같이, 극성 고무질 유전체 재료 e-PVDF-HFP는, 이용된 유전체 층이 1 초과 마이크론 두께임에도 불구하고, 낮은 동작 전압에서 OTFT들의 트랜스컨덕턴스를 향상시킨다. 높은 OTFT 성능은 유전체 재료에서 전기 이중 층의 형성, 낮은 이온 농도에 있는 중합체 유전체에서 거의 관찰될 수 없는 현상 때문이다. 결과가 또한 보여준 바와 같이, OTFT 전달 특성, 심지어 극도로 낮은 이온 전도율 (8×10-11 S/cm)에서도, 종래의 중합체 전해질 (10-4-10-5 S/cm) 또는 이온 액체/젤 (10-2-10-4 S/cm)보다 몇 백배 낮은 값에 전기 이중-층 충전이 현저한 영향을 미친다. 탄성 플루오르-중합체의 높은 극성 및 낮은 Tg의 조합은 이중-층 커패시터 효과를 초래하며, 이로써 디바이스들에서 관찰되는 높은 트랜스컨덕턴스를 이끌어낸다. 이러한 유전체 재료는 유기 반도체들을 넘어 다양한 반도체 재료들에 적용 가능하다. 저비용, 표준 제조 기술과의 호환성, 낮은 구동 전압, 및 대기 및 수용성 매체에서의 높은 안정성으로 인해, 극성 고무질 중합체 유전체들은 생체 의학 디바이스들, 센서들, 착용 가능한 전자기기들 및 신축성 디바이스들과 같은 실제적인 적용에 적합하다.
중합체 반도체들, P3HT (Aldrich 사), PTDPPTFT4 (Corning Incorporated 사에서 제공) 및 PCBM (Sigma-Aldrich 사)은 추가 정제 없이 받은 대로 사용되었다. PII2T는 사전에 보고된 절차에 따라 합성되었다. e-PVDF-HFP는 3M Co (3M ™ Dyneon ™ Fluoroelastomer FE)에서 구입되었다. 이 (1.2g)는 불활성 대기 하에서 밤새 교반함으로써, 10 mL의 무수 (anhydrous) 2-부톤 (butone)에서 용해되었다. 얻어진 용액은 0.2 μm PTFE 필터를 통해 필터링되며, 그리고 고농도로 도핑 된 n-형 Si (100) (<0.004 Ω cm) 기판 상에 1500 rpm으로 1 분 동안 스핀-코팅하였다. 그 후에 막들은 80 ℃에서 10 분 동안 건조되었고, 차후에 180 ℃에서 6 시간 동안 가교-결합되었다.
반도체 중합체들 및 PCBM은 클로로벤젠 (P3HT, 5mg/mL), 디클로로벤젠 (PII2T, 5mg/mL), 클로로벤젠 (PTDPPTFT4, 5mg/mL) 및 클로로포름 (PCBM, 10mg/mL) 각각으로부터의 플루오로엘라스토머의 상부 상에서 1000 rpm으로 1 분 동안 스핀-코팅되었다. 반도체 중합체들은 그 후에 임의의 잔류 용매를 제거하기 위해 불활성 분위기 하에 120 ℃에서 1 시간 동안 어닐링되었다. 단층 그래핀 막들은 화학 기상 증착을 사용하여 Cu 포일 상에서 성장되었다. 연속적으로, CVD-성장 그래핀 시트들은 디바이스 제작을 위해 e-PVDF-HFP/Si 기판 상으로 이송되었다. 금 소스-드레인 접점들은 그 후에 반도체 박막들의 상부 (상부 접점) 상에 쉐도우 마스크를 통해 증발되었다.
TFT 전송 및 출력 특성들은 Keithley 4200 반도체 파라메트릭 분석기 (Keithley Instruments, Cleveland, OH)를 사용하여 N2로 채운 글러브 박스에서 또는 대기에서 기록되었다. 유전체 재료들의 커패시턴스들은 Agilent E4980A Precision LCR Meter 및 Biologic VMP3 전기화학 워크스테이션을 사용하여 측정되었다. RC 회로들의 충전/방전을 기반으로 한 Quasi-DC 커패시턴스 측정은 외부 저항기를 부가하고, 전압 소스로 Keithley 모델 2400을, 그리고 전압계로 Keithley 모델 2635A를 적용하여 수행되었다.
광학 현미경 사진들은 교차-편광 광학 현미경 (Leica DM4000M)으로 기록되었다. 두께 측정은 Dektak 150 조면계 (Veeco Metrology Group) 상에서 수행되었다. 태핑 모드 원자력 현미경 검사 (Tapping mode atomic force microscopy)는 Multimode Nanoscope III (Digital Instruments/Veeco Metrology Group)를 사용하여 수행되었다. 시차 주사 열량 (Differential scanning calorimetry)은 TA Instruments Q2000 상에서 측정되었다. GIXD (Grazing incidence X-ray diffraction) 실험은 12.7 keV의 광자 에너지로 빔라인 11-3 상의 SSRL (Stanford Synchrotron Radiation Lightsource)에서 수행되었다. 2D 이미지 판 (MAR345)은 회절 X-레이를 검출하기 위해 사용되었다. 검출기는 샘플 센터로부터 400mm 떨어져 있었다. 입사각은 활성 층 아래의 비정질 유전체로부터의 산란 백그라운드를 감소시키기 위해 총 반사율에 대응하는 임계 각도보다 다소 작은 0.08 도로 유지되었다. 0.12 도의 입사 각도에서, 활성 층의 회절 피크는 백그라운드 산란을 겪었고, 그 반면 0.08 도 이하의 입사 각도에서는 활성 층으로부터의 신호가 약해졌다. 노출 시간은 6 분이었다. GIXD 데이터는 wxDiff 소프트웨어를 사용하여 분석되었다.
전술한 내용이 특정 실시예들을 언급하였지만, 본 발명은 그렇게 제한되지 않는다는 것을 이해할 것이다. 기술 분야의 통상의 기술자가 이해할 수 있는 바와 같이, 다양한 변형이 개시된 실시예들에 대해 이루어질 수 있고, 그러한 변형이 본 발명의 권리 범위 내에 있도록 의도된다. 여기에 인용된 모든 간행물, 특허 출원 및 특허는 그 전체가 여기에 참고로 병합된다.
Claims (29)
- 제 1 게이트;
제 2 게이트;
상기 제 1 게이트와 상기 제 2 게이트 사이에 위치되고, 채널로서 동작하도록 구성된 반도체 층;
상기 반도체 층의 대향 측면들에 연결된 소스 전극 및 드레인 전극;
상기 반도체 층을 통한 전류 흐름의 방향으로 상기 제 1 게이트와 상기 반도체 층 사이에 위치된 제 1 유전체 층, 여기서 상기 제 1 유전체 층은, 상기 제 1 게이트에 설정 전압이 인가될 때에 이중 층 충전 효과를 나타내는 극성 탄성중합체 유전체 재료 (polar elastomeric dielectric material)를 포함함; 및
상기 제 2 게이트와 상기 반도체 사이에 위치된 제 2 유전체 층;을 포함하는, 유기 박막 트랜지스터. - 청구항 1에 있어서,
상기 설정 전압은 상기 반도체 층에서 자유 캐리어들을 유도하도록 구성되는, 유기 박막 트랜지스터. - 청구항 2에 있어서,
상기 자유 캐리어들은 상기 유기 박막 트랜지스터의 스위칭 속도를 증가시키는, 유기 박막 트랜지스터. - 청구항 2 또는 청구항 3에 있어서,
상기 제 1 유전체 층은 탄성중합체 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌) (elastomeric poly(vinylidene fluoride-co-hexafluoropropylene)) 재료를 포함하는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 4 중 어느 한 항에 있어서,
상기 유기 박막 트랜지스터는 동일 평면 (coplanar) 구성 또는 지그재그 (staggered) 구성을 가지는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 5 중 어느 한 항에 있어서,
상기 유기 박막 트랜지스터는 상부 게이트 또는 하부 게이트 구성을 가지는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 6 중 어느 한 항에 있어서,
상기 제 1 게이트의 길이는 상기 제 2 게이트의 길이와 동일하고, 상기 소스 전극과 상기 드레인 전극 사이의 전류 흐름의 방향으로 취해지는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 7 중 어느 한 항에 있어서,
상기 소스 전극 및 상기 드레인 전극 중 적어도 하나의 일부는 상기 제 1 게이트와 상기 제 2 게이트 사이에서 연장되는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 8 중 어느 한 항에 있어서,
상기 반도체 층을 통한 전류 흐름의 방향으로 상기 제 1 게이트에 설정 전압이 인가될 때, 상기 반도체 층에는 자유 캐리어들이 발생되는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 9 중 어느 한 항에 있어서,
상기 제 1 게이트와 상기 반도체 층의 동일 측면 상에 배치되고, 상기 제 2 게이트에 전기적으로 연결된 제 3 게이트를 더욱 포함하는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 10 중 어느 한 항에 있어서,
상기 제 1 유전체 층은 탄성중합체 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌)를 포함하는, 유기 박막 트랜지스터. - 청구항 11에 있어서,
상기 제 1 게이트는 상기 소스 전극과 상기 드레인 전극 사이의 전류 흐름 방향으로 상기 제 3 게이트보다 긴, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 12 중 어느 한 항에 있어서,
상기 제 1 게이트 및 상기 제 2 게이트는 서로 오프셋되어, 상기 반도체 층의 오프셋 영역이 상기 제 2 게이트와 겹쳐지게 되고, 상기 제 1 게이트와는 겹쳐지지 않는, 유기 박막 트랜지스터. - 청구항 13에 있어서,
상기 오프셋 영역은 상기 소스 전극보다 상기 드레인 전극에 가깝게 위치되는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 14 중 어느 한 항에 있어서,
상기 제 1 유전체 층의 두께는 약 100nm 내지 약 1μm의 범위에 있는, 유기 박막 트랜지스터. - 청구항 1 내지 청구항 15 중 어느 한 항에 있어서,
상기 제 2 유전체 층은 상기 제 1 유전체 층과는 상이한 재료를 포함하는, 유기 박막 트랜지스터. - 기판 상에 제 1 게이트를 형성하는 단계;
상기 제 1 게이트 상에 제 1 유전체 층을 형성하는 단계;
상기 제 1 유전체 층 상에 채널로서 동작하도록 구성된 반도체 층을 형성하는 단계;
상기 반도체 층 상에 제 2 유전체 층을 형성하는 단계;
상기 제 2 유전체 층 상에 제 2 게이트를 형성하는 단계, 여기서,
상기 제 1 유전체 층 및 상기 제 2 유전체 층 중 하나는 극성 탄성중합체 유전체 재료를 포함하며, 그리고
상기 제 1 게이트 및 상기 제 2 게이트는 설정 전류 및 게이트 전류 중 상이한 것들을 수신하도록 구성됨;를 포함하는, 유기 박막 트랜지스터 제조 방법. - 청구항 17에 있어서,
상기 극성 탄성중합체 유전체 재료는 탄성중합체 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌)를 포함하는, 유기 박막 트랜지스터 제조 방법. - 청구항 17 또는 청구항 18에 있어서,
상기 제 1 게이트 및 상기 제 2 게이트는 상기 반도체 층을 통한 전류 흐름의 방향으로 동일한 길이를 실질적으로 가지는, 유기 박막 트랜지스터 제조 방법. - 청구항 17 내지 청구항 19 중 어느 한 항에 있어서,
상기 제 2 게이트는 상기 반도체 층을 통한 전류 흐름의 방향으로 상기 제 1 게이트보다 긴, 유기 박막 트랜지스터 제조 방법. - 청구항 1 내지 청구항 16 중 어느 한 항에 따른 유기 박막 트랜지스터를 동작시키는 방법에 있어서,
제 1 유전체 층에서 자유 캐리어들의 형성을 유도하기 위해, 제 1 게이트에 설정 전압을 인가하는 단계; 및
전류가 반도체 층을 통해 흐르도록 제 2 게이트에 신호 전압을 인가하는 단계;를 포함하는, 유기 박막 트랜지스터 동작 방법. - 청구항 21에 있어서,
상기 설정 전압은 중합체 유전체 층과 반도체 층 사이의 계면에서 제 1 전계를, 그리고 중합체 유전체 층과 제 1 게이트 사이의 계면에서 제 2 전계를 생성하는, 유기 박막 트랜지스터 동작 방법. - 청구항 21 또는 청구항 22에 있어서,
상기 반도체 층에서 전류 핀치 오프 영역을 생성하기 위해 상기 제 1 게이트 및 상기 제 2 게이트에 과구동 전압 (overdrive voltage)을 인가하는 단계를 더욱 포함하는, 유기 박막 트랜지스터 동작 방법. - 청구항 21 내지 청구항 23 중 어느 한 항에 있어서,
상기 설정 전압은 약 1 내지 약 3 볼트의 범위에 있는, 유기 박막 트랜지스터 동작 방법. - 청구항 21 내지 청구항 24 중 어느 한 항에 있어서,
상기 중합체 유전체 층은 탄성중합체 폴리(비닐리덴 플루오라이드-코-헥사플루오로프로필렌)를 포함하는, 유기 박막 트랜지스터 동작 방법. - 청구항 21 내지 청구항 25 중 어느 한 항에 있어서,
상기 신호 전압은 약 0 내지 약 3 볼트의 범위에 있는, 유기 박막 트랜지스터 동작 방법. - 청구항 21 내지 청구항 26 중 어느 한 항에 있어서,
상기 제 1 게이트 및 상기 제 2 게이트는 서로 오프셋되어, 상기 반도체 층의 오프셋 영역이 상기 제 2 게이트와 겹쳐지게 되고, 상기 제 1 게이트와는 겹쳐지지 않는, 유기 박막 트랜지스터 동작 방법. - 청구항 21 내지 청구항 27 중 어느 한 항에 있어서,
상기 설정 전압은 신호 전압 주파수가 제 1 유전체 층의 응답 시간보다 길 때에 턴 오프되는, 유기 박막 트랜지스터 동작 방법. - 청구항 21 내지 청구항 28 중 어느 한 항에 있어서,
상기 유기 박막 트랜지스터는 제 3 게이트를 더욱 포함하고, 상기 제 3 게이트는 상기 제 2 게이트에 전기적으로 연결되며, 그리고 상기 방법은 상기 제 2 게이트 및 상기 제 3 게이트에 상기 신호 전압을 인가하는 단계를 더욱 포함하는, 유기 박막 트랜지스터 동작 방법.
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