JP2019504501A - 極性エラストマーを使用するトランジスタのスイッチング速度向上のための構造 - Google Patents

極性エラストマーを使用するトランジスタのスイッチング速度向上のための構造 Download PDF

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Abstract

第１のゲート、第２のゲート、該第１のゲートと第２のゲートとの間に位置付けられ、かつ、チャネルとして動作するように構成された半導体層、及び該半導体層の対向する側に接続されたソース電極及びドレイン電極を備えた、有機薄膜トランジスタ。該有機薄膜トランジスタはまた、半導体層を通る電流の流れ方向において第１のゲートと半導体層との間に位置した第１の誘電体層であって、第１のゲートに設定電圧が印加されたときに二重層充電効果を示す極性エラストマー性誘電材料を含む、第１の誘電体層、及び、第２のゲートと半導体層との間に位置した第２の誘電体層も備えている。

Description

関連出願の相互参照
本出願は、その内容が依拠され、その全体がここに参照することによって本願に援用される、２０１６年１月１５日出願の米国仮特許出願第６２／２７９，３５９号の米国法典第３５編特許法１１９条に基づく優先権の利益を主張する。
本開示の実施形態は、薄膜トランジスタに関し、より詳細には、有機誘電体層を有する薄膜トランジスタに関する。
薄膜トランジスタ（ＴＦＴ）は、通常、例えばケイ素、ガラス、及びプラスチックなどの支持（するが非導電性の）基板上に、活性半導体層、誘電体層、及び金属又は導電コンタクトの薄膜を堆積させることによって製造されている。これらのＴＦＴは、液晶ディスプレイ（ＬＣＤ）などのディスプレイを駆動する「エンジン」として作用しうる。ＴＦＴをディスプレイパネル内に埋め込むことにより、例えば、画素間のクロストークを低減し、画像安定性を改善し、所望の映像速度を達成することができる。
通常のＴＦＴは、チャネルを構成するように無機半導体材料で構築されている。これらの材料は、ａ−Ｓｉ＜酸化インジウムガリウム亜鉛（ＩＧＺＯ）＜ｐ−Ｓｉの電子移動度を有する。無機材料は、静的状態で良好に作用する。しかしながら、合理的な速度で単純な電子又はディスプレイ用途にスイッチング状態で用いられる場合には、その性能は不十分である。
他方では、ＴＦＴの製造に用いることができる有機半導体材料が登場している。有機電界効果トランジスタ（ＯＦＥＴ）などの有機薄膜トランジスタ（ＯＴＦＴ）の利点には、弾性、低温処理、及び／又は化学安定性が含まれうる。これらの特性は、結果的に、製品可撓性、新しいプロセス、及び新しい基板をもたらす。
しかしながら、ＯＴＦＴは、低い電子移動度又は正孔移動度などの幾つかの課題を提示する。移動度は、接触抵抗、中間層構造、及び処理方法に応じて決まる。
本開示のさまざまな実施形態は、第１のゲート、第２のゲート、第１のゲートと第２のゲートとの間に位置し、チャネルとして動作するように構成された半導体層、並びに、半導体層の対向する側に接続されたソース電極とドレイン電極を含む、有機薄膜トランジスタに関する。さまざまな実施形態では、有機薄膜トランジスタはまた、半導体層を通る電流の流れ方向に、第１のゲートと半導体層との間に位置した第１の誘電体層も含む。さらなる実施形態では、第１の誘電体層は、第１のゲートに設定電圧が印加されたときに二重層充電効果を示す極性エラストマー性誘電材料と、第２のゲートと半導体層との間に位置した第２の誘電体層とを含む。
本開示のさらなる実施形態は、基板上に第１のゲートを形成する工程、第１のゲート上に第１の誘電体層を形成する工程、第１の誘電体層上にチャネルとして動作するように構成された半導体層を形成する工程、半導体層上に第２の誘電体層を形成する工程、及び第２の誘電体層上に第２のゲートを形成する工程を含む、有機薄膜トランジスタの製造方法に関する。さまざまな実施形態では、第１及び第２の誘電体層のうちの一方は、極性エラストマー性誘電材料を含んでよく、第１及び第２のゲートは、設定電流及びゲート電流のうちの異なる方を受け入れるように構成されうる。
本開示の実施形態に従うＦＥＴの側面概略図 本開示の別の実施形態に従うＦＥＴの側面概略図 本開示の実施形態に従うポリマー誘電体にヘルムホルツ面を誘起する機構を示す側面概略図 別の実施形態に従う２つの信号ゲートを有するＦＥＴの側面概略図 本開示の別の実施形態に従うＦＥＴの側面概略図 本開示の実施形態に従うＯＦＥＴの側面概略図 ｅ−ＰＶＤＦ−ＨＦＰ誘電体の化学構造 半導体ＰＴＤＰＰＴＦＴ４の化学構造 ＰＴＤＰＰＴＦＴ４の出力特性のプロット ＰＴＤＰＰＴＦＴ４の伝達特性のプロット さまざまな厚さを有するｅ−ＰＶＤＦ−ＨＦＰ誘電体層上で調製されたＯＴＦＴの伝達曲線を示すプロット 図７ＡのＯＴＦＴの２０Ｈｚ、０．１Ｈｚ及び準ＤＣ値での容量を使用して決定したｅ−ＰＶＤＦ−ＨＦＰの厚さの関数としての対応する電界効果移動度を示すプロット 順方向及び逆方向の掃引における図７ＡのＯＴＦＴのデバイス特性を示すプロット ｅ−ＰＶＤＦ−ＨＦＰ（実線）及びＯＴＳ−修飾ＳｉＯ２（破線）上に作製したＰＴＤＰＰＴＦＴ４ ＦＥＴの温度依存性トランスコンダクタンスを示すプロット さまざまな厚さを有するｅ−ＰＶＤＦ−ＨＦＰ誘電体層上に調製されたＯＴＦＴの伝達曲線を示すプロット 図７ＥのＯＴＦＴの２０Ｈｚ、及び準ＤＣ値での容量を使用して決定したｃ−ＰＶＤＦ−ＨＦＰの厚さの関数としての対応する電界効果移動度を示すプロット Ｗ／Ｌ＝２０を有する、Ｐ３ＨＴ半導体層及びｅ−ＰＶＤＦ−ＨＦＰ誘電体層を有するＯＴＦＴの伝達及び出力特性のプロット Ｗ／Ｌ＝２０を有する、グラフェン半導体層及びｅ−ＰＶＤＦ−ＨＦＰ誘電体層を有するＯＴＦＴの伝達及び出力特性のプロット Ｗ／Ｌ＝２０を有する、ＰＣＢＭ半導体層及びｅ−ＰＶＤＦ−ＨＦＰ誘電体層を有するＯＴＦＴの伝達及び出力特性のプロット さまざまな誘電体間のトランスコンダクタンスの比較を示すプロット 誘電体層としてｅ−ＰＶＤＦ−ＨＦＰを有するＰＴＤＰＰＴＦＴ４トランジスタ（Ｌ＝５０μｍ、Ｗ＝１０００μｍ）の周波数に対するＩＤＳ及びＩＧ電流を示すプロット。ここで、ＶＤＳ＝−１５Ｖ、ＶＧ＝１０Ｖ〜−１０Ｖである。カットオフ周波数（ｆｃ）は、ＩＤＳとＩＧの交点と推定した。 １ｋＨｚ、パルス幅＝１ミリ秒、パルス立上がり時間＝４μ秒、及びチャネル長＝５０μｍの方形波関数ゲート電圧パルスに対するＰＴＤＰＰＴＦＴ４のＩＤＳ応答を示すプロット 実施形態に従う周囲条件におけるＶＧ＝−０．５、−１、−３及び−５Ｖ下でのＰＴＤＰＰＴＦＴ４ ＦＥＴについてのバイアスストレス挙動（時間に対するＩＤＳ）を示すプロット 図９ＢのＦＥＴの空気中（黒塗りの記号）及び脱イオン水中（白抜きの記号）の各バイアスサイクルの終了時に測定した電流ＩＤ及び漏れ電流ＩＧにおける長期バイアスを示すプロット 図９ＡのＦＥＴ空気中の長期バイアスの間の線形領域及び飽和領域の両方における閾値電圧の移動度及びシフトの発達を示すプロット 図９ＡのＦＥＴの脱イオン水中の長期バイアスの間の線形領域及び飽和領域の両方における閾値電圧の移動度及びシフトの発達を示すプロット
さまざまな本開示の実施形態は、第１のゲート、第２のゲート、及び第１のゲートと第２のゲートとの間の位置した有機半導体層からなるチャネルを含む、有機薄膜トランジスタに関する。本開示のさらなる実施形態は、有機薄膜トランジスタの製造方法に関する。
本開示の少なくともある特定の実施形態によれば、本明細書に記載される方法は、自由キャリア濃度を増加させ、それによって、ＴＦＴのより高い全体的な電流駆動（トランスコンダクタンス）を促進することができる。例えば、さまざまな実施形態では、新しい誘電体層を提供する方法及びデバイスが提供される。新規誘電体層及びＴＦＴの設計は、少なくともある特定の実施形態では、低い移動度を克服すること、及び／又は、有機半導体又は無機半導体材料におけるトランスコンダクタンスを増加させることができる。本発明者らは、優れた有機半導体（ＯＳＣ）薄膜トランジスタが、極性エラストマー性誘電体及び、該極性エラストマー性誘電体の特性を活用するＴＦＴ設計、特にゲート誘起性双極子配列機構の使用によって達成されうることを、思いがけず発見した。
低い動作電圧における高利得及び高トランスコンダクタンスはいずれも、有機電界効果トランジスタ（ＯＦＥＴ）の実施用途にとって望ましいであろう。極性エラストマー性誘電体の二重層容量効果については、後で論じられる。この効果は、誘電体が低いイオン濃度及び導電性を有する場合でさえも存在しうる。さらには、この効果は、低電圧で駆動するときにＯＦＥＴトランスコンダクタンスを高めることが見出された。特に、ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）（ｅ−ＰＶＤＦ−ＨＦＰ）などの極性エラストマーを誘電体層として用いると、数マイクロメートルの厚さを有する場合であっても、同様の厚さを有する半結晶質ＰＶＤＦ−ＨＦＰ上に作製された同じ有機半導体について測定されるよりも３０倍高くなりうる、チャネル幅あたりのトランスコンダクタンスが得られうる。特定の理論に縛られることは望まないが、これらの結果は、二重層容量効果の結果でありうる。これらの結果は、１０−１１秒／ｃｍの低さのイオン導電性を有していても達成可能である。
高利得及びトランスコンダクタンスの両方を有する電界効果トランジスタ（ＦＥＴ）は、論理回路、ディスプレイドライバ、及びセンシングを含めた広範囲の用途にとって有利である。有機材料をベースとした高性能ＦＥＴは、低コスト・高スループット処理との適合性、及び軟組織との機械的適合性の理由から、特に興味深い。しかしながら、有機材料を用いて高いトランスコンダクタンスを実現することは、それらの比較的低い電荷キャリア移動度の理由から、難しい課題であった。トランスコンダクタンスを改善する１つの方法は、高容量を有する誘電体層を開発することである。例えば、極薄い自己組織化単分子膜（ＳＡＭ）誘電体層を用いて、真空蒸発したＯＴＦＴにおいて０．７μＦ／ｃｍ２の高容量及び０．０１〜０．０４秒／ｍのトランスコンダクタンスを達成することができる。イオンをドープされたポリマー電解質及びイオンゲルを、ＯＦＥＴのための誘電体層として使用してもよい。容量は、二重層キャパシタ効果に起因して、高い。これらの材料を用いて作られたＯＦＥＴは、最大で０．５秒／ｍのトランスコンダクタンスに達しうる。しかしながら、ＳＡＭ製造の低い収率、液体／ゲル材料と標準的な製造プロセスとの不適合性、及びイオン誘電体の高い水分感受性に起因して、実際的な用途にこれらのシステムを使用するにはまだ課題が残る。
以下により詳細に説明するように、ゲート誘起双極子アラインメント（ＧＩＤＡ）機構を用いて、弾性フッ化ポリマー誘電材料を含めたＯＦＥＴの出力電流を高めることができる。ＧＩＤＡ機構は、厚い誘電体層を用いてさえも、低い動作電圧でＯＦＥＴ出力電流を顕著に増加させることができる。さまざまな実施形態は、適度なスイッチング速度のみを使用するプリント可能及び着用可能なエレクトロニクスの幅広い用途に用いることができるＯＦＥＴを提供する。他の実施形態では、ＧＩＤＡ機構はまた、高性能ＯＦＥＴデバイスにも用いることができる。さらには、本機構は、他の極性弾性誘電材料にも適用可能である。
低いイオン濃度及びイオン導電性であっても、極性ゴム状誘電体における二重層容量効果は、トランスコンダクタンスを顕著に増加させる。例えば、極性エラストマーポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）（ｅ−ＰＶＤＦ−ＨＦＰ）を誘電体層として用いると、チャネル幅あたりのトランスコンダクタンスは、同様の厚さを有する半結晶質ＰＶＤＦ−ＨＦＰ上に作製された同じ有機半導体で測定されるよりも２５〜３５倍高い、３０倍高いなど、２０〜４０倍高くなりうる。この効果は、誘電体層が数マイクロメートルの厚さを有する場合であっても見られる。
従来、ｅ−ＰＶＤＦ−ＨＦＰ誘電体を含むＦＥＴは、高速スイッチング動作、すなわち、２０Ｈｚより高い周波数でのスイッチングを行うことができなかった。実効電子移動度は、典型的には、二重層イオン誘電体効果の理由から、＞２０Ｈｚのゲートスイッチング周波数でひどく劣化した。この速度は、スイッチング速度には遅い。しかしながら、以下に開示される幾何学構成を有するデバイスに二重層イオンにより可能になった機構誘電体層を使用することによって、高い実効移動度を、より速いスイッチング速度、すなわち＞２０Ｈｚとともに達成することができる。実施形態は、有機半導体のチャネル材料を有するＦＥＴを含みうる。他の実施形態は、ケイ素、ゲルマニウム、及びケイ素−ゲルマニウム半導体チャネル材料を含みうる。
本明細書に記載されるポリマー誘電体層の特徴は、少なくとも幾つかの実施形態によれば、誘電体層の厚さとは無関係な移動度、大面積での製作容易性、及び非常に低い駆動電圧を含みうる。追加的な特徴は、さまざまな実施形態において、次のものを含みうる：フッ化物誘電体は、極めて安定なデバイス性能をもたらし、デバイスは、ディスプレイガラス、イオン含有ガラス、金属薄膜、及びプラスチック材料などのさまざまな基板上で製作することができ、より低い周波数（例えば準静的に近い）を使用することで、より高い容量を生じる。他の特徴は、さまざまな実施形態では：容量における電圧依存性がないこと；エラストマー誘電体ｅ−ＰＶＤＦ−ＨＦＰの利用；及び、遅い応答時間を改善する能力を含みうる。しかしながら、さまざまな実施形態では、上記特徴の１つ以上が存在しない場合があり、少なくともある特定の実施形態では、上記特徴のいずれも存在せず、このような実施形態もまた本開示の範囲内にあることが意図されていることに留意すべきである。
加えて、本明細書に開示されるある特定の実施形態は、高性能電気回路での処理が容易な月並みな半導体材料の実装を可能にしうる。加えて、本明細書に開示されるデバイスは、さまざまな実施形態において、現行の製造基盤設備に適合可能である。例となる用途としては、交通カード及びスマートカード用のバッテリのないディスプレイ、電子棚札、埋め込み式荷物タグ、スマートウォッチ、及び大きい可撓性ＯＬＥＤ用途が挙げられる。
図１は、本開示のさまざまな実施形態に従うＦＥＴ２００を示している。ＦＥＴ２００は、絶縁材料若しくは、導電性又は半導体材料の上部に絶縁層を有する導電性又は半導体材料（図示せず）で作られてよい、基板１０２を含む。基板１０２の上には、第１のゲート１０４ａが位置している。第１のゲート１０４ａは、設定電圧を受けるように構成されうる。この事例では、第１のゲート１０４ａは、設定ゲートと称されうる。第１の誘電体層１１６は、基板１０２の上に配置され、第１のゲート１０４ａを覆う。以下により詳細に説明するように、第１の誘電体層１１６は、電界の適用とともに双極子を形成する極性エラストマー性誘電材料を含みうる。幾つかの実施形態では、極性エラストマー性誘電材料は、エラストマー性ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）（ｅ−ＰＶＤＦ−ＨＦＰ）材料でありうる。
半導体層１０８は、第１の誘電体層１１６の上に配置される。半導体層１０８は、有機半導体材料又は無機半導体材料から形成されうる。本明細書では、半導体層１０８は、チャネルとも称される。ＦＥＴ２００は、半導体層１０８の上に配置された第２の誘電体層１０７及び第２の誘電体層１０７の上に配置された第２のゲート１０４ｂもまた含みうる。第２のゲート１０４ｂは、信号電圧（例えば、データ電圧）を受けるように構成されうる。この事例では、第２のゲート１０４ｂは、信号ゲートと称されうる。第２の誘電体層１０７は、ポリ（メタクリル酸メチル）（ＰＭＭＡ）などの任意の適切な誘電材料で作られうる。ＦＥＴ２００は、半導体層１０８に電気的に接続されたソース電極１１０及びドレイン電極１１２を含む。
幾つかの実施形態では、第１の誘電体層１１６は、第２の誘電体層１０７よりも厚くなりうる。しかしながら、他の実施形態では、第１の誘電体層１１６と第２の誘電体層１０７は、略同一の厚さを有する。あるいは、第１の層１１６は、第２の誘電体層１０７より薄くてもよい。ソース及びドレイン電極１１０、１１２は、半導体層１０８の上又は半導体層１０８の下に存在しうる。幾つかの実施形態では、設定ゲート１０４ａは、半導体層１０８を通る電流の流れ方向に関して、信号ゲート１０４ｂと同じ長さであるか、又はそれより長い。この構成は、優れたトランスコンダクタンスをもたらしうる（信号ゲート１０４ｂに印加される電圧により、ソース電極及びドレイン電極１１０、１１２間の電流の流れの増加を生じる）。
代替的に、上記構成を反転させてもよい（例えば、ボトムゲート配置）。例えば、第２の誘電体層１０７は、極性エラストマー性誘電材料でできていてよく、第２のゲート１０４ｂは、設定電圧を受けるように構成された設定ゲートであってよく、第１の誘電体層１１６は、通常の誘電材料から形成されてよく、第１のゲート１０４ａは、信号電圧を受けるように構成された信号ゲートでありうる。
図２は、本開示のさまざまな実施形態に従うＦＥＴ２０１を示している。ＦＥＴ２０１は、ＦＥＴ２００と同様であり、したがって、それらの間の相違のみを詳細に説明する。特に、ソース電極１１０及びドレイン電極１１２は、それらの一部分が半導体層１０８と第２の誘電体層１０７との間に延在するように製造されうる。ソース及びドレイン電極１１０、１１２はまた、設定ゲート１０４ａ及び信号ゲート１０４ｂとも重なっていてよい。ソース及びドレイン電極１１０、１１２のより大きいソース／ドレインメタライゼーション領域（例えば、それらの延長部分）は、実効移動度を増加させ、したがって、半導体層１０８のトランスコンダクタンスを増加させるが、設定及び信号ゲート１０４ａ、１０４ｂ及びソース電極及びドレイン電極１１０、１１２との寄生結合を理由として、全体的なスイッチング速度を低下させる可能性がある。この電極構成は、ボトムゲートＦＥＴ構成にも適用することができる。
図３は、設定ゲート１０４ａが第１の誘電体層１１６にヘルムホルツ面１２０をいかにして誘起するかを示している。ヘルムホルツ面１２０は、次に、該ヘルムホルツ面１２０に矢印で示すように、第１の誘電体層１１６と半導体層１０８との間の界面、及び第１の誘電体層１１６と設定ゲート１０４ａとの間の界面に電解を生じる。矢印は、単分子膜相互作用を表している。電界にわたる距離は、実質的に１原子の厚さである。結果として、半導体層１０８に自由キャリア１２２を誘起する強電界が生じる。以下により詳細に説明するように、自由キャリア１２２は、半導体層１０８の状態（「オン」又は「オフ」）を設定する。
上記実施形態のいずれかに従うＦＥＴ２００を動作するため、約０．５〜４Ｖ、又は約１〜２Ｖの電圧など、比較的低い設定電圧が、設定ゲート１０４ａに印加される。設定電圧は、ほぼ一定又は低い周波数で印加されうる。設定電圧は、半導体層１０８に弱い逆転状態を誘起する（すなわち、自由キャリア１２２が誘起される）。第１のゲート１０４ｂに適用されるゲート信号は、半導体層１０８内の自由キャリア濃度がすでに比較的「高い」ために、容易に増幅することができる。設定ゲート１０４ａに印加される設定電圧は、半導体層１０８がほぼ「オン」状態にあることから、結果的に半導体層１０８内に漏れ電流を生じうる。設定ゲート１０４ａがオンである（例えば、そこに設定電圧が印加される）間、半導体層１０８は、弱い又は中程度の逆転状態で維持され、これは、約０〜３ボルトの信号電圧など、比較的低い信号電圧が信号ゲート１０４ｂに印加される場合でさえも、より高レベルの漏れ電流を生じうる。
ゲート信号間の時間がポリマー誘電体の応答時間よりも長い場合、設定ゲート１０４ａは、オフにされうる（例えば、そこに設定電圧は印加されない）、あるいは、設定電圧よりも低い待機電圧がそこに印加されうる。すなわち、入ってくるゲート信号の周波数が誘電材料の周波数応答よりも長い場合、設定ゲート１０４ａは、オフにされて、電力を節約する（例えば、漏れ電流を低減する）ことができる。例えば、設定ゲート１０４ａは、信号周波数が２０Ｈｚ未満の場合にオフにされる。
ｎ−型半導体層１０８を含む（すなわち、正のゲート電圧がソースとドレインとの間の電流電導に用いられる）デバイスでは、ゲート電圧（ＶＧＳ）は、０Ｖより低く（例えば、負に）設定することができ、設定ゲート１０４ａに印加される設定電圧によって誘起される漏れ電流を抑えるのに役立つ。言い換えれば、約−５〜−１５ボルトなどの負のオーバードライブ電圧を信号電極１０４ｂに印加して、信号電圧パルス間の電流の漏れを低下させることができる。
図４は、本開示のさまざまな実施形態に従うトライゲートＦＥＴ２０２を示している。トライゲートＦＥＴ２０２は、ＦＥＴ２００と類似しており、したがって、それらの相違のみを詳細に論じる。トライゲートＦＥＴ２０２は、設定ゲート１０４ａに隣接した基板１０２上に配置された、第２の信号ゲート１０４ｃとも称される第３のゲート１０４ｃを含む。第２の信号ゲート１０４ｃは、設定ゲート１０４ａと同じ面に存在してよい。トライゲートＦＥＴ２０２は、第１及び第２の信号ゲート１０４ｂ、１０４ｃを電気的に接続する電気接続１２４もまた含みうる。トライゲートＦＥＴ２０２はまた、第２の設定ゲート１０４ｃと半導体層１０８との間に位置した第３の誘電体層１０９も含みうる。第３の誘電体層１０９は、通常の誘電材料から形成されうる。第１の誘電体層１１６は、上述の極性エラストマーを含みうる。
設定ゲート１０４ａは、半導体層１０８が弱い又は中程度の逆転状態に置かれるように、バイアスされうる（例えば、設定電圧を受けるように構成されうる）。第１及び第２の信号ゲート１０４ｂ、１０４ｃが信号電圧（例えば、データ電圧）を受ける場合、電流は、半導体層１０８を通ってソース電極１１０とドレイン電極１１２との間を流れることができる。信号電圧又はオーバードライブ電圧が第１及び第２の信号ゲート１０４ｂ、１０４ｃに印加されない場合には、電流ピンチオフ領域は、２つの信号ゲート１０４ｂ、１０４ｃ間に生成される。これにより、そうでなければ設定電圧が設定ゲート１０４ａに印加させる場合に生じうる電力消費（例えば電流の漏れ）が低減される。この実施形態では、電力消費は改善されるが、しかしながら、トランスコンダクタンスは、図１に示される構造よりもわずかに低くなりうる。
図５は、本開示のさまざまな実施形態に従うＦＥＴ２０３を示している。ＦＥＴ２０３は、ＦＥＴ２００と類似しており、したがって、それらの相違のみを詳細に論じる。ＦＥＴ２０３は、通常の第２の誘電体層１０７及び極性エラストマーなどのポリマー誘電体層１１６とともに信号ゲート１０４ｂ及び設定ゲート１０４ａを含む。この実施形態では、信号ゲート１０４ｂは、ソース電極及びドレイン電極１１０、１１２間の電流の流れ方向に関して、設定ゲート１０４ａの長さＬｓｅｔより長い長さＬＳｉｇを有し、オフセット領域１２６を生成する。オフセット領域１２６は、信号ゲート１０４ｂが設定ゲート１０４ａと直接重ならない領域でありうる。言い換えれば、半導体層１０８は、該半導体層１０８が信号ゲート１０４ｂのみと直接重なるオフセット領域１０８ａと、半導体層１０８が信号及び設定ゲート１０４ｂ、１０４ａの両方と重なる導電性領域１０８ｂとを含みうる。オフセット領域１０８ａは、ＦＥＴ２０２のドレイン側に配置されうる（例えば、ソース電極１１０よりもドレイン電極１１２に近い）。設定ゲート１０４ａによって生成される電界は、オフセット領域１０８ａにほとんど又は全く影響を及ぼさないであろうことから、導電性領域１０８ａは、オフセット領域１０８ｂよりも高い導電性を有しうる。このように、オフセット領域１０８ａは、比較的高い抵抗を有していてよく、設定ゲート１０４ａがオンであり（例えば、設定電圧が印加される）及び信号ゲート１０４ｂがオフ（例えば、信号電圧は印加されない）のときに、半導体層１０８を介して電流（例えば、漏れ電流）をピンチオフするように動作することができる。
図５に示される設計は、図２に示す設計の単純さを維持するが、第１の信号ゲート１０４ｂがオフであるか、又は過度に駆動されたオフ状態のときに、より低い電流を伴う。ＦＥＴ２０２は、ＦＥＴ２００と比較して、低下したトランスコンダクタンスを有しうる。より大きい信号ゲート１０４ｂは、幾何学的レイアウト設計によって実現することができる。それは、プロセスバイアスを利用して実現することもできる。
上で論じたように、極性フッ素化ＰＶＤＦ−ＨＦＰエラストマー誘電体は、低いイオン濃度を有するにもかかわらず、ゲート電圧の印加下で、電気二重層充電効果を誘起することができる。このポリマー誘電体は、数マイクロメートルの厚さであっても、約０．３μＦ／ｃｍ２の高い静電容量を伴って溶液処理可能である。この厚さのポリマー誘電体から作られたデバイスは、ポリマーＯＴＦＴについては０．０２秒・ｍ−１の高さ、及びＣＶＤ−グラフェンＦＥＴについては１．２秒・ｍ−１の高さのトランスコンダクタンスで、低電圧で動作可能である。このポリマー誘電体は、さまざまな有機半導体の溶液処理との適合性が高い。結果的に得られるデバイスは、周囲条件及び水性条件のいずれにおいても、高い電流出力及び低いバイアスストレスの両方を示す。
ＰＶＤＦ−ＨＦＰポリマーは、高いモル分率のＰＶＤＦセグメントが組み込まれた場合、通常、半結晶質である。しかしながら、より高いモル比のＨＦＰ単位（１９Ｆ−ＮＭＲで決定して４５モル％）は、およそ−２０℃のガラス転移温度（Ｔｇ）を有する弾性材料を結果的にもたらす。誘電率は、１ｋＨｚで測定して１１であり、先に報告された８〜１３の範囲と同様の値である。
厚いポリマー誘電体膜（１．４〜５μｍ）をＯＦＥＴに使用して、漏れ電流を低減した（１．４μｍではＶ＝−１Ｖで１０−６Ａ・ｃｍ−２）。さらには、厚いポリマー誘電体膜は、大規模なコーティング方法ではるかに容易に達成可能である。膜は、滑らかな表面（表面粗さ約０．３ｎｍ）及び０．３ＭＶ／ｃｍを超える高い破壊電界を示した。ｅ−ＰＶＤＦ−ＨＦＰの性能は、異なる調製条件下でも安定である。容量値の顕著な変化を見ずに溶液に脱イオン水を意図的に添加することを含めて、異なるアニーリング条件について調査した。
図６Ａは、例示的な実施形態に従うＯＦＥＴを示している。図６Ｂは、図６ＡのＯＦＥＴに用いられる誘電体ｅ−ＰＶＤＦ−ＨＦＰの化学構造を示している。図６Ｃは、図６ＡのＯＦＥＴに用いられる半導体ＰＴＤＰＰＴＦＴ４の化学構造を示している。デバイスは、チャネル長Ｌ＝５０μｍ及びチャネル幅Ｗ＝１０００μｍを有していた。誘電体の厚さは１．４μｍである。図６Ｄは、ＰＴＤＰＰＴＦＴ４の出力特性のプロットであり、一方、図６Ｅは、ＰＴＤＰＰＴＦＴ４の伝達特性のプロットである。ＶＧプロットに対するＩＤＳ １／２の２つの勾配が観察された。これは、デバイスにおける接触抵抗の存在が原因である可能性がある。第１の勾配は、移動度の値を推定するために＋０．２Ｖ〜−２Ｖの範囲で用いられた。
この誘電体を使用してトランジスタデバイス性能を評価するため、ポリ（テトラチエノアセン−ジケトピロロピロール）ＴＦＴ４（ＰＴＤＰＰＴＦＴ４）（図６Ｃに示される化学構造）を、その高い電荷キャリア移動度の理由から半導体層として選択した。デバイス（図６Ａに示される）は、厚い誘電体層（１．４μｍ）を使用したにもかかわらず、ＶＧ＝−５Ｖにおいて１０−４Ａに近い高いオン電流を示した。加えて、デバイスのサブ閾値勾配は、ＯＴＦＴについて報告された最低値に匹敵する、わずか１２０ｍＶ・ｄｅｃａｄｅ−１であった。さらには、閾値電圧（ＶＴＨ）は、低電圧駆動用途において望ましい、＜１Ｖであった。さらには、ＰＴＤＰＰＴＦＴ４デバイスは、−３Ｖのゲート電圧において０．０２秒・ｍ−１のチャネル幅あたりの高いトランスコンダクタンスを示した。低い電圧で動作するＯＴＦＴは、誘電体層として、低周波数において最大６０の誘電率を有するポリ（フッ化ビニリデン−トリフルオロエチレン−クロロフルオロエチレン）（Ｐ（ＶＤＦ−ＴｒＦＥ−ＣＦＥ））を使用することによって以前に達成された。しかしながら、−３Ｖにおいて４×１０−３秒・ｍ−１のチャネル幅あたりの高いトランスコンダクタンスを達成するためには、約１６０ｎｍの薄い層を必要とした。本明細書に開示されるデバイスを用いて達成される値は、超薄型のＳＡＭ誘電体（０．０１〜０．０４秒／ｍ）を用いた、最も良好に報告されたＯＴＦＴに匹敵する。さらには、ｅ−ＰＶＤＦ−ＨＦＰ誘電体ポリマーは、標準的なデバイス製造プロセスと非常に適合し、以下により詳細に説明するように、周囲及び水中でさえも、安定な動作を有するデバイスをもたらす。
下記表は、ｅ−ＰＶＤＦＨＦＰ誘電体層（厚さ１．４μｍ）を使用して飽和領域で測定したＯＦＥＴの電気性能の概要である。カッコ内の移動度は、電圧バイアスに対して正規化された、２０Ｈｚ２ｇｍ／ＶバイアスにおけるＬＣＲメータで測定された容量（８．４ｎＦ・ｃｍ−２）から抽出される。飽和領域で動作させたＰ３ＨＴ、ＰＩＩ２Ｔ及びＰＴＤＰＰＴＦＴ４については、値は、ゲート電圧（３Ｖ）に対して正規化されている。線形領域で動作させたグラフェンについては、値は、ドレイン−ソース間電圧（ＶＤＳ＝−０．１Ｖ）に対して正規化されている。移動度の値を、３００ｎＦ・ｃｍ−２の準静電容量で計算した（Ｗ：１０００μｍ；Ｌ＝５０μｍ）。
Figure 2019504501
たとえ、低い電圧での高いトランスコンダクタンスが実際的な用途にとって望ましいとしても、電荷キャリア移動度は、典型的には半導体の電荷輸送能力を特徴づけるために用いられる。電荷キャリア移動度は、飽和及び線形領域から、標準的なＭＯＳＦＥＴモデルで計算することができ、計算に用いられる容量の値に応じて決まる。非イオン性誘電材料は、測定周波数に関わらず、比較的一定の容量を示す。ｅ−ＰＶＤＦ−ＨＦＰの容量は、２０ｋＨｚから１００ｋＨｚまでほとんど変化しないことが判明したが、周波数が１Ｈｚ未満に低下すると急速に増加した。したがって、≧２０Ｈｚで測定される容量値を使用する移動度計算について文献で広く使用されている典型的な手順は、結果的に、移動度の過大評価をもたらす。この問題を、さまざまな厚さのｅ−ＰＶＤＦ−ＨＦＰを有するトランジスタを測定することによってさらに確認した。２０Ｈｚで測定した容量は、標準的なキャパシタに期待される誘電体厚さでスケーリングしたけれども、トランジスタの出力電流は、誘電体厚さで予想されるスケーリングを示さなかった。これにより、高いトランスコンダクタンスの原因が、主にそれらの高い分極率を利用する他のＰＶＤＦをベースとした誘電材料上に調製されたものとは、おそらくは区別されることが示唆される。容量を、準静電限界でも測定した。準静電限界に近づく低周波数では、容量値の急激な上昇が観察される。さらには、容量は、誘電体層の厚さの関数としての変化をあまり示さず、デバイスに二重層充電効果が存在したことが示唆される。観察される高い容量はまた、低い動作電圧でも得られる高いトランスコンダクタンスをも説明する。
準静電限界における容量値をさらに確認するため、ｅ−ＰＶＤＦ−ＨＦＰキャパシタ及び外部抵抗に基づいて、ＲＣ回路の時定数を測定した。容量の電圧依存性は観察されなかった。これにより、０．１Ｈｚの低い周波数における高容量が確認され、ＯＴＦＴ測定によって、容量及び対応する移動度（図７Ｂ）を明白に決定可能となる。ｅ−ＰＶＤＦ−ＨＦＰの低い周波数における二重層充電効果は、＜１質量％の塩が存在することを考慮すると、意外である。比較において、典型的なイオン−ゲル誘電体は、＞８０質量％のイオン性液体、及び、およそ１０−２〜１０−５秒／ｃｍの高いイオン導電性を含む。ｅ−ＰＶＤＦ−ＨＦＰで測定されたイオン導電性は数桁低く、約８×１０−１１秒／ｃｍであると測定された。対照的に、半結晶質ＰＶＤＦ−ＨＦＰ（ｃ−ＰＶＤＦ−ＨＦＰと称される、モル比で９０％のＶＤＦ）を誘電体層として使用した場合、出力電流は、従来の誘電材料について予想されたように、ｃ−ＰＶＤＦ−ＨＦＰの厚さが０．５５μｍから２．１５μｍへと増加するにつれて低下した。ＲＣ回路の充電／放電による準静電容量もまた、より高い周波数（＞２０Ｈｚ）で測定したものと似た容量値を生じた。
上記観察は、ｅ−ＰＶＤＦ−ＨＦＰの並外れた二重層充電効果が、その低いガラス転移温度Ｔｇ（約−２０℃）に関することを示唆している。弾性ポリマーは、イオン輸送を促進する高いセグメント運動の理由から、イオン伝導体にとって望ましいマトリクスである。さらには、ｅ−ＰＶＤＦ−ＨＦＰにおける高濃度の極性基は、架橋試薬（典型的にはホスホニウム化合物）などの塩不純物を溶媒和することができる。ｃ−ＰＶＤＦ−ＨＦＰの場合には、充電プロセスに対するイオンの寄与の明確な証拠は、その半結晶質の性質を原因とする抑制されたセグメント運動に起因して、特定されなかった。ポリ（ジメチルシロキサン）（ＰＤＭＳ）は、知られている弾性誘電材料である。しかしながら、それは、その低い極性の理由から、電気二重層充電の痕跡を示さない。したがって、ｅ−ＰＶＤＦ−ＨＦＰは、非イオン誘電体の処理特性及び安定性も維持しつつ、イオン誘電体の二重層充電効果を示す、希少な誘電材料である。
図７Ａ〜７Ｆは、ｅ−ＰＶＤＦ−ＨＦＰ及びｃ−ＰＶＤＦ−ＨＦＰ上に作製されたＰＴＤＰＰＴＦＴ４トランジスタのデバイス特性を示すプロットである。図７Ａは、さまざまな厚さを有するｅ−ＰＶＤＦ−ＨＦＰ誘電体層上に調製されたＯＴＦＴの伝達曲線を示している。図７Ｂは、２０Ｈｚ、０．１Ｈｚ、及び準ＤＣ値の容量を使用して決定したｅ−ＰＶＤＦ−ＨＦＰの厚さの関数としての対応する電界効果移動度を示している。２０Ｈｚの容量の採用は、伝達特性の測定の間の実際の電荷キャリア密度の過小評価を引き起こし、したがって、誇張された移動度の値を引き起こす。図７Ｃは、順方向及び逆方向の掃引におけるデバイス特性を示している。図７Ｄは、ｅ−ＰＶＤＦ−ＨＦＰ（実線）及びＯＴＳ−修飾ＳｉＯ２（破線）上に作製されたＰＴＤＰＰＴＦＴ４のＦＥＴの温度依存性トランスコンダクタンスを示している。図７Ｅは、さまざまな厚さを有するｅ−ＰＶＤＦ−ＨＦＰ誘電体層上に調製されたＯＴＦＴの伝達曲線を示している。図８Ｆは、２０Ｈｚ及び準ＤＣ値の容量を使用して決定したｃ−ＰＶＤＦ−ＨＦＰの厚さの関数としての対応する電界効果移動度を示している。
ｅ−ＰＶＤＦ−ＨＦＰ誘電体ゲートＯＴＦＴにおけるフッ素化極性エラストマーと低濃度のイオンとの組み合わせは、電気二重層充電によって、高い電荷キャリア密度を誘起する。さらには、研究したトランジスタはすべて、図８Ｃに示される前方掃引と比較して、より高い後方掃引電流を有する、およそ０．５Ｖの小ヒステリシスを示した。デバイスの性能は、動作温度に応じて決まり、デバイスを室温から２００Ｋへと冷却することによって、トランスコンダクタンスにおける急激な低下を示す（図７Ｄ）。この低下は、大部分がイオン移動度の低下に起因し、このイオン移動度は、セグメント運動と直接相関し、温度に強く依存する。
幾つかの追加的なよく知られている溶液処理可能な有機半導体及びＣＶＤ−グラフェンを、厚いｅ−ＰＶＤＦ−ＨＦＰ誘電体上で試験した。図８Ｄに示されるように、ｐ−及びｎ−チャネルトランジスタはいずれも、高いトランスコンダクタンスを示した。デバイスはすべて、５Ｖ未満の低いゲート電圧において、大きい電流出力を生じる。これらのデバイスのチャネル幅あたりのトランスコンダクタンスを測定したところ、ＳｉＯ２又は他の一般に報告されるポリマー誘電体を用いた対応する材料の値よりも３〜１０倍高かった。ＣＶＤ−グラフェンデバイスは、１．２ミリ秒（ＶＤＳ＝−０．１Ｖ）の高さのトランスコンダクタンスを示し、これは、誘電体層として、ＮａＣｌを有するリン酸緩衝電解質使用するＣＶＤ−グラフェンデバイス（０．４２ミリ秒）よりも高い。比較の目的でＶＤＳを正規化することによって、グラフェンデバイス（１２０００μ秒Ｖ−１）の正規化されたトランスコンダクタンス（ｇｍ／ＶＤ）は、高誘電率のＨｆＯ２又はＹ２Ｏ３誘電体（約１００μ秒Ｖ−１）上に作製されたグラフェンデバイスのものよりも高い。
図８Ａ〜８Ｆは、図８ＡはＰ３ＨＴ、図８Ｂはグラフェン、及び図８ＣはＰＣＢＭであるＯＴＦＴの伝達及び出力特性を含む、Ｗ／Ｌ＝２０を有するｅ−ＰＶＤＦ−ＨＦＰ誘電体層に基づいたＯＴＦＴの電気的特性を示すプロットである。グラフェンデバイスの伝達特性は、線形領域で評価され、ＶＤＳ＝−０．１Ｖであることに留意されたい。各パネルは、挿入された小さい図に示される出力特性を有する伝達曲線を示している。図８Ｄは、さまざまな誘電体間のトランスコンダクタンスの比較を示している。黒い点は、架橋されたＣｙｔｏｐ（ｄ＝５０−７０ｎｍ）、架橋ポリスチレン（ＰＳ）（ｄ＝１０ｎｍ）、架橋ポリ（ビニルフェニル）（ＰＶＰ）（厚さ＝２８０ｎｍ）、ＳｉＯ２（ｄ＝２３０〜３００ｎｍ）、及び半結晶質ＰＶＤＦ−ＨＦＰ（厚さ＝１．４μｍ）を含む、一般的な誘電体層をベースとしたＯＦＥＴから得られたトランスコンダクタンスを示している。ＳｉＯ２誘電体はすべて、ＯＴＳ−ＳＡＭで改質した。赤い点は、ｅ−ＰＶＤＦ−ＨＦＰをベースとしたＯＦＥＴから得られた性能を示している。すべてのｅ−ＰＶＤＦ−ＨＦＰデバイスのトランスコンダクタンスは、ＯＴＳで修飾したＳｉＯ２上に作製された対応するデバイスよりも約１桁高い。図８Ｅは、誘電体層としてｅ−ＰＶＤＦ−ＨＦＰを有するＰＴＤＰＰＴＦＴ４トランジスタ（Ｌ＝５０μｍ、Ｗ＝１０００μｍ）の周波数に対するＩＤＳ及びＩＧ電流を示しており、ここで、ＶＤＳ＝−１５Ｖ、ＶＧ＝１０Ｖ〜−１０Ｖである。カットオフ周波数（ｆｃ）は、ＩＤＳとＩＧの交点と推定した。図８Ｆは、１ｋＨｚ、パルス幅＝１ミリ秒、パルス立上がり時間＝４μ秒、及びチャネル長＝５０μｍの方形波関数ゲート電圧パルスに対するＰＴＤＰＰＴＦＴ４のＩＤＳ応答を示している。応答時間は、２０％のオフから８０％の最大オン電流に達するのに必要とした時間として定められる。
遅い応答時間は、イオン誘電体ゲート電界効果トランジスタについての潜在的な懸念事項である。無線周波数識別（ＲＦＩＤ）及び有機発光ダイオード（ＯＬＥＤ）などの実施用途では、スイッチング速度は望ましいデバイスパラメータである。イオン電解質ゲートデバイスのスイッチング速度は、典型的には１〜１００Ｈｚの範囲にある。１０ｋＨｚのスイッチング速度は、非常に高いイオン濃度（９質量％のイオン性液体、０．７質量％のポリマー電解質、及び９０質量％の溶媒）及び高いイオン移動度（およそ８×１０−３秒／ｃｍ）のイオンゲルを用いて達成することができる。ｅ−ＰＶＤＦ−ＨＦＰのＯＦＥＴのスイッチング挙動を評価するため、短いゲート電圧パルスをデバイス動作に適用した。Ｅ−ＰＶＤＦ−ＨＦＰ／ＰＴＤＰＰＴＦＴ４トランジスタは、４４μ秒のスイッチングオン応答を示した（図８Ｅ〜８Ｆ）。トランジスタの最大動作周波数を特徴づけるカットオフスイッチング周波数（ｆｃ）を、周波数の関数としてＩＤＳ及びＩＧを測定することによって、１１ｋＨｚであると決定した。カットオフスイッチング周波数ｆｃが周波数として定められ、ここで、ＡＣ変調ＩＤＳは、寄生ゲート電流（ＩＧ）に等しい。ｆｃ値（１１ｋＨｚ）は、ｅ−ＰＶＤＦ−ＨＦＰの極低いイオン濃度にもかかわらず、非常に高いイオン濃度を有する多くのポリマー電解質デバイスに匹敵する、若しくはそれよりも高い。より高い周波数で観察されるＩＤＳの低下（図８Ｅ）は、周波数の増加に伴って減少した容量を原因とする。加えて、ＩＧの増加は、ドレイン／ソース電極とゲート電極との間の大きい重なりが寄与する、寄生電流を主な原因とする。デバイスのカットオフ周波数は、現在、その長いチャネル長（Ｌ＝５０μｍ）と、大きい寄生ゲート電流を結果的に生じる、ドレイン／ソース電極とゲート電極との間の大きい重なりとによって主に制限される。一実施形態では、デバイスのスイッチング速度は、ドレイン／ソース電極とゲート電極との間の重なり及び誘電材料のさらなる改質を最小限に抑えることによって、さらに改善される。補完的な実験において、伝達特性を測定する間に、ＤＣ電圧に重畳されたＡＣ信号からなるドレインバイアスを印加し、線形電界効果移動度の計算を可能にした。予想通り、ＤＣモードにおけるデバイスのＤＣ移動度は変化せず、一方、ＡＣ移動度のみが、それぞれ、１ｋＨｚ及び１０ｋＨｚの周波数で約２０％及び５０％へと降下する。これらのデバイスは、バイオセンサ用途に適している。
図９Ａ〜９Ｆは、半導体材料としてＰＴＤＰＰＴＦＴ４を用いたｅ−ＰＶＤＦ−ＨＦＰデバイスのバイアスストレス解析を示すプロットである。図９Ａは、周囲条件においてＶＧ＝−０．５、−１、−３及び−５Ｖ下でのＰＴＤＰＰＴＦＴ４ ＦＥＴについてのバイアスストレス挙動（時間に対するＩＤＳ）を示している。図９Ｂは、空気（黒塗りの記号）及び脱イオン水（白塗りの記号）における各バイアスサイクルの終了時に測定した電流ＩＤ及び漏れ電流ＩＧにおける長期バイアスを示している。ＶＤ＝ＶＧ＝−０．５Ｖのバイアスを印加し、各バイアス工程の前及び直後の伝達特性を測定した。図９Ｃは、空気中での長期バイアスの間の線形及び飽和領域の両方における閾値電圧の移動度及びシフトの発達を示している。図９Ｄは、脱イオン水中での長期バイアス間の線形及び飽和領域の両方における閾値電圧の移動度及びシフトの発達を示している。電界効果移動度を、準静電容量を用いて計算した。経時による線形回帰を実施することによって移動度の低下を解析し、それぞれ、空気及び脱イオン水中でのデバイスについて、約−０．２２％／時間及び−０．２５％／時間の傾きを示した。プロットの中断は、新しい測定サイクルの開始であり、脱イオン水に曝露されたデバイスの場合には、シリンジポンプの補充である。
ＯＦＥＴに伴う別の問題は、経時によるバイアスストレス及びデバイス安定性である。典型的な二重層充電キャパシタをベースとするトランジスタは、湿度に対して敏感である。加えて、幾つかの誘電体に存在する大量のイオンは、半導体材料内へと拡散し、酸化還元反応及び材料の劣化を生じうる。この目的のため、周囲条件下、異なるゲート電圧で１０分間のバイアス期間を用いて、ｅ−ＰＶＤＦ−ＨＦＰ−ＰＴＤＰＰＴＦＴ４デバイスを解析した（図９Ａ）。数時間続くＦＥＴの以前のバイアスストレス解析は、典型的には、フッ素化誘電体を用いてさえも、少なくとも数ボルトの閾値電圧シフトを報告した。低電圧トランジスタは、閾値電圧シフトに関しては最も安定であるが、依然として、２７時間のバイアス後に約１ボルトのシフトを示す。ｅＰＶＤＦ−ＨＦＰをベースとするデバイスの長期ストレス効果についての情報を得るため、ＶＤ＝ＶＧ＝−０．５Ｖのバイアスを印加し、各バイアスステップ（３０分の持続時間）の前及び直後の伝達特性を測定した。この測定を、１２０時間超の間、連続的に繰り返した。デバイスは、非常に安定なオン（ＩＤ）及び漏れ（ＩＧ）電流を示した（図９Ｂ）。閾値電圧は、±２５ｍＶ未満の小さい変化を示し、１２０時間後でさえもドリフトがなかった。９０時間超の期間、脱イオン水下に置いた同様のデバイスもまた、バイアスストレスをほとんど示さず、安定なＩＤと、わずかな漏れ電流の低下のみを示した。加えて、３か月を超える期間、周囲条件下で保管されたデバイス、並びに、２４時間超の期間、脱イオン水中に浸漬されたデバイスを用いて、ｅ−ＰＶＤＦ−ＨＦＰ誘電体の安定性を試験し、いずれも、容量値における無視できるほどの変化しか示さなかった。これは、このようなＶＴＨ及び電流出力の小さい変化を示すように水に直接曝露させた活性材料を用いて連続的なバイアス下で駆動させたＯＴＦＴの最初の例である。空気及び水の両方への直接曝露に伴う予期せぬデバイス安定性は、ｅ−ＰＶＤＦ−ＨＦＰ誘電体の高い周囲及び水安定性、並びに、ＰＴＤＰＰＴＦＴ４半導体の高い安定性に直接的に関係する。これらの結果は、ｅ−ＰＶＤＦ−ＨＦＰが、予期せぬデバイス安定性及び低い漏れ電流を維持するとともに、典型的な二重層充電誘電体の利点、すなわち、低い電圧動作及び高トランスコンダクタンスを提供することを示唆している。これは、高い電流出力を必要とする用途及びセンサ用途にとって特に有用である。
結果は、極性ゴム状誘電材料ｅ−ＰＶＤＦ−ＨＦＰが、１μｍを超える厚さの誘電体層を用いたにもかかわらず、低い動作電圧において、ＯＴＦＴのトランスコンダクタンスを高めることを実証している。高いＯＴＦＴ性能は、誘電材料における電気二重層の形成に起因し、低いイオン濃度におけるポリマー誘電体では滅多に観察されない。結果はまた、通常のポリマー電解質（１０−４〜１０−５秒／ｃｍ）又はイオン液体／ゲル（１０−２〜１０−４秒／ｃｍ）よりも数桁小さい、極めて低いイオン導電性（８×１０−１１秒／ｃｍ）においてさえも、ＯＴＦＴ伝達特性における電気二重層充電の顕著な影響が存在することも示している。弾性フッ素化ポリマーの高い極性と低いＴｇとの組合せは、二重層キャパシタ効果をもたらし、したがって、デバイスにおいて観察される高いトランスコンダクタンスにつながる。この誘電材料は、有機半導体を超越するさまざまな半導体材料に適用可能である。その低いコスト、標準的な製造技法との適合性、低い駆動電圧、並びに、空気及び水性媒体中での高い安定性に起因して、極性ゴム状ポリマー誘電体は、バイオメディカルデバイス、センサ、ウェアラブルエレクトロニクス、及び伸縮性デバイスなど、実際的な用途に好適である。
ポリマー半導体、Ｐ３ＨＴ（Ａｌｄｒｉｃｈ社製）、ＰＴＤＰＰＴＦＴ４（Ｃｏｒｎｉｎｇ Ｉｎｃｏｒｐｏｒａｔｅｄ社提供）及びＰＣＢＭ（Ｓｉｇｍａ−Ａｌｄｒｉｃｈ社製）を、それ以上精製することなく、そのまま使用した。ＰＩＩ２Ｔを、先に報告された手順に従って合成した。ｅ−ＰＶＤＦ−ＨＦＰは、３Ｍ Ｃｏ社から購入した（３Ｍ（商標）Ｄｙｎｅｏｎ（商標）フッ素エラストマーＦＥ）。それ（１．２ｇ）を、不活性雰囲気下、一晩攪拌することによって１０ｍＬの無水２−ブトン（butone）中に溶解させた。得られた溶液を０．２μｍのＰＴＦＥフィルタに通してろ過し、高度にドープされたｎ−型Ｓｉ（１００）（＜０．００４Ω・ｃｍ）基板上に、１５００ｒｐｍで１分間、スピンコーティングした。次に、膜を、８０℃で１０分間、乾燥させ、その後、１８０℃で６時間、架橋させた。
半導体ポリマー及びＰＣＢＭを、それぞれ、１０００ｒｐｍで１分間、クロロベンゼン（Ｐ３ＨＴ、５ｍｇ／ｍＬ）、ジクロロベンゼン（ＰＩＩ２Ｔ、５ｍｇ／ｍＬ）、クロロベンゼン（ＰＴＤＰＰＴＦＴ４、５ｍｇ／ｍＬ）、及びクロロホルム（ＰＣＢＭ、１０ｍｇ／ｍＬ）から、フッ素エラストマーの上部にスピンコーティングした。次に、半導体ポリマーを不活性雰囲気下、１２０℃で１時間、アニーリングして残留溶媒を除去した。化学気相成長法を使用して、単層グラフェン膜をＣｕ箔上に成長させた。連続して、ＣＶＤで成長させたグラフェンシートを、デバイス製造のためにｅ−ＰＶＤＦ−ＨＦＰ／Ｓｉ基板上に移動させた。次に、金ソース−ドレインコンタクトを、半導体薄膜の上部のシャドウマスクを通じて蒸発させた（トップコンタクト）。
Ｋｅｉｔｈｌｅｙ４２００半導体パラメータアナライザ（米国オハイオ州クリーブランド所在のＫｅｉｔｈｌｅｙ Ｉｎｓｔｒｕｍｅｎｔｓ社製）を使用して、Ｎ２を充填したグローブボックス内又は空気中で、ＴＦＴ伝達及び出力特性を記録した。Ａｇｉｌｅｎｔ Ｅ４９８０Ａ Ｐｒｅｃｉｓｉｏｎ ＬＣＲメータ及びＢｉｏｌｏｇｉｃ ＶＭＰ３電気化学ワークステーションを使用して、誘電材料の容量を測定した。外部抵抗を加え、電圧源としてＫｅｉｔｈｌｅｙモデル２４００及び電圧計としてＫｅｉｔｈｌｅｙモデル２６３５Ａを適用して、ＲＣ回路の充電／放電に基づいた準ＤＣ容量の測定を行った。
交差偏光光学顕微鏡（Ｌｅｉｃａ ＤＭ４０００Ｍ）を用いて、光学顕微鏡写真を記録した。Ｄｅｋｔａｋ１５０プロフィロメータ（Ｖｅｅｃｏ Ｍｅｔｒｏｌｏｇｙ Ｇｒｏｕｐ社製）上で厚さの測定を行った。Ｍｕｌｔｉｍｏｄｅ Ｎａｎｏｓｃｏｐｅ ＩＩＩ（Ｄｉｇｉｔａｌ Ｉｎｓｔｒｕｍｅｎｔｓ／Ｖｅｅｃｏ Ｍｅｔｒｏｌｏｇｙ Ｇｒｏｕｐ社製）を使用して、タッピングモード原子間力顕微鏡を行った。ＴＡ Ｉｎｓｔｒｕｍｅｎｔｓ Ｑ２０００で示差走査熱量測定を行った。１２．７ｋｅＶの光子エネルギーを有するビームライン１１−３に、Ｓｔａｎｆｏｒｄ Ｓｙｎｃｈｒｏｔｒｏｎ Ｒａｄｉａｔｉｏｎ Ｌｉｇｈｔｓｏｕｒｃｅ（ＳＳＲＬ）で微小角Ｘ線回折（ＧＩＸＤ）実験を行った。２Ｄイメージプレート（ＭＡＲ３４５）を使用して、回折したＸ線を検出した。検出器は、試料中心から４００ｍｍであった。入射角を、全反射率に対応する臨界角をわずかに下回る０．０８度に保ち、活性層の下の非晶質誘電体由来の散乱バックグラウンドを低減した。０．１２度の入射角において、活性層の回折ピークはバックグラウンド散乱によってかき消された（drown）のに対し、０．０８度未満の入射角では、活性層由来の信号は、より弱くなる。曝露時間は６分間であった。ｗｘＤｉｆｆソフトウェアを使用してＧＩＸＤデータを解析した。
上記記載は特定の実施形態について言及しているが、本発明はそのように限定されないことが理解されよう。当業者は、開示される実施形態にさまざまな修正がなされうること、及び、このような修正が本発明の範囲内にあることが意図されていることを理解するであろう。本明細書に引用される公開公報、特許出願、及び特許はすべて、それらの全体を参照することによって本明細書に取り込まれる。
以下、本発明の好ましい実施形態を項分け記載する。
実施形態１
有機薄膜トランジスタであって、
第１のゲート、
第２のゲート、
前記第１のゲートと第２のゲートとの間に配置され、かつ、チャネルとして動作するように構成された半導体層、
前記半導体層の対向する側に接続されたソース電極及びドレイン電極、
前記半導体層を通る電流の流れ方向に前記第１のゲートと前記半導体層との間に位置した第１の誘電体層であって、前記第１のゲートに設定電圧が印加されたときに二重層充電効果を示す極性エラストマー性誘電材料を含む、第１の誘電体層、及び
前記第２のゲートと前記半導体層との間に位置した第２の誘電体層
を含む、有機薄膜トランジスタ。
実施形態２
前記設定電圧が、前記半導体層に自由キャリアを誘起するように構成されていることを特徴とする、実施形態１に記載の有機薄膜トランジスタ。
実施形態３
前記自由キャリアが、前記有機薄膜トランジスタのスイッチング速度を増加させることを特徴とする、実施形態２に記載の有機薄膜トランジスタ。
実施形態４
前記第１の誘電体層が、エラストマー性ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）材料を含むことを特徴とする、実施形態２又は実施形態３に記載の有機薄膜トランジスタ。
実施形態５
前記有機薄膜トランジスタが、共面配置又は千鳥型配置を有することを特徴とする、実施形態１〜４のいずれかに記載の有機薄膜トランジスタ。
実施形態６
前記有機薄膜トランジスタが、トップゲート又はボトムゲート配置を有することを特徴とする、実施形態１〜５のいずれかに記載の有機薄膜トランジスタ。
実施形態７
前記第１のゲートの長さが、前記ソース電極と前記ドレイン電極との間の電流の流れ方向に取った前記第２のゲートの長さと同じであることを特徴とする、実施形態１〜６のいずれかに記載の有機薄膜トランジスタ。
実施形態８
前記ソース電極と前記ドレイン電極のうちの少なくとも一方の一部が、前記第１のゲートと前記第２のゲートとの間に延在することを特徴とする、実施形態１〜７のいずれかに記載の有機薄膜トランジスタ。
実施形態９
設定電圧が、前記半導体層を通る電流の流れ方向で前記第１のゲートに印加されたときに、前記半導体層に自由キャリアが生成することを特徴とする、実施形態１〜８のいずれかに記載の有機薄膜トランジスタ。
実施形態１０
前記半導体層の前記第１のゲートと同じ側に配置され、かつ、前記第２のゲートに電気的に接続された第３のゲートをさらに含むことを特徴とする、実施形態１〜９のいずれかに記載の有機薄膜トランジスタ。
実施形態１１
前記第１の誘電体層が、エラストマー性ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）を含むことを特徴とする、実施形態１〜１０のいずれかに記載の有機薄膜トランジスタ。
実施形態１２
前記第１のゲートが、前記ソース電極と前記ドレイン電極との間の電流の流れ方向において、前記第３のゲートより長いことを特徴とする、実施形態１１に記載の有機薄膜トランジスタ。
実施形態１３
前記第１及び第２のゲートが、前記半導体層のオフセット領域が前記第２のゲートと重なり、かつ、前記第１のゲートとは重ならないように、互いにオフセットされることを特徴とする、実施形態１〜１２のいずれかに記載の有機薄膜トランジスタ。
実施形態１４
前記オフセット領域が、前記ソース電極よりも前記ドレイン電極のより近くに位置することを特徴とする、実施形態１３に記載の有機薄膜トランジスタ。
実施形態１５
前記第１の誘電体層の厚さが、約１００ｎｍ〜約１μｍの範囲にあることを特徴とする、実施形態１〜１４のいずれかに記載の有機薄膜トランジスタ。
実施形態１６
前記第２の誘電体層が、前記第１の誘電体層とは異なる材料を含むことを特徴とする、実施形態１〜１５のいずれかに記載の有機薄膜トランジスタ。
実施形態１７
有機薄膜トランジスタの製造方法であって、
基板上に第１のゲートを形成する工程、
前記第１のゲート上に第１の誘電体層を形成する工程、
前記第１の誘電体層上にチャネルとして動作するように構成された半導体層を形成する工程、
前記半導体層上に第２の誘電体層を形成する工程、
前記第２の誘電体層上に第２のゲートを形成する工程
を含み、
前記第１及び第２の誘電体層のうちの一方が、極性エラストマー性誘電材料を含み、
前記第１及び第２のゲートが、設定電流及びゲート電流のうちの異なる方を受け入れるように構成される、
方法。
実施形態１８
前記極性エラストマー性誘電材料が、エラストマー性ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）を含むことを特徴とする、実施形態１７に記載の方法。
実施形態１９
前記第１及び第２のゲートが、前記半導体層を通る電流の流れ方向において、実質的に同じ長さを有することを特徴とする、実施形態１７又は実施形態１８に記載の方法。
実施形態２０
前記第２のゲートが、前記半導体層を通る電流の流れ方向において、前記第１のゲートより長いことを特徴とする、実施形態１７〜１９のいずれかに記載の方法。
実施形態２１
実施形態１〜１６のいずれかに記載の有機薄膜トランジスタの動作方法であって、
前記第１のゲートに設定電圧を印加して、前記第１の誘電体層に自由キャリアの形成を誘起する工程、及び
電流が前記半導体層を通って流れるように、前記第２のゲートに信号電圧を印加する工程、
を含む、方法。
実施形態２２
前記設定電圧が、前記ポリマー誘電体層と前記半導体層との間の界面に第１の電界、及び前記ポリマー誘電体層と前記第１のゲートとの間の界面に第２の電界を生じることを特徴とする、実施形態２１に記載の方法。
実施形態２３
前記第１及び第２のゲートにオーバードライブ電圧を印加して、前記半導体層に電流ピンチオフ領域を生成する工程をさらに含むことを特徴とする、実施形態２１又は実施形態２２に記載の方法。
実施形態２４
前記設定電圧が約１〜約３ボルトの範囲にあることを特徴とする、実施形態２１〜２３のいずれかに記載の方法。
実施形態２５
前記ポリマー誘電体層が、エラストマー性ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）を含むことを特徴とする、実施形態２１〜２４のいずれかに記載の方法。
実施形態２６
前記信号電圧が約０〜約３ボルトの範囲にあることを特徴とする、実施形態２１〜２５のいずれかに記載の方法。
実施形態２７
前記第１及び第２のゲートが、前記半導体層のオフセット領域が前記第２のゲートと重なり、かつ、前記第１のゲートとは重ならないように、互いにオフセットされることを特徴とする、実施形態２１〜２６のいずれかに記載の方法。
実施形態２８
信号電圧周波数が前記第１の誘電体層の応答時間より長い場合に、前記設定電圧がオフにされることを特徴とする、実施形態２１〜２７のいずれかに記載の方法。
実施形態２９
前記有機薄膜トランジスタが、前記第２のゲートに電気的に接続された第３のゲートをさらに含み、前記方法が、前記第２及び第３のゲートに前記信号電圧を印加する工程をさらに含むことを特徴とする、実施形態２１〜２８のいずれかに記載の方法。
１０２ 基板
１０４ａ 第１のゲート／設定ゲート
１０４ｂ 第２のゲート／信号ゲート
１０４ｃ 第３のゲート／第２の信号ゲート
１０７ 第２の誘電体層
１０８ 半導体層
１１０ ソース電極
１１２ ドレイン電極
１１６ 第１の誘電体層
１２０ ヘルムホルツ面
１２２ 自由キャリア
１２４ 電気接点
２００，２０１，２０２，２０３ 電界効果トランジスタ（ＦＥＴ）

Claims (15)

  1. 有機薄膜トランジスタであって、
    第１のゲート、
    第２のゲート、
    前記第１のゲートと第２のゲートとの間に配置され、かつ、チャネルとして動作するように構成された半導体層、
    前記半導体層の対向する側に接続されたソース電極及びドレイン電極、
    前記半導体層を通る電流の流れ方向に前記第１のゲートと前記半導体層との間に位置した第１の誘電体層であって、前記第１のゲートに設定電圧が印加されたときに二重層充電効果を示す極性エラストマー性誘電材料を含む、第１の誘電体層、及び
    前記第２のゲートと前記半導体層との間に位置した第２の誘電体層
    を含む、有機薄膜トランジスタ。
  2. 前記設定電圧が、前記半導体層に自由キャリアを誘起するように構成され、かつ、前記自由キャリアが、前記有機薄膜トランジスタのスイッチング速度を増加させることを特徴とする、請求項１に記載の有機薄膜トランジスタ。
  3. 前記第１のゲートの長さが、前記ソース電極と前記ドレイン電極との間の電流の流れ方向に取った前記第２のゲートの長さと同じであり、前記ソース電極と前記ドレイン電極のうちの少なくとも一方の一部が、前記第１のゲートと前記第２のゲートとの間に延在し、任意選択的に、前記第１のゲートが、前記ソース電極と前記ドレイン電極との間の電流の流れ方向において前記第３のゲートより長いことを特徴とする、請求項１又は請求項２に記載の有機薄膜トランジスタ。
  4. 前記半導体層の前記第１のゲートと同じ側に配置され、かつ、前記第２のゲートに電気的に接続された第３のゲートをさらに含むことを特徴とする、請求項１〜３のいずれか一項に記載の有機薄膜トランジスタ。
  5. 前記第１及び第２のゲートが、前記半導体層のオフセット領域が前記第２のゲートと重なり、かつ、前記第１のゲートとは重ならないように、互いにオフセットされており、任意選択的に、前記オフセット領域が、前記ソース電極よりも前記ドレイン電極のより近くに位置することを特徴とする、請求項１〜４のいずれか一項に記載の有機薄膜トランジスタ。
  6. 前記第１の誘電体層の厚さが、約１００ｎｍ〜約１μｍの範囲にあることを特徴とする、請求項１〜５のいずれか一項に記載の有機薄膜トランジスタ。
  7. 前記第１の誘電体層が、エラストマー性ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）を含むことを特徴とする、請求項１〜６のいずれか一項に記載の有機薄膜トランジスタ。
  8. 有機薄膜トランジスタの製造方法であって、
    基板上に第１のゲートを形成する工程、
    前記第１のゲート上に第１の誘電体層を形成する工程、
    前記第１の誘電体層上にチャネルとして動作するように構成された半導体層を形成する工程、
    前記半導体層上に第２の誘電体層を形成する工程、
    前記第２の誘電体層上に第２のゲートを形成する工程であって、
    前記第１及び第２の誘電体層のうちの一方が、極性エラストマー性誘電材料を含み、
    前記第１及び第２のゲートが、設定電流及びゲート電流のうちの異なる方を受け入れるように構成されている、
    工程、
    前記第１のゲートに設定電圧を印加して、前記第１の誘電体層に自由キャリアの形成を誘起する工程、及び
    電流が前記半導体層を通って流れるように、前記第２のゲートに信号電圧を印加する工程
    を含む、方法。
  9. 前記設定電圧が、前記ポリマー誘電体層と前記半導体層との間の界面に第１の電界、及び前記ポリマー誘電体層と前記第１のゲートとの間の界面に第２の電界を生じることを特徴とする、請求項８に記載の方法。
  10. 前記第１及び第２のゲートにオーバードライブ電圧を印加して、前記半導体層に電流ピンチオフ領域を生成する工程をさらに含むことを特徴とする、請求項８又は請求項９に記載の方法。
  11. 前記設定電圧が約１〜約３ボルトの範囲にあり、前記信号電圧が約０〜約３ボルトの範囲にあることを特徴とする、請求項８〜１０のいずれか一項に記載の方法。
  12. 前記第１及び第２のゲートが、前記半導体層のオフセット領域が前記第２のゲートと重なり、かつ、前記第１のゲートとは重ならないように、互いにオフセットされることを特徴とする、請求項８〜１１のいずれか一項に記載の方法。
  13. 信号電圧周波数が前記第１の誘電体層の応答時間より長い場合に、前記設定電圧がオフにされることを特徴とする、請求項８〜１２のいずれか一項に記載の方法。
  14. 前記有機薄膜トランジスタが、前記第２のゲートに電気的に接続された第３のゲートをさらに含み、前記方法が、前記第２及び第３のゲートに前記信号電圧を印加する工程をさらに含むことを特徴とする、請求項８〜１３のいずれか一項に記載の方法。
  15. 前記極性エラストマー性誘電材料が、エラストマー性ポリ（フッ化ビニリデン−ｃｏ−ヘキサフルオロプロピレン）を含むことを特徴とする、請求項８〜１４のいずれか一項に記載の方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2018118890A1 (en) 2016-12-19 2018-06-28 Corning Incorporated Polar elastomer microstructures and methods for fabricating same
FR3086101B1 (fr) * 2018-09-17 2022-07-08 Ion Beam Services Dispositif d'amelioration de la mobilite des porteurs dans un canal de mosfet sur carbure de silicium
CN110112073B (zh) * 2019-04-22 2021-09-24 中国科学院微电子研究所 场效应晶体管制备方法及场效应晶体管
CN114300616B (zh) * 2022-01-05 2022-08-26 南京邮电大学 一种基于共聚物有机半导体的集成功率器件

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5210045A (en) 1987-10-06 1993-05-11 General Electric Company Dual dielectric field effect transistors for protected gate structures for improved yield and performance in thin film transistor matrix addressed liquid crystal displays
WO2005084378A2 (en) * 2004-03-05 2005-09-15 Board Of Regents Of University Of Texas System Material and device properties modification by electrochemical charge injection in the absence of contacting electrolyte for either local spatial or final states
US7608855B2 (en) 2004-04-02 2009-10-27 Spansion Llc Polymer dielectrics for memory element array interconnect
US7265003B2 (en) 2004-10-22 2007-09-04 Hewlett-Packard Development Company, L.P. Method of forming a transistor having a dual layer dielectric
KR101139052B1 (ko) 2005-12-06 2012-04-30 삼성전자주식회사 불소를 포함하는 유기절연체 조성물 및 이를 이용한 유기박막 트랜지스터
KR101340995B1 (ko) 2006-12-28 2013-12-13 엘지디스플레이 주식회사 액정표시소자용 박막 트랜지스터
KR101364275B1 (ko) 2007-05-19 2014-02-18 삼성전자주식회사 히드록시기 포함 폴리머를 포함하는 유기 절연체 조성물 및이를 이용한 절연막 및 유기박막 트랜지스터
CN101393966A (zh) 2007-09-19 2009-03-25 中国科学院微电子研究所 一种双介质层有机场效应晶体管及其制作方法
CN101257092B (zh) 2008-04-03 2010-12-08 电子科技大学 一种有机薄膜晶体管及其制备方法
EP2340576A2 (en) 2008-10-29 2011-07-06 Koninklijke Philips Electronics N.V. Dual gate field-effect transistor and method of producing a dual gate field-effect transistor
US8653510B2 (en) 2009-12-18 2014-02-18 Sri International Enhanced E-field sensing using negative capacitance FET subthreshold slope enhancement
US9035292B2 (en) * 2011-05-24 2015-05-19 Sumitomo Chemical Company, Limited Organic thin-film transistor insulating layer material
JP5953864B2 (ja) 2012-03-26 2016-07-20 住友化学株式会社 有機薄膜トランジスタ
WO2014003388A1 (ko) 2012-06-25 2014-01-03 인텔렉추얼 디스커버리(주) 투명 유연 메모리
US9735382B2 (en) 2012-11-08 2017-08-15 Palo Alto Research Center Incorporated Circuit layout for thin film transistors in series or parallel
US9899480B2 (en) 2013-03-15 2018-02-20 University Of Notre Dame Du Lac Single transistor random access memory using ion storage in two-dimensional crystals
CN103219463B (zh) * 2013-04-08 2015-09-02 上海和辉光电有限公司 有机电子发光器件及其制造方法
US20160141530A1 (en) * 2013-06-11 2016-05-19 Sharp Kabushiki Kaisha Semiconductor element and semiconductor element manufacturing method
EP2924754B1 (en) * 2014-03-28 2021-10-20 Novaled GmbH Method for producing an organic transistor and organic transistor
KR20160145690A (ko) * 2014-04-16 2016-12-20 더 보드 오브 트러스티스 오브 더 리랜드 스탠포드 쥬니어 유니버시티 고성능 전자 및 광전자 장치를 위한 극성 엘라스토머

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