KR20180100617A - 대규모 전자 디바이스들을 위한 전자적으로 순수한 단일 키랄성 반도체성 단일-벽 탄소 나노튜브 - Google Patents

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Abstract

전자적으로 순수한 탄소 나노튜브 잉크는 액체에 부유된 반도체 탄소 나노튜브들의 모집단을 포함하고, 상기 잉크는 근본적으로 금속성 불순물들 및 유기 재료가 없으며, 금속/탄소 나노튜브 네트워크/금속 이중 다이오드에서 탄소 나노튜브 네트워크로서 통합될 때, 비선형 전류-바이어스 곡선이 0.01V 내지 100V까지의 전위의 인가시 획득된다는 점에서 특성화된다. 상기 잉크는 평판 디스플레이 비정질 실리콘 디바이스들에서 사용된 현재의 박막 트랜지스터들과 유사한 성능들을 가진 공기-안정 n-형 박막 트랜지스터들 및 하이-κ 유전체들을 가진 고성능 p-형 박막 트랜지스터들을 준비하기 위해 사용될 수 있다.

Description

대규모 전자 디바이스들을 위한 전자적으로 순수한 단일 키랄성 반도체성 단일-벽 탄소 나노튜브
관련 출원들에 대한 상호-참조(들)
본 출원은 2016년 10월 11일에 출원된 미국 특허 출원 일련 번호 제15/290575호에 대한 우선권의 이득을 주장하며, 그 출원은 2016년 1월 4일에 출원된 미국 특허 출원 일련 번호 제62/274,634호의 이득을 주장하고, 그것의 내용은 여기에서 전체적으로 참조로서 통합된다.
참조에 의한 통합
여기에서 인용된 모든 특허들, 특허 출원들 및 공보들은 여기에서 설명된 발명의 일자로 숙련자들에게 알려진 바와 같이 최신 기술을 보다 완전하게 설명하기 위해 전체적으로 참조로서 통합된다.
기술 분야
이 기술은 일반적으로 고 순도 단일-벽 탄소 나노튜브들(SWCNT들)에 관한 것이다. 특히, 본 발명은 전자 디바이스들에서 SWCNT들의 사용에 관한 것이다.
단일-벽 탄소 나노튜브들(SWCNT들)은 전자 디바이스들, 컴퓨터들 및 박막 트랜지스터 후면들을 위한 전계 방출 트랜지스터들로서 전위 인가들을 위한 연구자들의 관심을 끌어왔다. SWCNT들 성장의 혼합된 특징은, 그러나, 그것들의 구현을 지연시켜왔다. 하나의 이유는 고순도, 단일 키랄성 SWCNT들의 불가요성이다. SWCNT들을 정제하는 현재 방법들은 CNT 순도를 정확하게 수립할 수 없음을 입증하여 온 광학 분광 스크리닝 기술들에 의존한다. 광학 스크리닝 방법들에 의해 '순수한' 것으로 간주된 반도체 SWCNT들을 사용한 디바이스들은, 금속/반도체 쇼트키 접촉들의 반도체 특성들을 침해하며 금속 불순물들 및 금속성 SWCNT들의 존재를 예시하는, 선형 전류-대-바이어스("I-V") 응답들을 편재하여 보여준다.
반도체 단일-벽 탄소 나노튜브들은 마이크로프로세서 및 라디오 주파수 디바이스들에서의 적용들을 위해 고성능 실리콘 트랜지스터들 대신에 사용되기 위한 능력을 입증하여 왔다. 반도체 단일-벽 탄소 나노튜브(SWCNT) 박막 트랜지스터들(TFT들)은 또한 대형 디스플레이 후면들에 대한 가능성을 보인다. 다수의 SWCNT TFT들은 SiO2 또는 Al2O3로 하부 게이팅되었다. 이들 하부 게이팅된 SWCNT FET들에 대한 디바이스 성능은 불안정하며 특정 시간 후 저하되어, 고분자 캡슐화 또는 무기 박막 패시베이션을 요구한다. 반대로, 상부-게이팅된 SWCNT TFT들은 안정적이며 실제 애플리케이션들에 대해 유망하다. 몇몇 상부 게이팅된 SWCNT TFT들은 전자 빔 증발 또는 원자 층 증착을 사용하여 증착된 HfO2, Al2O3, ZrO2, 및 Y2O3와 같은 유전체 재료들을 사용하여 보고되었다. 이들 성공적인 디바이스들의 유전체 재료들은 모두 저온(<150℃)에서 증착되었다.
최근에, 비정질 실리콘 TFT들을 위해 흔히 사용된 SiNx는 SWCNT TFT들을 위한 유전체들로서 사용되도록 적응되었다. p-형 특성들을 보여주는 상부-게이팅된 탄소 나노튜브 전계 효과 트랜지스터들을 위한 실리콘 질화물 게이트 유전체들은 225℃에서 플라즈마 강화 화학적 기상 증착(PECVD)을 사용하여 획득되었다. SiNx 패시베이션 막들 또는 상부-게이팅 절연체들을 가진 SWCNT들 트랜지스터들의 n-형 및 p-형 특성들 양쪽 모두는 촉매 화학적 기상 증착을 사용하여 상이한 증착 온도들에 기초하여 관찰되어왔다. 330℃보다 높은 증착 온도들에서, SWCNT들은 파괴되었다. 약 270℃에서의 증착 온도에서, 제작된 트랜지스터들은 p-형으로부터 n-형 특성들로 변환되었다. 이것은 흡착된 산소의 제거로 인한 것으로 해석된다. 60℃ 내지 120℃ 사이에서의 증착 온도들에서, 탄소 나노튜브 트랜지스터들은 그것들의 원래 p-형 속성들을 유지하였다. 안정된 n-형 SWCNT들 TFT들은 또한 1시간 동안 200℃에서 질소 분위기에서 110℃로 플라즈마-강화 화학적 기상 증착 시스템에서 증착된 Si3N4 층으로 디바이스들을 어닐링함으로써, 또는 유전체들로서 PECVD 직접 증착 Si3N4를 사용함으로써 획득되었다. 보다 최근에, PECVD를 사용하여 150℃에서 증착된 SiNx 패시베이션을 가진 SiO2 하부 게이팅된 n-형 SWCNT들 TFT들이 보고되었다. 어떤 손상도 150℃에서 PECVD를 사용하여 유발되지 않았으며, 획득된 n-형 특성들은 SiNx K (Si≡N+) 중심들에 의한 SWCNT의 도핑에 기인하였고, 이것은 접촉들로부터 나노튜브들로의 효율적인 전자 터널링을 허용하기 위해 전도대로 쇼트키 배리어(SB)를 충분히 세선화하였다. 금속/SWCNT 접촉들의 효과들은 탄소 나노튜브들에 대한 금속들의 습윤성에 기인하였다.
쇼트키 배리어들은 반도체들이 금속들과 접촉할 때 발생한다. 쇼트키 배리어들의 증거는 반도체성 탄소 나노튜브 전계 효과 트랜지스터들의 출력 특성들에서의 변곡점들로서 관찰되었다. 쇼트키 배리어들을 가진 SWCNT FET들의 출력 특성들에서 저 드레인 바이어스에서의 선형 전도도들은 터널링 효과들에 기인하였으며, 온-전도도들(4e2/h)은 SWCNT TFT들의 쇼트키 배리어들을 결정하기 위해 사용된다. 따라서 SWCNT TFT들은, 배리어를 세선화하고 터널링을 증가시킴으로써 배리어를 통한 송신에 대한 배타적 초점을 갖고, 접촉 저항들의 변조를 위한 쇼트키 배리어 트랜지스터들로 간주되었다. 이들 이론적 설명들은 실리콘 질화물 유전체들보다 순수하며 보다 결함이 없는 백-게이팅 SiO2 유전체들에 기초하였다.
SWCNT TFT 성능에서의 발전들은 몇몇 진전을 이루어왔지만, 비정질 실리콘 기반 디바이스들의 것들에 필적하는 성능들을 가진 디바이스들은 이용 가능한 SWCNT들의 품질에 의해 방해되어왔다.
일 양상에서, 전자적으로 순수한, 반도체성 탄소 나노튜브("e-CNT")가 제공된다. 특히, 전자적으로 순수한, 반도체성 단일-벽 탄소 나노튜브("e-SWCNT") 잉크들이 제공된다.
일 양상에서, 전자적으로 순수한 탄소 나노튜브 잉크는 액체에 부유된 단일-벽 반도체성 탄소 나노튜브들의 모집단을 포함하며, 상기 잉크는 근본적으로 금속성 불순물들 및 유기 재료가 없으며, 금속/탄소 나노튜브 네트워크/금속 이중 다이오드에서 탄소 나노튜브 네트워크로서 통합될 때, 비선형 전류-바이어스 곡선이 0.01V에서 5V까지의 전위의 인가시 획득된다는 점에서 특성화된다.
하나 이상의 실시예들에서, 99.9% 이상 또는 99.99% 이상의 탄소 나노튜브들은 반도체성이다.
하나 이상의 실시예들에서, 탄소 나노튜브들은 (6,1), (5,3), (7,0), (6,2), (5,4), (8,0), (7,2), (8,1), (6,4), (7,3), (6,5), (9,1), (8,3), (10,0), (9,2), (7,5), (8,4), (11,0), (12,2), (7,6), (9,4), (11,1), (10,3), (8,6), (9,5), (12,1), (11,3), (8,7), (13,0), (12,2), (10,5), (11,4), (9,7), (10,6), (13,2), (12,4), (14,1), (9,8), (13,3), (18,4), (20,2)로부터 선택된 하나 이상의 키랄성들을 포함한다.
하나 이상의 실시예들에서, 반도체성 탄소 나노튜브들은 단일 키랄성이며, (6,5) 단일-벽 탄소 나노튜브들일 수 있다.
이전 실시예들 중 임의의 것에서, 반도체성 탄소 나노튜브들은 약 0.69 내지 0.71nm의 단일 튜브 직경 및 약 500nm 내지 약 10㎛의 길이이다.
앞서 말한 실시예들 중 임의의 것에 있어서, 상기 액체는 정제수를 포함하며, 예를 들면, 도데실 황산 나트륨, 도데실벤젠 황산나트륨, 콜산 나트륨, 디옥시콜레이트 나트륨의 그룹으로부터 선택된 수용성 계면활성제들과 같은, 수용성 계면활성제들을 추가로 포함할 수 있다.
또 다른 양상에서, 전자적으로 순수한 탄소 나노튜브 박막은 근본적으로 금속성 불순물들 및 유기 재료가 없으며, 금속/탄소 나노튜브 네트워크/금속 이중 다이오드에서 탄소 나노튜브 네트워크로서 통합될 때, 비선형 전류-바이어스 곡선이 0.01V에서 5V까지의 전위의 인가시 획득된다고 특징지워지는 단일-벽 반도체성 탄소 나노튜브들의 모집단을 포함한다.
하나 이상의 실시예들에서, 상기 전자적으로 순수한 탄소 나노튜브 박막의 반도체성 탄소 나노튜브들은 약 0.69 내지 0.71nm의 단일 튜브 직경 및 약 500nm 내지 약 5㎛의 길이이다.
이전 실시예들 중 임의의 것에서, 탄소 나노튜브 밀도는 ㎛2 당 약 1 내지 1000 나노튜브들의 범위에 있다.
또 다른 양상에서, 상기 탄소 나노튜브 막은 관심 있는 나노튜브 잉크를 제공하고; 관심 있는 탄소 나노튜브 잉크를 사용하여 금속 전극/탄소 나노튜브 네트워크/금속 전극 이중 다이오드를 준비하고; 상기 다이오드의 금속 전극들에 걸쳐 0.01V 내지 5V의 전압을 인가하며; 전류-바이어스 곡선을 생성함으로써 전자적으로 순수한 탄소 나노튜브 잉크를 식별하기 위해 사용될 수 있으며, 여기에서 비-선형 곡선은 전자적으로 순수한 반도체성 탄소 나노튜브 잉크의 표시이다.
하나 이상의 실시예들에서, 상기 비선형 곡선은 멱-법칙(power-law) 거동을 보인다.
이전 실시예들 중 임의의 것에서, 상기 비-선형 곡선은 0.90 미만의 선형 회귀 분석에서의 상관 계수, 또는 0.80 미만의 선형 회귀 분석에서의 상관 계수를 보인다.
이전 실시예들 중 임의의 것에서, 상기 전극들은 Au, Cr, Ag, Ti, Cu, Al, Mo, Pd, Pt, Sc, 및/또는 그것들의 조합으로부터 선택된 금속들로부터 준비된다.
이전 실시예들 중 임의의 것에서, 상기 전극들은 5nm 내지 ≥1mm의 범위에서의 채널 길이 및 5nm 내지 ≥1mm의 범위에서의 채널 폭을 정의한다.
또 다른 양상에서, 전자적으로 순수한 탄소 나노튜브 박막을 만드는 방법은 오존에 의해 기판을 처리하며, 폴리(l-라이신)으로 코팅하는 단계; 및 온 폴리(l-라이신) 처리 기판상에 전자적으로 순수한 반도체성 탄소 나노튜브 잉크를 도포하는 단계를 포함한다.
또 다른 양상에서, 탄소 나노튜브 박막 트랜지스터들은 전자적으로 순수한 반도체성 탄소 나노튜브 박막; 상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들; 절연 게이트 유전체 층; 및 전도성 게이트 전극을 포함하며, 상기 탄소 나노튜브 박막 트랜지스터가, 상기 게이트 전압이 0.1V 드레인-소스 바이어스 하에서 그것의 오프 상태로부터 온 상태로 스위핑할 때 전류가 <10-12 A/㎛ 게이트 폭으로부터 적어도 10-7 A/㎛ 게이트 폭까지 증가하는 박막 트랜지스터 전달 특성들을 보여준다는 점에서 특성화된다.
하나 이상의 실시예들에서, 상기 탄소 나노튜브 박막 트랜지스터는 99.9% 이상의 상기 탄소 나노튜브들은 반도체성인, 전자적으로 순수한 반도체성 탄소 나노튜브 박막; 상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들; 절연 게이트 유전체 층; 및 전도성 게이트 전극을 포함하며, ION/IOFF 비가 VDS = 0.1V 하에서 >107이라는 점에서 특성화되거나 또는 ION/IOFF 비가 VDS = 0.1V 하에서 >108이라는 점에서 특성화된다.
하나 이상의 실시예들에서, n-형 탄소 나노튜브 박막 트랜지스터들은 전자적으로 순수한 반도체성 탄소 나노튜브 박막; 상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 금속 전극들; 비정질 실리콘 질화물 유전체 층; 및 금속 게이트 전극을 포함하며, 상기 n-형 탄소 나노튜브 박막 트랜지스터는 상기 게이트 전압이 0.1V 드레인-소스 바이어스 하에서 0V에서 20V로 스위핑할 때 전류가 <10-12 A에서 적어도 10-7 A로 증가하는 비정질 실리콘-형 전달 특성들을 보여준다는 점에서 특성화된다.
여기에서 사용된 바와 같이, 상기 트랜지스터 오프 상태는 소스 드레인 전류가 그것의 최소치에 있거나 또는 그것에 가까운 경우이다. 여기에서 사용된 바와 같이, 트랜지스터 온 상태는 소스 드레인 전류가 그것의 최대치에 가까운 경우이다. Ion/Ioff는 오프 상태에 대한 온 상태에서의 소스 드레인 전류의 비이다.
하나 이상의 실시예들에서, 상기 탄소 나노튜브 박막 트랜지스터 나노튜브는 n-형 또는 p-형일 수 있다.
이전 실시예들 중 임의의 것에서, 상기 게이트 유전체는 비정질 실리콘 산화물일 수 있으며, 및/또는 상기 전도성 전극들은 금속 전극들일 수 있다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 VDS = 0.1V 하에서, IDS가 -5V에서 1fA로부터 30V에서 0.1㎂로 증가한다는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 밀도는 ㎛2 당 1 내지 1000 나노튜브들의 범위에 있다.
이전 실시예들 중 임의의 것에서, 상기 박막 트랜지스터는 0.5 ㎠/Vs 이상의 전자 이동도를 갖는다.
이전 실시예들 중 임의의 것에서, 상기 박막 트랜지스터는 1시간 동안 10V 응력 후 0.1V 미만의 게이트 임계치 변위를 보여준다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 VDS = 0.1V 하에서, ION/IOFF 비는 >108라는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 VDS = 0.1V 하에서, ION/IOFF 비는 106 내지 1012의 범위에 있다는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 게이트 전극은 상부 게이트 전극이다.
이전 실시예들 중 임의의 것에서, 상기 게이트 전극은 하부 게이트 전극이다.
이전 실시예들 중 임의의 것에서, 상기 박막 트랜지스터는 에치-정지(etch-stop) 프로세스를 사용하여 준비된다.
이전 실시예들 중 임의의 것에서, 상기 박막 트랜지스터는 백 채널 에치 프로세스를 사용하여 준비된다.
이전 실시예들 중 임의의 것에서, 상기 박막 트랜지스터는 공기 안정적이다. 여기에서 사용된 바와 같이, "공기 안정"은 성능이 공기 중에서 1000시간들 후 1% 미만, 또는 5% 미만 또는 10% 미만 또는 20% 미만 또는 25% 미만만큼 동작 시 저하되었음을 의미한다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터들은 범위가 5nm 내지 1mm 이상에 이르는 채널 길이들을 갖는다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터들은 범위가 약 5nm 내지 약 1mm에 이르는 채널 폭들을 갖는다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브들은, 단일 키랄성의 반도체성 탄소 나노튜브들과 같은, (6,1), (5,3), (7,0), (6,2), (5,4), (8,0), (7,2), (8,1), (6,4), (7,3), (6,5), (9,1), (8,3), (10,0), (9,2), (7,5), (8,4), (11,0), (12,2), (7,6), (9,4), (11,1), (10,3), (8,6), (9,5), (12,1), (11,3), (8,7), (13,0), (12,2), (10,5), (11,4), (9,7), (10,6), (13,2), (12,4), (14,1), (9,8), (13,3), (18,4), (20,2)로부터 선택된 하나 이상의 키랄성들을 포함하며, 예를 들면, (6,5) 단일-벽 탄소 나노튜브일 수 있다.
앞서 말한 것 중 임의의 것에서, 상기 반도체성 탄소 나노튜브들은 단일 튜브 차원이며, 예를 들면, (6,5) 단일 벽 CNT들일 수 있다.
또 다른 양상에서, 탄소 나노튜브 박막 트랜지스터는 전자적으로 순수한 반도체성 탄소 나노튜브 박막; 상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들; 하프늄 산화물 유전체 층; 전도성 게이트 전극을 포함하며, 상기 탄소 나노튜브 박막 트랜지스터들이 p-형 전달 특성들을 보여주며, 여기에서 VDS = 1V 하에서, IDS는 게이트 전압이 1V 드레인-소스 바이어스 하에서 0V로부터 -20V로 스위핑할 때 <10-12 A로부터 적어도 10-7 A까지 증가한다는 점에서 특성화된다.
하나 이상의 실시예들에서, 상기 탄소 나노튜브 박막 트랜지스터는 99.9% 이상의 상기 탄소 나노튜브들은 반도체성인 전자적으로 순수한 반도체 탄소 나노튜브 박막; 상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들; 절연 게이트 유전체 층; 전도성 게이트 전극을 포함하며, VDS = 1V 하에서 ION/IOFF 비는 >107이라는 점에서 특성화되거나 또는 ION/IOFF 비는 >108이라는 점에서 특성화된다.
하나 이상의 실시예들에서, 상기 탄소 나노튜브 박막 트랜지스터 나노튜브는 n-형 또는 p-형일 수 있다.
이전 실시예들 중 임의의 것에서, 상기 전도성 전극들은 금속 전극들일 수 있다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터들은 p-형 탄소 나노튜브 박막 트랜지스터들이 p-형 전달 특성들을 보여주며, 여기에서 VDS = 1V 하에서, IDS는 1 fA 미만으로부터 0.1㎂로 증가하며, 예를 들면, IDS는 5V에서 1 fA로부터 -15V에서 0.1㎂로 증가한다는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 밀도는 ㎛2 당 1 내지 1000 나노튜브들의 범위에 있다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 VDS = 1V 하에서, ION/IOFF 비가 >108이라는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터들은 VDS = 1V 하에서, ION/IOFF 비가 106 내지 1012의 범위에 있다는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 박막 트랜지스터는 공기 안정적이다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터들은 범위가 약 35nm 내지 약 1mm 이상의 범위에 이르는 채널 길이들을 갖는다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터들은 범위가 약 5nm 내지 약 1mm에 이르는 채널 폭들을 갖는다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 VDS = 0.1V 하에서, IDS는 0.1 A/microns 폭 이상이라는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 VDS = 10V 하에서, IDS > 30 ㎂/microns 폭이라는 점에서 특성화된다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 0.5 ㎠/Vs 보다 큰 전자 이동도를 갖는다.
이전 실시예들 중 임의의 것에서, 상기 탄소 나노튜브 박막 트랜지스터는 1시간 동안 10V 응력 후 0.1V 미만의 임계치 변위를 보여준다.
여기에서 사용된 바와 같이, VDS의 양의 값은 NMOS 디바이스들을 나타내며 VDS의 음의 값은 PMOS 디바이스들을 나타낸다는 것이 이해된다. 하나 이상의 실시예들에서, VDS는 +1 또는 -1일 수 있으며, 각각 NMOS 또는 PMOS를 나타낸다.
상부-게이팅된 (6,5) SWCNT 박막 트랜지스터들(TFT들)의 성능들은 일관되며 재생 가능하고, 광학적으로 순수한 반도체성 SWCNT들 상에 구성된 것들과 현저하게 상이하다. (6,5) SWCNT의 안정되며 변함없는 디바이스 성능들은 적어도 부분적으로, 그것들의 균일한 직경 및 키랄성의 탓으로 돌릴 수 있다. SiNx 상부-게이팅된 NMOS (6,5) SWCNT TFT들의 종래의 비정질 실리콘 TFT 제작 및 성능 특성들과 호환 가능한 TFT 제작 프로세스들은 기존의 비정질 Si 제조 라인들에서 고성능 SWCNT TFT 후면들을 생성하는 실현 가능성을 보여준다. (6,5) SWCNT는 초고속 전자 장치에서 사용된 하이 κ 유전체들과 호환 가능하여, 전자적으로 순수한 단일 키랄성 반도체 (6,5) SWCNT 잉크를 대규모 전자 장치에서의 적용들에 대해 현실적이게 만든다.
본 개시의 이들 및 다른 양상들 및 실시예들이 이하에서 예시되고 설명된다.
종래의 비정질 실리콘 TFT 제작과 호환 가능한 TFT 유사 제작 프로세스들 및 SiNx 상부-게이팅 및 하부 게이팅 e-SWCNT TFT들의 성능 특성들은 기존의 비정질 Si 제조 라인들에서 고성능 SWCNT TFT 후면들을 생산하는 실현 가능성을 보여준다. E-SWCNT는 초고속 전자장치들에서 사용된 하이 κ 유전체들과 호환 가능하여, 전자적으로 순수한 단일 키랄성 반도체성 SWCNT 잉크를 대규모 전자 장치들에서의 애플리케이션들에 대해 현실적이게 한다.
본 발명은 다음의 도면들을 참조하여 설명되며, 이것은 단지 예시의 목적을 위해 제공되며 제한적이도록 의도되지 않는다.
도면들에서:
도 1a는 본 발명의 하나 이상의 실시예들에 따른 풍부한 (6,5) SWCNT 및 하나 이상의 실시예들에 따라, 종래의 고압 탄소 일산화물 프로세스를 사용하여 준비된 SWCNT 용액을 가진 준비된 대로의 SWCNT 잉크((6,5) 화살표들에 의해 표시됨)의 vis-NIR 흡수 스펙트럼이다.
도 1b는 하나 이상의 실시예들에 따라, 0.6㎍/mL의 농도를 가진 전자적으로 순수한 (6,5) SWCNT들을 포함한 100mL 잉크의 사진 이미지이다.
도 1c는 하나 이상의 실시예들에 따라, 도 1b의 전자적으로 순수한 (6,5) SWCNT 잉크의 vis-NIR 흡수 스펙트럼(실선 곡선) 및 NIR 형광 방출 스펙트럼(파선 곡선, 532nm에서 여기됨)이다.
도 1d는 하나 이상의 실시예들에 따른, 532nm 레이저 빔에서 여기된, 도 1b의 전자적으로 순수한 (6,5) SWCNT 잉크의 라만 스펙트럼이며; 310cm-1에서의 확대된 RBM 피크 대역이 삽입 박스에 도시된다.
도 2a는 5㎛의 채널 길이 및 100㎛의 채널 폭을 가진 패터닝된 Au/Cr 전극들 안에서 (6,5) SWCNT 박막들로 코팅된 보로플로트(Borofloat) 33 유리(직경: 100mm, 두께: 500㎛)의 사진 이미지이며; 도 2b는 하나 이상의 실시예들에 따른, 도 2a의 확대 이미지이다.
도 2c는 하나 이상의 실시예들에 따라, 1 내지 2㎛의 범위에서의 튜브 길이 및 ㎛2당 4 내지 6 튜브들의 튜브 밀도를 보여주는 패터닝된 전극들 안에서의 (6,5) SWCNT 박막의 SEM 이미지이다.
도 2d는 하나 이상의 실시예들에 따라, 키슬리(Keithley) 4200 SCS를 갖고 SemiProbe PS4L M12 프로브 스테이션 상에서의 두 개의 전극들(삽입된 마이크로이미지) 상에서 프로빙될 때, e-SWCNT들을 사용하여 준비된 쇼트키 다이오드에 대한 비선형 거동을 보여주는 측정된 전류 대 바이어스 곡선의 플롯이다.
도 2e는 비선형 곡선을 보여주는 작은 조각의 실리콘 웨이퍼(500nm SiO2) 상에서 (6,5) SWCNT 박막을 특성화하기 위해 사용된 랩탑에 의해 제어된 altas DCA Pro의 사진을 도시하며; 금 전극들은 50㎛의 채널 길이 및 10mm의 채널 폭을 가진 디바이스를 형성하기 위해 에어로졸 제트 인쇄되었으며 altas DCA Pro와의 연결들을 위해 두 개의 구리 와이어들(직경: 0.5mm)과 접합된다.
도 2f는 하나 이상의 실시예들에 따라, 그것 상에서 두 개의 구리 와이어들(0.5 mm)이 2mm의 채널 길이 및 2.5cm의 채널 폭을 갖고 금속/(6,5) SWCNT/금속 디바이스를 형성하기 위해 은 페이스트와 결합되는, (6,5) SWCNT 코팅 석영(2.5cm×2.5cm)을 사용한 금속/SWCNT/금속 이중 다이오드의 사진을 도시한다.
도 3a는 하나 이상의 실시예들에 따라, 고정된 5㎛ 채널 길이 및 5㎛, 25㎛, 50㎛, 75㎛ 내지 100㎛의 일련의 채널 폭들의 보로플로트33 유리(직경: 100mm, 두께: 500㎛) 상에서 포토리소그래피를 사용하여 제작된 1440 단위 (6,5) SWCNT TFT들의 사진 이미지이다.
도 3b는 50㎛의 채널 폭을 가진 하나의 SWCNT TFT의 마이크로 이미지이며; 도 3c는 하나 이상의 실시예들에 따라, 단면으로부터 보여진 도 3b의 SiNx 상부-게이팅 (6,5) SWCNT TFT들의 개략적인 예시이다.
도 3d는 하나 이상의 실시예들에 따라, VDS = 0.1V 하에서 -5V로부터 20V로(우측 IDS는 선형 스케일이며 좌측 IDS는 로그 스케일이다) VGate를 스위핑함으로써 fA 오프-전류 및 <108 ION/IOFF 비를 보여주는 50㎛의 채널 폭을 가진 SiNx 상부-게이팅 (6,5) SWCNT TFT의 통상적인 전달 특성들을 도시한 플롯이다.
도 3e는 0V로부터 5V로 VDS를 스위핑함으로써 굽힘 곡선들의 출력 특성들을 도시한 플롯이며; 곡선들은 하나 이상의 실시예들에 따라, 2V의 단차를 갖고 20V로부터 0V로 스위칭된 VGate로서 아래로 휜다.
도 3f는 하나 이상의 실시예들에 따라, 디바이스들의 재생 가능성 및 일관성을 예시하기 위해 50㎛의 채널 폭을 가진 20 SiNx 상부-게이팅 (6,5) SWCNT TFT들의 전달 특성들을 도시한 플롯이다.
도 3g는 하나 이상의 실시예들에 따라, 전자적으로 순수한 반도체를 반영한, 5㎛, 25㎛, 50㎛, 75㎛ 내지 100㎛의 일련의 채널 폭들에서 일관된 ION/IOFF 비들을 끌어낸 상이한 채널 폭들의 ION/IOFF 비 변화를 도시한 플롯이다.
도 4a는 VDS = -1V 하에서 0V로부터 -15V로(우측 IDS는 로그 스케일이며 좌측 IDS는 선형 스케일이다) VGate를 스위핑함으로써 fA-레벨 오프-전류 및 >108 ION/IOFF 비를 보여주는 50㎛의 채널 폭을 가진 HfO2 상부-게이팅 (6,5) SWCNT TFT의 통상적인 전달 특성들을 도시한 플롯이다.
도 4b는 0V로부터 -8V로 VDS를 스위핑함으로써 하향 굽힘 곡선들을 도시한 50㎛의 채널 폭을 가진 HfO2 상부-게이팅 (6,5) SWCNT TFT의 출력 특성들을 도시한 플롯이며; 곡선들은 VGate가 2V의 단차를 갖고 -14V로부터 -0V로 스위칭될 때 아래로 이동한다.
도 5a는 PMOS 및 NMOS (6,5) SWCNT TFT들을 와이어 접합함으로써 제작된 CMOS 인버터의 개략적인 예시이며; 도 5b는 도 5a의 CMOS (6,5) SWCNT의 회로도이다.
도 5c는 VIN = 4V에서의 급격한 반전(실선 곡선) 및 52만큼 큰 대응하는 전압 이득(점 곡선)을 보여주는 CMOS (6,5) SWCNT 인버터의 전압 전달 특성들을 도시한 플롯이다.
도 6은 하나 이상의 실시예들에 따른, SEM 이미지들로부터 추출된 (6,5) SWCNT 길이들의 히스토그램이다.
도 7은 하나 이상의 실시예들에 따른, 상이한 채널 폭들을 가진 NMOS (6,5) SWCNT TFT들에 대한 ION/IOFF 비의 통계적 분석을 도시한 일련의 히스토그램들이다.
도 8은 하나 이상의 실시예들에 따라, 50㎛의 채널 폭, VDS = 10V를 가진 NMOS (6,5) SWCNT TFT들의 전달 특성들을 도시한 플롯이다.
도 9는 하나 이상의 실시예들에 따라, 1시간 동안 10V 바이어스 응력 전 및 후 50㎛의 채널 폭을 가진 NMOS (6,5) SWCNT TFT들의 전달 특성들을 도시한 플롯이다.
도 10은 두 개의 전극들 상에 프로빙될 때, Nanointergris IsoNanotubes-S 99% 반도체성 단일-벽 탄소 나노튜브들을 사용하여 준비된 쇼트키 다이오드에 대한 선형 곡선을 도시한 측정된 전류 대 바이어스 곡선을 도시한 플롯이다.
도 11은 VDS = 0.1V 하에서 -5V로부터 20V(우측 IDS는 선형 스케일이며 좌측 IDS는 로그 스케일이다)로 VGate를 스위핑함으로써 50㎛의 채널 폭을 가진 SiNx 상부-게이팅 Nanointegris 99% 반도체성 SWCNT(IsoNanotubes-S 99% 반도체) TFT의 통상적인 전달 특성들의 플롯이다.
도 12는 0V로부터 5V로 VDS를 스위핑함으로써 하향 굽힘 곡선들을 도시한 50㎛의 채널 폭을 가진 Nanointegris 99% 반도체성 SWCNT(IsoNanotubes-S 99% 반도체)를 사용한 SiNx 상부-게이팅 (6,5) SWCNT TFT의 출력 특성들의 플롯이다.
도 13a 내지 도 13d는 하나 이상의 실시예들에 따른, 하부-게이팅 e-SWCNT TFT들의 제조 시 일련의 제작 단계들을 도시한다.
도 14는 하나 이상의 실시예들에 따라, e-SWCNT TFT 및 그것의 제조 시 사용된 에치-정지 프로세스 흐름의 요약의 단면도이며; 종래의 제작 프로세스 흐름 설계들에서 e-SWCNT TFT 제작 프로세스의 호환 가능성을 보여준다.
도 15는 종래의 제작 프로세스 흐름 설계들에서 e-SWCNT TFT의 호환 가능성을 보여주는, e-SWCNT TFT 및 그것의 제조 시 사용된 백-채널 에치(BCE) 프로세스 흐름의 요약의 단면도이다.
일반적으로, 탄소 나노튜브들은 튜브 축을 따라 금속성 또는 반도체성일 수 있다. 주어진 (n,m) 나노튜브에 대해, n=m이면, 나노튜브는 금속성이며; n-m이 3의 배수이면, 나노튜브는 매우 작은 대역 갭을 가진 반도체성이고, 그렇지 않다면 나노튜브는 보통의 반도체이다. 그러나, 반도체성 CNT 잉크에서 금속성 CNT들의 존재는 전자 성능을 저하시킨다. 게다가, 현재 CNT 잉크의 전자 순도를 평가하기 위한 신뢰 가능한 스크리닝 방법이 존재하지 않는다. UV-가시광선 분광기, IR 및 라만(Raman)과 같은 종래의 분광 방법들은 금속성 CNT들의 존재 또는 작은 양의 금속 불순물들을 검출하기에 충분히 민감하지 않다.
전자적으로 순수한 반도체성 탄소 나노튜브들("e-CNT들") 및 e-CNT 잉크들이 제공된다. 탄소 나노튜브들은 단일-벽 탄소 나노튜브들을 포함한다.
하나 이상의 실시예들에서, 전자적으로 순수한 탄소 나노튜브 잉크는 액체에 부유된 단일-벽 반도체성 탄소 나노튜브들의 모집단을 포함하며, 상기 잉크는 근본적으로 금속성 불순물들이 없으며 금속탄소 나노튜브 네트워크/금속 이중 다이오드에 탄소 나노튜브 네트워크로서 통합될 때, 비선형 전류-바이어스 곡선이 0.01V로부터 5V까지의 전위의 인가시 획득된다는 점에서 특성화된다.
여기에서 사용된 바와 같이 "전자적으로 순수한 반도체성 탄소 나노튜브들" 잉크들은 근본적으로 단지 반도체성 단일-벽 탄소 나노튜브들을 포함하며 근본적으로 금속성 탄소 나노튜브들을 포함하여, 금속성 불순물들(통상적으로, CNT들의 합성에서 사용된 잔여 촉매로 인한)이 없다. "금속성 탄소 나노튜브들이 없는"은 0.01 wt% 미만의 금속성 CNT 함량을 나타낸다. "근본적으로 금속성 불순물들이 없는"은 촉매들로부터의 금속성 나노입자들 및 금속성 탄소 나노튜브들 양쪽 모두를 나타낸다. 전자적으로 순수한 반도체성 탄소 나노튜브들은 건식 SWCNT들이 0.1 미만, 또는 심지어 0.05 wt% 미만 또는 0.01 wt% 이하 금속성 불순물을 포함할 때 금속성 불순물들이 없는 것으로 간주된다. 금속성 불순물들의 양은 위에 설명된 임의의 값으로 한정된 범위에 있을 수 있다. 여기에서 설명된 전자적으로 순수한 반도체성 탄소 나노튜브들 잉크는 대안적으로 탄소 나노튜브들(CNT들) 및 단일-벽 탄소 나노튜브들(SWCNT)로서 불리울 수 있지만; e-CNT 잉크들은 우수한 전기 및 전자 속성들을 제공하기 위해 단일-벽인 것으로 간주된다. 전자적으로 순수한 탄소 나노튜브 잉크들은 또한, 금속/탄소 나노튜브 네트워크/금속 이중 다이오드에 탄소 나노튜브 네트워크로서 통합될 때, 비선형 전류-바이어스 곡선이 0.01V로부터 5V로 전위 스위프의 인가시 획득된다는 점에서 특성화된다.
하나 이상의 실시예들에서, 99.9% 이상의 탄소 나노튜브들은 반도체성이며, 바람직하게는 단일 키랄성이다.
하나 이상의 실시예들에서, 99.99% 이상의 탄소 나노튜브들은 반도체성이며, 바람직하게는 단일 키랄성이다.
하나 이상의 실시예들에서, 반도체성 탄소 나노튜브들은 반도체성 속성들과 연관된 키랄성을 가진 반도체성 탄소 또는 단일-벽 탄소 나노튜브들 중 하나 이상을 포함한다. 대표적인 반도체성 탄소 나노튜브들은 (6,1), (5,3), (7,0), (6,2), (5,4), (8,0), (7,2), (8,1), (6,4), (7,3), (6,5), (9,1), (8,3), (10,0), (9,2), (7,5), (8,4), (11,0), (12,2), (7,6), (9,4), (11,1), (10,3), (8,6), (9,5), (12,1), (11,3), (8,7), (13,0), (12,2), (10,5), (11,4), (9,7), (10,6), (13,2), (12,4), (14,1), (9,8), (13,3), (18,4), (20,2) 및 그것의 조합들의 키랄성을 가진 반도체성 탄소 나노튜브들을 포함한다. 하나 이상의 실시예들에서, 전자적으로 순수한 반도체성 탄소 나노튜브들은 단일 키랄성이다. 특정한 실시예에서, 전자적으로 순수한 반도체성 탄소 나노튜브들은 (6,5)-SWCNT들이다.
하나 이상의 실시예들에서, e-CNT들 및 e-SWCNT들은, 또한 "잉크"로서 불리우는, 현탁액 또는 분산액으로서 유체에 제공된다. 하나 이상의 실시예들에서, e-CNT들 및/또는 e-SWCNT들은 정제수와 같은 용매에 분산된 0.001 ㎍/mL 내지 1 mg/mL의 범위에서의 농도로 존재한다. 분산액은 또한 도데실 황산 나트륨, 도데실벤젠 황산 나트륨, 콜산 나트륨, 디옥시콜레이트 나트륨 등과 같은, 계면활성제를 포함할 수 있다. 현탁액은 박막들 및 패터닝된 막들로서 e-CNT들 및 e-SWCNT들을 인쇄하거나 또는 증착시키기 위한 잉크로서의 사용에 적합하다. 예를 들면, e-CNT들 및 e-SWCNT들은 연속 박막들로서 증착될 수 있으며, 패터닝은 에칭에 의해서와 같은, 도입된 사후-증착일 수 있다. 패터닝된 막들은 또한 직접 인쇄에 의해 획득될 수 있다.
e-CNT 잉크들은 다른 특성들 및 속성들을 선택적으로 소유할 수 있다. 예를 들면, e-CNT 잉크는 균일한 CNT 직경들 및/또는 CNT 길이들의 좁은 분포를 가질 수 있다. 하나 이상의 실시예들에서, e-CNT 잉크들은 0.5 내지 2.0 마이크론들 사이에서의 길이들을 가진 CNT들을 포함한다. 하나 이상의 실시예들에서, e-CNT 잉크에서의 CNT들은 균일한 직경을 갖고 모두 또는 대체로 모두 동일한 키랄성이다. e-CNT 잉크들의 증착 또는 인쇄로부터 획득된 CNT 네트워크들 및 박막들은 또한 상기 주지된 속성들을 가진다.
몇몇 실시예들에서, e-SWCNT 튜브 직경들은 0.5nm 내지 3nm의 범위에 있을 수 있다. 몇몇 실시예들에서, e-SWCNT들은 SWCNT에서 SWCNT로 결정된 바와 같이 약 0.7nm의 균일한 튜브 직경을 갖는다. e-SWCNT 잉크들의 증착 또는 인쇄로부터 획득된 SWCNT 네트워크들 및 박막들은 또한 상기 주지된 속성들을 갖는다.
하나 이상의 실시예들에서, e-SWCNT들은 실질적으로 단일 키랄성이다. 하나 이상의 실시예들에서, e-SWCNT들은 실질적으로 단지 (6,5) SWCNT들이다. 하나 이상의 실시예들에서, 90% 이상, 또는 95% 이상 또는 96% 이상, 또는 97% 이상 또는 98% 이상, 또는 99% 이상 또는 99.9까지 또는 99.99%까지의 SWCNT들이 동일한 키랄성이다. 상기 제공된 값들 중 임의의 것에 의해 한정된 키랄 순도가 또한 간주된다. e-CNT 잉크들의 증착 또는 인쇄로부터 획득된 CNT 네트워크들 및 박막들은 또한 상기 주지된 속성들을 갖는다.
e-SWCNT들의 단일 키랄성 및 균일한 직경은 탄소 나노튜브 전기 속성들, 및 화학 및 바이오 인터페이스들의 변화를 완화시킬 수 있어서, 전자 및 생체-감지에서의 실질적인 애플리케이션들을 위한 유망한 탄소 나노튜브들을 렌더링한다.
예로서, (6,5) 단일 키랄성 SWCNT 수용액(잉크)으로부터 증착된, 단일-벽 탄소 나노튜브(SWCNT) 네트워크들은 금속/반도체 쇼트키 접촉들에서의 그것들의 성능에 기초하여 전자적으로 순수한 반도체들로서 특성화될 수 있다. 하나 이상의 실시예들에서, 탄소 나노튜브들은 전위 스위프, 예로서 0.01V 내지 5V의 전위 스위프가 관심 있는 탄소 나노튜브들로부터 준비된 금속/탄소 나노튜브 네트워크/금속 이중 다이오드에 인가될 때 그것들이 비-선형 전류-바이어스(I-V) 곡선을 도시할 때 전자적으로 순수한 반도체성 탄소 나노튜브들이다. 전류-바이어스 곡선은 복잡한 기구들 또는 휴대용 디바이스들을 사용하여 획득될 수 있다.
하나 이상의 실시예들에서, 테스트는 SWCNT 잉크가 전자적으로 순수한지를 결정하기 위해 제공된다. 테스트는 SWCNT들의 균일한 얇은 층/막을 형성하기 위해 0.1% 폴리(L-라이신) 수용액으로 처리된 보로실리케이트 유리 기판(Schottt로부터 이용 가능한 보로플로트 33 유리, 또는 비교 가능한 품질의 기판과 같은) 상에 테스트 SWCNT 용액을 주조하며, 각각 5㎛ 및 100㎛의 채널 길이들 및 폭들을 가진 전극들을 패터닝하기 위해 SWCNT 막으로 Cr(10nm)/Au(40nm) 바이메탈 층을 증발시키는 것을 포함한다. SWCNT 밀도가 쇼트키 다이오드의 비선형성에 영향을 주는 것으로 예상되지 않지만, 그것은 전류 밀도에 영향을 줄 수 있으며, 보다 높은 SWCNT 밀도는 보다 높은 전류 밀도를 제공한다. 이러한 특정 실시예에서 (6,5) SWCNT 밀도는 ㎛2당 약 5 내지 6 나노튜브들이지만, 실제 SWCNT 밀도는 달라질 수 있다. 하나 이상의 실시예들에서, CNT 밀도는 ㎠당 1 내지 1000 나노튜브들의 범위에 있으며 예를 들면, ㎠당 1 내지 10 나노튜브들 또는, ㎠당 10 내지 50 나노튜브들 또는, ㎠당 50 내지 100 나노튜브들 또는 ㎠당 100 내지 200 나노튜브들 또는 ㎠당 200 내지 400 나노튜브들 또는 ㎠당 400 내지 600 나노튜브들 또는 ㎠당 600 내지 800 나노튜브들 또는 ㎠당 800 내지 100 나노튜브들 또는 위에서 주지된 임의의 값에 의해 한정된 임의의 범위일 수 있다. 금속/SWCNT/금속 이중 다이오드는 실온에서 공기 중에 두 개의 전극들에 걸쳐 0.01V 내지 5.0V의 전위 스위프를 인가함으로써 Keithley 4200 SCS 파라미터 분석기(또는 전압 스위프를 인가하며 전류 출력을 모니터링할 수 있는 임의의 다른 디바이스)와 같은 반도체 특성화 시스템을 갖고 특성화된다. 실온에서의 비선형성은 테스트 SWCNT 박막이 전자적으로 순수함을 나타낸다. 특정한 실시예들에서, 비선형 곡선은 멱-법칙 거동을 보인다.
특정한 실시예들에서, 비선형성은 선형 곡선에 대한 "적합도" 테스트에 대한 비교에 의해 수립된다. 적합도의 측정치들은 통상적으로 관찰된 값들 및 논의 중인 모델 하에서 예상된 값들 사이에서의 차이를 요약한다. 차이가 수용 가능한 범위 내에 있다면, 곡선은 선형으로 간주될 수 있으며 재료 및 디바이스는 여기에서 설명된 전자적으로 순수한 탄소 나노튜브 잉크의 특성들을 갖지 않는다. 예를 들면, 선형 회귀 모델은 모델에서의 다른 변수들 모두가 "고정되어 유지"될 때 전류 및 전압 사이에서의 관계를 식별하기 위해 사용될 수 있다. 상관 계수가 서술된 값보다 크면, 예를 들면, 0.90, 또는 0.91, 또는 0.92, 또는 0.93, 또는 0.94 이상, 0.95 이상, 또는 0.96, 또는 0.97, 또는 0.98, 또는 0.99 이상이면, 곡선의 맞춤은 선형으로 간주될 수 있다. 곡선은 선형 회귀 분석에서의 상관 계수가 0.70 미만, 0.80 미만, 또는 0.90 미만일 때 비선형으로 간주된다.
전자적으로 순수한 반도체성 단일-벽 탄소 나노튜브들(e-SWCNT들)은 많은 바람직한 속성들을 보여주며, 그것들이 다양한 전자 애플리케이션들에서의 사용에 이상적이게 한다. 쇼트키 다이오드들에서의 사용 외에, e-SWCNT들은 PMOS(p-형 금속-산화물-반도체) 및 NMOS(n-형 금속-산화물-반도체) 트랜지스터 디바이스들로 통합될 수 있으며 비정질 Si 디바이스들에 비교 가능한 성능 특성들을 보여주는 CMOS(상보적 금속-산화물-반도체) 인버터들을 형성하기 위해 적층될 수 있다. 이들 디바이스들로 통합된 e-CNT들의 전자 순도로 인해, 성능들은 지금까지 종래의 SWCNT TFT들에 대해 보여진 것들을 넘어선다.
대규모 PMOS 및 NMOS 디바이스들 양쪽 모두는 fA-레벨 오프 전류, 예로서 10-15 내지 10-12 A, 및 106 내지 1012의 범위에서의 ION/IOFF 비 및 선택적으로 ION/IOFF 비 >108을 보이는 SWCNT 박막들을 사용하여 제작될 수 있다. PMOS 및 NMOS SWCNT TFT들을 함께 와이어 접합함으로써 제작된 CMOS 인버터들은 큰 전압 이득들을 가질 수 있으며, 전압 이득은 40 이상, 또는 45 이상 또는 50 이상, 및 200까지일 수 있다. 일 실시예에서, CMOS 인버터는 52만큼 큰 전압 이득들을 제공하였다.
e-SWCNT들은 원하는 키랄성, 예로서 (6,5) SWCNT들을 가진 탄소 나노튜브들에서 풍부하며, SWCNT 현탁액을 야기하는 세심한 정제에 앞서, 낮은 촉매 로드들, 예로서 3 wt% 미만을 사용하는 프로세스로부터 준비된 시재료 CNT 용액을 사용하여 획득될 수 있다. e-SWCNT들은 칼럼 크로마토그래피에 의한 둘 이상의 분리들에 앞서, CNT 번들들 및 금속 나노입자 촉매들을 제거하기 위해 SWCNT 현탁액의 초원심 분리 및/또는 침전을 사용하여 정제된다.
전자적으로 순수한 탄소 나노튜브들은, 밀도 구배 초원심 분리, 겔 크로마토그래피, 크기별 제외, HPLC, 수성 2단계 분할, 및/또는 유기 재료 래핑을 사용하여, 아크-방전 성장, 화학적 기상 증착, 레이저-절제, 및 고압 CO 변환 중 적어도 하나를 사용하여 획득된 탄소 나노튜브들을 포함한, 성장 상태 그대로의 탄소 나노튜브들의 혼합물로부터 추출될 수 있다.
e-CNT들의 생산을 위한 적절한 원재료들은 고압 탄소 일산화물(HiPCO) 프로세스를 사용하여 획득된 SWCNT들을 포함한다. HiPCO 프로세스는 고압 탄소 일산화물 가스를 갖고 철 카르보닐과 같은 철 촉매의 기체-상 반응에서 SWCNT들을 합성하기 위해 라이스 대학교(Rice University)에서 개발되었다. 철 촉매는 나노튜브들의 성장 동안 탄소로의 탄소 일산화물의 변환을 위해 핵형성 표면을 제공하는 철 나노입자들을 생성하기 위해 사용된다. 프로세스는 상승 압력들, 예로서 10 내지 300 atm(10 내지 300 bar), 및 상승 온도들, 예로서 900 내지 1100℃에서 실행되며, CO 및 철 촉매 증기들은 계속해서 반응기로 공급된다.
하나 이상의 실시예들에 따르면, HiPCO 프로세스는 단일 키랄성 나노튜브(예로서, 미리 결정된/선택된 키랄성)의 생성을 지지하는 공급 조건들을 사용하여 동작된다. 하나 이상의 실시예들에서, HiPCO 프로세스는 원하는 키랄성의 CNT에서 성장한 그대로의 탄소 나노튜브들을 강화하기 위해 수정된다. 일 실시예에서, HiPCO 프로세스는 (6,5) SWCNT들에서 성장한 그대로의 탄소 나노튜브들을 강화하기 위해 수정된다.
특히, HiPCO 프로세스는 (6,5) SWCNT들의 생성을 지지하는 공급 조건들을 사용하여 수행될 수 있다. 일 대표적인 프로세스에서, 조건들은 10 atm(10 bar) 및 1100℃를 포함한다. 하나 이상의 실시예들에서, 촉매는 선택된 키랄성의 생성을 촉진시키기 위해, 및 특히 (6,5) 키랄 SWCNT의 생성을 촉진시키기 위해 선택된다. 대표적인 촉매들은 펜타카보닐철, 펜타카보닐코발트, 펜타카보닐니켈, 펜타카보닐몰리브덴, 및 펜타카보닐지르코늄을 포함한다. 출원인들은 놀랍게도 여기에서 설명된 HiPCO 프로세스가 낮은 촉매 로드들, 예로서 <3wt를 갖고 실행될 수 있다는 것을 발견하였다. 낮은 촉매 로드들의 사용은 뒤이은 정제 프로세스들에서 제거될 필요가 있으며 CNT 잉크에서 보다 낮은 금속 함량을 야기하는 금속 불순물들의 레벨을 감소시킨다.
도 1a는 다른 HiPCO CNT들로부터의 차이를 도시한 제조된 대로의 HiPCO CNT의 스펙트럼들을 도시한다. 도 1a는 본 개시의 몇몇 실시예들에 따른 프로세스에 따라 준비된 샘플의 vis(가시)-NIR(근적외)의 플롯이며, 상기 플롯은 종래의 HiPCO 프로세싱 재료에 비교하여, (6,5) SWCNT들(화살표에 의해 도시된)에서 강화된 SWCNT 용액을 도시한다. 곡선(100)은 980 내지 990nm 및 1100 내지 1200nm 영역들에서 증가된 흡광도를 도시하며, 이것은 곡선(110)으로서 도시된 Nanointegris로부터 상업적으로 이용 가능한 것과 같은, 종래에 준비된 SWCNT에 비교하여 (6,5) SWCNT의 증가된 수율을 나타낸다. 980 내지 1220nm 사이에서의 곡선(100)의 증가된 강도는 본 발명의 하나 이상의 실시예들에 따른 e-CNT 잉크가 종래의 CNT 용액에 비교하여 2배만큼 반도체성 SWCNT들에서 풍부하다는 것을 보여준다. Nanointegris 99% CNT 잉크들은 상이한 직경들 및 키랄성들을 가진 많은 상이한 종들을 포함한다. 비교 시, 전자적으로 순수한 SWCNT 잉크들은 단지 하나의 직경 및 하나의 키랄성만을 포함한다.
준비된 대로의 SWCNT들은 그 후 e-SWCNT 잉크를 획득하기 위해 정제된다. (6,5) SWCNT들에서 강화된 SWCNT 원료 분말은 라이스 대학 마크 III 고압 탄소 일산화물 반응기(배치 번호 190.1)를 사용하여 상기 설명된 바와 같이 준비되었다. SWCNT 원료 분말은 8시간 동안 20와트의 전력을 가진 팁 소니케이터를 사용하여 2% 도데실 황산 나트륨(SDS) 수용액(정제수)에 분산되었다. 탄소 나노튜브 번들들 및 금속 나노입자 촉매 불순물들을 제거하기 위한 초원심 분리 또는 침전 후, 부어진 상층액이 탄소 나노튜브 분리를 위해 Saphacryl S-200 겔 컬럼으로 전달되었다. 겔에 모아진 SWCNT들은 2% SDS 용액으로 용출되었다. 겔 크로마토그래피의 4 내지 6 사이클들 후, 순수한 보라색 용액이 6㎍/L의 농도로 수집되었다. 정제된 용액의 이미지는 도 1b에 도시되며, 용액의 순도는 처음에 vis(가시)-NIR(근적외) 흡수, NIR 형광 방출 스펙트럼들 및 라만 분광법을 사용하여 평가되었다.
도 1c는 0.7nm의 유일한 직경 및 (6,5)의 하나의 키랄성을 갖고 최종 생성물을 특성화한다. 수집된 보라색 용액의 Vis(가시)-NIR(근적외) 흡수 및 NIR 형광 방출 스펙트럼들은 주위 온도에서 NS3 인가된 나노 분광기 상에 기록되었으며, 보고된다. 흡수 스펙트럼에서, 각각 30.5nm 및 30nm의 FWHM(반치전폭)를 가진 983nm(흡광 계수: 4400M-1cm-1) 및 570nm에서의 두 개의 주요 흡광도는 (6,5) 키랄성 SWCNT의 호프(Hove) 특이점들 사이에서 S11 및 S22 전이에 할당된다. 800nm 및 880nm 사이에서의 광대역은 S11 전이의 측파대인 것으로 간주된다. 용액이 532nm 레이저 광원으로 여기되었을 때, 형광 방출은, 도 1에서 파선 곡선에 의해 예시된 바와 같이, 26.5nm의 FWHM 및 1060nm 및 1160nm 사이에서의 광대역을 가진 986nm 피크로서 검출되었다. 무시해도 될 정도의 스토크스(Stokes) 시프트(3nm) 및 좁은 FWHM은 (6,5) SWCNT의 고 순도를 나타낸다. 용액은 NS3 인가된 나노 분광기 상에서 라만 분광법을 갖고 추가로 특성화되었으며, 대응하는 라만 스펙트럼은 도 1d에 도시된다. 용액이 532nm 레이저 빔으로 여기되었을 때, 라만 산란은 1587cm-1(ωG +, 15 cm-1 FWHM) 및 1525cm-1(ωG-3cm-1 FWHM)에서의 강력한 탄젠트 G 대역(흑연으로부터의 G), 1200 내지 1325cm-1의 범위에서의 장애 유발 D 대역, 2617cm-1에서의 2차 오버톤 G', 및 310cm-1(dt=α/ωRBM=248cm-1nm/310cm-1=0.8nm)에서의 약한 RBM(방사형 호흡 모델) 대역으로서 검출되었다. 이들 라만 산란 피크들은 (6,5) SWCNT의 sp2 탄소-탄소 신장 및 방사형 팽창-수축에 대응하며, Vis-NIR 흡수 및 NIR 형광 방출의 결과들을 추가로 제공한다. D/G의 피크 비는 0.3인 것으로 추정되며, 결함이 적은 (6,5) SWCNT를 반영한다. D/G 비는 CNT의 품질 및 결함 사이트들의 양에 대한 정보를 제공한다. 일반적인 D/G 비는 0.1 이상이며, 전자적으로 순수한 SWCNT들은 상당히 적은 결함들을 보인다.
여기에서 설명된 e-SWCNT들의 유틸리티는 전기 및 전자 디바이스들로의 나노튜브들의 통합의 결과들에 의해 추가로 입증된다.
하나 이상의 실시예들에서, e-SWCNT들은, 비-선형 전류-바이어스(I-V) 곡선들을 보여주는 다이오드를 제공하기 위해, 전자적으로 순수한 반도체성 CNT들 또는 SWCNT들 박막 네트워크상에 증발된 금속 전극들을 포함한, 쇼트키 접촉과 같은, 다이오드로 통합된다. 일 예에서, 보라색 e-SWCNT 용액은 높은 투명도를 가진 (6,5) SWCNT들의 균일한 얇은 층/막을 형성하기 위해 0.1% 폴리(L-라이신) 수용액 처리된 보로플로트 33 유리(직경: 100mm, 두께: 500㎛) 상에 주조되었다. 결과적인 박막이 도 2a에 도시된다. (6,5) SWCNT 박막의 최상부 상에, Cr(10nm)/Au(40nm) 바이메탈들은 각각 5㎛ 및 100㎛의 채널 길이들 및 폭들을 가진 전극들을 패터닝하기 위해 증발되었다. 전극들은 도 2b에서 마이크로사진에 도시된다. 두 개의 전극들 사이에서의 (6,5) SWCNT 박막은 SEM(주사 전자 현미경)으로 이미징되었으며, 이미징은 도 2c에 예시된 바와 같이, 네트워크의 형태로 잘-분산된 나노튜브들의 층을 드러내었다. (6,5) SWCNT 밀도는 ㎛2당 약 5 내지 6 나노튜브들이다. (6,5) SWCNT들의 평균 길이는, SEM에 의해 관찰된 CNT 길이들의 분포를 도시한 도 6의 히스토그램에 예시된 바와 같이, 약 1 내지 2㎛이다. 금속/(6,5) SWCNT/금속 이중 다이오드들은 실온에서 공기 중에 Keithley 4200 SCS(반도체 특성화 시스템)(도 2d에 대한 삽도에서 가시적인 프로브들 참조)를 갖고 특성화되었다. 통상적인 전류-바이어스 곡선은 도 2d에서 디스플레이되며 확연한 갭-형 비선형성을 갖는다. 곡선은 멱-법칙 거동, 즉 전류 ∝(바이어스)α, α>1임을 보이는 것처럼 보인다. 실온에서 비선형성은 (6,5) SWCNT 박막이 근본적으로 금속성 불순물들이 없는 반도체성임을 나타낸다. 디바이스들은 두 개의 금속 접촉들, 즉 서로 등을 마주하고 연결된 두 개의 쇼트키-형 다이오드들에 연결된 반도체성 SWCNT 네트워크들이다.
비선형 전류-바이어스 곡선은 명쾌하고 편리한 방식으로 전자적으로 반도체성 SWCNT들의 순도의 검사를 위해 탐구된다. 이 예에서, 보라색 e-SWCNT 용액은 (6,5) SWCNT 박막을 증착시키기 위해 0.1% 폴리(L-라이신) 수용액 처리된 실리콘 웨이퍼(1cm×3cm, 500nm SiO2)의 작은 조각상에 주조되었다. (6,5) SWCNT 박막의 최상부 상에, 50㎛만큼 분리된 두 개의 10mm 길이 금 전극들이 200℃에서의 경화에 앞서, 자이렌(40 중량%)에서 4nm 금 나노입자들의 현탁액을 사용하여 에어로졸 제트 인쇄되었다. 두 개의 전극들은 은 페이스트를 사용하여 두 개의 구리 와이어들(직경: 0.5mm)과 접촉되며 금속 주석(도 2e에 대한 삽화)으로 납땜되었다. 단순한 금속/(6,5) SWCNT/금속 칩은 랩탑을 갖고 제어된 Peak Instrument로부터의 Atlas DCA Pro에 연결되었다. 도 2e에 도시된 바와 같이, 그래프는 비선형 곡선들을 디스플레이한다. 보라색 용액이 또한 (6,5) SWCNT 박막을 획득하기 위해 0.1% 폴리(L-라이신) 수용액을 갖고 사전 처리된 2.5cm×2.5cm 석영 상에 주조되었다. 은 페이스트는 2mm로 분리된 두 개의 2.5cm 길이 은 전극들을 형성하기 위해 (6,5) SWCNT 박막의 최상부 상에 주조되었다(도 2f). 유사한 비선형 곡선이 관찰되었다. 따라서, 성능은 금속의 전극들의 선택에 의해 대체로 영향을 받지 않았다. 다양한 기판들에서 상이한 금속들을 갖는 비선형성의 대부분은 보라색 용액으로부터 증착된 이들 (6,5) SWCNT 박막들이 전자적으로 순수한 반도체들임을 추가로 입증하였다.
현재 발명의 e-SWCNT들을 사용하여 다이오드 디바이스들에 대해 디스플레이된 전류-바이어스 곡선의 비-선형성은 다른 반도체성 SWCNT들을 사용하여 다이오드 디바이스들에 대해 디스플레이된 통상적으로 선형 전류-바이어스 곡선에 비교된다. 도 10은 Nanointegris Isonanotubes-S 99% 반도체성 단일-벽 탄소 나노튜브들을 사용하여 준비된 쇼트키 다이오드에 대한 측정된 전류 대 바이어스 곡선의 플롯이다. 0V 내지 5V의 전위 스위프에 걸쳐 두 개의 전극들 상에서 프로빙될 때, 전류-바이어스 응답은 선형이다. 따라서, 낮은 금속 함량 및 99% 반도체성 SWCNT 함량들(예로서, Nanointegris 탄소 나노튜브 재료 데이터 시트 참조)의 제조에 의한 표현에도 불구하고, 이러한 SWCNT들을 사용하여 준비된 디바이스들은 순수한 반도체성 거동을 보여주지 않는다.
하나 이상의 실시예들에서, e-SWCNT들은 범위가 1nm 내지 200nm, 또는 50nm 이상에 이르는 채널 폭들을 가진 박막 트랜지스터들로 통합될 수 있다. 하나 이상의 실시예들에서, 전자적으로 순수한 반도체성 CNT들 또는 SWCNT들을 통합한 상부-게이팅 NMOS 및 PMOS 디바이스들이 준비될 수 있다. NMOS 및 PMOS 디바이스들은 낮은 매우 낮은 오프 전류들, 예로서 약 fA, 및 높은 ION/IOFF 비, 예로서 >108 ION/IOFF 비를 소유한다. 특정한 실시예들에서, 오프 전류들은 10-15 내지 10-12 A의 범위에 있을 수 있으며 ION/IOFF 비들은 106 내지 1012의 범위에 있을 수 있다.
하나 이상의 실시예들에서, 상부-게이팅 SiNx 박막 트랜지스터(TFT)가 제공된다. 다른 실시예들에서, 박막 트랜지스터는 하부-게이팅될 수 있다.
일반적으로, 박막 트랜지스터들을 준비할 때 사용하기 위한 전자적으로 순수한 탄소 나노튜브 박막은 적절하게 처리된 기판으로 e-CNT 잉크를 도포함으로써 준비될 수 있다. 예를 들면, 기판들은 폴리(l-라이신) 용액, 예로서 0.1% 폴리(l-라이신)으로의 처리에 앞서, 예로서, 15분 동안, 오존 오븐에서 처리될 수 있다. 건조 후, 전자적으로 순수한 탄소 나노튜브 잉크는 분무, 디핑, 스핀 코팅 등과 같은 종래의 방법들을 사용하여 폴리(l-라이신) 처리 기판들 상에 직접 코팅될 수 있다. 대안적으로, 투명한 전자적으로 순수한 반도체성 단일 키랄성 (6,5) SWCNT 박막은 폴리에틸렌 막처럼 투명한 플라스틱들 상에서의 롤-투-롤 제작에 적합한 용액 프로세스들을 갖고 증착될 수 있다. e-CNT 박막은 포토리소그래피를 사용하여 패터닝되며 산소 플라즈마에 의해 에칭될 수 있다. 두 개의 전극들 사이에서의 (6,5) SWCNT 박막은 SEM을 갖고 이미징되었으며, 잘-분산된 나노튜브 네트워크를 포함한 층을 보이기 위해 도시되었다. (6,5) SWCNT 밀도는 ㎛2당 약 5 내지 6 나노튜브들이었으며, (6,5) SWCNT들의 평균 길이는 약 1 내지 2㎛이었다.
박막 트랜지스터를 준비할 때, 임의의 전도성 재료가 사용될 수 있지만, 소스/드레인 전극들, 예로서 금속 전극들이 스퍼터 증착, 증발, 또는 이빔(ebeam)과 같은, 종래의 방법들을 사용하여 증착될 수 있다. 드레인/소스 전극들은 포토리소그래피를 사용하여 패터닝되며 건식-에칭, 습식-에칭, 또는 리프트-오프에 의해 에칭될 수 있다.
박막 트랜지스터는 SiNx, 실리콘 산화물 또는 다른 금속 산화물들과 같은, 절연 게이트 유전체 층을 포함한다. 실리콘 질화물은 비정질 실리콘 박막 트랜지스터들에서 유전체로서 널리 사용되어 왔다. 게이트 유전체는 단일 재료 또는 별개의 층들에 또는 함께 혼합된 상이한 재료들의 합성물일 수 있다. 박막 트랜지스터의 n-형 및 p-형 특성들 양쪽 모두는 SiNx 유전체들을 갖고 획득될 수 있다. n-형 또는 p-형 박막 트랜지스터를 준비할 때, 비정질 실리콘 질화물 막(SiNx)은 다양한 온도들 및 공급 비들에 걸쳐, 또는 스퍼터링 시 플라즈마 강화 화학적 기상 증착(PECVD)을 갖고 증착될 수 있다. 비정질 실리콘 질화물에서 결함 상태들의 에너지 레벨들은 전하 트래핑에 책임이 있는 트랩 상태들의 특징을 식별하기 위해 사용된다. 계면은 게이트 전위에 의해 트래핑된 전하 및 자유 전하를 맞추기 위한 채널을 제공한다. SiNx 유전체들의 계면 및 벌크 속성들 양쪽 모두는 증착 프로세스 및 수반된 조건들: 예로서, 화학적 기상 증착, 플라즈마 증착, 상이한 온도들에서의 스퍼터링 증착, 및 NH3/SiH4 비들에 의존한다. 예를 들면, 탄소 나노튜브 및 실리콘 질화물 유전체들 사이에서의 계면 상태들은 사용된 실리콘 질화물 증착 방법, 공급 비 및 온도에 의존할 수 있다.
일 실시예에서, 전자적으로 순수한, 단일-키랄성 (6,5) 단일-벽 탄소 나노튜브 박막 트랜지스터들은 33.5 sccm NH3/40 sccm SiH4의 공급 비를 갖고 350℃의 기판 온도에서 스퍼터링에 의해 증착된 상부-게이팅 SiNx로 제작되었다. 일 실시예에서, SiNx는 3 sccm/5.3 sccm으로부터, 10 sccm/5.3 sccm으로, 15 sccm/5.3 sccm으로 변경된 NH3/SiH4의 공급 비 및 225℃의 온도에서, PECVD를 사용하여 증착된다. 상부-게이팅 (6,5) SWCNT TFT들은 10 sccm NH3/5.3 sccm SiH4 공급 비를 갖고 저온(225℃)에서 증착된 SiNx에 대한 양호한 성능을 보여주었다. 이론에 의해 제한되길 원하지 않고, 이들 획득된 결과들은 자유 전자들 대 벌크 SiNx 유전체들에서 결함 사이트들에 의해 트래핑된 전자들의 비를 변조하기 위해 인가된 게이트 전위에 대한 채널을 제공하는 SiNx 유전체들 및 (6,5) SWCNT 사이에서의 계면 상태들의 효과로서 해석되었다. 특정한 실시예들에서, 비정질 실리콘 질화물 막은 225℃ 미만의 온도, 및 1보다 큰 NH3/SiH4의 공급 비에서 플라즈마 강화 화학적 기상 증착을 갖고 증착될 수 있다.
게이트 금속 전극들은 스퍼터링, 증발, 및 이빔 증착을 포함한 종래의 방법들을 사용하여 증착될 수 있다. 게이트 금속 전극들은 포토리소그래피를 사용하여 패터닝되며 건식-에칭, 습식-에칭, 또는 리프트-오프에 의해 에칭될 수 있다.
일 예에서, 보로플로트 33 유리는 (6,5) SWCNT들의 얇은 층/막으로 코팅되었으며, 고정된 5㎛ 채널 길이 및 5㎛, 25㎛, 50㎛(3 로우들), 75㎛ 내지 100㎛(2 로우들)의 일련의 채널 폭들의 약 1440(로우: 40, 컬럼: 35) 단위 박막 트랜지스터들(TFT들)이 포토리소그래피를 사용하여 제작되었다. 완성된 e-SWCNT/전극 시스템이 도 3a에 도시된다. 다음으로, Cr(10nm)/Au(40nm) 바이메탈들은 드레인/소스 전극들을 패터닝하기 위해 증발되었다. (6,5) SWCNT 박막은 O2 플라즈마 에칭에 의해 패터닝되었다. 패터닝된 트랜지스터들에 걸쳐, 170nm SiNx의 층이 플라즈마 강화 화학적 기상 증착(PECVD)을 사용하여 증착되었다. 또 다른 Cr(10nm)/Au(90nm) 층이 SiNx 층 상에 게이트 전극들을 패터닝하기 위해 증발되었다. 드레인/소스 테스트 패드들에 걸친 SiNx 층은 건식 에칭을 사용하여 개방되었다. 형성된 (6,5) SWCNT TFT는 도 3b에 도시된 바와 같이 사진이 찍혔다. 단면 다이어그램이 도 3c에 제공된다. 이들 (6,5) SWCNT TFT들은 실온에서 공기 중에 Semiprobe PS4L M12 프로브 스테이션 하에서 Keithley 4200 SCS를 갖고 특성화되었다. 50㎛의 채널 폭을 가진 (6,5) SWCNT TFT의 통상적인 전달 특성들이 도 3d에 제공된다. VDS = 0.1V 하에서, IDS는 VGate가 -5V로부터 20V로 스위핑될 때 1.8fA로부터 0.22㎂로 증가되었다. (6,5) SWCNT 네트워크들의 fA 오프-전류는 비정질 실리콘 TFT들의 것들과 유사하며 단일 반도체성 SWCNT 디바이스들의 것들에 비교 가능하다는 것은 주목할 필요가 있다. 디바이스는 108보다 큰 ION/IOFF를 가진 NMOS이다. 그것의 임계 전압(VT)은 1.5V인 것으로 추정되며 그것의 역하 스윙(ss)은 592mV/DEC인 것으로 추정된다. 디바이스는 1시간 동안 실온에서 VDS = 10V를 갖고 응력을 받았지만, 도 8에 도시된 플롯에서 입증된 바와 같이, 무시해도 될 정도의 VT 시프트가 있었다. VDS = 10V가 인가되었을 때, 온 전류는 30㎂에 도달하였으며, 이것은 유기 발광 다이오드들을 구동하기 위해 사용될 수 있다(도 8 및 도 9 참조). 그것들의 출력 특성은 도 3e에 도시된 바와 같이, 0V로부터 5V로 VDS를 스위핑함으로써 측정된다. 하향 굽힘 IDS-VDS 곡선은 VGate가 2V의 단차들을 갖고 20V로부터 0V로 감소하였을 때 아래로 이동하였다. 포화된 IDS는 VGate가 10V 아래에 있을 때 관찰되었다. 전자 이동도(μe)는 SiNx의 단위당 정전용량이 24 nF/㎠이었을 때 0.5 ㎠/Vs인 것으로 추정되었다. 50㎛ 채널 폭을 가진 20개가 넘는 디바이스들의 전달 특성들이 디바이스들 간에 반복 가능성 및 일관성을 도시한 도 3f에서 플롯팅되었다. 그것들의 임계 전압 시프트들은 ±0.1V 내에 있다. 이들 성능들은 비정질 실리콘 TFT들의 것들과 비슷하다.
우수한 균일성은 여기에서 설명된 (6,5) SWCNT TFT들의 재생 가능성 및 일관성, 뿐만 아니라 단일 키랄성 SWCNT들의 우수한 이점을 보여준다. 약 98%의 1440 단위 디바이스들은 표 1 및 도 7에 도시된 바와 같이, 통계적으로 분석되었다. 나머지 2%이 1440 단위 디바이스들은 그것들의 결함들로 인해 간주되지 않았다. 그것들의 ION/IOFF 비는, 디바이스들 간에 반복 가능성 및 일관성을 도시한 도 3g에 도시된 바와 같이 WC/LC에 대해 플로팅되었다. 전체 ION/IOFF는 10% 미만의 에러 바를 갖고 106 내지 107 사이에 있다. 중요하게도, ION/IOFF 비는, (6,5) SWCNT들의 전자적으로 순수한 반도체성 특징을 추가로 예시하는, 채널 폭(또는 (6,5) SWCNT의 양)에 따라 달라지지 않는다. ION/IOFF 비의 변화는 ±10% 내에 있다.
표 1. 상이한 채널 폭들을 가진 SiNx 상부-게이팅 (6,5) SWCNT TFT들의 평균 임계 전압들.
Figure pct00001
PMOS 디바이스들은, SiNx 층이 p-형 특성들을 제공하는 조건들하에서 증착된다는 점을 제외하고, NMOS 디바이스들에 대해 상기 설명된 것들과 유사한 제작 방법들을 사용하여 준비될 수 있다.
다른 실시예들에서, 하프늄 산화물 막들은 유전체 층으로서 사용될 수 있으며 원자 층 증착, 증발(예로서, 전자 빔 증발), 스퍼터링 등을 갖고 증착될 수 있다. 일 실시예에서, 하프늄 산화물 막들은 225℃ 미만의 온도들에서 원자 층 증착을 사용하여 증착될 수 있다.
(6,5) SWCNT 박막들을 가진 PMOS TFT들은 또한, 전극들로서 Pd를 갖고 보로플로트33 유리 상에서 30nm HfO2 유전체들의 원자 층 증착에 의해, 제작되었다. 디바이스 치수들은 NMOS TFT들의 것들과 동일하다. 50㎛의 채널 폭을 가진 (6,5) SWCNT PMOS TFT의 통상적인 전달 특성들이 도 4a에 도시된다. PMOS 디바이스의 전류(IDS)는 VGate가 1V로부터 -15V로 스위핑되었을 때 <10fA로부터 0.24㎂로 증가되었다. fA 오프 전류 및 ION/IOFF > 108은 p-형 SWCNT TFT들의 최상의 성능을 나타내며, 저온 다결정 실리콘 TFT들보다도 우수하였다. (6,5) SWCNT PMOS TFT의 출력 특성들은 0V로부터 -8V로 VDS를 스위핑하여 도 4b에 보여진다. 하향 굽힘 곡선들은 VGate가 -14V로부터 0V로 내려갈 때 아래로 이동하였다. 포화된 온-전류는 VGate < 8V 하에서 관찰되었다. 전기적 속성들의 캐리어 산란 유도 저하로 인해 하이-κ 유전체들에 의해 변조될 비정질 실리콘, 저온 다결정 실리콘 및 금속 산화물들에 대한 기본적인 문제가 있다는 것은 주의할 가치가 있다. 여기에서 설명된 e-CNT들을 이용한 디바이스들은 하이-κ 유전체 재료들과 함께 사용하기 위한 우수한-성능의 대안적인 디바이스들을 생산하기 위해 사용될 수 있다.
현재 발명의 e-SWCNT들을 사용한 SWCNT 박막 트랜지스터의 낮은 오프-전류 및 높은 ION/IOFF 비는 다른 종래의 반도체성 SWCNT들을 사용한 박막 트랜지스터 디바이스들의 전달 특성들에 비교된다. 도 11은 VDS = 0.1V 하에서 -5V로부터 20V로(우측 IDS는 선형 스케일이며 좌측 IDS는 로그 스케일이다) VGate를 스위핑함으로써 50㎛의 채널 폭을 가진 SiNx 상부-게이팅 Nanointegris 99% 반도체성 SWCNT(IsoNanotubes-S 99% 반도체성) TFT의 통상적인 전달 특성들의 플롯이다. 유사하게, SiNx 유전체들을 가진 상부-게이팅 (6,5) SWCNT TFT들의 출력(B, D, F) 특성들이 결정되었다. 도 12는 50㎛의 채널 폭을 가진 Nanointegris 99% 반도체성 SWCNT(IsoNanotubes-S 99% 반도체성)를 사용하며 0V로부터 5V로 VDS를 스위핑함으로써 하향 굽힘 곡선들을 보여주는 SiNx 상부-게이팅 (6,5) SWCT TFT의 출력 특성들을 도시한다. 현재 e-SWCNT들은 단지 60nA 오프-전류, 약 100의 ION/IOFF 비, 및 70.77 ㎠/Vs의 전자 이동도만을 보여주는, 비교의 '순수한' 반도체 탄소 나노튜브들을 사용하여 SiNx 유전체들을 가진 상부-게이팅 (6,5) SWCNT TFT들보다 상당히 양호한 전달 특성들을 갖는다.
하나 이상의 실시예들에서, 테스트는 상부-게이팅 SiNx를 갖고 제작된 단일-벽 탄소 나노튜브 박막 트랜지스터들이 비정질 실리콘 TFT들의 속성들을 보여주는지를 평가하기 위해 제공된다. 상부-게이팅 SiNx 트랜지스터는 반도체 층으로서 테스트 SWCNT 잉크를 사용함으로써 준비된다. 예로서, 단일-벽 탄소 나노튜브 박막 트랜지스터는 이하에서의 예시적인 섹션에서 제시된 방법을 사용하여 제작될 수 있다. 이들 디바이스들은 SemiProbe PS4L M12 프로브 스테이션 상에서의 Keithley 4200 SCS(또는 다른 비교 가능한 시스템)와 같은, 반도체 특성화 시스템을 사용하여 특성화된다. 디바이스들의 전달 특성들은 ~0.5 V/s의 레이트로 게이트 전압(VG)을 스위핑함으로써 획득된다. 소스-대-드레인 전압들은 안정적인 전압에서 일정하게 유지된다. 디바이스들의 출력 특성들은 그 후 ~0.1 V/s의 레이트로 0에서 5V로 소스-대-드레인 전압을 스위핑함으로써 획득된다. 게이트 전압은 2V의 간격을 갖고 20V로부터 -4V로 일정하게 유지되었다. 오프 전류들 및 ION/IOFF 비는 출력으로부터 결정된다. 낮은 오프 전류들, 예로서 약 fA, 및 높은 ION/IOFF 비, 예로서 >108 ION/IOFF 비를 보여주는 테스트 디바이스들은, 본 발명의 하나 이상의 실시예들에 따라, 상부-게이팅 단일-벽 탄소 나노튜브 박막 트랜지스터들인 것으로 간주된다. 오프 전류들은 10-15 내지 10-12의 범위에 있을 수 있으며 ION/IOFF 비는 106 내지 1012의 범위에 있을 수 있다.
비정질 실리콘 TFT들과 유사한 SiNx 변조된 (6,5) SWCNT TFT들의 성능 특성들을 갖고, 비정질 실리콘 TFT들의 동작 원칙은 (6,5) SWCNT TFT들에 쉽게 적용될 수 있다. 채널이 턴 온되기 전에, 큰 쇼트키 접촉이 낮은 전압 바이어스에서 금속/(6,5) SWCNT/금속과 동일한 채널을 멈춘다. 채널이 턴 온된 후지만 여전히 VT 하에서, 전자는 VG에서의 증가에 비례하여 (6,5) SWCNT 및 유전체들 사이에서 공핍 층을 형성하기 위해 인출되었다. 그러나 대역 굽힘이 증가됨에 따라, 전류는 기하급수적으로 증가하였다(IDS∝expr(vs./Kbit), q는 전자의 전하이고, kB는 볼츠만 상수이고, t는 온도이다). VT가 정의된(VS>VT) 공핍 영역이 완성된 후, 금속/(6,5) SWCNT는 오스뮴 접촉이 되었으며 전류는 인가된 게이트 전압에 따라 선형적으로 증가되었고(
Figure pct00002
,
Figure pct00003
은 단위 A/V2를 가진 상수이고, W는 채널 폭이고, L은 채널 길이이다). 이것은 VGS를 증가시킴으로써 전도성 채널을 형성하기 위해 전도성 대역을 차지하는 추가로 인출된 전자들에 기인한다. 이러한 기본 동작은 HfO2 변조된 PMOS (6,5) SWCNT TFT들에 대해 유사하게 작동한다. 상이하게, 음의 VGS는 홀들이 공급 영역에 들어가게 한다. 공급 영역이 완성된 후(VGS > VT), 과도 홀들은 전도성 채널을 형성하기 위해 원자가 대역을 차지하였다.
하나 이상의 실시예들에서 CMOS가 제공될 수 있다. PMOS 웨이퍼는 NMOS 웨이퍼 상에 장착되었고, 와이어 접합은 도 5a에 도시된 바와 같이, PMOS (6,5) SWCNT TFT의 게이트 전극 및 하나의 드레인/소스 전극을 NMOS (6,5) SWCNT TFT의 것들에 연결하기 위해 사용되었다. 완성된 CMOS 회로는 실온에서 공기 중에 Semiprobe PS4L M12 프로브 스테이션 하에 4200 SCS를 사용하여 특성화되었다. 도 5b에서 인버터 다이어그램에 도시된 바와 같이, 전압 공급기(VDD = 8V)는 PMOS (6,5) SWCNT TFT의 드레인 전극에 인가되었으며 NMOS (6,5) SWCNT TFT의 소스 전극은 접지에 연결되었다. 입력 전압(VIN)이 0.05V의 간격을 갖고 0V로부터 8V로 스위핑될 때, 측정된 출력 전압은 4V 입력 전압에서의 급격한 강하 전에 7.9V에서 높은 채로 있다. 4V 입력 전압 후, 출력 전압은 0.1V에서 매우 낮은 전압인 채로 있다(도 5c). VOUT-VIN 곡선을 구별함으로써, 52만큼 큰 전압 이득이 (6,5) SWCNT CMOS 인버터에 대해 획득되었다(도 5c에서 대시 기호로 된 점 곡선). 탄소 나노튜브 인버터들에 대한 이러한 높은 전압 이득은 디바이스들의 높은 성능에 기인한다(fA 오프-전류 및 >108 ION/IOFF 비). 사용된 포토마스크 설계를 변경함으로써, PMOS 및 NMOS (6,5) SWCNT TFT들은 공통 기판상에 제작되고, 동일 평면(2D) 구성으로, 또는 함께 수직으로 중첩(3D)하여 배열될 수 있다. PMOS 및 NMOS (6,5) SWCNT TFT들 사이에서의 상호 연결들은 면적당 증가하는 함수 및 보다 적은 전력 손실을 갖고 매크로 전자장치 애플리케이션들을 위한 논리 회로들을 형성하기 위해 드릴링을 통해 달성될 수 있다.
PMOS 및 NMOS (6,5) SWCNT TFT들 양쪽 모두의 성능은 극히 낮은 오프 전류의 희생 없이 채널 길이를 짧게 하거나 또는 채널 폭을 넓히거나 또는 SWCNT의 밀도를 증가시킴으로써 증가하는 온-전류에 따라 추가로 개선될 수 있다. 현재 디바이스들의 SEM 이미지들로부터, (6,5) SWCNT 막의 두께는 1nm 아래에 있다. 보다 큰 온 전류는 보다 두꺼운 (6,5) SWCNT 막 > 10mm를 갖고 TFT들에 대해 성취 가능하다. 전자적으로 순수한 반도체성 SWCNT에 대해, 오프 전류는 채널 폭 또는 두께와 같은 SWCNT의 양에 따라 달라지지 않을 것이다. 따라서, 이동도들 및 ION/IOFF 비들 양쪽 모두는 두꺼운 (6,5) SWCNT 막들에 따라 추가로 개선될 것이다. 통계적으로, (6,5) SWCNT 막의 두꺼운 층은, 특히 균일한 전기적 속성들의 단일 키랄성 (6,5) SWCNT를 갖고, 디바이스 변화를 제거할 수 있다. 이것들은 투명한, 가요성 및 착용 가능한 디스플레이들과 같은 최근 생겨난 디스플레이 상업 시장들에 대한 요구들을 충족시키기 위해 TFT 후면들에 대해 비정질 실리콘(>100nm), 저온 다결정 실리콘(50nm), 및 금속 산화물들(50nm)의 대신으로서 (6,5) SWCNT들을 부여한다. 뿐만 아니라, SWCNT 배향 기술들 및 하이-κ 유전체들을 갖고, 매우 높은 온-전류 (6,5) SWCNT TFT는 고속 및 낮은 전력 손실 전자 장치들에 대해 좁은 채널 길이를 갖고 달성될 수 있다. 전자적으로 순수한 (6,5) SWCNT들은 따라서 대규모 전자 애플리케이션들로의 구현을 위해 현실적일 수 있다.
본 발명에 따른 박막 e-SWCNT TFT 디바이스들은 약 5V 이하만큼 낮은 동작 전압들을 가질 수 있다. TFT들은 약 600 mV/decade 이하만큼 낮은 역하 기울기들을 가질 수 있다. 본 발명의 e-SWCNT TFT 디바이스들은 높은 온-상태 전류들, 낮은 동작 전압, 및 높은 온/오프 비들의 우수한 균형을 제공한다. 일 실시예에서, TFT 디바이스는 약 106 이상의 온/오프 비들을 갖고 약 5V 이하의 전압들에서 동작한다. e-SWCNT TFT 용액은 반도체성 CNT 네트워크 TFT들의 제작을 위한 우수한 반도체 재료들이다. 전류 밀도들은 비정질 실리콘 상에서의 유사한 튜브 밀도들에서 달성된 것들과 유사하며, 이것은 e-SWCNT 잉크들 및 관련된 막들이 인쇄 또는 다른 용액-기반 프로세스들에 의해 제작된 TFT들에 대한 우수한 반도체 재료들임을 나타낸다.
실험 세부사항들
재료들:
단일-벽 탄소 나노튜브들 원료 분말은 시간당 1그램의 수율로 보다 적은 촉매를 사용하여 라이스 대학 Mark III 고압 탄소 일산화물 반응기에서 생성되었다.
100mL 비이커에서, 100 SWCNT 원료 분말 및 100mL의 2% 도데실 황산 나트륨(SDS, 99+% 순수) 수용액의 혼합물이 연속적인 물 냉각 하에 20시간 동안 0.5-인치 Ti 평면 팁을 구비한 초음파 프로세서(Cole Parmer, 20W)를 사용하여 1mg/mL로 분산되었다. 잔여 촉매, 대형 나노튜브 번들들 및 다른 불순물들은 TLS-55 회전자를 구비한 Beckman TL-100 초원심 분리기를 사용하여 초원심 분리를 통해 제거되었다. 상청액의 최상부 90%는 겔 크로마토그래피에 대한 개시 용액으로서 수집되었다.
SWNT들의 겔 크로마토그래피 정제는 문헌.7에서 유사한 프로토콜을 따르는 알릴 덱스트란-기반 겔 비드들로 패킹된 인하우스 패킹 컬럼들을 사용하여 수행되었다. 간단히, 20mL의 상청액 SWCNT 용액은 6mL 겔로 패킹된 컬럼으로 로딩되었다. 흡수되지 않은 SWNT들은 2% SDS 용액으로 씻겨졌으며 컬럼 상에서의 흡수된 SWCNT들은 5% SDS 용액을 사용하여 용출되었다. 흡수되지 않은 SWCNT들은 그 후 컬럼으로 로딩되었으며 4회 동안 동일한 방식으로 용출되었다. 그 후 용출로부터의 (6,5) 풍부 부분들은 그 후 구배 SDS 농도들을 사용하여 겔 크로마토그래피를 4 내지 6회 반복함으로써 미세 정제를 겪었다. 거의 약 50mL의 순수한 (6,5) SWCNT 보라색 용액이 1일 내에 6㎍/mL의 농도에서 수집되었다.
2% SDS 분산 (6,5) SWCNT 용액(15mL, 6㎍/mL)은 5% 콜산 나트륨(SC) 분산 (6,5) SWCNT 용액(6mL, 15㎍/mL)으로 변환되었다.
디바이스 제작:
보로플로트 33 유리(직경: 100mm, 두께: 500㎛), 실리콘 웨이퍼(SiO2 두께: 500nm) 및 석영을 포함한 기판들은 15분 동안 UV 오존 세정기(Jelight 모델 42)를 갖고 처리되었다. 폴리(l-라이신) 수용액(0.1 중량%)이 기판들을 통해 흐른 후, 기판들은 정제수를 갖고 광범위하게 세척되었다. 기판은 블로우 건조되었으며 그것을 통한 5% SC 분산 (6,5) SWCNT 용액(15㎍/mL) 흐름을 추가로 갖는다. 그 후 기판은 10분 동안 110℃에서 핫플레이트 상에 경화되었으며 정제수로 광범위하게 세척하는 것으로 이어진다. 기판들은 블로우 건조되고 2시간 동안 200℃로 진공 오븐에서 어닐링되었다. 따라서, 깨끗한 (6,5) SWCNT는 기판들에 균일하게 코팅되었다. 기판들의 크기는 Gen10 제조 라인 동안 대각선으로 120인치만큼 클 수 있다.
드레인/소스 전극들은 AZ2020 포토 레지스턴스 겔을 사용하여 포토리소그래프로 패터닝되었다. 그 후 10nm Cr(0.5 A/s 레이트, 16% 전력) 및 40nm(3A/s 레이트, 22% 전력)가 슬론 이-빔(Sloan E-Beam)을 사용하여 순차적으로 증착되며, 아세톤을 사용하여 리프트-오프되었다. Pd 전극들에 대해, 40nm Pd(3A/s 레이트, 22% 전력)가 슬론 이-빔을 사용하여 증착되며, 아세톤을 사용하여 리프트-오프되었다.
(6,5) SWCNT 박막은 AZ 5214 포토 레지스턴스 겔을 사용하여 포토리소그래피로 패터닝되었다. 패터닝되지 않은 (6,5) SWCNT 박막은 옥스포드 RIE를 사용하여 O2 플라즈마(100sccm 흐름, 100W)로 에칭되었으며, 그 후 패터닝된 포토 레지스턴스들은 즉시 아세톤을 사용하여 벗겨졌다. 170nm SiNx는 플라즈마 강화 화학적 기상 증착(225℃, N2 100sccm, He 400sccm, NH3 10sccm, SiH4 5.3sccm)을 갖고 증착되었다. 30nm HfO2는 원자 층 증착으로 증착되었다(200℃에서 CH3-TEMAH-200-H2O, 0.1 nm/cycle 레이트).
게이트 전극들은 AZ2020 포토 레지스턴스 겔을 사용하여 포토리소그래피로 패터닝되었다. 그 후 10nm Cr(0.5 A/s 레이트, 16% 전력) 및 90nm(3A/s 레이트, 22% 전력)은 슬론 이-빔을 사용하여 순차적으로 증착되며, 아세톤을 사용하여 리프트-오프되었다. Pd 전극들에 대해, 90nm Pd(x3A/s 레이트, 22% 전력)가 슬론 이-빔을 사용하여 증착되며, 아세톤을 사용하여 리프트-오프되었다.
드레인/소스 패드들은 AZ 5214 포토 레지스턴스 겔을 사용하여 포토리소그래피를 갖고 개방되었다. 드레인/소스 패드들 위에 있는 패터닝된 SiNx 또는 HfO2는 옥스포드 RIE(3sccm O2, 30sccm CHF3)를 사용하여 건식 에칭되었다.
금 전극들은 자일렌(40 중량%)에서 4nm 금 나노입자를 사용하여 에어로졸 제트 인쇄되며 30분 동안 >200℃에서 경화되었다. 은 페이스트(SPI Chem ERL 4221 에폭시 가소제)는 기판들 상에서 구리 와이어(직경이 0.5mm)를 접합하기 위해 사용되었다.
측정들:
(6,5) SWCNT 보라식 용액의 Vis-NIR 흡수, NIR 형광 방출(532nm로 여기된) 및 라만 분광기(532nm로 여기됨)는 NS3 나노분광기 상에서 측정되었다. (6,5) SWCNT 박막의 SEM 이미지는 스탠포드 노바 NanoSEM을 갖고 이미징되었다. 쇼트키 다이오드들, NMOS 및 PMOS TFT들 및 CMOS 인버터의 전류-바이어스 곡선들, 전달 특성들, 출력 특성들 및 전압 출력 특성은 SemiProbe PS4L M12 프로브 스테이션에서 Keithley 4200 SCS를 갖고 측정되었다. 디바이스들의 전달 특성들은 ~0.5 V/s의 레이트로 게이트 전압(VG)을 스위핑함으로써 획득되었다. 소스-대-드레인 전압은 안정적인 전압에서 일정하게 유지되었다. 디바이스들의 출력 특성들은 ~0.1 V/s의 레이트로 0에서 5V까지 소스-대-드레인 전압을 스위핑함으로써 획득되었다. 게이트 전압은 2V의 간격을 갖고 20v 210으로부터 -4V로 일정하게 유지되었다. 구리 와이어(직경이 0.5mm) 접합된 쇼트키 다이오드들의 전류-바이어스 곡선들은 Atalas DCA Pro 분석기/PEAK 기구들로부터의 곡선 트레이서를 갖고 테스트되었다.
종래의 반도체 제작 프로세스들을 사용한 E- CNT 박막 트랜지스터들의 준비
하부-게이팅 e-SWCNT TFT들의 제조 시 사용된 제작 단계들이 설명된다. 프로세스는 e-SWCNT TFT들이 종래의 TFT 제작 프로세스들로 쉽게 통합될 수 있음을 보여준다.
e-SWCNT TFT의 제작은 도 13a 내지 도 13d에 도시된다. 도 13a는 금속 게이트의 증착 및 정의를 도시한다(M1). 도 13b는 SiN 게이트 유전체, e-SWCNT들의 반도체성 층, 및 SiN 에치-정지 층의 순차적인 증착을 도시한다. SiN 에치 정지 층은 SiN 에치 정지 패드를 형성하기 위해 에치 백된다(M2). 프로세스는, SWCNT 박막 층이 대신에 사용된다는 점을 제외하고, 종래의 a-Si:H TFT에 대한 것과 유사하다. SWCNT 층은 종래의 반도체 제작 라인으로 쉽게 통합 가능한 스핀 코팅 또는 다른 액체 증착 방법을 사용하여 내려 놓아질 수 있다. 다음으로, 도 13c에 도시된 바와 같이, n+ 전도성 층이 증착되며 TFT 아일랜드가 정의된다(M3). 도 13d에서, 금속 층은 소스 및 드레인 금속 접촉들을 형성하기 위해 증착되고 정의되고, n+ 전도성 재료는 SiN 에칭 정지를 노출시키기 위해 제거되며(M4), 최종 패시베이션 층이 증착되고 접촉 윈도우 개구가 소스, 드레인 및 게이트 금속 접촉들에 대해 형성된다(M5).
에치-정지 프로세스에서, 접촉 윈도우는 SiN 에치 정지 패드로 에치 백함으로써 형성된다. 도 14는 최종 디바이스 아키텍처를 만들 때 사용된 e-SWCNT TFT 및 에치-정지 프로세스의 프로세싱 모듈들의 단면도를 도시한다.
대안적인 프로세스는 백 채널 에칭(BCE) 프로세싱을 사용하여 e-SWCNT TFT의 형성을 포함한다. 도 15에 도시된 바와 같이, 접촉 윈도우는 기저 SWCNT 층으로 에치 백함으로써 형성된다. 도 15는 최종 디바이스 아키텍처를 만들 때 사용된 e-SWCNT TFT 및 백 채널 에칭(BCE) 프로세싱 모듈들의 단면도를 도시한다. 프로세스 흐름은 기존의 반도체 제작 프로세스들로 쉽게 통합될 수 있다.
e-CNT 잉크들 및 e-CNT 박막들은, 기존의 제작 방법들의 최소 수정을 갖고, 종래의 디바이스들에서 사용될 수 있다. 상부-게이팅 및 하부-게이팅 단일 키랄성 SWCNT 박막 트랜지스터들(TFT들) 양쪽 모두의 성능들은 일관적이며 재생 가능하고, 광학적으로 순수한 반도체성 SWCNT들 상에 구성된 것들과 현저하게 상이하다. e-SWCNT의 안정되고 변함없는 디바이스 성능들은 그럴듯하게 그것들의 균일한 직경 및 키랄성 덕분일 수 있다. 종래의 비정질 실리콘 TFT 제작과 호환 가능한 TFT 유사 제작 프로세스들 및 SiNx 상부-게이팅 및 하부 게이팅 e-SWCNT TFT들의 성능 특성들은 기존의 비정질 Si 제조 라인들에서 고성능 SWCNT TFT 후면들을 생산하는 실현 가능성을 보여준다. E-SWCNT는 초고속 전자장치들에서 사용된 하이 κ 유전체들과 호환 가능하여, 전자적으로 순수한 단일 키랄성 반도체성 SWCNT 잉크를 대규모 전자 장치들에서의 애플리케이션들에 대해 현실적이게 한다.
개시된 주제는 앞서 말한 대표적인 실시예들에서 설명되고 예시되었지만, 본 개시는 단지 예로서 이루어졌으며, 개시된 주제의 구현의 세부사항들에서의 다수의 변화들은, 이어지는 청구항들에 의해서만 제한되는, 개시된 주제의 사상 및 범위로부터 벗어나지 않고 이루어질 수 있다는 것이 이해된다.
여기에서 달리 정의되고, 사용되거나, 또는 특성화되지 않는다면, 여기에서 사용되는 용어들(기술적 및 과학적 용어들을 포함한)은 관련 기술의 맥락에서 그것들의 수용된 의미와 일치하는 의미를 갖는 것으로 해석될 것이며 여기에서 명확하게 그렇게 정의되지 않는다면 이상화되거나 또는 과도하게 공식적인 의미로 해석되지 않지 않을 것이다. 예를 들면, 특정한 조성이 참조되면, 현실적이며 불완전한 현실들이 적용할 수 있으므로, 조성은 대체로, 완전하지 않지만 순수하고; 예로서, 적어도 미량의 불순물들(예로서, 1 또는 2% 미만에서)의 잠재적인 존재는 설명의 범위 내에 있는 것으로 이해될 수 있으며; 마찬가지로, 특정한 형태가 참조된다면, 형태는, 예로서 제조 공차들로 인해, 이상적인 형태들로부터 불완전한 변화들을 포함하도록 의도된다. 여기에서 표현된 퍼센티지들 또는 농도들은 중량으로 또는 볼륨으로 표현할 수 있다.
용어들(제 1, 제 2, 제 3 등)은 여기에서 다양한 요소들을 설명하기 위해 사용될 수 있지만, 이들 요소들은 이들 용어들에 의해 제한되지 않는다. 이들 용어들은 간단히 하나의 요소를 다른 것으로부터 구별하기 위해 사용된다. 따라서, 이하에서 논의된, 제 1 요소는 대표적인 실시예들의 교시들로부터 벗어나지 않고 제 2 요소로 칭하여질 수 있다. "위", "아래", "좌측", "우측", "전방", "뒤" 등과 같은, 공간적으로 상대적인 용어들은 도면들에 예시된 바와 같이, 하나의 요소 대 또 다른 요소의 관계를 설명하기 위해 설명의 용이함을 위해 사용될 수 있다. 공간적으로 상대적인 용어들, 뿐만 아니라 예시된 구성들은 여기에서 설명되고 도면들에 묘사된 배향들 외에 동작 또는 사용 중인 장치의 상이한 배향들을 포함하도록 의도된다는 것이 이해될 것이다. 예를 들면, 도면들에서 장치가 뒤집히면, 다른 요소들 또는 피처들 "아래" 또는 "밑에"로서 설명된 요소들은 그 후 다른 요소들 또는 피처들 "위"로 배향될 것이다. 따라서, 대표적인 용어("위")는 위 및 아래의 배향 양쪽 모두를 포함할 수 있다. 장치는 그 외 배향될 수 있으며(예로서, 90도 회전 또는 다른 배향들에서) 여기에서 사용된 공간적으로 상대적인 디스크립터들은 그에 따라 해석된다. 더 나아가, 본 개시에서, 요소가 또 다른 요소 "상에", "에 연결된", "에 결합된", "과 접촉하여" 등인 것으로 참조될 때, 그것은 다른 요소 상에 바로 있고, 그것에 연결되고, 그것에 결합되거나 또는 그것과 접촉할 수 있거나 또는 매개 요소들이 달리 특정되지 않는다면 존재할 수 있다.
여기에서 사용된 전문 용어는 특정한 실시예들을 설명할 목적이며 대표적인 실시예들을 제한하도록 의도되지 않는다. 여기에서 사용된 바와 같이, "a" 및 "an"과 같은, 단수형 형태들은, 맥락이 달리 나타내지 않는다면, 또한 복수형 형태들을 포함하도록 의도된다.
단계들의 특정한 시퀀스가 설명의 목적들을 위해 도시되고 설명되었지만, 시퀀스는 특정한 점들에서 변경될 수 있거나, 또는 원하는 구성을 계속해서 획득하면서 단계들이 조합될 수 있다는 것이 이해될 것이다. 부가적으로, 개시된 실시예 및 청구된 대로의 본 발명에 대한 수정들이 가능하며 이러한 개시된 발명의 범위 내에 있다.
이와 같이, 이 기술분야의 숙련자들은, 본 개시가 기초하는 개념이, 개시된 주제의 여러 목적들을 실행하기 위한 다른 구조들, 방법들, 및 시스템들의 설계를 위한 기초로서 쉽게 이용될 수 있다는 것을 이해할 것이다. 그러므로, 청구항들은 그것들이 개시된 주제의 사상 및 범위로부터 벗어나지 않는 한 이러한 같은 구성들을 포함하는 것으로 간주된다는 것이 중요하다.

Claims (70)

  1. 전자적으로 순수한 탄소 나노튜브 잉크에 있어서,
    액체에 부유된 단일-벽 반도체성 탄소 나노튜브들의 모집단으로서, 상기 잉크는 근본적으로 금속성 불순물들이 없으며 금속/탄소 나노튜브 네트워크/금속 이중 다이오드에서 탄소 나노튜브 네트워크로서 통합될 때, 비선형 전류-바이어스 곡선이 0.01V로부터 5V까지의 전위의 인가시 획득된다고 특징지워지는, 상기 단일-벽 반도체성 탄소 나노튜브들의 모집단을 포함하는, 전자적으로 순수한 탄소 나노튜브 잉크.
  2. 제 1 항에 있어서,
    99.9% 이상의 상기 탄소 나노튜브들은 반도체성인, 전자적으로 순수한 탄소 나노튜브 잉크.
  3. 제 1 항에 있어서,
    99.99% 이상의 상기 탄소 나노튜브들은 반도체성인, 전자적으로 순수한 탄소 나노튜브 잉크.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브들은 (6,1), (5,3), (7,0), (6,2), (5,4), (8,0), (7,2), (8,1), (6,4), (7,3), (6,5), (9,1), (8,3), (10,0), (9,2), (7,5), (8,4), (11,0), (12,2), (7,6), (9,4), (11,1), (10,3), (8,6), (9,5), (12,1), (11,3), (8,7), (13,0), (12,2), (10,5), (11,4), (9,7), (10,6), (13,2), (12,4), (14,1), (9,8), (13,3), (18,4), (20,2)로부터 선택된 하나 이상의 키랄성들을 포함하는, 전자적으로 순수한 탄소 나노튜브 잉크.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 단일 키랄성인, 전자적으로 순수한 탄소 나노튜브 잉크.
  6. 제 4 항에 있어서,
    상기 탄소 나노튜브들은 (6,5) 단일-벽 탄소 나노튜브인, 전자적으로 순수한 탄소 나노튜브 잉크.
  7. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 0.69 내지 0.71nm의 단일 튜브 직경 및 500nm 내지 10㎛의 길이인, 전자적으로 순수한 탄소 나노튜브 잉크.
  8. 제 1 항에 있어서,
    상기 액체는 정제수를 포함하는, 전자적으로 순수한 탄소 나노튜브 잉크.
  9. 제 1 항 또는 제 8 항에 있어서,
    상기 잉크는 수용성 계면활성제들(water soluble surfactants)을 포함하는, 전자적으로 순수한 탄소 나노튜브 잉크.
  10. 제 9 항에 있어서,
    상기 수용성 계면활성제들은 도데실 황산 나트륨, 도데실벤젠 황산나트륨, 콜산 나트륨, 디옥시콜레이트 나트륨의 그룹으로부터 선택되는, 전자적으로 순수한 탄소 나노튜브 잉크.
  11. 전자적으로 순수한 탄소 나노튜브 박막에 있어서,
    근본적으로 금속성 불순물들 및 유기 재료가 없는 단일-벽 반도체성 탄소 나노튜브들의 모집단으로서, 금속/탄소 나노튜브 네트워크/금속 이중 다이오드에서 탄소 나노튜브 네트워크로서 통합될 때, 비선형 전류-바이어스 곡선이 0.01V로부터 5V까지의 전위의 인가시 획득된다고 특징지워지는, 상기 단일-벽 반도체성 탄소 나노튜브들의 모집단을 포함하는, 전자적으로 순수한 탄소 나노튜브 박막.
  12. 제 11 항에 있어서,
    99.9% 이상의 상기 탄소 나노튜브들은 반도체성인, 전자적으로 순수한 탄소 나노튜브 박막.
  13. 제 11 항에 있어서,
    99.99% 이상의 상기 탄소 나노튜브들은 반도체성인, 전자적으로 순수한 탄소 나노튜브 박막.
  14. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브들은 (6,1), (5,3), (7,0), (6,2), (5,4), (8,0), (7,2), (8,1), (6,4), (7,3), (6,5), (9,1), (8,3), (10,0), (9,2), (7,5), (8,4), (11,0), (12,2), (7,6), (9,4), (11,1), (10,3), (8,6), (9,5), (12,1), (11,3), (8,7), (13,0), (12,2), (10,5), (11,4), (9,7), (10,6), (13,2), (12,4), (14,1), (9,8), (13,3), (18,4), (20,2)로부터 선택된 하나 이상의 키랄성들을 포함하는, 전자적으로 순수한 탄소 나노튜브 박막.
  15. 제 14 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 단일 키랄성인, 전자적으로 순수한 탄소 나노튜브 박막.
  16. 제 14 항에 있어서,
    상기 탄소 나노튜브들은 (6,5) 단일-벽 탄소 나노튜브인, 전자적으로 순수한 탄소 나노튜브 박막.
  17. 제 11 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 0.69 내지 0.71nm의 단일 튜브 직경 및 500nm 내지 5㎛의 길이인, 전자적으로 순수한 탄소 나노튜브 박막.
  18. 제 11 항 또는 제 16 항에 있어서,
    상기 탄소 나노튜브 밀도는 ㎛2당 1 내지 1000 나노튜브들의 범위에 있는, 전자적으로 순수한 탄소 나노튜브 박막.
  19. 전자적으로 순수한 탄소 나노튜브 잉크를 식별하는 방법에 있어서,
    관심 있는 나노튜브 잉크를 제공하는 단계;
    관심 있는 상기 탄소 나노튜브 잉크를 사용하여, 금속 전극/탄소 나노튜브 네트워크/금속 전극 이중 다이오드를 준비하는 단계;
    상기 다이오드의 금속 전극들에 걸쳐 0.01V 내지 5V의 전압을 인가하는 단계; 및
    전류-바이어스 곡선을 생성하는 단계로서, 비-선형 곡선은 전자적으로 순수한 반도체성 탄소 나노튜브 잉크의 표시인, 상기 생성 단계를 포함하는, 전자적으로 순수한 탄소 나노튜브 잉크를 식별하는 방법.
  20. 제 19 항에 있어서,
    상기 비선형 곡선은 멱-법칙 거동(power-law behavior)을 보이는, 전자적으로 순수한 탄소 나노튜브 잉크를 식별하는 방법.
  21. 제 19 항에 있어서,
    곡선은 선형 회귀 분석에서의 상관 계수가 0.90 미만일 때 비선형인 것으로 간주되는, 전자적으로 순수한 탄소 나노튜브 잉크를 식별하는 방법.
  22. 제 19 항에 있어서,
    곡선은 선형 회귀 분석에서의 상기 상관 계수가 0.80 미만일 때 비선형인 것으로 간주되는, 전자적으로 순수한 탄소 나노튜브 잉크를 식별하는 방법.
  23. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 전극들은 Au, Cr, Ag, Ti, Cu, Al, Mo, Pd, Pt, Sc, 및/또는 그들의 조합으로부터 선택된 금속들로부터 준비되는, 전자적으로 순수한 탄소 나노튜브 잉크를 식별하는 방법.
  24. 제 19 항 내지 제 22 항 중 어느 한 항에 있어서,
    상기 전극들은 5nm 내지 >1mm의 범위에서의 채널 길이 및 5nm 내지 >1mm의 범위에서의 채널 폭을 정의하는, 전자적으로 순수한 탄소 나노튜브 잉크를 식별하는 방법.
  25. 전자적으로 순수한 탄소 나노튜브 박막을 만드는 방법에 있어서,
    오존에 의해 기판을 처리하며, 폴리(l-라이신)으로 코팅하는 단계; 및
    상기 온 폴리(l-라이신) 처리 기판상에 제 1 항의 상기 전자적으로 순수한 반도체성 탄소 나노튜브 잉크를 도포하는 단계를 포함하는, 전자적으로 순수한 탄소 나노튜브 박막을 만드는 방법.
  26. 탄소 나노튜브 박막 트랜지스터에 있어서,
    제 11 항에 따른 전자적으로 순수한 반도체성 탄소 나노튜브 박막;
    상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들;
    절연 게이트 유전체 층; 및
    전도성 게이트 전극을 포함하며,
    상기 탄소 나노튜브 박막 트랜지스터는 상기 게이트 전압이 0.1V 드레인-소스 바이어스 하에서 그것의 오프로부터 온 상태로 스위핑할 때 상기 전류가 <10-12 A/㎛ 폭으로부터 적어도 10-7 A/㎛로 증가하는 특성들을 보여준다고 특징지워지는, 탄소 나노튜브 박막 트랜지스터.
  27. 제 26 항에 있어서,
    상기 트랜지스터는 n-형인, 탄소 나노튜브 박막 트랜지스터.
  28. 제 26 항에 있어서,
    상기 트랜지스터는 p-형인, 탄소 나노튜브 박막 트랜지스터.
  29. 제 26 항에 있어서,
    상기 게이트 유전체 층은 비정질 실리콘 질화물을 포함하는, 탄소 나노튜브 박막 트랜지스터.
  30. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    VDS = 0.1V 하에서, 상기 IDS는 0.1 A/microns 폭보다 크다고 특징지워지는, 탄소 나노튜브 박막 트랜지스터.
  31. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    VDS = 10V 하에서, IDS > 30 ㎂/micron 폭이라고 특징지워지는, 탄소 나노튜브 박막 트랜지스터.
  32. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    전자 이동도는 0.5 ㎠/Vs 이상인, 탄소 나노튜브 박막 트랜지스터.
  33. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 박막 트랜지스터는 1시간 동안 10V 응력 후 0.1V 미만의 게이트 임계치 변위를 보여주는, 탄소 나노튜브 박막 트랜지스터.
  34. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    VDS = 0.1V 하에서, ION/IOFF 비는 >107이라고 특징지워지는, 탄소 나노튜브 박막 트랜지스터.
  35. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    VDS = 0.1V 하에서, ION/IOFF 비는 106 내지 1012의 범위에 있다고 특징지워지는, 탄소 나노튜브 박막 트랜지스터.
  36. 제 26 항 내지 제 35 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상부 게이트 전극인, 탄소 나노튜브 박막 트랜지스터.
  37. 제 26 항 내지 제 36 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 하부 게이트 전극인, 탄소 나노튜브 박막 트랜지스터.
  38. 제 26 항 내지 제 37 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 에치-정지를 사용하여 준비되는, 탄소 나노튜브 박막 트랜지스터.
  39. 제 26 항 내지 제 38 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 백 채널 에칭 프로세스를 사용하여 준비되는, 탄소 나노튜브 박막 트랜지스터.
  40. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브 밀도는 ㎛2당 1 내지 1000 나노튜브들의 범위에 있는, 탄소 나노튜브 박막 트랜지스터.
  41. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 박막 트랜지스터는 공기 안정적인, 탄소 나노튜브 박막 트랜지스터.
  42. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브 박막 트랜지스터들은 범위가 5nm 내지 1mm 이상에 이르는 채널 길이들을 갖는, 탄소 나노튜브 박막 트랜지스터.
  43. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브 박막 트랜지스터들은 범위가 5nm 내지 1mm에 이르는 채널 폭들을 갖는, 탄소 나노튜브 박막 트랜지스터.
  44. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 전자적으로 순수한 반도체성 탄소 나노튜브는 단일-벽 탄소 나노튜브들인, 탄소 나노튜브 박막 트랜지스터.
  45. 제 44 항에 있어서,
    상기 탄소 나노튜브들은 (6,1), (5,3), (7,0), (6,2), (5,4), (8,0), (7,2), (8,1), (6,4), (7,3), (6,5), (9,1), (8,3), (10,0), (9,2), (7,5), (8,4), (11,0), (12,2), (7,6), (9,4), (11,1), (10,3), (8,6), (9,5), (12,1), (11,3), (8,7), (13,0), (12,2), (10,5), (11,4), (9,7), (10,6), (13,2), (12,4), (14,1), (9,8), (13,3), (18,4), (20,2)로부터 선택된 하나 이상의 키랄성들을 포함하는, 탄소 나노튜브 박막 트랜지스터.
  46. 제 45 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 단일 키랄성인, 탄소 나노튜브 박막 트랜지스터.
  47. 제 45 항에 있어서,
    상기 탄소 나노튜브들은 (6,5) 단일-벽 탄소 나노튜브인, 탄소 나노튜브 박막 트랜지스터.
  48. 제 26 항 내지 제 29 항 중 어느 한 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 단일 튜브 차원인, 탄소 나노튜브 박막 트랜지스터.
  49. 탄소 나노튜브 박막 트랜지스터에 있어서,
    제 11 항에 따른 전자적으로 순수한 반도체성 탄소 나노튜브 박막;
    상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들;
    절연 게이트 유전체 층;
    전도성 게이트 전극을 포함하며,
    상기 탄소 나노튜브 박막 트랜지스터는 상기 게이트 전압이 1V 드레인-소스 바이어스에서 그것의 오프로부터 온 상태로 스위핑할 때 IDS가 <10-12 A/㎛ 폭으로부터 적어도 10-7 A/㎛ 폭으로 증가하는 특성들을 보여준다는 점에서 특성화되는, 탄소 나노튜브 박막 트랜지스터.
  50. 제 49 항에 있어서,
    상기 트랜지스터는 n-형인, 탄소 나노튜브 박막 트랜지스터.
  51. 제 49 항에 있어서,
    상기 트랜지스터는 p-형인, 탄소 나노튜브 박막 트랜지스터.
  52. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 p-형 탄소 나노튜브 박막 트랜지스터들은 p-형 전달 특성들을 보여주며, VDS = 1V 하에서, IDS는 1fA 미만으로부터 0.1 ㎂로 증가한다는 점에서 특성화되는, 탄소 나노튜브 박막 트랜지스터.
  53. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브 밀도는 ㎛2당 1 내지 1000 나노튜브들의 범위에 있는, 탄소 나노튜브 박막 트랜지스터.
  54. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    VDS = 1V 하에서, ION/IOFF 비는 >108이라는 점에서 특성화되는, 탄소 나노튜브 박막 트랜지스터.
  55. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    VDS = 1V 하에서, ION/IOFF 비는 106 내지 1012의 범위에 있다는 점에서 특성화되는, 탄소 나노튜브 박막 트랜지스터.
  56. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 박막 트랜지스터는 공기 안정적인, 탄소 나노튜브 박막 트랜지스터.
  57. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 p-형 탄소 나노튜브 박막 트랜지스터들은 범위가 35nm 내지 1mm 이상에 이르는 채널 길이들을 갖는, 탄소 나노튜브 박막 트랜지스터.
  58. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 p-형 탄소 나노튜브 박막 트랜지스터들은 범위가 5nm 내지 1mm에 이르는 채널 폭들을 갖는, 탄소 나노튜브 박막 트랜지스터.
  59. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브들은 (6,1), (5,3), (7,0), (6,2), (5,4), (8,0), (7,2), (8,1), (6,4), (7,3), (6,5), (9,1), (8,3), (10,0), (9,2), (7,5), (8,4), (11,0), (12,2), (7,6), (9,4), (11,1), (10,3), (8,6), (9,5), (12,1), (11,3), (8,7), (13,0), (12,2), (10,5), (11,4), (9,7), (10,6), (13,2), (12,4), (14,1), (9,8), (13,3), (18,4), (20,2)로부터 선택된 하나 이상의 키랄성들을 포함하는, 탄소 나노튜브 박막 트랜지스터.
  60. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 단일 키랄성인, 탄소 나노튜브 박막 트랜지스터.
  61. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 탄소 나노튜브들은 (6,5) 단일-벽 탄소 나노튜브인, 탄소 나노튜브 박막 트랜지스터.
  62. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 반도체성 탄소 나노튜브들은 단일 튜브 차원인, 탄소 나노튜브 박막 트랜지스터.
  63. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 상부 게이트 전극인, 탄소 나노튜브 박막 트랜지스터.
  64. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 게이트 전극은 하부 게이트 전극인, 탄소 나노튜브 박막 트랜지스터.
  65. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 에치-정지를 사용하여 준비되는, 탄소 나노튜브 박막 트랜지스터.
  66. 제 49 항 내지 제 51 항 중 어느 한 항에 있어서,
    상기 트랜지스터는 백 채널 에칭 프로세스를 사용하여 준비되는, 탄소 나노튜브 박막 트랜지스터.
  67. 탄소 나노튜브 박막 트랜지스터에 있어서,
    99.9% 이상의 상기 탄소 나노튜브들이 반도체성인 전자적으로 순수한 반도체성 탄소 나노튜브 박막;
    상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들;
    절연 게이트 유전체 층; 및
    전도성 게이트 전극을 포함하며,
    VDS = 0.1V 하에서, ION/IOFF 비는 >107이라는 점에서 특성화되는, 탄소 나노튜브 박막 트랜지스터.
  68. 제 67 항에 있어서,
    상기 ION/IOFF 비는 VDS = 0.1V 하에서 >108이라는 점에서 특성화되는, 탄소 나노튜브 박막 트랜지스터.
  69. 탄소 나노튜브 박막 트랜지스터에 있어서,
    99.9% 이상의 상기 탄소 나노튜브들이 반도체성인 전자적으로 순수한 반도체성 탄소 나노튜브 박막;
    상기 탄소 나노튜브 박막과 전기 접촉하는 드레인/소스 전도성 전극들;
    절연 게이트 유전체 층;
    전도성 게이트 전극을 포함하며,
    상기 ION/IOFF 비는 VDS = 1V 하에서 >107이라고 특징지워지는, 탄소 나노튜브 박막 트랜지스터.
  70. 제 69 항에 있어서,
    상기 ION/IOFF 비는 VDS = 1V 하에서 >108이라고 특징지워지는, 탄소 나노튜브 박막 트랜지스터.
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