KR20180085521A - 이미지 센서 및 그 제조방법 - Google Patents
이미지 센서 및 그 제조방법 Download PDFInfo
- Publication number
- KR20180085521A KR20180085521A KR1020170009151A KR20170009151A KR20180085521A KR 20180085521 A KR20180085521 A KR 20180085521A KR 1020170009151 A KR1020170009151 A KR 1020170009151A KR 20170009151 A KR20170009151 A KR 20170009151A KR 20180085521 A KR20180085521 A KR 20180085521A
- Authority
- KR
- South Korea
- Prior art keywords
- region
- substrate
- photoelectric conversion
- film
- conversion element
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 76
- 239000000758 substrate Substances 0.000 claims abstract description 162
- 238000006243 chemical reaction Methods 0.000 claims abstract description 118
- 239000012535 impurity Substances 0.000 claims description 138
- 239000013078 crystal Substances 0.000 claims description 136
- 238000012546 transfer Methods 0.000 claims description 114
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 61
- 229910052710 silicon Inorganic materials 0.000 claims description 61
- 239000010703 silicon Substances 0.000 claims description 61
- 230000008569 process Effects 0.000 claims description 47
- 238000000137 annealing Methods 0.000 claims description 33
- 239000007787 solid Substances 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 230000005540 biological transmission Effects 0.000 abstract description 21
- 239000010410 layer Substances 0.000 description 51
- 230000007547 defect Effects 0.000 description 20
- 239000000463 material Substances 0.000 description 19
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 19
- 238000002955 isolation Methods 0.000 description 12
- 230000010354 integration Effects 0.000 description 11
- 238000004519 manufacturing process Methods 0.000 description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 239000004065 semiconductor Substances 0.000 description 9
- 150000004767 nitrides Chemical class 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 230000004044 response Effects 0.000 description 7
- 238000000926 separation method Methods 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 230000003287 optical effect Effects 0.000 description 6
- 238000005070 sampling Methods 0.000 description 6
- 230000002596 correlated effect Effects 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 230000001276 controlling effect Effects 0.000 description 4
- 230000000875 corresponding effect Effects 0.000 description 4
- 238000005137 deposition process Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000007667 floating Methods 0.000 description 4
- 239000007769 metal material Substances 0.000 description 4
- 229910052698 phosphorus Inorganic materials 0.000 description 4
- 239000011574 phosphorus Substances 0.000 description 4
- 238000012545 processing Methods 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003672 processing method Methods 0.000 description 2
- 230000006798 recombination Effects 0.000 description 2
- 238000005215 recombination Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
- H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
- H01L27/14616—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor characterised by the channel of the transistor, e.g. channel having a doping gradient
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02656—Special treatments
- H01L21/02664—Aftertreatments
- H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14643—Photodiode arrays; MOS imagers
- H01L27/14645—Colour imagers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14665—Imagers using a photoconductor layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14689—MOS based technologies
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14683—Processes or apparatus peculiar to the manufacture or treatment of these devices or parts thereof
- H01L27/14698—Post-treatment for the devices, e.g. annealing, impurity-gettering, shor-circuit elimination, recrystallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/1462—Coatings
- H01L27/14621—Colour filter arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/14601—Structural or functional details thereof
- H01L27/14625—Optical elements or arrangements associated with the device
- H01L27/14627—Microlenses
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Electromagnetism (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Manufacturing & Machinery (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
본 기술은 이미지 센서에 관한 것으로, 실시예에 따른 이미지 센서는 광전변환소자를 포함하는 기판; 상기 광전변환소자 상에 형성된 전송게이트; 및 상기 전송게이트에 의해 제어되는 채널막을 포함하고, 상기 채널막은 광전변환소자에 접하는 제1영역 및 상기 광전변환소자로부터 이격된 제2영역을 포함하고, 상기 제1영역과 상기 제2영역은 서로 다른 결정상태를 가질 수 있다.
Description
본 발명은 반도체 장치 제조 기술에 관한 것으로, 보다 구체적으로는 이미지 센서 및 그 제조방법에 관한 것이다.
이미지 센서(image sensor)는 광학 영상을 전기 신호로 변환시키는 소자이다. 최근 들어, 컴퓨터 산업과 통신 산업의 발달에 따라 디지털 카메라, 캠코더, PCS(Personal Communication System), 게임 기기, 경비용 카메라, 의료용 마이크로 카메라, 로보트 등 다양한 분야에서 집적도 및 성능이 향상된 이미지 센서의 수요가 증대되고 있다.
본 발명의 실시예는 성능이 향상된 이미지 센서 및 그 제조방법을 제공한다.
본 발명의 실시예에 따른 이미지 센서는 광전변환소자를 포함하는 기판; 상기 광전변환소자 상에 형성된 전송게이트; 및 상기 전송게이트에 의해 제어되는 채널막을 포함하고, 상기 채널막은 광전변환소자에 접하는 제1영역 및 상기 광전변환소자로부터 이격된 제2영역을 포함하고, 상기 제1영역과 상기 제2영역은 서로 다른 결정상태를 가질 수 있다.
상기 제1영역은 단결정 상태를 가질 수 있고, 상기 제2영역은 다결정 상태를 가질 수 있다. 상기 기판은 단결정 상태를 가질 수 있고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일할 수 있다. 상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 가질 수 있다. 상기 광전변환소자는 상기 기판에 형성되고 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖고, 상기 채널막의 제1영역은 상기 제1불순물영역에 접하며, 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 가질 수 있다. 상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서는 광전변환소자를 포함하는 기판; 상기 광전변환소자 상에 형성된 제1전송게이트; 상기 제1전송게이트를 관통하여 상기 광전변환소자를 노출시키는 적어도 하나 이상의 오픈부; 상기 오픈부 내부에 형성된 채널막; 및 상기 채널막 상에 형성되어 적어도 상기 오픈부를 매립하는 제2전송게이트를 포함하고, 상기 채널막은 상기 오픈부의 저면에 형성되어 상기 광전변환소자와 접하는 제1영역 및 상기 오픈부의 측면에 형성되어 상기 광전변환소자로부터 이격된 제2영역을 포함하고, 상기 제1영역과 상기 제2영역은 서로 다른 결정상태를 가질 수 있다.
상기 제1영역은 단결정 상태를 갖고, 상기 제2영역은 다결정 상태를 가질 수 있다. 상기 기판은 단결정 상태를 갖고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일할 수 있다. 상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 가질 수 있다. 상기 제3영역의 채널막은 상기 오픈부 저면의 모서리에 형성될 수 있다. 상기 광전변환소자는, 상기 기판에 형성되고 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖고, 상기 채널막의 제1영역은 상기 제1불순물영역에 접하며, 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 가질 수 있다. 상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서는 광전변환소자를 포함하는 기판; 상기 광전변환소자 상에 형성된 적어도 하나 이상의 필라; 상기 광전변환소자 및 상기 필라를 덮는 채널막; 상기 필라의 측면을 둘러싸도록 상기 채널막 상에 형성된 전송게이트; 및 상기 전송게이트를 관통하여 상기 채널막을 노출시키는 오픈부를 포함하고, 상기 채널막은 상기 기판상에 형성되어 상기 광전변환소자와 접하는 제1영역 및 상기 필라를 덮고 상기 광전변환소자로부터 이격된 제2영역을 포함하고, 상기 제1영역과 상기 제2영역은 서로 다른 결정상태를 가질 수 있다.
상기 제1영역은 단결정 상태를 갖고, 상기 제2영역은 다결정 상태를 가질 수 있다. 상기 기판은 단결정 상태를 갖고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일할 수 있다. 상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 가질 수 있다. 상기 제3영역의 채널막은 상기 필라와 상기 기판이 접하는 상기 필라의 모서리에 형성될 수 있다. 상기 오픈부는 상기 제2영역의 채널막을 노출시킬 수 있다. 상기 광전변환소자는, 상기 기판에 형성되고 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖고, 상기 채널막의 제1영역은 상기 제1불순물영역에 접하며, 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 가질 수 있다. 상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함할 수 있다.
본 발명의 실시예에 따른 이미지 센서의 제조방법은 기판에 광전변환소자를 형성하는 단계; 상기 광전변환소자를 포함하는 기판상에 상기 광전변환소자에 접하는 제1영역 및 상기 광전변환소자로부터 이격된 제2영역을 포함하는 비정질 상태를 갖는 예비-채널막을 형성하는 단계; 및 상기 예비-채널막에 대한 저온 어닐 공정을 진행하여 채널막을 형성하되, 상기 제1영역과 상기 제2영역이 서로 다른 결정상태를 갖도록 형성하는 단계를 포함할 수 있다.
상기 기판에 광전변환소자를 형성하는 단계에서, 상기 기판에 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖도록 형성하되, 상기 채널막의 제1영역과 접하는 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 갖도록 형성할 수 있다. 상기 예비-채널막을 형성하는 단계는, 상기 저온 어닐 공정보다 더 낮은 온도에서 실시할 수 있다. 상기 저온 어닐 공정은 550℃ 내지 600℃ 범위에서 진행할 수 있다. 상기 저온 어닐 공정에서 상기 제1영역은 비정질 상태에서 단결정 상태로 재결정화되고, 상기 제2영역은 비정질 상태에서 다결정 상태로 재결정화될 수 있다. 상기 기판은 단결정 상태를 갖고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일할 수 있다. 상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 가질 수 있다. 상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함할 수 있다.
상술한 과제의 해결 수단을 바탕으로 하는 본 기술은 고집적화가 용이하고, 집적도 증가에 기인한 특성 열화를 방지할 수 있는 이미지 센서를 제공할 수 있다.
또한, 전송 트랜지스터의 채널막이 각 영역별로 상이한 결정상태를 가짐으로써, 암전류 특성을 보다 효과적으로 개선할 수 있다.
도 1 및 도 2는 본 발명의 제1실시예에 따른 이미지 센서를 도시한 도면.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 이미지 센서의 제조방법 도시한 도면.
도 4 및 도 5는 본 발명의 제2실시예에 따른 이미지 센서를 도시한 도면.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 이미지 센서의 제조방법을 도시한 도면.
도 7은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도.
도 8은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면.
도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 이미지 센서의 제조방법 도시한 도면.
도 4 및 도 5는 본 발명의 제2실시예에 따른 이미지 센서를 도시한 도면.
도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 이미지 센서의 제조방법을 도시한 도면.
도 7은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도.
도 8은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면.
이하 본 발명이 속하는 기술분야에서 통상의 지식을 가진자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 도면을 참조하여 설명하기로 한다. 도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1층이 제2층 상에 있거나 또는 기판상에 있는 경우, 제1층이 제2층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1층과 제2층 사이 또는 제1층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
후술하는 본 발명의 실시예는 성능이 향상된 이미지 센서 및 그 제조방법을 제공하기 위한 것이다. 여기서, 성능이 향상된 이미지 센서는 고화소 이미지를 제공할 수 있는 이미지 센서를 의미할 수 있다. 고화소 이미지를 제공하기 위해서는 제한된 면적내에 최대한 많은 수의 단위픽셀들이 집적화된 이미지 센서가 필연적으로 요구된다. 따라서, 본 발명의 실시예에 따른 이미지 센서는 수직 전송 게이트(vertical transfer gate)를 갖는 전송 트랜지스터(transfer transistor)와 광전변환소자(photoelectric conversion element)가 적층된 3차원 구조를 가질 수 있다.
도 1 및 도 2는 본 발명의 제1실시예에 따른 이미지 센서를 도시한 도면이다. 구체적으로, 도 1은 평면도이고, 도 2는 도 1에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 1 및 도 2에 도시된 바와 같이, 제1실시예에 따른 이미지 센서는 픽셀 어레이를 포함할 수 있고, 픽셀 어레이는 매트릭스 구조로 배열된 복수의 단위픽셀(300)들을 포함할 수 있다. 복수의 단위픽셀(300)들 각각은 입사광에 응답하여 광전하는 생성하는 수광부(302) 및 수광부(302)에서 생성된 광전하에 대응하는 이미지 신호를 출력하는 구동부(301)를 포함할 수 있다. 구동부(301)는 리셋 트랜지스터(reset transistor, RX), 드라이버 트랜지스터(drive transister, DX) 및 선택 트랜지스터(selection transistor, SX)를 포함할 수 있다. 참고로, 도면에 도시하지는 않았지만, 수광부(302)와 구동부(301)는 사이는 소자분리구조물에 의해 전기적으로 분리될 수 있다. 소자분리구조물은 STI(Shallow Trench Isolation), DTI(Deep Trench Isolation) 또는 불순물영역을 포함할 수 있다. 소자분리구조물은 STI, DTI 또는 불순물영역 중 어느 하나로 구성되거나, 또는 둘 이상이 혼합되어 구성될 수 있다.
수광부(302)는 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD, photoelectric conversion element) 및 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터(TX, transfer transistor)를 포함할 수 있다.
광전변환소자(PD)는 유기 또는 무기 포토다이오드(photodiode)를 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 기판(310)에 형성되고 서로 상보적인 도전형을 갖는 제1불순물영역(312) 및 제2불순물영역(314)이 수직방향으로 적층된 형태를 가질 수 있다. 이때, 제1불순물영역(312)은 P형 불순물영역일 수 있고, 기판(310)의 제1표면(S1)에 접할 수 있다. 제1불순물영역(312)의 불순물 도핑농도는 기판(310)의 고용도(solid solubility)보다 낮을 수 있다. 이는, 채널막(330) 형성공정시 제1불순물영역(312) 내 불순물 예컨대, P형 불순물이 채널막(330)으로 확산되는 것을 방지하기 위함이다. 제2불순물영역(314)은 N형 불순물영역일 수 있고, 제1불순물영역(312)보다 큰 두께를 가질 수 있다. 수직방향으로 제2불순물영역(314)은 균일한 도핑 프로파일을 갖거나, 전하이동방향을 따라 점차 불순물 도핑농도가 증가하는 프로파일을 가질 수 있다. 여기서, 전하이동방향은 광전변환소자(PD)에서 전송 트랜지스터(TX)로 전하가 이동하는 방향을 의미할 수 있다. 다시 말해. 전하이동방향은 기판(310)의 제2표면(S2)에서 제1표면(S1)으로 향하는 방향일 수 있다(S2 -> S1). 여기서, 기판(310)의 제2표면(S2)은 광전변환소자(PD)로 입사광이 유입되는 입사면일 수 있다.
기판(310)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태(Single crystal state)일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 기판(310)은 단결정의 실리콘 함유 재료를 포함할 수 있다. 단결정 상태를 갖는 기판(310)의 제1표면(S1) 및 제2표면(S2)은 밀러지수(Miller Indices)로 설명되는 결정면(crystal plane)을 가질 수 있다. 일례로, 기판(310)의 제1표면(S1) 및 제2표면(S2)의 결정면은 (100) 일 수 있다. 기판(310)은 씨닝공정(thinning process)을 통해 박막화된 기판(310)이거나, 또는 에피텍셜 성장을 통해 형성된 에피층(Epi layer)을 포함하는 기판(310)일 수도 있다. 일례로, 기판(310)은 씨닝공정을 통해 박막화된 벌크 실리콘 기판(310)일 수 있다.
전송 트랜지스터(TX)는 광전변환소자(PD) 상에 형성된 제1전송게이트(320), 제1전송게이트(320)를 관통하여 광전변환소자(PD)를 노출시키는 적어도 하나 이상의 오픈부(326), 오픈부(326) 내부에 형성된 채널막(330) 및 채널막(330) 상에 형성되어 적어도 오픈부(326)를 매립하는 제2전송게이트(340)를 포함할 수 있다.
제1전송게이트(320)는 광전변환소자(PD)를 포함하는 기판(310)의 제1표면(S1)상에 형성되어 수직하게 광전변환소자(PD)와 중첩되는 형태를 가질 수 있다. 제1전송게이트(320)는 광전변환소자(PD)로 입사광이 유입되는 입사면 즉, 기판(310)의 제2표면(S2)에 대향하는 제1표면(S1)상에 형성되기 때문에 광전변환소자(PD)를 통과한 입사광에 대한 후면 반사층으로 작용할 수 있다. 제1전송게이트(320)가 반사층으로 작용함에 따라 광전변환소자(PD)의 양자효율을 증대시킬 수 있다. 또한, 제1전송게이트(320)는 수직하게 광전변환소자(PD)와 중첩되는 형태를 갖기 때문에 광전변환소자(PD)의 필펙터(Fill factor)를 극대화시킴과 동시에 단위픽셀(300)의 집적도를 용이하게 향상시킬 수 있다.
제1전송게이트(320)는 평판형태를 가질 수 있고, 제1전송게이트(320)의 외측벽은 광전변환소자(PD)의 외측벽에 정렬되거나, 광전변환소자(PD)의 외측벽보다 더 외곽에 위치할 수 있다. 즉, 오픈부(326)를 포함한 제1전송게이트(320)의 면적은 광전변환소자(PD)의 면적보다 클 수 있다. 따라서, 제1전송게이트(320)에 인가되는 바이어스를 제어하여 제1전송게이트(320)와 중첩되는 기판(310) 제1표면(S1)에서의 결함(defect)에 기인한 암전류 발생을 방지할 수 있다. 예를 들어, 전송 트랜지스터(TX)가 오프상태일 때, 제1전송게이트(320)에 NCP(negative charge pump) 전압과 같은 음의 전압을 인가하면 기판(310) 제1표면(S1)의 결함에 기인한 암전류 발생을 방지할 수 있다.
제1전송게이트(320)는 제1게이트전극(324) 및 제1게이트전극(324)을 둘러싸는 제1게이트절연막(322)을 포함할 수 있다. 제1게이트절연막(322)은 제1게이트전극(324)을 밀봉하는 형태를 가질 수 있다. 구체적으로, 제1게이트절연막(322)은 광전변환소자(PD)와 제1게이트전극(324) 사이 및 제1게이트전극(324)과 채널막(330) 사이를 전기적으로 분리하기 위한 것이다. 이를 위해, 제1게이트절연막(322)은 하부절연막(322A), 상부절연막(322B) 및 측벽절연막(322C)을 포함할 수 있다. 하부절연막(322A), 상부절연막(322B) 및 측벽절연막(322C) 각각은 산화물, 질화물 및 산화질화물을 포함하는 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다. 제1게이트절연막(322)에서 하부절연막(322A), 상부절연막(322B) 및 측벽절연막(322C)은 서로 상이한 두께를 갖거나, 또는 서로 동일한 두께를 가질 수 있다. 일례로, 제1전송게이트(320)의 게이트제어력을 향상시키고, 제1전송게이트(320)와 인접한 구조물 사이의 기생캐패시턴스를 감소시키기 위해 하부절연막(322A) 및 상부절연막(322B)의 두께가 측벽절연막(322C)의 두께보다 더 두꺼울 수 있다.
제1전송게이트(320)에 형성된 오픈부(326)는 채널막(330) 및 제2전송게이트(340)가 형성될 공간을 제공하기 위한 것이다. 오픈부(326)는 제1전송게이트(320)를 관통하여 광전변환소자(PD)의 제1불순물영역(312)을 노출시킬 수 있다. 오픈부(326)는 광전변환소자(PD) 또는 제1전송게이트(320)의 중심부에 위치할 수 있고, 평면형상이 원형인 기둥형태일 수 있다. 한편, 오픈부(326)의 위치, 갯수 및 평면형상은 상술한 실시예에 한정되지 않으며, 다양한 변형이 가능하다. 예를 들어, 오픈부(326)는 평면형상이 라인, 삼각형 이상의 다각형 또는 타원형인 기둥형태를 가질 수도 있다. 그리고, 오픈부(326)는 광전변환소자(PD) 또는 제1전송게이트(320)의 가장자리에 위치할 수 있다.
제2전송게이트(340)는 채널막(330) 상에 형성되어 적어도 오픈부(326)를 매립하는 형태를 가질 수 있다. 제1전송게이트(320) 및 제2전송게이트(340)를 포함하는 전송게이트는 광전변환소자(PD)보다 큰 면적을 가질 수 있다. 제1전송게이트(320) 및 제2전송게이트(340)는 서로 동일한 전송신호를 인가받거나, 또는 서로 다른 전송신호를 각각 인가받을 수도 있다. 즉, 동일한 전송신호에 응답하여 제1전송게이트(320) 및 제2전송게이트(340)가 동시에 동작하거나, 또는 서로 다른 전송신호에 응답하여 제1전송게이트(320) 및 제2전송게이트(340)가 독립적으로 동작할 수도 있다. 제1전송게이트(320)와 마찬가지로, 제2전송게이트(340)도 자신에게 인가되는 바이어스를 제어하여 제2전송게이트(340)와 중첩되는 기판(310) 제1표면(S1)에서의 결함에 기인한 암전류 발생을 방지할 수 있다. 예를 들어, 전송 트랜지스터(TX)가 오프상태일 때, 제2전송게이트(340)에 NCP(negative charge pump) 전압과 같은 음의 전압을 인가하면 오픈부(326)의 저면에 대응하는 기판(310) 제1표면(S1)에서의 결함에 기인한 암전류 발생을 방지할 수 있다.
제2전송게이트(340)는 채널막(330) 상에 형성된 제2게이트절연막(342) 및 제2게이트절연막(342) 상에 형성된 제2게이트전극(344)을 포함할 수 있다. 제2게이트절연막(342)은 채널막(330)을 포함하는 구조물 표면을 따라 형성될 수 있으며, 구조물 표면을 따라 일정한 두께를 가질 수 있다. 제2게이트절연막(342)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다. 제2게이트전극(344) 오픈부(326)를 매립하고 일부가 오픈부(326) 위로 돌출된 형태를 가질 수 있다. 제2게이트전극(344)은 반도체 물질 또는 금속성 물질을 포함할 수 있다.
제1전송게이트(320) 및 제2전송게이트(340)에 의해 제어되는 채널막(330)은 실리콘 함유 물질을 포함할 수 있다. 예를 들어, 채널막(330)은 실리콘막일 수 있다. 그리고, 채널막(330)은 암전류 특성을 개선하기 위해 각 영역별로 서로 다른 결정상태를 가질 수 있다.
구체적으로, 채널막(330)은 제1영역(330A) 내지 제3영역(330C)을 포함할 수 있다. 제1영역(330A)은 오픈부(326)의 저면에 형성되어 광전변환소자(PD) 또는 기판(310)과 접하는 채널막(330)을 지칭할 수 있다. 제1영역(330A)의 채널막(330)은 단결정 상태를 가질 수 있다. 따라서, 제1영역(330A)의 채널막(330)은 단결정 실리콘막을 포함할 수 있다. 이때, 제1영역(330A)의 채널막(330)은 기판(310) 제1표면(S1)과 동일한 결정면을 가질 수 있다. 즉, 기판(310) 제1표면(S1)의 결정면이 (100) 이면, 제1영역(330A)의 결정면도 (100) 일 수 있다. 이는, 제1영역(330A)의 채널막(330)이 기판(310)의 제1표면(S1)을 시드(seed)로 형성되기 때문이다. 이를 통해, 광전변환소자(PD)와 채널막(330)이 접하는 계면 즉, 오픈부(326) 저면에 형성된 결함을 제거하여 암전류가 발생하는 것을 방지할 수 있다.
제2영역(330B)은 광전변환소자(PD) 또는 기판(310)으로부터 이격된 채널막(330)을 지칭할 수 있다. 다시 말해, 제2영역(330B)은 광전변환소자(PD) 또는 기판(310)과 접하지 않는 채널막(330)을 지칭할 수 있다. 예컨대, 제2영역(330B)은 적어도 오픈부(326)의 측면에 형성된 채널막(330)을 지칭할 수 있다. 제2영역(330B)의 채널막(330)은 다결정 상태를 가질 수 있다. 따라서, 제2영역(330B)의 채널막(330)은 다결정 실리콘막 즉, 폴리실리콘막을 포함할 수 있다. 그리고, 제2영역(330B)에서 제1전송게이트(320) 상부에 형성된 채널막(330)은 플로팅디퓨전으로 작용할 수 있다. 따라서, 제1전송게이트(320) 상부에 형성된 채널막(330)은 구동부(301)의 드라이버 게이트(DG) 및 리셋 트랜지스터(RX)의 소스에 전기적으로 연결될 수 있다.
제3영역(330C)은 제1영역(330A)과 제2영역(330B) 사이에 위치하는 채널막(330)을 지칭할 수 있다. 다시 말해, 제3영역(330C)은 제1영역(330A)과 제2영역(330B)의 경계지역에 대응하는 채널막(330)을 지칭할 수 있다. 예컨대, 제3영역(330C)은 오픈부(326)의 저면 모서리에 형성된 채널막(330)을 지칭할 수 있다. 제3영역(330C)은 단결정 상태를 가질 수 있다. 따라서, 제3영역(330C)은 단결정 실리콘막을 포함할 수 있다. 이때, 제3영역(330C)은 단결정 상태를 갖되, 제1영역(330A)과 서로 다른 결정면을 가질 수 있다. 구체적으로, 제1영역(330A)의 결정면은 기판(310) 제1표면(S1)의 결정면과 동일한 (100) 일 수 있고, 제3영역(330C)의 결정면은 (111) 및/또는 (311) 일 수 있다. 이는, 제3영역(330C)이 오픈부(326)의 모서리에 위치하기 때문이다.
채널막(330)은 불순물이 도핑되지 않은 언도프드 실리콘막, P형 불순물이 도핑된 P형 실리콘막 또는 N형 불순물이 도핑된 N형 실리콘막 중 어느 하나를 포함할 수 있다. 채널막(330)이 P형 실리콘막 또는 N형 실리콘막을 포함하는 경우, 제1영역(330A) 내지 제3영역(330C)에서의 불순물 도핑농도는 실질적으로 균일할 수 있다. 즉, 채널막(330)에서 각 영역에 상관없이 일정한 불순물 도핑농도를 가질 수 있다. 채널막(330)이 언도프드 실리콘막 또는 P형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX)는 오프상태에서 채널이 비활성화된 상태를 유지하는 증강모드(enhancement mode)로 동작할 수 있다. 반면에, 채널막(330)이 N형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX)는 오프상태에서 채널이 활성화된 상태를 유지하는 공핍모드(depletion mode)로 동작할 수 있다.
참고로, 채널막(330)이 언도프드 실리콘막 또는 P형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX) 오프상태 예컨대, 인티그레이션 타임(integration time) 동안 제1전송게이트(320) 및 제2전송게이트(340)에 음의 전압을 인가하면 채널막(330) 내부 및 광전변환소자(PD)와 채널막(330)이 접하는 계면에 홀(hole)이 축적(accumulation)되면서 암전류 생성을 방지할 수 있다. 만약, 암전류가 생성되더라도 계면에 축적된 홀에 의한 재결합으로 생성된 암전류를 제거할 수 있다. 아울러, 광전변환소자(PD)와 접하는 채널막(330)의 제1영역(330A)은 단결정 상태를 갖기 때문에 암전류 생성을 보다 효과적으로 방지할 수 있다. 반면에, 채널막(330)이 N형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX)가 공핍모드로 동작하기 때문에 전송 트랜지스터(TX) 오프상태 예컨대, 인티그레이션 타임 동안 채널막(330) 내부 및 광전변환소자(PD)와 채널막(330)이 접하는 계면에서 발생된 암전류를 채널막(330)에 연결된 콘택(미도시)을 통해 외부로 빼낼 수 있다.
또한, 제1실시예에 따른 이미지 센서는 기판(310)의 제2표면(S2)상에 형성된 전하고정막(350), 전하고정막(350) 상에 형성된 색분리소자(color seperation element, 360) 및 색분리소자(360) 상에 형성된 집광소자(light focusing element, 370)를 포함할 수 있다.
전하고정막(350)은 기판(310)의 제2표면(S2) 즉, 입사면에서의 결함에 기인한 암전류 발생을 방지하기 위한 것이다. 이를 위해, 전하고정막(350)은 단결정 상태를 갖는 실리콘 함유 물질을 포함할 수 있으며, 소정의 불순물이 고농도로 도핑된 것일 수 있다. 그리고, 전하고정막(350)은 기판(310) 제2표면(S2)의 결정면과 동일한 결정면을 가질 수 있다. 일례로, 전하고정막(350)은 결정면이 (100) 이고, P형 불순물이 도핑된 단결정 실리콘막을 포함할 수 있다.
색분리소자(360)는 컬러필터를 포함할 수 있고, 컬러필터는 레드 필터(red filter), 그린 필터(green filter), 블루 필터(blue filter), 사이언 필터(cyan filter), 옐로우 필터(yellow filter), 마젠타 필터(magenta filter), 화이트필터(white filter), 블랙필터(black filter), 적외선차단필터(IR cutoff filter) 등을 포함할 수 있다. 집광소자(370)는 디지털 렌즈(digital lens) 또는 반구형 렌즈(hemispherical lens)를 포함할 수 있다.
상술한 바와 같이, 제1실시예에 따른 이미지 센서는 광전변환소자(PD)와 전송 트랜지스터(TX)가 적층된 형태를 가짐으로써, 고집적화가 용이하고 집적도 증가에 기인한 특성 열화를 효과적으로 방지할 수 있다. 특히, 각 영역별로 서로 다른 결정상태를 갖는 채널막(330)을 구비함으로써, 암전류 특성을 보다 효과적으로 개선할 수 있다.
이하에서는, 본 발명의 제1실시예에 따른 이미지 센서의 제조방법에 대한 일례를 도면을 참조하여 설명하기로 한다. 도 3a 내지 도 3f는 본 발명의 제1실시예에 따른 이미지 센서의 제조방법을 도 1에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 3a에 도시된 바와 같이, 제1표면(S1) 및 제2표면(S2)을 갖는 기판(10)을 준비한다. 기판(10)은 단결정의 실리콘 함유 물질을 포함할 수 있다. 단결정 상태를 갖는 기판(10)의 제1표면(S1) 및 제2표면(S2)의 결정면은 (100) 일 수 있다.
다음으로, 기판(10)에 광전변환소자(PD) 및 인접한 광전변환소자(PD) 사이를 분리하는 소자분리구조물(미도시)을 형성한다. 소자분리구조물은 STI, DTI 또는 불순물영역 중 어느 하나로 구성되거나, 또는 둘 이상이 혼합되어 구성될 수 있다.
광전변환소자(PD)는 포토다이오드로 형성할 수 있다. 구체적으로, 광전변환소자(PD)는 기판(10)에 P형 불순물이 주입하여 형성되고 기판(10)의 제1표면(S1)에 접하는 제1불순물영역(12)과 N형 불순물을 주입하여 형성된 제2불순물영역(14)이 수직하게 적층된 형태를 가질 수 있다. P형 불순물로는 보론(B)을 사용할 수 있고, N형 불순물로는 인(P), 아세닉(As)을 사용할 수 있다. 여기서, 제1불순물영역(12)은 기판(10)의 고용도보다 낮은 불순물 도핑농도를 갖도록 형성할 수 있다. 이는, 후속 채널막 형성공정시 제1불순물영역(12) 내 불순물이 채널막 내부로 확산하는 것을 방지하기 위함이다.
다음으로, 기판(10)의 제1표면(S1)상에 제1절연막(16A), 게이트도전막(18A) 및 제2절연막(20A)이 순차적으로 적층된 다중막을 형성한다. 제1절연막(16A) 및 제2절연막(20A)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다. 게이트도전막(18A)은 반도체 물질 또는 금속성 물질을 포함할 수 있다.
도 3b에 도시된 바와 같이, 제1절연막(16A), 게이트도전막(18A) 및 제2절연막(20A)이 순차적으로 적층된 다중막 상에 마스크패턴(미도시)을 형성한다. 이어서, 마스크패턴을 식각장벽으로 다중막을 식각하여 광전변환소자(PD)를 노출시키는 오픈부(22)를 포함하는 패턴을 형성한다. 오픈부(22)를 형성하기 위한 식각공정은 건식식각으로 진행할 수 있다.
오픈부(22)를 포함하는 패턴은 하부절연막(16), 제1게이트전극(18) 및 상부절연막(20)이 순차적으로 적층된 것일 수 있다. 오픈부(22)는 광전변환소자(PD)의 중심부에 위치할 수 있고, 평면형상이 삼각형 이상의 다각형, 원형 또는 타원형인 기둥형태를 가질 수 있다.
다음으로, 오픈부(22)의 측벽을 포함하는 패턴의 측벽에 측벽절연막(21)을 형성한다. 측벽절연막(21)은 패턴을 포함하는 구조물 표면을 따라 절연막을 형성한 후, 전면식각 예컨대, 에치백을 진행하는 일련의 공정을 통해 형성할 수 있다. 측벽절연막(21)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.
이로써, 제1게이트전극(18) 및 제1게이트전극(18)을 밀봉하는 제1게이트절연막(24)을 포함하는 제1전송게이트(26)를 형성할 수 있다. 제1게이트절연막(24)은 하부절연막(16), 상부절연막(20) 및 측벽절연막(21)을 포함할 수 있다.
한편, 오픈부(22) 형성공정시 노출되는 기판(10)의 제1표면(S1) 즉, 오픈부(22)의 저면에 결함이 발생할 수 있으며, 결함은 암전류 소스로 작용할 수 있다.
도 3c에 도시된 바와 같이, 오픈부(22)를 포함하는 구조물 표면을 따라 예비-채널막(28)을 형성한다. 예비-채널막(28)은 구조물 표면을 따라 일정한 두께를 갖도록 형성할 수 있다. 예비-채널막(28)은 실리콘 함유 물질을 포함할 수 있고, 비정질 상태를 갖도록 형성할 수 있다. 일례로, 예비-채널막(28)은 비정질 실리콘막으로 형성할 수 있다. 비정질 실리콘막은 510℃ 내외의 저온 증착 공정을 통해 형성할 수 있다.
한편, 예비-채널막(28)을 형성함과 동시에 예비-채널막(28) 내 소정의 불순물을 주입할 수도 있다. 불순물로는 보론을 포함하는 P형 불순물 또는 인, 아세닉을 포함하는 N형 불순물을 사용할 수 있다.
도 3d에 도시된 바와 같이, 예비-채널막(28)에 대한 저온 어닐 공정을 진행하여 예비-채널막(28)을 재결정화시켜 채널막(30)을 형성한다. 저온 어닐 공정은 600℃ 이하의 온도에서 진행할 수 있다. 구체적으로, 저온 어닐 공정은 550℃ 내지 600℃ 범위에서 진행할 수 있다. 저온에서 어닐을 진행하는 것은 광전변환소자(PD)의 도핑 프로파일이 변형되는 것을 방지하고, 제1불순물영역(12) 내 불순물이 채널막(30) 내부로 확산하는 것을 방지하기 위함이다. 아울러, 저온 어닐을 통해 오픈부(22)의 저면에 형성된 결함을 치유할 수 있다.
저온 어닐 공정을 진행함에 따라 채널막(30)은 각 영역별로 서로 다른 결정상태를 가질 수 있다. 구체적으로, 오픈부(22)의 저면에 형성되어 광전변환소자(PD)와 접하는 채널막(30)을 지칭하는 제1영역(30A), 오픈부(22)의 측벽에 형성되어 광전변환소자(PD)로부터 이격된 채널막(30)을 지칭하는 제2영역(30B) 및 제1영역(30A)과 제2영역(30B)의 사이 오픈부(22)의 저면 모서리에 형성된 채널막(30)을 지칭하는 제3영역(30C)으로 구분할 수 있다.
저온 어닐 공정을 통해 제1영역(30A)의 채널막(30)은 기판(10) 제1표면(S1)을 시드로 재결정화가 진행되어 단결정 상태를 가질 수 있다. 즉, 제1영역(30A)의 채널막(30)은 단결정 실리콘막일 수 있다. 이때, 기판(10) 제1표면(S1)을 시드로 재결정화되기 때문에 제1영역(30A)의 결정면은 기판(10) 제1표면(S1)의 결정면과 동일할 수 있다. 예컨대, 제1영역(30A)의 결정면은 (100) 일 수 있다. 제1영역(30A)의 채널막(30)이 재결정화되면서 이에 접하는 기판(10) 제1표면(S1)에서의 결함들을 치유할 수 있다. 이로써, 암전류 특성을 개선할 수 있다.
저온 어닐 공정을 통해 제2영역(30B)의 채널막(30)은 막내 결정립의 결합 및 성장에 의하여 다결정 상태를 가질 수 있다. 즉, 제2영역(30B)의 채널막(30)은 다결정 실리콘막(즉, 폴리실리콘막)일 수 있다. 이때, 막내 결정립의 결합 및 성장에 의하여 다결정 상태로 재결정화되기 때문에 증착공정시 다결정 상태를 갖는 실리콘막 대비 양질의 다결정 상태를 구현할 수 있다.
저온 어닐 공정을 통해 제3영역(30C)의 채널막(30)은 재결정화된 제1영역(30A)의 채널막(30) 측면을 시드로 재결정화가 진행되어 단결정 상태를 가질 수 있다. 즉, 제3영역(30C)의 채널막(30)은 단결정 실리콘막일 수 있다. 이때, 제1영역(30A)의 채널막(30) 측면을 시드로 재결정화가 진행되기 때문에 제3영역(30C)은 제1영역(30A)과 상이한 결정면을 가질 수 있다. 예컨대, 제3영역(30C)의 결정면은 (111) 또는/및 (311) 일 수 있다.
한편, 예비-채널막(28) 형성공정시 막내 소정의 불순물이 주입된 경우에 저온 어닐 공정을 통해 주입된 불순물을 활성화시킬 수 있다.
도 3e에 도시된 바와 같이, 채널막(30) 상에 적어도 오픈부(22)를 매립하는 제2전송게이트(36)를 형성한다. 제2전송게이트(36)는 채널막(30) 상에 형성된 제2게이트절연막(32) 및 제2게이트절연막(32) 상에 형성된 제2게이트전극(34)을 포함할 수 있다. 제2전송게이트(36)는 채널막(30)을 포함한 구조물 표면을 따라 절연막을 형성하고, 적어도 오픈부(22)를 매립하도록 구조물 전면에 도전막을 형성한 후, 도전막 및 절연막을 선택적으로 식각하는 일련의 공정과정을 통해 형성할 수 있다.
한편, 제2전송게이트(36) 형성공정시 채널막(30)을 패터닝할 수도 있다. 그리고, 채널막(30) 상에 제2게이트절연막(32)이 잔류하도록 형성할 수도 있다.
도 3f에 도시된 바와 같이, 기판(10)의 제2표면(S2)상에 전하고정막(38)을 형성한다. 전하고정막(38)은 단결정 상태를 갖는 실리콘 함유 물질을 포함할 수 있으며, 소정의 불순물이 고농도로 도핑된 것일 수 있다. 그리고, 전하고정막(38)은 기판(10) 제2표면(S2)의 결정면과 동일한 결정면을 가질 수 있다. 일례로, 전하고정막(38)은 결정면이 (100) 이고, P형 불순물이 도핑된 단결정 실리콘막을 포함할 수 있다.
도면에 도시하지는 않았지만, 전하고정막(38)은 상술한 채널막(30) 형성공정을 응용하여 형성할 수 있다. 구체적으로, 기판(10)의 제2표면(S2)에 P형 불순물을 주입하여 P형 불순물영역을 형성한다. 이때, P형 불순물영역은 기판(10)의 고용도보다 큰 불순물 도핑농도를 갖도록 형성한다. 이어서, 기판(10)의 제2표면(S2)상에 예비-전하고정막으로 비정질 실리콘막을 증착한다. 이어서, 저온 어닐 공정을 진행한다. 저온 어닐 공정시 기판(10) 제2표면(S2)을 시드로 재결정화가 진행됨과 동시에 P형 불순물영역 내 P형 불순물이 막내로 확산되면서 P형 불순물이 도핑된 단결정 실리콘막을 형성함과 동시에 기판(10) 제2표면(S2)에서의 결함을 치유할 수 있다.
다음으로, 전하고정막(38) 상에 색분리소자(40) 및 집광소자(42)를 순차적으로 형성한다.
이후, 공지된 공정방법을 통해 이미지 센서를 완성할 수 있다.
도 4 및 도 5는 본 발명의 제2실시예에 따른 이미지 센서를 도시한 도면이다. 구체적으로, 도 4은 평면도이고, 도 5는 도 4에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 4 및 도 5에 도시된 바와 같이, 제2실시예에 따른 이미지 센서는 픽셀 어레이를 포함할 수 있고, 픽셀 어레이는 매트릭스 구조로 배열된 복수의 단위픽셀(400)들을 포함할 수 있다. 복수의 단위픽셀(400)들 각각은 입사광에 응답하여 광전하는 생성하는 수광부(402) 및 수광부(402)에서 생성된 광전하에 대응하는 이미지 신호를 출력하는 구동부(401)를 포함할 수 있다. 구동부(401)는 리셋 트랜지스터(RX), 드라이버 트랜지스터(DX) 및 선택 트랜지스터(SX)를 포함할 수 있다. 참고로, 도면에 도시하지는 않았지만, 수광부(402)와 구동부(401)는 사이는 소자분리구조물에 의해 전기적으로 분리될 수 있다. 소자분리구조물은 STI, DTI 또는 불순물영역을 포함할 수 있다. 소자분리구조물은 STI, DTI 또는 불순물영역 중 어느 하나로 구성되거나, 또는 둘 이상이 혼합되어 구성될 수 있다.
수광부(402)는 입사광에 응답하여 광전하를 생성하는 광전변환소자(PD) 및 전송신호에 응답하여 광전변환소자(PD)에서 생성된 광전하를 플로팅디퓨전으로 전달하는 전송 트랜지스터(TX)를 포함할 수 있다.
광전변환소자(PD)는 유기 또는 무기 포토다이오드(photodiode)를 포함할 수 있다. 예를 들어, 광전변환소자(PD)는 기판(410)에 형성되고 서로 상보적인 도전형을 갖는 제1불순물영역(412) 및 제2불순물영역(414)이 수직방향으로 적층된 형태를 가질 수 있다. 이때, 제1불순물영역(412)은 P형 불순물영역일 수 있고, 기판(410)의 제1표면(S1)에 접할 수 있다. 제1불순물영역(412)의 불순물 도핑농도는 기판(410)의 고용도보다 낮을 수 있다. 이는, 채널막(430) 형성공정시 제1불순물영역(412) 내 불순물 예컨대, P형 불순물이 채널막(430)으로 확산되는 것을 방지하기 위함이다. 제2불순물영역(414)은 N형 불순물영역일 수 있고, 제1불순물영역(412)보다 큰 두께를 가질 수 있다. 수직방향으로 제2불순물영역(414)은 균일한 도핑 프로파일을 갖거나, 전하이동방향을 따라 점차 불순물 도핑농도가 증가하는 프로파일을 가질 수 있다. 여기서, 전하이동방향은 광전변환소자(PD)에서 전송 트랜지스터(TX)로 전하가 이동하는 방향을 의미할 수 있다. 다시 말해. 전하이동방향은 기판(410)의 제2표면(S2)에서 제1표면(S1)으로 향하는 방향일 수 있다(S2 -> S1). 여기서, 기판(410)의 제2표면(S2)은 광전변환소자(PD)로 입사광이 유입되는 입사면일 수 있다.
기판(410)은 반도체 기판을 포함할 수 있다. 반도체 기판은 단결정 상태일 수 있으며, 실리콘 함유 재료를 포함할 수 있다. 즉, 기판(410)은 단결정의 실리콘 함유 재료를 포함할 수 있다. 단결정 상태를 갖는 기판(410)의 제1표면(S1) 및 제2표면(S2)은 밀러지수로 설명되는 결정면을 가질 수 있다. 일례로, 기판(410)의 제1표면(S1) 및 제2표면(S2)의 결정면은 (100) 일 수 있다. 기판(410)은 씨닝공정(thinning process)을 통해 박막화된 기판(410)이거나, 또는 에피텍셜 성장을 통해 형성된 에피층(Epi layer)을 포함하는 기판(410)일 수도 있다. 일례로, 기판(410)은 씨닝공정을 통해 박막화된 벌크 실리콘 기판(410)일 수 있다.
전송 트랜지스터(TX)는 광전변환소자(PD) 상에 형성된 적어도 하나 이상의 필라(420), 필라(420)의 표면을 따라 형성되고 끝단이 광전변환소자(PD)에 접하는 채널막(430) 및 채널막(430) 상에 형성된 전송게이트(440)를 포함할 수 있다. 그리고, 전송게이트(440)는 자신을 관통하여 채널막(430)을 노출시키는 오픈부(446)를 포함할 수 있다. 오픈부(446)를 통해 노출된 채널막(430)은 구동부(401)의 드라이버 게이트(DG) 및 리셋 트랜지스터(RX)의 소스에 전기적으로 연결될 수 있다.
기판(410)의 제1표면(S1)상에 형성된 필라(420)는 전송 트랜지스터(TX)가 요구하는 채널길이를 제공하기 위한 것이다. 필라(420)의 평면형상은 삼각형 이상의 다각형, 원형 또는 타원형일 수 있다. 필라(420)는 광전변환소자(PD)의 중심부에 위치할 수 있다. 필라(420)는 버티컬한 측벽을 갖거나, 또는 경사진 측벽을 가질 수도 있다. 경사진 측벽을 갖는 필라(420)는 각뿔대(frustum of pyramid) 형상일 수 있다. 또한, 필라(420)는 요철구조를 갖는 측벽을 가질 수도 있다. 필라(420)의 높이 및 측벽 형태에 따라 채널길이를 용이하게 제어할 수 있다. 필라(420)는 절연물질을 포함할 수 있다. 예컨대, 필라(420)는 산화물, 질화물 및 산질화물으로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다.
광전변환소자(PD) 및 필라(420)를 덮고, 전송게이트(440)에 의해 제어되는 채널막(430)은 실리콘 함유 물질을 포함할 수 있다. 예를 들어, 채널막(430)은 실리콘막일 수 있다. 그리고, 채널막(430)은 암전류 특성을 개선하기 위해 각 영역별로 서로 다른 결정상태를 가질 수 있다.
구체적으로, 채널막(430)은 제1영역(430A) 내지 제3영역(430C)을 포함할 수 있다. 제1영역(430A)은 광전변환소자(PD) 또는 기판(410)과 접하는 채널막(430)을 지칭할 수 있다. 제1영역(430A)의 채널막(430)은 단결정 상태를 가질 수 있다. 따라서, 제1영역(430A)의 채널막(430)은 단결정 실리콘막을 포함할 수 있다. 이때, 제1영역(430A)의 채널막(430)은 기판(410) 제1표면(S1)과 동일한 결정면을 가질 수 있다. 즉, 기판(410) 제1표면(S1)의 결정면이 (100) 이면, 제1영역(430A)의 결정면도 (100) 일 수 있다. 이는, 제1영역(430A)의 채널막(430)이 기판(410) 제1표면(S1)을 시드(seed)로 형성되기 때문이다. 이를 통해, 광전변환소자(PD)와 채널막(430)이 접하는 계면에서 결함을 제거하여 암전류가 발생하는 것을 방지할 수 있다.
제2영역(430B)은 광전변환소자(PD) 또는 기판(410)으로부터 이격된 채널막(430)을 지칭할 수 있다. 다시 말해, 제2영역(430B)은 광전변환소자(PD) 또는 기판(410)과 접하지 않는 채널막(330)을 지칭할 수 있다. 예컨대, 제2영역(430B)은 적어도 필라(420)의 측면에 형성된 채널막(430)을 지칭할 수 있다. 제2영역(430B)의 채널막(430)은 다결정 상태를 가질 수 있다. 따라서, 제2영역(430B)의 채널막(430)은 다결정 실리콘막 즉, 폴리실리콘막을 포함할 수 있다. 그리고, 제2영역(430B)에서 전송게이트(440)의 오픈부(446)를 통해 노출된 채널막(430)은 플로팅디퓨전으로 작용할 수 있으며, 구동부(401)의 드라이버 게이트(DG) 및 리셋 트랜지스터(RX)의 소스에 전기적으로 연결될 수 있다.
제3영역(430C)은 제1영역(430A)과 제2영역(430B) 사이에 위치하는 채널막(430)을 지칭할 수 있다. 다시 말해, 제3영역(430C)은 제1영역(430A)과 제2영역(430B)의 경계지역에 대응하는 채널막(430)을 지칭할 수 있다. 예컨대, 제3영역(430C)은 필라(420)와 기판(410)이 접하는 필라(420)의 모서리에 형성된 채널막(430)을 지칭할 수 있다. 제3영역(430C)은 단결정 상태를 가질 수 있다. 따라서, 제3영역(430C)은 단결정 실리콘막을 포함할 수 있다. 이때, 제3영역(430C)은 단결정 상태를 갖되, 제1영역(430A)과 서로 다른 결정면을 가질 수 있다. 구체적으로, 제1영역(430A)의 결정면은 기판(410) 제1표면(S1)의 결정면과 동일한 (100) 일 수 있고, 제3영역(430C)의 결정면은 (111) 및/또는 (311) 일 수 있다. 이는, 제3영역(430C)이 필라(420)와 기판(410)이 접하는 모서리에 위치하기 때문이다.
채널막(430)은 불순물이 도핑되지 않은 언도프드 실리콘막, P형 불순물이 도핑도니 P형 실리콘막 또는 N형 불순물이 도핑된 N형 실리콘막 중 어느 하나를 포함할 수 있다. 채널막(430)이 P형 실리콘막 또는 N형 실리콘막을 포함하는 경우, 제1영역(430A) 내지 제3영역(430C)에서의 불순물 도핑농도는 실질적으로 균일할 수 있다. 즉, 채널막(430)에서 각 영역에 상관없이 일정한 불순물 도핑농도를 가질 수 있다. 채널막(430)이 언도프드 실리콘막 또는 P형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX)는 오프상태에서 채널이 비활성화된 상태를 유지하는 증강모드(enhancement mode)로 동작할 수 있다. 반면에, 채널막(430)이 N형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX)는 오프상태에서 채널이 활성화된 상태를 유지하는 공핍모드(depletion mode)로 동작할 수 있다.
참고로, 채널막(430)이 언도프드 실리콘막 또는 P형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX) 오프상태 예컨대, 인티그레이션 타임(integration time) 동안 전송게이트(440)에 음의 전압을 인가하면 채널막(430) 내부 및 광전변환소자(PD)와 채널막(430)이 접하는 계면에 홀(hole)이 축적(accumulation)되면서 암전류 생성을 방지할 수 있다. 만약, 암전류가 생성되더라도 계면에 축적된 홀에 의한 재결합으로 생성된 암전류를 제거할 수 있다. 아울러, 광전변환소자(PD)와 접하는 채널막(430)의 제1영역(430A)은 단결정 상태를 갖기 때문에 암전류 생성을 보다 효과적으로 방지할 수 있다. 반면에, 채널막(430)이 N형 실리콘막을 포함하는 경우, 전송 트랜지스터(TX)가 공핍모드로 동작하기 때문에 전송 트랜지스터(TX) 오프상태 예컨대, 인티그레이션 타임 동안 채널막(430) 내부 및 광전변환소자(PD)와 채널막(430)이 접하는 계면에서 발생된 암전류를 채널막(430)에 연결된 콘택(미도시)을 통해 외부로 빼낼 수 있다.
전송게이트(440)는 광전변환소자(PD)를 포함하는 기판(410)의 제1표면(S1)상에 형성되고 수직하게 광전변환소자(PD)와 중첩되는 형태를 가질 수 있다. 전송게이트(440)는 수직 채널을 구현하기 위해 필라(420)의 측면을 둘러싸는 형태를 가질 수 있다. 전송게이트(440)는 광전변환소자(PD)와 중첩되는 평판형태를 가질 수 있다. 이때, 전송게이트(440)는 광전변환소자(PD)로 입사광이 유입되는 입사면 즉, 기판(410)의 제2표면(S2)에 대향하는 제1표면(S1)상에 형성되기 때문에 광전변환소자(PD)를 통과한 입사광에 대한 후면 반사층으로 작용할 수 있다. 전송게이트(440)가 반사층으로 작용함에 따라 광전변환소자(PD)의 양자효율을 증대시킬 수 있다. 또한, 전송게이트(440)는 수직하게 광전변환소자(PD)와 중첩되는 형태를 갖기 때문에 광전변환소자(PD)의 필펙터(Fill factor)를 극대화시킴과 동시에 단위픽셀(400)의 집적도를 용이하게 향상시킬 수 있다.
전송게이트(440)는 평판형태를 가질 수 있고, 전송게이트(440)의 외측벽은 채널막(430)의 끝단과 정렬될 수 있다. 또한, 전송게이트(440)의 외측벽은 광전변환소자(PD)의 외측벽에 정렬되거나, 광전변환소자(PD)의 외측벽보다 더 외곽에 위치할 수 있다. 즉, 오픈부(446)를 포함한 전송게이트(440)의 면적은 광전변환소자(PD)의 면적보다 클 수 있다. 따라서, 전송게이트(440)에 인가되는 바이어스를 제어하여 전송게이트(440)와 중첩되는 기판(410) 제1표면(S1)에서의 결함에 기인한 암전류 발생을 방지할 수 있다. 예를 들어, 전송 트랜지스터(TX)가 오프상태일 때, 전송게이트(440)에 NCP(negative charge pump) 전압과 같은 음의 전압을 인가하면 기판(410) 제1표면(S1)의 결함에 기인한 암전류 발생을 방지할 수 있다.
전송게이트(440)는 게이트절연막(442) 및 게이트전극(444)을 포함할 수 있다. 게이트절연막(442)은 채널막(430) 상에 형성되어 균일한 두께를 가질 수 있다. 게이트절연막(442)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상을 포함할 수 있다. 게이트전극(444)은 실리콘을 포함하는 반도체물질 또는 금속성물질을 포함할 수 있다.
전송게이트(440)에 형성된 오픈부(446)는 채널막(430)과 인접 구조물 사이의 전기적 연결을 위한 것으로, 오픈부(446)는 제2영역(430B)의 채널막(430)을 노출하도록 형성할 수 있다. 일례로, 오픈부(446)는 필라(420)의 상부면에 형성된 채널막(430)을 노출하도록 형성할 수 있다. 오픈부(446)의 평면형상은 삼각형 이상의 다각형, 원형 또는 타원형일 수 있다.
또한, 제2실시예에 따른 이미지 센서는 기판(410)의 제2표면(S2)상에 형성된 전하고정막(450), 전하고정막(450) 상에 형성된 색분리소자(460) 및 색분리소자(460) 상에 형성된 집광소자(470)를 포함할 수 있다.
전하고정막(450)은 기판(410)의 제2표면(S2) 즉, 입사면에서의 결함에 기인한 암전류 발생을 방지하기 위한 것이다. 이를 위해, 전하고정막(450)은 단결정 상태를 갖는 실리콘 함유 물질을 포함할 수 있으며, 소정의 불순물이 고농도로 도핑된 것일 수 있다. 그리고, 전하고정막(450)은 기판(410) 제2표면(S2)의 결정면과 동일한 결정면을 가질 수 있다. 일례로, 전하고정막(450)은 결정면이 (100) 이고, P형 불순물이 도핑된 단결정 실리콘막을 포함할 수 있다.
색분리소자(460)는 컬러필터를 포함할 수 있고, 컬러필터는 레드 필터(red filter), 그린 필터(green filter), 블루 필터(blue filter), 사이언 필터(cyan filter), 옐로우 필터(yellow filter), 마젠타 필터(magenta filter), 화이트필터(white filter), 블랙필터(black filter), 적외선차단필터(IR cutoff filter) 등을 포함할 수 있다. 집광소자(470)는 디지털 렌즈(digital lens) 또는 반구형 렌즈(hemispherical lens)를 포함할 수 있다.
상술한 바와 같이, 제2실시예에 따른 이미지 센서는 광전변환소자(PD)와 전송 트랜지스터(TX)가 적층된 형태를 가짐으로써, 고집적화가 용이하고 집적도 증가에 기인한 특성 열화를 효과적으로 방지할 수 있다. 특히, 각 영역별로 서로 다른 결정상태를 갖는 채널막(430)을 구비함으로써, 암전류 특성을 보다 효과적으로 개선할 수 있다.
이하에서는, 본 발명의 제2실시예에 따른 이미지 센서의 제조방법에 대한 일례를 도면을 참조하여 설명하기로 한다. 도 6a 내지 도 6e는 본 발명의 제2실시예에 따른 이미지 센서의 제조방법을 도 4에 도시된 A-A'절취선을 따라 도시한 단면도이다.
도 6a에 도시된 바와 같이, 제1표면(S1) 및 제2표면(S2)을 갖는 기판(50)을 준비한다. 기판(50)은 단결정의 실리콘 함유 물질을 포함할 수 있다. 단결정 상태를 갖는 기판(50)의 제1표면(S1) 및 제2표면(S2)의 결정면은 (100) 일 수 있다.
다음으로, 기판(50)에 광전변환소자(PD) 및 인접한 광전변환소자(PD) 사이를 분리하는 소자분리구조물(미도시)을 형성한다. 기판(50)은 단결정의 실리콘 함유 물질을 포함할 수 있다. 단결정 상태를 갖는 기판(50)의 제1표면(S1) 및 제2표면(S2)의 결정면은 (100) 일 수 있다. 소자분리구조물은 STI, DTI 또는 불순물영역 중 어느 하나로 구성되거나, 또는 둘 이상이 혼합되어 구성될 수 있다.
광전변환소자(PD)는 포토다이오드로 형성할 수 있다. 구체적으로, 광전변환소자(PD)는 기판(50)에 P형 불순물이 주입하여 형성되고 기판(50)의 제1표면(S1)에 접하는 제1불순물영역(52)과 N형 불순물을 주입하여 형성된 제2불순물영역(54)이 수직하게 적층된 형태를 가질 수 있다. P형 불순물로는 보론(B)을 사용할 수 있고, N형 불순물로는 인(P), 아세닉(As)을 사용할 수 있다. 여기서, 제1불순물영역(52)은 기판(50)의 고용도보다 낮은 불순물 도핑농도를 갖도록 형성할 수 있다. 이는, 후속 채널막 형성공정시 제1불순물영역(52) 내 불순물이 채널막 내부로 확산하는 것을 방지하기 위함이다.
다음으로, 기판(50)의 제1표면(S1)상에 필라(56)를 형성한다. 필라(56)는 전송 트랜지스터가 요구하는 채널길이를 제공하기 위한 것이다. 필라(56)는 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나의 단일막 또는 둘 이상의 다중막으로 형성할 수 있다. 예컨대, 필라(56)는 기판(50)상에 절연막 및 마스크패턴(미도시)을 순차적으로 형성한 후, 마스크패턴을 식각장벽으로 절연막을 식각하는 일련의 공정을 통해 형성할 수 있다.
한편, 필라(56) 형성공정시 노출되는 기판(50)의 제1표면(S1)에 결함이 발생할 수 있으며, 결함은 암전류 소스로 작용할 수 있다.
도 6b에 도시된 바와 같이, 필라(56)를 포함하는 구조물 표면을 따라 예비-채널막(58)을 형성한다. 예비-채널막(58)은 구조물 표면을 따라 일정한 두께를 갖도록 형성할 수 있다. 예비-채널막(58)은 실리콘 함유 물질을 포함할 수 있고, 비정질 상태를 갖도록 형성할 수 있다. 일례로, 예비-채널막(58)은 비정질 실리콘막으로 형성할 수 있다. 비정질 실리콘막은 510℃ 내외의 저온 증착 공정을 통해 형성할 수 있다.
한편, 예비-채널막(58)을 형성함과 동시에 예비-채널막(58) 내 소정의 불순물을 주입할 수도 있다. 불순물로는 보론을 포함하는 P형 불순물 또는 인, 아세닉을 포함하는 N형 불순물을 사용할 수 있다.
도 6c에 도시된 바와 같이, 예비-채널막(58)에 대한 저온 어닐 공정을 진행하여 예비-채널막(58)을 재결정화시켜 채널막(60)을 형성한다. 저온 어닐 공정은 600℃ 이하의 온도에서 진행할 수 있다. 구체적으로, 저온 어닐 공정은 550℃ 내지 600℃ 범위에서 진행할 수 있다. 저온에서 어닐을 진행하는 것은 광전변환소자(PD)의 도핑 프로파일이 변형되는 것을 방지하고, 제1불순물영역(52) 내 불순물이 채널막(60) 내부로 확산하는 것을 방지하기 위함이다. 아울러, 저온 어닐 공정을 통해 공정간 기판(50)의 제1표면(S1)에 형성된 결함을 치유할 수 있다.
저온 어닐 공정을 진행함에 따라 채널막(60)은 각 영역별로 서로 다른 결정상태를 가질 수 있다. 구체적으로, 기판(50)의 제1표면(S1) 상에 형성되어 광전변환소자(PD)와 접하는 채널막(60)을 지칭하는 제1영역(60A), 광전변환소자(PD)로부터 이격된 채널막(60)을 지칭하는 제2영역(60B) 및 제1영역(60A)과 제2영역(60B)의 사이 기판(50)과 접하는 필라(56)의 모서리에 형성된 채널막(60)을 지칭하는 제3영역(60C)으로 구분할 수 있다.
저온 어닐 공정을 통해 제1영역(60A)의 채널막(60)은 기판(50) 제1표면(S1)을 시드로 재결정화가 진행되어 단결정 상태를 가질 수 있다. 즉, 제1영역(60A)의 채널막(60)은 단결정 실리콘막일 수 있다. 이때, 기판(50) 제1표면(S1)을 시드로 재결정화되기 때문에 제1영역(60A)의 결정면은 기판(50) 제1표면(S1)의 결정면과 동일할 수 있다. 예컨대, 제1영역(60A)의 결정면은 (100) 일 수 있다. 제1영역(60A)의 채널막(60)이 재결정화되면서 이에 접하는 기판(50) 제1표면(S1)에서의 결함들을 치유할 수 있다. 이로써, 암전류 특성을 개선할 수 있다.
저온 어닐 공정을 통해 제2영역(60B)의 채널막(60)은 막내 결정립의 결합 및 성장에 의하여 다결정 상태를 가질 수 있다. 즉, 제2영역(60B)의 채널막(60)은 다결정 실리콘막(즉, 폴리실리콘막)일 수 있다. 이때, 막내 결정립의 결합 및 성장에 의하여 다결정 상태로 재결정화되기 때문에 증착공정시 다결정 상태를 갖는 실리콘막 대비 양질의 다결정 상태를 구현할 수 있다.
저온 어닐 공정을 통해 제3영역(60C)의 채널막(60)은 재결정화된 제1영역(60A)의 채널막(60) 측면을 시드로 재결정화가 진행되어 단결정 상태를 가질 수 있다. 즉, 제3영역(60C)의 채널막(60)은 단결정 실리콘막일 수 있다. 이때, 제1영역(60A)의 채널막(60) 측면을 시드로 재결정화가 진행되기 때문에 제3영역(60C)은 제1영역(60A)과 상이한 결정면을 가질 수 있다. 예컨대, 제3영역(60C)의 결정면은 (111) 또는/및 (311) 일 수 있다.
한편, 예비-채널막(58) 형성공정시 막내 소정의 불순물이 주입된 경우에 저온 어닐 공정을 통해 주입된 불순물을 활성화시킬 수 있다.
도 6d에 도시된 바와 같이, 채널막(60) 상에 필라(56)의 측면을 감싸고, 자신을 관통하여 채널막(60)을 노출시키는 오픈부(68)를 갖는 전송게이트(66)를 형성한다. 전송게이트(66)는 채널막(60) 상에 형성된 게이트절연막(62) 및 게이트절연막(62) 상에 형성된 게이트전극(64)을 포함할 수 있다. 게이트절연막(62)은 산화물, 질화물 및 산화질화물로 이루어진 그룹으로부터 선택된 어느 하나 또는 둘 이상의 포함할 수 있다. 게이트전극(64)은 반도체 물질 또는 금속성 물질을 포함할 수 있다. 오픈부(68)는 필라(56)의 상부면에 형성된 채널막(60)을 노출시키도록 형성할 수 있다.
전송게이트(66)는 채널막(60)을 포함하는 구조물 표면을 따라 절연막을 형성하고, 절연막 상에 필라(56)를 덮는 도전막을 형성한 후, 도전막 및 절연막을 선택적으로 식각하는 일련의 공정과정을 통해 형성할 수 있다.
한편, 전송게이트(66) 형성공정시 채널막(60)도 패터닝할 수 있다. 따라서, 채널막(60)의 끝단은 전송게이트(66)의 외측벽에 정렬될 수 있다.
도 6e에 도시된 바와 같이, 기판(50)의 제2표면(S2)상에 전하고정막(70)을 형성한다. 전하고정막(70)은 단결정 상태를 갖는 실리콘 함유 물질을 포함할 수 있으며, 소정의 불순물이 고농도로 도핑된 것일 수 있다. 그리고, 전하고정막(70)은 기판(50) 제2표면(S2)의 결정면과 동일한 결정면을 가질 수 있다. 일례로, 전하고정막(70)은 결정면이 (100) 이고, P형 불순물이 도핑된 단결정 실리콘막을 포함할 수 있다.
도면에 도시하지는 않았지만, 전하고정막(70)은 상술한 채널막(60) 형성공정을 응용하여 형성할 수 있다. 구체적으로, 기판(50)의 제2표면(S2)에 P형 불순물을 주입하여 P형 불순물영역을 형성한다. 이때, P형 불순물영역은 기판(50)의 고용도보다 큰 불순물 도핑농도를 갖도록 형성한다. 이어서, 기판(50)의 제2표면(S2)상에 예비-전하고정막으로 비정질 실리콘막을 증착한다. 이어서, 저온 어닐 공정을 진행한다. 저온 어닐 공정시 기판(50) 제2표면(S2)을 시드로 재결정화가 진행됨과 동시에 P형 불순물영역 내 P형 불순물이 막내로 확산되면서 P형 불순물이 도핑된 단결정 실리콘막을 형성함과 동시에 기판(50) 제2표면(S2)에서의 결함을 치유할 수 있다.
다음으로, 전하고정막(70) 상에 색분리소자(72) 및 집광소자(74)를 순차적으로 형성한다.
이후, 공지된 공정방법을 통해 이미지 센서를 완성할 수 있다.
도 7은 본 발명의 실시예에 따른 이미지 센서를 개략적으로 도시한 블럭도이다.
도 7에 도시된 바와 같이, 실시예에 따른 이미지 센서는 복수의 단위픽셀(110)들이 매트릭스 구조로 배열된 픽셀 어레이(pixel array, 100), 상관 이중 샘플링(correlated double sampling, CDS, 120), 아날로그-디지털 컨버터(analog digital converter, ADC, 130), 버퍼(Buffer, 140), 로우 드라이버(row driver, 150), 타이밍 제너레이터(timing generator, 160), 제어 레지스터(control register, 170) 및 램프 신호 제너레이터(ramp signal generator, 180)를 포함할 수 있다. 여기서, 복수의 단위픽셀(110)들 각각은 상술한 제1실시예 및 제2실시예에 따른 것일 수 있다.
타이밍 제너레이터(160)는 로우 드라이버(150), 상관 이중 샘플링(120), 아날로그-디지털 컨버터(130) 및 램프 신호 제너레이터(180) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성할 수 있다. 제어 레지스터(170)는 램프 신호 제너레이터(180), 타이밍 제너레이터(160) 및 버퍼(140) 각각의 동작을 제어하기 위한 하나 이상의 제어 신호를 생성할 수 있다.
로우 드라이버(150)는 픽셀 어레이(100)를 로우라인(row line) 단위로 구동할 수 있다. 예를 들어, 로우 드라이버(150)는 복수의 로우라인(row line)들 중에서 어느 하나의 로우라인(row line)을 선택할 수 있는 선택 신호를 생성할 수 있다. 복수의 단위픽셀(110)들 각각은 입사광을 감지하여 이미지 리셋 신호와 이미지 신호를 컬럼라인(column line)을 통해 상관 이중 샘플링(120)으로 출력할 수 있다. 상관 이중 샘플링(120)은 수신된 이미지 리셋 신호와 이미지 신호 각각에 대하여 샘플링을 수행할 수 있다.
아날로그-디지털 컨버터(130)는 램프 신호 제너레이터(180)로부터 출력된 램프 신호와 상관 이중 샘플링(120)으로부터 출력되는 샘플링 신호를 서로 비교하여 비교 신호를 출력할 수 있다. 타이밍 제너레이터(160)로부터 제공되는 클럭 신호에 따라 비교 신호의 레벨 전이(transition) 시간을 카운트하고, 카운트 값을 버퍼(140)로 출력할 수 있다. 램프 신호 제너레이터(180)는 타이밍 제너레이터(160)의 제어 하에 동작할 수 있다.
버퍼(140)는 아날로그-디지털 컨버터(130)로부터 출력된 복수의 디지털 신호 각각을 저장한 후 이들 각각을 감지 증폭하여 출력할 수 있다. 따라서, 버퍼(140)는 메모리(미도시)와 감지증폭기(미도시)를 포함할 수 있다. 메모리는 카운트 값을 저장하기 위한 것이며, 카운트 값은 복수의 단위픽셀(110)들로부터 출력된 신호에 연관된 카운트 값을 의미한다. 감지증폭기는 메모리로부터 출력되는 각각의 카운트 값을 감지하여 증폭할 수 있다.
이하에서는, 상술한 실시예들에 따른 이미지 센서는 다양한 전자장치 또는 시스템에 이용될 수 있다. 이하에서는, 도 9를 참조하여 카메라에 본 발명의 실시예에 따른 이미지 센서를 적용한 경우를 예시하여 설명하기로 한다.
도 8은 본 발명의 실시예들에 따른 이미지 센서를 구비한 전자장치를 간략히 도시한 도면이다.
도 8을 참조하여, 실시예들에 따른 이미지 센서를 구비한 전자장치는 정지영상 또는 동영상을 촬영할 수 있는 카메라일 수 있다. 전자장치는 광학 시스템(910, 또는, 광학 렌즈), 셔터 유닛(911), 이미지 센서(900) 및 셔터 유닛(911)을 제어/구동하는 구동부(913) 및 신호 처리부(912)를 포함할 수 있다.
광학 시스템(910)은 피사체로부터의 이미지 광(입사광)을 이미지 센서(900)의 픽셀 어레이(도 7의 도면부호 '100' 참조)로 안내한다. 광학 시스템(910)은 복수의 광학 렌즈로 구성될 수 있다. 셔터 유닛(911)은 이미지 센서(900)에 대한 광 조사 기간 및 차폐 기간을 제어한다. 구동부(913)는 이미지 센서(900)의 전송 동작과 셔터 유닛(911)의 셔터 동작을 제어한다. 신호 처리부(912)는 이미지 센서(900)로부터 출력된 신호에 관해 다양한 종류의 신호 처리를 수행한다. 신호 처리 후의 이미지 신호(Dout)는 메모리 등의 저장 매체에 저장되거나, 모니터 등에 출력된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위내의 다양한 실시예가 가능함을 이해할 수 있을 것이다.
300 : 단위픽셀
301 : 구동부
302 : 수광부 310 : 기판
312 : 제1불순물영역 314 : 제2불순물영역
320 : 제1전송게이트 322 : 제1게이트절연막
324 : 제1게이트전극 330 : 채널막
340 : 제2전송게이트 342 : 제2게이트절연막
344 : 제2게이트전극 350 : 전하고정막
360 : 색분리소자 370 : 집광소자
302 : 수광부 310 : 기판
312 : 제1불순물영역 314 : 제2불순물영역
320 : 제1전송게이트 322 : 제1게이트절연막
324 : 제1게이트전극 330 : 채널막
340 : 제2전송게이트 342 : 제2게이트절연막
344 : 제2게이트전극 350 : 전하고정막
360 : 색분리소자 370 : 집광소자
Claims (29)
- 광전변환소자를 포함하는 기판;
상기 광전변환소자 상에 형성된 전송게이트; 및
상기 전송게이트에 의해 제어되는 채널막을 포함하고,
상기 채널막은 광전변환소자에 접하는 제1영역 및 상기 광전변환소자로부터 이격된 제2영역을 포함하고, 상기 제1영역과 상기 제2영역은 서로 다른 결정상태를 갖는 이미지 센서.
- 제1항에 있어서,
상기 제1영역은 단결정 상태를 갖고, 상기 제2영역은 다결정 상태를 갖는 이미지 센서.
- 제2항에 있어서,
상기 기판은 단결정 상태를 갖고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일한 이미지 센서.
- 제2항에 있어서,
상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 갖는 이미지 센서.
- 제1항에 있어서,
상기 광전변환소자는,
상기 기판에 형성되고 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖고, 상기 채널막의 제1영역은 상기 제1불순물영역에 접하며, 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 갖는 이미지 센서.
- 제1항에 있어서,
상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함하는 이미지 센서.
- 광전변환소자를 포함하는 기판;
상기 광전변환소자 상에 형성된 제1전송게이트;
상기 제1전송게이트를 관통하여 상기 광전변환소자를 노출시키는 적어도 하나 이상의 오픈부;
상기 오픈부 내부에 형성된 채널막; 및
상기 채널막 상에 형성되어 적어도 상기 오픈부를 매립하는 제2전송게이트를 포함하고,
상기 채널막은 상기 오픈부의 저면에 형성되어 상기 광전변환소자와 접하는 제1영역 및 상기 오픈부의 측면에 형성되어 상기 광전변환소자로부터 이격된 제2영역을 포함하고, 상기 제1영역과 상기 제2영역은 서로 다른 결정상태를 갖는 이미지 센서.
- 제7항에 있어서,
상기 제1영역은 단결정 상태를 갖고, 상기 제2영역은 다결정 상태를 갖는 이미지 센서.
- 제8항에 있어서,
상기 기판은 단결정 상태를 갖고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일한 이미지 센서. - 제8항에 있어서,
상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 갖는 이미지 센서.
- 제10항에 있어서,
상기 제3영역의 채널막은 상기 오픈부 저면의 모서리에 형성된 이미지 센서.
- 제7항에 있어서,
상기 광전변환소자는,
상기 기판에 형성되고 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖고, 상기 채널막의 제1영역은 상기 제1불순물영역에 접하며, 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 갖는 이미지 센서.
- 제7항에 있어서,
상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함하는 이미지 센서.
- 광전변환소자를 포함하는 기판;
상기 광전변환소자 상에 형성된 적어도 하나 이상의 필라;
상기 광전변환소자 및 상기 필라를 덮는 채널막;
상기 필라의 측면을 둘러싸도록 상기 채널막 상에 형성된 전송게이트; 및
상기 전송게이트를 관통하여 상기 채널막을 노출시키는 오픈부를 포함하고,
상기 채널막은 상기 기판상에 형성되어 상기 광전변환소자와 접하는 제1영역 및 상기 필라를 덮고 상기 광전변환소자로부터 이격된 제2영역을 포함하고, 상기 제1영역과 상기 제2영역은 서로 다른 결정상태를 갖는 이미지 센서.
- 제14항에 있어서,
상기 제1영역은 단결정 상태를 갖고, 상기 제2영역은 다결정 상태를 갖는 이미지 센서.
- 제16항에 있어서,
상기 기판은 단결정 상태를 갖고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일한 이미지 센서.
- 제15항에 있어서,
상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 갖는 이미지 센서.
- 제17항에 있어서,
상기 제3영역의 채널막은 상기 필라와 상기 기판이 접하는 상기 필라의 모서리에 형성된 이미지 센서.
- 제14항에 있어서,
상기 오픈부는 상기 제2영역의 채널막을 노출시키는 이미지 센서.
- 제14항에 있어서,
상기 광전변환소자는,
상기 기판에 형성되고 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖고, 상기 채널막의 제1영역은 상기 제1불순물영역에 접하며, 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 갖는 이미지 센서.
- 제14항에 있어서,
상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함하는 이미지 센서.
- 기판에 광전변환소자를 형성하는 단계;
상기 광전변환소자를 포함하는 기판상에 상기 광전변환소자에 접하는 제1영역 및 상기 광전변환소자로부터 이격된 제2영역을 포함하는 비정질 상태를 갖는 예비-채널막을 형성하는 단계; 및
상기 예비-채널막에 대한 저온 어닐 공정을 진행하여 채널막을 형성하되, 상기 제1영역과 상기 제2영역이 서로 다른 결정상태를 갖도록 형성하는 단계
를 포함하는 이미지 센서 제조방법.
- 제22항에 있어서,
상기 기판에 광전변환소자를 형성하는 단계에서,
상기 기판에 서로 다른 도전형을 갖는 제1불순물영역 및 제2불순물영역이 수직하게 적층된 형태를 갖도록 형성하되, 상기 채널막의 제1영역과 접하는 상기 제1불순물영역은 상기 기판의 고용도(solid solubility)보다 낮은 불순물 도핑농도를 갖도록 형성하는 이미지 센서 제조방법.
- 제22항에 있어서,
상기 예비-채널막을 형성하는 단계는,
상기 저온 어닐 공정보다 더 낮은 온도에서 진행하는 이미지 센서 제조방법.
- 제22항에 있어서,
상기 저온 어닐 공정은 550℃ 내지 600℃ 범위에서 진행하는 이미지 센서 제조방법.
- 제22항에 있어서,
상기 저온 어닐 공정에서 상기 제1영역은 비정질 상태에서 단결정 상태로 재결정화되고, 상기 제2영역은 비정질 상태에서 다결정 상태로 재결정화되는 이미지 센서 제조방법.
- 제26항에 있어서,
상기 기판은 단결정 상태를 갖고, 상기 제1영역의 결정면은 상기 기판 표면의 결정면과 동일한 이미지 센서 제조방법.
- 제26항에 있어서,
상기 채널막은 상기 제1영역과 상기 제2영역 사이에 위치하는 제3영역을 더 포함하고, 상기 제3영역은 단결정 상태를 갖되, 상기 제1영역의 결정면과 상이한 결정면을 갖는 이미지 센서 제조방법.
- 제22항에 있어서,
상기 채널막은 언도프드 실리콘막, P형 실리콘막 또는 N형 실리콘막으로부터 선택된 어느 하나를 포함하는 이미지 센서 제조방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170009151A KR102609993B1 (ko) | 2017-01-19 | 2017-01-19 | 이미지 센서 및 그 제조방법 |
| US15/671,662 US9978787B1 (en) | 2017-01-19 | 2017-08-08 | Image sensor and method for fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170009151A KR102609993B1 (ko) | 2017-01-19 | 2017-01-19 | 이미지 센서 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180085521A true KR20180085521A (ko) | 2018-07-27 |
| KR102609993B1 KR102609993B1 (ko) | 2023-12-06 |
Family
ID=62125476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170009151A KR102609993B1 (ko) | 2017-01-19 | 2017-01-19 | 이미지 센서 및 그 제조방법 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9978787B1 (ko) |
| KR (1) | KR102609993B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110047861B (zh) * | 2019-04-30 | 2021-05-07 | 德淮半导体有限公司 | 图像传感器及其形成方法和操作方法 |
| CN110061022B (zh) * | 2019-04-30 | 2021-04-13 | 德淮半导体有限公司 | 图像传感器及其形成方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265265B1 (ko) * | 1996-11-15 | 2000-10-02 | 가네꼬 히사시 | 반도체 전하 전송 장치 및 그 제조 방법 |
| JP2010080739A (ja) * | 2008-09-26 | 2010-04-08 | Sony Corp | 固体撮像装置、半導体装置、および、その製造方法 |
| KR20160007217A (ko) * | 2014-07-11 | 2016-01-20 | 삼성전자주식회사 | 이미지 센서의 픽셀 및 이미지 센서 |
| US9520427B1 (en) * | 2015-09-16 | 2016-12-13 | SK Hynix Inc. | Image sensor including vertical transfer gate and method for fabricating the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20100133212A (ko) | 2009-06-11 | 2010-12-21 | 주식회사 하이닉스반도체 | 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 |
| US8933435B2 (en) * | 2012-12-26 | 2015-01-13 | Globalfoundries Singapore Pte. Ltd. | Tunneling transistor |
-
2017
- 2017-01-19 KR KR1020170009151A patent/KR102609993B1/ko active IP Right Grant
- 2017-08-08 US US15/671,662 patent/US9978787B1/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100265265B1 (ko) * | 1996-11-15 | 2000-10-02 | 가네꼬 히사시 | 반도체 전하 전송 장치 및 그 제조 방법 |
| JP2010080739A (ja) * | 2008-09-26 | 2010-04-08 | Sony Corp | 固体撮像装置、半導体装置、および、その製造方法 |
| KR20160007217A (ko) * | 2014-07-11 | 2016-01-20 | 삼성전자주식회사 | 이미지 센서의 픽셀 및 이미지 센서 |
| US9520427B1 (en) * | 2015-09-16 | 2016-12-13 | SK Hynix Inc. | Image sensor including vertical transfer gate and method for fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US9978787B1 (en) | 2018-05-22 |
| KR102609993B1 (ko) | 2023-12-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US20220190022A1 (en) | Image sensors | |
| KR102367384B1 (ko) | 이미지 센서 및 그 형성 방법 | |
| US7915067B2 (en) | Backside illuminated image sensor with reduced dark current | |
| US10008526B2 (en) | Image sensor and method for fabricating the same | |
| KR102414038B1 (ko) | 수직 전송 게이트를 갖는 이미지 센서 및 그 제조방법 | |
| KR102535680B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR102575458B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR102471593B1 (ko) | 수직 전송 게이트를 갖는 이미지 센서 및 그 제조방법 | |
| US10998358B2 (en) | Image sensor including dummy isolation structure | |
| KR20190142549A (ko) | 이미지 센서 | |
| CN111435667A (zh) | 图像传感器 | |
| US10096633B2 (en) | Transistor and image sensor having the same | |
| KR102609993B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR102643521B1 (ko) | 이미지 센서 및 그 제조방법 | |
| CN112259569A (zh) | 图像传感器及图像传感器像素结构的形成方法 | |
| CN110752226B (zh) | 堆叠式图像传感器及其形成方法 | |
| KR102394284B1 (ko) | 이미지 센서 및 그 제조방법 | |
| KR20230171764A (ko) | 이미지 센싱 장치 및 그 제조방법 | |
| KR20170040468A (ko) | 이미지 센서 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right |