KR20180081957A - 이미지 센서, 이미지 센서 제조 방법 - Google Patents

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Abstract

한 실시예에 따른 이미지 센서는 복수의 픽셀이 위치하는 픽셀 어레이부, 상기 픽셀 어레이부 주위에 위치하는 주변 영역, 그리고 상기 픽셀 어레이부에 위치하는 제1부분 및 상기 주변 영역에 위치하는 제2부분을 포함하는 유기 광전 변환층을 포함하고, 상기 제2부분은 상기 제1부분과 분리되어 있다.

Description

이미지 센서, 이미지 센서 제조 방법{IMAGE SENSOR AND MANUFACTURING METHOD THEREOF}
본 기재는 이미지 센서, 이미지 센서 제조 방법 및 이미지 센서를 포함하는 전자 기기에 관한 것이다.
디지털 카메라, 스마트폰과 같이 이미지를 촬영하는 기능을 가지는 전자 기기는 이미지 센서를 포함할 수 있다. 이미지 센서는 광학 정보를 전기 신호로 변환시키는 반도체 소자로서, CCD(charged coupled device) 이미지 센서, CMOS(complementary metal oxide semiconductor) 이미지 센서 등이 있고, 이 중 CMOS 이미지 센서가 주로 이용되고 있다.
이미지 센서는 광전 변환부와 복수의 트랜지스터를 포함하는 복수의 픽셀을 포함한다. 광전 변환부에 의해 광전 변환된 신호는 복수의 트랜지스터에 의해 처리되어 픽셀 신호로서 출력되고, 이에 기초하여 이미지 데이터를 생성할 수 있다.
최근, 이미지 센서의 고해상도에 대한 요구가 커지고 있고, 이에 따라 픽셀의 크기가 작아지고 있다. 반도체 기판에 형성된 무기 광전 변환부의 경우 픽셀의 크기가 작아지면서 광흡수 면적이 줄어들기 때문에 감도 저하가 발생할 수 있다. 이에 따라 무기 광전 변환부를 대체하거나 보완할 수 있는 유기 광전 변환층을 포함하는 유기 광전 변환부가 연구되고 있다.
본 기재의 실시예들은 제조 공정 중 유기 광전 변환층의 손상을 방지하여 픽셀의 유기 광전 변환부의 특성 저하를 막을 수 있는 이미지 센서를 제공하기 위한 것이다. 또한 본 기재의 실시예들은 간단한 제조 공정으로 유기 광전 변환층을 형성할 수 있으면서 유기 광전 변환층의 손상을 방지할 수 있는 이미지 센서 제조 방법을 제공하기 위한 것이다.
한 실시예에 따른 이미지 센서는 복수의 픽셀이 위치하는 픽셀 어레이부, 상기 픽셀 어레이부 주위에 위치하는 주변 영역, 그리고 상기 픽셀 어레이부에 위치하는 제1부분 및 상기 주변 영역에 위치하는 제2부분을 포함하는 유기 광전 변환층을 포함하고, 상기 제2부분은 상기 제1부분과 분리되어 있다.
반도체 기판, 상기 반도체 기판과 상기 제1부분 사이에 위치하는 복수의 하부 전극, 그리고 상기 유기 광전 변환층 위에 위치하는 상부 전극을 더 포함하고, 상기 반도체 기판과 상기 제2부분 사이에는 도전체가 존재하지 않을 수 있다.
상기 제2부분은 평면상 상기 픽셀 어레이부 주위를 따라 연장되어 있을 수 있다.
상기 상부 전극은, 상기 제1부분 위에 위치하는 제3부분, 상기 제2부분 위에 위치하는 제4부분을 포함하고, 상기 제3부분은 상기 제4부분과 분리되어 있을 수 있다.
상기 상부 전극 위에 위치하는 보호막을 더 포함하고, 상기 보호막은 상기 픽셀 어레이부 및 상기 주변 영역에서 연속적으로 형성되어 있을 수 있다.
상기 주변 영역에서, 상기 유기 광전 변환층의 외곽 측면, 상기 상부 전극의 외곽 측면 및 상기 보호막의 외곽 측면은 하나의 외곽면을 이루고, 상기 외곽면의 바깥쪽으로는 상기 유기 광전 변환층, 상기 상부 전극 및 상기 보호막이 존재하지 않을 수 있다.
반도체 기판, 상기 반도체 기판과 상기 유기 광전 변환층 사이에 위치하는 복수의 절연층, 상기 복수의 절연층 위에 위치하는 복수의 하부 전극, 그리고 상기 유기 광전 변환층 위에 위치하는 상부 전극을 더 포함하고, 상기 복수의 절연층은 막질이 서로 다른 제1 절연층 및 제2 절연층을 포함하고, 상기 제1 절연층 및 제2 절연층은 상기 주변 영역에 위치하는 트렌치부를 가지고, 상기 트렌치부에서 상기 제1 절연층의 측면 및 상기 제2 절연층의 측면은 언더컷 구조를 형성할 수 있다.
상기 제2 절연층은 상기 반도체 기판과 상기 제1 절연층 사이에 위치하고, 상기 트렌치부에서, 상기 제1 절연층은 제1 개구부를 포함하고 상기 제2 절연층은 제2 개구부를 포함하며, 상기 제1 개구부의 크기는 상기 제2 개구부의 크기보다 작을 수 있다.
상기 트렌치부는 상기 픽셀 어레이부 주위를 따라 연장되어 있고, 상기 유기 광전 변환층의 상기 제2부분은 상기 트렌치부 안에 위치할 수 있다.
상기 상부 전극 위에 위치하며 상기 픽셀 어레이부 및 상기 주변 영역에서 연속적으로 형성되어 있는 보호막을 더 포함하고, 상기 보호막은 상기 트렌치부를 형성하는 상기 제2 절연층의 측면에 위치하는 부분을 포함하며, 상기 트렌치부를 형성하는 상기 제2 절연층의 측면에 유기 광전 변환층이 존재하지 않을 수 있다.
상기 주변 영역에서, 상기 유기 광전 변환층의 외곽 측면, 상기 상부 전극의 외곽 측면 및 상기 보호막의 외곽 측면은 하나의 외곽면을 이루고, 상기 외곽면의 바깥쪽으로는 상기 유기 광전 변환층, 상기 상부 전극 및 상기 보호막이 존재하지 않을 수 있다.
상기 외곽면은 상기 트렌치부와 중첩하거나 상기 트렌치부보다 바깥쪽에 위치할 수 있다.
한 실시예에 따른 이미지 센서의 제조 방법은 복수의 픽셀이 위치하는 픽셀 어레이부 및 상기 픽셀 어레이부 주위에 위치하는 주변 영역을 포함하는 반도체 기판을 마련하고, 상기 반도체 기판의 제1면 위에 막질이 서로 다른 제1 절연층 및 제2 절연층을 적층하는 단계, 상기 제1 절연층 및 상기 제2 절연층을 제1 식각 방법으로 식각하여 상기 픽셀 어레이부 주위를 따라 연장되어 있는 상기 제1 및 제2 절연층의 제1 개구부를 형성하는 단계, 제2 식각 방법을 이용해 상기 제1 절연층 및 상기 제2 절연층의 상기 제1 개구부 주변을 추가로 식각하여 상기 제1 절연층의 제2 개구부, 그리고 상기 제2 개구부보다 큰 상기 제2 절연층의 제3 개구부를 형성하는 단계, 그리고 상기 반도체 기판 위에 유기 광전 변환 재료를 증착하여 상기 픽셀 어레이부에 위치하는 제1부분 및 상기 제3 개구부 안에 위치하는 제2부분을 포함하는 유기 광전 변환층을 형성하는 단계를 포함하고, 상기 제2부분은 상기 제1부분과 분리되어 있다.
상기 유기 광전 변환층을 형성하는 단계 이후에, 상기 유기 광전 변환층 위에 도전 물질을 증착하여 상기 픽셀 어레이부에 위치하는 제3부분, 그리고 상기 제2부분 위에 위치하는 제4부분을 포함하는 상부 전극을 형성하는 단계, 그리고 상기 반도체 기판 위에 절연 물질을 증착하여 상기 제3 개구부를 이루는 상기 제2 절연층의 측면에 위치하는 부분을 포함하는 보호막을 형성하는 단계를 더 포함할 수 있다.
상기 유기 광전 변환층을 형성하는 단계 이후에, 상기 주변 영역에 위치하는 상기 유기 광전 변환층, 상기 상부 전극, 그리고 상기 보호막의 일부를 식각하여 제거하는 단계를 더 포함할 수 있다.
본 기재의 실시예들에 따르면, 유기 광전 변환층의 손상을 방지하여 픽셀의 유기 광전 변환부의 특성 저하를 막을 수 있는 이미지 센서가 제공된다. 또한, 간단한 제조 공정으로 유기 광전 변환층을 형성할 수 있으며 유기 광전 변환층의 손상을 방지할 수 있는 이미지 센서 제조 방법이 제공된다.
도 1은 한 실시예에 따른 이미지 센서의 평면도이고,
도 2는 도 1에 도시한 이미지 센서를 II-II'선을 따라 잘라 도시한 단면도이고,
도 3은 도 2에 도시한 이미지 센서의 A 부분에 대한 다양한 구조를 도시한 단면도이고,
도 4는 한 실시예에 따른 이미지 센서의 단면도로서 도 2에 도시한 이미지 센서의 A 부분의 다른 변형례를 도시하고,
도 5a는 한 실시예에 따른 이미지 센서의 평면도이고,
도 5b는 도 5a에 도시한 이미지 센서를 VA-VA'선을 따라 잘라 도시한 단면도이고,
도 6 내지 도 10은 한 실시예에 따른 이미지 센서를 제조하는 방법에 따른 제조 단계를 차례대로 도시한 단면도들이고,
도 11은 한 실시예에 따른 이미지 센서의 단면도이고,
도 12는 한 실시예에 따른 이미지 센서의 평면도이고,
도 13은 도 12에 도시한 이미지 센서를 XIII-XIII'선을 따라 잘라 도시한 단면도이다.
도 1 및 도 2를 참조하여 한 실시예에 따른 이미지 센서(1)에 대하여 설명한다. 먼저 도 1을 참조하여 이미지 센서(1)의 평면상 구조에 대해 개략적으로 설명한 후 도 2를 참조하여 이미지 센서(1)의 단면 구조에 대해 구체적으로 설명하도록 한다.
도 1은 한 실시예에 따른 이미지 센서의 평면도이고, 도 2는 도 1에 도시한 이미지 센서를 II-II'선을 따라 잘라 도시한 단면도이다.
도 1을 참조하면, 이미지 센서(1)는 평면상 뷰에서(in a plan view) 픽셀 어레이부(AA) 및 픽셀 어레이부(AA) 주위에 위치하는 주변 영역(PA)을 포함한다.
픽셀 어레이부(AA)는 복수의 픽셀(PX) 및 복수의 신호선(10, 20)을 포함한다. 복수의 픽셀(PX)은 행렬 형태로 배열되어 있을 수 있으며, 각 픽셀(PX)은 적어도 하나의 광전 변환부를 포함한다. 복수의 신호선(10, 20)은 제1방향(예를 들어 행 방향)으로 뻗는 복수의 제1 신호선(10), 그리고 제1방향에 교차하는 제2방향(예를 들어 열 방향)으로 뻗는 복수의 제2 신호선(20)을 포함할 수 있다. 제1 신호선(10)은 픽셀(PX)을 구동하기 위한 구동 신호를 전달하고 행 단위로 픽셀(PX)을 구동할 수 있다. 제2 신호선(20)은 각 픽셀(PX)의 광전 변환부에서 수광량에 따라 생성된 전하에 따른 픽셀 신호를 전달할 수 있다. 각 픽셀(PX)은 적어도 하나의 제1 신호선(10) 및 하나의 제2 신호선(20)에 연결되어 있을 수 있다.
주변 영역(PA)은 픽셀 어레이부(AA)의 바깥쪽 경계를 따라 뻗는 트렌치부(trench portion)(OP)를 포함한다. 트렌치부(OP)는 이후에 설명할 복수의 절연층(미도시)에 형성된 개구부로 이루어질 수 있다. 트렌치부(OP)는 픽셀 어레이부(AA)의 주위를 따라 연장되며 픽셀 어레이부(AA)의 대부분을 에워싸는 구조를 가질 수 있으나, 실시예가 이에 한정되는 것은 아니다. 트렌치부(OP)의 평면상 폭은 대략 0.5 마이크로미터 내지 대략 2 마이크로미터일 수 있으나 이에 한정되는 것은 아니다.
도 2를 참조하면, 이미지 센서(1)는 반도체 기판(120)을 포함할 수 있다. 반도체 기판(120)은 예를 들어 실리콘, 게르마늄, 실리콘-게르마늄, -Ⅵ족 화합물 반도체, -Ⅴ족 화합물 반도체 등을 포함하는 기판일 수 있다. 반도체 기판(120)은 제1 도전형(예를 들어, p형)의 불순물이 주입된 실리콘 기판일 수 있다.
반도체 기판(120)은 복수의 광전 변환부(PD), 복수의 도전성 플러그(121), 그리고 복수의 전하 저장부(123)를 포함할 수 있다.
광전 변환부(PD)는 입사된 빛을 광전 변환하여 전하를 생성할 수 있는 무기 광전 변환부일 수 있다. 광전 변환부(PD)의 예로서 포토 다이오드, 핀드 포토 다이오드, 포토 게이트, 포토 트랜지스터 등을 들 수 있다. 광전 변환부(PD)가 포토 다이오드로 이루어진 경우, 각 광전 변환부(PD)는 pn 접합에 의해 구성되어 있으며 입사광에 따라 전자-정공 쌍을 생성하여 전하를 생성할 수 있다. 광전 변환부(PD)는 반도체 기판(120)과 반대의 도전형인 제2 도전형(예를 들면, n형)의 불순물을 반도체 기판(120)에 이온 주입하여 형성될 수 있다. 이와 달리, 광전 변환부(PD)는 복수의 도핑 영역이 적층된 형태로 형성될 수도 있다.
각 광전 변환부(PD)는 특정 파장대(또는 특정 색)의 광을 수광하여 광전 변환할 수 있다. 각 픽셀(PX)은 도시한 바와 같이 하나의 광전 변환부(PD)를 포함할 수도 있고 복수의 광전 변환부를 포함할 수도 있다. 각 픽셀(PX)이 하나의 광전 변환부(PD)를 포함하는 경우, 인접한 픽셀(PX)은 서로 다른 파장대의 광을 광전 변환할 수 있다. 예를 들어, 한 픽셀(PX)이 청색광을 수광하여 광전 변환하는 광전 변환부(PD)를 포함하면, 인접한 픽셀(PX)은 적색광을 수광하여 광전 변환하는 광전 변환부(PD)를 포함할 수 있다.
도전성 플러그(121)는 후술할 유기 광전 변환부에서 광전 변환된 전하를 전달하고, 반도체 기판(120)을 관통할 수 있다. 도전성 플러그(121)의 주변에는 반도체 기판(120)의 반도체 영역과의 단락을 막기 위한 절연막(122)이 위치할 수 있다. 절연막(122)은 산화규소(SiOx), 질화규소(SiNx) 등의 무기 절연 물질을 포함할 수 있다.
반도체 기판(120)의 제1면(FS) 위에는 적어도 하나의 절연층(115) 및 적어도 하나의 배선층(110)이 위치할 수 있다. 적어도 하나의 절연층(115)은 반도체 기판(120)과 배선층(110) 사이에 위치할 수 있다.
배선층(110)은 광전 변환부(PD)에서 생성된 전하를 픽셀 신호로서 독출하기 위한 복수의 픽셀 트랜지스터, 연결 배선(111)을 포함하는 적어도 하나의 배선 및 적어도 하나의 층간 절연막을 포함할 수 있다.
절연층(115)은 각 픽셀(PX)에 위치하는 한 쌍의 도전성 연결부(116, 117)를 포함한다. 도전성 연결부(116, 117)는 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질을 포함할 수 있다. 각 도전성 연결부(116, 117)는 절연층(115)을 두께 방향으로 관통한다. 도전성 연결부(116)의 일단은 반도체 기판(120)의 도전성 플러그(121)와 연결되어 있고 타단은 연결 배선(111)과 연결되어 있다. 도전성 연결부(117)의 일단은 반도체 기판(120)의 전하 저장부(123)와 연결되어 있고 타단은 연결 배선(111)과 연결되어 있다. 따라서, 전하 저장부(123)는 절연층(115)의 도전성 연결부(116, 117) 및 배선층(110)의 연결 배선(111)을 통해 도전성 플러그(121)와 연결될 수 있다. 전하 저장부(123)는 제2 도전형(예를 들면, n형)의 반도체 영역을 형성할 수 있다. 전하 저장부(123)는 후술할 유기 광전 변환부에서 광전 변환된 전하를 독출하기 전까지 일시적으로 유지할 수 있다.
반도체 기판(120)의 제1면(FS)의 반대쪽 면인 제2면(BS) 위에는 복수의 절연층(130)이 위치한다. 복수의 절연층(130)은 산화규소(SiOx), 질화규소(SiNx), 산화하프늄(HfOx), 산화알루미늄(Al2O3) 등의 절연 물질을 포함할 수 있다. 복수의 절연층(130)은 모두 동일한 물질을 포함할 수도 있고, 서로 다른 재료의 물질을 포함하는 2개 이상의 층을 포함할 수도 있다.
복수의 절연층(130)은 막질이 서로 다른 제1 절연층(130a) 및 제2 절연층(130b)을 포함할 수 있다. 예를 들어, 제1 절연층(130a)의 밀도가 제2 절연층(130b)의 밀도보다 클 수 있다. 나아가, 제1 절연층(130a) 및 제2 절연층(130b)의 특정 식각 방법에 대한 식각 속도가 서로 다를 수 있다. 특히, 동일한 식각액에 대한 제1 절연층(130a) 및 제2 절연층(130b)의 습식 식각 속도가 서로 다를 수 있으며, 반도체 기판(120)으로부터 더 멀리 있는 제1 절연층(130a)의 습식 식각 속도가 제2 절연층(130b)의 습식 식각 속도보다 느릴 수 있다.
제1 절연층(130a) 및 제2 절연층(130b)은 서로 동일한 물질을 포함할 수도 있고 서로 다른 물질을 포함할 수도 있다. 서로 다른 막질의 제1 절연층(130a) 및 제2 절연층(130b)은 같은 절연 물질을 증착 공정의 조건을 다르게 하여 증착하여 형성하거나 서로 다른 절연 물질을 증착하여 형성할 수 있다.
제1 절연층(130a) 및 제2 절연층(130b)이 도시한 바와 같이 인접한 경우, 제1 절연층(130a) 및 제2 절연층(130b) 사이의 막 경계는 나타날 수도 있고 나타나지 않을 수도 있다. 또한, 제1 절연층(130a) 및 제2 절연층(130b) 각각은 도시한 바와 같이 단일층으로 구성될 수도 있고 각각이 복수의 층을 포함할 수도 있다.
도 1 및 도 2를 참조하면, 제1 절연층(130a)은 개구부(132a)를 포함하고 제2 절연층(130b)은 개구부(132b)를 포함한다. 개구부(132a)와 개구부(132b)는 평면상 뷰에서 서로 중첩하며 상하 방향으로 서로 연결되어 트렌치부(OP)를 형성한다. 개구부(132a, 132b)는 트렌치부(OP)의 평면상 모양에 따라 픽셀 어레이부(AA)의 바깥쪽 주위를 따라 뻗으며 픽셀 어레이부(AA)의 대부분을 에워싸는 구조를 가질 수 있다.
도 2에 도시한 바와 같이, 제1 절연층(130a)의 개구부(132a)의 크기는 제2 절연층(130b)의 개구부(132b)의 크기보다 작고, 개구부(132b)는 개구부(132a) 외주 안에 위치할 수 있다. 따라서, 트렌치부(OP)에서 제1 절연층(130a)의 측부가 제2 절연층(130b)보다 제2 트렌치부(OP) 내부로 더 돌출되어 제1 및 제2 절연층(130a, 130b)의 측면은 언더컷(undercut) 구조를 이룰 수 있다.
제2 절연층(130b)의 개구부(132b) 아래에는 제2 절연층(130b) 모두가 제거되어 있을 수도 있고, 이와 달리 개구부(132b) 아래에 제2 절연층(130b)의 일부가 남아 있을 수도 있다.
본 실시예에서는 제1 절연층(130a)이 복수의 절연층(130)의 가장 위에 위치하는 예를 주로 설명하나, 복수의 절연층(130)은 제1 절연층(130a) 위에 위치하는 다른 절연층을 더 포함할 수도 있다.
절연층(130)의 가장 윗면, 즉 제1 절연층(130a)의 가장 윗면은 평탄할 수도 있고 도 2에 도시한 바와 같이 복수의 픽셀(PX) 각각에 위치하는 복수의 오목부(recess portion)를 포함하여 평탄하지 않을 수도 있다.
절연층(130) 위에는 복수의 하부 전극(151)이 위치한다. 복수의 하부 전극(151) 각각은 복수의 픽셀(PX) 각각에 대응하여 위치할 수 있다. 각 하부 전극(151)은 제1 절연층(130a)의 윗면의 오목부 각각에 대응하여 위치할 수 있다. 하부 전극(151)의 윗면과 제1 절연층(130a)의 윗면은 함께 평탄면을 이룰 수 있다.
도시하지 않았으나, 절연층(130) 내부에는 복수의 컬러 필터(미도시)가 더 위치할 수 있다. 또한, 컬러 필터와 반도체 기판(120) 사이에는 반사 방지층(미도시)이 더 위치할 수 있다.
절연층(130) 및 하부 전극(151)의 위와 트렌치부(OP) 안에는 유기 광전 변환층(160)이 위치한다. 유기 광전 변환층(160)은 픽셀 어레이부(AA)에서 연속적으로 형성되어 있으며 절연층(130) 위에 위치하는 제1부분(160a), 트렌치부(OP) 안에 위치하는 제2부분(160b), 그리고 트렌치부(OP) 바깥쪽의 주변 영역(PA)에 위치하며 절연층(130) 위에 위치하는 제3부분(160c)을 포함할 수 있다.
제2부분(160b)은 픽셀 어레이부(AA)에 위치하는 제1부분(160a)과 분리되어(separated) 있고, 제2 절연층(130b)의 개구부(132b)의 측면에는 유기 광전 변환층(160)이 위치하지 않는다. 즉, 제2부분(160b)은 제1부분(160a)과 물리적으로 분리되어 있으며 간격을 두고 떨어져 있다. 제1부분(160a)은 대부분 픽셀 어레이부(AA)에 위치하고 있으나 픽셀 어레이부(AA)에 인접한 주변 영역(PA)의 일부에 위치하는 부분을 포함할 수도 있다.
제2부분(160b)은 평면상 뷰에서 트렌치부(OP)를 따라 연장되어 있으며, 앞에서 설명한 트렌치부(OP)의 평면상 모양과 대체로 동일할 수 있다. 즉, 제2부분(160b)은 평면상 뷰에서 픽셀 어레이부(AA)의 주위를 따라 연장되며 픽셀 어레이부(AA)를 둘러싸는 형태를 가질 수 있다.
제2부분(160b)의 가장자리는 제1부분(160a) 및 제3부분(160c)의 서로 마주하는 가장자리 각각과 상하 방향으로 정렬되어 있을 수 있다. 제2부분(160b)은 대부분 제1부분(160a)과 제3부분(160c) 사이의 간격에 대응하는 영역에 한정되어 형성되어 있을 수 있다.
제1부분(160a)과 제3부분(160c)은 트렌치부(OP)를 사이에 두고 이격되어 있다. 제1부분(160a) 및 제3부분(160c)은 트렌치부(OP)에서 제1 절연층(130a)의 개구부(132a)를 이루는 측면을 덮는 부분을 더 포함할 수 있고, 이 부분의 두께는 제1 절연층(130a)의 윗면에 위치하는 부분보다 작을 수 있다. 여기서, 어떤 구성 요소의 윗면이라 하면 측면에 비하여 반도체 기판(120)의 윗면에 대체로 평행한 면을 의미한다. 도시한 바와 달리, 제1 절연층(130a)의 개구부(132a)를 이루는 측면에는 유기 광전 변환층(160)이 위치하지 않을 수도 있다.
제3부분(160c)은 픽셀 어레이부(AA) 바깥에 위치하는 외곽면(outer boundary surface)(EL)의 일부를 이루는 측면을 포함한다. 주변 영역(PA)에서 외곽면(EL)의 바깥쪽에는 유기 광전 변환층(160)이 제거되어 존재하지 않을 수 있다. 도 1을 참조하면, 외곽면(EL)은 주변 영역(PA) 내에 위치하며 픽셀 어레이부(AA)의 주위를 따라 뻗으며 픽셀 어레이부(AA)의 주변을 둘러싸는 형태를 가질 수 있다. 외곽면(EL)은 도 1에 도시한 바와 같이 트렌치부(OP)의 바깥쪽 주위를 따라 뻗을 수도 있고, 이와 달리 트렌치부(OP)와 중첩하며 뻗을 수도 있다. 도 2를 참조하면, 단면상 뷰에서 외곽면(EL)은 반도체 기판(120)의 윗면에 대체로 수직일 수 있다.
유기 광전 변환층(160)은 유기 광전 변환 재료를 포함하며, 도시한 바와 같이 단일층으로 이루어질 수도 있고 복수의 유기 물질층을 포함할 수도 있다. 구체적으로, 유기 광전 변환층(160)은 p형 반도체 화합물과 n형 반도체 화합물이 포함되어 pn 접합(pn junction)을 형성할 수 있고, 입사광을 받아 엑시톤(exciton)을 생성한 후 생성된 엑시톤을 정공과 전자로 분리할 수 있다.
유기 광전 변환층(160)은 특정 파장대(또는 특정 색)의 광을 광전 변환할 수 있다. 예를 들어, 유기 광전 변환층(160)은 녹색의 광을 광전 변환할 수 있으며, 이 경우 로다민계 색소, 메로시아닌계 색소, 퀴나크리돈 등을 포함할 수 있다. 이 밖에, 유기 광전 변환층(160)은 적색 또는 청색 등의 광, 또는 적외선 등을 광전 변환할 수도 있다.
앞에서 설명한, 제1 절연층(130a) 및 제2 절연층(130b)의 식각 속도의 차이는 트렌치부(OP)가 적절한 평면상 크기를 가지면서 제1 및 제2 절연층(130a, 130b)이 적절한 언더컷 구조를 가질 수 있는 정도일 수 있다. 여기서, 제1 및 제2 절연층(130a, 130b)의 적절한 언더컷 구조는 이미지 센서(1)의 제조 과정에서 유기 광전 변환층(160)의 적층시 유기 광전 변환층(160)의 제1부분(160a), 제2부분(160b) 및 제3부분(160c)이 서로 분리되어 형성될 수 있는 정도일 수 있다.
유기 광전 변환층(160) 위에는 상부 전극(170)이 위치한다. 유기 광전 변환층(160)은 각 픽셀(PX)에서 하부 전극(151)과 상부 전극(170) 사이에 위치한다. 상부 전극(170)은 픽셀 어레이부(AA)에서 연속적으로 형성되어 있으며 유기 광전 변환층(160)의 제1부분(160a) 위에 위치하는 제4부분(170a), 트렌치부(OP) 안에 위치하며 유기 광전 변환층(160)의 제2부분(160b) 위에 위치하는 제5부분(170b), 그리고 트렌치부(OP) 바깥쪽의 주변 영역(PA)에 위치하며 유기 광전 변환층(160)의 제3부분(160c) 위에 위치하는 제6부분(170c)을 포함할 수 있다.
제5부분(170b)의 가장자리는 제4부분(170a) 및 제6부분(170c)의 서로 마주하는 가장자리 각각과 상하 방향으로 정렬되어 있을 수 있다. 즉, 제5부분(170b)은 대부분 제4부분(170a)과 제6부분(170c) 사이의 간격에 대응하는 영역에 한정되어 형성되어 있을 수 있다.
제4부분(170a)과 제6부분(170c)은 트렌치부(OP)를 사이에 두고 이격되어 있다. 제4부분(170a) 및 제6부분(170c)은 트렌치부(OP)에서 유기 광전 변환층(160)의 측면을 덮는 부분을 더 포함할 수 있고, 이 부분의 두께는 유기 광전 변환층(160)의 윗면에 위치하는 부분보다 작을 수 있다. 도시한 바와 달리, 트렌치부(OP)에서 유기 광전 변환층(160)의 측면에는 상부 전극(170)이 위치하지 않을 수도 있다.
제6부분(170c)은 외곽면(EL)의 일부를 이루는 측면을 포함한다. 주변 영역(PA)에서 외곽면(EL)의 바깥쪽에는 상부 전극(170)이 제거되어 존재하지 않을 수 있다.
하부 전극(151)과 상부 전극(170)은 ITO, IZO 등의 투명 도전 물질을 포함할 수 있다.
각 픽셀(PX)에서 유기 광전 변환층(160), 하부 전극(151) 및 상부 전극(170)은 함께 하나의 유기 광전 변환부를 구성한다. 하부 전극(151)은 절연층(130)을 두께 방향으로 관통하는 도전성 연결부(141)를 통해 반도체 기판(120)의 도전성 플러그(121)와 연결될 수 있다. 도전성 연결부(141)는 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질을 포함할 수 있다. 유기 광전 변환부에서 광전 변환되어 생성된 전하는 도전성 연결부(141), 도전성 플러그(121), 도전성 연결부(116, 117) 및 연결 배선(111)을 통해 전하 저장부(123)에 모아질 수 있다.
다른 실시예에 따르면, 이미지 센서는 한 픽셀(PX)에서 서로 중첩하여 위치하는 복수의 유기 광전 변환부를 포함할 수도 있다. 이 경우, 하부 전극(151), 유기 광전 변환층(160), 그리고 상부 전극(170)으로 이루어진 유기 광전 변환부 위에 또 다른 하부 전극, 유기 광전 변환층, 그리고 상부 전극이 추가로 적층되어 또 다른 유기 광전 변환부를 이룰 수 있다. 한 픽셀(PX)에 위치하는 한 유기 광전 변환부가 제1 파장대(또는 제1색)의 광을 광전 변환하여 신호를 독출하는 경우 같은 픽셀(PX)의 다른 유기 광전 변환부는 제1 파장대와 다른 제2 파장대(또는 제2색)의 광을 광전 변환하여 신호를 독출할 수 있다. 나아가, 한 픽셀(PX)에 적어도 하나의 유기 광전 변환부 및 반도체 기판(120) 내의 적어도 하나의 (무기) 광전 변환부가 위치하는 경우, 각 광전 변환부는 서로 다른 파장대의 광을 광전 변환하여 각각의 신호를 독출할 수 있다.
상부 전극(170) 위에는 보호막(180)이 위치한다. 보호막(180)은 외부 물질로부터 유기 광전 변환부를 보호하고 유기 광전 변환부에 가해지는 스트레스를 보상할 수 있다.
보호막(180)은 반도체 기판(120) 상의 전 영역, 즉 픽셀 어레이부(AA), 트렌치부(OP)를 포함한 주변 영역(PA) 모두에 걸쳐 연속적으로 형성되어 있을 수 있다. 구체적으로, 트렌치부(OP)에서 보호막(180)은 상부 전극(170)의 측면을 덮는 부분, 제1 절연층(130a)의 드러난 밑면을 덮는 부분, 개구부(132b)에서의 제2 절연층(130b)의 측면을 덮는 부분, 트렌치부(OP)에서 드러난 반도체 기판(120)의 윗면을 덮는 부분, 유기 광전 변환층(160)의 제2부분(160b)의 측면, 그리고 상부 전극(170)의 제5부분(170b)의 측면과 윗면을 덮는 부분 등을 포함할 수 있다.
보호막(180)의 막 두께는 전체적으로 대체로 균일할 수 있다.
보호막(180)은 외곽면(EL)의 일부를 이루는 측면을 포함한다. 주변 영역(PA)에서 외곽면(EL)의 바깥쪽에는 보호막(180)이 제거되어 존재하지 않을 수 있다.
도 2에 도시한 바와 같이, 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)은 외곽면(EL)에서 정렬된 외곽 측면들을 가지고, 외곽면(EL)으로부터 이미지 센서(1)의 평면상 가장자리까지의 영역에는 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)이 제거되어 존재하지 않을 수 있다.
보호막(180)은 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 산화알루미늄(Al2O3) 등의 절연 물질을 포함할 수 있고, 단일층 또는 다중층(예를 들어, Al2O3/SiON)으로 이루어질 수 있다.
트렌치부(OP)에서 제1 및 제2 절연층(130a, 130b)의 측면, 그리고 유기 광전 변환층(160)의 각 부분(160a, 160b, 160c)의 측면은 반도체 기판(120)의 윗면에 대하여 대략 직각을 이룰 수 있으나 이에 한정되는 것은 아니다.
도시하지 않았으나, 보호막(180) 위에는 각 픽셀(PX)에 대응하는 마이크로 렌즈를 포함하는 렌즈층(미도시)이 위치할 수 있다. 각 마이크로 렌즈는 입사광을 집광하여 픽셀(PX)에 입사시킬 수 있다. 렌즈층은 질산화규소(SiON), 또는 스티렌계 수지, 아크릴계 수지, 스티렌-아크릴 공중합계 수지, 실록산계 수지 등의 수지계 재료를 포함할 수 있다.
도 2를 참조하면, 배선층(110)의 아랫면에는 회로 기판(100)이 위치할 수 있다. 회로 기판(100)은 복수의 픽셀(PX)을 구동하기 위한 구동 신호를 입력하는 구동 회로, 픽셀(PX)로부터의 각 픽셀 신호를 처리하는 신호 처리 회로, 타이밍 제어 회로 등을 포함할 수 있다. 회로 기판(100)은 반도체 기판(120) 및 배선층(110)에 웨이퍼 투 웨이퍼(wafer to wafer) 본딩 방식, 와이어 본딩 방식 등 다양한 방법으로 연결될 수 있다.
이와 같은 이미지 센서(1)는 도 2에 도시한 반도체 기판(120)의 제2면(BS) 쪽인 위쪽에서 입사되는 광이 조사되면, 유기 광전 변환부가 감지하는 파장대(또는 색, 예를 들어 녹색)의 광은 유기 광전 변환부의 유기 광전 변환층(160)에서 광전 변환되어 전하가 전하 저장부(123)에 저장된 후 독출되고, 이와 다른 파장대(또는 색, 예를 들어 적색 또는 청색)의 광은 반도체 기판(120) 내의 광전 변환부(PD)에서 광전 변환되어 독출될 수 있다.
그러면, 도 1 및 도 2와 함께 도 3을 참조하여 도 2에 도시한 이미지 센서의 A 부분의 다양한 구조의 예에 대해 설명한다.
도 3은 도 2에 도시한 이미지 센서의 A 부분에 대한 다양한 구조를 도시한 단면도이다.
도 3의 (a)를 참조하면, 트렌치부(OP)에서 유기 광전 변환층(160)의 각 부분(160a, 160b, 160c)의 측면은 반도체 기판(120)의 윗면에 대하여 직각을 이루지 않고 비스듬하게 기울어져 테이퍼진(tapered) 형태를 이룰 수 있다.
상부 전극(170) 중 유기 광전 변환층(160)의 측면에 위치하는 부분의 두께는 유기 광전 변환층(160)의 윗면(반도체 기판(120)의 윗면에 대체로 평행한 면) 위에 위치하는 부분보다 작을 수 있다. 즉, 상부 전극(170)의 두께는 위치에 따라 다를 수 있으며 유기 광전 변환층(160)의 가장자리 부분으로 갈수록 그 두께가 점차 얇아질 수 있다.
다음 도 3의 (b)를 참조하면, 본 실시예에 따른 트렌치부(OP) 부근의 구조는 도 3의 (a)와 대부분 동일하나, 트렌치부(OP)에서 개구부(132a, 132b)를 이루는 제1 및 제2 절연층(130a, 130b)의 측면의 적어도 일부가 곡면, 특히 오목면을 이룰 수 있다. 또한, 제1 및 제2 절연층(130a, 130b)의 반도체 기판(120)으로부터의 높이에 따라 개구부(132a, 132b)의 크기가 달라질 수 있다. 구체적으로, 제1 절연층(130a)의 위쪽으로 갈수록 개구부(132a)의 면적이 커질 수 있고, 제2 절연층(130b)도 위쪽으로 갈수록 개구부(132b)의 면적이 커질 수 있다. 즉, 제1 및 제2 절연층(130a, 130b)의 측면은 곡면이면서 반도체 기판(120)의 윗면에 대해 비스듬한 형태를 가질 수 있다.
다음 도 3의 (c)를 참조하면, 본 실시예에 따른 트렌치부(OP) 부근의 구조는 도 3의 (b)와 대부분 동일하나, 제1 절연층(130a)의 대략 가운데(두께 방향)에서 개구부(132a)의 면적이 가장 크고, 제2 절연층(130b)의 대략 가운데(두께 방향)에서 개구부(132b)의 면적이 가장 클 수 있다.
다음 도 3의 (d)를 참조하면, 트렌치부(OP)는 반도체 기판(120)의 내부까지 형성되어 있을 수 있다. 즉, 트렌치부(OP)에 대응하는 반도체 기판(120)의 윗면은 아래로 오목한 오목부(125)를 이루고, 오목부(125) 위에 유기 광전 변환층(160)의 제2부분(160b) 및 상부 전극(170)의 제5부분(170b)이 위치할 수 있다.
다음 도 3의 (e)는 복수의 절연층(130)이 세 개의 층을 포함하는 예를 도시한다. 즉, 복수의 절연층(130)은 제1 절연층(130a), 제2 절연층(130b) 및 제3 절연층(130c)을 포함할 수 있다. 앞에서 설명한 바와 같이, 제1 절연층(130a)과 제2 절연층(130b)은 서로 다른 막질을 가지고, 제2 절연층(130b)과 제3 절연층(130c)도 서로 다른 막질을 가질 수 있다. 제1 내지 제3 절연층(130a, 130b, 130c)은 서로 다른 식각 속도를 가질 수 있다. 특히, 복수의 절연층(130) 중 반도체 기판(120)으로부터 멀리 있는 절연층일수록 식각 속도가 더 작을 수 있다.
제1 절연층(130a), 제2 절연층(130b) 및 제3 절연층(130c)은 각각 개구부(132a, 132b, 132c)를 포함하고, 개구부(132a, 132b, 132c)는 함께 트렌치부(OP)를 형성한다. 개구부(132a, 132b, 132c)는 평면상 뷰에서 서로 중첩하며 상하 방향으로 연결되어 있다. 가장 위에 위치하는 제1 절연층(130a)의 개구부(132a)의 크기는 중간에 위치하는 제2 절연층(130b)의 개구부(132b)의 크기보다 작고, 제2 절연층(130b)의 개구부(132b)의 크기는 가장 아래에 위치하는 제3 절연층(130c)의 개구부(132c)보다 작을 수 있다. 이에 따라, 트렌치부(OP)에서 제1 내지 제3 절연층(130a, 130b, 130c)의 측면은 복수의 언더컷 구조를 이룰 수 있다.
도 3의 (e)에 도시한 실시예에 따르면, 트렌치부(OP)에서 절연층(130)의 언더컷 구조가 더욱 심해져 유기 광전 변환층(160)의 적층시 유기 광전 변환층(160)의 제1부분(160a), 제2부분(160b) 및 제3부분(160c)이 더욱 확실히 서로 분리되어 형성될 수 있다.
다음 도 4, 그리고 도 5a 및 도 5b를 참조하여, 다른 실시예에 따른 이미지 센서(1)의 구조에 대해 설명한다.
도 4는 한 실시예에 따른 이미지 센서의 단면도로서 도 2에 도시한 이미지 센서의 A 부분의 다른 변형례를 도시하고, 도 5a는 한 실시예에 따른 이미지 센서의 평면도이고, 도 5b는 도 5a에 도시한 이미지 센서를 VA-VA'선을 따라 잘라 도시한 단면도이다.
먼저 도 4를 참조하면, 본 실시예에 따른 이미지 센서는 앞에서 설명한 실시예들에 따른 이미지 센서와 대부분 동일하나, 유기 광전 변환층(160)과 하부 전극(151) 사이에 위치하는 제1 보조층(161), 그리고 유기 광전 변환층(160)과 상부 전극(170) 사이에 위치하는 제2 보조층(162) 중 적어도 하나를 더 포함할 수 있다.
제1 보조층(161)과 제2 보조층(162)은 정공의 주입을 용이하게 하는 정공 주입층(hole injecting layer, HIL), 정공의 수송을 용이하게 하는 정공 수송층(hole transporting layer, HTL), 전자의 이동을 저지하는 전자 차단층(electron blocking layer, EBL), 전자의 주입을 용이하게 하는 전자 주입층(electron injecting layer, EIL), 전자의 수송을 용이하게 하는 전자 수송층(electron transporting layer, ETL) 및 정공의 이동을 저지하는 정공 차단층(hole blocking layer, HBL)에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 제1 보조층(161)은 전자 차단층이고, 제2 보조층(162)은 전공 차단층일 수 있다.
제1 보조층(161)과 제2 보조층(162)은 유기 물질, 무기 물질, 또는 유무기 물질을 포함할 수 있다.
제1 보조층(161)과 제2 보조층(162) 중 하나는 생략될 수 있다.
다음 도 5a 및 도 5b를 참조하면, 본 실시예에 따른 이미지 센서(1a)는 앞에서 설명한 도 1 및 도 2에 도시한 실시예에 따른 이미지 센서(1)와 대부분 동일하나, 외곽면(EL)의 평면상 위치가 다를 수 있다. 외곽면(EL)은 평면상 뷰에서 트렌치부(OP)와 중첩할 수 있다. 즉, 외곽면(EL)에서 정렬된 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)의 외곽 측면은 트렌치부(OP)에 위치할 수 있다.
도 5b를 참조하면, 유기 광전 변환층(160)의 제2부분(160b), 상부 전극(170)의 제5부분(170b), 그리고 보호막(180)은 트렌치부(OP)에 위치하는 외곽면(EL)에을 이루는 측면들을 포함한다. 즉, 트렌치부(OP)에 위치하는 외곽면(EL)의 바깥쪽에는 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)이 제거되어 존재하지 않을 수 있다. 따라서 앞에서 설명한 실시예와 달리, 유기 광전 변환층(160)의 제3부분(160c) 및 상부 전극(170)의 제6부분(170c)이 생략될 수 있고, 보호막(180)의 바깥쪽 측면은 트렌치부(OP) 내에 위치할 수 있다.
트렌치부(OP)에서 제2 절연층(130b)의 개구부(132b)의 좌측 측면 위에는 보호막(180)의 일부가 존재할 수 있다. 그러나 앞에서 설명한 바와 같이 외곽면(EL)의 바깥쪽에는 보호막(180)이 실질적으로 존재하지 않을 수도 있다.
이제, 앞에서 설명한 도 1 및 도 2와 함께 도 6 내지 도 10을 차례대로 참조하여 한 실시예에 따른 이미지 센서의 제조 방법에 대해 설명한다. 여기서는 도 2에서 도시하지 않았던 렌즈층을 형성하는 단계도 함께 설명한다.
도 6 내지 도 10은 한 실시예에 따른 이미지 센서를 제조하는 방법에 따른 제조 단계를 차례대로 도시한 단면도들이다.
먼저 도 6을 참조하면, 반도체 기판(120) 내에 복수의 광전 변환부(PD), 복수의 도전성 플러그(121), 그리고 복수의 전하 저장부(123) 등을 형성한다. 이 단계는 반도체 기판(120)의 제1면(FS)에서 이루어질 수 있다. 이어서, 반도체 기판(120)의 제1면(FS) 위에 절연층(115)을 적층한 후 도전성 연결부(116, 117)를 형성하고, 절연층(115) 위에 복수의 픽셀 트랜지스터, 연결 배선(111)을 포함하는 적어도 하나의 배선 및 적어도 하나의 층간 절연막을 포함하는 배선층(110)을 형성한다.
이어서, 배선층(110)의 위에(도 6에서 배선층(110)의 아래쪽 면)에 회로 기판(100)을 본딩할 수 있다. 그러나, 회로 기판(100)의 본딩 단계는 이후에 이루어질 수도 있다.
이어서, 반도체 기판(120)을 뒤집어 제1면(FS)의 반대쪽 면인 제2면(BS)이 전면(前面)을 향하도록 한다. 반도체 기판(120)의 제2면(BS) 쪽 부분을 화학적 기계적 연마(chemical mechanical polishing, CMP) 등의 공정을 이용해 일정 두께를 제거하여 도전성 플러그(121)의 일단을 드러낸다.
이어서, 도전성 플러그(121)를 드러내는 반도체 기판(120)의 제2면(BS) 위에 제1 절연층(130a) 및 제2 절연층(130b)을 포함하는 복수의 절연층(130)을 순차적으로 증착(deposition)한다. 제1 절연층(130a)과 제2 절연층(130b)은 화학적 기상 증착(chemical vapor deposition, CVD) 공정 등을 이용해 서로 다른 절연 물질을 순차적으로 증착하여 형성하거나 동일한 절연 물질을 증착 조건을 다르게 하여 증착하여 막질을 서로 다르게 형성할 수 있다.
예를 들어, 반도체 기판(120)의 제2면(BS) 위에 TEOS(tetraethylorthosilicate) CVD 등의 공정을 이용해 제2 절연층(130b)을 형성하고, 그 다음 HDP(high density plasma) CVD 등의 공정을 이용해 제2 절연층(130b)보다 밀한(denser) 제1 절연층(130a)을 형성할 수 있다. 이와 같이 형성된 제1 절연층(130a) 및 제2 절연층(130b)은 산화규소(SiOx), 질화규소(SiNx), 산화하프늄(HfOx), 산화알루미늄(Al2O3) 등의 절연 물질을 포함할 수 있다.
이어서, 제1 및 제2 절연층(130a, 130b)을 사진 식각 공정 등을 이용해 패터닝하여 복수의 개구부를 형성한 후 텅스텐(W), 알루미늄(Al), 구리(Cu) 등의 금속 물질을 적층하고 패터닝하거나 연마하여 절연층(130)을 두께 방향으로 관통하는 도전성 연결부(141)를 형성한다.
이어서, 제1 절연층(130a) 위에 ITO, IZO 등의 투명한 도전성 물질을 적층하고 사진 식각 공정 등을 이용해 패터닝하여 복수의 하부 전극(151)을 형성한다. 이어서, 하부 전극(151) 및 제2 절연층(130a) 위에 절연 물질(예를 들어, 제2 절연층(130a)과 동일한 재료)를 적층한 후, 하부 전극(151)의 윗면과 제2 절연층(130a)의 윗면이 함께 평탄한 면을 이룰 때까지 CMP 등의 방법으로 제2 절연층(130a)의 윗면을 연마할 수 있다.
이어서, 사진 식각 공정 등을 이용해 픽셀 어레이부(AA)의 바깥 주위를 따라 절연층(130)을 패터닝하여 개구부(131a, 131b)를 형성한다. 이를 위해, 절연층(130) 위에 사진 공정으로 패터닝된 포토레지스트(50)를 형성하고, 제1 식각 방법을 이용해 절연층(130)을 식각할 수 있다. 제1 식각 방법은 건식 식각과 같은 이방성 식각 방법일 수 있다. 이에 따르면, 도 6에 도시한 바와 같이 제1 절연층(130a)의 개구부(131a)의 측면 및 제2 절연층(130b)의 개구부(131b)의 측면은 상하로 정렬되어 있고 반도체 기판(120)의 윗면에 대체로 직각을 이루어 대체로 하나의 수직면을 이룰 수 있다.
다음 도 7을 참조하면, 제2 식각 방법을 이용해 제1 및 제2 절연층(130a, 130b)의 개구부(131a, 131b) 주변을 추가로 식각한다. 제2 식각 방법은 제1 식각 방법보다 높은 등방성을 가질 수 있고, 예를 들어 습식 식각 방법일 수 있다. 이에 따르면, 제2 절연층(130b)의 습식 식각 속도가 제1 절연층(130a)의 습식 식각 속도보다 빠르므로 제2 절연층(130b)이 더 빠르게 식각되어 제1 절연층(130a)과 제2 절연층(130b) 사이에 도시한 바와 같은 언더컷 구조가 생긴다. 이에 따라, 제1 절연층(130a)에 제1폭(WA)의 개구부(132a)가 형성되고 제2 절연층(130b)에 제1폭(WA)보다 큰 제2폭(WB)의 개구부(132b)가 형성되어 트렌치부(OP)가 형성된다. 제2폭(WB)은 대략 0.5 마이크로미터 내지 2 마이크로미터일 수 있으나 이에 한정되지 않는다.
도 7에 도시한 바와 같이 제2 절연층(130b)의 측면의 밑단으로부터 제1 절연층(130a)의 측면에 접하는 가상의 직선(VL)을 그었을 때, 가상의 직선(VL)이 반도체 기판(120)의 윗면에 수직인 선과 이루는 각(at)은 대략 20도 이상일 수 있으나 이에 한정되는 것은 아니다. 제1 및 제2 절연층(130a, 130b)의 개구부(132a, 132b)에서 언더컷 정도는 이후 공정에서 유기 광전 변환층(160)의 적층 시 제1 절연층(130a) 위에 위치하는 유기 광전 변환층(160)의 부분이 개구부(132b) 안에 위치하는 유기 광전 변환층(160)의 부분과 분리될 수 있는 정도로 적절히 조절될 수 있다.
다음 도 8을 참조하면, 제1 증착 방법을 이용해 반도체 기판(120)의 전면(全面) 위에 유기 광전 변환 재료를 증착하여 유기 광전 변환층(160)을 형성한다. 제1 증착 방법은 PVD(physical vapor deposition)와 같은 이방성 증착 방법일 수 있다. 이에 따르면, 제1 및 제2 절연층(130a, 130b)의 개구부(132a, 132b)의 언더컷 구조에 의해 제2 절연층(130b)의 개구부(132b)의 측면 위에는 유기 광전 변환층(160)이 형성되지 않고, 유기 광전 변환층(160)이 서로 분리된 제1부분(160a), 제2부분(160b), 그리고 제3부분(160c)을 포함하도록 형성된다. 제1부분(160a)과 제3부분(160c)은 서로 이격되어 각각 제1 절연층(130a) 위에 위치하고, 제2부분(160b)은 트렌치부(OP)에 위치한다. 이로써 픽셀 어레이부(AA)에 위치하는 유기 광전 변환층(160)의 제1부분(160a)은 주변 영역(PA)예 위치하는 유기 광전 변환층(160)의 제2부분(160b) 및 제3부분(160c)과 물리적으로 분리될 수 있다.
이어서, PVD와 같은 이방성 증착 방법(제1 증착 방법)을 이용해 유기 광전 변환층(160) 위에 ITO, IZO 등의 투명 도전 물질을 증착하여 상부 전극(170)을 형성한다. 이에 따르면, 제1 및 제2 절연층(130a, 130b)의 개구부(132a, 132b)의 언더컷 구조에 의해 제2 절연층(130b)의 개구부(132b)의 측면 위에는 상부 전극(170)이 형성되지 않고, 상부 전극(170)이 서로 분리된 제4부분(170a), 제5부분(170b), 그리고 제6부분(170c)을 포함하도록 형성된다. 제4부분(170a)과 제6부분(170c)은 서로 이격되어 각각 유기 광전 변환층(160) 위에 위치하고, 제5부분(170b)은 트렌치부(OP)에 위치한다.
다음 도 9를 참조하면, 제2 증착 방법을 이용해 반도체 기판(120)의 전면(全面) 위에 산화규소(SiOx), 질화규소(SiNx), 질산화규소(SiON), 산화알루미늄(Al2O3) 등의 절연 물질을 증착하여 보호막(180)을 형성한다. 제2 증착 방법은 제1 증착 방법보다 등방성이 높은 증착 방법으로서, 예를 들어 CVD(chemical vapor deposition)일 수 있다.
보호막(180)은 제2 절연층(130b)의 개구부(132b)의 측면 위에도 형성되어 전체적으로 고른 두께로 연속적으로 형성될 수 있다.
다음 도 10을 참조하면, 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)을 패터닝하여 픽셀 어레이부(AA) 바깥에 위치하는 부분(외곽면(EL) 바깥쪽에 위치하는 부분)을 제거한다. 패터닝 방법은 예를 들어 사진 식각 공정을 이용할 수 있으며, 식각 공정은 플라즈마를 이용한 건식 식각 공정일 수 있으나 이에 한정되는 것은 아니다. 이에 따르면 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)은 주변 영역(PA)에 위치하는 외곽면(EL)의 안쪽에만 남고, 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)은 외곽면(EL)을 이루는 측면들을 포함하게 된다. 외곽면(EL)은 도 10에 도시한 바와 같이 트렌치부(OP)의 바깥쪽 주변 영역(PA)에 위치할 수도 있고 트렌치부(OP)와 중첩하는 영역에 위치할 수도 있다.
유기 광전 변환층(160)은 산소, 수분, 식각액 등에 의해 영향을 받기 쉬워 이들 물질에 노출될 경우 유기 광전 변환부의 특성이 저하될 수 있으나, 본 기재의 실시예에 따르면 유기 광전 변환층(160)이 식각액 등에 노출되는 부분(160b 또는 160c), 즉 식각되는 부분이 픽셀 어레이부(AA)에 위치하는 제1부분(160a)과 물리적으로 분리되어 있으므로 픽셀 어레이부(AA)에 위치하는 유기 광전 변환층(160)이 산소, 수분, 식각액 등에 노출되어 영향을 받지 않아 유기 광전 변화부의 특성이 변화하거나 저하되는 것을 막을 수 있다. 또한, 보호막(180)이 픽셀 어레이부(AA)에 위치하는 유기 광전 변환층(160)의 제1부분(160a)을 모두 덮은 상태에서 식각이 이루어지므로 픽셀 어레이부(AA)에 위치하는 유기 광전 변환층(160)은 손상되지 않을 수 있다.
또한, 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)의 패터닝 공정은 일반적으로 사용하는 사진 식각 공정을 이용할 수 있으므로 유기 광전 변환층(160) 보호를 위한 다른 공정을 고려할 필요가 없어 추가적인 비용 증가 또는 공정 시간의 증가를 막을 수 있으며 제조 공정이 복잡해질 염려가 없다. 또한, 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)을 한꺼번에 식각하여 패터닝할 수 있어 제조 공정을 단순하게 하고 제조 시간을 줄일 수 있다.
이어서, 반도체 기판(120)의 전면(全面) 위에 수지계 재료 등의 렌즈의 재료 물질을 스핀 코팅 등의 방법을 이용해 적층한 후 그 위에 마이크로 렌즈 형상의 포토레지스트(미도시)를 형성한 후 에치백(etch back) 공정을 이용해 각 픽셀(PX) 위에 위치하는 마이크로 렌즈(ML)를 포함하는 렌즈층(190)을 형성한다.
다음 앞에서 설명한 도면들과 함께 도 11을 참조하여 다른 실시예에 따른 이미 센서에 대하여 설명한다.
도 11은 한 실시예에 따른 이미지 센서의 단면도이다.
도 11을 참조하면, 본 실시예에 따른 이미지 센서(1)는 앞에서 설명한 도 2 및 도 10에 도시한 실시예에 따른 이미지 센서와 대부분 동일하나 각 픽셀(PX)은 반도체 기판(120)에 위치하는 복수의 광전 변환부(PD1, PD2)를 포함할 수 있다. 도 11은 각 픽셀(PX)이 두 개의 광전 변환부(PD1, PD2)를 포함하는 예를 도시한다. 각 광전 변환부(PD1, PD2)는 서로 다른 파장대(또는 서로 다른 색)의 광을 수광하여 광전 변환할 수 있다. 예를 들어, 광전 변환부(PD1)가 청색광을 수광하여 광전 변환할 수 있으면 광전 변환부(PD2)는 적색광을 수광하여 광전 변환할 수 있다.
각 픽셀(PX)에 위치하는 복수의 광전 변환부(PD1, PD2)는 도 11에 도시한 바와 같이 상하 방향으로 서로 중첩하여 위치할 수도 있고, 이와 달리 평면상 서로 다른 영역에 위치할 수도 있다.
다음, 앞에서 설명한 도면들과 함께 도 12 및 도 13을 참조하여 한 실시예에 따른 이미지 센서에 대하여 설명한다.
도 12는 한 실시예에 따른 이미지 센서의 평면도이고, 도 13은 도 12에 도시한 이미지 센서를 XIII-XIII'선을 따라 잘라 도시한 단면도이다.
도 12를 참조하면, 본 실시예에 따른 이미지 센서(1b)는 앞에서 설명한 실시예의 이미지 센서(1)와 대부분 동일하나, 주변 영역(PA)에 위치하는 제1 구동부(400), 제2 구동부(500), 그리고 제어부(600) 등의 구동 회로를 더 포함할 수 있다.
제1 구동부(400)는 복수의 제1 신호선(10)과 연결되어 픽셀(PX)을 구동하기 위한 구동 신호를 제1 신호선(10)에 전달할 수 있다.
제2 구동부(500)는 신호 처리 회로로서 복수의 제2 신호선(20)과 연결되어 각 픽셀(PX)의 광전 변환부에서 수광량에 따라 생성된 전하에 따른 픽셀 신호를 전달받아 처리하여 이미지 데이터를 생성할 수 있다.
제어부(600)는 제1 구동부(400) 및 제2 구동부(500)에 타이밍 신호 및 제어 신호를 제공하여 제1 구동부(400) 및 제2 구동부(500)의 동작을 제어할 수 있다.
도 13을 참조하면, 이미지 센서(1b)의 단면 구조는 앞에서 설명한 실시예와 대부분 동일하므로 차이점을 중심으로 설명한다.
이미지 센서(1b)는 반도체 기판(120A)을 포함하고, 반도체 기판(120A)은 복수의 광전 변환부(PD), 그리고 복수의 전하 저장부(123A)를 포함할 수 있다.
반도체 기판(120)의 제1면(FS) 위에는 배선층(110A)이 위치할 수 있다. 배선층(110A)은 광전 변환부(PD)에서 생성된 전하를 픽셀 신호로서 독출하기 위한 복수의 픽셀 트랜지스터 또는 여러 배선을 구성하기 위한 복수의 도전층 및 적어도 하나의 층간 절연막을 포함할 수 있으며, 앞에서 설명한 제1 구동부(400), 제2 구동부(500) 및 제어부(600) 등의 구동 회로를 포함할 수 있다.
배선층(110A)은 각 픽셀(PX)에서 상하로 차례대로 연결되어 배선층(110A)을 관통하는 복수의 도전층(113) 및 적어도 하나의 도전성 연결부(114)를 포함할 수 있다. 각 픽셀(PX)에서 도전층(113)과 도전성 연결부(114)는 교대로 배치되어 있을 수 있고, 유기 광전 변환부에서 광전 변환된 전하를 반도체 기판(120A)의 전하 저장부(123A)에 전달할 수 있다.
배선층(110A) 위에는 복수의 절연층(130), 복수의 하부 전극(151), 유기 광전 변환층(160), 상부 전극(170) 및 보호막(180)이 차례대로 위치할 수 있으며, 이들 구성 요소에 대한 설명은 앞에서의 실시예와 동일하므로 상세한 설명은 생략한다.
앞에서 설명한 다양한 실시예의 이미지 센서는 모바일 폰, 디지털 카메라, 캠코더, 로봇, 바이오 센서 등의 다양한 전자 기기에 적용될 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (10)

  1. 복수의 픽셀이 위치하는 픽셀 어레이부,
    상기 픽셀 어레이부 주위에 위치하는 주변 영역, 그리고
    상기 픽셀 어레이부에 위치하는 제1부분 및 상기 주변 영역에 위치하는 제2부분을 포함하는 유기 광전 변환층
    을 포함하고,
    상기 제2부분은 상기 제1부분과 분리되어 있는
    이미지 센서.
  2. 제1항에서,
    반도체 기판,
    상기 반도체 기판과 상기 제1부분 사이에 위치하는 복수의 하부 전극, 그리고
    상기 유기 광전 변환층 위에 위치하는 상부 전극
    을 더 포함하고,
    상기 반도체 기판과 상기 제2부분 사이에는 도전체가 존재하지 않는
    이미지 센서.
  3. 제2항에서,
    상기 제2부분은 평면상 상기 픽셀 어레이부 주위를 따라 연장되어 있는 이미지 센서.
  4. 제3항에서,
    상기 상부 전극은, 상기 제1부분 위에 위치하는 제3부분, 상기 제2부분 위에 위치하는 제4부분을 포함하고,
    상기 제3부분은 상기 제4부분과 분리되어 있는
    이미지 센서.
  5. 제4항에서,
    상기 상부 전극 위에 위치하는 보호막을 더 포함하고,
    상기 보호막은 상기 픽셀 어레이부 및 상기 주변 영역에서 연속적으로 형성되어 있는
    이미지 센서.
  6. 제5항에서,
    상기 주변 영역에서, 상기 유기 광전 변환층의 외곽 측면, 상기 상부 전극의 외곽 측면 및 상기 보호막의 외곽 측면은 하나의 외곽면을 이루고,
    상기 외곽면의 바깥쪽으로는 상기 유기 광전 변환층, 상기 상부 전극 및 상기 보호막이 존재하지 않는
    이미지 센서.
  7. 제1항에서,
    반도체 기판,
    상기 반도체 기판과 상기 유기 광전 변환층 사이에 위치하는 복수의 절연층,
    상기 복수의 절연층 위에 위치하는 복수의 하부 전극, 그리고
    상기 유기 광전 변환층 위에 위치하는 상부 전극
    을 더 포함하고,
    상기 복수의 절연층은 막질이 서로 다른 제1 절연층 및 제2 절연층을 포함하고,
    상기 제1 절연층 및 제2 절연층은 상기 주변 영역에 위치하는 트렌치부를 가지고,
    상기 트렌치부에서 상기 제1 절연층의 측면 및 상기 제2 절연층의 측면은 언더컷 구조를 형성하는
    이미지 센서.
  8. 제7항에서,
    상기 제2 절연층은 상기 반도체 기판과 상기 제1 절연층 사이에 위치하고,
    상기 트렌치부에서, 상기 제1 절연층은 제1 개구부를 포함하고 상기 제2 절연층은 제2 개구부를 포함하며,
    상기 제1 개구부의 크기는 상기 제2 개구부의 크기보다 작은
    이미지 센서.
  9. 복수의 픽셀이 위치하는 픽셀 어레이부 및 상기 픽셀 어레이부 주위에 위치하는 주변 영역을 포함하는 반도체 기판을 마련하고, 상기 반도체 기판의 제1면 위에 막질이 서로 다른 제1 절연층 및 제2 절연층을 적층하는 단계,
    상기 제1 절연층 및 상기 제2 절연층을 제1 식각 방법으로 식각하여 상기 픽셀 어레이부 주위를 따라 연장되어 있는 상기 제1 및 제2 절연층의 제1 개구부를 형성하는 단계,
    제2 식각 방법을 이용해 상기 제1 절연층 및 상기 제2 절연층의 상기 제1 개구부 주변을 추가로 식각하여 상기 제1 절연층의 제2 개구부, 그리고 상기 제2 개구부보다 큰 상기 제2 절연층의 제3 개구부를 형성하는 단계, 그리고
    상기 반도체 기판 위에 유기 광전 변환 재료를 증착하여 상기 픽셀 어레이부에 위치하는 제1부분 및 상기 제3 개구부 안에 위치하는 제2부분을 포함하는 유기 광전 변환층을 형성하는 단계
    를 포함하고,
    상기 제2부분은 상기 제1부분과 분리되어 있는
    이미지 센서의 제조 방법.
  10. 제9항에서,
    상기 유기 광전 변환층을 형성하는 단계 이후에,
    상기 유기 광전 변환층 위에 도전 물질을 증착하여 상기 픽셀 어레이부에 위치하는 제3부분, 그리고 상기 제2부분 위에 위치하는 제4부분을 포함하는 상부 전극을 형성하는 단계, 그리고
    상기 반도체 기판 위에 절연 물질을 증착하여 상기 제3 개구부를 이루는 상기 제2 절연층의 측면에 위치하는 부분을 포함하는 보호막을 형성하는 단계
    를 더 포함하는 이미지 센서의 제조 방법.
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