KR20180080855A - 반도체 소자 - Google Patents

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KR20180080855A
KR20180080855A KR1020170001905A KR20170001905A KR20180080855A KR 20180080855 A KR20180080855 A KR 20180080855A KR 1020170001905 A KR1020170001905 A KR 1020170001905A KR 20170001905 A KR20170001905 A KR 20170001905A KR 20180080855 A KR20180080855 A KR 20180080855A
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서덕원
김승환
최광기
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엘지이노텍 주식회사
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Abstract

실시 예는 제1 도전형 반도체층, 제2 도전형 반도체층 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하고, 제1 방향으로 배치된 발광 영역 및 변조 영역을 포함하는 반도체 구조물; 및 상기 반도체 구조물 상에 배치되는 절연층;을 포함하고, 상기 절연층은 상기 제2 도전형 반도체층의 상기 제1 방향의 가장자리로부터 이격 배치되고, 상기 제1 방향은 상기 반도체 구조물의 두께 방향과 수직한 방향인 반도체 소자를 개시한다.

Description

반도체 소자 {SEMICONDUCTOR DEVICE}
실시 예는 반도체 소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
광 통신 수단을 사용하는 반도체 소자는 레이저 다이오드의 단파장을 이용한 전계 흡수 변조기(EAM)가 대표적이다. 그러나, 레이저 다이오드는 제조가 어려울 뿐만 아니라, 협소한 빔에 의해 광변조기와 레이저 다이오드의 얼라인이 어려운 문제가 있다. 따라서, 광출력이 떨어지는 문제가 있다.
실시예는 광출사면이 평탄한 반도체 소자를 제공한다.
실시예는 광이 집중되어 출사하는 반도체 소자를 제공한다.
실시예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일실시예에 따른 반도체 소자는 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 제1 방향으로 배치된 발광 영역 및 변조 영역을 포함하는 반도체 구조물; 및 상기 반도체 구조물 상에 배치되는 절연층;을 포함하고, 상기 활성층과 상기 제2 도전형 반도체층은 상기 제2 도전형 반도체층의 일측까지 연장되고, 상기 절연층은 상기 제2 도전형 반도체층의 일측에서 이격 배치되며, 상기 제1 방향으로 돌출된 돌출부를 포함한다.
상기 반도체 구조물은 노출된 상면을 포함할 수 있다.
상기 제1 방향으로 상기 제1 도전형 반도체층의 가장자리는 노출될 수 있다.
상기 제2 도전형 반도체층의 노출된 상면의 길이는 30㎛ 내지 50㎛일 수 있다.
상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및 상기 제2 도전형 반도체층 상에 배치되는 제2 전극 및 제3 전극;을 포함하고, 상기 제2 전극은 상기 발광 영역에 배치되고, 상기 제3 전극은 상기 변조 영역에 배치될 수 있다.
상기 제1 전극, 상기 제2 전극 및 상기 제3 전극은 상기 절연층을 관통할 수 있다.
상기 절연층은 상기 반도체 구조물과 상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 사이에 배치될 수 있다.
상기 발광 영역은 상기 제1 방향으로 일측에 배치된 제1 출사부를 포함하고, 상기 변조 영역은 상기 발광 영역의 제1 출사부와 인접하고 상기 제1 방향으로 타측에 배치된 제1 입사부와 상기 제1 방향으로 일측에 배치된 제2 출사부를 포함할 수 있다.
상기 제1 출사부와 상기 제1 입사부 사이의 길이는 상기 발광 영역의 제1 출사부와 상기 변조 영역의 제2 출사부 사이의 길이보다 작을 수 있다.
상기 돌출부의 폭은 16㎛ 내지 24㎛일 수 있다.
상기 반도체 구조물은 상기 제1 방향으로 상기 발광 영역과 상기 변조 영역 사이에 배치되는 절연영역을 더 포함할 수 있다.
상기 돌출부의 길이와 상기 절연층이 상기 제2 도전형 반도체층의 일측으로부터 이격된 길이의 길이비는
Figure pat00001
내지
Figure pat00002
일 수 있다.
상기 발광 영역에서 생성된 광은 상기 변조 영역을 투과할 수 있다.
상기 제1 방향으로 상기 반도체 구조물의 최외측면을 통해 광이 출사될 수 있다.
상기 제1 도전형 반도체층과 상기 활성층 사이에 배치되는 제1 클래드층; 및 상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 제2 클래드층;을 더 포함할 수 있다.
실시예에 따르면, 반도체 소자의 광출사면이 평탄해질 수 있다.
실시예에 따르면, 반도체 소자의 광이 집중되어 출사할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명에 따른 광통신 시스템의 개념도이고,
도 2는 본 발명에 따른 반도체 소자에 의하여 광신호가 변조되는 과정을 보여주는 개념도이고,
도 3는 본 발명에 따른 제1 실시예의 반도체 소자의 상면도이고,
도 4는 도 3에서 BB' 부분의 단면도이고,
도 5는 도 3에서 A 부분의 확대도이고,
도 6은 제1 실시예의 반도체 소자의 효과를 설명하기 위한 도면이고,
도 7은 제1 실시예의 반도체 소자의 측면도이고,
도 8a 내지 도 8e는 본 발명에 따른 제1 실시예의 반도체 소자의 제조방법을 설명하는 도면이고,
도 9a 내지 도 9d는 본 발명에 따른 제1 실시예의 반도체 소자의 제조방법을 설명하는 상면도이다.
도 10는 본 발명의 제2 실시예에 따른 반도체 소자의 상면도이고,
도 11은 본 발명의 실시예에 따른 광송신 모듈의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자, 광변조기 등 각종 전자 소자를 포함할 수 있으며, 발광소자, 수광소자, 광변조기는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
본 실시예에 따른 반도체 소자는 발광소자 및 광변조기일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
광변조기는 전계 흡수 변조기(EAM: Electro-Absorption Modulator)일 수 있다. 그러나 이것으로 본 발명을 한정하는 것은 아니다. 전계 흡수 변조기는 저전압에서 구동이 가능하고, 소자를 소형화할 수 있다. 광변조기는 인가되는 전압에 따라 광흡수의 정도가 변할 수 있다. 즉, 광변조기는 인가되는 전압의 변화에 따라 입사되는 광을 외부로 방출하거나(on-state) 흡수함으로써(off-state) 변조된 광을 출력할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명에 따른 광통신 시스템의 개념도이다.
도 1을 참조하면, 본 발명에 따른 광통신 시스템은 제1 호스트(1)와 통신하는 제1 광 트랜시버(3), 제2 호스트(2)와 통신하는 제2 광 트랜시버(4) 및 제1 광 트랜시버(3)와 제2 광 트랜시버(4) 사이에 연결된 채널을 포함한다.
제1 호스트(1)와 제2 호스트(2)는 통신 가능한 전자 디바이스이면 특별히 제한되지 않는다. 예시적으로 제1 호스트(1)는 서버이고, 제2 호스트(2)는 퍼스널 컴퓨터일 수 있다.
제1 광 트랜시버(3)와 제2 광 트랜시버(4)는 각각 광 송신 모듈(5)과 광 수신 모듈(6)을 포함하는 양방향 통신 모듈일 수 있으나, 본 발명의 실시 예는 반드시 이에 한정하지 않는다. 예시적으로 제1 광 트랜시버(3)는 광 송신모듈일 수 있고 제2 광 트랜시버(4)는 광 수신모듈일 수도 있다. 이하에서는 양방향 통신방법을 기준으로 설명한다.
제1 광 트랜시버(3)의 광 송신 모듈(5)은 제1 광섬유(8)에 의하여 제2 광 트랜시버(4)의 광 수신 모듈(6)과 연결될 수 있다. 광 송신 모듈(5)은 호스트의 전기신호를 광신호로 변환할 수 있다. 제어부(7)는 호스트의 전기신호에 따라 광신호를 변조할 수 있다. 예시적으로 제어부(7)는 드라이버 IC를 포함할 수 있다.
제1 광 트랜시버(3)의 광 수신 모듈(6)은 제2 광섬유(9)에 의하여 제2 광 트랜시버(4)의 광 송신 모듈(5)과 연결될 수 있다. 광 수신 모듈(6)은 광신호를 전기신호로 변환할 수 있다. 제어부(7)는 변환된 전기신호를 증폭(TIA)하거나, 전기신호에서 패킷 정보를 추출하여 호스트에 전송할 수 있다. 제1 광섬유(8)와 제2 광섬유(9)는 플라스틱 재질을 포함할 수 있다(POF, Plastic Optical Fiber). 또한, 제1 광섬유(8)와 제2 광섬유(9)은 단일 광섬유일 수 있다. 한편, 광 송신 모듈(5)은 본 발명에 따른 반도체 소자를 포함할 수 있다.
도 2는 본 발명에 따른 반도체 소자에 의하여 광신호가 변조되는 과정을 보여주는 개념도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자(100)는 발광부 및 광변조부를 포함할 수 있다. 이러한 반도체 소자(100)는 도 1의 광 송신 모듈(5)의 구성 요소일 수 있다.
반도체 소자(100)는 전기신호(E1)를 이용하여 광신호(O1)를 변조할 수 있다. 즉, 발광부에서 출사된 광은 광변조부에 의해 변조될 수 있다. 여기서, 전기신호(E1)를 제공할 때를 "1 상태", 전기적인 신호(E1)를 제공하지 않을 때를 "0 상태"라 할 수 있다. 전기신호(E1)는 역 바이어스 전압일 수 있다.
"1 상태"일 때, 반도체 소자(100)는 광신호(O1)를 방출할 수 있고(On-state), "0 상태"일 때 반도체 소자(100)는 광신호(O1)를 방출하지 않을 수 있다(Off-state). 이에 따라, 반도체 소자(100)는 주기를 가지며 광신호(O1)를 방출하거나 방출하지 않는 펄스 광신호(Pulsed light signal)를 출력할 수 있다.
본 발명에 따른 반도체 소자(100)는 전계가 없을 경우 벤딩된 에너지 밴드갭 구조를 갖고, 역방향 전압이 벤딩이 평탄해진 에너지 밴드갭 구조를 가질 수 있다.
보다 구체적으로, 본 발명에 따른 반도체 소자(100)는 전계가 없는 경우 활성층에서 광을 흡수할 수 있다. 즉, 본 발명에 따른 반도체 소자(100)는 질화물계 반도체를 포함하여 활성층의 에너지 밴드갭이 비대칭하게 형성된다. 이는 광흡수층 내부에 강한 압전 전기장(piezoelectric field)이 존재하기 때문이다. 이러한 압전 전기장은 다양한 원인에 의해 유발될 수 있다. 예시적으로 압전 자기장은 격자 상수 부정합에 의한 스트레인(strain)에 의해 유발될 수 있다.
그러나, 활성층에 역 바이어스 전압이 걸린 경우, 활성층은 광을 투과할 수 있다. 이는 역 바이어스 전압이 걸렸을 때 에너지 밴드가 상대적으로 평탄해지며 밴드갭이 커지기 때문이다.
이처럼, 본 발명에 따른 반도체 소자(100)는 발광부에서 광이 출사되고, 광변조부는 출사된 광을 전압의 변화에 따라 변조하여 광신호를 출력할 수 있다.
도 3는 본 발명에 따른 제1 실시예의 반도체 소자의 상면도이고, 도 4는 도 3에서 BB' 부분의 단면도이며, 도 5는 도 3에서 A 부분의 확대도이고, 도 6은 제1 실시예의 반도체 소자의 효과를 설명하기 위한 도면이고, 도 7은 제1 실시예에 따른 반도체 소자의 측면도이다.
도 3 및 도 4를 참조하면, 본 발명에 따른 제1 실시예의 반도체 소자(100)는 제1 방향으로 배치된 발광 영역(P1) 및 변조 영역(P2)을 포함하는 반도체 구조물(120), 반도체 구조물(120) 상에 배치되는 절연층(130), 제1 전극(141), 제2 전극(142) 및 제3 전극(143)을 포함한다.
기판(110)은 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예컨대, 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있으나 이에 한정하지 않는다. 기판(110)의 상면에는 요철이 형성될 수 있다.
기판(110)은 복수의 돌출 형상을 포함할 수 있다. 복수의 돌출 형상 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함할 수 있으며, 이러한 형상에 한정되는 것은 아니다. 복수의 돌출 형상은 기판(110)으로 입사되는 광을 산란시켜 광도파로로 재입사되는 광 효율을 향상시킬 수 있다.
반도체 구조물(120)은 기판(110) 상에 배치될 수 있다.
반도체 구조물(120)은 기판(110) 상에 배치되는 제1 도전형 반도체층(121), 제1 클래드층(122), 활성층(123), 제2 클래드층(124) 및 제2 도전형 반도체층(125)을 포함할 수 있다.
제1 도전형 반도체층(121)은 기판(110) 상에 배치될 수 있다. 제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제1 도전형 반도체층(121)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 제1 도전형 반도체층(121)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
제1 클래드층(122)은 제1 도전형 반도체층(121) 상에 배치될 수 있다.
제1 클래드층(122)은 활성층(123)보다 굴절률이 낮을 수 있다. 또한, 제1 클래드층(122)은 활성층(123)보다 큰 밴드갭을 가질 수 있다. 예를 들어, 제1 클래드층(122)의 Al 조성은 활성층(123)의 Al 조성보다 클 수 있다. 이러한 구성에 의하여, 제1 클래드층(122)은 활성층(123)에서 발생한 광이 제1 도전형 반도체층(121)으로 투과되지 않도록 광을 반사할 수 있다.
제1 클래드층(122)은 lpGa1-pN (0<p<1)의 조성식을 갖는 반도체 재료를 포함할 수 있다. 제1 클래드층(122)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있으나, 반드시 이에 한정하지 않는다.
활성층(123)은 제1 클래드 상에 배치될 수 있다. 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(125)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다.
활성층(123)은 예로서 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족의 화합물 반도체 중 적어도 하나로 현될 수 있다. 활성층(123)이 다중 우물 구조로 구현된 경우, 활성층(123)은 교대로 배치된 복수의 우물층과 복수의 장벽층을 포함할 수 있으나 이에 한정되는 것은 아니다.
활성층(123)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 활성층(123)은 InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN의 페어 중 적어도 하나를 포함할 수 있다.
활성층(123)은 HCP(Hexagonal Closed Packed) 구조 등의 결합을 이루는 물질로 이루어지는 경우, 상기 활성층(123)의 밴드갭은 자발성 분극에 의하여 구부러질 수 있으며, 이에 한정하는 것은 아니다.
제2 클래드층(124)은 활성층(123) 상에 배치될 수 있다. 제2 클래드층(124)은 활성층(123)보다 굴절률이 낮을 수 있다. 또한, 제2 클래드층(124)은 활성층(123)보다 큰 밴드갭을 가질 수 있다. 예를 들어, 제2 클래드층(124)의 Al 조성은 활성층(123)의 Al 조성보다 클 수 있다. 이러한 구성에 의하여, 제2 클래드층(124)은 활성층(123)에서 발생한 광이 제2 도전형 반도체층(125)으로 투과되지 않도록 광을 반사할 수 있다.
제2 클래드층(124)은 AlpGa1-pN (0<p<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 클래드층(124)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
제2 도전형 반도체층(125)은 제2 클래드층(124) 상에 배치될 수 있다. 제2 도전형 반도체층(125)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(125)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제2 도전형 반도체층(125)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 제2 도전형 반도체층(125)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
제1 도전형 반도체층(121)과 제2 도전형 반도체층(125) 사이에 활성층(123)이 배치될 수 있다. 활성층(123)에서 생성된 광은 제1 클래드층(122) 및 제2 클래드층(124)에서 반사될 수 있다. 이로써, 활성층(123)에서 생성된 광은 제1 방향(X축 방향)으로 진행할 수 있다.
또한, 활성층(123)과 제2 도전형 반도체층(125)은 제2 도전형 반도체층(125)의 일측까지 연장되어, 광이 제2 도전형 반도체층(125)의 일측을 향해 출사될 수 있다.
반도체 구조물(120)은 제1 방향(X축 방향)으로 발광 영역(P1), 절연영역(P3) 및 변조 영역(P2)을 포함할 수 있다.
발광 영역(P1)은 일정 파장대역의 광을 생성할 수 있다. 여기서, 광은 400 nm 내지 550 nm 파장대역을 가질 수 있다.
발광 영역(P1)은 발광 여역(P1)에서 일측에 배치되는 제1 출사부(O1)를 포함할 수 있다. 발광 영역(P1)에서 제1 출사부(O1)를 통해 광이 출사될 수 있다. 변조 영역(P2)은 발광 영역(P1)에서 생성된 광을 투과 또는 흡수할 수 있다.
변조 영역(P2)은 변조 영역(P2)에서 제1 방향으로 타측에 배치되는 제1 입사부(I1)와 일측에 배치되는 제2 출사부(O2)를 포함할 수 있다. 제1 입사부(I1)는 변조 영역(P2)으로 광이 입사될 수 있다. 제1 입사부(I1)는 발광 영역(P1)의 제1 출사부(O1)와 마주보도록 배치될 수 있다. 제2 출사부(O2)는 변조 영역(P2)에서 제2 도전형 반도체층(124)의 일측에 배치되어 광이 외부로 출사될 수 있다.
변조 영역(P2)은 광의 투과여부를 인가되는 전압에 따라 선택적으로 조절할 수 있다. 그리고 변조 영역(P2)은 광이 투과하는 경우 상기 제1 방향(X축 방향)으로 반도체 구조물(120)의 제2 출사부(O2)를 통해 광이 출사될 수 있다.
즉, 발광 영역(P1)의 활성층(123)에서 생성된 광은 변조 영역(P2)으로 진행되고 변조 영역(P2)에서 흡수 또는 투과될 수 있다.
제1 출사부(O1)와 제1 입사부(I1)의 제2 방향(Y축 방향) 폭은 동일할 수 있다. 이에 한정되는 것은 아니며, 제1 출사부(O1)를 통해 제1 입사부(I1)로 이동하는 광의 손실을 감소하기 위해 제1 출사부(O1)의 폭은 제1 입사부(I1)의 폭보다 작을 수 있다.
여기서, 제1 출사부(O1)의 폭은 제1 출사부(O1)에 배치된 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)의 폭일 수 있다. 또한, 제1 입사부(I1)의 폭은 제1 입사부에 배치된 제1 도전형 반도체층(122), 활성층(123) 및 제2 도전형 반도체층(124)의 폭일 수 있다.
절연영역(P3)은 발광 영역(P1)과 변조 영역(P2) 사이에 배치될 수 있다. 절연영역(P3)은 저항이 높아 발광 영역(P1)과 절연영역(P3)을 전기적으로 분리할 수 있다. 다만, 반도체 구조물(120)은 절연영역이 없을 수도 있으므로, 이러한 구조에 한정되는 것은 아니다. 그리고 절연영역(P3)은 에칭에 의해 형성된 홀(H)을 포함할 수 있다.
또한, 절연영역(P3)은 제2 도전형 반도체층(125)에 이온을 주입함으로써 고 저항으로 형성될 수 있다. 주입되는 이온으로는, 대표적으로 수소 이온(H+)을 포함하나, 이것으로 본 발명을 한정하지는 않는다. 그리고 절연영역(P3)은 발광 영역(P1)과 변조 영역(P2) 사이의 전기적 간섭을 최소화할 수 있다.
절연층(130)은 반도체 구조물(120) 상부에 배치될 수 있다. 절연층(130)은 제조 공정 상 반도체 구조물(120) 상부에 전체적으로 배치된 후, 일부 제거된 구조일 수 있다. 즉, 절연층(130)은 제2 도전형 반도체층(125)의 일측에서 이격 배치될 수 있다.
절연층(130)은 일부 제거되어 관통홀을 형성할 수 있다. 절연층(130) 하부에 배치된 반도체 구조물(120)과 절연층(130) 상부에 배치되는 제1 전극(141), 제2 전극(142) 및 제3 전극(143)은 관통홀을 통해 전기적으로 연결될 수 있다.
절연층(130)은 제2 도전형 반도체층(125)의 제1 방향(X축 방향)의 일측인 가장자리로부터 이격 배치될 수 있다. 이로 인해, 제2 도전형 반도체층(125)의 제1 방향(X축 방향)의 가장자리는 노출될 수 있다. 뿐만 아니라, 제1 도전형 반도체층(121)의 제1 방향(X축 방향)으로 가장자리도 노출될 수 있다. 구체적인 설명은 도 5에서 설명하겠다.
절연층(130)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나를 포함할 수 있다.
절연층(130)은 절연영역(P3)에 전체적으로 배치될 수 있다. 이러한 구성에 의하여, 절연영역(P3)에서 절연층(130)은 발광 영역(P1)과 변조 영역(P2)의 전기적 연결을 차단할 수 있다.
제1 전극(141)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 제조 공정 상, 반도체 구조물(120) 상에 절연층(130)이 배치된 후 절연층(130) 일부가 제거되고 제1 전극(141)이 제거된 부분에 배치될 수 있다. 이로 인해, 제1 전극(141)은 절연층(130)을 관통하여 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 그리고 제1 전극(141)은 공통전극의 기능을 수행할 수 있다.
제1 전극(141)의 면적 및 형태는 제한되지 않고 다양할 수 있다. 또한, 제1 도전형 반도체층(121)과 접촉하는 면적도 다양할 수 있다. 예컨대, 제1 전극(141)은 제1 도전형 반도체층(121) 상에 일부에 배치될 수도 있으며, 제1 도전형 반도체층(121)을 덮을 수 있다.
제1 전극(141)은 투명 전도성 산화막(Tranparent Conductive Oxide; TCO)으로 형성될 수 있다. 투명 전도성 산화막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx 및 NiO 등에서 선택될 수 있다.
또한, 제1 전극(141)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 등과 같은 불투명 금속으로 형성될 수 있으며, 투명 전도성 산화막과 불투명 금속이 혼합된 하나 또는 복수 개의 층으로 형성될 수 있으며, 이에 한정하지 않는다.
제2 전극(142)은 발광 영역(P1)의 제2 도전형 반도체층(125) 상에 배치될 수 있다. 여기서, 발광 영역(P1)의 제2 도전형 반도체층(125)은 이하에서 제2-1 도전형 반도체층(125a)으로 지칭하겠다.
제조 공정 상, 반도체 구조물(120) 상에 절연층(130)이 배치된 후 절연층(130) 일부가 제거되고 제2 전극(142)이 제거된 부분에 배치될 수 있다. 이로 인해, 제2 전극(142)은 절연층(130)을 관통하여 제2-1 도전형 반도체층(125a)과 전기적으로 연결될 수 있다.
제2 전극(142)은 전원이 인가될 수 있다. 제2 전극(142)을 통해 전원이 인가되면, 제2-1 도전형 반도체층(125a), 활성층(123), 제1 도전형 반도체층(121)으로 전류가 흐르고, 활성층(123)에서 광이 생성될 수 있다. 제2 전극(142)은 일부가 절연영역(P3) 상에 배치될 수 있으나, 이러한 구조에 한정되지 않는다.
제3 전극(143)은 변조 영역(P2)의 제2 도전형 반도체층(125) 상에 배치될 수 있다. 여기서, 변조 영역(P2)의 제2 도전형 반도체층(125)은 이하에서 제2-2 도전형 반도체층(125b)으로 지칭하겠다.
제조 공정 상, 반도체 구조물(120) 상에 절연층(130)이 배치된 후 절연층(130) 일부가 제거되고 제3 전극(143)이 제거된 부분에 배치될 수 있다. 이로 인해, 제3 전극(143)은 절연층(130)을 관통하여 제2-2 도전형 반도체층(125b)과 전기적으로 연결될 수 있다. 제3 전극(143)은 전원이 인가될 수 있다. 제3 전극(143)을 통해 전원이 인가되면, 제2-2 도전형 반도체층(125b), 활성층(123), 제1 도전형 반도체층(121)으로 전류가 흐르고, 활성층(123)에서 광이 흡수될 수 있다.
제3 전극(143)은 역바이어스 전원이 인가될 수 있다. 제3 전극(143)을 통해 변조 영역(P2)에 역바이어스가 인가되면, 광은 변조 영역(P2)의 활성층(123)에서 투과될 수 있다. 이로써, 광은 반도체 구조물(120)의 제1 방향의 최외측면을 통해 출사될 수 있다.
이와 달리, 제3 전극(143)을 통해 변조 영역(P2)에 역바이어스 전원이 인가되지 않으면, 광은 변조 영역(P2)의 활성층(123)에서 흡수될 수 있다.
전극패드(미도시됨) 제1 전극(141), 제2 전극(142) 및 제3 전극(143) 상에 배치될 수 있다. 전극패드(미도시됨)는 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Au, Cr 등을 포함할 수 있으나, 이러한 재질에 한정되는 것은 아니다.
또한, 제1 전극(141)과 제2 전극(142)은 일정한 전원이 인가되므로 기생 커패시턴스가 존재하지 않으며, 제3 전극(143)은 가변의 전원이 인가되어 기생 커패시턴스가 존재할 수 있다. 이러한 구성에 의하여, 제3 전극(143)은 제1 전극(141)과 제2 전극(142)에 비해 작은 면적을 가질 수 있다.
또한 더미전극(미도시됨) 절연층(130) 상에 배치될 수 있다. 더미전극(미도시됨)은 반도체 구조물(120) 상부로 광이 출사하는 것을 방지할 수 있다.
도 5를 참조하면, 절연층(130)은 반도체 구조물(120)의 제1 방향(X축 방향)의 가장자리로부터 이격 배치될 수 있다. 절연층(130)은 반도체 구조물(120)의 제1 방향(X축 방향)의 가장자리 상에 형성되지 않을 수 있다. 제조 공정 상, 절연층(130)은 반도체 구조물(120) 상에 형성된 후, 반도체 구조물(120)의 제1 방향의 가장자리 상에 배치된 절연층(130)은 제거될 수 있다.
절연층(130)이 제1 방향으로 반도체 구조물(120)의 가장자리까지 덮이는 경우, 제조 공정 상 절단 공정을 통해 반도체 소자(100)로 분리되면서 절연층(130)과 반도체 구조물(120)의 결합으로 반도체 구조물(120)의 일부가 뜯겨질 수 있다.
이로 인해, 반도체 구조물(120)에서 변조 영역의 제2 출사부의 외면은 평탄하지 않게 되어, 러프니스가 커질 수 있다. 또한, 러프니스는 충격에 의해 균열이 쉽게 발생하므로 반도체 소자의 신뢰성이 저하될 수 있다. 또한, 제1 방향(X축 방향)으로 반도체 구조물(120)의 최외측면을 통해 출사되는 광이 제2-2 도전형 반도체층(125b)의 균열로 퍼질 수 있다.
이에 따라, 절연층(130)은 제2 도전형 반도체층(125)의 제1 방향의 가장자리로부터 이격 배치되어, 절연층(130)은 제1 방향으로 반도체 구조물(120)의 가장자리까지 덮지 않을 수 있다. 이로써, 제조 공정 상 돌출부(E)와 반도체 구조물(120) 상면과의 결합으로 제조 공정 상 분리과정에서 제2 출사부의러프니스가 커지는 문제를 방지할 수 있다.
또한, 제1 방향(X축 방향)으로 반도체 구조물(120)의 최외측면인 제2 출사부를 통해 출사되는 광은 퍼지지 않는다. 그리고 광은 반도체 구조물(120)의 최외측면에 연결되는 광섬유로 전달되고, 반도체 구조물(120)을 이용한 광통신이 오류 없이 수행될 수 있다.
또한, 절연층(130)은 제1 방향으로 돌출된 돌출부(E)를 포함할 수 있다. 돌출부(E)는 제2-2 도전형 반도체층(125b)을 덮어 외부로부터 제2-2 도전형 반도체층(125b)을 보호할 수 있다. 이로써, 실시예의 반도체 소자는 신뢰성이 향상될 수 있다.
또한, 돌출부(E)는 절연층(130)의 일부로 발광 영역(P1) 및 절연 영역(P3)을 통해 변조 영역(P2)로 제공된 광이 반도체 구조물(120)의 외부로 나가는 것을 반사하여여, 광 손실을 방지할 수 있다.
또한, 변조 영역(P2)을 통해 광이 출사하는 방향 및 제2 출사부(O2)의 위치를 지시하여, 출사되는 광을 전송 받는 광섬유의 배치 방향 및 위치를 명확히 제공할 수 있다.
돌출부(E)의 길이(L1)는 14㎛ 내지 24㎛일 수 있다. 이하에서, 길이는 제1 방향으로의 거리로 설명한다. 하지만, 돌출부(E)는 제2-2 도전형 반도체층(125b)의 제1 방향의 가장자리로부터 여전히 이격 배치되므로, 돌출부(E)의 제1 방향측에 배치되는 제2-2 도전형 반도체층(125b)은 노출될 수 있다. 즉, 제2-2 도전형 반도체층(125b)의 노출된 면의 제1 방향(X축 방향)측 길이는 절연층(130)이 제2-2 도전형 반도체층(125b)의 일측에서 이격된 길이와 동일할 수 있다.
노출된 제2-2 도전형 반도체층(125b)의 길이(L2)는 30㎛ 내지 50㎛일 수 있다. 제2-2 도전형 반도체층(125b)의 길이(L2)가 30㎛보다 작으면 공정상 인접한 절연층(130)이 깨어져 신뢰성이 떨어질 수 있다.
그리고 제1 방향으로 노출된 제2-2 도전형 반도체층(125b)의 길이(L2)가 50㎛보다 크면 변조 영역(P2)의 활성층(123)을 통해 제1 방향으로 출사되는 광이 반도체 구조물(120) 상으로 산란하는 한계가 존재한다.
또한, 노출된 제2-2 도전형 반도체층(125b)으로부터 제2 방향(Y축 방향)에 배치된 제1 도전형 반도체층(121)은 노출될 수 있다. 이로써, 절연층(130)은 제1 도전형 반도체층(121)의 제1 방향의 가장자리로부터 이격 배치될 수 있다. 이러한 구성에 의하여, 제조 공정 상 절단 공정을 통해 반도체 소자(100)로 분리되면서 절연층(130)과 반도체 구조물(120)의 결합으로 반도체 구조물(120)의 일부가 뜯기는 것을 방지할 수 있다. 이로 인해, 반도체 소자(100)의 신뢰성이 향상되고, 광이 산란없이 출사할 수 있다.
돌출부(E)의 길이(L1)와 노출된 제2-2 도전형 반도체층(125b)의 길이(L2)의 길이비는
Figure pat00003
일 수 있다. 이러한 구성에 의하여, 변조 영역(P2)을 투과하는 광은 손실 및 산란이 최소화된 상태로 제2 출사부(O2)로 출사할 수 있다. 이에, 변조 영역(P2)를 투과하는 광은 노이즈가 최소화되어 반도체 소자(100)의 후단에 연결된 광섬유로 제공될 수 있다.
돌출부(E)의 길이(L1)와 노출된 제2-2 도전형 반도체층(125b)의 길이(L2)의 길이비가
Figure pat00004
보다 작은 경우, 변조 영역(P2)를 통해 광이 반도체 구조물(120)의 상부로 손실되고, 제2 출사부(O2)로 광이 산란하는 한계가 존재한다.
돌출부(E)의 길이(L1)와 노출된 제2-2 도전형 반도체층(125b)의 길이(L2)의 길이비가
Figure pat00005
보다 큰 경우 변조 영역(P2)에서 광이 반도체 구조물(120) 상면을 통해 손실되고, 돌출부(E)를 형성하기 위해 에칭 및 식각의 공법 한계가 존재한다.도 6을 참조하면, 도 6(a)는 도 5에서 반도체 구조물의 제1 방향의 가장자리를 촬영한 사진이고, 도 6(b)는 절연층이 반도체 구조물의 제1 방향의 가장자리까지 덮이는 경우 반도체 구조물의 제1 방향의 가장자리를 촬영한 사진이다.
도 6(a)과 같이, 절연층(130)이 반도체 구조물(120)의 가장자리까지 덮이지 않는 경우, 앞서 설명한 바와 같이, 제2-2 도전형 반도체층의 제1 방향(X축 방향)의 가장자리 상면은 평탄하다. 또한, 제2-2 도전형 반도체층에서 광이 출사하는 면도 평탄하다. 이로 인해, 출사되는 광은 퍼지지 않는다. 여기서, 제2-2 도전형 반도체층의 상면은 반도체 구조물(120)의 상면일 수 있다.
도 6(b)의 경우, 절연층(130)이 제1 방향(X축 방향)으로 반도체 구조물(120')의 가장자리까지 덮는 경우, 반도체 구조물(120')의 가장자리 상면과 절연층(130')이 결합한다. 절연층(130')과 반도체 구조물(120') 상면의 결합으로 절단 공정에 의해 반도체 소자(100')로 분리되면, 제2-2 도전형 반도체층에서 광이 출사하는 면은 평탄하지 않고 거칠기가 커진다. 이로 인해, 반도체 구조물(120')을 통해 출사되는 광은 퍼지게 되므로, 광이 일부 광섬유로 제공되지 않을 수 있다.
다시 도 5를 참조하면, 제2-2 도전형 반도체층(125b)의 노출된 상면의 폭(W1)은 8㎛ 내지 12㎛일 수 있다. 제2-2 도전형 반도체층(125b)의 노출된 상면의 폭(W1)이 8㎛보다 작도록 형성하기 위해서는 공정상 한계가 존재한다. 제2-2 도전형 반도체층(125b)의 노출된 상면의 폭(W1)이 12㎛보다 큰 경우에 유전율이 커져 통신에서 차단 주파수가 작아질 수 있다. 이로 인해, 통신 속도가 저하되는 한계가 존재한다. 여기서, 폭은 제2 방향(Y축 방향)의 길이 일 수 있다.
또한, 돌출부(E)의 폭(W2)은 16㎛ 내지 24㎛일 수 있다.
도 7을 참조하면, 반도체 구조물(120)은 '凸'형상일 수 있으나, 식각에 따라 다양한 모양으로 형성될 수 있으므로 이에 한정되는 것은 아니다. 절연층(130)이 반도체 구조물(120) 상에 배치될 수 있다.
또한, 제1 전극(141), 제2 전극(142) 및 제3 전극(143)은 절연층(130) 상에 배치될 수 있다. 제2 방향으로 제1 전극(141), 제2 전극(142) 및 제3 전극(143)은 순서대로 배치될 수 있다. 다만, 이러한 배치 순서에 한정되는 것은 아니다.
제1 전극(141)은 제2 전극(142) 및 제3 전극(143)보다 하부에 배치될 수 있다. 또한, 제2 전극(142)의 폭은 제3 전극(143)의 폭보다 클 수 있다.
그리고 앞서 설명한 바와 같이 제3 전극(143)은 가변의 전원이 인가되어 기생 커패시턴스가 존재할 수 있다. 이에 따라, 제3 전극(143)은 제1 전극(141)과 제2 전극(142)에 비해 면적이 작을 수 있다.도 8a 내지 도 8e는 본 발명에 따른 제1 실시예의 반도체 소자의 제조방법을 설명하는 도면이다.
도 8a를 참조하면, 기판(110) 상에 반도체 구조물(120)을 성장시킬 수 있다. 기판(110)은 GaAs 기판(110)일 수 있다.
그리고 제1 기판(110) 상에 제1 도전형 반도체층(121)이 형성될 수 있다. 제1 도전형 반도체층(121)과 기판(110) 상에 버퍼층이 형성될 수 있으나, 이에 한정되지 않는다. 제1 도전형 반도체층(121)의 두께는 0.6㎛ 내지 0.75㎛일 수 있다. 여기서, 두께는 제3 방향(Z축 방향)의 길이일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니며, 반도체 소자의 크기에 따라 다양할 수 있다.
제1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제1 클래드층(122)는 제1 도전형 반도체층(121) 상에 형성될 수 있다. 제1 클래드층(122)은 n형 도펀트가 도핑된 n형 반도체층으로, lpGa1-pN (0<p<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 또한, 제1 클래드층(122)의 두께는 1㎛ 내지 1.2㎛일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니며, 반도체 소자의 크기에 따라 다양할 수 있다.
활성층(123)은 제1 클래드층(122) 상에 형성될 수 있다. 활성층(123)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
활성층(123)과 제1 클래드층(122)과 사이에 제1 가이드층(미도시됨)이 더 형성될 수 있다. 제1 가이드층(미도시됨)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 제1 가이드층(미도시됨)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 제1 가이드층(미도시됨)은 GaN일 수 있고, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
제1 가이드층(미도시됨)의 굴절율은 제1 클래드층(122)의 굴절율과 상이할 수 있다. 제1 가이드층(미도시됨)의 굴절율은 제1 클래드층(122)의 굴절율보다 클 수 있다. 이에, 제1 가이드층(미도시됨)은 활성층(123)에서 생성된 광을 반사시킬 수 있다. 이로 인해, 활성층(123)에서 생성된 광은 제1 방향으로 진행할 수 있다.
활성층(123)은 0.027㎛ 내지 0.033㎛일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니며, 반도체 소자의 크기에 따라 다양할 수 있다.
제2 클래드층(124)은 활성층(123) 상에 형성될 수 있다. 제2 클래드층(124)은 AlpGa1-pN (0<p<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제2 클래드층(124)과 활성층(123) 사이에 제2 가이드층(미도시됨)이 더 형성될 수 있다. 제2 가이드층(미도시됨)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 제2 가이드층(미도시됨)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 제2 가이드층(미도시됨)은 GaN일 수 있고, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
제2 가이드층(미도시됨)의 굴절율은 제2 클래드층(124)의 굴절율과 상이할 수 있다. 제2 가이드층(미도시됨)의 굴절율은 제2 클래드층(124)의 굴절율보다 클 수 있다. 이에, 제2 가이드층(미도시됨)은 활성층(123)에서 생성된 광을 반사시킬 수 있다. 이로 인해, 활성층(123)에서 생성된 광은 제1 방향으로 진행할 수 있다.
제2 클래드층(124)의 두께는 0.45㎛ 내지 0.55㎛일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니며, 반도체 소자의 크기에 따라 다양할 수 있다.
제2 도전형 반도체층(125)은 제2 클래드층(124) 상에 형성될 수 있다. 제2 도전형 반도체층(125)의 두께는 16㎛ 내지 24㎛일 수 있다. 다만, 이러한 두께에 한정되는 것은 아니며, 반도체 소자의 크기에 따라 다양할 수 있다.
제2 도전형 반도체층(125)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
도 8b를 참조하면, 절연영역을 형성하도록 활성층(123) 상면까지 1차 식각을 수행할 수 있다. 1차 식각을 통해 제2 도전형 반도체층(125)은 제2-1 도전형 반도체층(125a)과 제2-2 도전형 반도체층(125b)으로 전기적으로 분리될 수 있다.제2 클래드층(124)도 제2-1 클래드층(124a) 과 제2-2 클래드층(124b)으로 분리될 수 있다. 1차 식각은 형성된 홀(H)은 절연영역이 일정 저항 이상을 가지도록 다양한 두께로 이루어질 수 있다. 다만, 제2 도전형 반도체층(125)은 제조 공법 상 절연영역에 일부 남을 수 있다.
도 8c를 참조하면, 반도체 구조물(120) 상면에 절연층(130)이 형성될 수 있다. 절연층(130)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있다.
도 8d를 참조하면, 제2-1 도전형 반도체층(125a) 상의 절연층(130) 일부는 제거될 수 있다. 또한, 제2-2 도전형 반도체층(125b) 상의 절연층(130) 일부도 제거될 수 있다. 이 때, 절연층(130)이 제2-2 도전형 반도체층(125b)의 제1 방향의 가장자리로부터 이격 배치되도록, 제2-2 도전형 반도체층(125b)의 제1 방향의 가장자리 상면에 배치된 절연층(130)은 제거될 수 있다. 이로 인해, 제2-2 도전형 반도체층(125b)의 가장자리는 노출될 수 있다.
또한, 도 8d에 나타나지 않지만, 제1 도전형 반도체층(121)과 제1 전극(141)이 전기적으로 연결할 수 있도록, 제1 도전형 반도체층(121) 상의 절연층(130) 일부는 제거될 수 있다.
도 8e를 참조하면, 제2 전극(142)은 제2-1 도전형 반도체층(125a) 상에 절연층(130)이 존재하지 않는 부분을 덮도록 배치될 수 있다. 이로써, 제2 전극(142)은 제2-1 도전형 반도체층(125a)과 전기적으로 연결될 수 있다.
마찬가지로, 제3 전극(143)은 제2-2 도전형 반도체층(125b) 상에 절연층(130)이 존재하지 않는 부분을 덮도록 배치될 수 있다. 이로써, 제3 전극(143)은 제2-2 도전형 반도체층(125b)과 전기적으로 연결될 수 있다.
도 8e에 나타나지 않지만, 제1 전극(141)은 제1 도전형 반도체층(121) 상에 절연층(130)이 존재 하지 않는 부분을 덮도록 배치될 수 있다. 이로써, 제1 전극(141)과 제1 도전형 반도체층(121)은 전기적으로 연결될 수 있다.
도 9a 내지 도 9d는 본 발명에 따른 제1 실시예의 반도체 소자의 제조방법을 설명하는 상면도이다.
도 9a를 참조하면, 반도체 구조물(120)을 기판(110) 상에 성장 시킨 후, 1차 식각으로 반도체 구조물(120)의 일부 영역을 제1 방향으로 활성층(123) 상면까지 식각하여 절연영역의 홀(H) 형성할 수 있다. 1차 식각에 의해 활성층(123)과 제2 도전형 반도체층(125)은 일부 노출될 수 있다.
그리고 2차 식각으로 반도체 구조물(120)의 일부 영역을 제1 도전형 반도체층(121)의 상면까지 식각할 수 있다. 2차 식각에 의해 제1 도전형 반도체층(121)이 노출될 수 있다.
다만, 순서에 상관 없이 2차 식각(제1 도전형 반도체층(121)의 상면까지 식각)한 이후에, 1차 식각(절연영역의 홀(H)을 형성하도록 활성층(123) 상면까지 식각)할 수 있다.
또한, 웨이퍼(미도시됨) 상에 스크라이브 라인은 복수의 반도체 소자를 구획할 수 있다. 스크라이브 라인은 후속 공정에서 반도체 소자를 분리하기 위해 빔이 조사되는 부분일 수 있다. 빔이 스크라이브 라인을 따라 조사되면, 웨이퍼(미도시됨) 상의 복수의 반도체 소자는 각각 분리될 수 있다.
도 9b를 참조하면, 1차 식각 및 2차 식각 이후에 반도체 구조물(120) 상에 절연층(130)이 형성될 수 있다. 절연층(130)은 반도체 구조물(120) 상면 전체에 형성될 수 있다.
도 9c를 참조하면, 절연층(130)이 일부 제거될 수 있다. 하나의 반도체 소자(c)를 기준으로 이하 설명하겠다. 제1 도전형 반도체층(121) 상에 배치된 절연층(130)은 일부 제거되어, 제1 도전형 반도체층(121)이 일부 노출될 수 있다.
제2-1 도전형 반도체층(125a) 상에 배치된 절연층(130)은 일부 제거되어, 제2-1 도전형 반도체층(125a)이 일부 노출될 수 있다. 마찬가지로, 제2-2 도전형 반도체층(125b) 상에 배치된 절연층(130)은 일부 제거되어, 제2-2 도전형 반도체층(125b)이 일부 노출될 수 있다.
또한, 하나의 반도체 소자(c)의 외곽에 배치된 절연층(130)은 제거될 수 있다. 이에 따라, 절연층(130)은 반도체 소자의 가장자리로부터 이격 배치될 수 있다.
그리고 절연층(130)은 제2-2 도전형 반도체층(125b) 상면에서 제1 방향으로 일부 돌출되도록 제거될 수 있다. 이로써, 절연층(130)은 제1 방향(X축 방향)으로 일부 돌출된 돌출부를 포함할 수 있다.
도 9d를 참조하면, 노출된 제1 도전형 반도체층(121)을 덮도록 제1 전극(141)이 배치될 수 있다. 제1 전극(141)은 제1 도전형 반도체층(121)과 접촉할 수 있다.
또한, 노출된 제2-1 도전형 반도체층(125a)을 덮도록 제2 전극(142)이 배치될 수 있다. 제2 전극(142)은 제2-1 도전형 반도체층(125a)과 접촉할 수 있다.
그리고 노출된 제2-2 도전형 반도체층(125b)을 덮도록 제3 전극(143)이 배치될 수 있다. 제3 전극(143)은 제2-2 도전형 반도체층(125b)과 접촉할 수 있다.
제2 전극(142)은 제1 전극(141) 및 제3 전극(143)에 비해 면적이 작게 형성될 수 있다. 또한, 제1 전극(141), 제2 전극(142) 및 제3 전극(143)은 다양한 형상을 가질 수 있다.
그리고 복수의 반도체 소자를 구획하는 스크라이브 라인을 따라 빔이 조사되어 절단 공정이 이루어질 수 있다. 빔은 레이저일 수 있다.
스크라이브 라인을 따라 레이저가 조사되면, 웨이퍼(미도시됨) 상의 복수의 반도체 소자는 각각 분리될 수 있다. 하나의 반도체 소자(c)에서 제1 도전형 반도체층(121)은 반도체 소자의 제1 방향(X축 방향)의 가장자리만 노출되도록 절단 공정이 이루어질 수 있다.
도 10는 본 발명의 제2 실시예에 따른 반도체 소자의 상면도이다.
도 10을 참조하면, 도 9d에서 하나의 반도체 소자(c)에서 제1 도전형 반도체층은 반도체 소자의 가장자리에 모두 노출되도록 절단 공정이 이루어질 수 있다. 이로써, 절연층은 반도체 소자의 가장자리로부터 이격 배치될 수 있다.
이러한 구성에 의하여, 절연층과 반도체 소자의 결합으로 절단 공정 시 반도체 소자 상면과 제2-2 도전형 반도체층에서 광이 출사하는 면에 발생하는 균열이 방지되어, 반도체 소자의 신뢰성이 향상될 수 있다.
도 11은 본 발명의 실시예에 따른 광송신 모듈의 개념도이다.
도 11을 참조하면, 본 발명에 따른 광 송신 모듈(5)은 반도체 소자, 렌즈 모듈(13) 및 출력 도파로(15)를 포함할 수 있다.
반도체 소자는 앞서 설명한 구조를 포함할 수 있다.
렌즈 모듈(13)은 반도체 소자와 출력 도파로(15) 사이에 배치될 수 있다. 렌즈 모듈(13)은 반도체 소자로부터 제공되는 광 신호를 출력 도파로(15)에 제공하는 기능을 포함할 수 있다.
출력 도파로(15)는 렌즈 모듈(13)을 통해서 제공되는 광 신호를 외부로 출력할 수 있다. 출력 도파로(15)는 클래드와 코어를 포함할 수 있고, 렌즈 모듈(13) 및 반도체 소자와 수직방향으로 나란하게 배치될 수 있다.
광 송신 모듈(5)은 제1 커버부, 제2 커버부 및 제3 커버부(11A, 11B, 11C)를 포함할 수 있다. 제1, 2, 3 커버부(11A, 11B, 11C)는 반도체 소자, 렌즈 모듈(13) 및 출력 도파로(15)를 각각 커버할 수 있으나, 이에 한정되는 것은 아니다.
본 발명에 따른 반도체 소자는 100m 이하의 10Gbps 고속 광통신으로 예컨대 홈 네트워크, 자동차 등의 근거리 고속 광통신용으로 사용될 수 있다. 또한, 본 발명에 따른 반도체 소자는 발광 다이오드와 변조기를 일체로 제작하여 고온에서 신뢰성을 유지할 수 있다. 따라서, 별도의 온도 조절부재(TEC)를 생략할 수 있다. 또한, 반치폭을 줄여 전송 길이를 증가시키고 노이즈를 개선할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 소자
P1: 발광 영역
P2: 변조 영역
P3: 절연영역
110: 기판
120: 반도체 구조물
121: 제1 도전형 반도체층
122: 제1 클래드층
123: 활성층
124, 124a, 124b: 제2 클래드층 제2-1 클래드층, 제2-2 클래드층
125, 125a, 125b: 제2 도전형 반도체층, 제2-1 도전형 반도체층, 제2-2 도전형 반도체층
130: 절연층
141: 제1 전극
142: 제2 전극
143: 제3 전극

Claims (15)

  1. 제1 도전형 반도체층, 상기 제1 도전형 반도체층 상에 배치되는 활성층, 및 상기 활성층 상에 배치되는 제2 도전형 반도체층을 포함하고, 제1 방향으로 배치된 발광 영역 및 변조 영역을 포함하는 반도체 구조물; 및
    상기 반도체 구조물 상에 배치되는 절연층;을 포함하고,
    상기 활성층과 상기 제2 도전형 반도체층은 상기 제2 도전형 반도체층의 일측까지 연장되고,
    상기 절연층은 상기 제2 도전형 반도체층의 일측에서 이격 배치되며, 상기 제1 방향으로 돌출된 돌출부를 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 구조물은 노출된 상면을 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 방향으로 상기 제1 도전형 반도체층의 가장자리는 노출되는 반도체 소자.
  4. 제2항에 있어서,
    상기 제2 도전형 반도체층의 노출된 상면의 길이는 30㎛ 내지 50㎛인 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 도전형 반도체층 상에 배치되는 제1 전극; 및
    상기 제2 도전형 반도체층 상에 배치되는 제2 전극 및 제3 전극;을 포함하고,
    상기 제2 전극은 상기 발광 영역에 배치되고, 상기 제3 전극은 상기 변조 영역에 배치되는 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 전극, 상기 제2 전극 및 상기 제3 전극은 상기 절연층을 관통하는 반도체 소자.
  7. 제5항에 있어서,
    상기 절연층은 상기 반도체 구조물과 상기 제1 전극, 상기 제2 전극 및 상기 제3 전극 사이에 배치되는 반도체 소자.
  8. 제1항에 있어서,
    상기 발광 영역은 상기 제1 방향으로 일측에 배치된 제1 출사부를 포함하고,
    상기 변조 영역은 상기 발광 영역의 제1 출사부와 인접하고 상기 제1 방향으로 타측에 배치된 제1 입사부와 상기 제1 방향으로 일측에 배치된 제2 출사부를 포함하는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 출사부와 상기 제1 입사부 사이의 길이는 상기 발광 영역의 제1 출사부와 상기 변조 영역의 제2 출사부 사이의 길이보다 작은 반도체 소자.
  10. 제8항에 있어서,
    상기 돌출부의 폭은 16㎛ 내지 24㎛ 인 반도체 소자.
  11. 제1항에 있어서,
    상기 반도체 구조물은 상기 제1 방향으로 상기 발광 영역과 상기 변조 영역 사이에 배치되는 절연영역을 더 포함하는 반도체 소자.
  12. 제1항에 있어서,
    상기 돌출부의 길이와 상기 절연층이 상기 제2 도전형 반도체층의 일측으로부터 이격된 길이의 길이비는
    Figure pat00006
    내지
    Figure pat00007
    인 반도체 소자.
  13. 제1항에 있어서,
    상기 발광 영역에서 생성된 광은 상기 변조 영역을 투과하는 반도체 소자.
  14. 제1항에 있어서,
    상기 제1 방향으로 상기 반도체 구조물의 최외측면을 통해 광이 출사되는 반도체 소자.
  15. 제1항에 있어서,
    상기 제1 도전형 반도체층과 상기 활성층 사이에 배치되는 제1 클래드층; 및
    상기 제2 도전형 반도체층과 상기 활성층 사이에 배치되는 제2 클래드층;을 더 포함하는 반도체 소자.
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