KR20180085221A - 반도체 소자 및 이를 포함하는 광 모듈 - Google Patents
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Abstract
실시 예는, 기판; 상기 기판상에 배치되는 제1 도전형 반도체층; 상기 제1 도전형 반도체층상에 배치되는 활성층을 포함하는 도파로; 및 상기 도파로 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 도파로는 상기 제1 도전형 반도체층과 활성층 사이에 배치되는 제1 광가이드층, 및 상기 제2 도전형 반도체층과 활성층 사이에 배치되는 제2 광가이드층을 포함하고, 상기 제2 광가이드층은 상기 제1 광가이드층보다 얇은 반도체 소자 및 이를 포함하는 광 모듈을 개시한다.
Description
실시 예는 반도체 소자 및 이를 포함하는 광 모듈에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
레이저 다이오드(LD)는 높은 출력의 고품질 광(스펙트럼의 반치폭이 좁은 광)을 출력할 수 있어 장거리 대용량 광신호 전송용 광원으로 장점이 있다. 그러나, 레이저 다이오드(LD)의 동작특성이 주변온도에 민감하므로 안정된 동작을 얻기 위하여서는 온도 보상 장치(TEC, thermoelectric cooler)가 필요하다.
또한, 레이저 다이오드(LD)는 출사광이 주변으로부터 반사되어 레이저 다이오드(LD)로 재입사되면 동작특성이 매우 불안정하게 되기 때문에 광 아이솔레이터(isolator)의 사용이 불가피하며, 제조 비용이 높은 문제가 있다.
실시 예는 광 효율이 우수한 반도체 소자를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 실시 예에 따른 반도체 소자는, 기판; 상기 기판상에 배치되는 제1 도전형 반도체층; 상기 제1 도전형 반도체층상에 배치되는 활성층을 포함하는 도파로; 및 상기 도파로 상에 배치되는 제2 도전형 반도체층을 포함하고, 상기 도파로는 상기 제1 도전형 반도체층과 활성층 사이에 배치되는 제1 광가이드층, 및 상기 제2 도전형 반도체층과 활성층 사이에 배치되는 제2 광가이드층을 포함하고, 상기 제2 광가이드층은 상기 제1 광가이드층보다 얇다.
상기 제2 광가이드층의 두께와 상기 제1 광가이드층의 두께의 비는 1:9 내지 4:6일 수 있다.
상기 제2 광가이드층은 제2도펀트를 포함할 수 있다.
상기 제1 광가이드층은 제1도펀트를 포함하고, 상기 제2 광가이드층의 도핑농도는 상기 제1 광가이드층의 도핑농도보다 작을 수 있다.
상기 제2 광가이드층의 도핑농도는 1×1018/cm3보다 작을 수 있다.
상기 제1 도전형 반도체층과 상기 도파로 사이에 배치되는 제1 클래드층, 및 상기 제2 도전형 반도체층과 상기 도파로 사이에 배치되는 제2 클래드층을 포함할 수 있다.
상기 제1 클래드층 및 제2 클래드층은 알루미늄을 포함할 수 있다.
상기 도파로는 제1 광가이드층과 상기 활성층 사이에 배치되는 초격자층을 포함할 수 있다.
상기 도파로는 제2 광 가이드층과 상기 활성층 사이에 배치되는 전자 차단층을 포함할 수 있다.
상기 활성층에서 상기 제2 도전형 반도체층까지의 제1거리는 상기 도파로의 중심에서 상기 제2 도전형 반도체층까지의 제2거리보다 짧을 수 있다.
상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2-1전극, 및 상기 제2 도전형 반도체층과 전기적으로 연결되고 상기 제2-1전극과 이격 배치되는 제2-2전극을 포함할 수 있다.
상기 활성층은 제1광을 방출하는 발광영역 및 상기 제1광을 흡수하는 변조영역을 포함할 수 있다.
상기 변조영역은 상기 제2-2전극을 통해 역바이어스가 주입되면 상기 제1광을 통과시킬 수 있다.
실시 예에 따르면, 광 손실을 최소화하여 광 효율을 향상시킬 수 있다.
또한, 정공의 주입 효율이 향상되어 광 효율이 향상될 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명에 일 실시 예에 따른 광통신 시스템의 개념도이고,
도 2는 본 발명에 일 실시 예에 따른 따른 반도체 소자에 의하여 광신호가 변조되는 과정을 보여주는 개념도이고,
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고,
도 4는 도 3의 A-A 방향 단면도이고,
도 5는 도 3의 B-B 방향 단면도이고,
도 6은 본 발명의 일 실시 예에 따른 반도체 구조물을 보여주는 도면이고,
도 7은 광의 도파 과정을 보여주는 도면이고,
도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 개념도이고,
도 9는 도 8의 일부 확대도이다.
도 2는 본 발명에 일 실시 예에 따른 따른 반도체 소자에 의하여 광신호가 변조되는 과정을 보여주는 개념도이고,
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고,
도 4는 도 3의 A-A 방향 단면도이고,
도 5는 도 3의 B-B 방향 단면도이고,
도 6은 본 발명의 일 실시 예에 따른 반도체 구조물을 보여주는 도면이고,
도 7은 광의 도파 과정을 보여주는 도면이고,
도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 개념도이고,
도 9는 도 8의 일부 확대도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자, 광변조기 등 각종 광전자 소자를 포함할 수 있으며, 발광소자와 광변조기는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
본 실시 예에 따른 반도체 소자는 발광소자와 광변조기가 일체화된 구조일 수 있다.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
광변조기는 전계 흡수 변조기(EAM: Electro-Absorption Modulator)일 수 있다. 전계 흡수 변조기는 저전압에서 구동이 가능하고, 소자를 소형화할 수 있다. 그러나 이것으로 본 발명을 한정하는 것은 아니고 다양한 종류의 변조기가 장착될 수 있다.
광변조기는 인가되는 전압에 따라 광흡수의 정도가 변할 수 있다. 즉, 광변조기는 인가되는 전압의 변화에 따라 입사되는 광을 외부로 방출하거나(on-state) 흡수함으로써(off-state) 변조된 광을 출력할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명에 따른 광통신 시스템의 개념도이다.
도 1을 참조하면, 본 발명에 따른 광통신 시스템은 제1 호스트(1)와 통신하는 제1 광 트랜시버(3), 제2 호스트(2)와 통신하는 제2 광 트랜시버(4) 및 제1 광 트랜시버(3)와 제2 광 트랜시버(4) 사이에 연결된 채널을 포함한다.
제1 호스트(1)와 제2 호스트(2)는 통신 가능한 전자 디바이스이면 특별히 제한되지 않는다. 예시적으로 제1 호스트(1)는 자동차의 메인 컨트롤러이고, 제2 호스트(2)는 차량에 장착된 센서일 수 있다.
제1 광 트랜시버(3)와 제2 광 트랜시버(4)는 각각 광 송신 모듈(5)과 광 수신 모듈(6)을 포함하는 양방향 통신 모듈일 수 있으나, 본 발명의 실시 예는 반드시 이에 한정하지 않는다. 예시적으로 제1 광 트랜시버(3)는 광 송신모듈일 수 있고 제2 광 트랜시버(4)는 광 수신모듈일 수도 있다. 이하에서는 양방향 통신방법을 기준으로 설명한다.
제1 광 트랜시버(3)의 광 송신 모듈(5)은 제1 광섬유(8)에 의하여 제2 광 트랜시버(4)의 광 수신 모듈(6)과 연결될 수 있다. 광 송신 모듈(5)은 호스트의 전기신호를 광신호로 변환할 수 있다. 제어부(7)는 호스트의 전기신호에 따라 광신호를 변조할 수 있다. 예시적으로 제어부(7)는 드라이버 IC를 포함할 수 있다.
제1 광 트랜시버(3)의 광 수신 모듈(6)은 제2 광섬유(9)에 의하여 제2 광 트랜시버(4)의 광 송신 모듈(5)과 연결될 수 있다. 광 수신 모듈(6)은 광신호를 전기신호로 변환할 수 있다. 제어부(7)는 변환된 전기신호를 증폭(TIA)하거나, 전기신호에서 패킷 정보를 추출하여 호스트에 전송할 수 있다. 제1 광섬유(8)와 제2 광섬유(9)는 플라스틱 재질을 포함할 수 있다(POF, Plastic Optical Fiber). 또한, 제1 광섬유(8)와 제2 광섬유(9)은 단일 광섬유일 수 있다.
도 2는 본 발명에 따른 반도체 소자에 의하여 광신호가 변조되는 과정을 보여주는 개념도이다.
도 2를 참조하면, 본 발명에 따른 반도체 소자는 발광영역 및 변조영역을 포함할 수 있다. 이러한 반도체 소자는 도 1의 광 송신 모듈(5)의 구성 요소일 수 있다.
반도체 소자는 전기신호(E1)를 이용하여 광신호(L1)를 변조할 수 있다. 즉, 발광영역에서 출사된 광은 변조영역에 의해 변조될 수 있다. 여기서, 전기신호(E1)를 제공할 때를 “1 상태”, 전기적인 신호(E1)를 제공하지 않을 때를 “0 상태”라 할 수 있다. 전기신호(E1)는 역 바이어스 전압일 수 있다.
“1 상태”일 때, 반도체 소자는 광신호(L1)를 방출할 수 있고(On-state), “0 상태”일 때 반도체 소자는 광신호(L1)를 방출하지 않을 수 있다(Off-state). 이에 따라, 반도체 소자는 주기를 가지며 광신호(L1)를 방출하거나 방출하지 않는 펄스 광신호(Pulsed light signal)를 출력할 수 있다.
본 발명에 따른 반도체 소자는 전계가 없을 경우 벤딩된 에너지 밴드갭 구조를 갖고, 역방향 전압이 벤딩이 평탄해진 에너지 밴드갭 구조를 가질 수 있다.
보다 구체적으로, 본 발명에 따른 반도체 소자는 전계가 없는 경우 활성층에서 광을 흡수할 수 있다. 즉, 본 발명에 따른 반도체 소자는 질화물계 반도체를 포함하여 활성층의 에너지 밴드갭이 비대칭하게 형성된다. 이는 광흡수층 내부에 강한 압전 전기장(piezoelectric field)이 존재하기 때문이다. 이러한 압전 전기장은 다양한 원인에 의해 유발될 수 있다. 예시적으로 압전 자기장은 격자 상수 부정합에 의한 스트레인(strain)에 의해 유발될 수 있다.
그러나, 활성층에 역 바이어스 전압이 걸린 경우, 활성층은 광을 투과할 수 있다. 이는 역 바이어스 전압이 걸렸을 때 에너지 밴드가 상대적으로 평탄해지며 밴드갭이 커지기 때문이다.
이처럼, 본 발명에 따른 반도체 소자는 발광영역에서 광이 출사되고, 변조영역은 출사된 광을 전압의 변화에 따라 변조하여 광신호를 출력할 수 있다.
도 3은 본 발명의 일 실시 예에 따른 반도체 소자의 평면도이고, 도 4는 도 3의 A-A방향 단면도이고, 도 5는 도 3의 B-B 방향 단면도이다.
도 3 및 도 4를 참조하면, 실시 예에 따른 반도체 소자는 제1방향(X방향)으로 배치된 발광영역(P1), 절연영역(P3), 및 변조영역(P2)을 포함하는 반도체 구조물(120), 반도체 구조물(120)상에 배치되는 제1전극(130), 제2-1전극(140), 및 제2-2전극(150)을 포함할 수 있다.
반도체 구조물(120)은 기판(110) 상에 배치되는 제1 도전형 반도체층(121), 제1 클래드층(122), 광 광도파로(WG), 제2 클래드층(127), 및 제2 도전형 반도체층(128)을 포함할 수 있다.
기판(110)은 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예컨대 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있으나 이에 한정하지 않는다. 기판(110)의 상면에는 요철이 형성될 수 있다.
제1 도전형 반도체층(121)은 기판(110) 상에 배치될 수 있다. 제1 도전형 반도체층(121)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제1 도전형 반도체층(121)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제1 도전형 반도체층(121)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 제1 도전형 반도체층(121)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
제1 클래드층(122)은 제1 도전형 반도체층(121) 상에 배치될 수 있다. 제1 클래드층(122)은 활성층(125)에 비해 굴절률이 낮을 수 있다. 따라서, 제1 클래드층(122)은 활성층(125)에서 출사된 광을 반사하는 역할을 수행할 수 있다.
제1 클래드층(122)은 AlpGa1-pN (0<p<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 제1 클래드층(122)은 광도파로(WG)보다 굴절률이 낮아지도록 Al의 조성이 상대적으로 높을 수 있다.
예시적으로 제1 클래드층(122)은 Al 조성이 1%이상 5%이하일 수 있다. Al 조성이 1%보다 작은 경우 광도파로(WG)와 굴절률이 유사해져 광을 효과적으로 반사할 수 없으며, 조성이 5%보다 커지는 경우 격자 결함이 증가할 수 있다.
제1 도전형 반도체층(121)이 Al을 포함하는 경우 제1 도전형 반도체층(121)의 Al 조성은 제1 클래드층(122)의 Al 조성보다 작을 수 있다. 또한, 광도파로(WG)가 Al을 포함하는 경우 광도파로(WG)의 Al 조성은 제1 클래드층(122)의 Al 조성보다 작을 수 있다. 즉, 제1 클래드층(122)의 Al 조성은 이웃한 제1 도전형 반도체층(121) 및 광도파로의 Al 조성보다 클 수 있다. 따라서, 각 층 경계에서는 Al 조성이 불연속적으로 변화할 수 있으며, SIMS 데이터 등을 이용하여 각 층의 경계를 확인할 수도 있다.
예시적으로 제1 클래드층(122)의 Al 조성은 1% 내지 5%이고, 제1 도전형 반도체층(121)의 Al 조성은 0% 내지 4%이고, 제1 광가이드층(123)의 Al 조성은 0% 내지 2%일 수 있으나, Al 조성은 반드시 이에 한정하지 않는다.
제1 클래드층(122)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있으나 반드시 이에 한정하지 않는다.
광 광도파로(WG)는 제1 클래드층(122)상에 배치될 수 있다. 광 광도파로(WG)는 발광영역(P1)에서 생성된 광을 제1방향(X방향)으로 도파시킬 수 있다. 제1방향으로 도파된 광은 변조영역(P2)에서 선택적으로 흡수 또는 투과될 수 있다.
실시 예에 따른 광 광도파로(WG)는 순차로 배치된 제1 광가이드층(123), 활성층(125), 및 제2 광가이드층(126)을 포함할 수 있다.
제1 광가이드층(123)은 제1 클래드층(122)과 활성층(125) 사이에 배치되어 활성층(125)에서 출사된 광을 제1방향으로 도파시킬 수 있다. 제1 광가이드층(123)은 제1 클래드층(122)보다 굴절률이 높을 수 있다. 제1 광가이드층(123)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다 예시적으로 제1 광가이드층(123)은 GaN일 수 있으나 반드시 이에 한정하지 않는다. 제1 광가이드층(123)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있으나 반드시 이에 한정하지 않는다.
활성층(125)은 제1 광가이드층(123) 상에 배치될 수 있다. 활성층(125)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(128)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다.
활성층(125)은 예로서 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 활성층(125)이 다중 우물 구조로 구현된 경우, 활성층(125)은 교대로 배치된 복수의 우물층(125a)과 복수의 장벽층(125b)을 포함할 수 있으나 이에 한정되는 것은 아니다.
활성층(125)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 활성층(125)은 InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN의 페어 중 적어도 하나를 포함할 수 있다.
발광영역(P1)에서의 활성층(125)은 직류 전류 주입시 400nm 내지 500nm 파장대의 제1광을 생성할 수 있다. 그러나 파장 영역은 조성에 따라 발광파장은 조절될 수 있다. 변조영역(P2)에서의 활성층(125)은 역바이어스 인가시 발광영역(P1)에서 출사된 광을 흡수할 수 있다.
제2 광가이드층(126)은 활성층(125)상에서 출사된 광을 제1방향으로 도파시킬 수 있다. 제2 광가이드층(126)은 제2 클래드층(127)보다 굴절률이 높을 수 있다. 제2 광가이드층(126)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다 예시적으로 제2 광가이드층(126)은 GaN일 수 있으나 반드시 이에 한정하지 않는다. 제2 광가이드층(126)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있으나 반드시 이에 한정하지 않는다.
흡수층(124)은 제1 클래드층(122)과 활성층(125) 사이에 배치되어 출사광 중에서 일부 파장을 흡수할 수 있다. 따라서, 출사광은 제1방향으로 도파되면서 반치폭이 좁아질 수 있다. 흡수층(124)에 대해서는 이하 자세히 설명한다.
제2 클래드층(127)은 제2 광가이드층(126)상에 배치될 수 있다. 제2 클래드층(127)은 활성층(125) 및 제2 광가이드층(126)에 비해 굴절률이 낮을 수 있다. 따라서, 제2 클래드층(127)은 활성층(125)에서 제2 도전형 반도체층(128) 방향으로 진행하는 광을 반사하는 역할을 수행할 수 있다. 제2 클래드층(127)은 AlpGa1-pN (0<p<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
예시적으로 제2 클래드층(127)은 Al 조성이 1%이상 5%이하일 수 있다. Al 조성이 1%보다 작은 경우 광도파로(WG)와 굴절률이 유사해져 광을 효과적으로 반사할 수 없으며, 조성이 5%보다 커지는 경우 격자 결함이 증가할 수 있다.
제2 도전형 반도체층(128)이 Al을 포함하는 경우 제2 도전형 반도체층(128)의 Al 조성은 제2 클래드층(127)의 Al 조성보다 작을 수 있다. 즉, 제2 클래드층(127)의 Al 조성은 이웃한 제2 도전형 반도체층 및 광도파로의 Al 조성보다 클 수 있다. 따라서, 각 층의 경계에서는 Al 조성이 불연속적으로 변화할 수 있으며, SIMS 데이터 등을 이용하여 각 층의 경계를 확인할 수도 있다.
예시적으로 제2 클래드층(127)의 Al 조성은 1% 내지 5%이고, 제2 도전형 반도체층(128)의 Al 조성은 0% 내지 4%이고, 제2 광가이드층(126)의 Al 조성은 0% 내지 2%일 수 있으나, Al 조성은 반드시 이에 한정하지 않는다.
제2 클래드층(127)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있으나 반드시 이에 한정하지 않는다.
제2 도전형 반도체층(128)은 제2 클래드층(127)상에 배치될 수 있다. 제2 도전형 반도체층(128)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 제2 도전형 반도체층(128)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다.
제2 도전형 반도체층(128)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 제2 도전형 반도체층(128)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
활성층(125)에서 생성된 광은 제1, 제2 광가이드층(123, 126)을 따라 제1방향(X방향)으로 진행할 수 있다. 반도체 구조물(120)은 제1 클래드층(122), 제1 광가이드층(123), 활성층(125), 제2 광가이드층(126), 제2 클래드층(127), 제2 도전형 반도체층(128)을 메사 식각하여 제2방향(Y방향)으로 상대적으로 얇게 제작한 광도파로를 포함할 수 있다.
반도체 구조물(120)은 소정 파장대의 광을 생성하는 발광영역(P1), 광을 선택적으로 투과 및 흡수하는 변조영역(P2), 및 발광영역(P1)과 변조영역(P2)을 구획하는 절연영역(P3)을 포함할 수 있다. 실시 예는 하나의 반도체 구조물(120)이 발광영역(P1)과 변조영역(P2)을 갖는 일체형 구조일 수 있다.
발광영역(P1)과 변조영역(P2)은 제1 도전형 반도체층(121), 제1 클래드층(122), 활성층(125)을 공유하는 반면, 제2 도전형 반도체층(128)은 절연영역(P3)에 의해 전기적으로 분리될 수 있다. 발광영역(P1)과 변조영역(P2)를 아이솔레이션 시키기 위해 제2 클래드층(127)도 전기적으로 분리될 수 있다.
절연영역(P3)은 발광영역(P1)과 변조영역(P2)을 독립적으로 제어할 수 있도록 저항이 높을 수 있다. 절연영역(P3)은 리세스를 형성하거나 이온을 주입하여 형성할 수 있다. 절연영역(P3)은 발광영역(P1)에 주입된 전류가 변조영역(P2)으로 누설되는 것을 방지할 수 있다.
제1전극(130)은 제1 도전형 반도체층(121)상에 배치되어 발광영역(P1)과 변조영역(P2)에 전원을 인가할 수 있다. 즉, 제1전극(130)은 공통전극 역할을 수행할 수 있다. 제1전극(130)의 면적은 특별히 제한하지 않는다.
제2-1전극(140)은 발광영역(P1)의 제2 도전형 반도체층(128a)(이하 제2-1 도전형 반도체층)상에 배치되어 발광영역(P1)에 전원을 인가할 수 있다. 발광영역(P1)의 활성층(125)은 제2-1전극(140)을 통해 전류가 주입되면 발광할 수 있다.
제2-2전극(150)은 변조영역(P2)의 제2 도전형 반도체층(128b)(이하 제2-2 도전형 반도체층)상에 배치되어 역바이어스를 인가할 수 있다. 변조영역(P2)은 역바이어스가 인가되면 광을 투과하고, 역바이어스가 인가되지 않는 경우에는 광을 흡수할 수 있다.
제2-2전극(150)은 변조영역(P2)의 제2-2 도전형 반도체층(128b)상에 배치되는 컨택부(151), 외부 전원과 연결되는 패드부(153), 및 컨택부(151)와 패드부(153)를 연결하는 연결부(152)를 포함할 수 있다. 이때, 연결부(152)는 컨택부(151)와 가까워질수록 제1방향 폭이 두꺼워질 수 있다.
도 3과 도 5를 참조하면, 반도체 구조물(120)과 복수 개의 전극(130, 140, 150) 사이에는 절연층(170)이 배치될 수 있다. 제1전극(130)은 절연층(170)의 제1관통홀(171)에 의해 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 제2-1전극(140)은 절연층(170)의 제2관통홀(172)에 의해 제2-1 도전형 반도체층(128a)과 전기적으로 연결될 수 있다. 제2-2전극(150)은 절연층(170)의 제3관통홀(173)에 의해 제2-2 도전형 반도체층(128b)과 전기적으로 연결될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 반도체 구조물을 보여주는 도면이고, 도 7은 광의 도파 과정을 보여주는 도면이다.
도 6 및 도 7을 참조하면, 활성층(125)의 우물층(125a)에서 출사된 광은 제1, 제2 클래드층(122, 127)에 의해 반사되면서 제1방향으로 도파될 수 있다. 이때, 광도파로(WG)의 전체 두께는 100nm 내지 500nm 또는 100nm 내지 300nm일 수 있다.
광도파로(WG)의 두께가 100nm보다 작은 경우 광도파로(WG)가 너무 얇아져 광이 제1방향으로 전파되기 어렵다. 또한, 광도파로(WG)의 두께가 500nm보다 커지는 경우 광도파로(WG)의 두께에 비해서 변조영역(P2)에서의 활성층(125) 두께가 너무 얇아져 광의 흡수량이 적어질 수 있다. 따라서, 소광비가 작아지는 문제가 있다.
광도파로(WG)의 두께가 100nm 내지 500nm인 경우 제1방향으로 빠르게 도파되고, 도파된 광이 대부분 변조영역(P2)에서 흡수될 수 있다.
일반적으로 레이저 다이오드의 경우 InP 클래드층은 도펀트의 도핑이 상대적으로 용이하므로 광가이드층에 도핑하지 않아도 캐리어 주입 효율이 우수하다. 따라서, 레이저 다이오드의 경우 광가이드층이 절연영역에서 충분한 저항을 가져 발광영역과 변조영역을 아이솔레이션(Isolation)시킬 수 있다.
이에 반해, 실시 예에 따른 클래드층은 Al을 포함하므로 도펀트를 도핑하여도 정공의 주입이 상대적으로 원활하지 않다. 따라서, 실시 예에서는 제2 광가이드층(126)에도 제2도펀트를 주입할 필요가 있다. 정공의 주입을 원활하게 하기 위해 제2도펀트는 1×1018/cm3보다 높게 도핑될 필요가 있다.
그러나, 제2 광가이드층(126)이 고농도로 도핑되는 경우 발광영역(P1)과 변조영역(P2) 사이의 절연영역(P3)에서 실질적으로 절연기능을 상실할 수 있다. 즉, 고농도로 도핑된 제2 광가이드층(126)을 통해 전류가 누설되어 크로스토크가 발생할 수 있다.
이러한 문제를 제거하기 위해서는 제2도펀트의 도핑량을 줄이거나, 절연영역에서 제2 광가이드층까지 제거하여 절연시키는 방안을 고려할 수 있다.
먼저, 제2도펀트를 1×1018/cm3보다 낮게 도핑하는 방법의 경우, 캐리어 주입 효율이 감소하여 광효율이 감소하는 문제가 있다.
또한, 제2 광가이드층(126)까지 제거하여 절연영역(P3)을 형성하는 경우 절연영역(P3)에서 광이 대부분 외부로 방출되거나, 광 산란이 커지거나, 광 손실이 발생하는 문제가 있다.
실시 예에서는 캐리어의 주입 효율을 향상시키면서도 발광영역(P1)과 변조영역(P2)을 충분히 절연시킬 수 있도록 제2 광가이드층(126)을 제어하는 것을 일 특징으로 한다.
발광영역(P1)과 변조영역(P2)을 절연시키기 위해 제2도펀트의 도핑농도는 1×1018/cm3보다 낮아질 필요가 있다. 그러나, 도핑농도가 1×1018/cm3보다 낮아지면 제2 광가이드층(126)에서 캐리어 주입 효율이 나빠질 수 있다. 이를 보상하기 위해 제2 광가이드층(126)의 두께가 얇게 제작할 수 있다. 즉, 도핑 농도를 낮추어 절연 효과를 높이는 한편 두께를 얇게하여 캐리어의 주입 효율을 상승시키는 것이다.
그 결과, 제2 광가이드층(126)의 두께는 제1 광가이드층(123)의 두께보다 얇아질 수 있다. 전술한 바와 같이 광도파로(WG)는 충분한 도파 및 광 흡수를 위해 100nm 내지 500nm의 두께를 가질 필요가 있다. 따라서, 캐리어 주입 효율을 위해 제2 광가이드층(126)의 두께를 얇게하는 경우, 전체 광도파로(WG) 두께를 유지하기 위해 제1 광가이드층(123)은 더 두꺼워질 수 있다. 그 결과, 활성층(125)에서 제2 도전형 반도체층(128)까지의 제1최단거리는 광도파로(WG)의 중심(121a)에서 제2 도전형 반도체층(128)까지의 제2최단거리보다 짧을 수 있다.
제2 광가이드층(126)의 두께와 제1 광가이드층(123)의 두께의 비는 1:9 내지 4:6일 수 있다. 두께비가 1:9보다 좁아지는 경우 활성층(125)이 광도파로(WG)의 중심(121a)보다 너무 높게 배치되어 변조영역(P2)에서 효과적으로 광을 흡수하기 어려울 수 있다. 광의 분포는 광도파로(WG)의 중심에서 가장 높기 때문이다. 이와 반대로, 두께비가 4:6보다 작아지는 경우 제1 광가이드층(123)의 두께가 두꺼워져 캐리어 주입 효율이 감소할 수 있다.
예시적으로 제2 광가이드층(126)의 두께는 10nm 내지 50nm일 수 있고, 제1 광가이드층(123)의 두께는 100nm 내지 300nm일 수 있다. 제2 광가이드층(126)의 두께가 30nm이고, 광도파로(WG)의 Y방향폭이 200nm이고, 절연영역(P3)의 X방향 폭이 150nm일 때, 절연영역(P3)에서 제2 광가이드층(126)의 저항은 1.25MΩ을 만족할 수 있다(GaN의 저항이 0.5Ωcm인 경우). 절연영역(P3)에서 1.25MΩ의 저항을 갖는 경우 발광영역(P1)과 변조영역(P2)을 아이솔레이션 시킬 수 있다.
초격자층(124)은 제1 광가이드층(123)과 활성층(125) 사이에 배치될 수 있다. 초격자층(124)은 초격자층(124)은 활성층(125)과 제1 도전형 반도체층(121) 사이의 격자 부정합을 완화하는 역할을 수행할 수 있다.
초격자층(124)은 제1격자층(미도시)과 제2격자층(미도시)을 포함할 수 있다. 제1격자층은 인듐을 포함할 수 있다. 그러나, 제1격자층은 격자 부정합을 완화하기 위해 제1격자층은 약 3% 내지 7%의 인듐을 포함할 수 있다.
전자 차단층(129)은 활성층(125)과 제2 광가이드층(126)사이에 배치될 수 있다. 전자 차단층(129)은 제1 도전형 반도체층(121)에서 공급된 전자가 제2 도전형 반도체층(128)으로 빠져나가는 흐름을 차단하여, 활성층(125) 내에서 전자와 정공이 재결합할 확률을 높일 수 있다. 전자 차단층(129)의 에너지 밴드갭은 활성층(125) 및/또는 제2 도전형 반도체층(128)의 에너지 밴드갭보다 클 수 있다.
전자 차단층(129)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 AlGaN, InGaN, InAlGaN 등에서 선택될 수 있으나 이에 한정하지 않는다.
광도파로(WG)의 일 측(S1)은 제1 광가이드층(123)과 초격자층(124)을 포함하는 영역일 수 있고, 광도파로(WG)의 타 측(S2)은 제2 광가이드층(126)과 전자 차단층(129)을 포함하는 영역일 수 있다. 이때, 활성층(125)은 광도파로(WG)의 중심(121a)을 기준으로 상부에 배치될 수 있다. 즉, 활성층(125)을 기준으로 광도파로(WG)의 일 측(S1)과 타 측(S2)은 비대칭일 수 있다.
도 8은 본 발명의 다른 실시 예에 따른 반도체 소자의 개념도이고, 도 9는 도 8의 일부 확대도이다.
도 8 및 도 9를 참조하면, 실시 예에 따른 반도체 소자는 절연영역(P3)상에는 제2 광가이드층(126)이 제거되고, 그 위에는 반사층(131)이 배치될 수 있다. 반사층(131)은 절연기능과 반사기능을 갖는 다양한 재료가 선택될 수 있다. 예시적으로 반사층(131)은 DBR(Distribute Bragg Reflector)을 포함할 수 있다.
반사층(131)의 굴절률은, 제1층과 제2층의 굴절률 차이가 클수록 상승할 수 있다. 따라서, 제1층과 제2층의 굴절률 차이가 클수록 반사층(131)을 이루는 층의 개수가 적더라도 반사율이 효과적으로 상승할 수 있다.
제1, 2층은 AxBy의 조성식을 가질 수 있다. 여기서, A는 Si, Ti, Al, Hf, Zr, Mg 중 선택된 어느 하나일 수 있고, B는 O, N, F 중 선택된 어느 하나일 수 있다. 또한, x는 1 내지 3 중 선택된 어느 하나일 수 있고, y는 1 내지 5 중 선택된 어느 하나일 수 있다.
제1, 2층의 각각의 두께는 λ/4n로 계산될 수 있다. 여기서, λ는 광 광도파로(WG)를 통과하는 광의 파장을 의미하고, n은 반사층(131)을 이루는 물질의 굴절률을 의미한다. 즉, 제1층 및 제2층 각각의 두께는 반도체 소자에 적용되는 파장 및 각 층이 이루는 물질의 굴절률에 따라 변경될 수 있다.
반사층(131)의 전체 두께는 50nm 내지 300nm일 수 있다. 반사층(131)의 두께가 50nm보다 작을 경우, 반사 성능이 저하되어 광 손실이 발생할 수 있다. 반사층(131)의 두께가 300nm 보다 클 경우, 반사 효율이 거의 상승하지 않으며, 공정 시간 및 공정 복잡성이 증가하여 공정의 효율성이 떨어질 수 있다.
실시 예에 따르면, 절연영역(P3)을 기준으로 제2 광가이드층(126)이 이격 배치되므로 제2 광가이드층(126)의 제2도펀트의 도핑 농도를 높게 하여도 발광영역과 변조영역 사이에 충분한 절연영역을 형성할 수 있다. 즉, 실시 예에서 제2 광가이드층(126)의 도핑 농도는 1×1018/cm3보다 클 수 있다. 또한, 제1방향으로 전파되는 광 중에서 절연영역(P3)으로 출사된 광은 반사층(131)에 의해 다시 도파로에 입사될 수 있다.
본 발명에 따른 반도체 소자는 100m 이하의 10Gbps 고속 광통신으로 예컨대 홈 네트워크, 자동차 등의 근거리 고속 광통신용으로 사용될 수 있다. 또한, 본 발명에 따른 반도체 소자는 발광 다이오드와 변조기를 일체로 제작하여 고온에서 신뢰성을 유지할 수 있다. 따라서, 별도의 온도 조절부재(TEC)를 생략할 수 있다. 또한, 반치폭을 줄여 전송 길이를 증가시키고 노이즈를 개선할 수 있다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (15)
- 기판;
상기 기판상에 배치되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층상에 배치되는 활성층을 포함하는 도파로; 및
상기 도파로 상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 도파로는 상기 제1 도전형 반도체층과 활성층 사이에 배치되는 제1 광가이드층, 및 상기 제2 도전형 반도체층과 활성층 사이에 배치되는 제2 광가이드층을 포함하고,
상기 제2 광가이드층은 상기 제1 광가이드층보다 얇은 반도체 소자.
- 제1항에 있어서,
상기 제2 광가이드층의 두께와 상기 제1 광가이드층의 두께의 비는 1:9 내지 4:6인 반도체 소자.
- 제1항에 있어서,
상기 제2 광가이드층은 제2도펀트를 포함하는 반도체 소자.
- 제3항에 있어서,
상기 제1 광가이드층은 제1도펀트를 포함하고,
상기 제2 광가이드층의 도핑농도는 상기 제1 광가이드층의 도핑농도보다 작은 반도체 소자.
- 제3항에 있어서,
상기 제2 광가이드층의 도핑농도는 1×1018/cm3보다 작은 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 반도체층과 상기 도파로 사이에 배치되는 제1 클래드층, 및
상기 제2 도전형 반도체층과 상기 도파로 사이에 배치되는 제2 클래드층을 포함하는 반도체 소자.
- 제6항에 있어서,
상기 제1 클래드층 및 제2 클래드층은 알루미늄을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 도파로는 제1 광가이드층과 상기 활성층 사이에 배치되는 초격자층을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 도파로는 제2 광 가이드층과 상기 활성층 사이에 배치되는 전자 차단층을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 활성층에서 상기 제2 도전형 반도체층까지의 제1거리는 상기 도파로의 중심에서 상기 제2 도전형 반도체층까지의 제2거리보다 짧은 반도체 소자.
- 제1항에 있어서,
상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극,
상기 제2 도전형 반도체층과 전기적으로 연결되는 제2-1전극, 및
상기 제2 도전형 반도체층과 전기적으로 연결되고 상기 제2-1전극과 이격 배치되는 제2-2전극을 포함하는 반도체 소자.
- 제11항에 있어서,
상기 활성층은 제1광을 방출하는 발광영역 및 상기 제1광을 흡수하는 변조영역을 포함하는 반도체 소자.
- 제12항에 있어서,
상기 변조영역은 상기 제2-2전극을 통해 역바이어스가 주입되면 상기 제1광을 통과시키는 반도체 소자.
- 케이스,
상기 케이스에 배치되는 반도체 소자,
상기 반도체 소자와 광파이버를 연결하는 광학적 인터페이스를 포함하고,
상기 반도체 소자는,
기판;
상기 기판상에 배치되는 제1 도전형 반도체층;
상기 제1 도전형 반도체층상에 배치되는 활성층을 포함하는 도파로; 및
상기 도파로 상에 배치되는 제2 도전형 반도체층을 포함하고,
상기 도파로는 상기 제1 도전형 반도체층과 활성층 사이에 배치되는 제1 광가이드층, 및 상기 제2 도전형 반도체층과 활성층 사이에 배치되는 제2 광가이드층을 포함하고,
상기 제2 광가이드층은 상기 제1 광가이드층보다 얇은 광 모듈.
- 제14항에 따른 제1 광모듈과 제2 광모듈; 및
상기 제1 광모듈과 제2 광모듈은 광학적으로 연결하는 광파이버를 포함하고,
상기 광파이버는 플라스틱 재질을 포함하는 광통신 시스템.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170008633A KR20180085221A (ko) | 2017-01-18 | 2017-01-18 | 반도체 소자 및 이를 포함하는 광 모듈 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170008633A KR20180085221A (ko) | 2017-01-18 | 2017-01-18 | 반도체 소자 및 이를 포함하는 광 모듈 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20180085221A true KR20180085221A (ko) | 2018-07-26 |
Family
ID=63047730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170008633A KR20180085221A (ko) | 2017-01-18 | 2017-01-18 | 반도체 소자 및 이를 포함하는 광 모듈 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20180085221A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021152143A1 (en) * | 2020-01-31 | 2021-08-05 | SMART Photonics Holding B.V. | Structure for a photonic integrated circuit |
-
2017
- 2017-01-18 KR KR1020170008633A patent/KR20180085221A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2021152143A1 (en) * | 2020-01-31 | 2021-08-05 | SMART Photonics Holding B.V. | Structure for a photonic integrated circuit |
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