KR20180028328A - 반도체 소자, 전계 흡수 변조기 및 광 통신 시스템 - Google Patents

반도체 소자, 전계 흡수 변조기 및 광 통신 시스템 Download PDF

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Abstract

실시 예는 반도체 소자, 전계 흡수 변조기 및 광 통신 시스템에 관한 것이다.
실시 예의 반도체 소자는 제1 도전형 반도체층과, 제1 도전형 반도체층 상의 제1 클래드층과, 제1 클래드층 상의 제1 웨이브가이드층과, 제1 웨이브가이드층 상에 배치되고, 자발분극을 포함하는 벤딩 구조의 밴드 갭의 질화물 반도체를 포함하는 활성층과, 활성층 상의 제2 웨이브가이드층과, 제2 웨이브가이드층 상의 제2 클래드층, 및 제2 클래드층 상의 제2 도전형 반도체층을 포함하고, 활성층의 굴절률은 제1 및 제2 클래드층의 굴절률보다 크고, 활성층의 밴드 갭과 제1 및 제2 클래드층의 밴드 갭은 0.5 eV이상일 수 있다. 따라서, 실시 예는 자발분극을 가져 벤딩된 벤드 갭의 질화물 반도체 발광부 및 광 변조부가 수평타입으로 배치되어 100m 이하의 근거리에서 10Gbps이상의 고속 동작을 구현함과 동시에 소광비를 향상시킬 수 있다.

Description

반도체 소자, 전계 흡수 변조기 및 광 통신 시스템{SEMICONDUCTOR DEVICE, ELECTRO-ABSORPTION MODULATOR, AND OPTICAL COMMUNICATION SYSTEM}
실시 예는 반도체 소자, 전계 흡수 변조기 및 이를 포함하는 광 통신 시스템에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 광을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 광을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
광 통신 수단을 사용하는 반도체 소자는 레이저 다이오드의 단파장을 이용한 전계 흡수 변조기(EAM)이 대표적이다. 그러나, 상기 레이저 다이오드는 제조가 어려울 뿐만 아니라, 협소한 빔 앵글에 의해 EAM과 레이저 다이오드의 얼라인이 어려운 문제가 있었다.
실시 예의 해결과제 중의 하나는, 소광비를 향상시킬 수 있는 전계 흡수 변조기 및 광 통신 시스템을 제공하고자 함이다.
또한, 실시 예의 해결과제 중의 하나는, 100m이하의 근거리에서 10Gbps이상의 고속 동작을 구현할 수 있는 전계 흡수 변조기 및 광 통신 시스템을 제공하고자 함이다.
또한, 실시 예의 해결과제 중의 하나는, 광 손실을 개선함과 동시에 얼라인 불량을 개선할 수 있는 전계 흡수 변조기 및 광 통신 시스템을 제공하고자 함이다.
또한, 실시 예의 해결과제 중의 하나는, 광 신호 왜곡을 개선할 수 있는 전계 흡수 변조기 및 광 통신 시스템을 제공하고자 함이다.
실시 예는 반도체 소자는 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상의 제1 클래드층; 상기 제1 클래드층 상의 제1 웨이브가이드층; 상기 제1 웨이브가이드층 상에 배치되고, 자발분극을 포함하는 벤딩 구조의 밴드 갭의 질화물 반도체를 포함하는 활성층; 상기 활성층 상의 제2 웨이브가이드층; 상기 제2 웨이브가이드층 상의 제2 클래드층; 및 상기 제2 클래드층 상의 제2 도전형 반도체층을 포함하고, 상기 활성층의 굴절률은 상기 제1 및 제2 클래드층의 굴절률보다 크고, 상기 활성층의 밴드 갭과 상기 제1 및 제2 클래드층의 밴드 갭은 0.5 eV이상일 수 있다.
따라서, 실시 예는 자발분극을 가져 벤딩된 벤드 갭의 질화물 반도체 발광부 및 광 변조부가 수평타입으로 배치되어 100m 이하의 근거리에서 10Gbps이상의 고속 동작을 구현함과 동시에 소광비를 향상시킬 수 있다.
실시 예는 수평 타입의 질화물계 반도체 소자를 이용하여 소광비를 향상시킬 수 있다.
또한, 실시 예는 제조 방법 및 제조 비용이 저렴한 질화물계 반도체를 이용하여 100m 이내의 근거리에서 10Gbps 이상의 고속 동작을 구현할 수 있다.
또한, 실시 예는 수평타입의 질화물계 발광부와 질화물계 광 변조기를 기판 상에서 집적화하고, 서로 배치된 수평방향으로 광이 진행되도록 함으로써, 광 손실을 개선하고, 얼라인 불량을 방지할 수 있다.
도 1은 실시 예에 따른 반도체 소자를 도시한 사시도이다.
도 2는 도 1의 반도체 소자를 도시한 평면도이다.
도 3은 도 1의 A-A를 절단한 실시 예의 반도체 소자를 도시한 단면도이다.
도 4는 실시 예의 반도체 소자의 활성층 밴드 구조를 나타낸 도면이다.
도 5는 실시 예의 반도체 소자의 활성층, 제1 및 제2 클래드층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 6은 실시 예의 제1 클래드층을 도시한 도면이다.
도 7은 다른 실시 예의 제1 클래드층을 도시한 도면이다.
도 8은 실시 예의 제2 클래드층을 도시한 도면이다.
도 9는 다른 실시 예의 제2 클래드층을 도시한 도면이다.
도 10은 실시 예에 따른 전계 흡수 변조기를 도시한 사시도이다.
도 11은 도 10의 전계 흡수 변조기를 도시한 평면도이다.
도 12는 도 10의 B-B를 절단한 실시 예의 전계 흡수 변조기를 도시한 단면도이다.
도 13은 실시 예에 따른 광 통신 시스템의 구성을 도시한 도면이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광소자, 광 변조기 등 각종 전자 소자 포함할 수 있으며, 발광소자, 수광소자, 광 변조기는 모두 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
본 실시 예에 따른 반도체 소자는 발광소자 및 광 변조기일 수 있다.
상기 광 변조기는 전계 흡수 변조기(EAM: Electro-Absorption Modulator)일 수 있다.
상기 전계 흡수 변조기(EAM)는 입사 광을 반도체 구조의 전계에 따라 흡수 차이 또는, 흡수 및 투과에 의해 출력단에서 방출되는 광 신호를 변조할 수 있다.
도 1은 제1 실시 예에 따른 반도체 소자를 도시한 사시도이고, 도 2는 도 1의 반도체 소자를 도시한 평면도이고, 도 3은 도 1의 A-A를 절단한 제1 실시 예의 반도체 소자를 도시한 단면도이고, 도 4는 실시 예의 반도체 소자의 활성층 밴드 구조를 나타낸 도면이고, 도 5는 실시 예의 반도체 소자의 활성층, 제1 및 제2 클래드층의 에너지 밴드 다이어그램을 나타낸 도면이다.
도 1 내지 도 5에 도시된 제1 실시 예에 따른 반도체 소자(100)는 발광소자 또는 전계 흡수 변조기(EAM)일 수 있다. 실시 예의 해결과제 중의 하나는 100m이하에서 10Gbps의 고속 동작을 구현할 수 있다. 이를 위해 실시 예는 일측 방향으로 광이 진행되는 수평타입 반도체 소자(100)가 배치될 수 있다.
예컨대 발광소자는 발광층에서 발광된 광이 발광층의 상부, 하부 및 단축 측부와의 굴절률 차이로 인해 장축과 대응되는 일측방향으로 발광된 광이 진행할 수 있다. 즉, 발광소자는 일측 방향으로 광이 발광될 수 있다. 전계 흡수 변조기(EAM)는 상기 발광소자와 같이 일측방향으로 입사된 광을 일측방향으로 흡수 또는 투과할 수 있고, 출력단으로 방출되는 광 신호를 변조할 수 있다.
제1 실시 예의 반도체 소자(100)는 전계 흡수 변조기(EAM)를 일 예로 설명하도록 한다. 상기 반도체 소자(100)는 외부로부터 입사되는 광을 전계에 따른 흡수 차이를 이용하여 변조할 수 있다. 실시 예의 해결과제 중의 하나는, 100m 이하의 근거리에서 10Gbps 이상의 고속 동작을 구현할 수 있다. 이를 위해 실시 예는 일측으로 입사된 광이 타측으로 진행하는 수평타입 광 변조 구조층(20)을 포함할 수 있다. 상기 광 변조 구조층(120)은 제1 도전형 반도체층(121), 제1 클래드층(141), 제1 웨이브가이드층(131), 활성층(123), EBL(142), 제2 웨이브가이드층(133), 제2 클래드층(143) 및 제2 도전형 반도체층(125)을 포함할 수 있다.
<활성층>
실시 예의 해결과제 중의 하나는, 소광비(Extinction ratio)를 증가시킬 수 있다. 여기서, 소광비는 활성층(123)의 길이 및 주기에 비례하게 증가될 수 있다. 실시 예의 광 변조 구조층(120)은 수평타입일 수 있다. 여기서, 상기 활성층(123)의 길이는 광이 진행하는 방향과 대응될 수 있다. 실시 예의 상기 광 변조 구조층(120)의 활성층(123)은 광이 진행하는 제1 방향(X)으로 장축을 갖는 수평구조로써, 소광비를 증가시킬 수 있다.
실시 예의 해결과제 중의 하나는, 100m 이하의 근거리에서 10Gbps 이상의 고속 동작을 구현할 수 있다. 이를 위해 제1 실시 예에 따른 반도체 소자(100)는 광 변조 구조층(120)의 커패시턴스 값을 제어해야 한다.
여기서, 상기 커패시턴스는 아래 수학식 1에 의해 결정될 수 있다. 즉, 커패시턴스는 활성층(123)의 면적(W x L)에 비례할 수 있다.
Figure pat00001
C는 광 변조 구조층(120)의 커패시턴스이고, d는 활성층의 두께이고, ε0 는 진공상태의 유전율이고, κ는 유전계수이고, A는 활성층의 면적이다. 여기서, d는 제1 및 제2 클래드층(141, 143) 사이의 간격으로 정의될 수 있다.
제1 실시 예의 제1 및 제2 클래드층 사이의 간격(d)은 50㎚ 내지 500㎚일 수 있다.
상기 커패시턴스(C)는 10Gbps 구동을 위해 0.7㎊ 이하이고, 이를 위해 상기 활성층(123)의 면적(W x L)은 다음과 같이 정의될 수 있다.
상기 활성층(123)은 광이 입사되고 투사되는 입력단 및 출력단의 너비(W)가 20 ㎛이하일 수 있다. 여기서, 상기 입력단은 상기 활성층(123)의 일측일 수 있고, 상기 출력단은 상기 활성층(123)의 타측일 수 있다. 상기 너비(W)는 5㎛ 내지 20㎛일 수 있다. 상기 활성층(123)의 너비(W)가 5㎛ 미만일 경우, 광이 입사되는 입력단의 광 입사효율이 저하될 수 있다. 상기 활성층(123)의 너비(W)가 20㎛를 초과하는 경우, 활성층의 면적이 증가할 수록 커패시턴스(C)이 커지므로 고속 동작이 어려울 수 있다.
상기 활성층(123)은 제1 방향(X)과 대응되는 길이(L)가 제1 및 제2 클래드층(141, 143) 사이의 간격(d)에 따라 변경될 수 있다. 예컨대 제1 및 제2 클래드층(141, 143) 사이의 간격(d)이 50㎚일 경우, 상기 활성층(123)의 길이(L)는 커패시턴스(C)를 0.7㎊ 이하로 구현하기 위해 25㎛ 내지 100㎛일 수 있다. 구체적으로 상기 커패시턴스(C)를 0.7㎊ 이하로 구현하기 위해 활성층(123)의 면적은 500㎛2 이하를 만족할 수 있다. 즉, 상기 활성층(123)의 너비(W)가 5㎛ 내지 20㎛일 경우, 상기 활성층(123)의 길이(L)는 25㎛ 내지 100㎛일 수 있다.
상기 활성층(123)의 길이(L)는 제1 및 제2 클래드층(141, 143) 사이의 간격(d)이 500㎚일 경우, 커패시턴스(C)를 0.7㎊ 이하로 구현하기 위해 250㎛ 내지 1000㎛일 수 있다. 구체적으로 상기 커패시턴스(C)를 0.7㎊ 이하로 구현하기 위해 활성층(123)의 면적은 5000㎛2이하를 만족할 수 있다. 즉, 상기 활성층(123)의 너비(W)가 5㎛ 내지 20㎛일 경우, 상기 활성층(123)의 길이(L)는 250㎛ 내지 1000㎛일 수 있다.
상기 활성층(123)은 광 변조 구조층(120)의 장축과 대응되는 제1 방향(X)으로 상기 제1 도전형 반도체층(121) 상에 배치될 수 있다. 상기 활성층(123)은 광 변조 구조층(120)의 단축과 대응되는 Y방향으로 제1 도전형 반도체층(121)보다 좁은 너비(W)를 포함할 수 있다. 상기 활성층(123)의 탑뷰는 바 타입일 수 있고, 제1 방향(X)은 상기 활성층(123)의 탑뷰의 길이방향과 대응될 수 있다.
상기 활성층(123)은 제1 도전형 반도체층(121)을 통해서 주입되는 전자(또는 정공)와 제2 도전형 반도체층(125)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(123)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 광을 흡수 또는 투과시킬 수 있다. 광을 흡수하는 경우, 출력단에서 출력되는 광의 세기가 검출단에서 검출되기에 약할 수 있고 광을 투과하는 경우 출력단에서 출력되는 광의 세기가 검출단에서 검출되기에 충분할 수 있다. 따라서, 활성층(123)은 활성층(123)으로 입력되는 광신호가 출력단에서 변조될 수 있도록 광을 흡수 또는 투과하는 역할을 할 수 있다.
상기 활성층(123)은 자발분극을 가져 밴드 갭이 벤딩된 물질 일 수 있다. 예컨대 상기 활성층(123)은 질화물계 반도체로 구현될 수 있다. 상기 활성층(123)은 예로서 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 활성층(123)이 다중 우물 구조로 구현된 경우, 상기 활성층(123)은 교대로 배치된 복수의 우물층(123W)과 복수의 장벽층(123B)을 포함할 수 있으나 이에 한정되는 것은 아니다. 상기 활성층(123)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 활성층(123)은 InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN의 페어 중 적어도 하나를 포함할 수 있다.
도 4를 참조하면, 제1 실시 예의 반도체 소자(100)는 전계가 없을 경우, 도 4(a)와 같은 벤딩된 밴드 구조(Eg)를 갖고, 역방향 전압이 제공되면, 도 4(b)와 같은 밴드 구조(Eg.R)를 가질 수 있다. 즉, 제1 실시 예의 반도체 소자(100)는 자발분극을 가져 밴드 갭이 벤딩되는 질화물계 반도체를 포함하는 활성층(123)에 의해 도 4(b)와 같이 역방향 전압이 걸린 경우, 활성층(123)의 제1 방향(X)으로 광이 투과될 수 있다. 또한, 제1 실시 예의 반도체 소자(100)는 도 4(a)와 같이 전계가 없는 경우, 활성층(123)에서 광을 흡수할 수 있다.
<제1 및 제2 도전형 반도체층>
제1 도전형 반도체층(121)은 기판(110)상에 배치될 수 있다. 여기서, 상기 기판(110)은 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예컨대 상기 기판(110)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, 및 Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(121)은 질화물계 반도체일 수 있다. 예컨대 상기 제1 도전형 반도체층(121)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제1 도전형 반도체층(121)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 도전형 반도체층(121)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 상기 제1 도전형 반도체층(121)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
상기 제2 도전형 반도체층(125)은 상기 활성층(123) 상에 배치될 수 있다. 상기 제2 도전형 반도체층(125)은 상기 활성층(123)과 대응되는 면적을 포함할 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전형 반도체층(125)은 3족-5족 또는 2족-6족의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제2 도전형 반도체층(125)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 도전형 반도체층(125)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 상기 제2 도전형 반도체층(125)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
<제1 및 제2 웨이브가이드층>
제1 웨이브가이드층(131)은 제1 클래드층(141)과 활성층(123) 사이에 배치될 수 있다. 상기 제1 웨이브가이드층(131)은 상기 활성층(123)내에서 빛을 가두는 효율을 향상시키는 기능을 포함할 수 있다. 예컨대 상기 제1 웨이브가이드층(131)은 상기 활성층(123)의 첫번째 베리어(123FB)로부터 연장될 수 있고, 첫번째 베리어(123FB)의 밴드 갭과 같은 밴드 갭을 포함할 수 있다. 상기 제1 웨이브가이드층(131)은 상기 활성층(123)의 파장에 따라 두께가 변경될 수 있고, 제1 클래드층(141)으로 손실되는 광을 제1 방향(X)으로 가이드할 수 있다. 상기 제1 웨이브가이드층(131)은 질화물계 반도체일 수 있다. 상기 제1 웨이브가이드층(131)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 실시 예의 상기 제1 웨이브가이드층(131)은 GaN일 수 있고, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
상기 제1 웨이브가이드층(131)은 InmGa1 -mN (0≤m≤0.02)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 웨이브가이드층(131)의 In조성이 2%를 초과하는 경우, 결정성이 저하될 수 있다.
상기 제1 웨이브가이드층(131)의 두께는 30㎚ 내지 200㎚일 수 있다. 상기 제1 웨이브가이드층(131)의 두께가 30㎚ 미만일 경우, 활성층(123) 내에 광을 가두는 효율이 저하될 수 있고, 제1 및 제2 클래드층(141, 143) 사이의 간격이 작아지므로 광 변조 구조층(120)의 커패시턴스가 증가할 수 있다. 상기 제1 웨이브가이드층(131)의 두께가 200㎚ 초과일 경우, 제1 및 제2 클래드층(141, 143) 사이의 간격이 커지므로 동작전압이 증가하는 문제가 있다.
상기 제1 웨이브가이드층(131)은 제1 클래드층(141)보다 낮은 도핑농도를 포함할 수 있다. 예컨대 상기 제1 웨이브가이드층(131)의 도핑농도는 1E17 내지 5E17일 수 있다. 상기 제1 웨이브가이드층(131)의 도핑농도가 1E17 미만일 경우, 저항이 증가하므로 동작전압이 상승할 수 있고, 상기 제1 웨이브가이드층(131)의 도핑농도가 5E17 초과일 경우, 결정성이 저하될 수 있다.
제2 웨이브가이드층(133)은 제2 클래드층(143)과 활성층(123) 사이에 배치될 수 있다. 상기 제2 웨이브가이드층(133)은 상기 활성층(123)내에서 광을 가두는 효율을 향상시키는 기능을 포함할 수 있다. 예컨대 상기 제2 웨이브가이드층(133)은 상기 활성층(123)의 라스트 베리어로부터 연장될 수 있고, 상기 라스트 베리어의 밴드 갭과 같은 밴드 갭을 포함할 수 있다. 상기 제1 웨이브가이드층(133)은 상기 활성층(123)의 파장에 따라 두께가 변경되어 제1 클래드층(143)으로 손실되는 광을 제1 방향(X)으로 가이드할 수 있다. 상기 제2 웨이브가이드층(133)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN 중에서 적어도 하나를 포함할 수 있다. 실시 예의 상기 제2 웨이브가이드층(133)은 GaN일 수 있고, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
상기 제2 웨이브가이드층(133)은 InnGa1 - nN (0≤n≤0.02)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 웨이브가이드층(133)의 In조성이 2%를 초과하는 경우, 결정성이 저하될 수 있다.
상기 제2 웨이브가이드층(133)의 두께는 30㎚ 내지 200㎚일 수 있다. 상기 제2 웨이브가이드층(133)의 두께가 30㎚ 미만일 경우, 활성층(123) 내에 광을 가두는 효율이 저하될 수 있고, 제1 및 제2 클래드층(141, 143) 사이의 간격이 작아지므로 광 변조 구조층(120)의 커패시턴스가 증가할 수 있다. 상기 제2 웨이브가이드층(133)의 두께가 200㎚ 초과일 경우, 제1 및 제2 클래드층(141, 143) 사이의 간격이 커지므로 동작전압이 증가하는 문제가 있다.
상기 제2 웨이브가이드층(133)은 제2 클래드층(143)보다 낮은 도핑농도를 포함할 수 있다. 예컨대 상기 제2 웨이브가이드층(133)의 도핑농도는 1E17 내지 5E17일 수 있다. 상기 제2 웨이브가이드층(133)의 도핑농도가 1E17 미만일 경우, 저항이 증가하므로 동작전압이 상승할 수 있고, 상기 제2 웨이브가이드층(133)의 도핑농도가 5E17 초과일 경우, 결정성이 저하될 수 있다.
<제1 및 제2 클래드층>
상기 제1 및 제2 클래드층(141, 143)은 활성층(123) 내에서 제1 방향(X)으로 광이 이동되도록 광을 활성층(123) 내에 가두는 기능을 포함할 수 있다. 이를 위해 상기 제1 및 제2 클래드층(141, 143)은 상기 활성층(123)을 사이에 두고 배치될 수 있고, 상기 활성층(123)과 상이한 굴절률 및 밴드 갭을 포함할 수 있다. 제1 실시 예의 제1 및 제2 클래드층(141, 143)은 Al 조성을 포함하여 상기 활성층(123)의 밴드 갭보다 높은 밴드 갭을 포함할 수 있다. 예컨대 상기 제1 및 제2 클래드층(141, 143)의 밴드 갭은 상기 활성층(123)의 밴드 갭과 0.5 eV 내지 1.0 eV의 차이를 가질 수 있다.
상기 제1 클래드층(141)은 기판(110)과 제1 웨이브가이드층(131) 사이에 배치될 수 있다. 상기 제1 클래드층(141)은 상기 활성층(123)보다 낮은 굴절률을 포함할 수 있다. 상기 제1 클래드층(141)은 상기 활성층(123)의 밴드 갭보다 큰 밴드 갭을 포함할 수 있다. 상기 제1 클래드층(141)은 질화물계 반도체일 수 있다. 상기 제1 클래드층(141)은 Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층일 수 있다.
도 6 및 도 7을 참조하면, 실시 예의 상기 제1 클래드층(141)의 두께(d1)는 0.8㎛ 이상일 수 있다. 예컨대 상기 제1 클래드층(141)의 두께(d1)는 0.8㎛ 내지 1.6㎛일 수 있다. 상기 제1 클래드층(141)의 두께가 0.8㎛ 미만일 경우, 활성층(123) 내에 광을 가두는 가이드 기능이 저하될 수 있다. 상기 제1 클래드층(141)의 두께가 1.6㎛ 초과일 경우, 제1 및 제2 클래드층(141, 143) 사이의 간격이 커지므로 동작전압이 증가하는 문제가 있다.
상기 제1 클래드층(141)의 조성은 활성층(123)의 파장에 따라 변할 수 있다. 실시 예의 활성층(123)의 파장은 420㎚ 내지 560㎚일 수 있다.
예컨대 상기 활성층(123)이 420㎚ 내지 480㎚의 청색 파장일 경우, 상기 제1 클래드층(141)은 AlpGa1 - pN (0.05≤p≤0.08)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 클래드층(141)의 Al 조성이 5% 미만일 경우, 활성층(123)과의 밴드 갭 차이가 작아지므로 광을 가이드하는 기능이 저하될 수 있다. 상기 제1 클래드층(141)의 Al 조성이 8% 초과일 경우, 결정성이 저하될 수 있다.
상기 제1 클래드층(141)은 도 6을 참조하면, 복수의 페어로 교번된 n-GaN(141a) 및 u-AlGaN(141b)를 포함할 수 있다. 예컨대, 2.5㎚ 두께의 n-GaN(141a) 및 2.5㎚ 두께의 u- Al0.16Ga1-0.16N(141b)이 160페어 이상 교번될 수 있다.
또한, 상기 제1 클래드층(141)은 도 7을 참조하면, 상기 제1 클래드층(141)은 벌크 타입으로 0.8㎛ 두께의 Al0.8Ga1-0.8N을 포함할 수 있다.
상기 활성층(123)이 480㎚ 내지 560㎚의 녹색 파장일 경우, 상기 제1 클래드층(141)은 AlpGa1 - pN (0.01≤p≤0.04)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1 클래드층(141)의 Al 조성이 1% 미만일 경우, 활성층(123)과의 밴드 갭 차이가 작아지므로 광을 가이드하는 기능이 저하될 수 있다. 상기 제1 클래드층(141)의 Al 조성이 4% 초과일 경우, 결정성이 저하될 수 있다.
상기 제1 클래드층(141)은 도 6을 참조하면, 복수의 페어로 교번된 n-GaN(141a) 및 u-AlGaN(141b)를 포함할 수 있다. 예컨대, 2.5㎚ 두께의 n-GaN(141a) 및 2.5㎚ 두께의 u- Al0.8Ga1-0.8N(141b)이 160페어 이상 교번될 수 있다.
또한, 상기 제1 클래드층(141)은 도 7을 참조하면, 상기 제1 클래드층(141)은 벌크 타입으로 0.8㎛ 두께의 Al0.4Ga1-0.4N을 포함할 수 있다.
상기 제1 클래드층(141)은 제1 웨이브가이드층(131)보다 높은 도핑농도를 포함할 수 있다. 예컨대 상기 제1 클래드층(141)의 도핑농도는 1E19 내지 5E19일 수 있다. 상기 제1 클래드층(141)의 도핑농도가 1E19 미만일 경우, 저항이 증가하므로 동작전압이 상승할 수 있고, 상기 제1 클래드층(141)의 도핑농도가 5E19 초과일 경우, 결정성이 저하될 수 있다.
상기 제2 클래드층(143)은 제2 웨이브가이드층(133)과 제2 도전형 반도체층(125) 사이에 배치될 수 있다. 상기 제2 클래드층(143)은 상기 활성층(123)보다 낮은 굴절률을 포함할 수 있다. 상기 제2 클래드층(143)은 상기 활성층(123)의 밴드 갭보다 큰 밴드 갭을 포함할 수 있다. 상기 제2 클래드층(143)은 질화물계 반도체일 수 있다. 상기 제2 클래드층(143)은 AlpGa1 - pN (0<p<1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 클래드층(143)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑된 p형 반도체층일 수 있다.
도 8 및 도 9를 참조하면, 실시 예의 상기 제2 클래드층(143)의 두께(d2)는 0.4㎛ 이상일 수 있다. 예컨대 상기 제2 클래드층(143)의 두께(d2)는 0.4㎛ 내지 0.8㎛일 수 있다. 상기 제2 클래드층(143)의 두께(d2)가 0.4㎛ 미만일 경우, 활성층(123) 내에 광을 가두는 가이드 기능이 저하될 수 있다. 상기 제2 클래드층(143)의 두께(d2)가 0.8㎛ 초과일 경우, 제1 및 제2 클래드층(141, 143) 사이의 간격이 커지므로 동작전압이 증가하는 문제가 있다.
상기 제2 클래드층(143)의 조성은 활성층(123)의 파장에 따라 변할 수 있다. 실시 예의 활성층(123)의 파장은 420㎚ 내지 560㎚일 수 있다.
예컨대 상기 활성층(123)이 420㎚ 내지 480㎚의 청색 파장일 경우, 상기 제2 클래드층(143)은 AlqGa1 - qN (0.05≤q≤0.08)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 클래드층(143)의 Al 조성이 5% 미만일 경우, 활성층(123)과의 밴드 갭 차이가 작아지므로 광을 가이드하는 기능이 저하될 수 있다. 상기 제2 클래드층(143)의 Al 조성이 8% 초과일 경우, 결정성이 저하될 수 있다.
상기 제2 클래드층(143)은 도 8을 참조하면, 복수의 페어로 교번된 p-GaN(143a) 및 u-AlGaN(143b)를 포함할 수 있다. 예컨대, 2.5㎚ 두께의 p-GaN(143a) 및 2.5㎚ 두께의 u- Al0.16Ga1-0.16N(143b)이 80페어 이상 교번될 수 있다.
또한, 상기 제2 클래드층(143)은 도 9를 참조하면, 상기 제2 클래드층(143)은 벌크 타입으로 0.4㎛ 두께의 Al0.8Ga1-0.8N을 포함할 수 있다.
상기 활성층(123)이 480㎚ 내지 560㎚의 녹색 파장일 경우, 상기 제2 클래드층(143)은 AlpGa1 - pN (0.01≤p≤0.04)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2 클래드층(143)의 Al 조성이 1% 미만일 경우, 활성층(123)과의 밴드 갭 차이가 작아지므로 광을 가이드하는 기능이 저하될 수 있다. 상기 제2 클래드층(143)의 Al 조성이 4% 초과일 경우, 결정성이 저하될 수 있다.
상기 제2 클래드층(143)은 도 8을 참조하면, 복수의 페어로 교번된 p-GaN(143a) 및 u-AlGaN(143b)를 포함할 수 있다. 예컨대, 2.5㎚ 두께의 p-GaN(143a) 및 2.5㎚ 두께의 u- Al0.8Ga1-0.8N(143b)이 80페어 이상 교번될 수 있다.
또한, 상기 제2 클래드층(143)은 도 9를 참조하면, 상기 제2 클래드층(143)은 벌크 타입으로 0.4㎛ 두께의 Al0.4Ga1-0.4N을 포함할 수 있다.
상기 제2 클래드층(143)은 제2 웨이브가이드층(133)보다 높은 도핑농도를 포함할 수 있다. 예컨대 상기 제2 클래드층(143)의 도핑농도는 1E19 내지 5E19일 수 있다. 상기 제2 클래드층(143)의 도핑농도가 1E19 미만일 경우, 저항이 증가하므로 동작전압이 상승할 수 있고, 상기 제2 클래드층(143)의 도핑농도가 5E19 초과일 경우, 결정성이 저하될 수 있다.
<전자 차단층(EBL)>
전자 차단층(EBL, 142)은 상기 활성층(123)과 제2 웨이브가이드층(133) 사이에 배치될 수 있으나, 이에 한정되는 것은 아니다. 예컨대 상기 전자 차단층(142)은 상기 제2 웨이브가이드층(133) 상에 배치될 수 도 있다. 상기 전자 차단층(142)은 상기 활성층(123)의 밴드 갭보다 큰 밴드 갭을 포함할 수 있다. 또한, 상기 전자 차단층(142)의 밴드 갭은 상기 제2 클래드층(143)의 밴드 갭 보다 클 수 있다. 이를 위해 상기 전자 차단층(142)은 Al조성을 포함할 수 있고, 100㎚이하의 두께를 포함할 수 있다. 상기 전자 차단층(142)은 활성층(123)으로부터의 전자를 차단하고, 제2 도전형 반도체층(125)으로부터의 정공을 활성층(123) 내에서 가두어 상기 활성층(123) 내의 캐리어 주입을 증가시킬 수 있다.
<반사층, 제1 및 제2 전극>
반사층(160)은 광 변조 구조층(120) 상에 배치될 수 있다. 상기 반사층(160)은 광 변조 구조층(120)의 제1 도전형 반도체층(121)의 상면 일부와 상기 제2 도전형 반도체층(125)의 상부를 노출시킬 수 있다. 상기 반사층(160)은 제1 방향(X)과 대응되는 활성층(123)의 측부를 덮을 수 있다. 상기 반사층(160)은 활성층(160)의 입력단 및 출력단과 대응되는 활성층(123)의 일측 및 타측을 노출시킬 수 있다.
상기 반사층(160)은 제1 및 제2 클래드층(141, 143)으로부터 활성층(123) 내부로 가이드된 광 중에 제2 방향(Y)으로 진행하는 광을 반사시킬 수 있다. 따라서 반사층(160)은 광 변조 구조층(120)을 보호하고, 광 손실을 개선할 수 있다. 여기서, 상기 제2 방향(Y)은 제1 방향(X) 및 광 변조 구조층(120)의 성장 방향과 대응되는 제3 방향(Z)과 직교하고, 광 변조 구조층(120)의 단축방향과 대응될 수 있다.
상기 반사층(160)은 금속층 및 절연층을 포함할 수 있다. 예컨대 상기 금속층은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 그 조합으로 구성된 그룹으로부터 선택된 물질로 이루어진 적어도 하나의 금속층을 포함할 수 있다. 상기 절연층은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 절연물질을 포함할 수 있다.
한편, 상기 반사층(160)은 서로 다른 굴절률을 갖는 제1 및 제2 층이 1회 이상 교대로 적층된 DBR(Distribute Bragg Reflector)일 수 있다.
상기 반사층(160)은 예컨대 상대적으로 제2 층보다 저 굴절률을 갖는 SiO2, MgF2 중 적어도 하나를 포함하는 제1 층, 및 제1 층보다 고 굴절률을 갖는 TiO2, Si3N4, ZrO2, TaBO3 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 전극(151)은 상기 반사층(160)으로부터 노출된 상기 제1 도전형 반도체층(121) 상에 배치될 수 있다. 상기 제1 전극(151)은 상기 제1 도전형 반도체층(121)과 전기적으로 연결될 수 있다. 상기 제1 전극(151)은 제1 방향(X)으로 배치될 수 있고, 탑뷰가 바 타입일 수 있으나, 이에 한정되는 것은 아니다.
상기 제2 전극(153)은 상기 반사층(160)으로부터 노출된 상기 제2 도전형 반도체층(125) 상에 배치될 수 있다. 상기 제2 전극(153)은 상기 제2 도전형 반도체층(125)과 전기적으로 연결될 수 있다. 상기 제2 전극(153)은 제1 방향(X)으로 배치될 수 있고, 탑뷰가 바 타입일 수 있으나, 이에 한정되는 것은 아니다.
제1 실시 예의 반도체 소자(100)는 질화물계 반도체를 포함하고, 광이 진행하는 방향과 대응되는 수평타입으로 소광비를 향상시키고, 100m이하의 근거리에서 10Gbps이상의 고속 동작을 구현할 수 있다.
도 10은 실시 예에 따른 전계 흡수 변조기를 도시한 사시도이다.
도 11은 도 10의 전계 흡수 변조기를 도시한 평면도이다.
도 12는 도 10의 B-B를 절단한 실시 예의 전계 흡수 변조기를 도시한 단면도이다.
도 10 내지 도 12에 도시된 바와 같이, 실시 예의 전계 흡수 변조기는 발광부(EP) 및 광 변조부(AP)를 포함할 수 있다. 상기 발광부(EP) 및 광 변조부(AP)의 구성들은 도 1 내지 도 9의 실시 예의 기술적 특징을 채용할 수 있다.
실시 예의 해결과제 중의 하나는, 질화물계 반도체의 발광부(EP) 및 광 변조부(AP)가 기판(110) 상에 집적되어 광 손실을 개선할 수 있고, 얼라인 불량을 개선할 수 있다. 이를 위해 실시 예의 전계 흡수 변조기는 단일 기판(110) 의 일면 상에 발광부(EP) 및 광 변조부(AP)가 배치될 수 있다. 상기 발광부(EP) 및 광 변조부(AP)는 절연층(190)에 의해 광이 진행하는 제1 방향(X)으로 서로 분리될 수 있다. 상기 발광부(EP) 및 광 변조부(AP)는 개별 구동될 수 있다. 예컨대, 상기 발광부(EP)는 광을 발광하기 위해 일정한 직류구동될 수 있고, 광 변조부(AP)는 광을 변조하기 위해 교류구동될 수 있다.
실시 예의 전계 흡수 변조기는 발광부(EP) 및 광 변조부(AP)가 수평타입으로 나란하게 배치되고, 동시에 제조될 수 있다. 즉, 실시 예의 전계 흡수 변조기는 발광부(EP)의 광 출사부 및 광 변조부(AP)의 입력단은 제1 방향(X)과 대응되는 수평방향으로 서로 마주보도록 얼라인될 수 있다. 따라서, 실시 예는 발광부(EP) 및 광 변조부(AP)의 얼라인 불량을 근본적으로 방지할 수 있다.
<발광부>
상기 발광부(EP)는 발광구조층(170), 제3 및 제4 전극(152, 154)을 포함할 수 있다.
상기 발광구조층(170)은 기판(110)의 타면상에 제1 반도체층(171), 상기 제1 반도체층(171) 상에 발광층(173), 상기 발광층(173) 상에 제2 반도체층(175)을 포함할 수 있다. 상기 발광구조층(170)은 상기 광 변조부(AP)의 광 변조 구조층(120)의 기술적 특징을 채용할 수 있다. 또한, 상기 제3 및 제4 전극(152, 154)은 상기 광 변조부(AP)의 제1 및 제2 전극(151, 153)의 기술적 특징을 채용할 수 있다.
<절연층>
상기 절연층(190)은 상기 발광부(EP)와 광 변조부(AP) 사이에 배치될 수 있다. 상기 발광부(EP)와 광 변조부(AP)는 기판(110)상에서 동시에 성장되고, 아이솔레이션 영역에 의해 제1 방향(X)으로 서로 분리될 수 있다. 상기 절연층(190)은 상기 아이솔레이션 영역에 배치될 수 있다. 상기 절연층(190)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다.
도 13은 실시 예에 따른 광 통신 시스템의 구성을 도시한 도면이다.
도 13에 도시된 바와 같이, 실시 예에 따른 광 통신 시스템(10)은 전계 흡수 변조기(100), 렌즈 모듈(13) 및 출력 도파로(15)를 포함할 수 있다.
상기 전계 흡수 변조기(100)는 도 5 내지 도 10의 제2 실시 예 또는 제3 실시 예에 따른 전계 흡수 변조기의 기술적 특징을 포함할 수 있다.
상기 렌즈 모듈(13)은 전계 흡수 변조기(100)와 상기 출력 도파로(15) 사이에 배치될 수 있다. 상기 렌즈 모듈(13)은 상기 전계 흡수 변조기(100)로부터 제공되는 광 신호를 상기 출력 도파로(15)에 제공하는 기능을 포함할 수 있다.
상기 출력 도파로(15)는 상기 렌즈 모듈(13)을 통해서 제공되는 광 신호를 외부로 출력할 수 있다. 상기 출력 도파로(15)는 클래드와 코어를 포함할 수 있고, 상기 렌즈 모듈(13) 및 상기 전계 흡수 변조기(100)와 수직방향으로 나란하게 배치될 수 있다.
상기 광 통신 시스템(10)은 제1 내지 제3 커버부(11A 내지 11C)를 포함할 수 있다. 상기 제1 내지 제3 커버부(11A 내지 11C)는 전계 흡수 변조기(100), 렌즈 모듈(13) 및 출력 도파로(15)를 각각 커버할 수 있으나, 이에 한정되는 것은 아니다.
상술한 질화물계 반도체의 전계 흡수 변조기는 100m 이하의 10Gbps 고속 광통신으로 예컨대 홈 네트워크, 자동차 등의 근거리 고속 광통신용으로 사용될 수 있다. 질화물계 반도체의 전계 흡수 변조기는 일반적인 레이저 다이오드의 제조비용 및 레이저 다이오드와 광변조기의 얼라인 신뢰성 문제를 개선할 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실 시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시 예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 전계 흡수 변조기
AP: 광 변조부
EP: 발광부
120: 광 변조 구조층
121: 제1 도전형 반도체층
123: 활성층
125: 제2 도전형 반도체층
131: 제1 웨이브가이드층
133: 제2 웨이브가이드층
141: 제1 클래드층
141a: n-GaN
141b: u-AlGaN
143: 제2 클래드층
143a: p-GaN
143b: u-AlGaN
170: 발광구조층
171: 제1 반도체층
173: 발광층
175: 제2 반도체층

Claims (16)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상의 제1 클래드층;
    상기 제1 클래드층 상의 제1 웨이브가이드층;
    상기 제1 웨이브가이드층 상에 배치되고, 자발분극을 포함하는 벤딩 구조의 밴드 갭의 질화물 반도체를 포함하는 활성층;
    상기 활성층 상의 제2 웨이브가이드층;
    상기 제2 웨이브가이드층 상의 제2 클래드층; 및
    상기 제2 클래드층 상의 제2 도전형 반도체층을 포함하고,
    상기 활성층의 굴절률은 상기 제1 및 제2 클래드층의 굴절률보다 크고, 상기 활성층의 밴드 갭과 상기 제1 및 제2 클래드층의 밴드 갭은 0.5 eV이상 차이를 갖는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 클래드층은 복수의 페어로 교번된 n-GaN 및 u-AlGaN, 또는 벌크 타입의 n-AlGaN을 포함하는 반도체 소자.
  3. 제2 항에 있어서,
    상기 활성층은 420㎚ 내지 560㎚의 파장을 포함하고,
    상기 제1 클래드층은 AlpGa1 - pN (0.01≤p≤0.08)의 조성식을 갖는 반도체 소자.
  4. 제2 항에 있어서,
    상기 제1 클래드층은 0.8㎛ 내지 1.6㎛ 두께를 포함하는 반도체 소자.
  5. 제2 항에 있어서,
    상기 제1 클래드층은 상기 제1 웨이브가이드층보다 높은 도핑농도를 포함하고,
    상기 제1 클래드층의 도핑농도는 1E19 내지 5E19인 반도체 소자.
  6. 제1 항에 있어서,
    상기 제2 클래드층은 복수의 페어로 교번된 p-GaN 및 u-AlGaN, 또는 벌크 타입의 p-AlGaN을 포함하는 반도체 소자.
  7. 제6 항에 있어서,
    상기 활성층은 420㎚ 내지 560㎚의 파장을 포함하고,
    상기 제2 클래드층은 AlqGa1 - qN (0.01≤q≤0.08)의 조성식을 갖는 반도체 소자.
  8. 제6 항에 있어서,
    상기 제1 클래드층은 0.4㎛ 내지 0.8㎛ 두께를 포함하는 반도체 소자.
  9. 제6 항에 있어서,
    상기 제2 클래드층은 상기 제2 웨이브가이드층보다 높은 도핑농도를 포함하고,
    상기 제2 클래드층의 도핑농도는 1E19 내지 5E19인 반도체 소자.
  10. 제1 항에 있어서,
    상기 제1 웨이브가이드층은 InmGa1 -mN (0≤m≤0.02)의 조성식을 포함하고, 상기 제2 웨이브가이드층은 InnGa1-nN (0≤n≤0.02)의 조성식을 포함하고,
    상기 제1 및 제2 웨이브가이드층 각각의 두께는 30㎚ 내지 200㎚이고,
    상기 제1 및 제2 웨이브가이드층 각각의 도핑농도는 1E17 내지 5E17인 반도체 소자.
  11. 기판;
    상기 기판 상에 배치된 질화물계 반도체의 발광부; 및
    상기 기판 상에 배치된 질화물계 반도체의 광 변조부를 포함하고,
    상기 발광부 및 광 변조부는 제1 방향으로 서로 마주보고,
    상기 발광부 및 상기 광 변조부 중 적어도 하나는 청구항 1 내지 10 중 어느 하나의 반도체 소자를 포함하는 전계 흡수 변조기.
  12. 제11 항에 있어서,
    상기 활성층은 20 ㎛이하의 너비를 포함하고,
    상기 제1 및 제2 클래드층 사이의 간격은 50㎚ 내지 500㎚이고,
    상기 활성층의 길이는 250㎛ 내지 1000㎛인 전계 흡수 변조기.
  13. 제11 항에 있어서,
    상기 광 변조 구조층 및 상기 발광구조층 상에 배치된 반사층을 더 포함하고,
    상기 반사층은 금속층과 절연층을 포함하는 다층구조 또는 서로 다른 굴절률을 갖는 제1 층 및 제2 층이 교대로 적층된 절연물질을 포함하는 DBR(Distribute Bragg Reflector)인 전계 흡수 변조기.
  14. 제13 항에 있어서,
    상기 광 변조부는 교류 전원이 제공되는 제1 및 제2 전극을 포함하고,
    상기 제1 전극은 상기 반사층으로부터 노출된 상기 제1 도전형 반도체층 상에 배치되고, 상기 제2 전극은 상기 반사층으로부터 노출된 제2 도전형 반도체층 상에 배치된 전계 흡수 변조기.
  15. 제13 항에 있어서,
    상기 발광부는 직류전원이 제공되는 제3 및 제4 전극을 포함하고,
    상기 제3 전극은 상기 반사층으로부터 노출된 상기 제1 반도체층 상에 배치되고, 상기 제4 전극은 상기 반사층으로부터 노출된 제2 반도체층 상에 배치된 전계 흡수 변조기.
  16. 청구항 11 내지 15 중 어느 하나의 전계 흡수 변조기; 및
    상기 전계 흡수 변조기 상에 배치된 출력 도파로를 포함하는 광 통신 시스템.
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