KR20180076497A - Semiconductor device and semiconductor device package having thereof - Google Patents
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Abstract
Description
실시 예는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices.
실시 예는 적외선으로 변환된 광을 방출하는 반도체 소자에 관한 것이다.Embodiments relate to semiconductor devices that emit infrared-converted light.
실시 예는 적외선 반도체 소자를 갖는 반도체 소자 패키지에 관한 것이다.An embodiment relates to a semiconductor device package having an infrared semiconductor element.
일반적으로 질소(N)와 같은 Ⅴ족 소스와, 갈륨(Ga), 알루미늄(Al), 또는 인듐(In)과 같은 Ⅲ족 소스를 포함하는 질화물 반도체 소재는 열적 안정성이 우수하고 직접 천이형의 에너지 밴드(band) 구조를 갖고 있어, 질화물계 반도체 소자 예컨대, 자외선 영역의 질화물계 반도체 발광소자 및 태양전지용 물질로 많이 사용되고 있다. In general, a nitride semiconductor material including a Group V source such as nitrogen (N) and a Group III source such as gallium (Ga), aluminum (Al), or indium (In) has excellent thermal stability, Has a band structure and is widely used as a nitride semiconductor device, for example, a nitride semiconductor light emitting device in an ultraviolet region and a material for a solar cell.
질화물계 물질은 0.7eV에서 6.2eV의 폭넓은 에너지 밴드갭을 가지고 있어 태양광스펙트럼 영역과 일치하는 특성으로 인하여 태양전지소자용 물질로 많이 사용되고 있다. 특히, 자외선 발광소자는 경화기 장치, 의료분석기 및 치료기기 및 살균, 정수, 정화시스템 등 다양한 산업분야에서 활용되고 있으며, 향후 반도체 조명 광원으로써 일반조명에 사용 가능한 물질로서 주목을 받고 있다.The nitride-based material has a wide energy band gap of 0.7 eV to 6.2 eV, and is thus widely used as a material for a solar cell device due to its characteristics matching the solar spectrum region. In particular, ultraviolet light emitting devices have been utilized in various industrial fields such as a curing apparatus, a medical analyzer, a therapeutic apparatus, and a sterilizing, water purification, and purification system.
적외선 파장을 방출하는 램프는 피부치료나 물리를 완화시켜주고 적외선 파장을 이용한 온열 효과, 적외선치료 효과, 또는 레이저치료 효과를 동시에 병행해 줄 수 있는 피부, 물리 치료기이다. 적외선 파장을 방출하는 램프는 군사용, 공업용이나 의료용으로 사용되고 있다. A lamp that emits an infrared light is a skin and physical therapy device that can alleviate skin treatment or physique, and can be used simultaneously with infrared effect, infrared treatment effect, or laser treatment effect using infrared wavelength. Lamps emitting infrared wavelengths are used in military, industrial or medical applications.
실시 예는 발광 구조물 내에 적외선 파장으로 변환하는 반도체층을 갖는 반도체 소자를 제공한다.The embodiment provides a semiconductor device having a semiconductor layer that converts into an infrared wavelength in a light emitting structure.
실시 예는 제1광을 발광하는 발광 구조물 내에 제2광으로 방출하는 반도체층을 갖는 반도체 소자를 제공한다.The embodiment provides a semiconductor device having a semiconductor layer that emits as a second light in a light emitting structure that emits a first light.
실시 예는 제1광을 발광하는 발광 구조물 내부 또는 외부에 상기 제1광을 제2광으로 파장 변환하는 반도체층을 갖는 반도체 소자를 제공한다.The embodiment provides a semiconductor device having a semiconductor layer for wavelength-converting the first light into a second light, either inside or outside the light-emitting structure that emits the first light.
실시 예는 제1광으로부터 1000nm 이상의 파장 차이를 갖는 제2광으로 변환하는 반도체층을 갖는 반도체 소자를 제공한다.An embodiment provides a semiconductor device having a semiconductor layer that converts a first light into a second light having a wavelength difference of 1000 nm or more.
실시 예는 제1광을 발광하는 활성층과 제1도전성 또는 제2도전형 반도체층 사이에 제2광으로 변환하는 반도체층이 배치된 반도체 소자를 제공한다.The embodiment provides a semiconductor device in which a semiconductor layer that converts into a second light is disposed between an active layer that emits a first light and a first conductive or second conductive type semiconductor layer.
실시 예는 제1광을 발광하는 활성층으로부터 상기 제1도전형 반도체층과의 거리보다 더 이격된 위치에서 제2광으로 파장 변환하는 반도체층을 갖는 반도체 소자를 제공한다.The embodiment provides a semiconductor device having a semiconductor layer which is wavelength-converted from the active layer for emitting the first light to the second light at a position spaced further from the first conductive type semiconductor layer.
실시 예는 자외선을 발생하고 적외선 파장으로 변환하는 반도체 소자를 제공한다.The embodiment provides a semiconductor device which generates ultraviolet rays and converts them into infrared wavelengths.
실시 예는 자외선을 발생하는 활성층과 적외선 파장으로 변환하는 반도체층을 갖는 반도체 소자를 제공한다.The embodiment provides a semiconductor device having an active layer for generating ultraviolet rays and a semiconductor layer for converting to an infrared wavelength.
실시 예는 자외선을 발생하는 활성층과 적외선 파장으로 변환하는 초격자층을 갖는 반도체 소자를 제공한다.The embodiment provides a semiconductor device having an active layer for generating ultraviolet rays and a superlattice layer for converting to an infrared wavelength.
실시 예는 적외선 광을 방출하는 반도체 소자를 갖는 반도체 소자 패키지를 제공한다.An embodiment provides a semiconductor device package having a semiconductor element that emits infrared light.
실시 예에 따른 반도체 소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 상기 활성층과 상기 제1,2도전형 반도체층 사이의 영역 중 적어도 하나에 배치된 제1반도체층을 포함하며, 상기 제1반도체층은 상기 활성층으로부터 방출된 제1광을 적외선 파장으로 변환하는 도펀트를 포함할 수 있다.A semiconductor device according to an embodiment includes: a first conductive semiconductor layer; An active layer on the first conductive semiconductor layer; A second conductive semiconductor layer on the active layer; And a first semiconductor layer disposed in at least one of regions between the active layer and the first and second conductive semiconductor layers, wherein the first semiconductor layer includes a dopant for converting the first light emitted from the active layer into an infrared wavelength, . ≪ / RTI >
실시 예에 따른 반도체 소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 상기 활성층으로부터 상기 제1도전형 반도체층과의 거리보다 더 이격된 제1반도체층을 포함하며, 상기 제1반도체층은 서로 다른 반도체를 갖는 복수의 층을 가지며, 상기 복수의 층 중 어느 한 층은 상기 활성층으로부터 방출된 제1광을 1000nm 이상의 파장 차이로 여기시킨 도펀트를 포함하는 제2광을 발광할 수 있다.A semiconductor device according to an embodiment includes: a first conductive semiconductor layer; An active layer on the first conductive semiconductor layer; A second conductive semiconductor layer on the active layer; And a first semiconductor layer spaced from the active layer by a distance from the first conductive type semiconductor layer, wherein the first semiconductor layer has a plurality of layers having different semiconductors, and one of the plurality of layers May emit a second light including a dopant that excites the first light emitted from the active layer with a wavelength difference of 1000 nm or more.
실시 예에 따른 반도체 소자 패키지는, 캐비티를 갖는 몸체; 상기 캐비티 내에 배치된 반도체 소자; 상기 캐비티 상에 투명 윈도우를 포함하며, 상기 반도체 소자는, 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층; 상기 활성층과 상기 제1,2도전형 반도체층 사이의 영역 중 적어도 하나에 배치된 제1반도체층을 포함하며, 상기 제1반도체층은 상기 활성층으로부터 방출된 광을 적외선 파장으로 변환하는 도펀트를 포함하며, 상기 도펀트는 어븀을 포함하며, 상기 활성층은 자외선 파장을 발광한다.A semiconductor device package according to an embodiment includes: a body having a cavity; A semiconductor element disposed in the cavity; And a transparent window on the cavity, the semiconductor element including: a first conductive semiconductor layer; An active layer on the first conductive semiconductor layer; A second conductive semiconductor layer on the active layer; And a first semiconductor layer disposed in at least one of regions between the active layer and the first and second conductive semiconductor layers, wherein the first semiconductor layer includes a dopant for converting light emitted from the active layer into an infrared wavelength The dopant includes erbium, and the active layer emits ultraviolet light.
실시 예에 의하면, 상기 제1반도체층은 제1도펀트를 갖는 제1층, 및 상기 제1층 위에 제2도펀트를 갖는 제2층을 포함하며, 상기 제2도펀트는 상기 제1반도체층의 도펀트이며, 상기 도펀트는 어븀(Er)을 포함할 수 있다.According to an embodiment, the first semiconductor layer comprises a first layer having a first dopant, and a second layer having a second dopant on the first layer, wherein the second dopant is dopant , And the dopant may include erbium (Er).
실시 예에 의하면, 상기 제1도전형 반도체층은 n형 반도체층을 포함하며, 상기 제1반도체층은 상기 활성층과 상기 제1도전형 반도체층 사이에 배치될 수 있다. According to an embodiment of the present invention, the first conductive semiconductor layer includes an n-type semiconductor layer, and the first semiconductor layer may be disposed between the active layer and the first conductive semiconductor layer.
실시 예에 의하면, 상기 제1반도체층은 상기 제1층과 제2층이 교대로 반복되는 초격자 구조를 포함하며, 상기 제2층의 밴드 갭은 상기 제1층의 밴드 갭보다 좁은 반도체를 포함할 수 있다.According to an embodiment of the present invention, the first semiconductor layer includes a superlattice structure in which the first layer and the second layer are alternately repeated, and the band gap of the second layer is smaller than the band gap of the first layer. .
실시 예에 의하면, 상기 제2층에 첨가된 제2도펀트의 농도는 상기 제1층에 첨가된 제1도펀트의 농도보다 더 높을 수 있다.According to an embodiment, the concentration of the second dopant added to the second layer may be higher than the concentration of the first dopant added to the first layer.
실시 예에 의하면, 상기 제1층은 AlGaN계 반도체를 포함하며, 상기 제2층은 GaN 또는 InGaN 반도체를 포함할 수 있다.According to an embodiment, the first layer includes an AlGaN-based semiconductor, and the second layer may include GaN or an InGaN semiconductor.
실시 예에 의하면, 상기 제1반도체층의 두께는 상기 활성층에서 방출되는 파장보다 크고 상기 제1반도체층으로부터 방출되는 파장보다 작을 수 있다.According to an embodiment, the thickness of the first semiconductor layer may be larger than a wavelength emitted from the active layer and smaller than a wavelength emitted from the first semiconductor layer.
실시 예에 의하면, 상기 활성층은 300nm 내지 380nm의 범위의 자외선을 발광하며, 상기 제1반도체층은 1100nm 내지 2000nm의 범위의 파장으로 변환할 수 있다.According to an embodiment, the active layer emits ultraviolet light in the range of 300 nm to 380 nm, and the first semiconductor layer can be converted into a wavelength in the range of 1100 nm to 2000 nm.
실시 예에 의하면, 상기 활성층과 상기 제2도전형 반도체층 사이에 전자 차단층을 포함하며, 상기 제1반도체층은 상기 전자 차단층과 상기 제2도전형 반도체층 사이에 배치될 수 있다. According to an embodiment of the present invention, an electron blocking layer is disposed between the active layer and the second conductive semiconductor layer, and the first semiconductor layer may be disposed between the electron blocking layer and the second conductive semiconductor layer.
실시 예에 따른 반도체 소자에 의하면, 활성층으로 전달되는 결함을 제거할 수 있다.According to the semiconductor device of the embodiment, defects transferred to the active layer can be removed.
실시 예에 따른 반도체 소자는 반도체층의 결함을 흡수 및 제거할 수 있는 효과가 있다. The semiconductor device according to the embodiment has the effect of absorbing and removing defects of the semiconductor layer.
실시 예에 따른 반도체 소자에 의하면, 내부 양자 효율을 개선시켜 줄 수 있다.According to the semiconductor device according to the embodiment, the internal quantum efficiency can be improved.
실시 예는 자외선의 파장 흡수를 줄인 적외선 칩을 제공할 수 있다. The embodiment can provide an infrared chip with reduced wavelength absorption of ultraviolet rays.
실시 예에 따른 반도체 소자는 자외선 파장을 적외선 파장으로 변환하여 방출함으로써, 적외선 칩으로 제공할 수 있다.The semiconductor device according to the embodiment can be provided as an infrared chip by converting an ultraviolet wavelength into an infrared wavelength and releasing it.
실시 예는 적외선 칩을 이용하여 의료, 군사, 산업, 공업 분야의 각종 램프에 적용할 수 있다. Embodiments can be applied to various lamps for medical, military, industrial, and industrial fields by using an infrared chip.
실시 예는 적외선 반도체 소자를 갖는 반도체 소자 패키지 또는 적외선 램프를 제공할 수 있다.Embodiments can provide a semiconductor device package or an infrared lamp having an infrared semiconductor element.
도 1은 제1실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2는 도 1의 제1반도체층과 활성층의 밴드 갭을 나타낸 도면이다.
도 3은 도 1의 반도체 소자의 제1변형 예이다.
도 4는 도 1의 반도체 소자의 제2변형 예이다.
도 5는 제2실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 6은 도 1의 반도체 소자에 전극이 배치된 제1예이다.
도 7은 도 1의 반도체 소자에 전극이 배치된 제2예이다.
도 8은 도 3의 반도체 소자에 전극이 배치된 제1예이다.
도 9는 도 3의 반도체 소자에 전극이 배치된 제2예이다.
도 10은 도 9의 반도체 소자의 A-A측 단면도이다.
도 11은 도 6의 반도체 소자를 갖는 패키지의 예이다.
도 12는 실시 예에 따른 반도체 소자에 의한 방출 파장을 나타낸 그래프이다.1 is a view showing a semiconductor device according to a first embodiment.
FIG. 2 is a view showing band gaps between the first semiconductor layer and the active layer of FIG. 1;
Fig. 3 is a first modification of the semiconductor device of Fig.
4 is a second modification of the semiconductor device of Fig.
5 is a view showing a semiconductor device according to the second embodiment.
6 is a first example in which electrodes are arranged in the semiconductor device of FIG.
Fig. 7 is a second example in which electrodes are disposed in the semiconductor device of Fig.
Fig. 8 is a first example in which electrodes are arranged in the semiconductor device of Fig.
Fig. 9 is a second example in which electrodes are arranged in the semiconductor device of Fig.
10 is a cross-sectional view of the semiconductor device of FIG. 9 on the AA side.
11 is an example of a package having the semiconductor element of Fig.
12 is a graph showing emission wavelengths of semiconductor devices according to the embodiment.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each embodiment described below.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Although not described in the context of another embodiment, unless otherwise described or contradicted by the description in another embodiment, the description in relation to another embodiment may be understood.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if the features of configuration A are described in a particular embodiment, and the features of configuration B are described in another embodiment, even if the embodiment in which configuration A and configuration B are combined is not explicitly described, It is to be understood that they fall within the scope of the present invention.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시 예를 첨부한 도면을 참조하여 설명한다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features and advantages of the present invention will be more apparent from the following detailed description taken in conjunction with the accompanying drawings, in which: FIG.
본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment according to the present invention, in the case of being described as being formed "on or under" of each element, the upper (upper) or lower (lower) or under are all such that two elements are in direct contact with each other or one or more other elements are indirectly formed between the two elements. Also, when expressed as "on or under", it may include not only an upward direction but also a downward direction with respect to one element.
반도체 소자는 발광소자, 수광소자, 광 변조기, 가스 센서 등 각종 전자 소자 포함할 수 있다. 실시 예는 가스센서를 일 예로 설명하고 있지만, 이에 한정되지 않고, 전기 소자의 다양한 분야에 적용될 수 있다.The semiconductor device may include various electronic devices such as a light emitting device, a light receiving device, an optical modulator, and a gas sensor. Although the embodiment has been described by way of example of a gas sensor, the present invention is not limited thereto and can be applied to various fields of electric devices.
실시 예에 따른 반도체 소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 활성층; 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물과, 상기 발광 구조물 내에 파장 변환하는 도펀트를 갖는 제1반도체층을 포함할 수 있다. 상기 활성층은 400nm 파장 이하 예컨대, 100nm 내지 380nm 또는 300nm 내지 380nm 범위의 파장을 포함하며, 상기 제1반도체층 활성층으로부터 방출된 광보다 1000nm 이상의 파장 차이의 광으로 파장 변환하여 발광할 수 있다. 상기 제1반도체층은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제1반도체층은 도 12와 같이 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 이러한 제1반도체층은 발광 구조물 내에 하나 또는 복수로 배치될 수 있다. 상기 제1반도체층은 제1도전형 반도체층과 활성층 사이에 배치되거나, 또는 제2도전형 반도체층과 활성층 사이에 배치될 수 있다. 상기 제1반도체층은 상기 제1도전형 반도체층의 하면 또는 상기 제2도전형 반도체층의 상면에 배치될 수 있다. 상기 제1반도체층은 상기 반도체 소자의 최 상층 예컨대, 광이 출사되는 층으로 배치될 수 있다. 이러한 반도체 소자는 칩으로 구현되어, 산업용, 공업용, 군사용, 의료용 램프에 적용될 수 있다. 이러한 반도체 소자에 대해 후술되는 실시 예를 참조로 상세하게 설명하기로 한다.A semiconductor device according to an embodiment includes a first conductive semiconductor layer; An active layer on the first conductive semiconductor layer; A light emitting structure including a second conductive semiconductor layer on the active layer, and a first semiconductor layer having a dopant for wavelength conversion in the light emitting structure. The active layer may include a wavelength of 400 nm or less, for example, a wavelength in the range of 100 nm to 380 nm or 300 nm to 380 nm, and may emit light by wavelength conversion into light having a wavelength difference of 1000 nm or more than light emitted from the first semiconductor layer active layer. The first semiconductor layer may emit a wavelength in the range of 1100 nm to 2000 nm or a wavelength in the range of 1500 nm to 1600 nm. The first semiconductor layer may emit near-infrared light or a wavelength of 1520 nm to 1560 nm as shown in FIG. These first semiconductor layers may be arranged in the light emitting structure in one or more. The first semiconductor layer may be disposed between the first conductivity type semiconductor layer and the active layer, or may be disposed between the second conductivity type semiconductor layer and the active layer. The first semiconductor layer may be disposed on the lower surface of the first conductive type semiconductor layer or on the upper surface of the second conductive type semiconductor layer. The first semiconductor layer may be disposed as a top layer of the semiconductor device, for example, a layer through which light is emitted. Such a semiconductor device can be implemented in a chip and applied to industrial, industrial, military, medical lamps. Such a semiconductor device will be described in detail with reference to the embodiments described later.
<반도체 소자><Semiconductor device>
도 1은 제1실시 예에 따른 반도체 소자를 나타낸 도면이고, 도 2는 도 1의 제1반도체층과 활성층의 밴드 갭을 나타낸 도면이다.FIG. 1 is a view showing a semiconductor device according to a first embodiment, and FIG. 2 is a diagram showing band gaps between the first semiconductor layer and the active layer in FIG.
도 1 및 도 2를 참조하면, 실시예에 따른 반도체 소자는 제1광(L1)을 발생하는 활성층(51)과, 상기 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하는 제1반도체층(41)을 포함할 수 있다. 상기 반도체 소자는 제1도전형 반도체층(35), 제1반도체층(41), 활성층(51) 및 제2도전형 반도체층(71)을 포함할 수 있다.1 and 2, a semiconductor device according to an embodiment of the present invention includes an
상기 반도체 소자는 기판(21), 버퍼층(25) 및 도전성 반도체층(31)을 포함할 수 있다. 상기 버퍼층(25) 및 도전성 반도체층(31)은 상기 기판(21) 위에 배치될 수 있다. 상기 버퍼층(25) 및 도전성 반도체층(31)은 상기 기판(21)과 제1도전형 반도체층(35) 사이에 배치될 수 있다. The semiconductor device may include a
상기 반도체 소자는 도 12와 같은 적외선 파장의 광을 방출하게 된다. 상기 반도체 소자에서 제1광(L1)은 400nm 파장 이하 예컨대, 100nm 내지 380nm 또는 300nm 내지 380nm 범위의 파장을 포함하며, 상기 제2광(L2)은 상기 제1광(L1)보다 1000nm 이상의 파장 차이를 가질 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 도 12와 같이 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 이러한 반도체 소자는 칩으로 구현되어, 산업용, 공업용, 군사용, 의료용 램프에 적용될 수 있다. The semiconductor device emits light having an infrared wavelength as shown in FIG. The first light L1 in the semiconductor device includes a wavelength of 400 nm or less, for example, a wavelength in the range of 100 nm to 380 nm or 300 nm to 380 nm, and the second light L2 has a wavelength difference of 1000 nm or more Lt; / RTI > The second light L2 may emit a wavelength in the range of 1100 nm to 2000 nm or a wavelength in the range of 1500 nm to 1600 nm. The second light L2 may emit near-infrared light or a wavelength of 1520 nm to 1560 nm as shown in FIG. Such a semiconductor device can be implemented in a chip and applied to industrial, industrial, military, medical lamps.
<기판(21)>≪ Substrate (21) >
상기 기판(21)은 예를 들어, 투광성, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어, 상기 기판(21)은 AlN, Al2O3, SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge, and Ga2O3 중 적어도 하나를 포함할 수 있다. 상기 기판(21)은 예컨대, AlN 템플리트(template)일 수 있다. 상기 기판(21)의 상면 및/또는 하면에는 복수의 돌출부(미도시)가 형성될 수 있으며, 상기 복수의 돌출부 각각은 측 단면이, 반구형 형상, 다각형 형상, 타원 형상 중 적어도 하나를 포함하며 스트라이프 형태 또는 매트릭스 형태로 배열될 수 있다. 상기 돌출부는 광 추출 효율을 개선시켜 줄 수 있다. 상기 사파이어는 육각 룸보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서, c축 및 a축 방향의 격자 상수가 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 C면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 반도체의 성장용 기판으로 주도 사용된다.The
상기 기판(21)은 500㎛ 이하 예컨대, 30㎛~500㎛ 범위의 두께를 포함하며, 그 굴절률은 2.4 이하 예컨대, 2 이하의 물질로 형성될 수 있다. 상기 기판(21)은 인접한 변들의 길이가 서로 동일하거나 다를 수 있으며, 적어도 한 변의 길이는 0.3mm×0.3mm 이상이거나, 대면적 예컨대, 1mm×1mm 또는 그 이상의 면적을 갖는 크기로 제공될 수 있다. 상기 기판(20)은 위에서 볼 때, 사각형, 육각형과 같은 다각형 형상으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The
상기 기판(21) 위에는 복수의 화합물 반도체층이 성장될 수 있으며, 상기 복수의 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다. A plurality of compound semiconductor layers may be grown on the
<버퍼층(25)><
상기 버퍼층(25)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 상기 버퍼층(25)은 상기 기판(21) 위에 배치될 수 있다. 상기 버퍼층(25)은 예컨대, AlxInyGa(1-x-y)N 조성식(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 화합물 반도체로 형성될 수 있다. 상기 버퍼층(25)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.The
상기 버퍼층(25)은 질화물계 템플릿(Template)을 포함할 수 있으며, 예컨대 GaN 템플릿 또는 AlN계 템플릿을 포함할 수 있다. 상기 버퍼층(25)의 두께는 상기 제1도전형 반도체층(35)의 두께보다 얇을 수 있다. 상기 버퍼층(25)은 1㎛ 이상 예컨대, 1㎛ 내지 3㎛의 범위로 형성될 수 있다. 상기 버퍼층(25)은 비의도적 도핑층(unintentional doping layer) 또는 비도핑층(undoped layer)를 포함할 수 있다. 상기 버퍼층(25)은 저 전도성 층 또는 도펀트 함량이 n형 반도체층에 비해 낮은 층일 수 있다. 상기 버퍼층(25)은 상기 기판(21)과 전도성 반도체층(31) 사이에서 반도체 결정 품질을 개선하기 위한 버퍼로서 기능할 수 있다.The
GaN 템플릿인 버퍼층(25)이 상기 기판(21) 상에 배치함으로써, 상기 기판(21)과 알루미늄을 갖는 제1도전형 반도체층(35) 사이에서의 크랙 발생을 억제할 수 있다. 상기 버퍼층(25)이 상기 기판(21) 상에 상기의 두께로 형성됨으로써, 상기 기판(21)과의 격자 상수 차이에 따른 결함이 전파되는 것을 줄여줄 수 있다. 상기 기판(21) 및 버퍼층(25)은 제거될 수 있다. 상기 버퍼층(25)의 분리를 위해, 상기 버퍼층(25)과 전도성 반도체층(31) 사이의 계면은 밴드 갭 차이가 큰 물질이 대면할 수 있다. By disposing the
<전도성 반도체층(31)> ≪
상기 전도성 반도체층(31)은 상기 버퍼층(25) 또는 기판(21) 위에 배치될 수 있다. 상기 전도성 반도체층(31)은 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나를 포함할 수 있다. 상기 전도성 반도체층(31)은 예컨대, III족-V족 화합물 반도체를 이용한 반도체층 예컨대, AlxInyGa(1-x-y)N 조성식(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 화합물 반도체로 형성될 수 있다. 상기 전도성 반도체층(31)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다.The
상기 전도성 반도체층(31)은 도펀트를 포함할 수 있다. 상기 도펀트는 제1도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 상기 전도성 반도체층(31)은 단층 또는 다층으로 형성될 수 있으나 이에 대해 한정하지는 않는다. 상기 전도성 반도체층(31)은 상기 버퍼층(25)와 동일한 화합물 반도체 재료로 형성될 수 있다. 상기 전도성 반도체층(31)은 GaN계 반도체로 형성될 수 있다. 상기 전도성 반도체층(31)은 알루미늄의 조성을 갖지 않거나, 상기 제1도전형 반도체층(35)의 알루미늄 조성보다 낮은 조성을 갖는 층일 수 있다. 상기 전도성 반도체층(31)은 3원계 이상의 반도체를 포함할 수 있다.The
상기 전도성 반도체층(31)은 상기 버퍼층(21)의 두께보다 두껍게 배치될 수 있으며, 예컨대 3㎛ 이하일 수 있다. 상기 전도성 반도체층(31)과 상기 버퍼층(21)의 두께의 비율은 1: 1.2 내지 1:2의 비율일 수 있으며, 상기 비율 차이가 상기 범위보다 작은 경우 결함이 활성층(51) 방향으로 전파되는 문제가 있고, 상기 범위보다 큰 경우 결함의 개선이 미미하며 파장의 흡수 비율이 증가될 수 있다. The
상기 전도성 반도체층(31)은 다층 구조일 수 있으며, 예컨대 하나 또는 복수의 초격자층이 배치될 수 있다. 상기 전도성 반도체층(31)은 적어도 2개의 서로 다른 층을 하나의 페어로 하며 주기적으로 적층될 수 있다. 상기 전도성 반도체층(31)은 각 페어의 어느 한 층이 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있으며, 다른 한 층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 전도성 반도체층(31)의 페어 구조에서 두 층의 알루미늄의 조성이 서로 다를 수 있다. The
<제1도전형 반도체층(35)>≪ First conductive
상기 제1도전형 반도체층(35)은 전도성 반도체층(31) 위에 배치될 수 있다. 상기 제1도전형 반도체층(35)은 기판(21)과 활성층(51) 사이 또는 상기 전도성 반도체층(31)과 활성층(51)에 배치될 수 있다. 상기 제1도전형 반도체층(35)은 상기 전도성 반도체층(31)과 제1반도체층(41) 사이에 배치될 수 있다. The first
상기 제1도전형 반도체층(35)은 상기 전도성 반도체층(31)의 상면에 접촉될 수 있다. 상기 제1도전형 반도체층(35)은 제1반도체층(41)의 하면에 접촉될 수 있다. 상기 제1도전형 반도체층(35)은 상기 활성층(51)로부터 이격되거나 비 접촉된 위치에 배치될 수 있다. The first
상기 제1도전형 반도체층(35)은 전극이 접촉되는 전극 접촉층일 수 있다. 상기 제1도전형 반도체층(35)은 예컨대, III족-V족 화합물 반도체를 이용한 반도체층 예컨대, AlxInyGa(1-x-y)N 조성식(0<x≤1, 0≤y≤1, 0<x+y≤1)을 갖는 화합물 반도체로 형성될 수 있다. 상기 제1도전형 반도체층(35)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(35)은 예컨대, 알루미늄의 조성을 갖는 AlGaN계 반도체를 포함할 수 있다. 이에 따라 활성층(51)을 통해 방출되는 제1광(L1)의 파장 흡수를 줄여줄 수 있다. The first
상기 제1도전형 반도체층(35)은 다층 구조일 수 있으며, 예컨대 하나 또는 복수의 초격자층이 배치될 수 있다. 상기 제1도전형 반도체층(35)은 적어도 2개의 서로 다른 층을 하나의 페어로 하며 주기적으로 적층될 수 있다. 상기 제1도전형 반도체층(35)은 각 페어의 어느 한 층이 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있으며, 다른 한 층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있으며, 두 층의 알루미늄의 조성이 서로 다를 수 있다. The first
상기 제1도전형 반도체층(35)의 두께는 상기 전도성 반도체층(31)의 두께보다 두껍게 배치될 수 있다. 이러한 두께를 갖는 제1도전형 반도체층(35)은 전극을 통해 주입되는 전류를 확산시켜 공급할 수 있다. The thickness of the first
<제1반도체층(41)> ≪
상기 제1반도체층(41)은 서로 다른 매질의 층들이 적층된 구조를 포함할 수 있다. 상기 제1반도체층(41)은 서로 다른 두 층이 하나의 페어인 경우, 각 페어의 어느 한 층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있으며, 다른 한 층은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다. 상기 제1반도체층(41)은 초격자 구조를 포함할 수 있다.The
상기 제1반도체층(41)은 상기 활성층(51)과 상기 제1도전형 반도체층(35) 사이에 배치될 수 있다. 상기 제1반도체층(41)은 상기 활성층(51)과 접촉되거나 비 접촉될 수 있다. 상기 제1반도체층(41)은 상기 활성층(51)과의 거리가 0.01㎛ 부터 4㎛까지의 범위 내에 배치될 수 있다. 상기 제1반도체층(41)이 상기 활성층(51)으로부터 상기 범위 이상으로 벗어난 경우, 파장 변환된 광의 광도가 낮아질 수 있다.The
상기 제1반도체층(41)은 적어도 두 층 또는 세 층의 반도체층들이 주기적으로 반복될 수 있으며, 적어도 한 층은 파장 변환을 위한 도펀트를 포함할 수 있다. 상기 제1반도체층(41)은 예컨대, 제1층(11) 및 제2층(12)을 포함하며, 상기 제1층(11) 및 제2층(12)의 페어(pair)는 주기적으로 반복되며 60페어 이상 예컨대, 60페어 내지 150페어 또는 65내지 125페어를 포함할 수 있다. 상기 제1반도체층(41)에서 제1층(11) 또는 제2층(12)이 가장 먼저 배치될 수 있고, 마지막 층이 제1층(11) 또는 제2층(12)가 될 수 있다. The
상기 제1,2층(11,12)은 서로 다른 2원계 또는 그 이상의 반도체로 형성될 수 있으며, 상기 제1층(11)은 3원계 이상의 반도체를 포함하며, 상기 제2층(12)은 2원계 또는 3원계 이상의 반도체를 포함할 수 있다. 상기 제1층(11)은 AlGaN계 또는 AlGaN 재질을 포함할 수 있고, 상기 제2층(12)은 GaN 또는 InGaN 재질을 포함할 수 있다. The first and
도 2와 같이, 상기 제1층(11)의 밴드 갭(G1)은, 상기 활성층(51)의 장벽층(15)의 밴드 갭(G5)보다 넓을 수 있다. 상기 제2층(12)의 밴드 갭(G2)은 상기 활성층(51)의 우물층(16)의 밴드 갭(G6)보다 좁을 수 있다. 상기 제1층(11)의 밴드 갭(G1)은 상기 제1도전형 반도체층(35)의 밴드 갭보다 넓을 수 있다. 상기 제1층(11)의 알루미늄의 조성은 상기 제1도전형 반도체층(35)의 알루미늄의 조성보다 클 수 있다. 상기 제1층(11) 및 상기 제1도전형 반도체층(35)은 상기 활성층(51)의 장벽층(16)의 밴드 갭(G5)보다 좁을 수 있다. 상기 제1층(12) 및 상기 제1도전형 반도체층(35)에서 알루미늄 조성은, 상기 활성층(51)의 장벽층(15)이 AlGaN인 경우, 장벽층(15)의 Al조성보다 작을 수 있다. 상기 제1층(11)은 예컨대, AlxGa(1-x)N 조성식(0.05<x≤0.12)의 조성식을 가질 수 있으며, 상기 제1층(11)의 알루미늄의 조성이 5% 미만인 경우 활성층(51) 방향으로 전파되는 인장 스트레스의 억제가 저감될 수 있고 전자 확산 효과가 감소될 수 있고, 12% 초과인 경우 반도체 결정 품질을 저하시킬 수 있다.The band gap G1 of the
실시 예는 제1반도체층(41)에서 상기 제1층(11)의 성장 후 제2층(12)이 성장되면 신장 응력이 걸리게 되고, 상기 제2층(12)이 성장된 후 제1층(11)을 성장하면 인장 응력이 걸리게 된다. 이러한 신장 응력과 인장 응력이 발생되는 제1,2층(11,12)을 반복하여 성장 시 서로 상쇄되는 효과를 있다. 이러한 제1반도체층(41)은 상기 기판(21)에서 활성층(51) 방향으로 전파되는 스트레스를 상기 압축 응력과 신장 응력을 통해 상쇄시켜 줄 수 있고, 크랙이나 결함 발생을 줄여줄 수 있다.The embodiment is characterized in that when the
상기 제1층(11)의 두께는 10nm 이하, 2nm 내지 4nm의 범위를 포함할 수 있다. 상기 제1층(11)의 두께가 4nm보다 큰 경우 캐리어 주입 효율이 저하될 수 있고 상기 2nm보다 작은 경우 응력이나 관통전위와 같은 결함 밀도가 증가될 수 있다. 상기 제2층(12)의 두께는 10nm 이하 예컨대, 2nm 내지 4nm 범위의 두께를 포함할 수 있으며, 상기 제2층(12)의 두께가 상기 4nm보다 두꺼운 경우 캐리어 주입 효율이 저하될 수 있고 2nm보다 작은 경우 캐리어 구속이 어려운 문제가 있다. The thickness of the
상기 제1반도체층(41)은 상기 제1도전형 반도체층(35)의 두께보다 얇은 두께일 수 있다. 상기 제1반도체층(41)의 두께는 500nm 이상 예컨대, 500nm 내지 1000nm의 범위일 수 있으며, 상기 두께가 상기 범위보다 작은 경우 파장 변환 효율이 저하되고 상기 범위보다 큰 경우 캐리어 주입 효율이 저하될 수 있다. 상기 제1반도체층(41)로부터 방출된 파장은 상기 제1도전형 반도체층(35)의 두께보다 작은 파장이고 상기 제1반도체층(41)의 두께보다 큰 파장일 수 있다. The
상기 제1층(11)은 제1도펀트를 포함하며, 상기 제2층(12)은 제2도펀트를 포함할 수 있다. 상기 제1,2도펀트는 제1도전형의 도펀트를 포함할 수 있다. 상기 제1층(11)에 첨가된 제1도펀트는 예컨대, Si, Ge, Sn, Se, Te와 같은 도펀트를 포함할 수 있다. 상기 제2층(12)에 첨가된 제2도펀트는 어듐(Er)을 포함할 수 있다. 상기 제2도펀트는 상기 활성층(51)에서 발생된 광을 파장 변환하는 IV족 원소 중에서 적어도 하나를 포함할 수 있다. 상기 제1반도체층(41)의 제2층(12)은 제1광(L1)을 파장 변환하여 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다.The
상기 제1층(11)의 제1도펀트 농도는 5×10E18/cm3 이하 예컨대, 상기 제2도펀트의 농도보다 작을 수 있다. 예컨대, 상기 제1도펀트 농도는 3~4×10E18/cm3 이하일 수 있으며, 상기 범위보다 큰 경우 반도체 결정 품질을 저하시킬 수 있다. The first dopant concentration of the
상기 제2층(12)의 제2도펀트 농도는 5×10E18/cm3 이상 5×10E18/cm3 내지 5×10E19/cm3의 범위를 가질 수 있다. 상기 제2층(12)의 제2도펀트의 농도가 상기 범위보다 작은 경우 파장 변환 효율이 낮고, 상기 범위보다 큰 경우 도핑이 어려운 문제가 있다.The second dopant concentration of the
상기 제1반도체층(41)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 적외선 파장일 수 있다. 상기 제1반도체층(41)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제1광(L1)은 자외선 광을 포함할 수 있다. 상기 제1반도체층(41)의 제2층(12)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 실시 예에 따른 제1반도체층(41)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제2광(L2)은 상기 제1광(L1)과의 파장 차이가 1000nm 이상일 수 있다. The
<활성층(51)> ≪ Active layer (51) >
상기 활성층(51)은 상기 제1도전형 반도체층(35) 위에 배치될 수 있다. 상기 활성층(51)은 자외선 파장을 발생할 수 있다. 상기 활성층(51)은 100nm 내지 380nm 또는 300nm 내지 380nm의 파장을 발생할 수 있다. The
상기 활성층(51)은 단일 우물, 단일 양자우물, 다중 우물, 다중 양자우물 구조(MQW: Multi Quantum Well), 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(51)은 상기 제1도전형 반도체층(35)을 통해서 주입되는 전자(또는 정공)와 상기 제2도전형 반도체층(71)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(51)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드 갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(51)은 화합물 반도체로 구현될 수 있다. 상기 활성층(51)은 예로서 II족-VI족 및 III족-V족 화합물 반도체 중에서 적어도 하나로 구현될 수 있다.The
상기 활성층(51)이 다중 우물 구조로 구현된 경우, 상기 활성층(51)은 도 2와 같이, 복수의 우물층(16)과 복수의 장벽층(15)을 포함한다. 상기 활성층(51)은 우물층(16)과 장벽층(15)이 교대로 배치된다. 상기 우물층(16)과 상기 장벽층1(15)의 페어는 2~30주기로 형성될 수 있다. 상기 우물층(16)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층(15)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층/장벽층의 주기는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, AlGaAs/GaAs, InGaAs/GaAs, InGaP/GaP, AlInGaP/InGaP, InP/GaAs의 페어 중 적어도 하나를 포함한다. When the
실시 예에 따른 활성층(51)의 우물층(16)은 AlGaN으로 구현될 수 있으며, 상기 장벽층(15)은 AlGaN으로 구현될 수 있다. 상기 활성층(51)은 자외선 파장을 발광할 수 있으며, 예컨대 300nm 내지 380nm 범위로 발광할 수 있다. 상기 장벽층(15)의 알루미늄 조성은 상기 우물층(16)의 알루미늄의 조성보다 높은 조성을 갖는다. 상기 활성층(51)에서 가장 먼저 배치된 층(B1)은 장벽층(15)이거나 우물층(16)일 수 있으며, 이에 대해 한정하지는 않는다. 상기 활성층(51)의 위 또는/및 아래에는 다른 반도체층이 더 배치될 수 있으며, 예컨대 AlN계 또는 AlGaN계 반도체가 배치될 수 있다. The
<전자 차단층(61)>≪
반도체 소자는 전자 차단층(61)을 포함할 수 있다. 상기 전자 차단층(61)은 활성층(51)과 제2도전형 반도체층(71) 사이에 배치될 수 있다. 상기 전자 차단층(61)은 상기 활성층(51) 상에 배치되어, 전자를 차단할 수 있다. 상기 전자 차단층(61)은 AlGaN 반도체로 배치될 수 있으며, 도 2와 같이 상기 활성층(51)의 장벽층(14)보다 높은 알루미늄의 조성을 가질 수 있다. 상기 전자 차단층(61)의 알루미늄의 조성은 15% 이상일 수 있다. 상기 전자 차단층(61)은 도 2와 같이, 상기 활성층(51)의 밴드 갭(G4,G5)보다 넓은 밴드 갭(G6)을 갖는 물질로, 단층 또는 다층으로 형성될 수 있다. 상기 다층의 전자 차단층(61)은 알루미늄의 조성이 서로 다른 반도체층을 포함할 수 있다. The semiconductor device may include an
<제2도전형 반도체층(71)>≪ Second conductive
상기 제2도전형 반도체층(71)은 상기 전자 차단층(61) 위에 배치된다. 상기 제2도전형 반도체층(71)은 AlGaN계 반도체를 포함할 수 있다. 상기 제2도전형 반도체층(71)은 제2도전형의 도펀트 예컨대, p형 도펀트를 갖는 p형 반도체층일 수 있다. 다른 예로서, 상기 제2도전형 반도체층(71)은 GaN, AlN, InAlGaN, AlInN, AlGaAs, 또는 AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 이러한 제2도전형 반도체층(71)은 자외선 파장의 흡수를 방지하기 위해, AlGaN계 반도체로 배치될 수 있다. 상기 제2도전형 반도체층(71)은 다층일 수 있으며, 이에 대해 한정하지는 않는다. The second conductivity
실시 예는 제1도전형은 n형 및 제2도전형은 p형으로 설명하였으나, 다른 예로서, 제1도전형은 p형 및 제2도전형은 n형일 수 있다. 또는 반도체 소자는 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 어느 한 구조를 포함할 수 있다. In the embodiment, the first conductivity type is n-type and the second conductivity type is p-type. As another example, the first conductivity type may be p-type and the second conductivity type may be n-type. Alternatively, the semiconductor device may include any one of an n-p junction structure, a p-n junction structure, an n-p-n junction structure, and a p-n-p junction structure.
실시 예는 제1도전형 반도체층(35) 또는 전도성 반도체층(31)부터 제2도전형 반도체층(71)까지의 구조를 발광 구조물(50)로 정의할 수 있다. 이러한 발광 구조물(50) 내에 1000nm 이상의 파장 차이를 갖는 서로 다른 파장을 발생하는 층들을 배치할 수 있다 실시 예는 발광 구조물(50) 내에 하나의 활성층(51)을 제공하고 상기 활성층(51)과 인접한 영역에 상기 활성층(51)에서 발생된 제1광(L1)을 제2광(L2)으로 파장 변환하는 제1반도체층(41)을 배치하여, 제2광(L2)을 방출하는 반도체 소자를 제공할 수 있다. The structure from the first conductivity
상기의 제1도전형 반도체층(35)은 제1전극과 전기적으로 연결되어 전원을 공급받을 수 있고, 상기 제2도전형 반도체층(71)은 제2전극과 전기적으로 연결되어 전원을 공급받을 수 있다. 이러한 반도체 소자는 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 반도체 소자는 활성층(51)에서 발생된 자외선 광을 파장 변환하여 적외선 파장으로 방출하게 된다.The first
실시 예는 에너지 세기가 높은 자외선 광을 갖는 발광 구조물 내에 적외선 파장을 변환하는 제1반도체층(41)을 배치함으로써, 새로운 적외선 램프를 제공할 수 있다.The embodiment can provide a new infrared lamp by disposing the
실시 예는 제1반도체층(41)이 활성층(51) 아래에 적외선 파장의 변환층으로 제공할 수 있다. 상기 제1반도체층(41)의 제1,2층(11,12) 간의 스트레스가 서로 상쇄되도록 함으로써, 활성층(51)에 전달되는 결함을 줄여줄 수 있어, 내부 양자 효율이 개선될 수 있다. 실시 예는 제1반도체층(41)의 제1층(11)의 알루미늄의 조성을 5% 이상 예컨대, 5% 내지 12%의 범위로 제공하여, 활성층(51) 방향으로 전파되는 인장 스트레스의 억제시키고 캐리어를 확산시켜 줄 수 있으며, 반도체 결정 품질을 저하시킬 수 있다. 제1반도체층(41)의 제1,2층(11,12)의 두께를 5nm 이하로 하여, 파장 변환 효율이 저하되는 것을 방지하고 캐리어 주입 효율을 개선시켜 줄 수 있다.In the embodiment, the
상기 제1반도체층(41)의 제1층(11)의 제1도펀트 농도와 제2층(12)의 제2도펀트 농도에 의해, 파장 변환 효율 및 반도체 결정 품질을 개선시켜 줄 수 있다. 상기 제1반도체층(41)의 두께는 상기 제1반도체층(41)에서 방출되는 제2광(L2)의 파장보다 작고, 상기 활성층(51)에서 발생되는 제1광(L1)의 파장 보다 크게 배치할 수 있다.The wavelength conversion efficiency and the semiconductor crystal quality can be improved by the first dopant concentration of the
상기 제1반도체층(41)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제1반도체층(41)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 실시 예에 따른 제1반도체층(41)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제2광(L2)은 상기 제1광(L1)과의 파장 차이가 1000nm 이상일 수 있다. The
도 3은 도 1의 반도체 소자의 제1변형 예이다. 도 3을 설명함에 있어서, 상기의 구성과 동일한 부분은 상기의 설명을 참조하기로 하며, 상기의 구성을 선택적으로 적용할 수 있다.Fig. 3 is a first modification of the semiconductor device of Fig. In describing Fig. 3, the same components as those described above will be described with reference to the above description, and the above configuration can be selectively applied.
도 3을 참조하면, 실시 예의 반도체 소자는 실시 예에 개시된 상기 제1반도체층(41)은 전도성 반도체층(31)과 제1도전형 반도체층(35A) 사이에 배치될 수 있다. 상기 제1반도체층(41)은 상기 전도성 반도체층(31)과 상기 제1도전형 반도체층(35A)에 접촉될 수 있다. 상기 제1도전형 반도체층(35A)은 상기의 층(35)와 동일한 층으로서, 전극 접촉층일 수 있다. 다른 예로서, 상기 전도성 반도체층(31)이 전극 접촉층이 될 수 있으며, 이에 대해 한정하지는 않는다. Referring to FIG. 3, in the semiconductor device of the embodiment, the
상기 제1반도체층(41)은, 상기 활성층(51)과 비 접촉될 수 있다. 상기 제1반도체층(41)은 상기 활성층(51)과의 거리가 1㎛ 부터 4㎛까지의 범위 내에 배치될 수 있다. 상기 제1도전형 반도체층(35A)가 AlGaN계 반도체인 경우, 광의 흡수 손실이 줄어들게 되므로, 상기 제1반도체층(41)으로 입사되거나 출사되는 광의 광도가 낮은 것을 방지할 수 있다.The
상기 제1반도체층(41)은 예컨대, 제1층(11) 및 제2층(12)을 포함하며, 상기 제1층(11) 및 제2층(12)의 페어(pair)는 주기적으로 반복되며 60페어 이상 예컨대, 60페어 내지 150페어 또는 65내지 125페어를 포함할 수 있다. 상기 제1층(11)은 AlGaN계 또는 AlGaN 재질을 포함할 수 있고, 상기 제2층(12)은 GaN 또는 InGaN 재질을 포함할 수 있다. 상기 제1층(11)의 알루미늄의 조성은 상기 제1도전형 반도체층(35A)의 알루미늄의 조성보다 클 수 있다. 상기 제1층(11)은 예컨대, AlxGa(1-x)N 조성식(0.05<x≤0.12)의 조성식을 가질 수 있으며, 상기 제1층(11)의 알루미늄의 조성이 5% 미만인 경우 활성층(51) 방향으로 전파되는 인장 스트레스의 억제가 저감될 수 있고 전자 확산 효과가 감소될 수 있고, 12% 초과인 경우 반도체 결정 품질을 저하시킬 수 있다.The
상기 제1층(11)의 두께는 10nm 이하, 2nm 내지 4nm의 범위를 포함할 수 있다. 상기 제1층(11)의 두께가 4nm보다 큰 경우 캐리어 주입 효율이 저하될 수 있고 상기 2nm보다 작은 경우 응력이나 관통전위와 같은 결함 밀도가 증가될 수 있다. 상기 제2층(12)의 두께는 10nm 이하 예컨대, 2nm 내지 4nm 범위의 두께를 포함할 수 있으며, 상기 제2층(12)의 두께가 상기 4nm보다 두꺼운 경우 캐리어 주입 효율이 저하될 수 있고 2nm보다 작은 경우 캐리어 구속이 어려운 문제가 있다. The thickness of the
상기 제1반도체층(41)은 상기 제1도전형 반도체층(35A)의 두께보다 얇은 두께일 수 있다. 상기 제1반도체층(41)의 두께는 500nm 이상 예컨대, 500nm 내지 1000nm의 범위일 수 있으며, 상기 두께가 상기 범위보다 작은 경우 파장 변환 효율이 저하되고 상기 범위보다 큰 경우 캐리어 주입 효율이 저하될 수 있다. 상기 제1반도체층(41)로부터 방출된 파장은 상기 제1도전형 반도체층(35A)의 두께보다 작은 파장이고 상기 제1반도체층(41)의 두께보다 큰 파장일 수 있다. The
상기 제1층(11)은 제1도펀트를 포함하며, 상기 제2층(12)은 제2도펀트를 포함할 수 있다. 상기 제1,2도펀트는 제1도전형의 도펀트를 포함할 수 있다. 상기 제1층(11)에 첨가된 제1도펀트는 예컨대, Si, Ge, Sn, Se, Te와 같은 도펀트를 포함할 수 있다. 상기 제2층(12)에 첨가된 제2도펀트는 어듐(Er)을 포함할 수 있다. 상기 제2도펀트는 상기 활성층(51)에서 발생된 광을 파장 변환하는 IV족 원소 중에서 적어도 하나를 포함할 수 있다. 상기 제1반도체층(41)의 제2층(12)은 제1광(L1)을 파장 변환하여 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다.The
상기 제1층(11)의 제1도펀트 농도는 5×10E18/cm3 이하 예컨대, 상기 제2도펀트의 농도보다 작을 수 있다. 예컨대, 상기 제1도펀트 농도는 3~4×10E18/cm3 이하일 수 있으며, 상기 범위보다 큰 경우 반도체 결정 품질을 저하시킬 수 있다. 상기 제2층(12)의 제2도펀트 농도는 5×10E18/cm3 이상 5×10E18/cm3 내지 5×10E19/cm3의 범위를 가질 수 있다. 상기 제2층(12)의 제2도펀트의 농도가 상기 범위보다 작은 경우 파장 변환 효율이 낮고, 상기 범위보다 큰 경우 도핑이 어려운 문제가 있다.The first dopant concentration of the
상기 제1반도체층(41)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 적외선 파장일 수 있다. 상기 제1반도체층(41)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제1광(L1)은 자외선 광을 포함할 수 있다. 상기 제1반도체층(41)의 제2층(12)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 실시 예에 따른 제1반도체층(41)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제2광(L2)은 상기 제1광(L1)과의 파장 차이가 1000nm 이상일 수 있다. The
도 1 및 도 3의 구성에서는 하나의 파장 변환층인 제1반도체층(41)을 기판(21)과 활성층(51) 사이에 배치한 예로 설명하였으나, 상기 기판(21)과 상기 활성층(51) 사이에 서로 다른 위치에 실시 예에 개시된 제1반도체층(41)이 배치될 수 있다.1 and 3, an example in which the
도 4는 도 1의 반도체 소자의 제1변형 예이다. 도 4를 설명함에 있어서, 상기 도 1의 구성과 동일한 부분은 상기의 설명을 참조하기로 하며, 상기의 구성을 선택적으로 적용할 수 있다.4 is a first modification of the semiconductor device of FIG. In describing FIG. 4, the same parts as those in FIG. 1 will be described with reference to the above description, and the above configuration can be selectively applied.
도 4를 참조하면, 실시 예의 반도체 소자는 실시 예에 개시된 상기 제1반도체층(65)이 전자 차단층(611)과 제2도전형 반도체층(71) 사이에 배치될 수 있다. 상기 제1반도체층(65)은 상기 전자 차단층(61)과 상기 제2도전형 반도체층(71)에 접촉될 수 있다. 상기 전자 차단층(61)은 AlGaN계 반도체로 구현되고 전자를 차단하므로, 파장 흡수 손실을 줄여줄 수 있다. 이에 따라 상기 제1반도체층(65)으로 입사되거나 출사되는 광의 광도가 낮은 것을 방지할 수 있다. Referring to FIG. 4, in the semiconductor device of the embodiment, the first semiconductor layer 65 disclosed in the embodiment may be disposed between the electron blocking layer 611 and the second conductivity
상기 제1반도체층(65)은, 상기 활성층(51)과 비 접촉될 수 있다. 상기 제1반도체층(65)은 상기 활성층(51)과의 거리가 0.01㎛ 부터 1㎛까지의 범위 내에 배치될 수 있다. The first semiconductor layer 65 may not be in contact with the
상기 제1반도체층(65)은 예컨대, 제1층(11A) 및 제2층(12A)을 포함하며, 상기 제1층(11A) 및 제2층(12A)의 페어(pair)는 주기적으로 반복되며 60페어 이상 예컨대, 60페어 내지 150페어 또는 65내지 125페어를 포함할 수 있다. 상기 제1층(11A)은 AlGaN계 또는 AlGaN 재질을 포함할 수 있고, 제2층(12A)은 GaN 또는 InGaN 재질을 포함할 수 있다. 상기 제1층(11A)은 예컨대, AlxGa(1-x)N 조성식(0.05<x≤0.12)의 조성식을 가질 수 있다.The first semiconductor layer 65 includes, for example, a
상기 제1층(11A)의 두께는 10nm 이하 예컨대, 2nm 내지 4nm 범위의 두께를 포함할 수 있으며, 상기 제2층(12A)의 두께는 10nm 이하, 2nm 내지 4nm의 범위를 포함할 수 있다. 상기 제1반도체층(65)은 상기 제1도전형 반도체층(35)의 두께보다 얇은 두께일 수 있다. 상기 제1반도체층(65)의 두께는 500nm 이상 예컨대, 500nm 내지 1000nm의 범위일 수 있으며, 상기 두께가 상기 범위보다 작은 경우 파장 변환 효율이 저하되고 상기 범위보다 큰 경우 캐리어 주입 효율이 저하될 수 있다. The thickness of the
상기 제1층(11A)은 제1도펀트를 포함하며, 상기 제2층(12A)은 제2도펀트를 포함할 수 있다. 상기 제1도펀트는 제2도전형의 도펀트 예컨대, Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있으며, 상기 제1도펀트 농도는 5×10E18/cm3 이상 예컨대, 상기 제2도펀트의 농도보다 클 수 있다. 상기 제2도펀트는 어븀을 포함하거나, 상기 제2도펀트는 상기 활성층(51)에서 발생된 광을 파장 변환하는 IV족 원소 중에서 적어도 하나를 포함할 수 있다. 상기 제2층(12A)의 제2도펀트 농도는 5×10E18/cm3 이상 5×10E18/cm3 내지 5×10E19/cm3의 범위를 가질 수 있다. 상기 제2층(12A)의 제2도펀트의 농도가 상기 범위보다 작은 경우 파장 변환 효율이 낮고, 상기 범위보다 큰 경우 도핑이 어려운 문제가 있다. The
상기 제1반도체층(65)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 적외선 파장일 수 있다. 상기 제1반도체층(65)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제1광(L1)은 자외선 광을 포함할 수 있다. 상기 제1반도체층(65)의 제2층(12A)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 실시 예에 따른 제1반도체층(65)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제2광(L2)은 상기 제1광(L1)과의 파장 차이가 1000nm 이상일 수 있다. The first semiconductor layer 65 may emit the second light L2. The second light L2 may have an infrared wavelength. The first semiconductor layer 65 wavelength-converts the first light L1 generated in the
도 5는 제2실시 예에 따른 반도체 소자를 나타낸 도면이다. 도 5를 설명함에 있어서, 상기에 개시된 도 1,2의 구성과 동일한 구성은 도1, 2의 설명을 참조하며, 도 1,2의 구성을 선택적으로 적용할 수 있다.5 is a view showing a semiconductor device according to the second embodiment. In describing Fig. 5, the same configurations as those of Figs. 1 and 2 disclosed above are referred to the description of Figs. 1 and 2, and the configurations of Figs. 1 and 2 can be selectively applied.
도 5를 참조하면, 반도체 소자는 발광 구조물(50) 내에 관통 전위(T1) 및 리세스(V1)를 포함할 수 있다. 상기 반도체 소자는, 리세스(V1)가 배치된 제1도전형 반체층(36), 실시 예에 개시된 제1반도체층(41), 활성층(51), 전자 차단층(62), 제2도전형 반도체층(72)을 포함한다. Referring to FIG. 5, the semiconductor device may include a through potential T1 and a recess V1 in the
상기 반도체 소자는 실시 예에 개시된 기판(21), 버퍼층(25) 및 전도성 반도체층(31)을 포함할 수 있다. 상기 버퍼층(25) 및 전도성 반도체층(31)은 내부를 통해 전위(T1)가 관통되어 전파될 수 있다. The semiconductor device may include the
상기 반도체 소자의 표면 예컨대, 제2도전형 반도체층(72)의 표면에는 내부의 리세스(V1) 또는 피트 상에 오목부(72B)로 노출될 수 있다. 이러한 오목부(72B)는 발광 구조물(50) 내에서 생성되는 리세스(V1) 또는 피트의 메움을 통해 일부 나타나거나 제거될 수 있다. The surface of the semiconductor element, for example, the surface of the second conductivity
상기 제1도전형 반도체층(36)은 예컨대, III족-V족 화합물 반도체를 이용한 반도체층 예컨대, AlxInyGa(1-x-y)N 조성식(0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 갖는 화합물 반도체로 형성될 수 있다. 상기 제1도전형 반도체층(36)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, 및 ZnO와 같은 재료 중 적어도 하나를 포함할 수 있다. 상기 제1도전형 반도체층(36)은 도펀트를 포함할 수 있다. 상기 도펀트는 제1도전형의 도펀트 예컨대, Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 상기 전도성 반도체층(31)은 단층 또는 다층으로 형성될 수 있으나 이에 대해 한정하지는 않는다. The first
상기 제1도전형 반도체층(36)은 복수의 제1리세스(V1)을 포함하며, 상기 복수의 제1리세스(V1)는 측 단면이 V자 형상이거나 경사진 면을 가질 수 있다. 상기 복수의 제1리세스(V1)의 탑뷰 형상은 원 형상 또는 다각형 형상일 수 있다. 상기 제1리세스(V1)는 V자 형상의 리세스 또는 피트로 정의될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1리세스(V1)의 측면은 상부에서 하부로 향하여 점차 낮은 높이를 가질 수 있다. 상기 제1리세스(V1)의 너비는 상부로 갈수록 점차 넓어질 수 있다. 상기 제1리세스(V1)의 너비는 하부로 갈수록 점차 좁은 너비를 가질 수 있다. 상기 너비 방향은 상기 제1도전형 반도체층(36)의 상면 또는 하면에 수평한 방향일 수 있다. The first
상기 복수의 제1리세스(V1) 중 적어도 하나에는 하나 또는 복수의 전위(T1)와 연결될 수 있다. 즉, 상기 전위(T1)가 노출되는 영역 상에서 상기 제1리세스(V1)가 생성될 수 있다. 상기 각 제1리세스(V1)는 측 단면이 알파벳 V자 형상을 갖고, 평면 형상이 육각 형상 또는 원 형상으로 형성될 수 있다. 상기 제1도전형 반도체층(36) 내에 배치된 제1리세스(V1)는 상기 전위(T1)로부터 연장되어 형성될 수 있으며, 위로 진행할수록 너비가 점차 커질 수 있다. 상기 제1리세스(V1)의 너비는 상기 제1도전형 반도체층(36)의 두께가 증가함에 따라 더 커지게 된다. 상기 제1리세스(V1)의 경사 면 또는 결정 면은 수평한 축을 기준으로 35도 내지 60도의 범위를 가질 수 있다. At least one of the plurality of first recesses V1 may be connected to one or a plurality of potentials T1. That is, the first recess V1 may be generated on the region where the potential T1 is exposed. Each of the first recesses (V1) has a letter V-shaped cross-section and may have a hexagonal or circular planar shape. The first recess V1 disposed in the first
상기 제1반도체층(41)은 상기 제1도전형 반도체층(36) 상에 배치될 수 있다. 상기 제1반도체층(41)은 복수의 제1리세스(V1)가 연장될 수 있다. 상기 제1반도체층(41)은 상기 제1리세스(V1)를 유지시켜 주거나 상기 제1리세스(V1)의 너비를 넓혀줄 수 있다. 상기 제1반도체층(41)은 상기 제1리세스(V1)가 전파되는 영역 이외를 통해 전파되는 전위를 차단하는 기능을 할 수 있다. 상기 제1반도체층(41)은 상기 제1리세스(V1)가 연장되어, 상기 제1리세스(V1)의 영역에 홀을 가질 수 있다. The
상기 제1반도체층(41)은 도 1,2에 개시된 제1반도체층(41)과 동일한 구성을 포함하며, 상기의 설명 및 구성을 선택적으로 포함할 수 있다. 상기 제1반도체층(41)은 예컨대, 제1층(11) 및 제2층(12)을 포함하며, 상기 제1층(11) 및 제2층(12)의 페어(pair)는 주기적으로 반복되며 60페어 이상 예컨대, 60페어 내지 150페어 또는 65내지 125페어를 포함할 수 있다. 상기 제1층(11)은 예컨대, AlxGa(1-x)N 조성식(0.05<x≤0.12)의 조성식을 가질 수 있으며, 상기 제1층(11)의 알루미늄의 조성이 5% 미만인 경우 활성층(51) 방향으로 전파되는 인장 스트레스의 억제가 저감될 수 있고 전자 확산 효과가 감소될 수 있고, 12% 초과인 경우 반도체 결정 품질을 저하시킬 수 있다. 상기 제2층(12)은 GaN 또는 InGaN 재질을 포함할 수 있다. 상기 제1,2층(11,12)의 성장에 따라 신장 응력과 인장 응력이 서로 상쇄되는 효과를 있다. 이러한 제1반도체층(41)은 상기 기판(21)에서 활성층(51) 방향으로 전파되는 스트레스를 상기 압축 응력과 신장 응력을 통해 상쇄시켜 줄 수 있고, 크랙이나 결함 발생을 줄여줄 수 있다. 이에 따라 리세스(V1) 이외의 영역에서의 결함을 제거할 수 있다.The
상기 제1층(11)의 두께는 10nm 이하, 2nm 내지 4nm의 범위를 포함할 수 있다. 상기 제1층(11)의 두께가 4nm보다 큰 경우 캐리어 주입 효율이 저하될 수 있고 상기 2nm보다 작은 경우 응력이나 관통전위와 같은 결함 밀도가 증가될 수 있다. 상기 제2층(12)의 두께는 10nm 이하 예컨대, 2nm 내지 4nm 범위의 두께를 포함할 수 있으며, 상기 제2층(12)의 두께가 상기 4nm보다 두꺼운 경우 캐리어 주입 효율이 저하될 수 있고 2nm보다 작은 경우 캐리어 구속이 어려운 문제가 있다. The thickness of the
상기 제1반도체층(41)은 상기 제1도전형 반도체층(35)의 두께보다 얇은 두께일 수 있다. 상기 제1반도체층(41)의 두께는 500nm 이상 예컨대, 500nm 내지 1000nm의 범위일 수 있으며, 상기 두께가 상기 범위보다 작은 경우 파장 변환 효율이 저하되고 상기 범위보다 큰 경우 캐리어 주입 효율이 저하될 수 있다. 상기 제1반도체층(41)로부터 방출된 파장은 상기 제1도전형 반도체층(35)의 두께보다 작은 파장이고 상기 제1반도체층(41)의 두께보다 큰 파장일 수 있다. The
상기 제1층(11)은 제1도펀트를 포함하며, 상기 제2층(12)은 제2도펀트를 포함할 수 있다. 상기 제1,2도펀트는 제1도전형의 도펀트를 포함할 수 있다. 상기 제1층(11)에 첨가된 제1도펀트는 예컨대, Si, Ge, Sn, Se, Te와 같은 도펀트를 포함할 수 있다. 상기 제2층(12)에 첨가된 제2도펀트는 어듐(Er)을 포함할 수 있다. 상기 제2도펀트는 상기 활성층(51)에서 발생된 광을 파장 변환하는 IV족 원소 중에서 적어도 하나를 포함할 수 있다. 상기 제1반도체층(41)의 제2층(12)은 제1광(L1)을 파장 변환하여 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다.The
상기 제1층(11)의 제1도펀트 농도는 5×10E18/cm3 이하 예컨대, 상기 제2도펀트의 농도보다 작을 수 있다. 예컨대, 상기 제1도펀트 농도는 3~4×10E18/cm3 이하일 수 있으며, 상기 범위보다 큰 경우 반도체 결정 품질을 저하시킬 수 있다. The first dopant concentration of the
상기 제2층(12)의 제2도펀트 농도는 5×10E18/cm3 이상 5×10E18/cm3 내지 5×10E19/cm3의 범위를 가질 수 있다. 상기 제2층(12)의 제2도펀트의 농도가 상기 범위보다 작은 경우 파장 변환 효율이 낮고, 상기 범위보다 큰 경우 도핑이 어려운 문제가 있다.The second dopant concentration of the
상기 제1반도체층(41)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 적외선 파장일 수 있다. 상기 제1반도체층(41)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제1광(L1)은 자외선 광을 포함할 수 있다. 상기 제1반도체층(41)의 제2층(12)은 제2광(L2)을 방출할 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 실시 예에 따른 제1반도체층(41)은 상기 활성층(51)에서 발생된 제1광(L1)을 파장 변환하여 제2광(L2)으로 방출하게 된다. 상기 제2광(L2)은 상기 제1광(L1)과의 파장 차이가 1000nm 이상일 수 있다.The
상기 활성층(51)의 일부(51A)는 상기 제1반도체층(41) 및 상기 제1도전형 반도체층(36)의 리세스(V1) 상에 연장될 수 있다. 상기 일부(51)의 두께는 활성층(51)의 두께보다 얇을 수 있다. 상기 활성층(51)은 자외선 파장 예컨대, 400nm 이하로서, 100nm 내지 300nm범위 또는 300nm 내지 380nm의 범위를 발광할 수 있다. 상기 활성층(51)은 도 1,2의 구성을 참조 및 적용하기로 한다.A
상기 전자 차단층(62)는 상기 활성층(51) 위에 배치되어, 상기 활성층(51)을 통해 진행하는 전자를 블록킹하게 된다. 상기 전자 차단층(62)은 제2도전형의 도펀트가 도핑된 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN와 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 전자 차단층(62)은 예컨대 InxAlyGa1-x-yN (0≤x≤1, 0<y≤1, 0<x+y≤1)의 조성식을 갖는 반도체를 갖는 p형 반도체층으로 형성될 수 있다. 상기 전자 차단층(62)의 일부(62A)는 상기 리세스(V1) 상에 배치되어, 상기 리세스(V1)들이 전파되는 것을 억제할 수 있다. 상기 일부(62A)의 표면은 상기 리세스(V1)와 같은 리세스(V2) 형태로 형성될 수 있다. 상기 리세스(V1)들이 반도체 소자의 표면에 노출될 경우, ESD에 영향을 줄 수 있다. 따라서, 전자 차단층(62)은 리세스(V1)들을 제거하는 수평 성장 모드로 형성할 수 있다. 상기 전자 차단층(62)에는 상기 리세스(V1)의 일부가 전파될 수 있으며, 이에 대해 한정하지는 않는다.The
상기 전자 차단층(62)은 단층 또는 다층으로 형성될 수 있다. 상기 전자 차단층(62)이 다층 인 경우 초격자 구조를 포함할 수 있으며, 상기 초격자 구조는 알루미늄 조성이 다른 AlGaN/AlGaN의 적층 구조이거나, AlGaN/GaN의 초격자 구조를 포함할 수 있다. 상기 전자 차단층(62)의 초격자 구조는 비 정상적으로 전압에 포함된 전류를 확산시켜 주어, 활성층(51)을 보호할 수 있다.The
상기 제2도전형 반도체층(72)은 III족-V족 또는 II족-VI족 원소의 화합물 반도체 중에서 적어도 하나로 구현될 수 있다. 상기 제2도전형 반도체층(72)은 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전형 반도체층(72)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있다. 상기 제2도전형 반도체층(72)은 Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트를 갖는 p형 반도체층일 수 있다. 상기 제2도전형 반도체층(72)은 단층 또는 다층으로 형성될 수 있다. The second
상기 제2도전형 반도체층(72)은 상기 리세스(V1)에 대응되는 영역으로 돌출된 돌출부(72A)를 배치하며 상기 돌출부(72A)는 상기 리세스(V1,V2)를 메울 수 있다. 상기 돌출부(72A)는 상기 리세스(V1,V2)를 메우게 되므로, 제2도전형 반도체층(72)의 표면에 나타나는 리세스와 대응되는 오목부(72B)의 깊이를 줄여줄 수 있다. 상기 제2도전형 반도체층(72)의 표면에는 상기 제1리세스(V1)와 대응되는 영역에 오목부(72B)가 배치될 수 있다. 상기 반도체 소자는 내부에 복수의 제1리세스(V1)를 가질 수 있으며, 관통 전위의 밀도는 1E8/㎠ 이하로 낮추어, 고품질의 템플릿(template)을 제공함과 동시에 동작전압을 줄이고 캐리어 주입효율을 향상시킬 수 있다. The second
상기 제1반도체층(41)은 상기 리세스(V1)를 갖거나 리세스(V1)가 연장된 위치에 배치되므로, 내부의 제1도펀트에 의해 파장 변환된 광들이 상기 리세스(V1,V2)의 표면을 통해 반사, 추출될 수 있다. Since the
도 6은 도 1의 반도체 소자에 전극을 배치한 예이다. 도 6을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 구성 및 설명을 참조하며, 선택적으로 적용할 수 있다. 도 6의 구성은 도 1의 기판, 버퍼층을 제거한 구조를 회전시켜 배치한 구조이다. 6 is an example in which electrodes are arranged in the semiconductor device of FIG. In describing Fig. 6, the same parts as those described above are referred to above and can be selectively applied. 6 is a structure in which the substrate and the buffer layer of Fig. 1 are removed and arranged.
도 6을 참조하면, 반도체 소자는 제1도전형 반도체층(35)에 연결된 제1전극(170), 상기 제2도전형 반도체층(71)에 연결된 제2전극(150)을 포함할 수 있다. 6, the semiconductor device may include a
상기 발광 구조물(31-71)의 표면에는 보호층(190)이 배치되며, 상기 보호층(190)은 상기 발광 구조물(31-71)의 측면들과 상면을 보호하게 된다. 상기 보호층(190)의 물질은 투광성 물질로서, 상기 III-V족 화합물 반도체층의 굴절률 예컨대, 2.4보다 낮은 굴절률을 갖는 물질로 형성될 수 잇다. 상기 보호층(190)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.A
패드(151)는 발광 구조물(31-71)의 측면보다 외측에 배치될 수 있다. 상기 패드(151)는 형성되지 않을 수 있다. 상기 패드(151)는 하나 또는 복수로 배치될 수 있다. 상기 패드(151)는 금속 재질 예컨대, Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합한 합금 중 적어도 하나를 포함하며, 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The
상기 제2도전형 반도체층(71)의 아래에는 제2전극(150)이 배치되며, 상기 제1전극(150) 아래에는 제2전극(170)이 배치될 수 있다. A
상기 제2전극(150)은 전도층(148), 반사층(152) 및 확산층(154)을 포함할 수 있다. 상기 전도층(148)은 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 상기 전도층(148)은 오믹 특성을 갖고 상기 제2도전형 반도체층(130) 아래에 층 또는 패턴으로 접촉될 수 있다. 상기 전도층(148)의 물질은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 전도층(148)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 및 Pd 중 적어도 하나를 포함할 수 있다. 또한 상기 전도층(148)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. 상기 반사층(152)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. 상기 반사층(152)의 아래에는 확산층(154)이 배치되며, 상기 확산층(154)은 금속을 포함하며, 전기 전도성이 좋은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함한다. 상기 확산층(154)은 전류 확산층으로 기능할 수 있다. 상기 확산층(154)의 접촉부(154A)는 다른 영역보다 상기 상기 제2도전형 반도체층(71)에 더 가깝게 배치되고, 상기 제2도전형 반도체층(71)의 하면에 접촉될 수 있다. 상기 확산층(154)의 접촉부(154A)의 외측 상에는 패드(151)가 배치될 수 있다. 상기 확산층(154)의 접촉부(154A)는 상기 전도층(148) 및 상기 반사층(152)의 측면과 접촉될 수 있다. 상기 제2전극(150)은 상기 패드(115)와 상기 제2도전형 반도체층(130) 사이를 전기적으로 연결시켜 준다. The
상기 제2전극(150) 위에는 절연층(162)이 형성되며, 상기 절연층(162)의 일부(163)는 구멍(161)에 배치되며, 상기 제2전극(150)과 상기 발광 구조물(41-71)과 대응되는 둘레 면에 형성된다. 상기 절연층(162)의 일부(163)는 상기 구멍(161)에 채워진 후, 드릴로 구멍을 다시 형성할 수 있다. 상기 절연층(162)의 연장부(162A)는 상기 확산층(154A)의 접촉부(154A)의 측면 상에 형성될 수 있다. An insulating
상기 제1전극(170)은 제1전극층(172), 접합층(176) 및 지지층(178)을 포함한다. 상기 제1전극층(172)는 오믹 접촉층, 반사층, 본딩층 중 적어도 하나를 포함한다. 상기 제1전극층(172)은 금속, 금속 산화물, 금속 질화물 중 적어도 하나를 포함할 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The
상기 제1전극층(172)은 접촉 전극(173)을 포함하며, 상기 접촉 전극(173)은 상기 제1전극층(172)으로부터 적어도 하나가 상기 제2도전형 반도체층(71) 및 상기 활성층(51)을 관통하여 상기 제1도전형 반도체층(35)의 내부에 접촉된다. 상기 제1전극층(172)의 접촉 전극(173)은 상기 제2전극(150)에 대해 수직 방향으로 돌출되며, 그 둘레면은 수직한 면이거나 경사진 면일 수 있다. 상기 접촉 전극(173)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정하지는 않는다. The
상기 제1전극층(172)의 접촉 전극(173)의 상면은 상기 활성층(51)의 상면과 상기 제1도전형 반도체층(35)의 상면 사이에 배치될 수 있다. 상기 제1전극층(172)의 접촉 전극(173)이 접촉되는 상기 제1도전형 반도체층(35)의 내부는 플랫한 구조이거나 요철 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1전극층(172)의 접촉 전극(173)은 복수일 수 있으며, 서로 이격되어 배치되어, 전류를 확산시켜 줄 수 있다. 상기 접촉 전극(173)은 상기 구멍(161)이 배치된 상기 제1반도체층(41)을 관통되어 제1도전형 반도체층(35)에 연결될 수 있다. 상기 제1반도체층(41)은 상기 활성층(51)로부터 방출된 제1광(L1)을 파장 변환하여, 적외선 파장의 제2광(L2)을 방출하게 된다. 상기 제2광(L2)은 상기 제1도전형 반도체층(35), 전도성 반도체층(31) 및 보호층(190)을 통해 방출될 수 있다. 상기 보호층(190)은 제거될 수 있다. 상기 전도성 반도체층(31)의 상면(31A)은 러프한 광 추출 구조를 포함할 수 있다. The upper surface of the contact electrode 173 of the
상기 접합층(176)은 상기 제1전극층(172) 아래에 배치되며, 상기 지지층(178)은 상기 접합층(176) 아래에 배치된다. 상기 접합층(176)은 적어도 하나의 금속층 또는 전도층을 포함하며, 베리어 금속 또는/및 본딩 금속을 포함한다. 상기 접합층(176)의 물질은 예를 들어, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn , Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 지지층(178)은 전도성 기판을 포함한다. 상기 지지층(178)은 베이스 기판 또는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 중에서 적어도 하나로 구현될 수 있다. 또한 상기 지지층(178)는 캐리어 웨이퍼로서, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN와 같은 기판으로 구현될 수 있다. 또는 상기 지지층(178)은 전도성 시트로 구현될 수 있다. The
상기 반도체 소자는 제1반도체층(41)에 의해 제1광(L1)이 파장 변환되어 제2광(L2)으로 방출될 수 있다. 상기 반도체 소자는 적외선 파장의 광을 방출하게 된다. 상기 반도체 소자에서 활성층(51)으로부터 방출된 제1광(L1)은 400nm 파장 이하 예컨대, 100nm 내지 380nm 또는 300nm 내지 380nm 범위의 파장을 포함하며, 반사층(152)에 의해 반사된 광과 직접 표면으로 진행하는 광을 포함할 수 있다. 상기 제1반도체층(41)에 의해 파장 변환된 제2광(L2)은 상기 제1광(L1)보다 1000nm 이상의 파장 차이를 가질 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 이러한 반도체 소자는 칩으로 구현되어, 산업용, 공업용, 군사용, 의료용 램프에 적용될 수 있다. The
도 7은 도 1의 반도체 소자에 전극이 배치된 제2예이다. 도 7을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 구성 및 설명을 참조하며, 선택적으로 적용할 수 있다. 도 7의 구성은 도 1의 기판, 버퍼층을 제거한 구조를 회전시켜 배치한 구조이다. Fig. 7 is a second example in which electrodes are disposed in the semiconductor device of Fig. In describing Fig. 7, the same parts as those described above are referred to above and can be selectively applied. 7 is a structure in which the substrate and the buffer layer of Fig. 1 are removed and arranged.
도 7을 참조하면, 반도체 소자는, 제2전극(150A), 발광 구조물(31-71)을 포함하며, 상기 발광 구조물(31-71) 중 제1도전형 반도체층(35) 상에 제1전극(171)이 배치된 구조이다. 상기 제1전극(171)은 패드일 수 있으며, 전도성 반도체층(31)의 리세스(31B)을 통해 상기 제1도전형 반도체층(35)에 배치될 수 있다. 7, a semiconductor device includes a
상기 제2전극(150A)는 전도층(148), 반사층(152), 확산층(154) 및 지지층(156)을 포함할 수 있다. 상기 전도층(148), 반사층(152) 및 확산층(154)의 재질 및 구성은 상기의 도 6의 설명을 참조하기로 한다. 상기 확산층(154)은 두 금속층을 접합하는 층일 수 있으며, 이에 대해 한정하지는 않는다. The
상기 지지층(156)은 베이스 기판 또는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 중에서 적어도 하나로 구현될 수 있다. 또한 상기 지지층(156)는 캐리어 웨이퍼로서, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN와 같은 기판으로 구현될 수 있다.The
상기 반도체 소자는 도 1 및 도 7과 같이, 제1반도체층(41)에 의해 제1광(L1)이 파장 변환되어 제2광(L2)으로 방출될 수 있다. 상기 반도체 소자는 적외선 파장의 광을 방출하게 된다. 상기 반도체 소자에서 활성층(51)으로부터 방출된 제1광(L1)은 400nm 파장 이하 예컨대, 100nm 내지 380nm 또는 300nm 내지 380nm 범위의 파장을 포함하며, 반사층(152)에 의해 반사된 광과 직접 표면으로 진행하는 광을 포함할 수 있다. 상기 제1반도체층(41)에 의해 파장 변환된 제2광(L2)은 상기 제1광(L1)보다 1000nm 이상의 파장 차이를 가질 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 이러한 반도체 소자는 칩으로 구현되어, 산업용, 공업용, 군사용, 의료용 램프에 적용될 수 있다. 1 and 7, the first semiconductor light L1 may be wavelength-converted by the
도 8은 도 3의 반도체 소자에 전극이 배치된 제2예이다. 도 8을 설명함에 있어서, 상기에 개시된 구성과 동일한 부분은 상기의 구성 및 설명을 참조하며, 선택적으로 적용할 수 있다. 도 8의 구성은 도 3의 기판, 버퍼층 및 전도성 반도체층을 제거한 구조를 회전시켜 배치한 구조이다. FIG. 8 is a second example in which electrodes are arranged in the semiconductor device of FIG. In the description of Fig. 8, the same parts as those described above are referred to above, and can be selectively applied. The structure of FIG. 8 is a structure in which the substrate, the buffer layer, and the conductive semiconductor layer of FIG. 3 are removed and arranged.
도 8을 참조하면, 반도체 소자는, 제2전극(150A), 발광 구조물(41-71)을 포함하며, 상기 발광 구조물(41-71) 중 제1도전형 반도체층(35A) 상에 제1전극(171)이 배치된 구조이다. 상기 제1전극(171)은 패드일 수 있으며, 전도성 반도체층(31)의 리세스(45)을 통해 상기 제1도전형 반도체층(35A)에 배치될 수 있다. 8, the semiconductor device includes a
상기 반도체 소자는 도 3 및 도 8과 같이, 제1반도체층(41)에 의해 제1광(L1)이 파장 변환되어 제2광(L2)으로 방출될 수 있다. 상기 반도체 소자는 적외선 파장의 광을 방출하게 된다. 상기 반도체 소자에서 활성층(51)으로부터 방출된 제1광(L1)은 400nm 파장 이하 예컨대, 100nm 내지 380nm 또는 300nm 내지 380nm 범위의 파장을 포함하며, 반사층(152)에 의해 반사된 광과 직접 표면으로 진행하는 광을 포함할 수 있다. 상기 제1반도체층(41)에 의해 파장 변환된 제2광(L2)은 상기 제1광(L1)보다 1000nm 이상의 파장 차이를 가질 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 이러한 반도체 소자는 칩으로 구현되어, 산업용, 공업용, 군사용, 의료용 램프에 적용될 수 있다. 3 and 8, the first semiconductor light L1 may be wavelength-converted by the
도 9는 도 3의 반도체 소자에 전극이 배치된 제2예이며, 도 10은 도 9의 반도체 소자의 A-A측 단면도이다.FIG. 9 is a second example in which electrodes are disposed in the semiconductor device of FIG. 3, and FIG. 10 is a cross-sectional view taken along the A-A line of the semiconductor device of FIG.
도 9 및 도 10을 참조하면, 반도체 소자는 복수의 발광 영역(A1-A4)가 오픈되며, 상기 복수의 발광 영역(A1-A4)의 외측에 전극 패턴(E1,E2,E3)을 갖는 제1전극(171)이 배치될 수 있다. 상기 발광 영역(A1-A4)은 탑뷰 형상이 원 형상, 또는 다각형 형상일 수 있다. 상기 발광 영역(A1-A4)은 전극 패턴(E1,E2,E3)에 의해 분리되거나 이격될 수 있다. 상기 발광 영역(A1-A4)은 제1반도체층(41)에 의해 영역이 구분되어 오픈될 수 있다. 상기 제1전극(171)의 일부 영역은 패드(171A)로 배치될 수 있으며, 상기 패드(171A)는 상기 전극 패턴(E1,E2,E3)의 패턴 폭보다는 넓을 수 있다. 상기 제1반도체층(41)은 리세스(46)을 구비할 수 있으며, 상기 리세스(46) 상으로 전극 패턴(E1,E2,E3)이 배치될 수 있다. 9 and 10, a semiconductor device includes a plurality of light emitting regions A1 to A4 and a plurality of light emitting regions A1 to A4, each having an electrode pattern E1, E2, and E3 on the outside of the plurality of light emitting regions A1 to A4, One
상기 반도체 소자는 활성층(51)과 제1반도체층(41) 사이에 제1도전형 반도체층(35A)가 배치되며, 상기 제1도전형 반도체층(35A) 상에 전극 패턴(E1,E2,E3)이 배치될 수 있다. 이러한 제1반도체층(41)이 반도체 소자의 표면 상에 오픈된 형태로 제공되므로, 활성층(51)의 제1광(L1) 예컨대, 자외선 광을 파장 변환하여 제2광(L2)으로 방출할 수 있다. The semiconductor device includes a first conductivity
상기 반도체 소자는 제1반도체층(41)에 의해 제1광(L1)이 파장 변환되어 제2광(L2)으로 방출될 수 있다. 상기 반도체 소자는 적외선 파장의 광을 방출하게 된다. 상기 반도체 소자에서 활성층(51)으로부터 방출된 제1광(L1)은 400nm 파장 이하 예컨대, 100nm 내지 380nm 또는 300nm 내지 380nm 범위의 파장을 포함하며, 반사층(152)에 의해 반사된 광과 직접 표면으로 진행하는 광을 포함할 수 있다. 상기 제1반도체층(41)에 의해 파장 변환된 제2광(L2)은 상기 제1광(L1)보다 1000nm 이상의 파장 차이를 가질 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 이러한 반도체 소자는 칩으로 구현되어, 산업용, 공업용, 군사용, 의료용 램프에 적용될 수 있다. The
<반도체 소자 패키지><Semiconductor Device Package>
도 11은 도 6의 반도체 소자를 갖는 패키지의 예이다. 도 11은 도 1의 반도체 소자를 갖는 반도체 소자 패키지를 나타낸 도면이다. 도 11의 반도체 소자는 실시 예에 개시된 전극을 가질 수 있으며, 플립 칩 형태로 제공된다.11 is an example of a package having the semiconductor element of Fig. 11 is a view showing a semiconductor device package having the semiconductor element of FIG. The semiconductor device of Fig. 11 may have the electrode disclosed in the embodiment, and is provided in the form of a flip chip.
도 11을 참조하면, 반도체 소자 패키지는 지지부재(110), 상기 지지 부재(110) 위에 캐비티(112)를 갖는 반사부재(111), 상기 지지부재(110)의 위 및 상기 캐비티(112) 내에 실시 예에 따른 반도체 소자(103), 및 상기 캐비티(112) 상에 투명 윈도우(115)를 포함한다.11, a semiconductor device package includes a
상기 반도체 소자(103)는 실시 예에 개시된 제1반도체층(41)에 의해 자외선 파장을 적외선 파장으로 변환하여 방출하게 된다. 상기 반도체 소자에서 도 1과 같이, 활성층(51)으로부터 방출된 제1광(L1)은 400nm 파장 이하 예컨대, 100nm 내지 380nm 또는 300nm 내지 380nm 범위의 파장을 포함하며, 상기 제1반도체층(41)에 의해 파장 변환된 제2광(L2)은 상기 제1광(L1)보다 1000nm 이상의 파장 차이를 가질 수 있다. 상기 제2광(L2)은 1100nm 내지 2000nm의 범위의 파장 또는 1500nm 내지 1600nm 범위의 파장을 발광할 수 있다. 상기 제2광(L2)은 근 적외선 또는 1520nm 내지 1560nm의 파장을 발광할 수 있다. 이러한 반도체 소자는 칩으로 구현되어, 산업용, 공업용, 군사용, 의료용 램프에 적용될 수 있다. The
상기 지지부재(110)는 수지 계열의 인쇄회로기판(PCB), 실리콘(silicon) 또는 실리콘 카바이드(silicon carbide: SiC)와 같은 실리콘 계열, 질화 알루미늄(aluminum nitride; AlN)과 같은 세라믹 계열, 폴리프탈아마이드(polyphthalamide: PPA)와 같은 수지 계열, 고분자액정(Liquid Crystal Polymer), 바닥에 금속층을 갖는 PCB(MCPCB: Metal core PCB) 중에서 적어도 하나로 형성될 수 있으며, 이러한 재질로 한정하지는 않는다. The
상기 지지부재(110)는 제1금속층(131), 제2금속층(133), 제1연결 부재(138), 제2연결 부재(139), 제1전극층(135) 및 제2전극층(137)를 포함한다. 상기 제1금속층(131) 및 제2금속층(132)은 상기 지지부재(110)의 바닥에 서로 이격되게 배치된다. 상기 제1전극층(135) 및 제2전극층(137)은 상기 지지부재(110)의 상면에 서로 이격되게 배치된다. 상기 제1연결 부재(138)는 상기 지지부재(110)의 내부 또는 제1측면에 배치될 수 있으며, 상기 제1금속층(131)과 상기 제1전극층(135)을 서로 연결해 준다. 상기 제2연결 부재(139)는 상기 지지부재(110)의 내부 또는 제2측면에 배치될 수 있으며, 상기 제2금속층(133) 및 상기 제2전극층(137)를 서로 연결해 준다. The supporting
상기 제1금속층(131), 제2금속층(133), 제1전극층(135) 및 제2전극층(137)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있으며, 단일 금속층 또는 다층 금속층으로 형성될 수 있다. 상기 제1연결 부재(138) 및 상기 제2연결 부재(139)는 비아, 비아 홀, 쓰루 홀 중 적어도 하나를 포함한다.The
상기 반사 부재(111)는 상기 지지부재(110) 상에서 상기 캐비티(112)의 둘레에 배치되며, 상기 반도체 소자(101)로부터 방출된 자외선 광을 반사시켜 줄 수 있다. The
상기 반사부재(111)는 수지 계열의 인쇄회로기판(PCB), 실리콘(silicon) 또는 실리콘 카바이드(silicon carbide: SiC)과 같은 실리콘 계열, AlN(aluminum nitride; AlN)과 같은 세라믹 계열, 폴리프탈아마이드(polyphthalamide: PPA)과 같은 수지 계열, 고분자액정(Liquid Crystal Polymer) 중에서 적어도 하나로 형성될 수 있으며, 이러한 재질로 한정하지는 않는다. 상기 지지부재(110) 및 반사부재(111)는 세라믹 계열의 재질을 포함할 수 있으며, 이러한 세라믹 계열의 재질은 방열 효율이 수지 재질보다 높은 특징이 있다.The
상기 반도체 소자(103)는 제1,2전극층(135,137) 상에 배치되거나, 상기 제2전극층(137) 상에 배치되거나 상기 지지 부재(110) 상에 배치될 수 있다. 상기 반도체 소자(103)는 제1,2전극층(135,137) 상에 플립 칩 방식으로 본딩될 수 있다. 상기 반도체 소자(103)은 상기 제1전극층(135)과 상기 제2전극층(137)과 전기적으로 연결된다. 상기 반도체 소자(103)는 도 4의 구조인 경우 와이어로 연결될 수 있다. 상기 반도체 소자(101)는 자외선 파장을 발광하거나, 상기 반도체 소자(101) 상에 형광체층이 배치된 경우 다른 파장의 광을 발광할 수 있다. The
상기 투명 윈도우(115)는 상기 캐비티(112) 상에 배치되며, 상기 반도체 소자(101)로부터 방출된 피크 파장을 방출하게 된다. 이러한 투명 윈도우(115)는 유리 재질, 세라믹 재질, 또는 투광성 수지 재질을 포함할 수 있다. 상기 캐비티(112) 상에는 광학 렌즈, 또는 형광체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 실시 예에 따른 반도체 소자 또는 반도체 소자 패키지는, 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 하나 또는 복수의 반도체 소자 또는 반도체 소자 패키지를 갖는 어셈블리로서, 자외선 램프를 포함될 수 있다.The
반도체 소자는 상술한 소자 외에 레이저 다이오드를 포함할 수 있다. 레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The semiconductor device may include a laser diode in addition to the above-described device. The laser diode may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure, like the light emitting element. Then, electro-luminescence (electroluminescence) phenomenon in which light is emitted when an electric current is applied after bonding the p-type first conductivity type semiconductor and the n-type second conductivity type semiconductor is used, And phase. That is, the laser diode can emit light having one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and a constructive interference phenomenon. It can be used for optical communication, medical equipment and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.As the light receiving element, a photodetector, which is a kind of transducer that detects light and converts the intensity of the light into an electric signal, is exemplified. As such a photodetector, a photodiode (e.g., a PD with a peak wavelength in a visible blind spectral region or a true blind spectral region), a photodiode (e.g., a photodiode such as a photodiode (silicon, selenium), a photoconductive element (cadmium sulfide, cadmium selenide) , Photomultiplier tube, phototube (vacuum, gas-filled), IR (Infra-Red) detector, and the like.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. In addition, a semiconductor device such as a photodetector may be fabricated using a direct bandgap semiconductor, which is generally excellent in photo-conversion efficiency. Alternatively, the photodetector has a variety of structures, and the most general structure includes a pinned photodetector using a pn junction, a Schottky photodetector using a Schottky junction, and a metal-semiconductor metal (MSM) photodetector have.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.The photodiode, like the light emitting device, may include the first conductivity type semiconductor layer having the structure described above, the active layer, and the second conductivity type semiconductor layer, and may have a pn junction or a pin structure. The photodiode operates by applying reverse bias or zero bias. When light is incident on the photodiode, electrons and holes are generated and a current flows. At this time, the magnitude of the current may be approximately proportional to the intensity of the light incident on the photodiode.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. A photovoltaic cell or a solar cell is a type of photodiode that can convert light into current. The solar cell, like the light emitting device, may include the first conductivity type semiconductor layer, the active layer and the second conductivity type semiconductor layer having the above-described structure.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier of an electronic circuit through a rectifying characteristic of a general diode using a p-n junction, and can be applied to an oscillation circuit or the like by being applied to a microwave circuit.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다. In addition, the above-described semiconductor element is not necessarily implemented as a semiconductor, and may further include a metal material as the case may be. For example, a semiconductor device such as a light receiving element may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, Or may be implemented using a doped semiconductor material or an intrinsic semiconductor material.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.The features, structures, effects and the like described in the embodiments are included in at least one embodiment of the present invention and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects and the like illustrated in the embodiments can be combined and modified by other persons skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is clearly understood that the same is by way of illustration and example only and is not to be taken by way of illustration, It can be seen that various modifications and applications are possible. For example, each component specifically shown in the embodiments can be modified and implemented. It is to be understood that all changes and modifications that come within the meaning and range of equivalency of the claims are therefore intended to be embraced therein.
21: 기판
25: 버퍼층
31: 전도성 반도체층
35,35A: 제1도전형 반도체층
41,65: 제1반도체층
51: 활성층
61,62: 전자 차단층
71,72: 제2도전형 반도체층21: substrate
25: buffer layer
31: Conductive semiconductor layer
35, 35A: a first conductivity type semiconductor layer
41, 65: a first semiconductor layer
51:
61, 62: electron blocking layer
71, 72: second conductivity type semiconductor layer
Claims (13)
상기 제1도전형 반도체층 위에 활성층;
상기 활성층 위에 제2도전형 반도체층;
상기 활성층과 상기 제1,2도전형 반도체층 사이의 영역 중 적어도 하나에 배치된 제1반도체층을 포함하며,
상기 제1반도체층은 상기 활성층으로부터 방출된 제1광을 적외선 파장으로 변환하는 도펀트를 포함하는 반도체 소자.A first conductive semiconductor layer;
An active layer on the first conductive semiconductor layer;
A second conductive semiconductor layer on the active layer;
And a first semiconductor layer disposed in at least one of a region between the active layer and the first and second conductive semiconductor layers,
Wherein the first semiconductor layer includes a dopant for converting the first light emitted from the active layer into an infrared wavelength.
상기 제1도전형 반도체층 위에 활성층;
상기 활성층 위에 제2도전형 반도체층;
상기 활성층으로부터 상기 제1도전형 반도체층과의 거리보다 더 이격된 제1반도체층을 포함하며,
상기 제1반도체층은 서로 다른 반도체를 갖는 복수의 층을 가지며, 상기 복수의 층 중 어느 한 층은 상기 활성층으로부터 방출된 제1광을 1000nm 이상의 파장 차이로 여기시킨 도펀트를 갖고 제2광을 방출하는 반도체 소자.A first conductive semiconductor layer;
An active layer on the first conductive semiconductor layer;
A second conductive semiconductor layer on the active layer;
And a first semiconductor layer spaced apart from the active layer by a distance from the first conductive type semiconductor layer,
Wherein the first semiconductor layer has a plurality of layers having different semiconductors and one of the plurality of layers has a dopant that excites the first light emitted from the active layer with a wavelength difference of 1000 nm or more and emits a second light .
상기 제2도펀트는 상기 제1반도체층의 도펀트인 반도체 소자.3. The semiconductor device of claim 1 or 2, wherein the first semiconductor layer comprises a first layer having a first dopant and a second layer having a second dopant over the first layer,
And the second dopant is a dopant of the first semiconductor layer.
상기 제2층의 밴드 갭은 상기 제1층의 밴드 갭보다 좁은 반도체를 포함하는 반도체 소자.4. The semiconductor device according to claim 3, wherein the first semiconductor layer includes a superlattice structure in which the first layer and the second layer are alternately repeated,
Wherein the bandgap of the second layer is narrower than the bandgap of the first layer.
상기 제1층은 AlGaN계 반도체를 포함하며,
상기 제2층은 GaN 또는 InGaN 반도체를 포함하는 반도체 소자.The method of claim 3,
Wherein the first layer comprises an AlGaN-based semiconductor,
And the second layer includes GaN or InGaN semiconductor.
상기 제1반도체층의 두께는 상기 활성층에서 방출되는 파장보다 크고 상기 제1반도체층으로부터 방출되는 파장보다 작은 반도체 소자. The method of claim 3,
Wherein a thickness of the first semiconductor layer is larger than a wavelength emitted from the active layer and smaller than a wavelength emitted from the first semiconductor layer.
상기 활성층은 300nm 내지 380nm의 범위의 자외선을 발광하며,
상기 제1반도체층은 1100nm 내지 2000nm의 범위의 파장으로 변환하는 반도체 소자.The method of claim 3,
The active layer emits ultraviolet light in the range of 300 nm to 380 nm,
Wherein the first semiconductor layer converts into a wavelength in the range of 1100 nm to 2000 nm.
상기 제1반도체층은 상기 전자 차단층과 상기 제2도전형 반도체층 사이에 배치되는 반도체 소자.The light emitting device according to claim 1, further comprising an electron blocking layer between the active layer and the second conductivity type semiconductor layer,
And the first semiconductor layer is disposed between the electron blocking layer and the second conductivity type semiconductor layer.
상기 캐비티 내에 배치된 반도체 소자;
상기 캐비티 상에 투명 윈도우를 포함하며,
제1도전형 반도체층;
상기 제1도전형 반도체층 위에 활성층;
상기 활성층 위에 제2도전형 반도체층;
상기 활성층과 상기 제1,2도전형 반도체층 사이의 영역 중 적어도 하나에 배치된 제1반도체층을 포함하며,
상기 제1반도체층은 상기 활성층으로부터 방출된 광을 적외선 파장으로 변환하는 도펀트를 포함하며,
상기 도펀트는 어븀을 포함하며,
상기 활성층은 자외선 파장을 발광하는 반도체 소자 패키지.A body having a cavity;
A semiconductor element disposed in the cavity;
A transparent window on the cavity,
A first conductive semiconductor layer;
An active layer on the first conductive semiconductor layer;
A second conductive semiconductor layer on the active layer;
And a first semiconductor layer disposed in at least one of a region between the active layer and the first and second conductive semiconductor layers,
Wherein the first semiconductor layer includes a dopant for converting light emitted from the active layer into an infrared wavelength,
Wherein the dopant comprises erbium,
Wherein the active layer emits ultraviolet light.
Priority Applications (1)
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KR1020160180724A KR20180076497A (en) | 2016-12-28 | 2016-12-28 | Semiconductor device and semiconductor device package having thereof |
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CN110137325A (en) * | 2019-04-15 | 2019-08-16 | 深圳先进技术研究院 | Infrared LED device and preparation method thereof |
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- 2016-12-28 KR KR1020160180724A patent/KR20180076497A/en not_active Application Discontinuation
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