KR20180063372A - 메모리 프리페치 시스템들 및 방법들 - Google Patents

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Abstract

본원에 개시되어 있는 시스템 및 방법은 선택된 메모리 볼트와 관련된 파이프라인이 비어 있을 때 적층형-다이 메모리 시스템에서 선택된 메모리 볼트로부터 데이터 워드들의 프래그램가능 개수를 프리페치하도록 작동하는 시스템 및 방법을 포함한다.

Description

메모리 프리페치 시스템들 및 방법들{MEMORY PREFETCH SYSTEMS AND METHODS}
관련 출원
본원은 여기에 참조로 합체되어 있는 2009년 2월 13일자 출원된 미국 출원 제12/371,389호로부터 우선권 이득을 청구한다.
본원에 개시된 여러 실시예들은 반도체 메모리들과 관련된 시스템들 및 방법들과, 메모리 프리페치(prefetch)와 관련된 시스템들 및 방법들에 관한 것이다.
마이크로프로세서 기술은 반도체 메모리 기술의 속도보다 더 빠른 속도로 발전되었다. 그 결과 성능에 있어서 현대의 호스트 프로세서와, 지령 및 데이터를 수신하도록 상기 프로세서에 결합되어 있는 반도체 메모리 서브시스템 사이에 종종 미스매치(mis-match)가 존재한다. 예를 들어, 일부 하이엔드 서버들은 메모리 요청들에 대한 응답들을 대기하는 4개의 클록 중 3개가 아이들하는(idle) 것으로 평가되고 있다.
덧붙여, 소프트웨어 응용 및 동작 시스템 기술의 개발은 프로세서 코어들 및 스레드들(threads)의 개수가 계속 증가함에 따라 고밀도 메모리 서브시스템에 대한 수요를 증가시키고 있다. 그러나, 현재 기술의 메모리 서브시스템들은 종종 성능과 밀도 사이에 절충안을 내놓고 있다. 고도의 대역폭들은 JEDEC 전기 사양을 초과하지 않고 시스템 내에서 연결될 수 있는 메모리 카드들 또는 모듈들의 개수를 제한할 수 있다.
JEDEC 인터페이스로의 확장이 제안되어 있지만 일반적으로 나중에 예상되는 메모리 대역폭들 및 밀도들에 대하여 부족한 것으로 알려져 있다. 취약성은 메모리 전력 소비의 부족, 및 호스트 프로세서와 메모리 서브시스템 사이의 인터페이스의 고유성(uniqueness)을 포함한다. 후자의 취약성은 프로세서 및/또는 메모리 기술들이 변함에 따라 인터페이스를 재설계(re-design)할 필요성을 유발할 수 있다.
도 1은 본 발명의 여러 실시예들에 따른 메모리 시스템의 블록도.
도 2는 여러 실시예들에 따라 로직 다이로 적층된 적층형-다이 3D 메모리 어레이의 부분 개념 도면.
도 3 및 도 4는 여러 실시예들에 따른 예시적 패킷들과 관련된 필드들(fields)을 도시하는 패킷 다이어그램.
도 5는 여러 실시예들에 따른 메모리 볼트(vault) 제어기 및 관련 모듈들의 블록도.
도 5a는 여러 실시예들에 따른 메모리 시스템의 블록도.
도 6a 및 도 6b는 여러 실시예들에 따른 방법을 예시하는 흐름도.
도 1은 본 발명의 여러 실시예들에 따른 메모리 시스템(100)의 블록도이다. 하나 이상의 실시예는 하나 이상의 발신(originating) 디바이스들(예를 들어, 하나 이상의 프로세서들)과 적층형 어레이 메모리 "볼트들"의 세트 사이에 지령들, 어드레스들, 및/또는 데이터의 복수의 아웃바운드 스트림(outbound stream)을 실질적으로 동시에 전송하도록 작동한다. 메모리 시스템 밀도, 대역폭, 병렬성(parallelism) 및 확장성이 증가될 수 있다.
본원에서 멀티-다이 메모리 어레이 실시예들은 이전 디자인들에서 각각의 개별 메모리 어레이 다이상에 정상적으로 배치되는 제어 로직을 종합하고 있다. 적층형 다이 그룹의 서브섹션들(이하 "메모리 볼트"로서 언급됨)은 공통의 제어 로직을 공유한다. 메모리 볼트 아키텍처는 파워드-온(powered-on) 메모리 뱅크들의 미세한 입상도(granularity)를 제공하면서 에너지 효율을 증가시키기 위해 메모리 제어 로직을 전략적으로 분할한다. 또한 본원에서 실시예들은 메모리 시스템 인터페이스에 대해 표준화된 호스트 프로세서를 사용할 수 있다. 표준화된 인터페이스는 메모리 기술이 발전함에 따라 재설계 사이클 시간을 감소시킬 수 있다.
도 2는 여러 실시예들에 따라 로직 다이(202)로 적층된 적층형-다이 3D 메모리 어레이(200)의 부분 개념 도면이다. 메모리 시스템(100)은 적층형-다이 3D 메모리 어레이(200)와 같은 타일형 메모리 어레이들의 스택을 하나 이상 통합하고 있다. 다중 메모리 어레이(예를 들어, 메모리 어레이(203))는 복수의 적층형 다이들(예를 들어, 적층형 다이(204)) 각각에 조립된다.
적층형 다이들 각각은 다중 "타일들"(예를 들어, 적층형 다이(204)와 관련된 타일들(205A, 205B, 205C))로 논리적으로 구분된다. 각각의 타일(예를 들어 타일(205C))은 하나 이상의 메모리 어레이(203)를 포함할 수 있다. 일부 실시예들에서, 각각의 메모리 어레이(203)는 메모리 시스템(100) 내에 하나 이상의 독립된 메모리 뱅크들로서 구성될 수 있다. 메모리 어레이(203)들은 어떠한 특별한 메모리 기술로 제한하지 않으며, DRAM(dynamic random access memory), SRAM(static random access memory), 플래시 메모리 등을 포함할 수 있다.
메모리 어레이 타일(208)들의 적층형 세트는 적층형 다이들(예를 들어, 타일들(212B, 212C, 212D). 도 1에서 베이스 타일이 숨겨져 있음) 각각으로부터 단일 타일을 포함할 수 있다. 전력, 어드레스, 및/또는 데이터와, 이와 유사한 공통 신호들은 웨이퍼 관통 상호접속(TWI : through-wafer interconnect)과 같이, 전도성 경로들(예를 들어, 전도성 경로(224))상에 "Z" 크기(220)로서 타일(208)들의 적층형 세트를 횡단할 수 있다. 따라서 적층형-다이 3D 메모리 어레이(200)는 메모리 "볼트들"의 세트(예를 들어, 메모리 볼트(230))로 분할된다. 각각의 메모리 볼트는 타일들의 적층형 세트를 포함하고, 하나의 타일은 복수의 적층형 다이 각각으로부터 나온다. 볼트의 각각의 타일은 하나 이상의 메모리 어레이(예를 들어, 메모리 어레이(240))를 포함할 수 있다.
그 결과로 생성된 메모리 볼트들의 세트(102)가 도 1에 도시되어 있다. 이하에 설명된 제어, 스위칭 및 통신 로직은 로직 다이(202)상에 조립된다. 메모리 시스템(100)은 복수의 메모리 볼트 제어기(MVC)(104)(예를 들어, MVC(106))를 포함한다. 각각의 MVC는 대응하는 메모리 볼트(예를 들어, 메모리 볼트(110))에 1 대 1 관계로서 통신가능하게 연결된다. 따라서 각각의 MVC는 다른 MVC들과 그들 각자의 메모리 볼트들 사이의 통신으로부터 독립적으로 대응하는 메모리 볼트와 통신할 수 있다.
또한 메모리 시스템(100)은 복수의 구성가능한 직렬형 통신 링크 인터페이스(SCLI : serialized communication link interface)(112)를 포함한다. SCLI(112)들은 SCLI들의 아웃바운드 그룹(113)(예를 들어, 아웃바운드 SCLI(114)) 및 SCLI들의 인바운드(inbound) 그룹(115)으로 구분된다. 복수의 SCLI(112) 각각은 다른 SCLI(112)들과 동시 작동을 할 수 있다. SCLI(112)들은 다함께 복수의 MVC(104)들을 하나 이상의 호스트 프로세서(들)(114)에 통신가능하게 연결한다. 메모리 시스템(100)은 고도 추출된(highly abstracted) 멀티-링크 고처리율(high-throughput) 인터페이스를 호스트 프로세서(들)(114)에 제공한다.
또한 메모리 시스템(100)은 매트릭스 스위치(116)를 포함할 수 있다. 매트릭스 스위치(116)는 복수의 SCLI(112) 및 복수의 MVC(104)에 통신가능하게 연결된다. 매트릭스 스위치(116)는 각각의 SCLI를 선택된 MVC에 교차접속할 수 있다. 호스트 프로세서(들)(114)는 따라서 실질적으로 동시에 복수의 SCLI(112)를 가로질러 복수의 메모리 볼트(102)에 접근할 수 있다. 이러한 아키텍처는 멀티-코어 기술들을 포함하는, 현대 프로세서 기술들에 의해 필요로 하는 프로세서 대 메모리 대역폭을 제공할 수 있다.
또한 메모리 시스템(100)은 매트릭스 스위치(116)에 통신가능하게 연결된 메모리 패브릭(fabric) 제어 레지스터(117)를 포함할 수 있다. 메모리 패브릭 제어 레지스터(117)는 구성 소스로부터 메모리 패브릭 구성 파라미터들을 받아들이고, 그리고 선택가능한 모드에 따라 작동하도록 메모리 시스템(100)의 하나 이상의 컴포넌트를 구성한다. 예를 들어, 매트릭스 스위치(116), 각각의 복수의 메모리 볼트(102), 및 복수의 MVC(104)는 정상적으로는 별개의 메모리 요청들에 응답하여 서로 독립적으로 작동하도록 구성될 수 있다. 그러한 구성은 SCLI(112)들과 메모리 볼트(102)들 사이의 병렬성의 결과로서 메모리 시스템 대역폭을 강화시킬 수 있다.
대안으로서, 메모리 시스템(100)은 복수의 메모리 볼트(102) 중 2개 이상의 메모리 볼트의 서브세트와 MVC들의 대응 서브세트가 단일 요청에 응답하여 동기 작동하도록 메모리 패브릭 제어 레지스터(117)를 경유하여 재구성될 수 있다. 후자의 구성은 아래에 더 상세히 설명되어 있듯이, 잠복기(latency)를 감소시키기 위해 정상보다 넓은(wider-than-normal) 데이터 워드에 접근하는데 사용될 수 있다. 다른 구성들은 선택된 비트 패턴을 메모리 패브릭 제어 레지스터(117)에 로딩시킴에 의하여 사용될 수 있다.
도 3 및 도 4는 여러 실시예들에 따라 각자의 예시적 패킷들(300 및 400)과 관련된 필드들을 도시하는 패킷 다이어그램들이다. 도 3 및 도 4를 고려하여 도 1로 돌아가면, 또한 메모리 시스템(100)은 매트릭스 스위치(116)에 통신가능하게 연결된 복수의 패킷 디코더(118)(예를 들어, 패킷 디코더(120))를 포함할 수 있다. 호스트 프로세서(들)(114)는 일부 실시예들에서 예시적 패킷(300 또는 400)과 구조가 유사한 아웃바운드 패킷(122)을 모은다. 즉, 아웃바운드 패킷(122)은 지령 필드(310), 어드레스 필드(320), 및/또는 데이터 필드(410)를 내장할 수 있다. 또한 아웃바운드 패킷(122)은 메모리 볼트 내의 프리페치 동작들과 관련된 프리페치 정보를 보유하기 위해 프리페치 정보 필드(412)를 내장할 수 있다. 프리페치 동작들은 도 5, 도 5a, 도 6a, 및 도 6b를 참고하여 아래에 설명되어 있다. 도 1로 돌아가서, 호스트 프로세서(114)가 아웃바운드 패킷(122)을 어셈블(assemble)한 후에, 호스트 프로세서는 이하에 상세히 설명된 방법으로 아웃바운드 패킷(122)을 아웃바운드 SCLI(예를 들어, 아웃바운드 SCLI(114))를 가로질러 패킷 디코더(120)로 전송한다.
아웃바운드 SCLI(114)는 복수의 아웃바운드 차동쌍 직렬 경로(differential pair serial path)(DPSP)(128)를 포함할 수 있다. DPSP(128)들은 호스트 프로세서(들)(114)에 통신가능하게 연결되고, 그리고 아웃바운드 패킷(122)을 집합적으로 운반할 수 있다. 즉, 복수의 DPSP(128) 중 각각의 DPSP는 제1 데이터 레이트에서 아웃바운드 패킷(122)의 제1 데이터 레이트 아웃바운드 서브-패킷 부분을 운반할 수 있다.
아웃바운드 SCLI(114)는 또한 복수의 아웃바운드 DPSP(128)에 통신가능하게 연결된 역직렬화기(130)를 포함할 수 있다. 역직렬화기(130)는 아웃바운드 패킷(122)의 각각의 제1 데이터 레이트 아웃바운드 서브-패킷 부분을 복수의 제2 데이터 레이트 아웃바운드 서브-패킷으로 변환한다. 복수의 제2 데이터 레이트 아웃바운드 서브-패킷은 제2 데이터 레이트에서 제1 복수의 아웃바운드 싱글-앤드(single-ended) 데이터 경로(SEDP)(134)를 가로질러 전송된다. 제2 데이터 레이트는 제1 데이터 레이트보다 더 느리다.
아웃바운드 SCLI(114)는 또한 역직렬화기(130)에 통신가능하게 연결된 디멀티플렉서(demultiplexer)(138)를 포함할 수 있다. 디멀티플렉서(138)는 복수의 제2 데이터 레이트 아웃바운드 서브-패킷 각각을 복수의 제3 데이터 레이트 아웃바운드 서브-패킷으로 변환한다. 복수의 제3 데이터 레이트 아웃바운드 서브-패킷은 제2 복수의 아웃바운드 제3 데이터 레이트에서 SEDP(142)를 가로질러 패킷 디코더(120)로 전송된다. 제3 데이터 레이트는 제2 데이터 레이트보다 더 느리다.
패킷 디코더(120)는 아웃바운드 패킷(122)을 수신하고, 지령 필드(310)(예를 들어, 예시적 패킷(300)), 어드레스 필드(320)(예를 들어, 예시적 패킷(300)), 및/또는 데이터 필드(예를 들어 예시적 패킷(400))를 추출한다. 일부 실시예들에서, 패킷 디코더(120)는 대응하는 메모리 볼트 선택 신호들의 세트를 결정하기 위해 어드레스 필드(320)를 디코딩한다. 패킷 디코더(120)는 인터페이스(146)상의 매트릭스 스위치(116)에 메모리 볼트 선택 신호들의 세트를 제공한다. 볼트 선택 신호들은 입력 데이터 경로(148)들이 아웃바운드 패킷(122)에 해당하는 MVC(106)로 전환되도록 만든다.
이제 인바운드 데이터 경로들에 대해 설명하면, 메모리 시스템(100)은 매트릭스 스위치(116)에 통신가능하게 연결된 복수의 패킷 인코더(154)(예를 들어, 패킷 인코더(158))를 포함할 수 있다. 패킷 인코더(158)는 인바운드 메모리 지령, 인바운드 메모리 어드레스, 및/또는 인바운드 메모리 데이터를 복수의 MVC(104) 중 하나로부터 매트릭스 스위치(116)를 경유하여 수신할 수 있다. 패킷 인코더(158)는 인바운드 SCLI(164)를 가로질러 호스트 프로세서(114)로 전송하기 위해 인바운드 메모리 지령, 어드레스, 및/또는 데이터를 인바운드 패킷(160) 내로 인코딩한다.
일부 실시예들에서, 패킷 인코더(158)는 인바운드 패킷(160)을 복수의 제3 데이터 레이트 인바운드 서브-패킷으로 분할할 수 있다. 패킷 인코더(158)는 제3 데이터 레이트에서 복수의 제3 데이터 레이트 인바운드 서브-패킷을 제1 복수의 인바운드 싱글앤드 데이터 경로(SEDP)(166)를 가로질러 전송할 수 있다. 메모리 시스템(100)은 또한 패킷 인코더(158)에 통신가능하게 연결된 멀티플렉서(multiplexer)(168)를 포함할 수 있다. 멀티플렉서(168)는 제3 데이터 레이트 인바운드 서브-패킷들의 복수의 서브세트들 각각을 제2 데이터 레이트 인바운드 서브-패킷으로 멀티플렉싱할 수 있다. 멀티플렉서(168)는 제3 데이터 레이트보다 빠른 제2 데이터 레이트에서 제2 데이터 레이트 인바운드 서브-패킷들을 제2 복수의 인바운드 SEDP(170)를 가로질러 전송한다.
메모리 시스템(100)은 멀티플렉서(168)에 통신가능하게 연결된 직렬화기(172)를 더 포함할 수 있다. 직렬화기(172)는 제2 데이터 레이트 인바운드 서브-패킷들의 복수의 서브세트들 각각을 제1 데이터 레이트 인바운드 서브-패킷 내로 집합시킨다. 제1 데이터 레이트 인바운드 서브-패킷들은 제2 데이트 레이트보다 빠른 제1 데이트 레이트에서 복수의 인바운드 차동쌍 직렬 경로(DPSP)(174)를 가로질러 호스트 프로세서(들)(114)로 전송된다. 따라서 지령, 어드레스 및 데이터 정보는 호스트 프로세서(들)(114)와 MVC(104)들 사이에서 매트릭스 스위치(116)를 경유하여 SCLI(112)들을 가로질러 전후로 전달된다.
도 5는 여러 실시예들에 따른 MVC(예를 들어, MVC(106)) 및 관련 모듈들의 블록도이다. MVC(106)는 프로그램가능 볼트 제어 로직(PVCL) 컴포넌트(예를 들어, PVCL(510))을 포함할 수 있다. PVCL(510)은 MVC(106)를 대응하는 메모리 볼트(예를 들어, 메모리 볼트(110))에 인터페이스한다. PVCL(510)은 대응하는 메모리 볼트(110)와 관련된 하나 이상의 뱅크 제어 신호들 및/또는 타이밍 신호들을 발생한다.
PVCL(510)은 선택된 구성 또는 선택된 기술의 메모리 볼트(110)에 MVC(106)를 적응시키도록 구성될 수 있다. 따라서, 예를 들어 메모리 시스템(100)은 현재 이용가능한 DDR2 DRAM들을 이용하여 초기에 구성될 수 있다. 메모리 시스템(100)은 이어서 PVCL(510)이 DDR3 뱅크 제어 및 타이밍 로직을 포함하도록 재구성함으로써 DDR3-기반 메모리 볼트 기술을 수용하도록 적응될 수 있다.
MVC(106)는 또한 PVCL(510)에 통신가능하게 연결된 메모리 시퀀서(sequencer)(514)를 포함할 수 있다. 메모리 시퀀서(514)는 관련된 메모리 볼트(110)를 실행하는데 사용된 기술에 기초하여 메모리 기술에 의존한 동작들의 세트를 수행한다. 메모리 시퀀서(514)는 예를 들어, 지령 디코드 동작들, 메모리 어드레스 멀티플렉싱 동작들, 메모리 어드레스 디멀티플렉싱 동작들, 메모리 리프레시 동작들, 메모리 볼트 트레이닝 동작들, 및/또는 대응하는 메모리 볼트(110)와 관련된 메모리 볼트 프리페치 동작들을 수행할 수 있다. 일부 실시예들에서, 메모리 시퀀서(514)는 DRAM 시퀀서를 포함할 수 있다. 일부 실시예들에서, 메모리 리프레시 동작들은 리프레시 제어기(515)에서 시작될 수 있다.
메모리 시퀀서(514)는 선택된 구성 또는 기술의 메모리 볼트(110)에 메모리 시스템(100)을 적응시키도록 구성될 수 있다. 예를 들어, 메모리 시퀀서(514)는 메모리 시스템(100)과 관련된 다른 메모리 시퀀서들과 동기 작동되도록 구성될 수 있다. 그러한 구성은 멀티플 메모리 볼트들로부터의 넓은 데이터 워드를 단일 캐시 라인 요청에 응답하여 호스트 프로세서(들)(114)와 관련된 캐시 라인(도시 안됨)으로 전달하는데 사용될 수 있다.
또한 MVC(106)는 기록 버퍼(516)를 포함할 수 있다. 기록 버퍼(516)는 호스트 프로세서(들)(114)로부터 MVC(106)에 도달하는 데이터를 버퍼링하도록 PVCL(510)에 통신가능하게 연결될 수 있다. MVC(106)는 판독 버퍼(517)를 더 포함할 수 있다. 판독 버퍼(517)는 대응하는 메모리 볼트(110)로부터 MVC(106)에 도달하는 데이터를 버퍼링하도록 PVCL(510)에 통신가능하게 연결될 수 있다.
MVC(106)는 또한 고장(out-of-order) 요청 큐(518)를 포함할 수 있다. 고장 요청 큐(518)는 메모리 볼트(110) 내에 포함된 복수의 메모리 뱅크에서 판독 및/또는 기록 동작들의 명령에 따른 순서를 확립한다. 명령에 따른 순서는 뱅크 충돌을 감소시키며 판독-기록 전환 시간을 감소시키기 위해 어떤 단일 메모리 뱅크에서 순차적 동작들을 회피하도록 선택된다.
또한 MVC(106)는 메모리 볼트 리페어 로직(MVRL : memory vault repair logic) 컴포넌트(524)를 포함할 수 있다. MVRL(524)은 어레이 리페어 로직(526)을 이용하여 결함있는 메모리 어레이 어드레스 리맵핑(remapping) 동작들을 수행하도록 메모리 볼트(110)에 통신가능하게 연결될 수 있다. 또한 MVRL(524)은 TWI 리페어 로직(528)을 이용하여 메모리 볼트(110)와 관련된 TWI 리페어 동작들을 수행할 수 있다.
도 5a는 여러 실시예들에 따른 메모리 시스템(5000)의 블록도이다. 메모리 시스템(5000)은 메모리 볼트(102)들(예를 들어, 메모리 볼트(110))의 세트 및 대응하는 MVC(104)들(예를 들어 MVC(106))의 세트를 포함할 수 있다. MVC들은 전술한 바와 같이 메모리 어레이 다이들(예를 들어, 도 2의 메모리 어레이 다이(204))로 적층된 로직 다이(예를 들어, 도 2의 로직 다이(202))상에 조립된다.
도 5a의 아래 설명은 예시적 메모리 볼트(110), 예시적 MVC(106), 및 메모리 볼트 프리페치 동작들과 관련된 여러 구조 요소들 사이의 접속부들에 대해 언급하고 있다. 그러나, 주목해야 할 것은, 아래에 설명되고 도 5a에 예시된 접속부들 및 기능은 메모리 볼트(102)들의 세트 중 각각에 그리고 대응하는 MVC(104)들의 세트 각각에 적용된다는 점이다.
메모리 시스템(5000)의 일부 실시예들에서, 메모리 볼트(102)의 대역폭은 메모리 요청들을 발신하는 디바이스(예를 들어, 호스트 컴퓨터)에 메모리 볼트(102)들을 연결하는 통신 채널들의 대역폭을 초과할 수 있다. 덧붙여, 발신 디바이스로부터의 요청 스트림은 연속적이 아닐 수 있다. 이러한 인자들은 메모리 볼트(102)들에서 초과 대역폭을 초래할 수 있다. 초과 대역폭은 프리페치 동작들을 수행하는데 사용될 수 있다. 프리페치 동작들은 메모리 볼트가 아이들(idle)일 때, 예를 들어 메모리 볼트에 대한 어떠한 판독 요청들도 메모리 볼트에서 처리되고 있지 않을 때 수행될 수 있다. 대안으로서, 프리페치 동작들은 메모리 볼트가 아이들이 아닐 때 수행될 수 있다.
메모리 시스템(5000)은 프리페치 제어기(5006)를 포함할 수 있다. 프리페치 제어기(5006)는 메모리 볼트(110)와 관련된 프리페치 동작들을 수행한다. 메모리 시스템(5000)은 또한 프리페치 캐시(5014) 내에 포함된 하나 이상의 프리페치 버퍼(5010)들을 포함할 수 있다. 프리페치 버퍼(5010)들은 프리페치 제어기(5006)에 통신가능하게 연결될 수 있다. 프리페치 버퍼(5010)들의 세트(예를 들어, 프리페치 버퍼(5018)들의 세트)는 판독 데이터의 하나 이상의 캐시 라인들(예를 들어, 캐시 라인(5020)들)을 저장하도록 그룹화될 수 있다. 프리페치 제어기(5006)는 캐시 라인(5020)들을 하나 이상 선택적으로 사용할 수 있도록 구성될 수 있다.
프리페치 제어기(5006)는 메모리 볼트(110)를 향해 프리페치 판독 요청을 발행하도록 구성될 수 있어서, 프리페치 판독 요청은 메모리 볼트(110)가 아이들일 때 또는 메모리 볼트(110)가 아이들(idle)이 아닐 때 발행될 수 있다. 일부 실시예들에서, 프리페치 데이터 워드(들)는 이전 판독 요청에 응답하여 데이터 워드 판독에 해당하는 메모리 볼트 어드레스로부터 판독될 수 있다. 대안으로서 (또는 추가로), 프리페치 데이터 워드들은 MVC(106)를 향해 지령들을 발행하는 발신 디바이스에 의해 제공된 어드레스들의 범위로부터 선택된 메모리 볼트 어드레스로부터 판독될 수 있다. 예를 들어, 호스트 컴퓨터는 프리페치 버퍼(5010)들 내에 프리페칭되며 캐싱되도록 어드레스들의 범위를 특정할 수 있다.
또한, 메모리 시스템(5000)은 프리페치 제어기(5006)에 통신가능하게 연결된 프리페치 기록 로직(5021)을 포함할 수 있다. 프리페치 기록 로직(5021)은 메모리 볼트(110) 및 프리페치 버퍼(5010)들을 추적하여 기록 데이터로 업데이트한다.
메모리 시스템(5000)에 의한 프리페치의 사용은 다른 것들에 비하여 일부 동작 조건들하에서 더 필요로 할 수 있다. "집약성(locality)"은 전자 메모리 기술과 관련되어 있는 바와 같이, 다음 메모리 요청이 이전 요청과 동일한 메모리의 공간 영역으로부터 데이터를 참조할 것이라는 가능성을 말한다. 더 큰 집약성을 갖는 메모리 볼트 데이터 요청 스트림은 더 작은 집약성을 갖는 데이터 요청 스트림보다 프리페치 동작들로부터 더 많은 유익을 줄 수 있다. 그리고, 프리페치 동작들은 메모리 볼트(110)에서 전력을 소비한다는 점에 주목해야 한다. 결과적으로, 프리페치 제어기(5006)는 프리페치 동작들을 선택적으로 가능 및/또는 불가능하게 구성될 수 있다. 일부 실시예들은 데이터 스트림의 예상 집약성에 따라 및/또는 메모리 볼트(110)와 관련된 선택된 전력 비용을 목표로 하기 위해 프리페치 동작들을 가능/불가능하게 할 수 있다.
메모리 시스템(5000)은 프리페치 제어기(5006)에 통신가능하게 연결된 프리페치 활용 로직(5022)을 포함할 수 있다. 프리페치 활용 로직(5022)은 히트 측정 기간 동안에 캐시 라인 히트들의 개수를 추적한다. 본원의 내용에서의 "캐시 라인 히트(cache line hit)"는, 데이터 워드가 저장되어 있으며 상기 데이터 워드가 캐시 내에서 발견되는 메모리 볼트 어드레스를 판독 요청이 참조할 때 발생한다. 프리페치 제어기(5006)는 프리페치 캐시(5014)와 관련된 히트 레이트가 히트 레이트 측정 기간 동안에 선택된 임계값보다 작으면 프리페치 동작들을 불가능하도록 구성될 수 있다. 프리페치 동작들은 선택된 기간 동안 또는 프리페치 동작들을 재개하라는 지령이 호스트 컴퓨터와 같은 발신 디바이스로부터 수신될 때까지 불가능하게 될 수 있다. 일부 실시예들에서, 프리페치는 개별 캐시 라인에 기초하여 켜지거나 꺼질 수 있다.
메모리 시스템(5000)은 또한 메모리 볼트(110)에 배치된 하나 이상의 전압 센서(5026) 및/또는 온도 센서(5028)를 포함할 수 있다. 전력 모니터(5032)는 전압 센서(들)(5026) 및/또는 온도 센서(들)(5028)에 연결될 수 있다. 전력 모니터(5032)는 메모리 볼트(110)에서의 전력 소비 레벨를 프리페치 제어기(5006)에 지시할 수 있다. 프리페치 제어기(5006)는 메모리 볼트(110)에서의 전력 소비 레벨이 제1 선택 임계값보다 높으면 프리페치 동작들을 불가능하게 구성될 수 있다. 프리페치 동작들은 선택된 기간의 만료에 따라 다시 가능하게 될 수 있다. 대안으로서, 프리페치는 전력 소비 레벨이 제2 선택 임계값보다 낮거나, 또는 프리페치를 재개하도록 발신 디바이스로부터 지령을 수신하면, 다시 가능하게 될 수 있다.
메모리 시스템(5000)은 프리페치 제어기(5006)에 통신가능하게 연결된 프리페치 판독 로직(5036)을 더 포함할 수 있다. 프리페치 판독 로직(5036)은 MVC(106)에서 수신된 판독 요청이 하나 이상의 프리페치 워드를 참조하면 하나 이상의 프리페치 버퍼(5010)들로부터 하나 이상의 프리페치 워드들을 판독할 수 있다.
따라서, 메모리 시스템(100); 메모리 어레이들(200, 203, 240, 527); 다이(202, 204); 타일들(205A, 205B, 205C, 208, 212B, 212C, 212D); "Z" 크기(220); 경로들(224, 148); 메모리 볼트들(230, 102, 110); MVC들(104, 106); SCLI들(112, 113, 114, 115, 164); 프로세서(들)(114); 매트릭스 스위치(116); 레지스터(117); 패킷들(300, 400, 122, 160); 패킷 디코더들(118, 120); 필드들(310, 320, 410); DPSP들(128, 174); 역직렬화기(130); SEDP들(134, 142, 166, 170); 디멀티플렉서(138); 인터페이스(146); 패킷 인코더들(154, 158); 멀티플렉서(168); 직렬화기(172); PVCL(510); 메모리 시퀀서(514); 리프레시 제어기(515); 버퍼들(516, 517); 고장 요청 큐(518); MVRL(524); 어레이 리페어 로직(526); TWI 리페어 로직(528); 메모리 시스템(5000); 프리페치 제어기(5006); 프리페치 버퍼들(5010, 5018); 프리페치 캐시(5014); 캐시 라인들(5020); 프리페치 기록 로직(5021); 프리페치 활용 로직(5022); 센서들(5026, 5028); 전력 모니터(5032); 및 프리페치 판독 로직(5036) 모두는 본원에서 "모듈들"로서 특성을 가질 수 있다.
모듈들은 메모리 시스템(5000)의 아키텍처에서 요구하는 대로 그리고 여러 실시예들의 특별한 실행에 적합한 대로, 하드웨어 회로망, 광학 컴포넌트들, 단일 또는 멀티-프로세서 회로들, 메모리 회로들, 컴퓨터-판독가능한 매체(그러나 소프웨어 목록이 아님) 내에 인코딩된 소프트웨어 프로그램 모듈들 및 객체들(objects), 펌웨어, 및 이들의 조합을 포함할 수 있다.
여러 실시예들의 장치 및 시스템들은 고밀도 멀티-링크 고처리율 반도체 메모리 시스템(5000) 이외의 응용예들에서 유용하게 사용될 수 있다. 따라서, 본 발명의 여러 실시예들은 이것으로 제한하지 않는다. 메모리 시스템(5000)의 예시는 여러 실시예들의 구조를 일반적으로 이해시키기 위한 의도를 갖고 있다. 이것은 본원에서 설명된 구조들을 사용하였던 장치 및 시스템들의 요소들 및 특징들(features) 모두를 완전히 설명하는 것으로 사용될 의도는 없다.
여러 실시예들의 신규한 장치 및 시스템들은 컴퓨터들, 통신 및 신호 처리 회로, 단일-프로세서 또는 멀티-프로세서 모듈들, 단일 또는 멀티플 매립 프로세서들, 멀티-코어 프로세서들, 데이터 스위치들, 및 다중층 멀티칩 모듈들을 포함하는 주문형(application-specific) 모듈들을 포함하거나 통합될 수 있다. 그러한 장치 및 시스템들은 다양한 전자 시스템들, 즉 텔레비젼, 휴대폰, 개인용 컴퓨터(예를 들어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 핸드헬드 컴퓨터, 태블릿 컴퓨터 등), 워크스테이션, 라디오, 비디오 플레이어, 오디오 플레이어(예를 들어, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어), 차량, 의료기구(예를 들어, 심장 모니터, 혈압 모니터 등), 셋탑 박스 등 내에 서브-컴포넌트로서 추가로 포함될 수 있다. 일부 실시예들은 다수의 방법을 포함할 수 있다.
도 6a 및 도 6b는 여러 실시예들에 따른 방법(6000)을 예시하는 흐름도이다. 방법(6000)은 적층형-다이 메모리 시스템 내의 하나 이상의 메모리 볼트(예를 들어, 도 5a의 적층형-다이 메모리 시스템(5000) 내에 있는 메모리 볼트(110))와 관련된 프리페치 동작들을 수행하는 단계를 포함한다. 프리페치 동작들은 각각의 개별 메모리 볼트를 위해 개별적으로 구성된 프리페치 파라미터들을 선택적으로 사용가능 또는 불가능하게 될 수 있다. 일부 실시예들에서, 데이터 워드들의 프로그램가능 개수는 메모리 볼트 파이프라인이 비어 있을 때 때때로 프리페칭될 수 있다.
방법(6000)은 발신 디바이스(예를 들어, 호스트 컴퓨터)로부터 MVC(도 5a의 MVC(106))에서 프리페치 구성 파라미터들을 수신하는 블록(6002)에서 시작할 수 있다. 프리페치 구성 파라미터들은 프리페치 어드레스 양상(modality)을 포함할 수 있다. 이 상황에서 "프리페치 어드레스 양상"은 메모리 볼트로부터 프리페칭될 어드레스가 이전에 액세스된 어드레스에 해당되는지 또는 발신 디바이스에 의해 특정된 범위로부터 나온 어드레스에 해당되는지를 의미한다. 다른 구성 파라미터들은 캐시 히트가 발생할 때 복귀하도록 캐시 라인들의 개수와 같은 캐시 라인 액세스 파라미터들을 포함할 수 있다. 또한 방법(6000)은 블록(6004)에서 프리페치 구성 파라미터들을 사용하여 메모리 시스템을 구성하는 단계를 포함할 수 있다.
방법(6000)은 블록(6010)에서, 하나 이상의 프리페치 판독 요청을 메모리 볼트로 발행함으로써 계속될 수 있다. 방법(6000)은 메모리 볼트가 프리페치 판독 요청을 발행하기 전에 아이들인지를 확인할 수 있다. 메모리 볼트가 아이들이면, 예를 들어 메모리 볼트에 대해 어떠한 다른 판독 요청들도 메모리 볼트에서 처리되고 있지 않을 때, 방법(6000)은 프리페치 판독 요청을 발행할 수 있고 그리고 프리페치 동작들을 개시할 수 있다. 대안으로서, 방법(6000)은 메모리 볼트가 아이들이 아닐 때 프리페치 판독 요청을 발행할 수 있으며, 따라서 메모리 볼트에 대한 하나 이상의 다른 판독 요청들이 메모리 볼트에서 처리되고 있을지라도 프리페치 동작들이 판독 요청을 수신할 때 자동적으로 개시될 수 있다.
방법(600)은 메모리 볼트가 프리페치 동작들을 수행하지 않도록 지시하는 프리페치 정보를 발신 디바이스(예를 들어, 호스트 컴퓨터)로부터 수신하면 메모리 볼트에 대해 프리페치 판독 요청을 발행하는 것(박스(6010))을 생략할 수 있다. 예를 들어, 방법(6000)이 도 1의 메모리 시스템(100)에서 사용될 때, 도 1의 호스트 프로세서(114)는 프리페치 동작들을 수행하지 않도록 지시하는 프리페치 정보를 갖는 아웃바운드 패킷(112)을 전송할 수 있다. 프리페치 정보는 도 4의 프리페치 정보 필드(412)와 같은 아웃바운드 패킷(122)의 필드 내에 포함될 수 있다. 메모리 볼트는 발신 디바이스로부터 프리페치 동작들이 수행되어야(또는 재개되어야) 할 것을 지시하는 프리페치 정보를 수신하면 프리페치 동작들을 수행하는 것을 재개할 수 있다. 프리페치 정보는 프리페치 동작들이 수행(또는 재개)되어야 하는지 아니면 수행되지 않아야(예를 들어 생략 또는 일시 중지) 하는지를 지시하는 값을 갖는 멀티플 비트들 또는 단지 단일 비트를 포함할 수 있다. 예를 들어, 프리페치 정보가 단지 단일 비트를 가지며 그리고 단일 비트가 "0"의 값을 가지면, 그때 프리페치 동작들은 생략되거나 일시 중지될 수 있다. 만일 단일 비트가 "1"의 값을 가지면, 그때 프리페치 동작이 수행(또는 재개)될 수 있다.
도 6으로 돌아가서, 방법(6000)은 또한 블록(6014)에서 메모리 볼트에 해당하는 MVC에서 메모리 볼트로부터 하나 이상의 프리페치 데이터 워드를 수신하는 단계를 포함할 수 있다. 방법(6000)은 블록(6016)에서 프리페치 캐시에서 하나 이상의 프리페치 버퍼들 내에 프리페치 데이터 워드들을 저장하는 단계를 더 포함할 수 있다.
방법(6000)은 블록(6020)에서 MVC에서 판독 요청을 수신하는 것을 계속할 수 있다. 방법(6000)은 블록(6024)에서 판독 요청에 의해 참조한 데이터가 프리페치 캐시 내에 통용되고 있는지 판정하는 단계를 포함할 수 있다. '예' 이면, 방법(6000)은 블록(6028)에서 프리페치 캐시로부터 판독 요청을 서비스하며 그 결과 캐시 히트를 초래하는 것을 계속할 수 있다. 판독 요청에 의해 참조한 데이터가 프리페치 캐시 내에서 흐르지 않으면(캐시 히트가 없으면), 방법(6000)은 블록(6032)에서 선택된 메모리 볼트로부터 판독 요청을 서비스하는 것을 계속할 수 있다.
또한 방법(6000)은 블록(6036)에서 제1 기간에 걸쳐 프리페치 캐시와 관련된 히트 레이트를 측정하는 단계를 포함할 수 있다. 방법(6000)은 추가로 블록(6040)에서 캐시 히트 레이트가 선택된 임계값보다 낮은지를 판정하는 단계를 포함할 수 있다. 히트 레이트가 선택된 임계값보다 낮으면, 방법(6000)은 블록(6044)에서 프리페치 동작들을 불가능하게 하는 단계를 포함할 수 있다. 프리페치 동작들은 선택된 기간 동안 또는 프리페치가 발신 디바이스로부터 수신된 지령을 경유하여 다시 가능하게 될 때까지 불가능하게 될 수 있다.
일부 실시예들에서, 방법(6000)은 블록(6050)에서 선택된 메모리 볼트에서 전력 소비와 관련된 하나 이상의 동작 파라미터들을 모니터하는 단계를 포함할 수 있다. 예를 들어, 하나 이상의 전압 측정치들 및/또는 온도 측정치들은 메모리 볼트 내에 있는 센서들로부터 수신될 수 있다. 방법(6000)은 또한 블록(6054)에서 동작 파라미터들의 측정치들에 기초하여 메모리 볼트에서의 전력 소비를 계산하는 단계를 포함할 수 있다. 방법(6000)은 블록(6058)에서 전력 소비가 제1 선택 임계값보다 높은지를 판정하는 단계를 더 포함할 수 있다. 전력 소비가 제1 선택 임계값보다 높으면, 방법(6000)은 또한 블록(6062)에서 프리페치 동작들을 불가능하게 하는 단계를 포함할 수 있다. 프리페치 동작들은 선택된 기간 동안, 또는 전력 소비 레벨이 제2 선택 임계값보다 낮게 떨어질 때까지, 또는 프리페치가 발신 디바이스로부터 수신된 지령에 따라 다시 가능하게 될 때까지 불가능하게 될 수 있다.
주목해야 할 것은, 본원에서 설명된 활동들은 설명된 순서 이외의 순서로 실행될 수 있다는 점이다. 상술한 방법들에 대하여 설명된 다양한 활동들은 또한 반복적, 직렬, 및/또는 병렬 방식으로 실행될 수 있다.
소프트웨어 프로그램은 소프트웨어 프로그램에 정의된 기능들을 실행하기 위해 컴퓨터-기반 시스템에서 컴퓨터-판독 가능한 프로그램으로부터 개시될 수 있다. 다양한 프로그래밍 언어들은 여기에 설명된 방법들을 실시하고 수행하도록 디자인된 소프트웨어 프로그램들을 만드는데 사용될 수 있다. 프로그램들은 Java 또는 C++와 같은 객체 지향 언어를 사용하여 객체지향 포맷으로 구성될 수 있다. 대안으로서, 프로그램들은 어셈블리 또는 C와 같은 절차 본위 언어를 사용하여 절차 본위 포맷으로 구성될 수 있다. 소프트웨어 컴포넌트들은 다른 것들 중에서 응용 프로그램 인터페이스, 인터-프로세스 통신 기술, 및 원격 절차 호출을 포함하는, 공지된 메카니즘들을 사용하여 통신할 수 있다. 여러 실시예들의 가르침은 어떠한 특별한 프로그래밍 언어 또는 환경으로 제한하지 않는다.
본원에서 설명된 장치, 시스템들, 및 방법들은 선택된 메모리 볼트와 관련된 파이프라인이 비어 있을 때 적층형-다이 메모리 시스템에서 선택된 메모리 볼트로부터 데이터 워드들의 프래그램가능 개수를 프리페치하도록 작동할 수 있다. 메모리 시스템 성능의 레벨이 증가될 수 있다.
예시에 따라 제한하지 않고, 첨부 도면들은 본 주제를 실시할 수 있는 특정 실시예들을 도시하고 있다. 예시된 실시예들은 기술에 숙련된 자가 여기에 설명된 가르침들을 실시할 수 있도록 충분히 상세하게 기술되어 있다. 다른 실시예들이 상기 실시예들로부터 유추되어 사용될 수 있으며, 따라서 구조적 및 논리적 대체 및 변경이 본원의 범위를 벗어나지 않고 가능하다. 따라서 "발명을 실시하기 위한 구체적인 내용"은 제한하는 의미로 받아들여서는 안 된다. 여러 실시예들의 폭은 첨부된 청구범위에서 형성되고 그러한 청구범위의 등가물의 전체 범위는 권리를 갖는다.
본 발명의 주제의 그러한 실시예들은 용어 "발명"이 실제로 한번 이상 기술되어 있다면, 단순히 편리를 위해 그리고 본 출원을 어떠한 단일 발명 또는 발명의 개념으로 자발적으로 제한할 의도가 없이 개별적으로 또는 집합적으로 여기서 발명으로 언급될 수 있다. 따라서 특정 실시예들이 여기에 예시되고 설명되었지만, 동일한 목적을 달성하도록 계산된 어떠한 배열은 도시된 특정 실시예들로 대체될 수 있다. 상기 설명은 여러 실시예들의 모든 적용 또는 변화를 커버하도록 의도되어 있다. 상기 실시예들과 여기에 특별히 설명되지 않은 다른 실시예들의 조합은 상기 설명을 검토하여 기술에 숙련된 자들에게 명백히 나타날 것이다.
본원의 요약은 독자가 기술적 설명의 성질을 신속히 알 수 있게 하는 요약을 요구하는 37 C.F.R. §1.72(b)에 부합하도록 제공되어 있다. 요약은 청구범위를 해석 또는 제한하는데 사용되지 않아야 함을 이해할 것이다. 상기 "발명을 실시하기 위한 구체적인 내용"에서, 여러 특징들은 본원을 간소화할 목적으로 단일 실시예로 함께 그룹으로 모인다. 본원의 방법은 각각의 청구항에서 명백히 언급한 것보다 더 많은 특징들을 요구하는 것으로 해석되어서는 안 된다. 오히려, 본 발명의 주제는 개시된 단일 실시예의 모든 특징들보다 더 작은 특징들에서 발견될 수 있다. 따라서 아래 청구범위는 각각의 청구항이 자체적으로 독립된 실시예를 가지면서 상기 "발명을 실시하기 위한 구체적인 내용"에 통합된다.

Claims (1)

  1. 제1항에 기재된 장치.
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US7978721B2 (en) * 2008-07-02 2011-07-12 Micron Technology Inc. Multi-serial interface stacked-die memory architecture
US8364901B2 (en) 2009-02-13 2013-01-29 Micron Technology, Inc. Memory prefetch systems and methods
US8018752B2 (en) 2009-03-23 2011-09-13 Micron Technology, Inc. Configurable bandwidth memory devices and methods
US9123552B2 (en) 2010-03-30 2015-09-01 Micron Technology, Inc. Apparatuses enabling concurrent communication between an interface die and a plurality of dice stacks, interleaved conductive paths in stacked devices, and methods for forming and operating the same
US8583894B2 (en) * 2010-09-09 2013-11-12 Advanced Micro Devices Hybrid prefetch method and apparatus
GB2493191A (en) * 2011-07-28 2013-01-30 St Microelectronics Res & Dev Cache arrangement with data pre-fetching requests having different quality of services
WO2013052056A1 (en) * 2011-10-06 2013-04-11 Intel Corporation Apparatus and method for dynamically managing memory access bandwidth in multi-core processor
KR20140065678A (ko) * 2012-11-20 2014-05-30 에스케이하이닉스 주식회사 반도체 장치 및 이를 이용한 반도체 장치의 동작 방법
US20140181415A1 (en) * 2012-12-21 2014-06-26 Advanced Micro Devices, Inc. Prefetching functionality on a logic die stacked with memory
CN103915111B (zh) * 2013-01-09 2016-08-10 华邦电子股份有限公司 存储器装置及其电源调整方法
US9183055B2 (en) * 2013-02-07 2015-11-10 Advanced Micro Devices, Inc. Selecting a resource from a set of resources for performing an operation
US9679615B2 (en) * 2013-03-15 2017-06-13 Micron Technology, Inc. Flexible memory system with a controller and a stack of memory
US10956044B2 (en) 2013-05-16 2021-03-23 Advanced Micro Devices, Inc. Memory system with region-specific memory access scheduling
US11074169B2 (en) 2013-07-03 2021-07-27 Micron Technology, Inc. Programmed memory controlled data movement and timing within a main memory device
US11768689B2 (en) * 2013-08-08 2023-09-26 Movidius Limited Apparatus, systems, and methods for low power computational imaging
JP6287493B2 (ja) * 2014-03-31 2018-03-07 富士通株式会社 情報処理装置、転送装置、および制御方法
US10824335B2 (en) * 2014-07-14 2020-11-03 Western Digital Technologies, Inc. Device and method to store predicted data at a host memory
KR102130578B1 (ko) 2014-12-02 2020-07-06 에스케이하이닉스 주식회사 반도체 장치
US10055384B2 (en) * 2016-12-31 2018-08-21 Entefy Inc. Advanced zero-knowledge document processing and synchronization
US10114981B2 (en) * 2016-12-31 2018-10-30 Intel Corporation Architecture for telemetry and adaptive lifetime control of integrated circuits
US9792958B1 (en) * 2017-02-16 2017-10-17 Micron Technology, Inc. Active boundary quilt architecture memory
US10831391B2 (en) * 2018-04-27 2020-11-10 EMC IP Holding Company LLC Method to serve restores from remote high-latency tiers by reading available data from a local low-latency tier in a deduplication appliance
US10929062B2 (en) * 2018-11-07 2021-02-23 International Business Machines Corporation Gradually throttling memory due to dynamic thermal conditions
KR20200114481A (ko) * 2019-03-28 2020-10-07 에스케이하이닉스 주식회사 메모리 시스템, 메모리 컨트롤러 및 그 동작 방법
WO2021133690A1 (en) * 2019-12-26 2021-07-01 Micron Technology, Inc. Host techniques for stacked memory systems
US11409657B2 (en) 2020-07-14 2022-08-09 Micron Technology, Inc. Adaptive address tracking
US11422934B2 (en) 2020-07-14 2022-08-23 Micron Technology, Inc. Adaptive address tracking
KR20220117747A (ko) 2021-02-17 2022-08-24 삼성전자주식회사 데이터 프리페치 제어 기능을 갖는 스토리지 컨트롤러, 스토리지 컨트롤러의 동작 방법, 및 스토리지 장치의 동작 방법
US20230169008A1 (en) * 2021-11-30 2023-06-01 Red Hat, Inc. Managing prefetching operations for drives in distributed storage systems

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721865A (en) * 1995-01-20 1998-02-24 Hitachi, Ltd. Information processing apparatus with prefetch control for prefetching data structure from memory through cache memory
US20040049641A1 (en) * 2002-09-09 2004-03-11 Kimming So System and method for controlling prefetching
JP2007537541A (ja) * 2004-05-14 2007-12-20 マイクロン テクノロジー，インコーポレイテッド メモリシーケンスのためのメモリハブおよび方法
US20080133809A1 (en) * 2006-12-04 2008-06-05 Nec Corporation Semiconductor device

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS615357A (ja) * 1984-06-07 1986-01-11 Fujitsu Ltd デ−タ処理装置
JP2631603B2 (ja) 1992-06-29 1997-07-16 川崎製鉄株式会社 金属ストリップの巻取装置
US5809529A (en) * 1995-08-23 1998-09-15 International Business Machines Corporation Prefetching of committed instructions from a memory to an instruction cache
JPH1196081A (ja) * 1997-09-22 1999-04-09 Chishiki Joho Kenkyusho:Kk 記憶装置の制御方法および記憶装置ならびに記憶装置の製造方法
JP2001014840A (ja) 1999-06-24 2001-01-19 Nec Corp 複数ラインバッファ型メモリｌｓｉ
US6594730B1 (en) * 1999-08-03 2003-07-15 Intel Corporation Prefetch system for memory controller
KR100449721B1 (ko) * 2002-05-20 2004-09-22 삼성전자주식회사 서로 다른 데이터 버스 폭을 갖는 장치들을 위한인터페이스 및 이를 이용한 데이터 전송방법
US7133972B2 (en) * 2002-06-07 2006-11-07 Micron Technology, Inc. Memory hub with internal cache and/or memory access prediction
JP2004118305A (ja) * 2002-09-24 2004-04-15 Sharp Corp キャッシュメモリ制御装置
US6983356B2 (en) * 2002-12-19 2006-01-03 Intel Corporation High performance memory device-state aware chipset prefetcher
US7233880B2 (en) * 2003-09-11 2007-06-19 Intel Corporation Adaptive cache algorithm for temperature sensitive memory
US7133324B2 (en) 2003-12-24 2006-11-07 Samsung Electronics Co., Ltd. Synchronous dynamic random access memory devices having dual data rate 1 (DDR1) and DDR2 modes of operation and methods of operating same
JP4444770B2 (ja) * 2004-09-14 2010-03-31 シャープ株式会社 メモリ装置
US20070005902A1 (en) * 2004-12-07 2007-01-04 Ocz Technology Group, Inc. Integrated sram cache for a memory module and method therefor
US7327600B2 (en) * 2004-12-23 2008-02-05 Unity Semiconductor Corporation Storage controller for multiple configurations of vertical memory
US20080126690A1 (en) * 2006-02-09 2008-05-29 Rajan Suresh N Memory module with memory stack
US7283418B2 (en) * 2005-07-26 2007-10-16 Micron Technology, Inc. Memory device and method having multiple address, data and command buses
JP4600825B2 (ja) 2005-09-16 2010-12-22 エルピーダメモリ株式会社 半導体記憶装置
WO2007095080A2 (en) * 2006-02-09 2007-08-23 Metaram, Inc. Memory circuit system and method
US20070204106A1 (en) * 2006-02-24 2007-08-30 James Donald Adjusting leakage power of caches
US20070220207A1 (en) * 2006-03-14 2007-09-20 Bryan Black Transferring data from stacked memory
US8032711B2 (en) * 2006-12-22 2011-10-04 Intel Corporation Prefetching from dynamic random access memory to a static random access memory
US7917702B2 (en) * 2007-07-10 2011-03-29 Qualcomm Incorporated Data prefetch throttle
US20100121994A1 (en) * 2008-11-10 2010-05-13 International Business Machines Corporation Stacked memory array
US8364901B2 (en) 2009-02-13 2013-01-29 Micron Technology, Inc. Memory prefetch systems and methods

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5721865A (en) * 1995-01-20 1998-02-24 Hitachi, Ltd. Information processing apparatus with prefetch control for prefetching data structure from memory through cache memory
US20040049641A1 (en) * 2002-09-09 2004-03-11 Kimming So System and method for controlling prefetching
JP2007537541A (ja) * 2004-05-14 2007-12-20 マイクロン テクノロジー，インコーポレイテッド メモリシーケンスのためのメモリハブおよび方法
US20080133809A1 (en) * 2006-12-04 2008-06-05 Nec Corporation Semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
일본 공표특허공보 특표2007-537541호(2007.12.20.) 1부. *

Also Published As

Publication number Publication date
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WO2010093921A3 (en) 2010-10-28
KR20110127193A (ko) 2011-11-24
KR102030946B1 (ko) 2019-10-10

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