KR20180060926A - 희생층 위에 평탄한 표면을 사용하여 마이크로 전자 기계 시스템(mems) 디바이스를 갖는 상보성 금속-산화물-반도체(cmos) 디바이스를 집적하는 방법 - Google Patents

희생층 위에 평탄한 표면을 사용하여 마이크로 전자 기계 시스템(mems) 디바이스를 갖는 상보성 금속-산화물-반도체(cmos) 디바이스를 집적하는 방법 Download PDF

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Abstract

희생층 위에 플랫 표면을 사용하여 마이크로 전자 기계 시스템(MEMS) 디바이스를 갖는 상보성 금속-산화물-반도체(CMOS) 디바이스를 집적하는 방법이 제공된다. 일부 실시예에 있어서, 반도체 기판을 덮는 BEOL(back-end-of-line) 상호접속 구조체가 형성되고, 여기서 BEOL 상호접속 구조체는 제 1 유전체 영역을 포함한다. 제 1 유전체 영역 위에 희생층이 형성되고, 희생층 및 제 1 유전체 영역을 덮는 제 2 유전체 영역이 형성된다. 제 2 유전체 영역의 상부 표면에 평탄화가 수행되어 제 2 유전체 영역의 상부 표면을 평탄화한다. 제 2 유전체 영역의 평탄한 상부 표면 상에 MEMS 구조체가 형성된다. MEMS 구조체를 통해 희생층에 캐비티 에칭이 수행되어, 희생층을 제거하고 희생층 대신에 캐비티를 형성한다. 그 방법으로부터 초래된 집적 회로(IC)가 또한 제공된다.

Description

희생층 위에 평탄한 표면을 사용하여 마이크로 전자 기계 시스템(MEMS) 디바이스를 갖는 상보성 금속-산화물-반도체(CMOS) 디바이스를 집적하는 방법{A METHOD FOR INTEGRATING COMPLEMENTARY METAL-OXIDE-SEMICONDUCTOR (CMOS) DEVICES WITH MICROELECTROMECHANICAL SYSTEMS (MEMS) DEVICES USING A FLAT SURFACE ABOVE A SACRIFICIAL LAYER}
상보성 금속-산화물-반도체(Complementary Metal-Oxide-Semiconductor; CMOS)는 집적 회로를 구성하는 기술이다. CMOS 기술은 디지털 논리 회로에 사용된다. 또한, CMOS 기술은 마이크로 전자 기계 시스템(microelectromechanical system; MEMS) 디바이스와 함께 사용될 수 있다. MEMS 디바이스는 기계적 및 전기적 컴포넌트를 통합하여 물리적인 양을 감지하고, 그리고/또는 주변 환경에 작용하는 미세한 디바이스이다. 최근에, MEMS 디바이스는 점차 보편화되고 있다. 예를 들어, MEMS 가속도계는 에어백 전개 시스템, 태블릿 컴퓨터 및 스마트 폰에서 흔히 볼 수 있다.
본 발명개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다
도 1은 마이크로 전자 기계 시스템(MEMS) 디바이스와 통합된 상보성 금속-산화물-반도체(CMOS) 디바이스를 포함하는 집적 회로(IC)의 일부 실시예의 단면도를 예시한다.
도 2a 내지 도 2e는 도 1의 IC의 몇몇 다른 실시예의 단면도를 예시한다.
도 3a 내지 도 3k는도 2a의 IC를 제조하는 방법의 몇몇 실시예의 일련의 단면도를 예시한다.
도 4a 내지 도 4l은 도 2b의 IC를 제조하는 방법의 몇몇 실시예의 일련의 단면도를 예시한다.
도 5a 내지 도 5l은 도 2c의 IC를 제조하는 방법의 몇몇 실시예의 일련의 단면도를 예시한다.
도 6은 도 3a 내지 도 3k의 방법의 몇몇 실시예의 흐름도를 예시한다.
도 7은 도 4a 내지 도 4l의 방법의 몇몇 실시예의 흐름도를 예시한다.
도 8은 도 5a 내지 도 5l의 방법의 몇몇 실시예의 흐름도를 예시한다.
본 발명개시는 이 발명개시의 상이한 피처들을 구현하는 많은 상이한 실시예들 또는 예시들을 제공한다. 본 발명개시를 간략화하기 위해서 컴포넌트 및 배치의 구체적인 예시들이 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에 예시된 바와 같은 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해서 "아래", "밑", "하부", "위", "상부" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적인 용어는 도면에 도시된 배향에 더하여 이용 또는 동작에서의 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
마이크로 전자 기계 시스템(Microelectromechanical System; MEMS) 디바이스는 종종 상보성 금속-산화물-반도체(Complementary Metal-Oxide-Semiconductor; CMOS)와 함께 패키징되고 CMOS에 전기적으로 결합된다. 그렇게 하는 하나의 방법은 MEMS 다이와 CMOS 다이를 함께 본딩시키고 와이어 본딩을 사용하여 MEMS 다이를 CMOS 다이에 전기적으로 결합하는 것이다. 그러나, 와이어 본딩은 많은 양의 기생 커패시턴스로 인해 낮은 성능을 초래한다. 또한, 상기 방법이 다이 레벨에서 수행되어, 상기 방법은 높은 패키징 시간 및 높은 패키징 복잡성을 가지며, 그에 따라 고비용을 초래한다.
MEMS 디바이스 및 CMOS 디바이스를 함께 패키징하고 전기적으로 결합하는 또 다른 방법은 희생층을 사용하여 CMOS 다이 상에 직접 MEMS 디바이스를 형성하하는 것이다. 예를 들어, CMOS 다이의 BEOL 상호접속 구조체가 CMOS 다이의 반도체 기판과 희생층 사이에 있도록 희생층이 CMOS 다이 상에 형성 및 패터닝될 수 있다. 또한, MEMS 디바이스를 포함하는 MEMS 구조체는 BEOL 상호접속 구조체 및 희생층 위에 컨포멀하게(conformally) 형성될 수 있고, 릴리스 홀(release hole)이 MEMS 구조체를 통해 희생층까지 연장하여 형성될 수 있다. 릴리스 홀이 형성되면, 에천트가 릴리스 홀을 통해 희생층에 도포되어, 희생층을 적어도 부분적으로 제거하고 CMOS 다이와 MEMS 구조체 사이에 캐비티(cavity)를 형성할 수 있다.
상기 방법의 과제는 MEMS 구조체가 평탄하지 않은 표면 상에 형성된다는 것이다. 이와 같이, MEMS 구조체는 평탄하지 않고, 희생층이 제거된 후에도 남아있는 희생층의 측벽을 따라 스텝 업(step up)을 갖는다. 이는 결과적으로 포토리소그래피 및 에칭 공정을 어렵게 할 수 있다. 또한, 스텝 업은 MEMS 구조체에 대한 빈약한 앵커 지지 및 강성을 초래할 수 있다. 이러한 과제를 해결하기 위한 하나의 접근법은 희생층을 위한 BEOL 상호접속 구조체의 유전체층을 사용하는 것이다. 이는 MEMS 구조체가 플랫 표면 상에 형성되도록 한다. 그러나, 한편, BEOL 상호접속 구조체의 배선층은 박리될 수 있고, 그리고/또는 CMOS 다이의 층간 유전체(interlayer dielectric; ILD)층이 손상될 수 있다.
상기를 고려하여, 본 출원은 다양한 실시예들에서 희생층 위의 플랫 표면을 사용하여 CMOS 디바이스를 MEMS 디바이스와 통합하는 방법뿐만 아니라, 상기 방법으로부터 결과되는 집적 회로(integrated circuit; IC)에 관한 것이다. 본 방법의 어떤 제 1 실시예에 있어서, 반도체 기판을 덮는 BEOL 상호접속 구조체가 형성된다. BEOL 상호접속 구조체를 형성하는 것은, BEOL 상호접속 구조체의 제 1 BEOL 유전체 영역 내에 적층된 복수의 배선층을 형성하는 것을 포함한다. 희생층이 제 1 BEOL 유전체 영역 위에 형성된다. 희생층 위에 놓인 제 2 BEOL 유전체 영역이 형성된다. 제 2 BEOL 유전체 영역은 제 2 BEOL 유전체 영역의 상부 표면이 실질적으로 플랫하도록(즉, 평탄하도록) 평탄화된다. MEMS 구조체는 제 2 BEOL 유전체 영역의 상부 표면 상에 형성되고, 캐비티 에칭이 수행되어 희생층을 제거하고 희생층 대신에 캐비티를 형성한다. 일부 실시예에 있어서, 제 2 BEOL 유전체 영역을 통해, 제 1 BEOL 유전체 영역으로, BEOL 상호접속 구조체의 최상위 배선층까지 연장하고 MEMS 구조체를 최상위 배선층에 전기적으로 결합하는 비아(via)가 형성된다.
본 방법의 일부 제 2 실시예에 있어서, 반도체 기판을 덮는 BEOL 상호접속 구조체가 형성된다. BEOL 상호접속 구조체를 형성하는 것은, BEOL 상호접속 구조체의 제 1 BEOL 유전체 영역 내에 적층된 복수의 배선층을 형성하는 것을 포함한다. 트렌치가 BEOL 상호접속 구조체 내에 형성된다. 희생층이 BEOL 상호접속 구조체로 삽입되도록 BEOL 상호접속 구조체의 트렌치 내에 희생층이 형성된다. BEOL 상호접속 구조체 및 삽입 희생층 각각의 상부 표면이 실질적으로 동일 평면 상에 있도록 BEOL 상호접속 구조체 및 삽입 희생층은 공동 평탄화(coplanarized)된다. MEMS 구조체는 BEOL 상호접속 구조체 및 삽입 희생층 각각의 상부 표면 상에 형성되고, 캐비티 에칭이 수행되어 희생층을 제거하고 희생층 대신에 캐비티를 형성한다. 일부 실시예에 있어서, 제 1 BEOL 유전체 영역으로 BEOL 상호접속 구조체의 최상위 배선층까지 연장하고 MEMS 구조체를 최상위 배선층에 전기적으로 결합하는 비아가 형성된다.
이롭게는, 본 방법의 제 1 및 제 2 실시예가 낮은 패키징 시간 및 낮은 패키징 복잡성을 위해 웨이퍼 레벨에서 수행될 수 있다. 이것은 결국 낮은 비용으로 이어질 수 있다. 또한, 본 방법의 제 1 및 제 2 실시예는 이롭게는, MEMS와 CMOS 디바이스 사이의 기생 커패시턴스가 낮을 수 있도록 와이어 본딩없이 수행될 수 있다. 또한, 본 방법의 제 1 실시 예 및 제 2 실시 예는 이롭게는, 본 방법이 모놀리식(monolithic)이도록, 추가 웨이퍼 및/또는 웨이퍼들 사이의 본딩 프로세스없이 수행될 수 있다. 이것은 결국 낮은 비용으로 이어질 수 있다. 또한, 평탄한(planar) 표면 상에 MEMS 구조체를 형성하는 것은, MEMS 구조체에 대한 양호한 앵커 지지 및 강성뿐만 아니라, MEMS 구조체를 형성하는데 사용되는 포토리소그래피 및 에칭 공정에서의 높은 자유도를 초래할 수 있다.
도 1을 참조하면, CMOS 구조체(100a) 및 MEMS 구조체(100b)를 포함하는 IC의 일부 실시예의 단면도(100)가 제공된다. 도시된 바와 같이, CMOS 구조체(100a)는 CMOS 디바이스(102)를 포함한다. CMOS 디바이스(102)는 반도체 기판(104) 위에 배열되고, 반도체 기판(104)의 상부 표면 또는 최상위 표면 아래에 리세스된다. CMOS 디바이스(102)는 예를 들어, 절연 게이트 전계 효과 트랜지스터(insulated-gate field-effect transistor; IGFET), 금속 산화물 반도체 전계 효과 트랜지스터 (metal-oxide-semiconductor field-effect transistor; MOSFET), 일부 다른 트랜지스터, 이들의 조합 등일 수 있다. 반도체 기판(104)은 예를 들어, 단결정 실리콘의 벌크 기판 또는 다른 반도체의 벌크 기판 일 수 있다.
CMOS 구조체(100a)는 또한 CMOS 디바이스(102) 및 반도체 기판(104)을 적어도 부분적으로 덮는 BEOL 상호접속 구조체(106)를 포함한다. BEOL 상호접속 구조체(106)는 CMOS 디바이스(102)를 서로, 및/또는 MEMS 구조체(100b)에 전기적으로 결합하도록 구성된다. BEOL 상호접속 구조체(106)는 예를 들어 ILD층 및/또는 패시베이션층과 같은 하나 이상의 유전체층을 갖는 BEOL 유전체 영역(108)을 포함한다. 또한, BEOL 유전체 영역(108)은 하나 이상의 유전체 영역을 포함한다. 예를 들어, BEOL 유전체 영역(108)은 파선(107)에 의해 경계 지어지는 제 1 BEOL 유전체 영역(108a) 및 제 2 BEOL 유전체 영역(108b)을 포함할 수 있다. 상기 BEOL 유전체 영역(108)은 예를 들어 실리콘 이산화물, 저k 유전체, 일부 다른 유전체, 이들의 조합 등일 수 있다. 여기서 사용된 바와 같이, 저κ 유전체는 약 3.9 미만의 유전 상수 κ이다.
또한, BEOL 상호접속 구조체(106)는 BEOL 유전체 영역(108) 내에 교호로 적층된 하나 이상의 배선층(110) 및 하나 이상의 비아층(112)을 포함한다. 배선층(들)(110) 및 비아층(들)(112)은 도전성이며, 예를 들어 알루미늄 구리, 구리, 알루미늄, 텅스텐, 일부 다른 도전성 재료, 이들의 조합 등일 수 있다. 또한, 배선층(110)은 개별 배선(개별적으로 라벨링되지 않음)으로 이루어지고, 비아층(112)은 개별 비아(개별적으로 라벨링되지 않음)로 이루어진다. 또한, 배선층(들)(110) 및 비아층(들)(112)은 CMOS 디바이스(102)와 MEMS 구조체(100b)의 MEMS 디바이스(113) 사이의 도전성 경로를 집합적으로 정의한다. 일부 실시예에서, 배선층(들)(110) 및 비아층(들)(112)은 또한 CMOS 디바이스 또는 MEMS 디바이스(113)와 IC 외부의 전기 디바이스 사이의 도전성 경로를 정의한다.
MEMS 구조체(100b)는 MEMS 디바이스(113)를 집합적으로 정의하고 BEOL 상호접속 구조체(106)의 평탄한 상부 표면(124) 상에 형성되는 하나 이상의 MEMS층을 포함한다. 일부 실시예에 있어서, MEMS 구조체(100b)는 MEMS 유전체 영역(109)을 포함한다. MEMS 유전체 영역(109)은 예를 들어 BEOL 유전체 영역(108)과 동일한 재료일 수 있다. 또한, 일부 실시예에 있어서, MEMS 구조체(100b)는 디바이스간(inter-device) 비아층(116)을 통해 BEOL 상호접속 구조체(106)에 전기적으로 결합된 전극층(114)을 포함한다. 또한, 일부 실시예에 있어서, MEMS 구조체(100b)는 전극층(114)의 일부를 노출시키는 전극 개구부(118)를 포함함으로써, IC 외부의 전기 디바이스가 CMOS 디바이스(102) 및/또는 MEMS 디바이스(113)와 전기적으로 결합되게 한다.
CMOS 구조체(100a)로 돌아가서, BEOL 유전체 영역(108)은 또한, BEOL 유전체 영역(108)에 의해 둘러싸이고 BEOL 상호접속 구조체(106)의 평탄한 상부 표면(124) 아래에 있는 캐비티(122)를 포함한다. 또한, 캐비티(122)는 예를 들어, 배선층(들)(110) 중 적어도 하나 위에 놓일 수 있고, 그리고/ 또는 캐비티(122)의 하부 표면은 캐비티(122)의 측벽까지 연장하는 실질적으로 플랫 또는 평탄할 수 있다. 일부 실시예에 있어서, 캐비티(122)의 하부 표면은 제 1 BEOL 유전체 영역(108a)의 상부 표면에 의해 정의된다. 또한, 일부 실시예에 있어서 캐비티(122)의 측벽은 제 2 BEOL 유전체 영역(108b)에 의해 정의되는 반면, 다른 실시예에 있어서 BEOL 유전체 영역(108)은 제 2 BEOL 유전체 영역(108b)이 없고 캐비티(122)의 측벽은 제 1 BEOL 유전체 영역(108a)에 의해 정의된다. 또한, 일부 실시예에 있어서, 릴리스 개구부(123)는 MEMS 구조체를 통해 연장하고 캐비티(122)를 IC의 주변 환경으로 개방한다.
이하에서 상세히 논의되는 바와 같이, 제조 중에 제거되기 때문에 도시되지 않은 희생층을 사용하여 캐비티(122)가 형성된다. 일부 제 1 실시예에 있어서, 제 2 BEOL 유전체 영역(108b)은 생략되고 희생층은 제 1 BEOL 유전체 영역(108a)으로 삽입된다. 이러한 실시예에 있어서, 희생층 및 제 1 BEOL 유전체 영역(108a)의 상부 표면 각각은 공동 평탄화되고, MEMS 구조체(100b)는 실질적으로 동일 평탄한 상부 표면에 형성된다. 제 2 실시예에 있어서, 희생층은 제 1 BEOL 유전체 영역(108a) 위에 형성되고, 제 2 BEOL 유전체 영역(108b)은 제 1 BEOL 유전체 영역(108a) 및 희생층을 덮도록 형성된다. 이러한 실시예에 있어서, 제 2 BEOL 유전체 영역(108b)의 상부 표면은 평탄화되고, MEMS 구조체(100b)는 실질적으로 평탄한 상부 표면에 형성된다. 제 1 또는 제 2 실시예에 있어서, MEMS 구조체(100b)는 캐비티(122) 위에 놓인 BEOL 상호접속 구조체(106)의 평탄한 상부 표면(124) 상에 형성된다. 이와 같이, MEMS 구조체(100b)는 계단형 저부 프로파일을 가지지 않고 양호한 앵커 지지 및 강성을 가진다. 또한, MEMS 구조체(100b)를 형성할 때 포토리소그래피 및 에칭 공정이 단순화된다.
도 2a 내지 도 2e를 참조하면, 도 1의 IC의 일부 다른 실시예의 단면도(200A-200E)가 제공된다.
도 2a의 단면도(200A)에 도시된 바와 같이, MEMS 디바이스(113)는 용량성 MEMS 디바이스이다. 도 1과 관련하여 상술한 바와 같이, CMOS 디바이스(102)는 반도체 기판(104) 위에 배치되고 BEOL 상호접속 구조체(106)에 의해 덮여진다. BEOL 상호접속 구조체(106)는 제 1 BEOL 유전체 영역(108a) 위에 적층된 제 2 BEOL 유전체 영역(108b)을 가지는 BEOL 유전체 영역(108)을 포함한다. 또한, BEOL 상호접속 구조체(106)는 BEOL 유전체 영역(108) 내의 하나 이상의 배선층(110) 및 하나 이상의 비아층(112)을 포함한다. 여기서, 배선층(들)(110) 및 비아층(들)(112)은 MEM 구조체(100b)에 CMOS 디바이스(102)를 전기적으로 접속시킨다. 또한, 일부 실시예에 있어서, 배선층(들)(110)은 제 1 BEOL 유전체 영역(108a)과 제 2 BEOL 유전체 영역(108b) 사이의 캐비티(122) 내에 하나 이상의 용량성 감지 전극(202)을 포함한다. 예를 들어, 용량성 감지 전극(들)(202)은 캐비티(122) 내의 제 1 유전체 BEOL 영역(108a) 위에 배치될 수 있다.
동작시에, 캐비티(122) 위에 놓이는 MEMS 구조체(100b)의 MEM 디바이스(113)는 예를 들어, 외부 자극에 응답하여 캐비티(122) 내에서 이동 또는 진동할 수 있다. 이러한 이동 또는 진동은 이동 또는 진동의 정도에 의존하여 예측가능하게 변하는 정전용량 변화를 야기하여, 외부 자극을 측정하기 위해 정전용량 변화가 CMOS 디바이스(102)에 의해 사용될 수 있다. 외부 자극은 예를 들어 IC의 가속 및/또는 이동, MEM 디바이스(113)에 충돌하는 음파, 또는 캐비티(122)와 IC의 주위 환경 사이의 압력차일 수 있다. 대안적으로, 동작시에, MEM 디바이스(113)는 예를 들어 CMOS 디바이스(102)로부터의 전압에 응답하여 캐비티(122) 내에서 이동하거나 진동할 수 있다. MEM 디바이스(113)는 예를 들어 마이크로폰, 가속도계, 운동 센서, 압력 센서, 자이로스코프 등일 수 있다.
도 2b의 단면도(200B)에 의해 도시된 바와 같이, MEM 구조체(100b)는 CMOS 디바이스(102)에 전기적으로 결합될 수 있다. MEM 구조체(100b)는 BEOL 상호접속 구조체(106) 및 반도체 기판(104) 위에 배치된 압전층(204)을 포함하고, 캐비티(122)으로부터 제 2 BEOL 유전체 영역(108b)의 적어도 일부만큼 분리된다. 일부 실시예에 있어서, 제 2 BEOL 유전체 영역(108b)은 캐비티(122)의 일부를 덮는 상부를 가질 수 있다. 또한, 일부 실시예에 있어서, 그 상부는 캐비티(122) 바로 위에 측면 방향으로 불연속일 수 있다. 압전층(204)은 예를 들어 알루미늄 질화물, 아연 산화물, 티탄산 지르콘산 연, 일부 다른 압전 재료, 이들의 조합 등일 수 있다.
또한, 제 1 전극층(114a) 및 제 2 전극층(114b)은 압전층(204) 내부와 위에 각각 배치된다. 또한, 제 1 및 제 2 전극층(114a, 114b)은 BEOL 상호접속 구조체(106)를 통해 CMOS 디바이스(102)에 전기적으로 결합된다. 제 1 및 제 2 전극층 (114a, 114b)은 대응하는 제 1 및 제 2 전극을 포함하고, 제 2 전극층(114b)은 하나 이상의 쓰루 비아(212)를 더 포함한다. 쓰루 비아(들)(212) 중 적어도 하나는 압전층(204)을 통해 제 1 전극층(114a)까지 연장하고, 제 1 전극층(114a)을 제 2 전극층(114b)에 전기적으로 결합시킨다. 제 1 및 제 2 전극층(114a, 114b)은 알루미늄 구리, 알루미늄, 몰리브덴, 금, 백금, 일부 다른 도전성 재료, 이들의 조합 등일 수 있다.
도 1과 관련하여 상기 논의된 바와 같이, BEOL 유전체 영역(108)의 상부 표면(124)은 위에 놓인 층들이 또한 평탄하고 스텝 업(step up)되지 않도록 평탄화된다. 예를 들어, 압전층(204)은 평탄한 하부 또는 저부 표면을 가진다.
도 2c의 단면도(200C)에 의해 도시된 바와 같이, 도 2b의 변형이 제공된다. 여기서, 도 2c에서 도 2a 및 도 2b의 제 2 BEOL 유전체 영역(108b)은 생략되고, 캐비티(122)는 제 1 BEOL 유전체 영역(108a)에 삽입된다. 또한, 압전층(204)의 하부 또는 저부 표면은 제 1 BEOL 유전체 영역(108a)의 상부 또는 최상위 표면 상의 캐비티(122) 위에 배치된다. 캐비티(122)가 BEOL 상호접속 구조체(106)에서 리세스되는 동안, 캐비티의 상부 표면은 압전층(204)의 하부 또는 저부 표면에 의해 정의된다.
도 2d의 단면도(200D)에 의해 도시된 바와 같이, 2c의 변형이 제공된다. 여기서, 캐비티(122)는 BEOL 상호접속 구조체(106)를 통해 반도체 기판(104)으로 연장한다. 따라서, 캐비티(122)의 저부 표면은 반도체 기판(104)의 상부 표면에 의해 정의된다. 또한, 캐비티(122)의 최상위 표면은 압전층(204)의 하부 또는 저부 표면에 의해 정의된다.
측면 에칭 정지층(lateral etch stop layer)(216)은 캐비티(122) 내에 배치되고 캐비티(122)의 측벽을 정의한다. 측면 에칭 정지층(216)은 반도체 기판(104)으로부터 압전층(204)까지 수직으로 연장하고 캐비티(122)를 둘러싸도록 측면 방향으로 연장한다. 일부 실시예에 있어서, 측면 에칭 정지층(216)은 링 형상이고, 그리고/또는 캐비티(122)의 경계를 따라 측면 방향으로 연장하는 것처럼 U자형 프로파일을 가진다. 또한, 일부 실시예에 있어서, U자형 프로파일의 내부는 필러층(218)으로 채워진다. 측면 에칭 정지층(216)은 예를 들어, 알루미늄 질화물, 알루미늄 산화물, 실리콘 카바이드, 또는 VHF 또는 BOE에 내성을 갖는 어떤 다른 재료일 수 있다. 필러층(218)은 예를 들어, 실리콘 이산화물, 저k 유전체, 일부 다른 유전체, 이들의 조합 등일 수 있다.
도 2e의 단면도(200E)에 의해 도시된 바와 같이, 반도체 기판(104)을 통해 캐비티(122)가 연장하는 도 2d의 변형이 제공된다. 그러한 실시예에 있어서, MEM 구조체(100b)의 MEMS 디바이스(113)는 예를 들어 마이크로폰, 압력 센서, 자이로스코프 등일 수 있다.
또한, 도 1 및 도 2a 내지 도 2e는 MEMS 구조체 및 MEMS 디바이스로 설명되었지만, 일부 다른 실시예에서는 다른 디바이스 구조체가 MEMS 구조체 대신에 배치될 수 있음이 인지되어야 한다. 또한, 도 1 및 도 2a 내지 도 2e는 MEMS 구조체 및 MEMS 디바이스로 설명되었지만, 일부 다른 실시예에서는 MEMS 구조체 및 MEMS 디바이스가 생략될 수 있음을 인지해야 한다.
도 3a 내지 도 3k를 참조하면, 도 2a의 IC를 제조하는 방법의 일부 실시예의 일련의 단면도(300A-300K)가 제공된다.
도 3a의 단면도(300A)에 의해 도시된 바와 같이, BEOL 상호접속 구조체(106)는 반도체 기판(104) 위에 배치된 CMOS 디바이스(102)를 갖는 반도체 기판(104) 위에 배치된다. BEOL 상호접속 구조체(106)는 CMOS 디바이스(102)를 덮고, 하나 이상의 배선층(110) 및 하나 이상의 비아층(112)을 제 1 BEOL 유전체 영역(108a) 내에 수용한다.
배선층(들)(110) 및 비아층(들)(112)은 BEOL 상호접속 구조체(106)의 제 1 BEOL 유전체 영역(108a) 내에 교호로 적층되고, CMOS 디바이스(102)에 전기적으로 결합된다. 배선층(들)(110) 및 비아층(들)(112)은 또한, 예를 들어 구리, 알루미늄 구리, 텅스텐, 일부 다른 금속 또는 도전성 재료, 이들의 조합 등일 수 있다. 특정 수의 배선층 및 특정 수의 비아층이 도 3a에 도시되지만, 다른 실시예에서, 더 많거나 적은 배선층이 가능하고, 그리고/또는 더 많거나 적은 비아층이 가능함을 인지해야 한다.
제 1 BEOL 유전체 영역(108a)은 예를 들어 복수의 유전체층과 같은 하나 이상의 유전체층을 포함한다. 또한, 제 1 BEOL 유전체 영역(108a)의 상부 표면은 평탄화되어 제 1 BEOL 유전체 영역(108a)의 상부 표면이 실질적으로 플랫하거나 평탄할 수 있다. 평탄화는 예를 들어 화학 기계적 연마(chemical mechanical polish; CMP)에 의해 수행될 수 있다.
도 3b의 단면도(300B)에 의해 도시된 바와 같이, 제 1 BEOL 유전체 영역(108a) 위에 희생층(302)이 형성된다(예를 들어, 성막 또는 성장된다). 희생층(302)은 예를 들어, 열 산화, 기상 증착, 스퍼터링, 또는 몇몇 다른 성막 또는 성장 공정에 의해 성막 또는 성장될 수 있다. 일부 실시예에 있어서, 희생층(302)은 비정질 메탈로이드(amorphous metalloid), 비정질 카본(a-C), 비정질 실리콘(a-Si), 이들의 조합 등이다. 다른 실시예에서, 희생층(302)은 티타늄 텅스텐(TiW), 텅스텐(W), 게르마늄(Ge), 알루미늄 구리(AlCu) 또는 이들의 조합 등이다. 희생층(302)의 재료는 예를 들어, IC 손상의 가능성을 줄이기 위해 성막 또는 성장 공정이 약 450 ℃ 미만의 공정 온도에서 수행될 수 있도록 선택될 수 있다.
도 3b의 단면도(300B)에 의해 도시된 바와 같이, 희생층(302)이 제 1 BEOL 유전체 영역(108a) 위에 패터닝된다. 일부 실시예에 있어서, 희생층(302)은 포토리소그래피에 의해 패터닝된다. 또한, 일부 실시예에 있어서, 희생층(302)은 그것이 선형 또는 링 형상을 갖도록 패터닝된다.
도 3c의 단면도(300C)에 의해 도시된 바와 같이, 희생층(302) 및 제 1 BEOL 유전체 영역(108a) 위에 BEOL 상호접속 구조체(106)의 제 2 BEOL 유전체 영역(108b)이 형성된다(예를 들어, 성막 또는 성장된다). 일부 실시예에 있어서, 제 2 BEOL 유전체 영역(108b)은, 제 1 BEOL 유전체 영역(108a) 내에서와 같이, 제 2 BEOL 유전체 영역(108b) 내에 교호로 적층된 하나 이상의 추가 배선층(도시되지 않음) 및/또는 하나 이상의 비아층(도시되지 않음)을 포함한다.
도 3d의 단면도(300D)에 의해 도시된 바와 같이, 제 2 BEOL 유전체 영역(108b)의 상부 표면은 제 2 BEOL 유전체 영역(108b)이 실질적으로 플랫하거나 평탄하도록 평탄화된다. 또한, 평탄화는 예를 들어 CMP에 의해 수행될 수 있다.
도 3e의 단면도(300E)에 의해 도시된 바와 같이, 하나 이상의 디바이스간 개구부(들)(304)를 형성하기 위해 제 1 및 제 2 BEOL 유전체 영역(108a, 108b)을 포함하는 BEOL 유전체 영역(108)에 제 1 에칭이 수행된다. 일실시예에 있어서, 디바이스간 개구부(들)(304)는 제 2 BEOL 유전체 영역(108b)의 상부 표면으로부터, 제 2 BEOL 유전체 영역(108b)을 통해, 제 1 BEOL 유전체 영역(108a) 내의 적어도 하나의 배선층까지 연장된다. 일부 실시예에 있어서, 제 1 에칭을 수행하는 공정은 제 2 BEOL 유전체 영역(108b) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 포토레지스트층을 제위치에 가지는 제 2 BEOL 유전체 영역(108b)에 에천트를 도포하는 단계, 및 포토레지스트층을 제거하는 단계를 포함한다.
도 3f의 단면도(300F)에 의해 도시된 바와 같이, 디바이스간 개구부(들)(304) 내에 하나 이상의 디바이스간 비아들(116)이 각각 형성된다. 예를 들어, 도전층이 디바이스간 개구부(들)(304) 내에 성막 또는 성장될 수 있고, 평탄화(예를 들어, CMP)가 도전층 및 제 2 BEOL 유전체 영역(108b) 각각의 상부 표면을 공동 평탄화하도록 수행될 수 있다. 배선층(들)(110) 및 비아층(들)(112)과 마찬가지로, 디바이스간 비아(들)(116)는 또한 예를 들어 구리, 알루미늄 구리, 텅스텐, 일부 다른 금속 또는 도전성 재료, 이들의 조합 등일 수 있다.
도 3g의 단면도(300G)에 의해 도시된 바와 같이, BEOL 상호접속 구조체(106) 위에 전극층(114)이 형성된다(예를 들어, 성막 또는 성장된다). 전극층(114)은 예를 들어 구리, 알루미늄 구리, 텅스텐, 일부 다른 금속 또는 도전성 재료, 이들의 조합 등일 수 있다.
도 3h의 단면도(300H)에 의해 도시된 바와 같이, 제 2 에칭이 전극층(114)에 수행되어 전극층(114)을 패터닝한다. 일부 실시예에 있어서, 제 2 에칭을 수행하는 공정은 전극층(114) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 제위치에 포토레지스트층을 가지는 전극층(114)에 에천트를 도포하는 단계, 및 전극층(114)을 에칭하는 단계, 및 포토레지스트층을 제거하는 단계를 포함한다.
도 3i의 단면도(300I)에 의해 도시된 바와 같이, MEMS 유전체 영역(109)이 전극층(114) 위에 형성된다(예를 들어, 성막 또는 성장된다). 도 2a에 관련하여 논의된 바와 같이, MEMS 유전체 영역(109) 및 전극층(114)은 BEOL 상호접속 구조체(106)의 평탄한 상부 표면 상에 집합적으로 MEMS 구조체를 정의한다. 일부 실시예에 있어서, MEMS 유전체 영역(109)의 상부 표면은, MEMS 유전체 영역(109)의 상부 표면이 실질적으로 플랫하거나 평탄하도록, 평탄화될 수 있다. 또한, 평탄화는 예를 들어 CMP에 의해 수행될 수 있다.
도 3j의 단면도(300J)에 의해 도시된 바와 같이, 제 3 에칭이 수행되어 전극 개구부(118)를 형성한다. 일부 실시예에 있어서, 전극 개구부(118)는 MEMS 유전체 영역(109) 내에 형성되고, 전극층(114)의 일부를 노출시킨다. 예를 들어, 전극 개구부(118)의 저부 표면은 전극층(114)에 의해 정의될 수 있다.
도 3j의 단면도(300J)에 의해 도시된 바와 같이, 제 4 에칭(예를 들어, 릴리스 에칭)이 수행되어 릴리스 개구부(123)를 형성한다. 릴리스 개구부(123)는 MEMS 유전체 영역(109) 및 제 2 BEOL 유전체 영역(108b)을 통해 연장되어 희생층(302)을 노출시킨다.
도 3k의 단면도(300K)에 의해 도시된 바와 같이, 릴리스 개구부(123)를 통해 희생층(302)에 제 5 에칭이 수행되어 희생층(302)을 제거하고 희생층(302) 대신에 캐비티(122)을 형성한다. 일부 실시예에 있어서, 제 5 에칭은 릴리스 개구부(123)를 통해 에천트를 희생층(302)에 도포함으로써 수행된다. 일부 실시예에 있어서, 제 5 에칭을 위한 에천트는 희생층(302)의 재료에 적어도 부분적으로 기초하여 선택된다. 예를 들어, 희생층(302)이 a-C이면, 제 5 에칭은 건식 산소(O2) 에천트를 사용하여 수행될 수 있다. 다른 예로서, 희생층(302)이 a-Si 또는 W이면, 제 5 에칭은 헥사플루오라이드(SF6) 가스 및/또는 제논 디플루오라이드(XeF2) 가스와 같은 건식 플루오르 에천트를 사용하여 수행될 수 있다. 에천트는 또한 습식 에천트일 수 있다. 예를 들어, 희생층(302)이 TiW, W 또는 Ge인 다양한 실시예에서 과산화수소(H2O2)가 사용될 수 있다. 희생층(302)이 AlCu인 다양한 실시예에서 인산(H3SO4), 질산(H2NO3) 및/또는 아세트산(CH3OOH)이 물(H2O)과 함께 사용될 수 있다.
도 4a 내지 도 4l을 참조하면, 도 2b의 IC를 제조하는 방법의 일부 실시예의 일련의 단면도(400A-400L)가 도시된다.
도 4a의 단면도(400A)에 의해 도시된 바와 같이, BEOL 상호접속 구조체(106)가 CMOS 디아이스(102)를 가지는 반도체 기판(104) 위에 배치된다. BEOL 상호접속 구조체(106)는 제 1 BEOL 유전체 영역(108a)뿐만 아니라, 제 1 BEOL 유전체 영역(108a) 내에 교호로 적층된 하나 이상의 배선층(110) 및 하나 이상의 비아층(112)을 포함한다.
도 4b의 단면도(400B)에 의해 도시된 바와 같이, BEOL 상호접속 구조체(106) 위에 희생층(302)이 형성된다(예를 들어, 성막 또는 성장된다). 일부 실시예에 있어서, 희생층(302)은 비정질 메탈로이드, 비정질 카본(aC), 비정질 실리콘(a-Si), 이들의 조합 등을 포함한다. 다른 실시예에 있어서, 희생층(302)은 티타늄 텅스텐(TiW), 텅스텐(W), 게르마늄(Ge), 알루미늄 구리(AlCu) 또는 이들의 조합 등일 수 있다. 희생층(302)의 재료는 예를 들어, BEOL 상호접속 구조체에 대한 손상을 피하기 위해 성막 또는 성장 공정이 450℃ 미만의 공정 온도에서 수행될 수 있도록 선택될 수 있다.
도 4c의 단면도(400C)에 의해 도시된 바와 같이, 제 1 에칭이 희생층(302)에 수행되어 희생층(302)을 패터닝한다. 일부 실시예에 있어서, 제 1 에칭을 수행하는 공정은 희생층(302) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 제위치에 포토레지스트층을 가지는 희생층(302)에 에천트를 도포하는 단계, 및 희생층(302)을 제거하는 단계를 포함한다. 희생층(302)은 예를 들어, 선 또는 링 형상을 갖도록 패터닝될 수 있다.
도 4d의 단면도(400D)에 의해 도시된 바와 같이, BEOL 상호접속 구조체(106)의 제 2 BEOL 유전체 영역(108b)이 희생층(302) 및 제 1 BEOL 유전체 영역(108a) 위에 형성된다(예를 들어, 성막 또는 성장된다). 일부 실시예에 있어서, 제 2 BEOL 유전체 영역(108b)을 형성하는 공정은 제 2 BEOL 유전체 영역(108b)을 성막 또는 성장시키는 단계, 후속하여 제 2 BEOL 유전체 영역(108b)의 상부 또는 최상위 표면에 평탄화를 수행하여 제 2 BEOL 유전체 영역(108b)의 상부 또는 최상위 표면이 플랫하게 되는 단계를 포함한다. 제 2 BEOL 유전체 영역(108b)은 예를 들어 열 산화, 기상 증착, 스퍼터링, 또는 다른 성막 또는 성장 공정에 의해 성막 또는 성장될 수 있다.
도 4e의 단면도(400E)에 의해 도시된 바와 같이, 제 1 압전층(204a)은 제 1 및 제 2 BEOL 유전체 영역(108a, 108b)을 포함하는 BEOL 상호접속 구조체(106)의 BEOL 유전체 영역(108) 위에 성막된다. 일부 실시예에 있어서, 제 1 압전층(204a)은 알루미늄 질화물, 아연 산화물, 티탄산 지르콘산 연, 이들의 조합 등으로 형성된다. 또한, 일부 실시예에 있어서, 제 1 압전층(204a)은 스퍼터링 또는 기상 증착에 의해 형성된다. 일부 실시예에 있어서, 제 1 압전층(204a)은 후속하여 형성된 압전층을 성장시키는데 사용되는 시드층일 수 있다.
도 4f의 단면도(400F)에 의해 도시된 바와 같이, 제 2 에칭이 제 1 압전층(204a) 및 BEOL 유전체 영역(108)에 수행되어 하나 이상의 디바이스간 개구부(304)를 형성한다. 일부 실시예에 있어서, 디바이스간 개구부(들)(304)는 제 1 압전층(204a)의 상부 표면으로부터, 제 1 압전층(204a) 및 제 2 BEOL 유전체 영역(108b)을 통해, 제 1 BEOL 유전체 영역(108a)의 최상위 배선층까지 연장함으로써, 최상위 배선층을 노출시킨다. 일부 실시예에 있어서, 제 2 에칭을 수행하는 공정은 제 1 압전층(204a) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 제위치에 포토레지스트층을 가지는 제 1 압전층(204a) 및 제 2 유전체 영역(108)에 에천트를 도포하는 단계, 및 포토레지스트층을 제거하는 단계를 포함한다.
도 4g의 단면도(400G)에 의해 도시된 바와 같이, 디바이스간 비아(116)는 디바이스간 개구부(들)(304) 내에 각각 형성된다. 배선층(들)(110) 및 비아층(들)(112)과 마찬가지로, 디바이스간 비아(들)(116)는 예를 들어 구리, 알루미늄 구리, 텅스텐, 일부 다른 금속 또는 도전성 재료, 이들의 조합 등일 수 있다.
도 4h의 단면도(400H)에 의해 도시된 바와 같이, 제 1 전극층(114a)이 제 1 압전층(204a) 위에 형성된다. 또한, 제 1 전극층(114a)은 디바이스간 비아(들)(116)에 전기적으로 결합되고, 또한 디바이스간 비아(들)(116)에 의해 제 1 BEOL 유전체 영역(108a)의 최상위 배선층과 전기적으로 결합되도록 형성된다. 제 1 전극층(114a)은 예를 들어 몰리브덴, 알루미늄, 금 또는 백금 등으로 형성될 수 있다. 또한, 제 1 전극층(114a)은 예를 들어 이중 다마신 공정, 단일 다마신 공정 또는 성막 및 패터닝 공정에 의해 형성될 수 있다.
도 4i의 단면도(400I)에 의해 도시된 바와 같이, 제 1 전극층(114a) 위에 제 2 압전층(204b)이 형성된다. 제 2 압전층(204b)은 예를 들어 제 1 압전층(204a)과 동일한 재료일 수 있고, 그리고/또는 예를 들어 패터닝되어 형성될 수 있다. 예를 들어, 일 실시예에 있어서, 제 3 에칭이 제 2 압전층(204b)에 수행되어 제 1 전극층(114a)을 노출시키는 하나 이상의 쓰루 비아 개구부(410)를 형성한다. 일부 실시예에 있어서, 제 3 에칭을 수행하는 공정은 제 2 압전층(204b) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 제위치에 포토레지스트층을 가지는 제 2 압전층(204b)에 에천트를 도포하는 단계, 및 포토레지스트층을 제거하는 단계를 포함한다.
도 4j의 단면도(400J)에 의해 도시된 바와 같이, 제 2 전극층(114b)이 제 2 압전층(204b) 위에 형성된다. 도 2b와 관련하여 논의된 바와 같이, 제 1 및 제 2 전극층(114a, 114b) 및 제 1 및 제 2 압전층(204a, 204b)이 MEMS 구조체를 형성한다. 또한, 제 2 전극층(114b)은 쓰루 비아 개구부(들)(410)를 라이닝(lining)하여 형성되어 제 2 전극층(114b)이 제 1 전극층(114a)에 전기적으로 결합된다. 제 2 전극층(114b)은, 예를 들어 쓰루 비아 개구부(들)(410)를 컨포멀하게 라이닝하여 형성될 수 있고, 그리고/또는 예를 들어 알루미늄 구리, 몰리브덴, 알루미늄, 금 또는 이들의 조합으로 형성될 수 있다.
일부 실시예에 있어서, 제 2 전극층(114b)을 형성하는 공정은 제 2 전극층(114b)을 성막 또는 성장시키는 단계, 및 후속하여 제 2 전극층(114b)을 패터닝하는 단계를 포함한다. 제 2 전극층(114b)은, 예를 들어 스퍼터링 또는 성막에 의해, 예를 들어 성막 또는 성장될 수 있다. 또한, 제 2 전극층(114b)은 예를 들어 포토리소그래피를 이용하여 패터닝될 수 있다.
도 4k의 단면도(400K)에 의해 도시된 바와 같이, 제 1 및 제 2 압전층(204a, 204b) 및 제 2 BEOL 유전체 영역(108b)을 통해 제 4 에칭이 수행되어 희생층(302)을 노출시키는 릴리스 개구부(123)를 형성한다. 제 4 에칭을 수행하는 공정은, 예를 들어, 제 2 압전층(204b) 위에 포토레지스트층을 패터닝하는 단계, 제위치에 포토레지스트층을 가지는 제 1 및 제 2 압전층(204a, 204b) 및 제 2 BEOL 유전체 영역(108b)에 에천트를 도포하는 단계, 및 포토레지스트층을 제거하는 단계를 포함할 수 있다.
도 4l의 단면도(400L)에 의해 도시된 바와 같이, 릴리스 개구부(123)를 통해 희생층(302)에 제 5 에칭(예를 들어, 캐비티 에칭)이 수행되어 희생층(302)을 제거하고 희생층(302) 대신에 캐비티(122)을 형성한다. 일부 실시예에 있어서, 제 5 에칭은 릴리스 개구부(123)를 통해 희생층(302)에 에천트를 도포함으로써 수행된다. 상술된 바와 같이, 일부 실시예에 있어서, 제 5 에칭을 위한 에천트는 희생층(302)의 재료에 적어도 부분적으로 기초하여 선택된다.
제 2 BEOL 유전체 영역(108b)이 희생층(302) 위에 형성되기 때문에, 결과의 IC는 모든 측면에서 유전체 영역에 의해 경계 지어지는 캐비티(122)를 갖는다. 또한, 평탄화가 제 2 BEOL 유전체 영역(108b)의 상부 또는 최상위 표면에 수행되기 때문에, MEMS 구조체는 실질적으로 평탄하거나 플랫한 표면 상에 형성되고 스텝 업되지 않으며, 양호한 앵커 지지 및 강성을 가진다.
도 5a 내지 도 5l을 참조하면, 도 2c의 IC를 제조하는 방법의 일부 실시예의 단면도(500A-500L)가 도시된다.
도 5a의 단면도(500A)에 의해 도시된 바와 같이, BEOL 상호접속 구조체(106)는 CMOS 디바이스(102)를 갖는 반도체 기판(104) 위에 배치된다. BEOL 상호접속 구조체(106)는 BEOL 유전체 영역(108)뿐만 아니라, BEOL 유전체 영역(108) 내에 교호로 적층된 하나 이상의 배선층(110) 및 하나 이상의 비아층(110)을 포함한다.
도 5b의 단면도(500B)에 의해 도시된 바와 같이, 제 1 에칭이 수행되어 BEOL 유전체 영역(108) 내에 트렌치(502)를 형성한다. 트렌치(502)는 예를 들어 선 또는 링 형상을 가질 수 있다. 일부 실시예에 있어서, 제 1 에칭을 수행하는 공정은 BEOL 유전체 영역(108) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 제위치에 포토레지스트층을 가지는 BEOL 유전체 영역(108)에 에천트를 도포하는 단계, 및 포토레지스트층을 제거하는 단계를 포함한다.
도 5c의 단면도(500C)에 의해 도시된 바와 같이, BEOL 상호접속 구조체(106) 위에 트렌치(502)를 채우도록 희생층(302)이 형성된다(예를 들어, 성막 또는 성장된다). 일부 실시예에 있어서, 희생층(302)은 비정질 메탈로이드, 비정질 카본(a-C), 비정질 실리콘(a -Si), 이들의 조합 등일 수 있다. 다른 실시예에서, 희생층(302)은 티타늄 텅스텐(TiW), 텅스텐(W), 게르마늄(Ge), 알루미늄 구리(AlCu) 또는 이들의 조합 등이다. 희생층(302)의 재료는 예를 들어 성막 또는 성장 공정이 450 ℃ 미만의 공정 온도에서 수행될 수 있도록 선택될 수 있다.
도 5d의 단면도(500D)에 의해 도시된 바와 같이, BEOL 유전체 영역(108) 및 희생층(302)이 평탄화되어, BEOL 유전체 영역(108) 및 희생층(302) 각각의 상부 또는 최상위 표면은 동일 평면 상에 있다.
도 5e의 단면도(500E)에 의해 도시된 바와 같이, BEOL 유전체 영역(108) 위에 제 1 압전층(204a)이 형성된다(예를 들어, 성막 또는 성장된다). 일부 실시예에 있어서, 제 1 압전층(204a)은 알루미늄 질화물, 아연 산화물, 티탄산 지르콘산 연, 이들의 조합 등으로 형성된다. 또한, 일부 실시예에 있어서, 제 1 압전층(204a)은 스퍼터링 또는 기상 증착에 의해 형성된다. 일부 실시예에 있어서, 제 1 압전층(204a)은 후속하여 형성된 압전층을 성장시키는데 사용되는 시드층일 수 있다.
도 5f의 단면도(500F)에 의해 도시된 바와 같이, 제 2 에칭이 제 1 압전층(204a) 및 BEOL 유전체 영역(108)에 수행되어 하나 이상의 디바이스간 개구부(304)를 형성한다. 일부 실시예에 있어서, 디바이스간 개구부(들)(304)는 제 1 압전층(204a)의 상부 표면으로부터, 제 1 압전층(204a)을 통해, BEOL 유전체 영역(108) 내의 최상위 배선층까지 연장함으로써, 최상위 배선층을 노출시킨다. 일부 실시예에 있어서, 제 2 에칭을 수행하는 공정은 제 1 압전층(204a) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 제자리에 포토레지스트층을 가지는 제 1 압전층(204a) 및 유전체 영역(108)에 에천트를 도포하는 단계, 및 포토레지스트층을 제거하는 단계를 포함한다.
도 5g의 단면도(500G)에 의해 도시된 바와 같이, 하나 이상의 디바이스간 비아(들)(116)는 디바이스간 개구부(들)(304) 내에 각각 형성된다. 배선층(들)(110) 및 비아층(들)(112)과 마찬가지로, 디바이스간 비아(들)(116)는 또한 예를 들어 구리, 알루미늄 구리, 텅스텐, 일부 다른 금속 또는 도전성 재료, 이들의 조합 등일 수 있다.
도 5h의 단면도(500H)에 의해 도시된 바와 같이, 제 1 전극층(114a)이 제 1 압전층(204a) 위에 형성된다. 또한, 제 1 전극층(114a)은 디바이스간 비아(들)(116)에 전기적으로 결합되고, 또한 디바이스간 비아(들)(116)에 의해 최상위 배선층에 전기적으로 결합되도록 형성된다. 제 1 전극층(114a)은 예를 들어 몰리브덴, 알루미늄, 금, 백금 등으로 형성될 수 있다. 또한, 제 1 전극층(114a)은 예를 들어 이중 다마신 공정, 단일 다마신 공정 또는 성막 및 패터닝 공정에 의해 형성될 수 있다.
도 5i의 단면도(500I)에 의해 도시된 바와 같이, 제 1 전극층(114a) 위에 제 2 압전층(204b)이 형성된다. 제 2 압전층(204b)은 예를 들어 제 1 압전층(204a)과 동일한 재료일 수 있고, 그리고/또는 예를 들어 패터닝될 수 있다. 예를 들어, 일 실시예에 있어서, 제 3 에칭이 제 2 압전층(204b)에 수행되어 제 1 전극층(114a)을 노출시키는 하나 이상의 쓰루 비아 개구부(410)를 형성한다. 일부 실시예에 있어서, 제 3 에칭을 수행하는 공정은 제 2 압전층(204b) 위에 포토레지스트층을 형성 및 패터닝하는 단계, 제자리에 포토레지스트층을 가지는 제 2 압전층(204b)에 에천트를 도포하는 단계, 및 포토레지스트층을 제거하는 단계를 포함한다.
도 5j의 단면도(500J)에 의해 도시된 바와 같이, 제 2 전극층(114b)이 제 2 압전층(204b) 위에 형성된다. 도 2c와 관련하여 논의된 바와 같이, 제 1 및 제 2 전극층(114a, 114b) 및 제 1 및 제 2 압전층(204a, 204b)이 MEMS 구조체를 형성한다. 또한, 제 2 전극층(114b)은 쓰루 비아 개구부(들)(410)를 라이닝하여 형성되어 제 2 전극층(114b)이 제 1 전극층(114a)에 전기적으로 결합된다. 제 2 전극층(114b)은, 예를 들어 쓰루 비아 개구부(들)(410)를 컨포멀하게 라이닝하여 형성될 수 있고, 그리고/또는 예를 들어 알루미늄 구리, 몰리브덴, 알루미늄 또는 금으로 형성될 수 있다.
일부 실시예에 있어서, 제 2 전극층(114b)을 형성하는 공정은 제 2 전극층(114b)을 성막 또는 성장시키는 단계, 및 후속하여 제 2 전극층(114b)을 패터닝하는 단계를 포함한다. 제 2 전극층(114b)은, 예를 들어 스퍼터링 또는 성막에 의해, 예를 들어 성막 또는 성장될 수 있다. 또한, 제 2 전극층(114b)은 예를 들어 포토리소그래피를 이용하여 패터닝될 수 있다.
도 5k의 단면도(500K)에 의해 도시된 바와 같이, 제 1 및 제 2 압전층(204a, 204b)을 통해 제 4 에칭이 수행되어 희생층(302)을 노출시키는 릴리스 개구부(123)를 형성한다.
도 5l의 단면도(500L)에 의해 도시된 바와 같이, 릴리스 개구부(123)를 통해 희생층(302)에 제 5 에칭이 수행되어 희생층(302)을 제거하고 희생층(302) 대신에 캐비티(122)을 형성한다. 일부 실시예에 있어서, 제 5 에칭은 릴리스 개구부(123)를 통해 희생층(302)에 에천트를 도포함으로써 수행된다. 상술된 바와 같이, 일부 실시예에 있어서, 제 5 에칭을 위한 에천트는 희생층(302)의 재료에 적어도 부분적으로 기초하여 선택된다.
희생층(302)이 BEOL 유전체 영역(108)에 삽입되어 형성되기 때문에, 캐비티(122)의 저부 표면 및 캐비티(122)의 측벽은 BEOL 유전체 영역(108)에 의해 정의된다. 또한, 평탄화가 희생층(302) 및 BEOL 유전체 영역(108) 각각의 상부 표면을 공동 평탄화하기 위해 수행되기 때문에, MEMS 구조체는 실질적으로 평탄하거나 플랫한 표면 상에 형성되고 스텝 업되지 않으며, 양호한 앵커 지지 및 강성을 가진다.
도 6을 참조하면, 도 3a 내지 도 3k의 방법의 일부 실시예의 흐름도(600)가 제공된다.
단계(602)에서, 반도체 기판을 덮는 BEOL(back-end-of-line) 상호접속 구조체가 형성된다. BEOL 상호접속 구조체는 제 1 BEOL 유전체 영역을 포함한다. 예를 들어, 도 3a을 참조한다.
단계(604)에서, 제 1 BEOL 유전체 영역 위에 희생층이 형성된다. 예를 들어, 도 3b을 참조한다.
단계(606)에서, 희생층 및 제 1 BEOL 유전체 영역을 덮는 BEOL 상호접속 구조체의 제 2 BEOL 유전체 영역이 형성된다. 예를 들어, 도 3c를 참조한다.
단계(608)에서, 제 2 BEOL 유전체 영역의 상부 표면은 평탄화된다. 예를 들어, 도 3d를 참조한다.
단계(610)에서, MEMS 구조체는 제 2 BEOL 유전체 영역의 평탄한 상부 표면 상에 형성된다. 예를 들어, 도 3j를 참조한다.
단계(612)에서, 캐비티 에칭이 MEMS 구조체를 통해 희생층에 수행되어 희생층을 제거하고 희생층 대신에 캐비티를 형성한다. 예를 들어, 도 3j 및 도 3k를 참조한다.
도 7을 참조하면, 도 4a 내지 도 4l의 방법의 일부 실시예의 흐름도(700)가 제공된다.
단계(702)에서, 반도체 기판을 덮는 BEOL 상호접속 구조체가 형성된다. BEOL 상호접속 구조체는 제 1 BEOL 유전체 영역에 적층된 하나 이상의 배선층을 포함한다. 예를 들어, 도 4a를 참조한다.
단계(704)에서, 제 1 BEOL 유전층 위에 희생층이 형성된다. 예를 들어, 도 4b를 참조한다.
단계(706)에서, 희생층이 패터닝된다. 예를 들어, 도 4c를 참조한다.
단계(708)에서, BEOL 상호접속 구조체의 제 2 BEOL 유전체 영역이 희생층을 덮도록 형성된다. 이어서, 제 2 BEOL 유전체 영역이 평탄화된다. 예를 들어, 도 4d를 참조한다.
단계(710)에서, 제 1 압전층이 제 2 BEOL 유전체 영역 위에 형성된다. 예를 들어, 도 4e를 참조하다.
단계(712)에서, 제 1 전극층이 제 1 압전층 위에 형성된다. 예를 들어, 도 4h를 참조한다.
단계(714)에서, 제 2 압전층이 제 1 전극층 위에 형성된다. 예를 들어, 도 4i를 참조한다.
단계(716)에서, 제 2 전극층은 제 2 압전층 위에 형성된 층이다. 예를 들어, 도 4j를 참조한다.
단계(718)에서, 캐비티 에칭이 수행되어 희생층을 제거하고 희생층 대신에 캐비티를 형성한다. 예를 들어, 도 4k 및 도 4l을 참고한다.
도 8을 참조하면, 도 5a 내지 도 5l의 방법의 일부 실시예의 흐름도(800)가 제공된다.
단계(802)에서, BEOL 상호접속 구조체가 반도체 기판을 덮도록 형성되고, BEOL 유전체 영역 내에 적층된 하나 이상의 배선층을 갖는다. 예를 들어, 도 5a를 참조한다.
단계(804)에서, 트렌치가 BEOL 유전체 영역 내에 형성된다. 예를 들어, 도 5b를 참조한다.
단계(806)에서, 희생층이 BEOL 유전체 영역을 덮고 트렌치를 채우도록 형성된다. 도 5c를 참조한다.
단계(808)에서, BEOL 유전체 영역 및 희생층 각각의 상부 표면에 평탄화가 수행되어 상부 표면을 공동 평탄화한다. 예를 들어, 도 5d를 참조한다.
단계(810)에서, 제 1 압전층이 BEOL 유전체 영역 위에 형성된다. 예를 들어, 도 5e를 참조한다.
단계(812)에서, 제 1 전극층이 제 1 압전층 위에 형성된다. 예를 들어, 도 5h를 참조한다.
단계(814)에서, 제 2 압전층이 제 1 전극층 위에 형성된다. 예를 들어, 도 5i를 참조한다.
단계(816)에서, 제 2 전극층이 제 2 압전층 위에 형성된다. 예를 들어, 도 5j를 참조한다.
단계(818)에서, 캐비티 에칭이 수행되어 희생층을 제거하고 희생층 대신에 캐비티를 형성한다. 도 5k 및 도 5l을 참조한다.
도 6 내지 도 8의 흐름도(600, 700, 800)에 의해 기술된 방법은 여기서 일련의 동작 또는 이벤트로서 도시되고 설명되었지만, 그러한 동작 또는 이벤트의 예시 된 순서는 제한적인 의미로 해석되어서는 안됨을 인지할 것이다. 예를 들어, 일부 동작은 여기에 도시되거나 설명된 것 이외의 다른 동작 또는 이벤트와 상이한 순서로, 그리고/또는 동시에 발생할 수 있다. 또한, 도시된 모든 동작이 본 명세서의 하나 이상의 양상 또는 실시예를 구현하는데 요구될 수 있는 것은 아니며, 여기에 도시된 하나 이상의 동작은 하나 이상의 별개의 동작 및/또는 단계에서 수행될 수 있다.
상기 관점에서, 본 출원의 다양한 실시예에 있어서 IC를 제조하는 방법을 제공한다. BEOL 상호접속 구조체가 반도체 기판을 덮도록 형성되며, 여기서 BEOL 상호접속 구조체는 제 1 유전체 영역 내에 적층된 배선층을 포함한다. 희생층이 제 1 유전체 영역 위에 형성된다. 제 2 유전체 영역이 희생층 및 제 1 유전체 영역을 덮도록 형성된다. 평탄화가 제 2 유전체 영역의 상부 표면을 평탄화하기 위해 제 2 유전체 영역의 상부 표면에 수행된다. 제 2 유전체 영역의 평탄한 상부 표면 상에 MEMS 구조체가 형성된다. 캐비티 에칭이 희생층에 수행되어 희생층을 제거하고 희생층 대신에 캐비티를 형성한다.
또한, 본 출원의 다른 실시예는 IC를 제조하기 위한 또 다른 방법을 제공한다. BEOL 상호접속 구조체가 반도체 기판을 덮도록 형성되고, 여기서 BEOL 상호접속 구조체는 유전체 영역 내에 적층된 배선층을 포함한다. 에칭이 유전체 영역에 수행되어 유전체 영역 내에 트렌치를 형성한다. 희생층이 유전체 영역 위에 형성되어 트렌치를 채운다. 평탄화가 유전체 영역 및 희생층에 수행되어 유전체 영역 및 희생층 각각의 상부 표면을 공동 평탄화한다. MEMS 구조가 유전체 영역 및 희생층 각각의 평탄한 상부 표면 상에 형성된다. 캐비티 에칭이 희생층에 수행되어 희생층을 제거하고 희생층 대신에 캐비티를 형성한다.
또한, 본 출원의 다른 실시예는 IC를 제공한다. BEOL 상호접속 구조체가 반도체 기판 위에 있고, 여기서 BEOL 상호접속 구조체는 유전체 영역 내에 적층된 배선층을 포함하고, BEOL 상호접속 구조체의 상부 표면은 평탄하다. MEMS 구조체가 BEOL 상호접속 구조의 상부 표면 상에 있고, 여기서 MEMS 구조체는 전극층을 포함한다. MEMS 구조체와 BEOL 상호접속 구조체 사이에서, BEOL 상호접속 구조체의 상부 표면 아래에 캐비티가 있다.
상기는 본 발명개시의 양상들을 본 발명분야의 당업자가 더 잘 이해할 수 있도록 여러 실시예들의 특징들을 약술한다. 당업자는 여기에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.

Claims (10)

  1. 집적 회로(integrated circuit; IC)를 제조하는 방법에 있어서,
    반도체 기판을 덮는 BEOL(back-end-of-line) 상호접속 구조체 - 상기 BEOL 상호접속 구조체는 제 1 유전체 영역 내에 적층된 배선층을 포함함 - 를 형성하는 단계;
    상기 제 1 유전체 영역 위에 희생층을 형성하는 단계;
    상기 희생층 및 상기 제 1 유전체 영역을 덮는 제 2 유전체 영역을 형성하는 단계;
    상기 제 2 유전체 영역의 상부 표면에 평탄화를 수행하여 상기 제 2 유전체 영역의 상부 표면을 평탄화하는 단계;
    상기 제 2 유전체 영역의 평탄한(planar) 상부 표면 상에 마이크로 전자 기계 시스템(microelectromechanical system; MEMS) 구조체를 형성하는 단계; 및
    상기 MEMS 구조체를 통해 상기 희생층에 캐비티(cavity) 에칭을 수행하여, 상기 희생층을 제거하고 상기 희생층 대신에 캐비티를 형성하는 단계
    를 포함하는 집적 회로 제조 방법.
  2. 제 1 항에 있어서, 상기 MEMS 구조체를 형성하는 단계는,
    상기 제 2 유전체 영역의 평탄한 상부 표면 위에 전극층 - 상기 전극층은 상기 제 2 유전체 영역을 통해 상기 BEOL 상호접속 구조체의 최상위 배선층에 전기적으로 결합됨 - 을 형성하는 단계; 및
    상기 전극층 및 상기 제 2 유전체 영역을 덮는 제 3 유전체 영역을 형성하는 단계를 포함하는 것인 집적 회로 제조 방법.
  3. 제 2 항에 있어서, 상기 MEMS 구조체를 형성하는 단계는,
    상기 제 3 유전체 영역의 상부 표면에 평탄화를 수행하는 단계; 및
    상기 제 3 유전체 영역에 에칭을 수행하여 상기 전극층의 일부분을 노출시키는 개구부를 형성하는 단계를 포함하는 것인 집적 회로 제조 방법.
  4. 제 1 항에 있어서, 상기 MEMS 구조체를 형성하는 단계는,
    상기 제 2 유전체 영역의 평탄한 상부 표면 위에 시드층을 형성하는 단계;
    상기 시드층 위에 제 1 전극층을 형성하는 단계;
    상기 제 1 전극층 및 상기 시드층을 덮는 압전층(piezoelectric layer)을 형성하는 단계; 및
    상기 압전층 위에 제 2 전극층을 형성하는 단계를 포함하고, 상기 제 2 전극층은 상기 압전층을 통해 연장하여 상기 제 1 전극층과 전기적으로 결합하는 것인 집적 회로 제조 방법.
  5. 제 4 항에 있어서, 상기 시드층은 압전층인 것인 집적 회로 제조 방법.
  6. 제 4 항에 있어서, 상기 제 1 전극층을 형성하는 단계는,
    상기 시드층 위에 상기 제 1 전극층을 성막 또는 성장시키는 단계; 및
    상기 제 1 전극층에 에칭을 수행하여 상기 제 1 전극층을 패터닝하는 단계를 포함하고,
    상기 시드층 및 상기 제 1 전극층과 접촉하는 저부 표면을 가지는 상기 압전층이 형성되는 것인 집적 회로 제조 방법.
  7. 제 1 항에 있어서,
    상기 마이크로 전자 기계 시스템(MEMS) 구조체에 릴리스(release) 에칭을 수행하여 상기 희생층을 노출시키는 릴리스 개구부를 형성하는 단계를 더 포함하고,
    상기 캐비티 에칭은 상기 릴리스 개구부를 통해 상기 희생층에 수행되는 것인 집적 회로 제조 방법.
  8. 제 1 항에 있어서,
    상기 희생층은 비정질 메탈로이드(amorphous metalloid) 또는 텅스텐으로 형성되는 것인 집적 회로 제조 방법.
  9. 집적 회로(integrated circuit; IC)를 제조하는 방법에 있어서,
    반도체 기판을 덮는 BEOL(back-end-of-line) 상호접속 구조체 - 상기 BEOL 상호접속 구조체는 유전체 영역 내에 적층된 배선층을 포함함 - 를 형성하는 단계;
    상기 유전체 영역에 에칭을 수행하여 상기 유전체 영역 내에 트렌치를 형성하는 단계;
    상기 유전체 영역 위에 희생층을 형성하고 상기 트렌치를 채우는 단계;
    상기 유전체 영역 및 상기 희생층에 평탄화를 수행하여 상기 유전체 영역 및 상기 희생층 각각의 상부 표면을 공동 평탄화(coplanarize)하는 단계;
    상기 유전체 영역 및 상기 희생층 각각의 평탄한 상부 표면 위에 마이크로 전자 기계 시스템(microelectromechanical system; MEMS) 구조체를 형성하는 단계; 및
    상기 MEMS 구조체를 통해 상기 희생층에 캐비티(cavity) 에칭을 수행하여, 상기 희생층을 제거하고 상기 희생층 대신에 캐비티를 형성하는 단계
    를 포함하는 집적 회로 제조 방법.
  10. 집적 회로(integrated circuit; IC)에 있어서,
    반도체 기판;
    상기 반도체 기판 위의 BEOL(back-end-of-line) 상호접속 구조체로서, 유전체 영역 내에 적층된 배선층을 포함하고, 상기 BEOL 상호접속 구조체의 상부 표면은 평탄한 것인, 상기 BEOL 상호접속 구조체;
    상기 BEOL 상호접속 구조체의 상부 표면 위의 마이크로 전자 기계 시스템(microelectromechanical system; MEMS) 구조체로서, 전극층을 포함하는 상기 MEMS 구조체; 및
    상기 MEMS 구조체와 상기 BEOL 상호접속 구조체 사이에서, 상기 BEOL 상호접속 구조체의 상부 표면 아래에 있는 캐비티(cavity)
    를 포함하는 집적 회로.
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