KR20210027086A - 캐비티 압력 균일성이 개선된 미세 전자 기계 시스템 디바이스를 갖는 반도체 디바이스 - Google Patents

캐비티 압력 균일성이 개선된 미세 전자 기계 시스템 디바이스를 갖는 반도체 디바이스 Download PDF

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치아-밍 헝
시앙-푸 첸
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Abstract

본 개시내용의 다양한 실시예들은 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 반도체 기판 위에 배치되는 인터커넥트 구조체를 포함한다. 유전체 구조체가 인터커넥트 구조체 위에 배치된다. 복수의 캐비티들이 유전체 구조체 내에 배치된다. 미세 전자 기계 시스템(MEMS) 기판이 유전체 구조체 위에 배치되고, 여기서 MEMS 기판은 복수의 이동가능 멤브레인들을 포함하고, 여기서 이동가능 멤브레인들은 각각 캐비티들 위에 놓인다. 복수의 유체 연통 채널들이 유전체 구조체 내에 배치되고, 여기서 유체 연통 채널들 각각은 캐비티들 중 2개의 이웃하는 캐비티들 사이에서 횡방향으로 연장되어, 캐비티들 각각이 서로 유체 연통된다.

Description

캐비티 압력 균일성이 개선된 미세 전자 기계 시스템 디바이스를 갖는 반도체 디바이스{A SEMICONDUCTOR DEVICE HAVING MICROELECTROMECHANICAL SYSTEMS DEVICES WITH IMPROVED CAVITY PRESSURE UNIFORMITY}
관련 출원에 대한 참조
본 출원은 2019년 8월 27일자로 출원된 미국 가출원 제62/892,106호의 이익을 주장하고, 이 미국 가출원의 내용은 이로써 그 전체가 참조로 포함된다.
미세 전자 기계 시스템(microelectromechanical systems)(MEMS)은 소형화된 기계 및 전자 기계 요소들을 집적 칩 상에 집적시키는 기술이다. MEMS 디바이스들은 종종 미세 제작 기법들을 사용하여 제조된다. 최근에, MEMS 디바이스들은 광범위한 적용예들을 발견하였다. 예를 들어, MEMS 디바이스들은 셀 폰들(예를 들어, 가속도계들, 자이로스코프들, 디지털 나침반들), 압력 센서들, 미세 유체 요소들(예를 들어, 밸브들, 펌프들), 광학 스위치들(예를 들어, 미러들), 이미징 디바이스들(예를 들어, 미세 가공 초음파 트랜스듀서(micromachined ultrasonic transducer)(MUT)들) 등에서 발견된다.
본 개시내용의 양태들은 첨부 도면들과 함께 판독할 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관례에 따르면, 다양한 피처(feature)들이 일정한 비율로 그려지지 않는다는 것에 주목한다. 실제로, 다양한 피처들의 치수들이 논의의 명료성을 위해 임의로 증가 또는 감소될 수도 있다.
도 1은 캐비티(cavity) 압력 균일성이 개선된 미세 전자 기계 시스템(MEMS) 디바이스들을 갖는 반도체 디바이스의 일부 실시예들의 단면도를 예시한다.
도 2a 내지 도 2c는 도 1의 반도체 디바이스의 일부 실시예들의 다양한 도면들을 예시한다.
도 3a 내지 도 3c는 도 1의 반도체 디바이스의 일부 다른 실시예들의 다양한 도면들을 예시한다.
도 4a 내지 도 4c는 도 1의 반도체 디바이스의 일부 다른 실시예들의 다양한 도면들을 예시한다.
도 5는 도 3a의 라인 B-B를 따라 취득되는 도 3a 내지 도 3c의 반도체 디바이스의 일부 다른 실시예들의 상면도를 예시한다.
도 6은 도 5의 반도체 디바이스의 일부 다른 실시예들의 상면도를 예시한다.
도 7은 도 5의 반도체 디바이스의 일부 다른 실시예들의 상면도를 예시한다.
도 8은 도 1의 반도체 디바이스의 일부 다른 실시예들의 단면도를 예시한다.
도 9는 도 1의 반도체 디바이스의 일부 다른 실시예들의 단면도를 예시한다.
도 10은 도 1의 반도체 디바이스의 일부 다른 실시예들의 단면도를 예시한다.
도 11은 도 10의 라인 B-B를 따라 취득되는 도 10의 반도체 디바이스의 일부 다른 실시예들의 상면도를 예시한다.
도 12는 도 1의 반도체 디바이스의 일부 다른 실시예들의 단면도를 예시한다.
도 13은 도 1의 반도체 디바이스의 일부 다른 실시예들의 단면도를 예시한다.
도 14 내지 도 22는 도 10의 반도체 디바이스의 일부 실시예들을 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 예시한다.
도 23은 캐비티 압력 균일성이 개선된 미세 전자 기계 시스템(MEMS) 디바이스들을 갖는 반도체 디바이스를 형성하기 위한 방법의 일부 실시예들의 흐름도를 예시한다.
본 개시내용은 동일한 참조 번호들이 전체에 걸쳐 동일한 요소들을 지칭하는 데 사용되고 예시된 구조체들이 반드시 일정한 비율로 그려진 것은 아닌 도면들을 참조하여 이제 설명될 것이다. 이 상세한 설명 및 대응하는 도면들은 어떠한 방식으로도 본 개시내용의 범주를 제한하지 않으며, 상세한 설명 및 도면들은 본 발명의 개념들이 그들 자체를 나타낼 수 있는 일부 방식들을 예시하기 위한 몇몇 예들을 단지 제공할 뿐이라는 것이 이해될 것이다.
본 개시내용은 본 개시내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예들이 후술된다. 이들은, 물론, 단지 예들일 뿐이고 제한하는 것으로 의도된 것이 아니다. 예를 들어, 후속하는 설명에서 제2 피처 위의 또는 제2 피처 상의 제1 피처의 형성은 제1 및 제2 피처들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 제1 및 제2 피처들이 직접 접촉하지 않을 수도 있도록 제1 및 제2 피처들 사이에 부가적인 피처들이 형성될 수도 있는 실시예들을 또한 포함할 수도 있다. 부가적으로, 본 개시내용에는 다양한 예들에서 참조 번호들 및/또는 문자들이 반복될 수도 있다. 이 반복은 단순성 및 명확성의 목적을 위한 것이고, 그 자체가, 논의된 다양한 실시예들 및/또는 구성들 사이의 관계에 영향을 주지 않는다.
추가로, "밑에(beneath)", "아래에(below)", "하부(lower)", "위에(above)", "상부(upper)" 및 이와 유사한 것과 같은 공간적으로 관련된 용어들은 본 명세서에서 도면들에 예시된 바와 같은 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)와의 관계를 설명하는 설명의 용이성을 위해 사용될 수도 있다. 공간적으로 관련된 용어들은 도면들에 도시된 배향에 부가적으로 사용 또는 동작에 있어서의 디바이스의 상이한 배향들을 포괄하도록 의도된다. 장치는 이와 다르게 배향될(90도 또는 다른 배향들로 회전될) 수도 있고, 이에 따라 본 명세서에서 사용되는 공간적으로 관련된 기술어(descriptor)들도 마찬가지로 해석될 수도 있다.
일부 실시예들에서, 반도체 디바이스는 미세 전자 기계 시스템(MEMS) 트랜스듀서를 포함한다. MEMS 트랜스듀서는 복수의 베이스라인 MEMS 디바이스들을 포함한다. 베이스라인 MEMS 디바이스들은 반도체 디바이스의 반도체 기판 위에 배치된다. 베이스라인 MEMS 디바이스들 각각은 캐비티 및 이동가능(movable) 멤브레인을 포함한다. 전형적으로, 캐비티들 각각은 서로 개별적인 것으로 되어 있다(예를 들어, 캐비티들은 서로 이격되고 서로 유체 연통(fluid communication)되지 않는다).
상기 MEMS 트랜스듀서에 의한 하나의 도전과제는 상이한 캐비티 압력들을 갖는 개별 캐비티들인데, 이는 MEMS 트랜스듀서의 디바이스 성능에 부정적인 영향을 미친다. 예를 들어, 복수의 베이스라인 MEMS 디바이스들 중 제1 베이스라인 MEMS 디바이스는, 제1 캐비티 압력(예를 들어, 제1 개별 캐비티 내측의 압력)을 갖는 제1 캐비티를 포함하고, 복수의 베이스라인 MEMS 디바이스들 중 제2 베이스라인 MEMS 디바이스는, 제1 캐비티 압력과는 상이한 제2 캐비티 압력(예를 들어, 제2 개별 캐비티 내측의 압력)을 갖는 제2 캐비티를 포함한다. 제1 캐비티 압력과 제2 캐비티 압력 사이의 차이는 MEMS 트랜스듀서의 디바이스 성능에 부정적인 영향을 미친다(예를 들어, MEMS 트랜스듀서의 송신/수신 감도를 감소시킨다). 캐비티 압력들의 차이들은 반도체 디바이스의 형성에 있어서의 프로세스 변화들(예를 들어, 상이한 가스방출 레이트(outgassing rate)들, 캐비티들을 밀봉함에 있어서의 시간 변화들, 프로세싱 챔버의 압력 변화 등)에 의해 야기될 수도 있다.
본 출원의 다양한 실시예들은 캐비티 압력 균일성이 개선된 MEMS 디바이스들을 갖는 반도체 디바이스에 관한 것이다. 반도체 디바이스는, 반도체 기판 위에 배치되는 인터커넥트 구조체(interconnect structure)를 포함한다. 유전체 구조체가 인터커넥트 구조체 위에 배치된다. 미세 전자 기계 시스템(MEMS) 기판이 유전체 구조체 위에 배치된다. 제1 MEMS 디바이스가 인터커넥트 구조체 위에 배치된다. 제1 MEMS 디바이스는, 유전체 구조체 내에 배치되는 제1 캐비티, 및 제1 캐비티 위에 놓이는 MEMS 기판의 제1 이동가능 멤브레인을 포함한다. 제2 MEMS 디바이스가 인터커넥트 구조체 위에 배치되고 제1 MEMS 디바이스로부터 횡방향으로 이격된다. 제2 MEMS 디바이스는, 유전체 구조체 내에 배치되는 제2 캐비티, 및 제2 캐비티 위에 놓이는 MEMS 기판의 제2 이동가능 멤브레인을 포함한다. 유체 연통 채널(fluid communication channel)이 유전체 구조체 내에 배치된다. 유체 연통 채널은 제1 캐비티로부터 제2 캐비티까지 횡방향으로 연장되어, 제1 캐비티 및 제2 캐비티가 유체 연통된다. 제1 캐비티와 제2 캐비티가 서로 유체 연통되기 때문에, 제1 캐비티의 제1 캐비티 압력(예를 들어, 제1 캐비티 내측의 압력)은 제2 캐비티의 제2 캐비티 압력과 실질적으로 동일하다. 따라서, 유체 연통 채널은 반도체 디바이스의 디바이스 성능을 개선시킬 수도 있다(예를 들어, 송신/수신 감도 증가).
도 1은 캐비티 압력 균일성이 개선된 미세 전자 기계 시스템(MEMS) 디바이스들을 갖는 반도체 디바이스(100)의 일부 실시예들의 단면도를 예시한다.
도 1에 도시된 바와 같이, 반도체 디바이스(100)는 집적 회로(integrated circuit)(IC) 구조체(102)를 포함한다. IC 구조체(102)는 반도체 기판(104)을 포함한다. 반도체 기판(104)은 임의의 타입의 반도체 보디(semiconductor body)(예를 들어, 단결정 실리콘/CMOS 벌크, 실리콘-게르마늄(SiGe), 실리콘 온 인슐레이터(silicon on insulator)(SOI) 등)를 포함할 수도 있다.
일부 실시예들에서, 하나 이상의 IC 디바이스들(106)이 반도체 기판(104) 상에/위에 배치된다. IC 디바이스들(106)은, 예를 들어, 능동 전자 디바이스들(예를 들어, 트랜지스터들), 수동 전자 디바이스들(예를 들어, 저항기들, 커패시터들, 인덕터들, 퓨즈들 등), 일부 다른 전자 디바이스들, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 예를 들어, IC 디바이스들(106) 중 하나는, 반도체 기판(104)에 배치되는 한 쌍의 소스/드레인 영역들(108), 반도체 기판(104) 위에 그리고 소스/드레인 영역들(108) 사이에 배치되는 게이트 유전체(110), 및 반도체 기판(104) 위에 배치되고 게이트 유전체(110) 위에 놓이는 게이트 전극(112)을 포함하는 금속-산화물-반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor)(MOSFET)일 수도 있다. 가독성을 위해, IC 디바이스들(106) 중 단지 하나만이 구체적으로 라벨링되어 있다. 추가의 실시예들에서, IC 구조체(102)는 상보성 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS) 구조체이고 IC 디바이스들(106)은 CMOS 회로의 부분이다.
IC 구조체(102)는, 반도체 기판(104) 및 IC 디바이스들(106) 위에 배치되는 인터커넥트 구조체(114), 제1 유전체 구조체(116), 및 제2 유전체 구조체(124)를 포함한다. 인터커넥트 구조체(114)는 하나 이상의 제1 전도성 콘택(first conductive contact)들(118), 하나 이상의 제1 전도성 비아들(120), 하나 이상의 전도성 라인들(122), 복수의 제2 전도성 비아들(126), 및 복수의 전극들(128)을 포함한다. 제1 전도성 콘택들(118), 제1 전도성 비아들(120), 및 전도성 라인들(122)은 제1 유전체 구조체(116)에 내장된다. 제2 유전체 구조체(124)는 제1 유전체 구조체(116), 제1 전도성 콘택들(118), 제1 전도성 비아들(120), 및 전도성 라인들(122) 위에 배치된다. 제2 전도성 비아들(126) 및 전극들(128)은 제2 유전체 구조체(124)에 내장된다. 제1 전도성 콘택들(118), 제1 전도성 비아들(120), 전도성 라인들(122), 및 제2 전도성 비아들(126)은 IC 디바이스들(106)을 전극들(128)에 전기적으로 커플링시킨다. 예를 들어, 제1 전도성 콘택들(118), 제1 전도성 비아들(120), 전도성 라인들(122), 및 제2 전도성 비아들(126)은 IC 디바이스들(106) 중 하나 이상을 전극들(128) 중 제1 전극(128a)에, IC 디바이스들(106) 중 하나 이상을 전극들(128) 중 제2 전극(128b)에, 그리고/또는 IC 디바이스들(106) 중 하나 이상을 전극들(128) 중 제3 전극(128c)에 전기적으로 커플링시킨다. 가독성을 위해, 제1 전도성 콘택들(118) 중 단지 하나만, 제1 전도성 비아들(120) 중 단지 하나만, 전도성 라인들(122) 중 단지 하나만, 제2 전도성 비아들(126) 중 단지 하나만, 그리고 전극들(128) 중 단지 일부만이 구체적으로 라벨링되어 있다.
제1 전도성 콘택들(118), 제1 전도성 비아들(120), 전도성 라인들(122), 및/또는 제2 전도성 비아들(126)은, 예를 들어, 금속(예를 들어, 구리(Cu), 알루미늄(Al), 텅스텐(W), 또는 이와 유사한 것), 폴리실리콘(예를 들어, 도핑된 폴리실리콘), 일부 다른 전도성 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 전극들(128)은, 예를 들어, 금속(예를 들어, Al, Cu, 알루미늄-구리(AlCu), 티타늄(Ti), 또는 이와 유사한 것), 금속 질화물(예를 들어, 티타늄 질화물(TiN)), 일부 다른 전도성 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 제1 유전체 구조체(116)는 하나 이상의 적층된 유전체 층들을 포함하는데, 이들은 각각 로우-k 유전체(low-k dielectric)(예를 들어, 약 3.9 미만의 유전 상수를 갖는 유전체 재료), 산화물(예를 들어, 실리콘 이산화물(SiO2)), 또는 이와 유사한 것을 포함할 수도 있다. 제2 유전체 구조체(124)는 하나 이상의 적층된 유전체 층들을 포함하는데, 이들은 각각 로우-k 유전체(예를 들어, 약 3.9 미만의 유전 상수를 갖는 유전체 재료), 산화물(예를 들어, SiO2), 또는 이와 유사한 것을 포함할 수도 있다. 일부 실시예들에서, 제2 유전체 구조체(124)는 단일 층의 SiO2를 포함한다.
제3 유전체 구조체(130)가 인터커넥트 구조체(114) 위에 배치된다. 제3 유전체 구조체(130)는 제1 유전체 층(132) 및 제2 유전체 층(134)을 포함한다. 제2 유전체 층(134)은 제1 유전체 층(132) 위에 배치된다. 일부 실시예들에서, 제1 유전체 층(132)은 전극들(128)을 커버한다.
제1 유전체 층(132)은, 예를 들어, 질화물(예를 들어, 실리콘 질화물(SiN)), 산화물(예를 들어, SiO2), 산질화물(oxy-nitride)(예를 들어, 실리콘 산질화물(SiOXNY)), 일부 다른 유전체 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 제2 유전체 층(134)은, 예를 들어, 산화물(예를 들어, SiO2), 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 일부 다른 유전체 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 제1 유전체 층(132)은, 제2 유전체 층(134)과는 상이한 유전체 재료일 수도 있다. 예를 들어, 제1 유전체 층(132)은 SiN일 수도 있고 제2 유전체 층은 SiO2일 수도 있다. 제3 유전체 구조체(130)가 제1 유전체 층(132) 및 제2 유전체 층(134)을 포함하는 것으로 예시되어 있지만, 제3 유전체 구조체(130)는 단일 유전체 층을 포함할 수도 있거나, 또는 제3 유전체 구조체(130)는 임의의 수의 유전체 층들의 임의의 조합을 포함할 수도 있다는 것이 이해될 것이다.
미세 전자 기계 시스템(MEMS) 기판(136)이 제3 유전체 구조체(130) 및 IC 구조체(102) 위에 배치된다. 일부 실시예들에서, MEMS 기판(136)은 제3 유전체 구조체(130) 상에 배치된다. 추가의 실시예들에서, MEMS 기판(136)과 제3 유전체 구조체(130)의 계면에 본드 계면(bond interface)이 존재한다. 예를 들어, 일부 실시예들에서, MEMS 기판(136)은 본딩 프로세스(예를 들어, 퓨전 본딩(fusion bonding))를 통해 제3 유전체 구조체(130)에 본딩됨으로써, MEMS 기판(136)과 제3 유전체 구조체(130)의 계면에 본드 계면을 형성한다. MEMS 기판(136)은, 예를 들어, 반도체 재료(예를 들어, 폴리실리콘, 비정질 실리콘, 단결정 실리콘, 또는 이와 유사한 것), 산화물(예를 들어, SiO2), 일부 다른 적합한 MEMS 기판, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. MEMS 기판(136)이 반도체 재료이거나 또는 이를 포함하는 실시예들에서, 반도체 재료는 도핑되거나 또는 도핑되지 않을 수도 있다. 또 다른 실시예들에서, MEMS 기판(136)은 단일 반도체 재료(예를 들어, Si, SiGe, Ge 등)일 수도 있다.
제3 유전체 층(138)이 MEMS 기판(136) 및 제3 유전체 구조체(130) 위에 배치된다. 제3 전도성 비아(140)가 제3 유전체 층(138), MEMS 기판(136), 제3 유전체 구조체(130), 및 제2 유전체 구조체(124)를 통해 수직으로 연장되어 전도성 라인들(122) 중 적어도 하나와 접촉하여, 제3 전도성 비아(140)가 인터커넥트 구조체(114)에 전기적으로 커플링된다. 일부 실시예들에서, 제3 전도성 비아(140)는 제3 유전체 층(138)의 상부 표면 위에서 횡방향으로 연장된다.
일부 실시예들에서, 제3 전도성 비아(140)는, 제3 유전체 층(138), MEMS 기판(136), 제3 유전체 구조체(130), 및 제2 유전체 구조체(124)에 배치되는 제1 비아 개구(142)를 라이닝한다. 제1 비아 개구(142)는 제3 유전체 층(138), MEMS 기판(136), 제3 유전체 구조체(130), 및 제2 유전체 구조체(124)를 통해 수직으로 연장되어 전도성 라인들(122) 중 하나를 노출시킨다. 제1 비아 개구(142)는 제3 유전체 층(138), MEMS 기판(136), 제3 유전체 구조체(130), 및 전도성 라인들(122) 중 하나에 의해 적어도 부분적으로 규정된다. 예를 들어, 제1 비아 개구(142)의 측벽들이 제3 유전체 층(138)의 제1 측벽들, MEMS 기판(136)의 제1 측벽들, 제3 유전체 구조체(130)의 제1 측벽들, 및 제2 유전체 구조체(124)의 제1 측벽들에 의해 규정되고, 제1 비아 개구(142)의 저부 표면(bottom surface)이 전도성 라인들(122) 중 하나의 전도성 라인의 제1 상부 표면에 의해 적어도 부분적으로 규정된다. 추가의 실시예들에서, 제1 유전체 구조체(116)는 제1 비아 개구(142)를 적어도 부분적으로 규정할 수도 있다. 예를 들어, 제1 비아 개구(142)의 저부 표면은 전도성 라인들(122) 중 하나의 전도성 라인의 제1 상부 표면 및 제1 유전체 구조체(116)의 제1 상부 표면에 의해 규정된다. 제3 전도성 비아(140)는 제3 유전체 층(138), MEMS 기판(136), 제3 유전체 구조체(130), 및 제2 유전체 구조체(124)를 통해 수직으로 연장되어 전도성 라인들(122) 중 대응하는 전도성 라인들을 노출시키는 복수의 제4 전도성 비아들 중 하나일 수도 있다는 것이 이해될 것이고, 제1 비아 개구(142)는 복수의 제4 전도성 비아들이 라이닝하는 복수의 개구들 중 하나라는 것이 이해될 것이다.
하나 이상의 제2 전도성 콘택들(144)이 MEMS 기판(136) 및 제3 유전체 층(138) 위에 배치된다. 가독성을 위해, 제2 전도성 콘택들(144) 중 단지 하나만이 구체적으로 라벨링되어 있다. 일부 실시예들에서, 하나 이상의 제2 전도성 콘택들(144)은 제3 유전체 층(138)을 통해 연장되고 MEMS 기판(136)과 접촉한다. 추가의 실시예들에서, 제2 전도성 콘택들(144)은 MEMS 기판(136)에 전기적으로 커플링된다. 제3 전도성 비아(140) 및 제2 전도성 콘택들(144)은 함께 전기적으로 커플링될 수도 있다. 또 다른 실시예들에서, 제3 전도성 비아(140) 및 제2 전도성 콘택들(144)은 MEMS 기판(136) 위로 연속적으로 연장되는 전도성 라우팅 층의 부분들이다.
제3 유전체 층(138)은, 예를 들어, 산화물(예를 들어, SiO2), 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 일부 다른 유전체 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 제3 전도성 비아(140)는, 예를 들어, 금속(예를 들어, Al, Cu, AlCu, Ti, 은(Ag), 금(Au), 또는 이와 유사한 것), 금속 질화물(예를 들어, TiN), 일부 다른 전도성 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 제2 전도성 콘택들(144)은, 예를 들어, 금속(예를 들어, Al, Cu, AlCu, Ti, Ag, Au, 또는 이와 유사한 것), 금속 질화물(예를 들어, TiN), 일부 다른 전도성 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 제3 전도성 비아(140) 및 제2 전도성 콘택들(144)은 동일한 재료이다.
반도체 디바이스(100)는, 반도체 기판(104) 및 제1 유전체 구조체(116) 위에 배치되는 복수의 MEMS 디바이스들(146)을 포함한다. MEMS 디바이스들(146)은 서로 횡방향으로 이격된다. MEMS 디바이스들(146)은 복수의 캐비티들(148) 각각, 복수의 이동가능 멤브레인들(150) 각각, 및 전극들(128) 각각을 포함한다. 캐비티들(148)은 서로 횡방향으로 이격된다. 이동가능 멤브레인들(150)은 서로 횡방향으로 이격된다. 이동가능 멤브레인들(150)은, 하나 이상의 자극들(예를 들어, 압력, 전압 등)에 응답하여 이동(예를 들어, 굴곡)되도록 구성되는 MEMS 기판(136)의 부분들이다. 일부 실시예들에서, 전극들(128)은 서로 횡방향으로 이격된다. 가독성을 위해, 단지 MEMS 디바이스들(146) 중 일부, 캐비티들(148) 중 일부, 및 이동가능 멤브레인들(150) 중 일부만이 구체적으로 라벨링되어 있다.
예를 들어, MEMS 디바이스들(146)은 제1 MEMS 디바이스(146a), 제2 MEMS 디바이스(146b), 및 제3 MEMS 디바이스(146c)를 포함한다. 제1 MEMS 디바이스(146a)는 제2 MEMS 디바이스(146b) 및 제3 MEMS 디바이스(146c)로부터 횡방향으로 이격되고, 제2 MEMS 디바이스(146b)는 제3 MEMS 디바이스(146c)로부터 횡방향으로 이격된다. 제1 MEMS 디바이스(146a)는 캐비티들(148) 중 제1 캐비티(148a), 이동가능 멤브레인들(150) 중 제1 이동가능 멤브레인(150a), 및 제1 전극(128a)을 포함한다. 제2 MEMS 디바이스(146b)는 캐비티들(148) 중 제2 캐비티(148b), 이동가능 멤브레인들(150) 중 제2 이동가능 멤브레인(150b), 및 제2 전극(128b)을 포함한다. 제3 MEMS 디바이스(146c)는 캐비티들(148) 중 제3 캐비티(148c), 이동가능 멤브레인들(150) 중 제3 이동가능 멤브레인(150c), 및 제2 전극(128c)을 포함한다. 제1 캐비티(148a)는 제2 캐비티(148b) 및 제3 캐비티(148c)로부터 횡방향으로 이격되고, 제2 캐비티(148b)는 제3 캐비티(148c)로부터 횡방향으로 이격된다. 제1 이동가능 멤브레인(150a)은 제2 이동가능 멤브레인(150b) 및 제3 이동가능 멤브레인(150c)으로부터 횡방향으로 이격되고, 제2 이동가능 멤브레인(150b)은 제3 이동가능 멤브레인(150c)으로부터 횡방향으로 이격된다.
복수의 유체 연통 채널들(152)이 제3 유전체 구조체(130)에 배치된다. 가독성을 위해, 유체 연통 채널들(152) 중 단지 일부만이 구체적으로 라벨링되어 있다. 유체 연통 채널들(152)은 캐비티들(148) 사이에서 횡방향으로 연장되어, 캐비티들(148) 각각이 서로 유체 연통된다. 일부 실시예들에서, 유체 연통 채널들(152) 각각은 캐비티들(148) 중 2개의 이웃하는 캐비티들 사이에서 횡방향으로 연장되어, 캐비티들(148) 각각이 서로 연통된다. 캐비티들(148)이 서로 유체 연통되기 때문에, 캐비티들(148)의 캐비티 압력들(예를 들어, 캐비티들(148) 내측의 압력들)은 실질적으로 동일하다. 따라서, 유체 연통 채널들(152)은 반도체 디바이스(100)의 디바이스 성능을 개선시킬 수도 있다(예를 들어, 송신/수신 감도 증가). 일부 실시예들에서, 캐비티들(148)의 캐비티 압력들은 각각 캐비티들(148)의 정상 상태 캐비티 압력들(예를 들어, MEMS 디바이스들(146)이 평형 상태에 있을 때, 예컨대 이동가능 멤브레인들(150)이 활발히 움직이지 않을 때 캐비티들(148) 내측의 압력들)을 지칭한다.
예를 들어, 유체 연통 채널들(152)은 제1 유체 연통 채널(152a) 및 제2 유체 연통 채널(152b)을 포함한다. 제1 유체 연통 채널(152a)은, 제1 캐비티(148a)와 제2 캐비티(148b) 사이에서 횡방향으로 배치되는 제3 유전체 구조체(130)의 제1 부분에 배치된다. 제2 유체 연통 채널(152b)은, 제2 캐비티(148b)와 제3 캐비티(148c) 사이에서 횡방향으로 배치되는 제3 유전체 구조체(130)의 제2 부분에 배치된다. 제1 유체 연통 채널(152a)은 제1 캐비티(148a)와 제2 캐비티(148b) 사이에서 횡방향으로 연장되고 제2 유체 연통 채널(152b)은 제2 캐비티(148b)와 제3 캐비티(148c) 사이에서 횡방향으로 연장되어, 제1 캐비티(148a), 제2 캐비티(148b), 및 제3 캐비티(148c)가 서로 유체 연통된다. 따라서, 제1 캐비티(148a)의 제1 캐비티 압력(예를 들어, 제1 캐비티(148a) 내측의 압력), 제2 캐비티(148b)의 제2 캐비티 압력, 및 제3 캐비티(148c)의 제3 캐비티 압력이 실질적으로 동일하다.
일부 실시예들에서, MEMS 디바이스들(146)은 반도체 디바이스(100)의 MEMS 트랜스듀서(154)의 부분들(예를 들어, 요소들)이다. MEMS 트랜스듀서(154)는, 예를 들어, MEMS 초음파 트랜스듀서(예를 들어, 용량성 미세 가공 초음파 트랜스듀서(capacitive micromachined ultrasonic transducer)(CMUT), 압전 미세 가공 초음파 트랜스듀서(piezoelectric micromachined ultrasonic transducer)(PMUT), 또는 이와 유사한 것), MEMS 압력 센서, MEMS 마이크로폰, MEMS 바이오 센서, MEMS 가스 센서, MEMS 적외선 방사(infrared radiation)(IR) 센서, 또는 일부 다른 타입의 MEMS 트랜스듀서일 수도 있다. 유체 연통 채널들(152)은 MEMS 트랜스듀서(154)의 디바이스 성능을 개선시킬 수도 있다(예를 들어, 송신/수신 감도 증가). 일부 실시예들에서, MEMS 트랜스듀서(154)는 반도체 디바이스(100)의 복수의 MEMS 트랜스듀서들 중 하나라는 것이 이해될 것이다.
예를 들어, 일부 실시예들에서, MEMS 트랜스듀서(154)는 CMUT이다. CMUT는 전기 신호들을 음향 에너지(예를 들어, 초음파들)로 컨버팅함으로써 송신기로서 동작할 수도 있거나, 그리고/또는 CMUT는 음향 에너지를 전기 신호들로 컨버팅함으로써 수신기(예를 들어, 센서)로서 동작할 수도 있다. 송신기로서 동작할 때, CMUT는, 정전기력들이 이동가능 멤브레인들(150)을 편향시킴으로써 이동가능 멤브레인들(150)이 음향 에너지를 생성하게 하는 전기 신호(예를 들어, 교류(alternating current)(AC) 신호)를 MEMS 디바이스들(146) 양단에 인가함으로써 음향 에너지를 송신할 수도 있다. 일부 실시예들에서, 하나 이상의 IC 디바이스들(106)은 (예를 들어, 제1 전도성 콘택들(118), 제1 전도성 비아들(120), 전도성 라인들(122), 제2 전도성 비아들(126), 제3 전도성 비아(140), 및 제2 전도성 콘택들(144)을 통해) 전기 신호를 전극들(128) 및 MEMS 기판(136)에 인가함으로써 전기 신호를 MEMS 디바이스들(146) 양단에 인가할 수도 있다. 수신기로서 동작할 때, 이동가능 멤브레인들(150)에 충돌하는 음향 에너지는 이동가능 멤브레인들(150)을 편향시켜 (예를 들어, 편향들이 이동가능 멤브레인들(150)과 전극들(128) 사이의 커패시턴스들의 변화들을 야기시키는 것으로 인해) MEMS 디바이스들(146)이 전기 신호를 출력하게 한다. 일부 실시예들에서, 하나 이상의 IC 디바이스들(106)은 MEMS 디바이스들(146)에 의해 출력된 전기 신호를 검출 및 분석하여, 이동가능 멤브레인들(150)의 편향의 양과 연관된 물리적 수량(예를 들어, 대상물과 MEMS 디바이스들(146) 사이의 거리)을 도출할 수도 있다. 추가의 실시예들에서, 전극들(128)은 감지 전극들이라고 지칭된다.
일부 실시예들에서, CMUT의 MEMS 디바이스들(146)은 서로 협력하여(예를 들어, 조화되어) 동작하도록 구성된다. 추가의 실시예들에서, CMUT의 동작 동안(예를 들어, 송신기 및/또는 수신기로서 동작하는 동안), 동일한 동작 전압이 MEMS 디바이스들(146) 각각에 인가될 수도 있다. 이와 같이, MEMS 디바이스들(146)의 캐비티 압력들의 차이들은 캐비티 압력들의 차이들이 이동가능 멤브레인들(150)의 편향들의 변화들을 야기시키는 것으로 인해 CMUT의 송신 감도 및/또는 수신 감도를 감소시킬 수도 있다. 그러나, 유체 연통 채널들(152)이 캐비티들(148) 사이에서 횡방향으로 연장되어, 캐비티들(148) 각각이 서로 유체 연통되기 때문에, 캐비티들(148)의 캐비티 압력들은 실질적으로 동일하다. 따라서, 유체 연통 채널들(152)은 CMUT의 송신 감도 및/또는 수신 감도를 증가시킬 수도 있다.
일부 실시예들에서, CMUT의 MEMS 디바이스들(146)은 MEMS 기판(136) 위에 배치되는 복수의 전극들(도시되지 않음)을 각각 포함한다는 것이 이해될 것이다. 그러한 실시예들에서, 복수의 전극들(128)은 저부 전극들이라고 지칭될 수도 있고, MEMS 기판(136) 위에 배치되는 복수의 전극들은 상부 전극들이라고 지칭될 수도 있다. 상부 전극들은 각각 저부 전극들 위에 놓인다. 추가의 그러한 실시예들에서, 전도성 라우팅 층은 상부 전극들에 전기적으로 커플링될 수도 있어서, CMUT는 (예를 들어, 상부 전극들 및 저부 전극들을 통해 MEMS 디바이스들(146) 양단에 전기 신호들을 인가하여) 송신기로서 그리고/또는 (예를 들어, 편향들이 상부 전극들(또는 이동가능 멤브레인들(150))과 저부 전극들 사이의 커패시턴스들의 변화들을 야기시키는 것으로 인해) 수신기로서 동작할 수도 있다.
도 2a 내지 도 2c는 도 1의 반도체 디바이스(100)의 일부 실시예들의 다양한 도면들을 예시한다. 도 2a는 도 2b의 라인 A-A를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 단면도를 예시한다. 도 2b는 도 2a의 라인 B-B를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 상면도를 예시한다. 도 2c는 도 2a 및 도 2b의 라인 C-C를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 단면도를 예시한다.
도 2a 내지 도 2c에 도시된 바와 같이, 유체 연통 채널들(152)은 제3 유전체 구조체(130)에 의해 적어도 부분적으로 규정된다. 일부 실시예들에서, 제3 유전체 구조체(130)는 유체 연통 채널들(152)의 측벽들을 적어도 부분적으로 규정한다. 추가의 실시예들에서, 제3 유전체 구조체(130)의 제2 측벽들은 각각 유체 연통 채널들(152)의 측벽들을 적어도 부분적으로 규정한다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 제2 유전체 층(134)의 제1 측벽들은 각각 유체 연통 채널들(152)의 측벽들을 규정한다. 또 다른 실시예들에서, 유체 연통 채널들(152)의 측벽들은 서로 평행한 실질적 수직 평면들을 따라 수직으로 연장된다.
일부 실시예들에서, 제3 유전체 구조체(130)의 제1 상부 표면들은 각각 유체 연통 채널들(152)의 저부 표면들을 적어도 부분적으로 규정한다. 추가의 실시예들에서, 제1 유전체 층(132)의 제1 상부 표면들은 각각 유체 연통 채널들(152)의 저부 표면들을 적어도 부분적으로 규정한다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 제1 유전체 층(132)의 제1 상부 표면들은 각각 유체 연통 채널들(152)의 저부 표면들을 규정한다. 추가의 실시예들에서, 유체 연통 채널들(152)의 저부 표면들은 실질적 수직 평면들의 대응하는 쌍들과 직교하는 실질적 수평 평면들을 따라 횡방향으로 연장된다. 또 다른 실시예들에서, 유체 연통 채널들(152)의 저부 표면들은 실질적으로 동일 평면에 있다.
일부 실시예들에서, MEMS 기판(136)은 유체 연통 채널들(152)의 상부 표면들을 적어도 부분적으로 규정한다. 추가의 실시예들에서, MEMS 기판(136)의 제1 저부 표면(또는 제1 저부 표면들)은 유체 연통 채널들(152)의 상부 표면들을 적어도 부분적으로 규정(또는 규정)한다. 그러한 실시예들에서, MEMS 기판(136)의 제1 저부 표면(또는 제1 저부 표면들)은 캐비티들(148) 사이에서 횡방향으로 연장(또는 배치)된다.
다른 실시예들에서, 유체 연통 채널들(152)은 제3 유전체 구조체(130)를 통해 터널링될 수도 있다. 그러한 실시예들에서, 유체 연통 채널들(152)의 상부 표면들은 제3 유전체 구조체(130)에 의해 규정된다. 추가의 그러한 실시예들에서, 유체 연통 채널들(152)은 제1 유전체 층(132) 또는 제2 유전체 층(134)을 통해 터널링될 수도 있거나, 또는 유체 연통 채널들(152)은 제1 유전체 층(132)과 제2 유전체 층(134) 양측 모두를 통해 터널링될 수도 있다.
캐비티들(148)은 제3 유전체 구조체(130) 및 MEMS 기판(136)에 의해 적어도 부분적으로 규정된다. MEMS 기판(136)은 캐비티들(148)의 상부 표면들을 적어도 부분적으로 규정한다. 일부 실시예들에서, MEMS 기판(136)의 제2 저부 표면(또는 제2 저부 표면들)은 캐비티들(148)의 상부 표면들을 적어도 부분적으로 규정(또는 규정)한다. 추가의 실시예들에서, 이동가능 멤브레인들(150)의 저부 표면들은 각각 캐비티들(148)의 상부 표면들을 적어도 부분적으로 규정한다. 또 다른 실시예들에서, MEMS 기판(136)의 제2 저부 표면(또는 제2 저부 표면들)은 MEMS 기판(136)의 제1 저부 표면(또는 제1 저부 표면들)과 실질적으로 동일 평면에 있다.
제3 유전체 구조체(130)는 캐비티들(148)의 측벽들을 적어도 부분적으로 규정한다. 일부 실시예들에서, 제3 유전체 구조체(130)의 제3 측벽들은 각각 캐비티들(148)의 측벽들을 적어도 부분적으로 규정한다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 제2 유전체 층(134)의 제2 측벽들은 각각 캐비티들(148)의 측벽들을 규정한다.
일부 실시예들에서, 제3 유전체 구조체(130)는 각각 캐비티들(148)의 저부 표면들을 적어도 부분적으로 규정한다. 추가의 실시예들에서, 제3 유전체 구조체(130)의 제2 상부 표면들은 각각 캐비티들(148)의 저부 표면들을 적어도 부분적으로 규정한다. 예를 들어, 도 2a 내지 도 2c에 도시된 바와 같이, 제1 유전체 층(132)의 제2 상부 표면들은 각각 캐비티들(148)의 저부 표면들을 규정한다. 또 다른 실시예들에서, 제1 유전체 층(132)의 제2 상부 표면들 및 제1 유전체 층(132)의 제1 상부 표면들은 실질적으로 동일 평면에 있다.
도 3a 내지 도 3c는 도 1의 반도체 디바이스(100)의 일부 다른 실시예들의 다양한 도면들을 예시한다. 도 3a는 도 3b의 라인 A-A를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 단면도를 예시한다. 도 3b는 도 3a의 라인 B-B를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 상면도를 예시한다. 도 3c는 도 3a 및 도 3b의 라인 C-C를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 단면도를 예시한다.
도 3a 내지 도 3c에 도시된 바와 같이, 제2 유전체 층(134)의 제1 상부 표면들은 각각 유체 연통 채널들(152)의 저부 표면들을 적어도 부분적으로 규정한다. 예를 들어, 도 3a 내지 도 3c에 도시된 바와 같이, 제2 유전체 층(134)의 제1 상부 표면들은 각각 유체 연통 채널들(152)의 저부 표면들을 규정한다. 추가의 실시예들에서, 제2 유전체 층(134)의 제2 상부 표면들은 각각 캐비티들(148)의 저부 표면들을 적어도 부분적으로 규정할 수도 있다. 또 다른 실시예들에서, 제2 유전체 층(134)의 제2 상부 표면들 및 제2 유전체 층(134)의 제1 상부 표면들은 실질적으로 동일 평면에 있다.
도 4a 내지 도 4c는 도 1의 반도체 디바이스(100)의 일부 다른 실시예들의 다양한 도면들을 예시한다. 도 4a는 도 4b의 라인 A-A를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 단면도를 예시한다. 도 4b는 도 4a의 라인 B-B를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 상면도를 예시한다. 도 4c는 도 4a 및 도 4b의 라인 C-C를 따라 취득되는 도 1의 반도체 디바이스(100)의 일부 실시예들의 단면도를 예시한다.
도 4a 내지 도 4c에 도시된 바와 같이, 일부 실시예들에서, 제2 유전체 구조체(124)의 제2 상부 표면들은 각각 유체 연통 채널들(152)의 저부 표면들을 적어도 부분적으로 규정한다. 예를 들어, 도 4a 내지 도 4c에 도시된 바와 같이, 제2 유전체 구조체(124)의 제2 상부 표면들은 각각 유체 연통 채널들(152)의 저부 표면들을 규정한다. 추가의 실시예들에서, 제2 유전체 층(134)의 제2 측벽들은 각각 유체 연통 채널들(152)의 측벽들을 부분적으로 규정한다. 예를 들어, 도 4a 내지 도 4c에 도시된 바와 같이, 제2 유전체 층(134)의 제2 측벽들 및 제1 유전체 층(132)의 제1 측벽들은 각각 유체 연통 채널들(152)의 측벽들을 규정한다.
도 5는 도 3a의 라인 B-B를 따라 취득되는 도 3a 내지 도 3c의 반도체 디바이스(100)의 일부 다른 실시예들의 상면도를 예시한다.
도 5에 도시된 바와 같이, MEMS 디바이스들(146)은 임의의 수의 로우(row)들(504) 및 컬럼(column)들(506)을 포함하는 제1 어레이(502)(예를 들어, 1x2 어레이, 2x1 어레이, 2x2 어레이, 3x3 어레이 등)로 배치된다. 예를 들어, 제1 어레이(502)는 MEMS 디바이스들(146)의 제1 로우(504a), 제2 로우(504b), 제3 로우(504c), 제1 컬럼(506a), 제2 컬럼(506b), 및 제3 컬럼(506c)을 포함한다. 캐비티들(148)은, 제1 어레이에 대응하는 제2 어레이로 배치된다. 일부 실시예들에서, 전극들(128)은, 제2 어레이에 대응하는 제3 어레이로 배치된다. 추가의 실시예들에서, 제1 어레이(502)는 제1 방향(D 1 )으로 제1 비아 개구(142)로부터 횡방향으로 이격될 수도 있다. 다른 실시예들에서, 제1 비아 개구(142)는 제1 어레이(502)의 최외측 면들 내에 배치될 수도 있고, 제1 어레이(502)를 구성하는 MEMS 디바이스들(146)로부터 횡방향으로 이격될 수도 있다.
컬럼들(506)은 제1 방향(D 1 )으로 횡방향으로 이격되고, 로우들(504)은 제1 방향(D 1 )과 직교하는 제2 방향(D 2 )으로 횡방향으로 이격된다. 로우들(504) 각각을 구성하는 MEMS 디바이스들(146)은 제1 방향(D 1 )으로 횡방향으로 이격된다. 예를 들어, 제2 로우(504b)는 제1 MEMS 디바이스(146a), 제2 MEMS 디바이스(146b), 및 제3 MEMS 디바이스(146c)를 포함한다. 제2 MEMS 디바이스(146b)는 제1 방향(D 1 )으로 제1 MEMS 디바이스(146a)로부터 횡방향으로 이격되고, 제3 MEMS 디바이스(146c)는 제1 방향(D 1 )으로 제2 MEMS 디바이스(146b)로부터 횡방향으로 이격된다.
컬럼들(506) 각각을 구성하는 MEMS 디바이스들(146)은 제2 방향(D 2 )으로 횡방향으로 이격된다. 예를 들어, 제2 컬럼(506b)은 제2 MEMS 디바이스(146b), 제4 MEMS 디바이스(146d), 및 제5 MEMS 디바이스(146e)를 포함한다. 제4 MEMS 디바이스(146d)는 캐비티들(148) 중 제4 캐비티(148d), 이동가능 멤브레인들(150) 중 제4 이동가능 멤브레인(도시되지 않음), 및 전극들(128) 중 제4 전극(128d)을 포함한다. 제5 MEMS 디바이스(146e)는 캐비티들(148) 중 제5 캐비티(148e), 이동가능 멤브레인들(150) 중 제5 이동가능 멤브레인(도시되지 않음), 및 전극들(128) 중 제5 전극(128e)을 포함한다. 유체 연통 채널들(152)은 제3 유체 연통 채널(152c) 및 제4 유체 연통 채널(152d)을 포함한다. 제3 유체 연통 채널(152c)은 제3 유전체 구조체(130)에 배치되고 제2 캐비티(148b)와 제4 캐비티(148d) 사이에서 횡방향으로 연장되고, 제4 유체 연통 채널(152d)은 제3 유전체 구조체(130)에 배치되고 제2 캐비티(148b)와 제5 캐비티(148e) 사이에서 횡방향으로 연장되어, 제1 캐비티(148a), 제2 캐비티(148b), 제3 캐비티(148c), 제4 캐비티(148d), 및 제5 캐비티(148e)가 서로 유체 연통된다. 제2 MEMS 디바이스(146b)는 제2 방향(D 2 )으로 제4 MEMS 디바이스(146d)로부터 횡방향으로 이격되고, 제5 MEMS 디바이스(146e)는 제2 방향(D 2 )으로 제2 MEMS 디바이스(146b)로부터 횡방향으로 이격된다.
캐비티들(148) 각각은 중심점(예를 들어, 도 3a의 라인 B-B를 따라 볼 때 기하학적 중심)을 갖는다. 캐비티들(148) 각각의 중심점은 도면들에서 "X"로 예시되어 있다. 일부 실시예들에서, 로우들(504) 각각을 구성하는 MEMS 디바이스들(146)의 캐비티들(148)의 중심점들은 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들을 따라 정렬된다. 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들은 실질적으로 직선들로 제1 방향(D 1 )으로 횡방향으로 연장될 수도 있다. 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들은 제1 방향(D 1 )으로 서로 평행하게 연장될 수도 있다.
예를 들어, 제1 캐비티(148a), 제2 캐비티(148b), 및 제3 캐비티(148c)의 중심점들은 제1 방향(D 1 )으로 횡방향으로 연장되는 제1 평면(P 1 )을 따라 정렬된다. 다시 말해, 제1 평면(P 1 )은 제1 방향(D 1 )으로 횡방향으로 연장되고 제1 캐비티(148a), 제2 캐비티(148b), 및 제3 캐비티(148c)의 중심점들과 교차한다. 제1 평면(P 1 )은 실질적으로 직선으로 제1 방향(D 1 )으로 횡방향으로 연장된다. 제2 평면(P 2 )이 제1 평면(P 1 )과 평행하게 그리고 실질적으로 직선으로 제1 방향(D 1 )으로 횡방향으로 연장된다. 제2 평면(P 2 )은 제1 로우(504a)를 구성하는 MEMS 디바이스들(146)의 캐비티들(148)의 중심점들과 교차한다.
일부 실시예들에서, 컬럼들(506) 각각을 구성하는 MEMS 디바이스들(146)의 캐비티들(148)의 중심점들은 제2 방향(D 2 )으로 횡방향으로 연장되는 평면들을 따라 정렬된다. 제2 방향(D 2 )으로 횡방향으로 연장되는 평면들은 실질적으로 직선들로 제2 방향(D 2 )으로 횡방향으로 연장될 수도 있다. 제2 방향(D 2 )으로 횡방향으로 연장되는 평면들은 제2 방향(D 2 )으로 서로 평행하게 연장될 수도 있다.
예를 들어, 제4 캐비티(148d), 제2 캐비티(148b), 및 제5 캐비티(148e)의 중심점들은 제2 방향(D 2 )으로 횡방향으로 연장되는 제3 평면(P 3 )을 따라 정렬된다. 다시 말해, 제3 평면(P 3 )은 제2 방향(D 2 )으로 횡방향으로 연장되고 제4 캐비티(148d), 제2 캐비티(148b), 및 제5 캐비티(148e)의 중심점들과 교차한다. 제3 평면(P 3 )은 실질적으로 직선으로 제2 방향(D 2 )으로 횡방향으로 연장된다. 제4 평면(P 4 )이 제3 평면(P 3 )과 평행하게 그리고 실질적으로 직선으로 제2 방향(D 2 )으로 횡방향으로 연장된다. 제4 평면(P 4 )은 제1 컬럼(506a)을 구성하는 MEMS 디바이스들(146)의 캐비티들(148)의 중심점들과 교차한다.
유체 연통 채널들(152) 각각은 중심선을 갖는다. 유체 연통 채널들(152) 각각의 중심선은 유체 연통 채널들(152) 중 대응하는 하나의 유체 연통 채널의 양 측벽들로부터 동일한 거리에 배치된다. 유체 연통 채널들(152) 각각의 중심선들은 유체 연통 채널들(152) 중 대응하는 하나의 유체 연통 채널의 양 측벽들이 이격되는 방향에 수직인 방향으로 횡방향으로 연장된다.
예를 들어, 제1 유체 연통 채널(152a)은, 제1 측벽, 및 제1 측벽의 반대편인 제2 측벽을 갖는다. 제1 측벽은 제2 방향(D 2 )으로 제2 측벽으로부터 이격된다. 제1 유체 연통 채널(152a)의 중심선은 제1 방향(D 1 )으로 횡방향으로 연장되고 제1 측벽 및 제2 측벽으로부터 동일하게 이격된다. 제3 유체 연통 채널(152c)은, 제3 측벽, 및 제3 측벽의 반대편인 제4 측벽을 갖는다. 제3 측벽은 제1 방향(D 1 )으로 제4 측벽으로부터 이격된다. 제3 유체 연통 채널(152c)의 중심선은 제2 방향(D 2 )으로 횡방향으로 연장되고 제3 측벽 및 제4 측벽으로부터 동일하게 이격된다.
유체 연통 채널들(152) 각각의 양 측벽들은 캐비티들(148) 중 2개의 이웃하는 캐비티들 사이에서 횡방향으로 연장된다. 유체 연통 채널들(152) 각각의 양 측벽들은 이들의 각각의 유체 연통 채널들의 중심선과 동일한 방향으로 횡방향으로 연장된다. 일부 실시예들에서, 유체 연통 채널들(152)의 양 측벽들은 서로 평행하게 횡방향으로 연장된다. 추가의 실시예들에서, 유체 연통 채널들(152)의 양 측벽들은 실질적으로 직선들로 횡방향으로 연장된다.
예를 들어, 제1 유체 연통 채널(152a)의 제1 측벽 및 제2 측벽 각각은 제1 캐비티(148a)와 제2 캐비티(148b) 사이에서 횡방향으로 연장된다. 제1 유체 연통 채널(152a)의 제1 측벽 및 제2 측벽은, 제1 캐비티(148a)로부터 제2 캐비티(148b)까지, 제1 유체 연통 채널(152a)의 중심선과 동일한 제1 방향(D 1 )으로 횡방향으로 연장된다. 제1 유체 연통 채널(152a)의 제1 측벽 및 제2 측벽은 제1 캐비티(148a)로부터 제2 캐비티(148b)까지 서로 평행하게 횡방향으로 연장된다. 제1 유체 연통 채널(152a)의 제1 측벽 및 제2 측벽 각각은 제1 캐비티(148a)로부터 제2 캐비티(148b)까지 실질적으로 직선으로 횡방향으로 연장된다. 제3 유체 연통 채널(152c)의 제3 측벽 및 제4 측벽 각각은 제2 캐비티(148b)와 제4 캐비티(148d) 사이에서 횡방향으로 연장된다. 제3 유체 연통 채널(152c)의 제3 측벽 및 제4 측벽은, 제4 캐비티(148d)로부터 제2 캐비티(148b)까지, 제3 유체 연통 채널(152c)의 중심선과 동일한 제2 방향(D 2 )으로 횡방향으로 연장된다. 제3 유체 연통 채널(152c)의 제3 측벽 및 제4 측벽은 제4 캐비티(148d)로부터 제2 캐비티(148b)까지 서로 평행하게 횡방향으로 연장된다. 제3 유체 연통 채널(152c)의 제3 측벽 및 제4 측벽 각각은 제4 캐비티(148d)로부터 제2 캐비티(148b)까지 실질적으로 직선으로 횡방향으로 연장된다.
일부 실시예들에서, 로우들(504) 각각을 구성하는 MEMS 디바이스들의 캐비티들(148) 사이에서 횡방향으로 연장되는 유체 연통 채널들(152)의 중심선들은 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들을 따라 정렬된다. 예를 들어, 제1 유체 연통 채널(152a)의 중심선과 제2 유체 연통 채널(152b)의 중심선은 제1 평면(P 1 )을 따라 정렬되고, 제1 로우(504a)를 구성하는 MEMS 디바이스들(146)의 캐비티들(148) 사이에서 횡방향으로 연장되는 유체 연통 채널들(152)의 중심선들은 제2 평면(P 2 )을 따라 정렬된다. 추가의 실시예들에서, 컬럼들(506) 각각을 구성하는 MEMS 디바이스들(146)의 캐비티들(148) 사이에서 횡방향으로 연장되는 유체 연통 채널들(152)의 중심선들은 제2 방향(D 2 )으로 횡방향으로 연장되는 평면들을 따라 정렬된다. 예를 들어, 제3 유체 연통 채널(152c)의 중심선과 제4 유체 연통 채널(152d)의 중심선은 제3 평면(P 3 )을 따라 정렬되고, 제1 컬럼(506a)을 구성하는 MEMS 디바이스들(146)의 캐비티들(148) 사이에서 횡방향으로 연장되는 유체 연통 채널들(152)의 중심선들은 제4 평면(P 4 )을 따라 정렬된다.
일부 실시예들에서, 제1 비아 개구(142)의 중심점은 제1 방향(D 1 )으로 연장되는 평면들 중 하나를 따라 정렬된다. 예를 들어, 도 5에 도시된 바와 같이, 제1 비아 개구(142)의 중심점은 제1 평면(P 1 )을 따라 정렬된다. 다시 말해, 제1 평면(P 1 )은 제1 방향(D 1 )으로 연장되고 제1 비아 개구(142)의 중심점과 교차한다.
일부 실시예들에서, 캐비티들(148)의 상면도 외형선(top-view outline)들이, 도 5에 도시된 바와 같이, 각각 원형 형상으로 되어 있다. 다시 말해, 도 5에 도시된 바와 같이 반도체 디바이스(100)를 볼 때, 캐비티들(148)의 외형선들이 각각 원형 형상으로 되어 있다. 그러한 실시예들에서, 캐비티들(148)의 측벽들은 만곡된다. 다른 실시예들에서, 캐비티들(148)의 상면도 외형선들은, 예를 들어, 정사각형 형상, 직사각형 형상, 육각형 형상, 또는 임의의 다른 기하학적 형상일 수도 있다.
일부 실시예들에서, 이동가능 멤브레인들(150)의 상면도 외형선들이, 도 5에 도시된 바와 같이, 각각 원형 형상으로 되어 있다. 다른 실시예들에서, 이동가능 멤브레인들(150)의 상면도 외형선들은, 예를 들어, 정사각형 형상, 직사각형 형상, 육각형 형상, 또는 임의의 다른 기하학적 형상일 수도 있다. 추가의 실시예들에서, 전극들(128)의 상면도 외형선들이, 도 5에 도시된 바와 같이, 각각 원형 형상으로 되어 있다. 다른 실시예들에서, 전극들(128)의 상면도 외형선들은, 예를 들어, 정사각형 형상, 직사각형 형상, 육각형 형상, 또는 임의의 다른 기하학적 형상일 수도 있다.
캐비티들(148)의 상면도 외형선들, 이동가능 멤브레인들(150)의 상면도 외형선들, 및 전극들(128)의 상면도 외형선들은, 도 5에 도시된 바와 같이, 동일한 기하학적 형상(예를 들어, 원형 형상)을 가질 수도 있다. 다른 실시예들에서, 캐비티들(148)의 상면도 외형선들, 이동가능 멤브레인들(150)의 상면도 외형선들, 및 전극들(128)의 상면도 외형선들은 상이할 수도 있다. 예를 들어, 캐비티들(148)의 상면도 외형선들은 이동가능 멤브레인들(150)의 상면도 외형선들 및/또는 전극들(128)의 상면도 외형선들과는 상이할 수도 있다.
캐비티들(148) 각각은, 제1 방향(D 1 )으로 측정되는 캐비티 길이, 및 제2 방향(D 2 )으로 측정되는 캐비티 폭을 갖는다. 캐비티들(148)이 원형 형상으로 된 실시예들에서, 캐비티 길이들 및 캐비티 폭들은 캐비티들(148)의 직경들에 대응한다는 것이 이해될 것이다. 유체 연통 채널들(152)은 각각 유체 연통 채널들(152)의 양 측벽들 사이의 거리에 대응하는 채널 폭들을 갖는다. 예를 들어, 제1 유체 연통 채널(152a)의 채널 폭은 제1 유체 연통 채널(152a)의 제1 측벽과 제2 측벽 사이의 거리이다. 채널 폭들은 캐비티 길이들 또는 캐비티 폭들보다 더 작다. 일부 실시예들에서, 채널 폭들은 캐비티 길이들과 캐비티 폭들 양측 모두보다 더 작다.
유체 연통 채널들(152)은, 유체 연통 채널들(152)이 캐비티들(148) 중 2개의 이웃하는 캐비티들 사이에서 횡방향으로 연장되는 거리에 대응하는 채널 길이들을 갖는다. 예를 들어, 제1 유체 연통 채널(152a)의 채널 길이는, 제1 유체 연통 채널(152a)이 제1 캐비티(148a)로부터 제2 캐비티(148b)까지 횡방향으로 연장되는 거리이다. 일부 실시예들에서, 채널 길이들은 캐비티 길이들 또는 캐비티 폭들보다 더 작다. 추가의 실시예들에서, 채널 길이들은 캐비티 길이들과 캐비티 폭들 양측 모두보다 더 작다. 또 다른 실시예들에서, 채널 길이들은 채널 폭들보다 더 크다.
도 6은 도 5의 반도체 디바이스(100)의 일부 다른 실시예들의 상면도를 예시한다.
도 6에 도시된 바와 같이, 일부 실시예들에서, 일부 로우들(504)의 MEMS 디바이스들(146)은 일부 다른 로우들(504)의 MEMS 디바이스들(146)과 관련하여 제1 방향(D 1 )으로 횡방향으로 시프트된다. 예를 들어, 제1 로우(504a)의 MEMS 디바이스들(146) 및 제3 로우(504c)의 MEMS 디바이스들(146)은 제2 로우(504b)의 MEMS 디바이스들(146)과 관련하여 제1 방향(D 1 )으로 횡방향으로 시프트된다. 그러한 실시예들에서, 유체 연통 채널들(152)의 중심선들과 그러한 유체 연통 채널들이 횡방향으로 연장되는 캐비티들(148)의 중심점들은, 실질적으로 직선들로 횡방향으로 연장되는 평면들을 따라 정렬될 수도 있다. 예를 들어, 제5 유체 연통 채널(152e)이 제2 캐비티(148b)와 제4 캐비티(148d) 사이에서 횡방향으로 연장된다. 제5 유체 연통 채널(152e)의 중심선, 제2 캐비티(148b)의 중심점, 및 제4 캐비티(148d)의 중심점은, 실질적으로 직선으로 횡방향으로 연장되는 제5 평면(P 5 )을 따라 정렬된다. 제6 유체 연통 채널(152f)이 제2 캐비티(148b)와 제5 캐비티(148e) 사이에서 횡방향으로 연장된다. 제6 유체 연통 채널(152f)의 중심선, 제2 캐비티(148b)의 중심점, 및 제5 캐비티(148e)의 중심점은, 실질적으로 직선으로 횡방향으로 연장되는 제6 평면(P 6 )을 따라 정렬된다.
도 7은 도 5의 반도체 디바이스(100)의 일부 다른 실시예들의 상면도를 예시한다.
도 7에 도시된 바와 같이, 일부 실시예들에서, 일부 컬럼들(506)의 MEMS 디바이스들(146)은 일부 다른 컬럼들(506)의 MEMS 디바이스들(146)과 관련하여 제2 방향(D 2 )으로 횡방향으로 시프트된다. 예를 들어, 제2 컬럼(506b)의 MEMS 디바이스들(146)은 제1 컬럼(506a)의 MEMS 디바이스들(146) 및 제3 컬럼(506c)의 MEMS 디바이스들(146)과 관련하여 제2 방향(D 2 )으로 횡방향으로 시프트된다. 그러한 실시예들에서, 유체 연통 채널들(152)의 중심선들과 그러한 유체 연통 채널들이 횡방향으로 연장되는 캐비티들(148)의 중심점들은, 실질적으로 직선들로 횡방향으로 연장되는 평면들을 따라 정렬될 수도 있다. 예를 들어, 제7 유체 연통 채널(152e)이 제2 캐비티(148b)와 제1 캐비티(148a) 사이에서 횡방향으로 연장된다. 제7 유체 연통 채널(152g)의 중심선, 제2 캐비티(148b)의 중심점, 및 제1 캐비티(148a)의 중심점은, 실질적으로 직선으로 횡방향으로 연장되는 제7 평면(P 7 )을 따라 정렬된다. 제8 유체 연통 채널(152h)이 제2 캐비티(148b)와 제3 캐비티(148c) 사이에서 횡방향으로 연장된다. 제8 유체 연통 채널(152h)의 중심선, 제2 캐비티(148b)의 중심점, 및 제3 캐비티(148c)의 중심점은, 실질적으로 직선으로 횡방향으로 연장되는 제8 평면(P 8 )을 따라 정렬된다.
도 8은 도 1의 반도체 디바이스(100)의 일부 다른 실시예들의 단면도를 예시한다.
도 8에 도시된 바와 같이, 제4 유전체 층(802)이 제1 유전체 구조체(116), 제1 전도성 콘택들(118), 제1 전도성 비아들(120), 및 전도성 라인들(122) 위에 배치된다. 제4 유전체 층(802)은 제2 유전체 구조체(124)와 제1 유전체 구조체(116) 사이에 수직으로 배치된다. 제2 전도성 비아들(126)은 제4 유전체 층(802)을 통해 수직으로 연장된다. 일부 실시예들에서, 제4 유전체 층(802)은, 예를 들어, 로우-k 유전체(예를 들어, 약 3.9 미만의 유전 상수를 갖는 유전체 재료), 산화물(예를 들어, 실리콘 이산화물(SiO2)), 또는 이와 유사한 것이거나 또는 이들을 포함할 수도 있다.
가스방출 방지 층(804)이 제4 유전체 층(802)과 제2 유전체 구조체(124) 사이에 수직으로 배치된다. 제2 전도성 비아들(126)은 가스방출 방지 층(804)을 통해 수직으로 연장된다. 가스방출 방지 층(804)은, 가스들(예를 들어, 산소, 탄소 이산화물, 또는 이와 유사한 것)이, 가스방출 방지 층(804) 아래에 배치되는 인터커넥트 구조체(114)의 피처들로부터 캐비티들(148) 내로 가스방출하는 것을 방지한다. 일부 실시예들에서, 가스방출 방지 층(804)은, 예를 들어, 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 일부 다른 가스방출 방지 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다.
하나 이상의 가스 게터 구조체(gas getter structure)들(806)이 가스방출 방지 층(804) 위에 배치된다. 일부 실시예들에서, 가스 게터 구조체들(806)은 제2 유전체 구조체(124)에 배치된다. 가스 게터 구조체들(806)은 캐비티들(148)을 적어도 부분적으로 규정한다. 가스 게터 구조체들(806)은 캐비티들(148) 내의 가스들을 흡수 및/또는 소모시키도록 구성된다. 가스 게터 구조체들(806)은, 예를 들어, Al, Cu, W, Ti, Au, 일부 다른 적합한 가스 게터 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다. 가독성을 위해, 가스 게터 구조체들(806) 중 단지 일부만이 구체적으로 라벨링되어 있다.
일부 실시예들에서, 도 8에 도시된 바와 같이, 가스 게터 구조체들(806)의 제1 상부 표면들은 각각 캐비티들(148)의 제1 저부 표면들을 적어도 부분적으로 규정하고, 제3 유전체 구조체(130)의 제2 상부 표면들은 각각 캐비티들(148)의 제2 저부 표면들을 적어도 부분적으로 규정한다. 캐비티들(148)의 제2 저부 표면들은 각각 캐비티들(148)의 제1 저부 표면들 위에 배치된다. 캐비티들(148)의 제1 저부 표면들은 유체 연통 채널들(152)의 저부 표면들 아래에 배치될 수도 있다. 캐비티들(148)의 제2 저부 표면들은 유체 연통 채널들(152)의 저부 표면들과 실질적으로 동일 평면에 있을 수도 있다.
일부 실시예들에서, 가스 게터 구조체들(806)은 각각 유체 연통 채널들(152) 바로 아래에 배치된다. 가스 게터 구조체들(806)은 유체 연통 채널들(152)을 적어도 부분적으로 규정할 수도 있다. 추가의 실시예들에서, 가스 게터 구조체들(806)의 제2 상부 표면들은 유체 연통 채널들(152)의 저부 표면들을 적어도 부분적으로 규정한다.
제1 패시베이션 층(808)이 MEMS 기판(136), 제3 유전체 층(138), 제3 전도성 비아(140), 및 제2 전도성 콘택들(144) 위에 배치된다. 일부 실시예들에서, 제1 패시베이션 층(808)은 제3 유전체 층(138), 제3 전도성 비아(140), 및 제2 전도성 콘택들(144)을 라이닝한다. 추가의 실시예들에서, 제1 패시베이션 층(808)은, 예를 들어, 산화물(예를 들어, SiO2), 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 일부 다른 유전체 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다.
일부 실시예들에서, 전극들(128)은 각각 1000 옹스트롬(Å) 내지 3000 Å의 두께(예를 들어, 상부 표면과 하부 표면 사이의 거리)를 가질 수도 있다. 추가의 실시예들에서, 제1 유전체 층(132)의 두께는 20 Å 내지 500 Å일 수도 있다. 추가의 실시예들에서, 제2 유전체 층(134)의 두께는 1000 Å 내지 4000 Å일 수도 있다. 또 다른 실시예들에서, MEMS 기판(136)의 두께는 4.5 마이크로미터(㎛) 내지 5.5 ㎛일 수도 있다.
도 9는 도 1의 반도체 디바이스(100)의 일부 다른 실시예들의 단면도를 예시한다.
도 9에 도시된 바와 같이, 하나 이상의 벤트 홀(vent hole)들(902)이 MEMS 기판(136)에 배치된다. 벤트 홀들(902)은 MEMS 기판(136)을 통해 수직으로 연장되어, 벤트 홀들(902)이 캐비티들(148) 및 유체 연통 채널들(152)과 유체 연통된다. 일부 실시예들에서, 벤트 홀들(902)은 MEMS 기판(136)을 통해 수직으로 연장되고 유체 연통 채널들(152)로 각각 통한다. 다른 실시예들에서, 벤트 홀들(902)은 MEMS 기판(136)을 통해 수직으로 연장되고 캐비티들(148)로 각각 통한다. 벤트 홀들(902)은 MEMS 기판(136)에 의해 적어도 부분적으로 규정된다. 예를 들어, 벤트 홀들(902)의 측벽들은 MEMS 기판(136)의 제2 측벽들에 의해 적어도 부분적으로 규정된다. 가독성을 위해, 벤트 홀들(902) 중 단지 일부만이 구체적으로 라벨링되어 있다.
하나 이상의 플러그들(904)이 MEMS 기판(136) 위에 배치되고 벤트 홀들(902)을 커버한다. 가독성을 위해, 플러그들(904) 중 단지 하나만이 구체적으로 라벨링되어 있다. 플러그들(904)은 각각 벤트 홀들(902)을 완전히 커버한다. 플러그들(904)은 기준 시스템 압력에서 캐비티들(148), 유체 연통 채널들(152), 및 벤트 홀들(902)을 기밀하게 밀봉하도록 구성된다. 일부 실시예들에서, 기준 시스템 압력은 2 표준 대기압(atm) 이하이다. 추가의 실시예들에서, 기준 시스템 압력은 (예를 들어, 고진공 MEMS 트랜스듀서의 경우) 0.1 atm 미만일 수도 있다. 또 다른 실시예들에서, 기준 시스템 압력은 (예를 들어, 표준 압력 MEMS 트랜스듀서의 경우) 0.5 atm 내지 2 atm일 수도 있다. 벤트 홀들(902)을 포함하지 않는 반도체 디바이스(100)와 비교하여, 벤트 홀들(902)은 MEMS 기판(136)보다 더 낮은 압력에서 형성되는 것이 가능한 플러그들(904)이 제3 유전체 구조체(130)에 본딩될 수 있는 것으로 인해 캐비티들(148), 유체 연통 채널들(152), 및 벤트 홀들(902)이 더 낮은 기준 시스템 압력에서 기밀하게 밀봉되게 한다. 반도체 디바이스(100)가 벤트 홀들(902) 및 플러그들(904)을 포함하는 실시예들에서, 기준 시스템 압력은 0.1 atm 미만일 수도 있다.
일부 실시예들에서, 플러그들(904)은, 예를 들어, 금속(예를 들어, Al, Cu, AlCu, Ti, Ag, Au, 또는 이와 유사한 것), 금속 질화물(예를 들어, TiN), 산화물(예를 들어, SiO2), 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 또는 이와 유사한 것이거나 또는 이들을 포함할 수도 있다. 추가의 실시예들에서, 플러그들(904)은 제2 전도성 콘택들(144)과 동일한 재료일 수도 있다. 또 다른 실시예들에서, 플러그들(904)은, MEMS 기판(136) 위로 연속적으로 연장되는 전도성 라우팅 층의 부분이다.
도 10은 도 1의 반도체 디바이스(100)의 일부 다른 실시예들의 단면도를 예시한다.
도 10에 도시된 바와 같이, 반도체 디바이스(100)는 버퍼 탱크(buffer tank)(1002)를 포함한다. 버퍼 탱크(1002)는 반도체 기판(104)과 MEMS 기판(136) 사이에 수직으로 배치된다. 하나 이상의 버퍼 탱크 채널들(1004)이 제3 유전체 구조체(130)에 배치된다. 버퍼 탱크 채널들(1004)은 버퍼 탱크(1002)로부터 캐비티들(148) 중 일부까지 횡방향으로 연장된다. 하나 이상의 밀봉 구조체들(1006)이 제3 유전체 층(138), MEMS 기판(136), 및 제3 유전체 구조체(130)를 통해 수직으로 연장된다. 밀봉 구조체들(1006)은 각각 버퍼 탱크(1002)와 캐비티들(148) 사이에 기밀 밀봉들을 형성하도록 버퍼 탱크 채널들(1004)을 완전히 차단하여, 버퍼 탱크가 캐비티들(148)과 유체 연통되지 않는다. 밀봉 구조체들(1006)은 기준 시스템 압력에서 캐비티들(148) 및 유체 연통 채널들(152)을 기밀하게 밀봉하도록 구성된다.
일부 실시예들에서, 밀봉 구조체들(1006)은, 제3 유전체 층(138) 및 MEMS 기판(136)에 배치되는 하나 이상의 밀봉 구조체 개구들(1008)을 라이닝한다. 밀봉 구조체 개구들(1008)은 제3 유전체 층(138) 및 MEMS 기판(136)을 통해 수직으로 연장되어 버퍼 탱크 채널들(1004)의 부분들을 노출시킨다. 밀봉 구조체 개구들(1008)은 제3 유전체 층(138) 및 MEMS 기판(136)에 의해 적어도 부분적으로 규정된다. 예를 들어, 밀봉 구조체 개구들(1008)의 측벽들은 제3 유전체 층(138)의 제2 측벽들 및 MEMS 기판(136)의 제2 측벽들에 의해 적어도 부분적으로 규정된다. 추가의 실시예들에서, 밀봉 구조체 개구들(1008)은 제3 유전체 층(138), MEMS 기판(136), 및 제3 유전체 구조체(130)에 배치된다. 또 다른 실시예들에서, 밀봉 구조체 개구들(1008)은 제3 유전체 구조체(130)에 의해 부분적으로 규정된다. 예를 들어, 밀봉 구조체 개구들(1008)의 측벽들은 제3 유전체 구조체(130)의 제4 측벽들에 의해 부분적으로 규정될 수도 있거나 그리고/또는 밀봉 구조체 개구들(1008)의 저부 표면들은 제3 유전체 구조체(130)의 제3 상부 표면들에 의해 적어도 부분적으로 규정될 수도 있다.
버퍼 탱크(1002)는 제3 유전체 구조체(130) 및 MEMS 기판(136)에 의해 적어도 부분적으로 규정된다. MEMS 기판(136)은 버퍼 탱크(1002)의 상부 표면들을 적어도 부분적으로 규정한다. 일부 실시예들에서, MEMS 기판(136)의 제3 저부 표면이 버퍼 탱크(1002)의 상부 표면들을 적어도 부분적으로 규정한다. 추가의 실시예들에서, MEMS 기판(136)의 제3 저부 표면, 제2 저부 표면(또는 제2 저부 표면들), 및 제1 저부 표면(또는 제1 저부 표면들)은 실질적으로 동일 평면에 있다.
제3 유전체 구조체(130)는 버퍼 탱크(1002)의 측벽들을 적어도 부분적으로 규정한다. 일부 실시예들에서, 제3 유전체 구조체(130), 제2 유전체 구조체(124), 가스방출 방지 층(804), 및 제4 유전체 층(802)은 버퍼 탱크(1002)의 측벽들을 규정한다. 예를 들어, 도 10에 도시된 바와 같이, 제2 유전체 층(134)의 제4 측벽들, 제1 유전체 층(132)의 제3 측벽들, 제2 유전체 구조체(124)의 제1 측벽들, 가스방출 방지 층(804)의 제1 측벽들, 및 제4 유전체 층(802)의 제1 측벽들은 버퍼 탱크(1002)의 측벽들을 규정한다.
일부 실시예들에서, 제1 유전체 구조체(116)는 버퍼 탱크(1002)의 저부 표면을 적어도 부분적으로 규정한다. 예를 들어, 도 10에 도시된 바와 같이, 제1 유전체 구조체(116)의 제2 상부 표면은 버퍼 탱크(1002)의 저부 표면을 규정한다. 반도체 디바이스(100)의 다른 피처들(예를 들어, 하나 이상의 전도성 라인들(122), 하나 이상의 가스 게터 구조체들(806), 제3 유전체 구조체(130), 제2 유전체 구조체(124), 가스방출 방지 층(804), 제4 유전체 층(802) 등)이 버퍼 탱크(1002)의 저부 표면을 적어도 부분적으로 규정할 수도 있다는 것이 이해될 것이다.
일부 실시예들에서, 버퍼 탱크 채널들(1004)은 유체 연통 채널들(152)과 실질적으로 유사한 피처들(예를 들어, 구조적 피처들)을 갖는다. 예를 들어, 버퍼 탱크 채널들(1004)은 유체 연통 채널들(152)과 같이 제3 유전체 구조체(130)에 의해 적어도 부분적으로 규정된다. 추가의 실시예들에서, 버퍼 탱크 채널들(1004)은 유체 연통 채널들(152)이 캐비티들(148) 사이에서 횡방향으로 연장되는 것보다 버퍼 탱크(1002)와 일부의 캐비티들(148) 사이에서 더 큰 거리로 횡방향으로 연장될 수도 있다. 밀봉 구조체들(1006)은, 예를 들어, 금속(예를 들어, Al, Cu, AlCu, Ti, Ag, Au, 또는 이와 유사한 것), 금속 질화물(예를 들어, TiN), 산화물(예를 들어, SiO2), 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 또는 이와 유사한 것이거나 또는 이들을 포함할 수도 있다. 일부 실시예들에서, 밀봉 구조체들(1006)은, 제2 전도성 콘택들(144) 및/또는 플러그들(904)과 동일한 재료를 포함할 수도 있다.
도 11은 도 10의 라인 B-B를 따라 취득되는 도 10의 반도체 디바이스(100)의 일부 다른 실시예들의 상면도를 예시한다.
도 11에 도시된 바와 같이, 제1 어레이(502)의 MEMS 디바이스들(146)은 제1 방향(D 1 )으로 버퍼 탱크(1002)로부터 횡방향으로 이격된다. 버퍼 탱크(1002)는, 제5 측벽들, 및 제5 측벽들에 대향하는 제6 측벽들을 갖는다. 제6 측벽들은 제2 방향(D 2 )으로 제5 측벽들로부터 횡방향으로 이격된다. 일부 실시예들에서, 제1 캐비티(148a)의 중심점, 제2 캐비티(148b)의 중심점, 제3 캐비티(148c)의 중심점, 제4 캐비티(148d)의 중심점, 및/또는 제5 캐비티(148e)의 중심점은 버퍼 탱크(1002)의 제5 측벽과 제6 측벽 사이에 횡방향으로 배치된다. 추가의 실시예들에서, 캐비티들(148)의 중심점들 각각은 버퍼 탱크(1002)의 제5 측벽과 제6 측벽 사이에 횡방향으로 배치된다.
버퍼 탱크(1002)는 중심점(예를 들어, 도 11의 라인 B-B를 따라 볼 때 기하학적 중심)을 갖는다. 버퍼 탱크(1002)의 중심점은 도면들에서 "X"로 예시되어 있다. 일부 실시예들에서, 버퍼 탱크(1002)의 중심점은, 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들 중 하나 또는 제2 방향(D 2 )으로 횡방향으로 연장되는 평면들 중 하나를 따라 정렬된다. 예를 들어, 도 11에 도시된 바와 같이, 버퍼 탱크(1002)의 중심점은 제1 평면(P 1 )을 따라 정렬된다. 다른 실시예들에서, 버퍼 탱크(1002)의 중심점은 제1 방향(D 1 )으로 횡방향으로 연장되는 2개의 평면들 또는 제2 방향(D 2 )으로 횡방향으로 연장되는 2개의 평면들 사이에 횡방향으로 배치된다.
버퍼 탱크(1002)는 제1 체적(first volume)을 갖는다. 캐비티들(148) 및 유체 연통 채널들(152)은 집합적으로 제2 체적을 갖는다. 다시 말해, 제2 체적은 캐비티들(148) 각각의 체적과 유체 연통 채널들(152) 각각의 체적의 합이다. 일부 실시예들에서, 제1 체적은 제2 체적보다 더 작다. 추가의 실시예들에서, 제1 체적 대 제2 체적의 비율은 1:15 내지 1:5이다.
버퍼 탱크 채널들(1004) 각각은 중심선을 갖는다. 가독성을 위해, 버퍼 탱크 채널들(1004) 중 단지 일부만이 구체적으로 라벨링되어 있다. 버퍼 탱크 채널들(1004) 각각의 중심선은 버퍼 탱크 채널들(1004) 중 대응하는 하나의 버퍼 탱크 채널의 양 측벽들로부터 동일한 거리에 배치된다. 버퍼 탱크 채널들(1004) 각각의 중심선들은 버퍼 탱크 채널들(1004) 중 대응하는 하나의 버퍼 탱크 채널의 양 측벽들이 이격되는 방향에 수직인 방향으로 횡방향으로 연장된다.
예를 들어, 버퍼 탱크 채널들(1004)은 제1 버퍼 탱크 채널(1004a)을 포함한다. 제1 버퍼 탱크 채널(1004a)은, 제7 측벽, 및 제7 측벽의 반대편인 제8 측벽을 갖는다. 제8 측벽은 제2 방향(D 2 )으로 제7 측벽으로부터 이격된다. 제1 버퍼 탱크 채널(1004a)의 중심선은 제1 방향(D 1 )으로 횡방향으로 연장되고 제7 측벽 및 제8 측벽으로부터 동일하게 이격된다.
일부 실시예들에서, 버퍼 탱크 채널들(1004)의 중심선들은 각각, 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들을 따라 정렬된다. 예를 들어, 버퍼 탱크 채널들(1004)은 제2 버퍼 탱크 채널(1004b)을 포함한다. 제1 버퍼 탱크 채널(1004a)의 중심선은 제1 평면(P 1 )을 따라 정렬되고, 제2 버퍼 탱크 채널(1004b)의 중심선은 제2 평면(P 2 )을 따라 정렬된다. 다른 실시예들에서, 버퍼 탱크 채널들(1004)의 중심선들은 각각, 제2 방향(D 2 )으로 횡방향으로 연장되는 평면들을 따라 정렬된다.
일부 실시예들에서, 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들은 각각 밀봉 구조체들(1006)과 교차한다. 예를 들어, 밀봉 구조체들(1006)은 제1 밀봉 구조체(1006a) 및 제2 밀봉 구조체(1006b)를 포함한다. 제1 평면(P 1 )은 제1 밀봉 구조체(1006a)와 교차하고, 제2 평면(P 2 )은 제2 밀봉 구조체(1006b)와 교차한다. 추가의 실시예들에서, 제1 방향(D 1 )으로 횡방향으로 연장되는 평면들은 각각 밀봉 구조체들(1006)의 중심점들(예를 들어, 도 11의 라인 B-B를 따라 볼 때 기하학적 중심들)과 교차한다. 다른 실시예들에서, 제2 방향(D 2 )으로 횡방향으로 연장되는 평면들은 각각 밀봉 구조체들(1006)(또는 밀봉 구조체들(1006)의 중심점들)과 교차한다.
일부 실시예들에서, 버퍼 탱크 채널들(1004)은 각각 버퍼 탱크(1002)로부터 제1 컬럼(506a)에 배치된 캐비티들(148)까지 횡방향으로 연장된다. 다른 실시예들에서, 버퍼 탱크 채널들(1004)은 각각 버퍼 탱크(1002)로부터 제1 로우(504a)에 배치된 캐비티들(148)까지 횡방향으로 연장된다.
도 12는 도 1의 반도체 디바이스(100)의 일부 다른 실시예들의 단면도를 예시한다.
도 12에 도시된 바와 같이, 일부 실시예들에서, 반도체 디바이스(100)는 버퍼 탱크(1002), 버퍼 탱크 채널들(1004), 밀봉 구조체들(1006), 벤트 홀들(902), 및 플러그들(904)을 포함할 수도 있다.
도 13은 도 1의 반도체 디바이스(100)의 일부 다른 실시예들의 단면도를 예시한다.
도 13에 도시된 바와 같이, MEMS 디바이스들(146)은 각각 복수의 MEMS 기능 구조체들(1302)을 포함할 수도 있다. 가독성을 위해, MEMS 기능 구조체들(1302) 중 단지 하나만이 구체적으로 라벨링되어 있다. MEMS 기능 구조체들(1302)은 각각 이동가능 멤브레인들(150) 위에 배치된다. MEMS 기능 구조체들(1302)은 각각 전극들(128) 위에 놓인다. 일부 실시예들에서, MEMS 기능 구조체들(1302)은 서로 횡방향으로 이격되고, 제3 어레이에 대응하는 제4 어레이로 배치된다. MEMS 기능 구조체들(1302)은, 예를 들어, 폴리머(예를 들어, 폴리이미드, SU-8, 또는 이와 유사한 것), 금속 산화물(예를 들어, 바나듐 산화물(VOX)), 압전 재료(예를 들어, 리드 지르코네이트 티타네이트(lead zirconate titanate)(PZT), 알루미늄 질화물(AlN), 또는 이와 유사한 것), 합금(예를 들어, 수은 카드뮴 텔루라이드(HgCdTe), 카드뮴 아연 텔루라이드(CZT), 또는 이와 유사한 것), 금속(예를 들어, Au, Ag, 백금(Pt) 등), 또는 이와 유사한 것이거나 또는 이들을 포함할 수도 있다.
MEMS 트랜스듀서(154)의 타입은 MEMS 기능 구조체들(1302)의 화학적 조성에 적어도 부분적으로 의존한다. 예를 들어, MEMS 기능 구조체들(1302)은 PZT를 포함할 수도 있다. 그러한 실시예들에서, MEMS 트랜스듀서(154)는, 예를 들어, PMUT일 수도 있다. 다른 한편으로, MEMS 기능 구조체들(1302)은 VOX를 포함할 수도 있다. 그러한 실시예들에서, MEMS 트랜스듀서(154)는, 예를 들어, MEMS 기반 IR 센서일 수도 있다. MEMS 트랜스듀서(154)는 상기 예들에서 MEMS 트랜스듀서들의 타입으로 제한되지 않고, 오히려 MEMS 트랜스듀서(154)는 임의의 타입의 MEMS 트랜스듀서(예를 들어, MEMS 압력 센서, MEMS 바이오 센서, MEMS 가스 센서 등)일 수도 있다는 것이 이해될 것이다.
일부 실시예들에서, 제2 패시베이션 층(1304)이 MEMS 기판(136), 제3 유전체 층(138), 제3 전도성 비아(140), 제2 전도성 콘택들(144), 제1 패시베이션 층(808), 및 MEMS 기능 구조체들(1302) 위에 배치된다. 추가의 실시예들에서, 제2 패시베이션 층(1304)은 제1 패시베이션 층(808) 및 MEMS 기능 구조체들(1302)을 라이닝한다. 또 다른 실시예들에서, 제2 패시베이션 층(1304)은, 예를 들어, 산화물(예를 들어, SiO2), 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 일부 다른 유전체 재료, 또는 전술한 것의 조합이거나 또는 이들을 포함할 수도 있다.
도 14 내지 도 22는 도 10의 반도체 디바이스(100)의 일부 실시예들을 형성하기 위한 방법의 일부 실시예들의 일련의 단면도들을 예시한다.
도 14에 도시된 바와 같이, IC 구조체(102)가 제공된다. IC 구조체(102)는 반도체 기판(104)을 포함한다. 하나 이상의 IC 디바이스들(106)이 반도체 기판(104) 상에/위에 형성된다. 일부 실시예들에서, IC 디바이스들(106) 중 하나 이상은 한 쌍의 소스/드레인 영역들(108), 게이트 유전체(110), 및 게이트 전극(112)을 포함한다. 제1 유전체 구조체(116), 제4 유전체 층(802), 가스방출 방지 층(804), 제2 유전체 구조체(124), 인터커넥트 구조체(114), 및 하나 이상의 가스 게터 구조체들(806)이 반도체 기판(104) 위에 형성된다. 인터커넥트 구조체(114)는 하나 이상의 제1 전도성 콘택들(118), 하나 이상의 제1 전도성 비아들(120), 하나 이상의 전도성 라인들(122), 복수의 제2 전도성 비아들(126), 및 복수의 전극들(128)을 포함한다. IC 구조체(102)는 CMOS 제조 프로세스에 따라 형성될 수도 있다.
또한 도 14에 도시된 바와 같이, 제3 유전체 구조체(130)가 IC 구조체(102) 위에 형성된다. 일부 실시예들에서, 제3 유전체 구조체(130)는 제2 유전체 구조체(124), 가스 게터 구조체들(806), 및 전극들(128) 상에 형성된다. 제3 유전체 구조체는, 제1 유전체 층(132), 및 제1 유전체 층(132) 위에 배치되는 제2 유전체 층(134)을 포함할 수도 있다. 추가의 실시예들에서, 제1 유전체 층(132)은 제2 유전체 구조체(124), 가스 게터 구조체들(806), 및 전극들(128) 상에 형성될 수도 있다. 또 다른 실시예들에서, 제2 유전체 층(134)은 제1 유전체 층(132) 상에 형성된다.
일부 실시예들에서, 제3 유전체 구조체(130)를 형성하기 위한 프로세스는, 제2 유전체 구조체(124), 가스 게터 구조체들(806), 및 전극들(128) 상의 그리고 이들을 커버하는 제1 유전체 층(132)을 퇴적시키는 것을 포함한다. 제1 유전체 층(132)은, 예를 들어, 화학 기상 퇴적(chemical vapor deposition)(CVD), 물리 기상 퇴적(physical vapor deposition)(PVD), 원자 층 퇴적(atomic layer deposition)(ALD), 일부 다른 퇴적 프로세스, 또는 전술한 것의 조합에 의해 퇴적될 수도 있다. 추가의 실시예들에서, 제1 유전체 층(132)은 20 Å 내지 500 Å의 두께를 갖는 컨포멀 층(conformal layer)으로서 퇴적될 수도 있다. 그 후에, 제2 유전체 층(134)은 제1 유전체 층(132) 상에 퇴적된다. 제2 유전체 층(134)은, 예를 들어, CVD, PVD, ALD, 일부 다른 퇴적 프로세스, 또는 전술한 것의 조합에 의해 퇴적될 수도 있다. 또 다른 실시예들에서, 제2 유전체 층(134)은 1000 Å 내지 4000 Å의 두께를 갖는 컨포멀 층으로서 퇴적될 수도 있다.
도 15에 도시된 바와 같이, 제2 비아 개구(1502) 및 버퍼 탱크 개구(1504)가 제1 유전체 구조체(116) 위에 형성된다. 제2 비아 개구(1502)는 버퍼 탱크 개구(1504)로부터 횡방향으로 이격된다. 제2 비아 개구(1502)는 전도성 라인들(122) 중 하나를 노출시킨다.
일부 실시예들에서, 제2 비아 개구(1502) 및 버퍼 탱크 개구(1504)를 형성하기 위한 프로세스는, 제3 유전체 구조체(130) 위에 제1 패터닝된 마스킹 층(도시되지 않음)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 형성하는 것을 포함한다. 추가의 실시예들에서, 제1 패터닝된 마스킹 층은 제3 유전체 구조체(130) 상에 마스킹 층(도시되지 않음)을 형성하는 것, (예를 들어, 리소그래피 프로세스, 예컨대 포토리소그래피, 극 자외선 리소그래피, 또는 이와 유사한 것을 통해) 마스킹 층을 패턴에 노출시키는 것, 그리고 마스킹 층을 현상하여 제1 패터닝된 마스킹 층을 형성하는 것에 의해 형성될 수도 있다. 그 후에, 제1 에칭 프로세스가 수행되어 제3 유전체 구조체(130), 제2 유전체 구조체(124), 가스방출 방지 층(804), 및 제4 유전체 층(802)의 마스킹되지 않은 부분들을 제거함으로써, 제1 유전체 구조체(116) 위에 제2 비아 개구(1502) 및 버퍼 탱크 개구(1504)를 형성한다. 제1 에칭 프로세스는 건식 에칭 프로세스, 습식 에칭 프로세스, 반응성 이온 에칭(reactive ion etching)(RIE) 프로세스, 일부 다른 에칭 프로세스, 또는 전술한 것의 조합일 수도 있다. 이에 후속하여, 일부 실시예들에서, 제1 패터닝된 마스킹 층이 스트리핑된다.
도 16에 도시된 바와 같이, 복수의 캐비티 개구들(1602), 복수의 유체 연통 채널 개구들(1604), 및 하나 이상의 버퍼 탱크 채널 개구들(1606)이 IC 구조체(102) 위에 형성된다. 캐비티 개구들(1602), 유체 연통 채널 개구들(1604), 및 버퍼 탱크 채널 개구들(1606)은 제3 유전체 구조체(130)에 형성된다. 일부 실시예들에서, 캐비티 개구들(1602), 유체 연통 채널 개구들(1604), 및 버퍼 탱크 채널 개구들(1606)은 제1 유전체 층(132) 위에 그리고 제2 유전체 층(134)에 형성된다. 가독성을 위해, 캐비티 개구들(1602) 중 단지 일부만 그리고 유체 연통 채널 개구들(1604) 중 단지 일부만이 구체적으로 라벨링되어 있다.
캐비티 개구들(1602)은 서로 횡방향으로 이격되어 형성된다. 일부 실시예들에서, 전극들(128)은 제3 어레이로 배치될 수도 있다. 캐비티 개구들(1602)은 제3 어레이에 대응하는 제5 어레이에 형성될 수도 있다. 유체 연통 채널 개구들(1604)이 캐비티 개구들(1602) 사이에서 횡방향으로 연장되어 형성되어, 유체 연통 채널 개구들(1604)의 대향 단부들이 캐비티 개구들(1602) 중 대응하는 캐비티 개구들로 통한다. 일부 실시예들에서, 유체 연통 채널 개구들(1604) 각각이 캐비티 개구들(1602) 중 2개의 이웃하는 캐비티 개구들 사이에서 횡방향으로 연장되어 형성되어, 유체 연통 채널 개구들(1604) 각각의 양 단부들이 캐비티 개구들(1602) 중 2개의 이웃하는 캐비티 개구들로 통한다. 버퍼 탱크 채널 개구들(1606)은 버퍼 탱크 개구(1504)로부터 캐비티 개구들(1602) 중 일부까지 횡방향으로 연장되어 형성된다. 일부 실시예들에서, 버퍼 탱크 채널 개구들(1606)이 연장되는 캐비티 개구들(1602) 중 일부는, 나머지 캐비티 개구들(1602)보다 버퍼 탱크 개구(1504)에 더 가깝게 배치되는 캐비티 개구들(1602)의 그룹(예를 들어, 제5 어레이의 로우 또는 컬럼에 배치되는 캐비티 개구들(1602)의 그룹)이다.
일부 실시예들에서, 캐비티 개구들(1602), 유체 연통 채널 개구들(1604), 및 버퍼 탱크 채널 개구들(1606)을 형성하기 위한 프로세스는, 제3 유전체 구조체(130) 위에, 제1 유전체 구조체(116) 위에, 제2 비아 개구(1502)에, 그리고 버퍼 탱크 개구(1504)에 제2 패터닝된 마스킹 층(도시되지 않음)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 형성하는 것을 포함한다. 그 후에, 제2 에칭 프로세스가 수행되어 제2 유전체 층(134)의 마스킹되지 않은 부분들을 제거함으로써, 캐비티 개구들(1602), 유체 연통 채널 개구들(1604), 및 버퍼 탱크 채널 개구들(1606)을 제1 유전체 층(132) 위에 그리고 제2 유전체 층(134)에 형성한다. 제2 에칭 프로세스는 건식 에칭 프로세스, RIE 프로세스, 습식 에칭 프로세스, 일부 다른 에칭 프로세스, 또는 전술한 것의 조합일 수도 있다. 이에 후속하여, 일부 실시예들에서, 제2 패터닝된 마스킹 층이 스트리핑된다. 추가의 실시예들에서, 캐비티 개구들(1602) 및 유체 연통 채널 개구들(1604)은 제2 에칭 프로세스에 의해 동시에 형성된다. 또 다른 실시예들에서, 캐비티 개구들(1602), 유체 연통 채널 개구들(1604), 및 버퍼 탱크 채널 개구들(1606)은 제2 에칭 프로세스에 의해 동시에 형성된다.
도 17에 도시된 바와 같이, 제1 유전체 층(132)의 부분들이 제거되어 가스 게터 구조체들(806)을 적어도 부분적으로 노출시킨다. 일부 실시예들에서, 제1 유전체 층(132)의 부분들을 제거하여 가스 게터 구조체들(806)을 적어도 부분적으로 노출시키기 위한 프로세스는, 제3 유전체 구조체(130) 위에, 제1 유전체 구조체(116) 위에, 제2 비아 개구(1502)에, 버퍼 탱크 개구(1504)에, 캐비티 개구들(1602)에, 유체 연통 채널 개구들(1604)에, 그리고 버퍼 탱크 채널 개구들(1606)에 제3 패터닝된 마스킹 층(도시되지 않음)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 형성하는 것을 포함한다. 그 후에, 제3 에칭 프로세스가 수행되어 제1 유전체 층(132)의 마스킹되지 않은 부분들을 제거함으로써, 제1 유전체 층(132)의 부분들을 제거하여 가스 게터 구조체들(806)을 적어도 부분적으로 노출시킨다. 제3 에칭 프로세스는 건식 에칭 프로세스, RIE 프로세스, 습식 에칭 프로세스, 일부 다른 에칭 프로세스, 또는 전술한 것의 조합일 수도 있다. 이에 후속하여, 일부 실시예들에서, 제3 패터닝된 마스킹 층이 스트리핑된다.
도 18에 도시된 바와 같이, MEMS 기판(136)이 제3 유전체 구조체(130)에 본딩된다. MEMS 기판(136)은 제2 유전체 층(134)에 본딩될 수도 있다. 일부 실시예들에서, MEMS 기판(136)은 퓨전 본딩 프로세스를 통해 제3 유전체 구조체(130)에 본딩된다. MEMS 기판(136)을 제3 유전체 구조체(130)에 본딩함으로써, 복수의 캐비티들(148), 버퍼 탱크(1002), 복수의 유체 연통 채널들(152), 및 하나 이상의 버퍼 탱크 채널들(1004)이 IC 구조체(102) 위에 형성된다. 예를 들어, 일단 MEMS 기판(136)이 제3 유전체 구조체(130)에 본딩되면, MEMS 기판(136)은 버퍼 탱크 개구(1504), 캐비티 개구들(1602), 유체 연통 채널 개구들(1604), 및 버퍼 탱크 채널 개구들(1606)을 완전히 커버함으로써(예를 들어, 도 17 참조), 버퍼 탱크(1002), 캐비티들(148), 복수의 유체 연통 채널들(152), 및 하나 이상의 버퍼 탱크 채널들(1004)을 각각 형성한다.
일부 실시예들에서, 제3 유전체 구조체(130)에 본딩되는 MEMS 기판(136)의 면의 반대편인 MEMS 기판(136)의 면 위에 제3 유전체 층(138)이 배치된다. MEMS 기판(136)이 제3 유전체 구조체(130)에 본딩되기 전에 제3 유전체 구조체(130)에 본딩되는 MEMS 기판(136)의 면의 반대편인 MEMS 기판(136)의 면 위에 제3 유전체 층(138)이 배치될 수도 있다. 다른 실시예들에서, 제3 유전체 층(138)은 MEMS 기판(136)이 제3 유전체 층(138)에 본딩된 후에 MEMS 기판(136) 및 IC 구조체(102) 위에 형성될 수도 있다. 추가의 실시예들에서, MEMS 기판(136) 및 IC 구조체(102) 위에 제3 유전체 층(138)을 형성하기 위한 프로세스는, 예를 들어, CVD, PVD, ALD, 열 산화, 일부 다른 퇴적 또는 성장 프로세스, 또는 전술한 것의 조합에 의해 MEMS 기판(136) 상에 제3 유전체 층(138)을 퇴적 또는 성장시키는 것을 포함한다.
반도체 디바이스(100)가 버퍼 탱크(1002) 및/또는 하나 이상의 벤트 홀들(902)(예를 들어, 도 9 참조)을 포함하지 않는 실시예들에서, MEMS 기판(136)을 제3 유전체 구조체(130)에 본딩하면 기준 시스템 압력(예를 들어, 2 atm 이하)에서 캐비티들(148) 및 유체 연통 채널들(152)을 기밀하게 밀봉한다. 그러한 실시예들에서, 기준 시스템 압력은 (예를 들어, 표준 압력 MEMS 트랜스듀서의 경우) 0.5 atm 내지 2 atm일 수도 있다. 추가의 그러한 실시예들에서, MEMS 기판(136)을 제3 유전체 구조체(130)에 본딩하기 위한 프로세스는, 도 17에 예시된 구조체를 프로세싱 챔버 내에 배치시키는 것, 프로세싱 챔버에서의 유체(예를 들어, 가스)가 미리 규정된 압력(예를 들어, 2 atm 이하)에 있도록 프로세싱 챔버를 펌핑 다운(pumping down)하는 것, 및 프로세싱 챔버에서의 유체가 미리 규정된 압력에 있는 동안 MEMS 기판(136)을 제3 유전체 구조체(130)에 본딩함으로써, 기준 시스템 압력에서 캐비티들(148) 및 유체 연통 채널들(152)을 기밀하게 밀봉하는 것을 포함한다.
도 19에 도시된 바와 같이, 하나 이상의 밀봉 구조체 개구들(1008)이 MEMS 기판(136) 및 제3 유전체 층(138)을 통해 수직으로 연장되어 형성된다. 밀봉 구조체 개구들(1008)은 버퍼 탱크 채널들(1004)의 부분들을 노출시킨다. 추가로, 제1 비아 개구(142)가 제3 유전체 층(138), MEMS 기판(136), 제3 유전체 구조체(130), 및 제2 유전체 구조체(124)를 통해 수직으로 연장되어 형성된다. 제1 비아 개구(142)는 전도성 라인들(122) 중 하나를 노출시킨다.
일부 실시예들에서, 밀봉 구조체 개구들(1008) 및 제1 비아 개구(142)를 형성하기 위한 프로세스는, 제3 유전체 층(138) 위에 제4 패터닝된 마스킹 층(도시되지 않음)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 형성하는 것을 포함한다. 그 후에, 제4 에칭 프로세스가 수행되어 MEMS 기판(136) 및 제3 유전체 층(138)의 마스킹되지 않은 부분들을 제거함으로써, 밀봉 구조체 개구들(1008) 및 제1 비아 개구(142)를 형성한다. 제1 비아 개구(142)를 형성하기 위해 제거되는 MEMS 기판(136) 및 제3 유전체 층(138)의 마스킹되지 않은 부분들은 제2 비아 개구(1502) 위에 놓인다(예를 들어, 도 18 참조). 다시 말해, 제2 비아 개구(1502)는 MEMS 기판(136) 및 제3 유전체 층(138)의 마스킹되지 않은 부분들을 제거하는 것에 의해 노출됨으로써, 제1 비아 개구(1502)를 형성한다. 이에 후속하여, 일부 실시예들에서, 제4 패터닝된 마스킹 층이 스트리핑될 수도 있다. 일부 실시예들에서, 제4 에칭 프로세스는 MEMS 기판(136)을 통해 수직으로 연장되는 하나 이상의 벤트 홀들(902)(예를 들어, 도 9 참조)을 형성할 수도 있다는 것이 이해될 것이다.
도 20에 도시된 바와 같이, 하나 이상의 밀봉 구조체들(1006)이 IC 구조체(102) 위에 그리고 제3 유전체 층(138), MEMS 기판(136), 및 제3 유전체 구조체(130)를 통해 수직으로 연장되어 형성된다. 밀봉 구조체들(1006)은 각각 밀봉 구조체 개구들(1008)을 라이닝하여 형성된다. 밀봉 구조체들(1006)은 각각 버퍼 탱크 채널들(1004)에 형성된다. 밀봉 구조체들(1006)은 각각 버퍼 탱크(1002)와 캐비티들(148) 사이의 버퍼 탱크 채널들(1004)을 완전히 차단하여 형성된다. 밀봉 구조체들(1006)은 각각 버퍼 탱크(1002)와 캐비티들(148) 사이에 기밀 밀봉들을 형성하여, 버퍼 탱크가 캐비티들(148)과 유체 연통되지 않는다. 추가로, 밀봉 구조체들(1006)은 기준 시스템 압력에서 캐비티들(148) 및 유체 연통 채널들(152)을 기밀하게 밀봉한다.
일부 실시예들에서, 밀봉 구조체들(1006)을 형성하기 위한 프로세스는, 도 19에 예시된 구조체를 프로세싱 챔버 내에 배치시키는 것을 포함한다. 그 후에, 프로세싱 챔버에서의 유체(예를 들어, 가스)가 미리 규정된 압력(예를 들어, 2 atm 이하)에 있도록 프로세싱 챔버가 펌핑 다운된다. 프로세싱 챔버에서의 유체가 미리 규정된 압력에 있는 동안, 제3 유전체 층(138) 위에, 제1 비아 개구(142)에, 밀봉 구조체 개구들(1008)에, 그리고 버퍼 탱크 채널들(1004)에 밀봉 층(도시되지 않음)이 퇴적된다. 프로세싱 챔버에서의 유체가 미리 규정된 압력에 있는 동안 프로세싱 챔버에 밀봉 층을 퇴적시킴으로써, 밀봉 구조체들(1006)은 기준 시스템 압력에서 캐비티들(148) 및 유체 연통 채널들(152)을 기밀하게 밀봉한다. 밀봉 층은, 예를 들어, 금속(예를 들어, Al, Cu, AlCu, Ti, Ag, Au, 또는 이와 유사한 것), 금속 질화물(예를 들어, TiN), 산화물(예를 들어, SiO2), 질화물(예를 들어, SiN), 산질화물(예를 들어, SiOXNY), 또는 이와 유사한 것이거나 또는 이들을 포함할 수도 있다. 밀봉 층은, 예를 들어, CVD, PVD, ALD, 무전해 도금, 전기화학 도금, 일부 다른 퇴적 프로세스, 또는 전술한 것의 조합에 의해 퇴적될 수도 있다.
그 후에, 밀봉 층 상에 제5 패터닝된 마스킹 층(도시되지 않음)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)이 형성된다. 그 후에, 밀봉 층 상에서 제5 에칭 프로세스가 수행되어 밀봉 층의 마스킹되지 않은 부분들을 제거함으로써, 밀봉 구조체들(1006)을 형성한다. 이에 후속하여, 일부 실시예들에서, 제5 패터닝된 마스킹 층이 스트리핑된다. 일부 실시예들에서, 제5 패터닝된 마스킹 층은 밀봉 층이 퇴적되기 전에 형성될 수도 있다는 것이 이해될 것이다. 그러한 실시예들에서, 밀봉 층이 퇴적된 후에, 평탄화 프로세스(예를 들어, 화학적 기계 연마(chemical-mechanical polishing, CMP))가 밀봉 층 상에서 수행됨으로써, 밀봉 구조체들(1006)을 형성할 수도 있다. 벤트 홀들(902)(예를 들어, 도 9 참조)이 MEMS 기판(136)에 배치되는 실시예들에서, 하나 이상의 플러그들(904)(예를 들어, 도 9 참조)이 MEMS 기판(136) 위에 그리고 제3 유전체 층(138) 위에 형성되어 벤트 홀들(902)을 밀봉할 수도 있다. 일부 실시예들에서, 밀봉 구조체들(1006) 및 플러그들(904)은 동일한 퇴적 프로세스에 의해 동시에 형성될 수도 있다.
도 20의 구조체가 버퍼 탱크를 포함하지 않은 경우와 비교하여, 버퍼 탱크(1002) 및 버퍼 탱크 채널들(1004)은 캐비티들(148) 및 유체 연통 채널들(152)(그리고 벤트 홀들(902))이 더 낮은 기준 시스템 압력에서 기밀하게 밀봉되게 할 수도 있다. 그러한 실시예들에서, 기준 시스템 압력은 (예를 들어, 고진공 MEMS 트랜스듀서의 경우) 0.1 atm 미만일 수도 있다. 예를 들어, 밀봉 구조체들(1006)이 형성되기 전에, 버퍼 탱크 채널들(1004)이 버퍼 탱크(1002)와 일부의 캐비티들(148) 사이에서 횡방향으로 연장되기 때문에 버퍼 탱크(1002)는 캐비티들(148)과 유체 연통된다. 따라서, 밀봉 구조체들(1006)이 형성되기 전에, 버퍼 탱크(1002) 및 캐비티들(148)은 집합적으로 제3 체적을 갖는다. 다시 말해, 제3 체적은 버퍼 탱크(1002)의 체적과 캐비티들(148) 각각의 체적의 합이다. 제3 체적은 캐비티들(148) 각각의 체적의 합보다 더 크다. 이에 따라, 도 20의 구조체가 버퍼 탱크를 포함하지 않은 경우와 비교하여, 버퍼 탱크(1002) 및 버퍼 탱크 채널들(1004)은 (예를 들어, 압력이 체적에 의존하는 것으로 인해) 캐비티들(148) 및 유체 연통 채널들(152)(그리고 벤트 홀들(902))이 더 낮은 기준 시스템 압력에서 기밀하게 밀봉되게 한다.
도 21에 도시된 바와 같이, 제3 전도성 비아(140) 및 하나 이상의 제2 전도성 콘택들(144)이 MEMS 기판(136) 위에 형성된다. 제3 전도성 비아(140)는 제3 유전체 층(138), MEMS 기판(136), 제3 유전체 구조체(130), 및 제2 유전체 구조체(124)를 통해 수직으로 연장되어 형성되어 전도성 라인들(122) 중 대응하는 하나의 전도성 라인과 접촉한다. 하나 이상의 제2 전도성 콘택들(144)은 제3 유전체 층(138)을 통해 연장되고 MEMS 기판(136)과 접촉하여 형성된다.
일부 실시예들에서, 제3 전도성 비아(140) 및 제2 전도성 콘택들(144)을 형성하기 위한 프로세스는, 제3 유전체 층(138) 위에, 제1 유전체 구조체(116) 위에, 밀봉 구조체들(1006) 위에, 그리고 제1 비아 개구(142)에 제6 패터닝된 마스킹 층(도시되지 않음)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)을 형성하는 것을 포함한다. 그 후에, 제3 유전체 층(138) 상에서 제6 에칭 프로세스(예를 들어, 습식 에칭, 건식 에칭, RIE 등)가 수행됨으로써, 제2 전도성 콘택들(144)에 대응하는 전도성 콘택 개구(및/또는 트렌치들)(도시되지 않음)를 제3 유전체 층(138)에 형성한다. 이에 후속하여, 일부 실시예들에서, 제6 패터닝된 마스킹 층이 스트리핑된다.
그 후에, 제3 유전체 층(138) 위에, 제1 유전체 구조체(116) 위에, 밀봉 구조체들(1006) 위에, 제1 비아 개구(142)에, 그리고 전도성 콘택 개구(및/또는 트렌치들)에 전도성 층(도시되지 않음)이 퇴적된다. 전도성 층은, 예를 들어, 금속(예를 들어, Al, Cu, AlCu, Ti, Ag, Au, 또는 이와 유사한 것), 금속 질화물(예를 들어, TiN), 일부 다른 전도성 재료, 또는 전술한 것의 조합일 수도 있다. 전도성 층은, 예를 들어, CVD, PVD, ALD, 무전해 도금, 전기화학 도금, 일부 다른 퇴적 프로세스, 또는 전술한 것의 조합에 의해 퇴적될 수도 있다. 그 후에, 전도성 층 위에 제7 패터닝된 마스킹 층(도시되지 않음)(예를 들어, 포지티브/네거티브 포토레지스트, 하드마스크 등)이 형성된다. 그 후에, 제7 에칭 프로세스가 전도성 층 상에서 수행되어 전도성 층의 마스킹되지 않은 부분들을 제거함으로써, 제3 전도성 비아(140) 및 제2 전도성 콘택들(144)을 형성한다. 이에 후속하여, 일부 실시예들에서, 제7 마스킹 층이 스트리핑된다.
일부 실시예들에서, 제7 에칭 프로세스를 수행하기보다는 오히려, 평탄화 프로세스(예를 들어, CMP)가 전도성 층 상에서 수행됨으로써, 제3 전도성 비아(140) 및 제2 전도성 콘택들(144)을 형성할 수도 있다는 것이 이해될 것이다. 일부 실시예들에서, 제7 패터닝된 마스킹 층은 전도성 층이 퇴적되기 전에 형성될 수도 있다는 것이 추가로 이해될 것이다. 그러한 실시예들에서, 전도성 층이 퇴적된 후에, 평탄화 프로세스(예를 들어, CMP)가 전도성 층 상에서 수행됨으로써, 제3 전도성 비아(140) 및 제2 전도성 콘택들(144)을 형성할 수도 있다. 일부 실시예들에서, 제3 전도성 비아(140), 제2 전도성 콘택들(144), 밀봉 구조체들(1006), 및 제2 전도성 콘택들(144)은 동일한 퇴적 프로세스에 의해 동시에 형성될 수도 있다는 것이 추가로 이해될 것이다.
도 22에 도시된 바와 같이, 제1 패시베이션 층(808)이 MEMS 기판(136), 제3 유전체 층(138), 제3 전도성 비아(140), 제2 전도성 콘택들(144), 및 밀봉 구조체들(1006) 위에 형성된다. 일부 실시예들에서, 제1 패시베이션 층(808)은 컨포멀 층으로서 형성될 수도 있다. 추가의 실시예들에서, 제1 패시베이션 층(808)을 형성하기 위한 프로세스는, 제1 패시베이션 층(808)을 제3 유전체 층(138), 제3 전도성 비아(140), 제2 전도성 콘택들(144), 및 밀봉 구조체들(1006) 상에 퇴적시키는 것을 포함한다. 제1 패시베이션 층(808)은, 예를 들어, CVD, PVD, ALD, 일부 다른 퇴적 프로세스, 또는 전술한 것의 조합에 의해 퇴적될 수도 있다.
일부 실시예들에서, 제1 패시베이션 층(808)이 형성된 후에, 반도체 디바이스(100)의 형성이 완료된다. 반도체 디바이스(100)는, 반도체 기판(104) 및 IC 구조체(102) 위에 배치되는 복수의 MEMS 디바이스들(146)을 포함한다. MEMS 디바이스들(146)은 캐비티들(148) 각각, 복수의 이동가능 멤브레인들(150) 각각, 및 전극들(128) 각각을 포함한다. 일부 실시예들에서, MEMS 디바이스들(146)은 MEMS 트랜스듀서(154)의 부분이다.
캐비티들(148) 및 유체 연통 채널들(152)이 기준 시스템 압력에서 기밀하게 밀봉되기 때문에, MEMS 디바이스들(146)의 캐비티들(148)은 캐비티 압력들 각각(예를 들어, 반도체 디바이스의 형성이 완료된 후에 캐비티들(148) 내측의 압력들 각각)을 갖는다. 유체 연통 채널들(152)이 캐비티들(148) 사이에서 횡방향으로 연장되기 때문에, MEMS 디바이스들(146)의 캐비티들(148) 각각은 서로 유체 연통된다. MEMS 디바이스들(146)의 캐비티들(148)이 서로 유체 연통되기 때문에, MEMS 디바이스들(146)의 캐비티들(148)의 캐비티 압력들은 실질적으로 동일하다. 따라서, 유체 연통 채널들(152)은 반도체 디바이스(100)의 디바이스 성능을 개선시킬 수도 있다(예를 들어, 송신/수신 감도 증가).
도 23은 캐비티 압력 균일성이 개선된 미세 전자 기계 시스템(MEMS) 디바이스들을 갖는 반도체 디바이스를 형성하기 위한 방법의 일부 실시예들의 흐름도를 예시한다. 도 23의 흐름도(2300)가 본 명세서에서 일련의 동작들 또는 이벤트들로서 예시 및 설명되지만, 그러한 동작들 또는 이벤트들의 예시된 순서화는 제한적인 의미로 해석되어서는 안 된다는 것이 이해될 것이다. 예를 들어, 일부 동작들은 본 명세서에 예시 및/또는 설명된 것들 이외의 다른 동작들 또는 이벤트들과 동시에 그리고/또는 상이한 순서들로 발생할 수도 있다. 추가로, 본 명세서의 설명의 하나 이상의 양태들 또는 실시예들을 구현하기 위해 예시된 동작들 모두가 요구되는 것은 아니며, 본 명세서에 도시된 동작들 중 하나 이상이 하나 이상의 별개의 동작들 및/또는 페이즈(phase)들에서 수행될 수도 있다.
동작 2302에서, 유전체 구조체가 집적 회로(IC) 구조체 위에 형성되고, 여기서 IC 구조체는, 반도체 기판 위에 배치되는 인터커넥트 구조체를 포함한다. 도 14는 동작 2302에 대응하는 일부 실시예들의 단면도를 예시한다.
동작 2304에서, 복수의 캐비티 개구들 및 복수의 유체 연통 채널 개구들이 유전체 구조체에 형성되고, 여기서 유체 연통 채널 개구들 각각은 캐비티 개구들 중 2개의 이웃하는 캐비티 개구들 사이에서 횡방향으로 연장된다. 도 15 및 도 16은 동작 2304에 대응하는 일부 실시예들의 일련의 단면도들을 예시한다.
동작 2306에서, 미세 전자 기계 시스템(MEMS) 기판이 유전체 구조체에 본딩되고, 여기서 MEMS 기판을 유전체 구조체에 본딩하면 캐비티 개구들 및 유체 연통 채널 개구들을 커버함으로써, 복수의 캐비티들 및 복수의 유체 연통 채널들을 각각 형성한다. 도 17 및 도 18은 동작 2306에 대응하는 일부 실시예들의 일련의 단면도들을 예시한다.
동작 2308에서, 하나 이상의 전도성 콘택들 및 전도성 비아가 MEMS 기판 위에 형성되고, 여기서 전도성 비아는 MEMS 기판 및 유전체 구조체를 통해 수직으로 연장되어 전도성 비아가 인터커넥트 구조체에 전기적으로 커플링된다. 도 19 내지 도 21은 동작 2308에 대응하는 일부 실시예들의 일련의 단면도들을 예시한다.
동작 2310에서, 패시베이션 층이 MEMS 기판, 전도성 콘택들, 및 전도성 비아 위에 형성된다. 도 22는 동작 2310에 대응하는 일부 실시예들의 단면도를 예시한다.
일부 실시예들에서, 본 출원은 반도체 디바이스를 제공한다. 반도체 디바이스는, 반도체 기판 위에 배치되는 인터커넥트 구조체를 포함한다. 유전체 구조체가 인터커넥트 구조체 위에 배치된다. 복수의 캐비티들이 유전체 구조체 내에 배치되고, 로우들 및 컬럼들을 포함하는 어레이로 배치된다. 미세 전자 기계 시스템(MEMS) 기판이 유전체 구조체 위에 배치되고, 여기서 MEMS 기판은 캐비티들의 상부 표면들을 규정하고, 여기서 MEMS 기판은 복수의 이동가능 멤브레인들을 포함하고, 여기서 이동가능 멤브레인들은 각각 캐비티들 위에 놓인다. 복수의 유체 연통 채널들이 유전체 구조체 내에 배치되고, 여기서 유체 연통 채널들의 상부 표면들은 MEMS 기판에 의해 규정되고, 여기서 유체 연통 채널들 각각은 캐비티들 중 2개의 이웃하는 캐비티들 사이에서 횡방향으로 연장되어, 캐비티들 각각이 서로 유체 연통된다.
일부 실시예들에서, 본 출원은 반도체 디바이스를 제공한다. 반도체 디바이스는, 반도체 기판 위에 배치되는 인터커넥트 구조체를 포함한다. 유전체 구조체가 인터커넥트 구조체 위에 배치된다. 미세 전자 기계 시스템(MEMS) 기판이 유전체 구조체 위에 배치된다. 제1 MEMS 디바이스가 반도체 기판 위에 배치되고, 여기서 제1 MEMS 디바이스는, 유전체 구조체 내에 배치되는 제1 캐비티를 포함하고, 제1 캐비티 위에 놓이는 MEMS 기판의 제1 이동가능 멤브레인을 포함한다. 제2 MEMS 디바이스가 반도체 기판 위에 배치되고, 여기서 제2 MEMS 디바이스는, 유전체 구조체 내에 배치되는 제2 캐비티를 포함하고, 제2 캐비티 위에 놓이는 MEMS 기판의 제2 이동가능 멤브레인을 포함하고, 여기서 제2 MEMS 디바이스는 제1 방향으로 제1 MEMS 디바이스로부터 횡방향으로 이격된다. 제1 유체 연통 채널이 유전체 구조체 내에 배치되고, 여기서 제1 유체 연통 채널은 제1 방향으로 제1 캐비티로부터 제2 캐비티까지 횡방향으로 연장되어, 제1 캐비티 및 제2 캐비티가 유체 연통된다.
일부 실시예들에서, 본 출원은 반도체 디바이스를 형성하기 위한 방법을 제공한다. 이 방법은, 집적 회로(IC) 구조체의 반도체 기판 위에 배치되는 제1 전극 및 제2 전극을 포함하는 IC 구조체를 수용하는 단계를 포함하고, 여기서 제1 전극은 제2 전극으로부터 횡방향으로 이격된다. 유전체 구조체가 IC 구조체, 제1 전극, 및 제2 전극 위에 형성된다. 제1 캐비티 개구가 유전체 구조체 내에 그리고 제1 전극 위에 놓여서 형성된다. 제2 캐비티 개구가 유전체 구조체에 그리고 제2 전극 위에 놓여서 형성되고, 여기서 유전체 구조체의 일부가 제1 캐비티 개구와 제2 캐비티 개구 사이에 배치된다. 유체 연통 채널 개구가 유전체 구조체의 일부에 형성되고, 여기서 유체 연통 채널 개구는 제1 캐비티 개구로부터 제2 캐비티 개구까지 횡방향으로 연장된다. 미세 전자 기계 시스템(MEMS) 기판이 유전체 구조체에 본딩되고, 여기서 MEMS 기판을 유전체 구조체에 본딩하는 단계는 제1 캐비티 개구, 제2 캐비티 개구, 및 유체 연통 채널 개구를 커버함으로써, 제1 캐비티, 제2 캐비티, 및 유체 연통 채널을 각각 형성하고, 여기서 유체 연통 채널은 제1 캐비티로부터 제2 캐비티까지 횡방향으로 연장된다.
전술한 것은 본 기술분야의 통상의 기술자들이 본 개시내용의 양태들을 더 잘 이해할 수도 있도록 몇몇 실시예들의 피처들을 약술한 것이다. 본 기술분야의 통상의 기술자들은 이들이 본 명세서에 소개된 실시예들의 동일한 목적들을 수행하거나 그리고/또는 동일한 이점들을 달성하기 위해 다른 프로세스들 및 구조체들을 디자인 또는 수정하기 위한 기초로서 본 개시내용을 쉽게 사용할 수도 있다는 것을 이해해야 한다. 본 기술분야의 통상의 기술자들은 그러한 등가의 구성들이 본 개시내용의 사상 및 범주로부터 벗어나지 않고, 이들이 본 개시내용의 사상 및 범주로부터 벗어남이 없이 본 명세서에서 다양한 변화들, 대체들, 및 변경들을 행할 수도 있다는 것을 또한 알아야 한다.
<부기>
1. 반도체 디바이스로서,
반도체 기판 위에 배치되는 인터커넥트 구조체(interconnect structure);
상기 인터커넥트 구조체 위에 배치되는 유전체 구조체;
상기 유전체 구조체 내에 배치되고, 로우(row)들 및 컬럼(column)들을 포함하는 어레이로 배치되는 복수의 캐비티(cavity)들;
상기 유전체 구조체 위에 배치되는 미세 전자 기계 시스템(microelectromechanical system)(MEMS) 기판 - 상기 MEMS 기판은 상기 캐비티들의 상부 표면들을 규정하고, 상기 MEMS 기판은 복수의 이동가능(movable) 멤브레인들을 포함하고, 상기 이동가능 멤브레인들은 각각 상기 캐비티들 위에 놓임 -; 및
상기 유전체 구조체 내에 배치되는 복수의 유체 연통 채널(fluid communication channel)들
을 포함하고,
상기 유체 연통 채널들의 상부 표면들은 상기 MEMS 기판에 의해 규정되고, 상기 유체 연통 채널들 각각은 상기 캐비티들 중 2개의 이웃하는 캐비티들 사이에서 횡방향으로 연장되어, 상기 캐비티들 각각이 서로 유체 연통되는, 반도체 디바이스.
2. 제1항에 있어서,
상기 캐비티들 각각은 실질적으로 동일한 캐비티 압력을 갖는, 반도체 디바이스.
3. 제1항에 있어서,
상기 캐비티들 각각은, 원형 형상으로 된 상면도 외형선(top-view outline)을 갖는, 반도체 디바이스.
4. 제1항에 있어서,
상기 유체 연통 채널들 중 제1 유체 연통 채널의 양 측벽들은 상기 유전체 구조체의 양 측벽들에 의해 규정되는, 반도체 디바이스.
5. 제4항에 있어서,
상기 제1 유체 연통 채널의 저부 표면(bottom surface)은 상기 유전체 구조체의 상부 표면에 의해 규정되는, 반도체 디바이스.
6. 제5항에 있어서,
상기 유전체 구조체는:
제1 유전체 층; 및
상기 제1 유전체 층 위에 배치되는 제2 유전체 층
을 포함하고,
상기 제1 유체 연통 채널의 양 측벽들은 상기 제2 유전체 층에 의해 규정되는, 반도체 디바이스.
7. 제6항에 있어서,
상기 제1 유체 연통 채널의 저부 표면은 상기 제1 유전체 층의 상부 표면에 의해 규정되는, 반도체 디바이스.
8. 반도체 디바이스로서,
반도체 기판 위에 배치되는 인터커넥트 구조체;
상기 인터커넥트 구조체 위에 배치되는 유전체 구조체;
상기 유전체 구조체 위에 배치되는 미세 전자 기계 시스템(MEMS) 기판;
상기 반도체 기판 위에 배치되는 제1 MEMS 디바이스 - 상기 제1 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제1 캐비티를 포함하고, 상기 제1 캐비티 위에 놓이는 상기 MEMS 기판의 제1 이동가능 멤브레인을 포함함 -;
상기 반도체 기판 위에 배치되는 제2 MEMS 디바이스 - 상기 제2 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제2 캐비티를 포함하고, 상기 제2 캐비티 위에 놓이는 상기 MEMS 기판의 제2 이동가능 멤브레인을 포함하고, 상기 제2 MEMS 디바이스는 제1 방향으로 상기 제1 MEMS 디바이스로부터 횡방향으로 이격됨 -; 및
상기 유전체 구조체 내에 배치되는 제1 유체 연통 채널
을 포함하고,
상기 제1 유체 연통 채널은 상기 제1 방향으로 상기 제1 캐비티로부터 상기 제2 캐비티까지 횡방향으로 연장되어, 상기 제1 캐비티 및 상기 제2 캐비티가 유체 연통되는, 반도체 디바이스.
9. 제8항에 있어서,
상기 제1 캐비티는, 상기 제1 방향으로 측정되는 제1 길이를 가지며;
상기 제1 캐비티는, 상기 제1 방향에 수직인 제2 방향으로 측정되는 제1 폭을 가지며;
상기 제1 유체 연통 채널은, 상기 제2 방향으로 측정되는 제2 폭을 가지며;
상기 제2 폭은, 상기 제1 폭 및 상기 제1 길이 둘 다보다 더 작은, 반도체 디바이스.
10. 제8항에 있어서,
상기 MEMS 기판은, 상기 제1 캐비티의 제1 상부 표면, 상기 제2 캐비티의 제2 상부 표면, 및 상기 제1 유체 연통 채널의 제3 상부 표면을 규정하는, 반도체 디바이스.
11. 제8항에 있어서,
상기 제1 캐비티는 제1 중심점을 가지며, 상기 제2 캐비티는 제2 중심점을 가지며;
상기 제1 중심점, 상기 제2 중심점, 및 상기 제1 유체 연통 채널은 실질적으로 직선으로 상기 제1 방향으로 연장되는 제1 평면을 따라 정렬되는, 반도체 디바이스.
12. 제8항에 있어서,
상기 제1 캐비티는 제1 캐비티 압력을 가지며;
상기 제2 캐비티는, 상기 제1 캐비티 압력과 실질적으로 동일한 제2 캐비티 압력을 갖는, 반도체 디바이스.
13. 제8항에 있어서,
상기 제1 유체 연통 채널은, 상기 제1 측벽, 및 상기 제1 측벽의 반대편인 제2 측벽을 가지며;
상기 제2 측벽은 상기 제1 방향에 수직인 제2 방향으로 상기 제1 측벽으로부터 이격되고;
상기 제1 측벽은 제1 실질적 수직 평면을 따라 수직으로 연장되고;
상기 제2 측벽은 제2 실질적 수직 평면을 따라 수직으로 연장되고;
상기 제1 실질적 수직 평면은 상기 제2 실질적 수직 평면과 평행하게 수직으로 연장되고;
상기 제1 유체 연통 채널은, 실질적으로 평면인 저부 표면을 갖는, 반도체 디바이스.
14. 제8항에 있어서,
상기 반도체 기판 위에 배치되는 제3 MEMS 디바이스 - 상기 제3 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제3 캐비티를 포함하고, 상기 제3 캐비티 위에 놓이는 상기 MEMS 기판의 제3 이동가능 멤브레인을 포함하고, 상기 제3 MEMS 디바이스는 상기 제1 방향에 수직인 제2 방향으로 상기 제1 MEMS 디바이스로부터 횡방향으로 이격되고, 상기 제2 MEMS 디바이스는 상기 제1 방향으로 상기 제3 MEMS 디바이스로부터 횡방향으로 이격됨 -; 및
상기 유전체 구조체 내에 배치되는 제2 유체 연통 채널
을 더 포함하고,
상기 제2 유체 연통 채널은 상기 제2 방향으로 상기 제1 캐비티로부터 상기 제3 캐비티까지 횡방향으로 연장되어, 상기 제1 캐비티, 상기 제2 캐비티, 및 상기 제3 캐비티가 유체 연통되는, 반도체 디바이스.
15. 제14항에 있어서,
상기 1 캐비티는 제1 중심점을 가지며, 상기 제2 캐비티는 제2 중심점을 가지며, 상기 제3 캐비티는 제3 중심점을 가지며;
상기 제1 중심점, 상기 제2 중심점, 및 상기 제1 유체 연통 채널은 실질적으로 직선으로 상기 제1 방향으로 연장되는 제1 평면을 따라 정렬되고;
상기 제1 중심점, 상기 제3 중심점, 및 상기 제2 유체 연통 채널은 실질적으로 직선으로 상기 제2 방향으로 연장되는 제2 평면을 따라 정렬되고;
상기 제1 평면은 상기 제1 중심점에서 상기 제2 평면과 교차하는, 반도체 디바이스.
16. 제15항에 있어서,
상기 반도체 기판 위에 배치되는 버퍼 탱크(buffer tank) -
상기 제1 MEMS 디바이스, 상기 제2 MEMS 디바이스, 및 상기 제3 MEMS 디바이스는 상기 제1 방향으로 상기 버퍼 탱크로부터 횡방향으로 이격되고;
상기 버퍼 탱크의 측벽들은 상기 유전체 구조체에 의해 적어도 부분적으로 규정되고;
상기 버퍼 탱크의 측벽들은, 제1 측벽, 및 상기 제1 측벽의 반대편인 제2 측벽을 포함하고;
상기 제1 측벽은 상기 제2 방향으로 상기 제2 측벽으로부터 횡방향으로 이격되고;
상기 제1 중심점, 상기 제2 중심점, 및 상기 제3 중심점은 상기 제1 측벽과 상기 제2 측벽 사이에 횡방향으로 배치됨 -;
상기 유전체 구조체 내에 배치되는 버퍼 탱크 채널 - 상기 버퍼 탱크 채널은 상기 제1 평면을 따라 상기 제1 중심점과 정렬되고, 상기 버퍼 탱크 채널은 상기 버퍼 탱크로부터 상기 제1 캐비티로 횡방향으로 연장됨 -; 및
상기 버퍼 탱크 채널 내에 배치되는 밀봉 구조체
를 더 포함하고,
상기 밀봉 구조체는 상기 MEMS 기판을 통해 그리고 상기 버퍼 탱크 채널 내로 수직으로 연장되고, 상기 밀봉 구조체는 상기 제1 캐비티로부터 상기 버퍼 탱크를 밀봉하여, 상기 버퍼 탱크가 상기 제1 캐비티, 상기 제2 캐비티, 또는 상기 제3 캐비티와 유체 연통되지 않는, 반도체 디바이스.
17. 제15항에 있어서,
상기 반도체 기판 위에 배치되는 제4 MEMS 디바이스 - 상기 제4 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제4 캐비티를 포함하고, 상기 제4 캐비티 위에 놓이는 상기 MEMS 기판의 제4 이동가능 멤브레인을 포함하고, 상기 제1 MEMS 디바이스, 상기 제2 MEMS 디바이스, 및 상기 제3 MEMS 디바이스는 상기 제1 방향으로 상기 제4 MEMS 디바이스로부터 횡방향으로 이격되고, 상기 제4 캐비티는, 상기 제1 평면을 따라 상기 제1 중심점과 정렬되는 제4 중심점을 가짐 -; 및
상기 유전체 구조체 내에 배치되는 제4 유체 연통 채널
을 더 포함하고,
상기 제4 유체 연통 채널은 상기 제1 평면을 따라 상기 제1 중심점과 정렬되고, 상기 제4 유체 연통 채널은 상기 제1 방향으로 상기 제4 캐비티로부터 상기 제1 캐비티까지 연장되어, 상기 제1 캐비티, 상기 제2 캐비티, 상기 제3 캐비티, 및 상기 제4 캐비티가 유체 연통되는, 반도체 디바이스.
18. 제17항에 있어서,
상기 반도체 기판 위에 배치되는 제5 MEMS 디바이스 - 상기 제5 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제5 캐비티를 포함하고, 상기 제5 캐비티 위에 놓이는 상기 MEMS 기판의 제5 이동가능 멤브레인을 포함하고, 상기 제1 MEMS 디바이스, 상기 제2 MEMS 디바이스, 상기 제3 MEMS 디바이스, 및 상기 제4 MEMS 디바이스는 상기 제2 방향으로 상기 제5 MEMS 디바이스로부터 횡방향으로 이격되고, 상기 제5 캐비티는, 상기 제2 평면을 따라 상기 제1 중심점과 정렬되는 제5 중심점을 가짐 -; 및
상기 유전체 구조체 내에 배치되는 제5 유체 연통 채널
을 더 포함하고,
상기 제5 유체 연통 채널은 상기 제2 평면을 따라 상기 제1 중심점과 정렬되고, 상기 제5 유체 연통 채널은 상기 제2 방향으로 상기 제5 캐비티로부터 상기 제1 캐비티까지 연장되어, 상기 제1 캐비티, 상기 제2 캐비티, 상기 제3 캐비티, 상기 제4 캐비티, 및 상기 제5 캐비티가 유체 연통되는, 반도체 디바이스.
19. 반도체 디바이스를 형성하는 방법으로서,
집적 회로(integrated circuit)(IC) 구조체의 반도체 기판 위에 배치되는 제1 전극 및 제2 전극을 포함하는 상기 IC 구조체를 수용하는 단계 - 상기 제1 전극은 상기 제2 전극으로부터 횡방향으로 이격됨 -;
상기 IC 구조체, 상기 제1 전극, 및 상기 제2 전극 위에 유전체 구조체를 형성하는 단계;
상기 유전체 구조체 내에 배치되고 상기 제1 전극 위에 놓이는 제1 캐비티 개구를 형성하는 단계;
상기 유전체 구조체 내에 배치되고 상기 제2 전극 위에 놓이는 제2 캐비티 개구를 형성하는 단계 - 상기 유전체 구조체의 일부가 상기 제1 캐비티 개구와 상기 제2 캐비티 개구 사이에 배치됨 -;
상기 유전체 구조체의 일부에 유체 연통 채널 개구를 형성하는 단계 - 상기 유체 연통 채널 개구는 상기 제1 캐비티 개구로부터 상기 제2 캐비티 개구까지 횡방향으로 연장됨 -; 및
미세 전자 기계 시스템(MEMS) 기판을 상기 유전체 구조체에 본딩하는 단계
를 포함하고,
상기 MEMS 기판을 상기 유전체 구조체에 본딩하는 단계는 상기 제1 캐비티 개구, 상기 제2 캐비티 개구, 및 상기 유체 연통 채널 개구를 커버함으로써, 제1 캐비티, 제2 캐비티, 및 유체 연통 채널을 각각 형성하고, 상기 유체 연통 채널은 상기 제1 캐비티로부터 상기 제2 캐비티까지 횡방향으로 연장되는, 반도체 디바이스 형성 방법.
20. 제19항에 있어서,
상기 제1 캐비티 개구, 상기 유체 연통 채널 개구, 및 상기 제2 캐비티 개구는 에칭 프로세스에 의해 동시에 형성되는, 반도체 디바이스 형성 방법.

Claims (10)

  1. 반도체 디바이스로서,
    반도체 기판 위에 배치되는 인터커넥트 구조체(interconnect structure);
    상기 인터커넥트 구조체 위에 배치되는 유전체 구조체;
    상기 유전체 구조체 내에 배치되고, 로우(row)들 및 컬럼(column)들을 포함하는 어레이로 배치되는 복수의 캐비티(cavity)들;
    상기 유전체 구조체 위에 배치되는 미세 전자 기계 시스템(microelectromechanical system)(MEMS) 기판 - 상기 MEMS 기판은 상기 캐비티들의 상부 표면들을 규정하고, 상기 MEMS 기판은 복수의 이동가능(movable) 멤브레인들을 포함하고, 상기 이동가능 멤브레인들은 각각 상기 캐비티들 위에 놓임 -; 및
    상기 유전체 구조체 내에 배치되는 복수의 유체 연통 채널(fluid communication channel)들
    을 포함하고,
    상기 유체 연통 채널들의 상부 표면들은 상기 MEMS 기판에 의해 규정되고, 상기 유체 연통 채널들 각각은 상기 캐비티들 중 2개의 이웃하는 캐비티들 사이에서 횡방향으로 연장되어, 상기 캐비티들 각각이 서로 유체 연통되는, 반도체 디바이스.
  2. 제1항에 있어서,
    상기 캐비티들 각각은 동일한 캐비티 압력을 갖는, 반도체 디바이스.
  3. 제1항에 있어서,
    상기 캐비티들 각각은, 원형 형상으로 된 상면도 외형선(top-view outline)을 갖는, 반도체 디바이스.
  4. 제1항에 있어서,
    상기 유체 연통 채널들 중 제1 유체 연통 채널의 양 측벽들은 상기 유전체 구조체의 양 측벽들에 의해 규정되는, 반도체 디바이스.
  5. 제4항에 있어서,
    상기 제1 유체 연통 채널의 저부 표면(bottom surface)은 상기 유전체 구조체의 상부 표면에 의해 규정되는, 반도체 디바이스.
  6. 제5항에 있어서,
    상기 유전체 구조체는:
    제1 유전체 층; 및
    상기 제1 유전체 층 위에 배치되는 제2 유전체 층
    을 포함하고,
    상기 제1 유체 연통 채널의 양 측벽들은 상기 제2 유전체 층에 의해 규정되는, 반도체 디바이스.
  7. 제6항에 있어서,
    상기 제1 유체 연통 채널의 저부 표면은 상기 제1 유전체 층의 상부 표면에 의해 규정되는, 반도체 디바이스.
  8. 반도체 디바이스로서,
    반도체 기판 위에 배치되는 인터커넥트 구조체;
    상기 인터커넥트 구조체 위에 배치되는 유전체 구조체;
    상기 유전체 구조체 위에 배치되는 미세 전자 기계 시스템(MEMS) 기판;
    상기 반도체 기판 위에 배치되는 제1 MEMS 디바이스 - 상기 제1 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제1 캐비티를 포함하고, 상기 제1 캐비티 위에 놓이는 상기 MEMS 기판의 제1 이동가능 멤브레인을 포함함 -;
    상기 반도체 기판 위에 배치되는 제2 MEMS 디바이스 - 상기 제2 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제2 캐비티를 포함하고, 상기 제2 캐비티 위에 놓이는 상기 MEMS 기판의 제2 이동가능 멤브레인을 포함하고, 상기 제2 MEMS 디바이스는 제1 방향으로 상기 제1 MEMS 디바이스로부터 횡방향으로 이격됨 -; 및
    상기 유전체 구조체 내에 배치되는 제1 유체 연통 채널
    을 포함하고,
    상기 제1 유체 연통 채널은 상기 제1 방향으로 상기 제1 캐비티로부터 상기 제2 캐비티까지 횡방향으로 연장되어, 상기 제1 캐비티 및 상기 제2 캐비티가 유체 연통되는, 반도체 디바이스.
  9. 제8항에 있어서,
    상기 반도체 기판 위에 배치되는 제3 MEMS 디바이스 - 상기 제3 MEMS 디바이스는, 상기 유전체 구조체 내에 배치되는 제3 캐비티를 포함하고, 상기 제3 캐비티 위에 놓이는 상기 MEMS 기판의 제3 이동가능 멤브레인을 포함하고, 상기 제3 MEMS 디바이스는 상기 제1 방향에 수직인 제2 방향으로 상기 제1 MEMS 디바이스로부터 횡방향으로 이격되고, 상기 제2 MEMS 디바이스는 상기 제1 방향으로 상기 제3 MEMS 디바이스로부터 횡방향으로 이격됨 -; 및
    상기 유전체 구조체 내에 배치되는 제2 유체 연통 채널
    을 더 포함하고,
    상기 제2 유체 연통 채널은 상기 제2 방향으로 상기 제1 캐비티로부터 상기 제3 캐비티까지 횡방향으로 연장되어, 상기 제1 캐비티, 상기 제2 캐비티, 및 상기 제3 캐비티가 유체 연통되는, 반도체 디바이스.
  10. 반도체 디바이스를 형성하는 방법으로서,
    집적 회로(integrated circuit)(IC) 구조체의 반도체 기판 위에 배치되는 제1 전극 및 제2 전극을 포함하는 상기 IC 구조체를 수용하는 단계 - 상기 제1 전극은 상기 제2 전극으로부터 횡방향으로 이격됨 -;
    상기 IC 구조체, 상기 제1 전극, 및 상기 제2 전극 위에 유전체 구조체를 형성하는 단계;
    상기 유전체 구조체 내에 배치되고 상기 제1 전극 위에 놓이는 제1 캐비티 개구를 형성하는 단계;
    상기 유전체 구조체 내에 배치되고 상기 제2 전극 위에 놓이는 제2 캐비티 개구를 형성하는 단계 - 상기 유전체 구조체의 일부가 상기 제1 캐비티 개구와 상기 제2 캐비티 개구 사이에 배치됨 -;
    상기 유전체 구조체의 일부에 유체 연통 채널 개구를 형성하는 단계 - 상기 유체 연통 채널 개구는 상기 제1 캐비티 개구로부터 상기 제2 캐비티 개구까지 횡방향으로 연장됨 -; 및
    미세 전자 기계 시스템(MEMS) 기판을 상기 유전체 구조체에 본딩하는 단계
    를 포함하고,
    상기 MEMS 기판을 상기 유전체 구조체에 본딩하는 단계는 상기 제1 캐비티 개구, 상기 제2 캐비티 개구, 및 상기 유체 연통 채널 개구를 커버함으로써, 제1 캐비티, 제2 캐비티, 및 유체 연통 채널을 각각 형성하고, 상기 유체 연통 채널은 상기 제1 캐비티로부터 상기 제2 캐비티까지 횡방향으로 연장되는, 반도체 디바이스 형성 방법.
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