KR20180058357A - 반도체 발광 소자 - Google Patents

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KR20180058357A
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배선민
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Abstract

본 발명의 실시 예에 따른 반도체 발광 소자는, 기판 상에 순차적으로 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 구조물, 발광 구조물 상에 배치되며, 비발광 영역에서 제 1 도전형 반도체층과 컨택하는 제 1 컨택 전극층, 그리고 발광 구조물 상에 배치되며, 발광 영역에서 제 2 도전형 반도체층과 컨택하는 제 2 컨택 전극층을 포함한다. 제 1 컨택 전극층이 제 1 도전형 반도체층과 컨택하는 제 1 컨택 면적은 비발광 영역 및 상기 발광 영역의 합의 1.8% 이상이다.

Description

반도체 발광 소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 출원은 반도체 발광 소자에 관한 것이다.
반도체 발광 다이오드(Light Emitting Diode)는 전기 에너지를 광 에너지로 변환하는 반도체 소자로서, 에너지 밴드 갭에 따라 특정한 파장의 빛을 내는 화합물 반도체로 구성된다. 이러한 반도체 발광 다이오드는 필라멘트에 기초한 광원에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 예를 들면, 반도체 발광 다이오드는 디스플레이, 액정 표시 장치(Liquid Crystal Display)용 백라이트 유닛(Back Light Unit), 조명 등에 사용되고 있으며, 그 활용이 다양한 영역으로 확대되고 있는 추세에 있다.
특히, 질화갈륨계 발광다이오드의 적용은 소형 휴대제품 뿐만 아니라 대형화 및 고출력화된 제품으로 진행되어, 해당 제품에 요구되는 특성에 적합한 광원이 요구된다.
본 발명의 실시 예는 낮은 순방향 전압을 가지면서도 향상된 특성을 갖는 반도체 발광 소자를 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 발광 소자는, 기판 상에 순차적으로 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 상에 배치되며, 비발광 영역에서 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 전극층; 및 상기 발광 구조물 상에 배치되며, 발광 영역에서 상기 제 2 도전형 반도체층과 컨택하는 제 2 컨택 전극층을 포함하되, 상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 면적은 상기 비발광 영역 및 상기 발광 영역의 합의 1.8% 이상이다.
실시 예로서, 상기 제 1 컨택 면적은 상기 합의 1.8%~4.5%의 범위에 속할 수 있다.
실시 예로서, 상기 제 1 컨택 면적은 상기 합의 2.5%일 수 있다.
실시 예로서, 상기 기판은 GaN을 포함하는 도전성 기판일 수 있다.
실시 예로서, 상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 부분들 중 제 1 부분은 상기 발광 영역의 중심에 위치할 수 있다.
실시 예로서, 상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 상기 부분들 중 제 2 부분은 상기 발광 영역의 가장자리에 위치할 수 있다.
실시 예로서, 상기 제 1 도전형 반도체층은 n형 반도체층이고, 상기 제 2 도전형 반도체층은 p형 반도체층일 수 있다.
실시 예로서, 상기 제 2 컨택 전극층은, 상기 제 2 도전형 반도체층에 오믹 컨택하는 반사성 메탈; 및 상기 제 2 도전형 반도체층에 오믹 컨택하되 상기 반사성 메탈과 상이한 물질을 갖는 도전 패턴을 포함하되, 상기 도전 패턴은 상기 반사성 메탈의 적어도 일부에 컨택할 수 있다.
실시 예로서, 상기 도전 패턴은 상기 제 2 도전형 반도체층 상에서 상기 반사 메탈을 감쌀 수 있다.
실시 예로서, 상기 발광 구조물은 메사 영역과 에칭 영역으로 구획되며, 상기 제 1 도전형 반도체층은 상기 메사 영역 및 상기 에칭 영역에 위치하며, 상기 활성층 및 상기 제 2 도전형 반도체층은 상기 메사 영역에서 상기 제 1 도전형 반도체 층 위에 배치되며, 상기 발광 영역은 상기 활성층이 위치하는 영역에 대응할 수 있다.
실시 예로서, 상기 반도체 발광 소자는 상기 발광 구조물 및 상기 제 2 컨택 전극층 상에 배치되며 상기 비발광 영역에서 상기 제 1 도전형 반도체층의 일부를 노출하는 제 1 개구부를 갖는 제 1 패시베이션 층을 더 포함할 수 있다. 이때, 상기 제 1 컨택 전극층은 상기 제 1 패시베이션 층 상에 배치되며 상기 제 1 개구부를 통해 상기 제 1 도전형 반도체층과 컨택하고, 상기 제 1 개구부는 상기 발광 영역의 중심에 위치할 수 있다.
실시 예로서, 상기 제 1 패시베이션 층은 상기 제 2 컨택 전극층의 일부를 노출하는 제 2 개구부를 가질 수 있다. 이때, 상기 반도체 발광 소자는 상기 제 1 패시베이션 층 상에 배치되며 상기 제 2 개구부를 통해 상기 제 2 컨택 전극층에 컨택하는 연결 전극층; 상기 제 1 컨택 전극층 및 상기 연결 전극층 상에 배치되며, 상기 제 1 컨택 전극층의 일부를 노출하는 제 3 개구부 및 상기 연결 전극층의 일부를 노출하는 제 4 개구부를 갖는 제 2 패시베이션 층; 상기 제 3 개구부를 통해 상기 제 1 컨택 전극층에 컨택하는 제 1 전극 패드; 및 상기 제 4 개구부를 통해 상기 연결 전극층에 컨택하는 제 2 전극 패드를 더 포함할 수 있다.
본 발명의 다른 실시 예에 따른 반도체 발광 소자는 기판; 상기 기판 상에 순차적으로 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하되, 메사 영역과 에칭 영역으로 구획되는 발광 구조물; 상기 발광 구조물 상에 배치되며, 상기 에칭 영역에서 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 전극층; 및 상기 발광 구조물 상에 배치되며, 상기 메사 영역에서 상기 제 2 도전형 반도체층과 컨택하는 제 2 컨택 전극층을 포함한다. 상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 면적은 상기 메사 영역 및 상기 에칭 영역의 합의 1.8% 이상이다.
실시 예로서, 상기 제 1 컨택 면적은 상기 합의 1.8%~4.5%의 범위에 속할 수 있다.
본 발명의 실시 예에 따르면, 낮은 순방향 전압을 가지면서도 향상된 특성을 갖는 반도체 발광 소자가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 발광 소자의 평면도이다.
도 2는 도 1의 라인 I-I'에 따른 단면도의 실시 예를 보여주는 도면이다.
도 3은 발광 영역의 면적과 광세기 사이의 관계를 보여주는 실험 그래프이다.
도 4는 제 1 컨택 영역들의 면적과 반도체 발광 소자의 순방향 전압 사이의 관계를 보여주는 실험 그래프이다.
도 5는 도 1의 라인 I-I'에 따른 단면도의 다른 실시 예를 보여주는 도면이다.
도 6은 도 5의 영역 A를 보여주는 확대도이다.
도 7은 제 1 컨택 영역들의 면적과 도 6의 실시 예에 따른 반도체 발광 소자의 순방향 전압 사이의 관계를 보여주는 실험 그래프이다.
도 8, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 및 도 13b는 도 5의 실시 예에 따른 반도체 발광 소자의 제조 방법을 보여주는 도면들이다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 발광 소자의 평면도이다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자의 평면도이다.
도 16은 반도체 발광 소자를 포함하는 반도체 발광 패키지의 실시 예를 보여주는 분해 사시도이다.
도 17은 도 16의 반도체 발광 패키지의 변형 례를 보여주는 분해 사시도이다.
도 18은 반도체 발광 소자를 포함하는 반도체 발광 패키지의 다른 실시 예를 보여주는 분해 사시도이다.
위 발명의 배경이 되는 기술 란에 기재된 내용은 오직 본 발명의 기술적 사상에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.
아래의 서술에서, 설명의 목적으로, 다양한 실시 예들의 이해를 돕기 위해 많은 구체적인 세부 내용들이 제시된다. 그러나, 다양한 실시 예들이 이러한 구체적인 세부 내용들 없이 또는 하나 이상의 동등한 방식으로 실시될 수 있다는 것은 명백하다. 다른 예시들에서, 잘 알려진 구조들과 장치들은 장치는 다양한 실시 예들을 불필요하게 이해하기 어렵게 하는 것을 피하기 위해 블록도로 표시된다.
도면에서, 레이어들, 필름들, 패널들, 영역들 등의 크기 또는 상대적인 크기는 명확한 설명을 위해 과장될 수 있다. 또한, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
명세서 전체에서, 어떤 소자 또는 레이어가 다른 소자 또는 레이어와 "연결되어 있다"고 서술되어 있으면, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자나 레이어를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다. 그러나, 만약 어떤 부분이 다른 부분과 "직접적으로 연결되어 있다"고 서술되어 있으면, 이는 해당 부분과 다른 부분 사이에 다른 소자가 없음을 의미할 것이다. "X, Y, 및 Z 중 적어도 어느 하나", 그리고 "X, Y, 및 Z로 구성된 그룹으로부터 선택된 적어도 어느 하나"는 X 하나, Y 하나, Z 하나, 또는 X, Y, 및 Z 중 둘 또는 그 이상의 어떤 조합 (예를 들면, XYZ, XYY, YZ, ZZ) 으로 이해될 것이다. 여기에서, "및/또는"은 해당 구성들 중 하나 또는 그 이상의 모든 조합을 포함한다.
여기에서, 첫번째, 두번째 등과 같은 용어가 다양한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이러한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들은 이러한 용어들에 한정되지 않는다. 이러한 용어들은 하나의 소자, 요소, 지역, 레이어, 및/또는 섹션을 다른 소자, 요소, 지역, 레이어, 및 또는 섹션과 구별하기 위해 사용된다. 따라서, 일 실시 예에서의 첫번째 소자, 요소, 지역, 레이어, 및/또는 섹션은 다른 실시 예에서 두번째 소자, 요소, 지역, 레이어, 및/또는 섹션이라 칭할 수 있다.
"아래", "위" 등과 같은 공간적으로 상대적인 용어가 설명의 목적으로 사용될 수 있으며, 그렇게 함으로써 도면에서 도시된 대로 하나의 소자 또는 특징과 다른 소자(들) 또는 특징(들)과의 관계를 설명한다. 이는 도면 상에서 하나의 구성 요소의 다른 구성 요소에 대한 관계를 나타내는 데에 사용될 뿐, 절대적인 위치를 의미하는 것은 아니다. 예를 들어, 도면에 도시된 장치가 뒤집히면, 다른 소자들 또는 특징들의 "아래"에 위치하는 것으로 묘사된 소자들은 다른 소자들 또는 특징들의 "위"의 방향에 위치한다. 따라서, 일 실시 예에서 "아래" 라는 용어는 위와 아래의 양방향을 포함할 수 있다. 뿐만 아니라, 장치는 그 외의 다른 방향일 수 있다 (예를 들어, 90도 회전된 혹은 다른 방향에서), 그리고, 여기에서 사용되는 그런 공간적으로 상대적인 용어들은 그에 따라 해석된다.
여기에서 사용된 용어는 특정한 실시 예들을 설명하는 목적이고 제한하기 위한 목적이 아니다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함한다" 고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 다른 정의가 없는 한, 여기에 사용된 용어들은 본 발명이 속하는 분야에서 통상적인 지식을 가진 자에게 일반적으로 이해되는 것과 같은 의미를 갖는다.
도 1은 본 발명의 실시 예에 따른 반도체 발광 소자(100)의 평면도이다.
도 1을 참조하면, 반도체 발광 소자(100)는 기판 상에 배치된 반도체 구조물(SS), 그리고 반도체 구조물(SS) 상에 배치된 제 1 및 제 2 전극 패드들(EP1, EP2)을 포함한다. 기판은 제 1 방향(X+) 및 제 2 방향(Y+)으로 연장되며, 반도체 구조물(SS)은 제 3 방향(Z+)으로 기판 위에 배치된다. 제 1 및 제 2 전극 패드들(EP1, EP2)은 제 3 방향(Z+)으로 반도체 구조물(SS) 위에 배치된다.
반도체 구조물(SS)은 제 1 도전형 반도체층 및 제 2 도전형 반도체층, 그리고 제 1 및 제 2 도전형 반도체층들 사이에 배치되는 활성층을 포함한다. 제 1 및 제 2 도전형 반도체층들을 통해 흐르는 전류에 의해 활성층의 전자와 정공이 재결합함으로써 빛이 발생된다. 실시 예로서, 반도체 발광 소자(100)는 질화 갈륨(gallium nitride, GaN)계 반도체 발광 소자일 수 있다.
반도체 구조물(SS)은 제 1 전극층(ELCT1) 및 제 2 전극층(ELCT2)을 더 포함한다. 제 1 전극층(ELCT1)은 제 1 도전형 반도체층에 전기적으로 연결되어 있고 반도체 구조물(SS) 상의 제 1 개구부(OP1)에 의해 노출될 수 있다. 노출된 제 1 전극층(ELCT1)은 제 1 전극 패드(EP1)와 컨택한다. 제 2 전극층(ELCT2)은 제 2 도전형 반도체층에 전기적으로 연결되어 있고, 반도체 구조물(SS) 상의 제 2 개구부(OP2)에 의해 노출될 수 있다. 노출된 제 2 전극층(ELCT2)은 제 2 전극 패드(EP2)와 컨택한다. 결과적으로, 제 1 전극 패드(EP1)를 통해 인가되는 전압 및 전류는 제 1 전극층(ELCT1)을 통해 제 1 도전형 반도체층에 전달되고, 제 2 전극 패드(EP2)를 통해 인가되는 전압 및 전류는 제 2 전극층(ELCT2)을 통해 제 2 도전형 반도체층에 전달된다.
본 발명의 기술적 사상은 전극층들(ELCT1, ELCT2)의 형상들, 전극층들(ELCT1, ELCT2)과 도전형 반도체층들 사이의 전기적 연결을 위한 구성 요소들, 및 그 구성 요소들의 형상들에 한정되지 않는다. 예를 들면, 제 1 및 제 2 전극층들(ELCT1, ELCT2) 각각은 직접적으로 해당 도전형 반도체층에 연결될 수 있다. 다른 예로서, 제 1 및 제 2 전극층들(ELCT1, ELCT2) 각각은 적어도 하나의 구성 요소를 통해 해당 도전형 반도체층에 연결될 수 있다.
제 1 전극층(ELCT1)은 반도체 구조물(SS) 상의 제 1 컨택 영역(region)들(CP1)에서 제 1 도전형 반도체층과 컨택한다. 제 1 컨택 영역들(CP1)은 반도체 발광 소자(100)의 비발광 영역에 위치할 수 있다. 비발광 영역은 반도체 구조물(SS)의 활성층이 위치하는 영역 외 나머지 영역에 해당할 수 있다. 제 2 전극층(ELCT2)은 반도체 구조물(SS) 상의 제 2 컨택 영역(CP2)에서 제 2 도전형 반도체층과 컨택한다. 제 2 컨택 영역(CP2)은 반도체 발광 소자(100)의 발광 영역에 위치할 수 있다. 발광 영역은 반도체 구조물(SS)의 활성층의 위치하는 영역에 해당할 수 있다.
제 1 컨택 영역들(CP1) 중 일부는 발광 영역의 중심부에 위치할 수 있다. 이에 따라, 제 1 컨택 영역들(CP1) 및 제 2 컨택 영역(CP2) 사이에서 흐르는 전류은 효율적으로 분산(spread)될 수 있다. 실시 예로서, 제 1 컨택 영역들(CP1) 중 나머지는 발광 영역의 가장자리에 위치할 수 있다. 도 1에는 9개의 제 1 컨택 영역들(CP1) 및 하나의 제 2 컨택 영역(CP2)이 도시되어 있다. 그러나, 본 발명의 기술적 사상은 여기에 한정되지 않음이 이해될 것이다. 제 1 컨택 영역들(CP1) 및 제 2 컨택 영역(CP2)의 개수 및 형상은 다양하게 변경될 수 있다.
본 발명의 실시 예에 따르면, 제 1 컨택 영역들(CP1)의 면적(area)은 비발광 영역 및 발광 영역의 합 면적의 1.8% 이상이다. 실시 예로서, 제 1 컨택 영역들(CP1)의 면적은 비발광 영역 및 발광 영역의 합 면적의 1.8%~4.5% 내일 수 있다. 이에 따라, 반도체 발광 소자(100)는 낮은 순방향 전압을 가지면서도 향상된 광세기를 갖도록 디자인될 수 있다.
도 2는 도 1의 라인 I-I'에 따른 단면도의 실시 예를 보여주는 도면이다.
도 1 및 도 2를 참조하면, 반도체 발광 소자(100)는 기판(110), 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 컨택 전극층들(150, 170), 패시베이션 층들(160, 180), 전극 패드들(EP1, EP2)을 포함한다.
기판(110) 상에 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140)이 순차적으로 적층된다.
기판(110)은 GaN 기판일 수 있다. 기판(110)은 제 1 도전형 반도체층(120)과 함께 전류 통로로서 기능할 수 있다. 제 2 도전형 반도체층(140), 활성층(130), 및 제 1 도전형 반도체층(120)을 통해 제 1 컨택 전극층(170)으로 전달되는 전류는 기판(110)에 의해 분산될 수 있다.
제 1 도전형 반도체층(120)은 n형의 불순물이 포함된 질화물 반도체로서, 조성식 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족할 수 있다. 예를 들면, 제 1 도전형 반도체층(120)은 GaN, AlGaN, InGaN, AlInGaN 등을 포함할 수 있다. 제 1 도전형 반도체층(120)은 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함할 수 있다.
활성층(130)은 제 1 도전형 반도체층(120) 상에 배치된다. 실시 예로서, 활성층(130)은 단일 양자우물(Single Quantum Well, SQW) 구조 또는 다중양자우물(Multi Quantum Well, MQW) 구조를 가질 수 있다. 예를 들면, 양자우물층과 양자장벽층 각각은 서로 다른 조성을 갖는 물질들을 포함하며, 조성식 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족할 수 있다. 예를 들면, 양자우물층은 양자장벽층의 에너지 밴드 갭보다 낮은 에너지 밴드 갭을 가질 수 있다.
제 2 도전형 반도체층(140)은 활성층(130) 상에 배치된다. 제 2 도전형 반도체층(140)은 p형의 불순물이 포함된 질화물 반도체로서, 조성식 AlxInyGa1-x-yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족할 수 있다. 예를 들면, 제 2 도전형 반도체층(140)은 AlGaN, GaN 등을 포함할 수 있다. 제 2 도전형 반도체층(140)은 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트를 포함할 수 있다. 제 2 도전형 반도체층(140)은 단층 구조 또는 다층 구조를 가질 수 있다. 제 2 도전형 반도체층(140)이 다층 구조를 갖는 경우, 제 2 도전형 반도체층(140)은 AlGaN층, 저농도 p형 GaN층, 및 고농도 p형 GaN층 등을 포함할 수 있다.
실시 예로서, 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140) 각각은 적어도 MOCVD(Metal Organic Chemical Vapor Deposition)와 같은 에피택셜 증착(epitaxial deposition), MBE(Molecular Beam Epitaxy), 또는 GaN 성장(growth)에 적합한 또 다른 에피택셜 성장 기술들을 사용하여 형성될 수 있다.
반도체 발광 소자(100)의 발광 영역(EMP)은 활성층(130)이 위치하는 영역에 해당할 수 있다. 발광 영역(EMP)에서, 제 1 도전형 반도체층(120), 활성층(130), 및 제 2 도전형 반도체층(140)이 배치된다.
반도체 발광 소자(100)의 비발광 영역(NEMP)은 활성층(130)이 위치하지 않는 영역에 해당할 수 있다. 비발광 영역(NEMP) 중 적어도 일부에는 제 1 도전형 반도체층(120)이 전극과 컨택할 수 있는 노출영역을 포함한다. 제 2 컨택 전극층(150)은 제 2 도전형 반도체층(140) 위에 배치된다. 제 2 컨택 전극층(150)은 발광 영역(EMP)에 위치한다. 제 2 컨택 전극층(150)은 제 2 도전형 반도체층(140)과 오믹 컨택을 가질 수 있다. 제 2 컨택 전극층(150)은 반사성 메탈(reflective metal)을 포함 할 수 있다. 반사성 메탈은 활성층(130)에 의해 발광되는 빛을 기판 방향으로 반사한다. 실시 예로서, 제 2 도전형 반도체층(140) 위에 배치되며 제 2 컨택 전극층(150)상에 절연층(151)이 더 제공될 수 있다. 절연층(151)은 제 2 컨택 전극층(150)을 보호하기 위해 외부에 형성 될 수 있다.
제 1 패시베이션 층(160)은 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 그리고 제 2 컨택 전극층(150) 상에 배치된다. 제 1 패시베이션 층(160)은 활성층(130), 제 2 도전형 반도체층(140), 그리고 제 2 컨택 전극층(150)과 제 1 컨택 전극층(170)을 이격시킨다. 따라서, 활성층(130), 제 2 도전형 반도체층(140), 그리고 제 2 컨택 전극층(150)은 제 1 컨택 전극층(170)과 전기적으로 절연된다. 제 1 패시베이션 층(160)은 제 1 도전형 반도체층(120)을 노출하는 제 3 및 제 4 개구부들(OP3, OP4), 그리고 제 2 컨택 전극층(150)을 노출하는 제 5 개구부(OP5)를 갖는다.
제 1 컨택 전극층(170)은 제 1 패시베이션 층(160) 및 제 1 도전형 반도체층(120) 상에 배치된다. 제 1 컨택 전극층(170)은 제 3 및 제 4 개구부들(OP3, OP4)을 통해 비발광 영역의 제 1 컨택 영역들(CP1)에서 제 1 도전형 반도체층(120)과 컨택할 수 있다. 제 1 컨택 영역들(CP1)은 반도체 발광 소자(100)의 비발광 영역(NEMP)에 위치하고 있다. 제 1 컨택 전극층(170)은 제 1 도전형 반도체층(120)과 오믹 컨택을 가질 수 있다.
연결 전극층(175)은 제 2 컨택 전극층(150) 상에 형성되며 제 1 패시베이션 층(160) 위에 배치된다. 연결 전극층(175)은 제 5 개구부(OP5)를 통해 제 2 컨택 전극층(150)과 컨택할 수 있다. 실시 예로서, 제 1 컨택 전극층(170) 및 연결 전극층(175)은 제조 공정 시 동시에 형성될 수 있다. 제 1 컨택 전극층(170) 및 연결 전극층(175)은 동일한 물질을 포함할 수 있다. 예를 들면, 제 1 컨택 전극층(170) 및 연결 전극층(175)은 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr, Al 등의 물질 및 그것들의 합금 중 적어도 하나를 포함할 수 있다.
실시 예로서, 연결 전극층(175)은 생략될 수 있다. 이러한 경우, 제 2 컨택 전극(150)은 제 5 개구부(OP5)를 통해 제 2 전극 패드(EP2)에 직접 컨택할 수 있다.
제 2 패시베이션 층(180)은 제 1 컨택 전극층(170) 및 연결 전극층(175) 상에 배치된다. 제 2 패시베이션 층(180)은 제 1 컨택 전극층(170)을 노출하는 제 1 개구부(OP1), 그리고 연결 전극층(175)을 노출하는 제 2 개구부(OP2)를 포함한다.
실시 예로서, 제 1 및 제 2 패시베이션 층들(160, 180) 각각은 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN, Nb2O5, MgF2 등의 절연성 물질로 형성될 수 있다. 실시 예로서, 제 1 및 제 2 패시베이션 층들(160, 180)은 앞서 나열한 절연성 물질 중 저 굴절 물질층과 고 굴절 물질층이 교대로 적층된 분포 브래그 반사기(Distributed Bragg Reflector, DBR)로서 형성될 수 있다.
제 1 전극 패드(EP1)는 제 1 개구부(OP1)를 통해 제 1 컨택 전극층(170)과 컨택한다. 따라서, 제 1 전극 패드(EP1)는 제 1 컨택 전극층(170)을 통해 제 1 도전형 반도체층(120)에 전기적으로 연결된다. 제 2 전극 패드(EP2)는 제 2 개구부(OP2)를 통해 연결 전극층(175)과 컨택한다. 따라서, 제 2 전극 패드(EP2)는 연결 전극층(175) 및 제 2 컨택 전극층(150)을 통해 제 2 도전형 반도체층(140)에 전기적으로 연결된다.
제 1 컨택 전극층(170)은 제 1 개구부(OP1)를 통해 제 1 전극 패드(EP1)에 컨택하며, 제 1 컨택 영역들(CP1)에서 제 1 도전형 반도체층(120)과 컨택한다. 따라서 제 1 컨택 전극층(170)은 도 1의 제 1 전극층(ELCT1)으로서 기능할 수 있다. 연결 전극층(175)은 제 2 개구부(OP2)를 통해 제 2 전극 패드(EP2)에 컨택하며, 제 2 컨택 전극층(150)을 통해 제 2 컨택 영역(CP2)에서 제 2 도전형 반도체층(140)과 컨택한다. 따라서 연결 전극층(175)은 도 1의 제 2 전극층(ELCT2)으로서 기능할 수 있다.
도 3은 발광 영역(EMP)의 면적과 광세기 사이의 관계를 보여주는 실험 그래프이다. 도 3에서, 가로축은 발광 영역(EMP)의 면적과 반도체 발광 소자(100)의 전체 면적 사이의 비율을 나타내고, 세로축은 광세기를 나타낸다.
도 2 및 도 3을 참조하면, 발광 영역(EMP)의 면적이 증가할수록 반도체 발광 소자(100)의 광세기는 증가할 수 있다. 발광 영역(EMP)의 면적이 증가하는 것은 활성층(130)의 면적이 증가하는 것을 의미한다. 활성층(130)의 면적이 증가할수록 광세기는 증가할 수 있다.
한편, 도 1 및 도 2를 참조하여 설명된 바와 같이, 제 1 컨택 전극층(170)이 제 1 도전형 반도체층(120)과 컨택하는 영역들(CP1)은 비발광 영역(EMP)에 위치한다. 비발광 영역(NEMP)의 면적은 발광 영역(EMP)의 면적이 증가할수록 감소한다. 따라서, 발광 영역(EMP)의 면적이 증가할수록 제 1 컨택 영역들(CP1)의 면적은 감소할 수 있다.
제 1 컨택 영역들(CP1)의 면적이 감소하면, 제 1 전극 패드(EP1)에 인가되는 전류는 제 1 도전형 반도체층(120)에 원활하게 전달되지 않을 수 있다. 이는, 반도체 발광 소자(100)의 저항 성분이 높아짐을 의미하며 반도체 발광 소자(100) 양단(즉, 도 2의 EP1 및 EP2)에서의 순방향 전압(Forward voltage)는 증가할 수 있다. 순방향 전압이 증가할수록 반도체 발광 소자(100)의 소비 전력은 증가한다. 결과적으로, 발광 영역(EMP)의 면적이 증가하면 반도체 발광 소자(100)의 광세기가 증가하고 , 반도체 발광 소자(100)의 소비 전력도 증가할 수 있다.
도 4는 제 1 컨택 영역들(CP1)의 면적과 반도체 발광 소자(100)의 순방향 전압(Vf) 사이의 관계를 보여주는 실험 그래프이다. 도 4에서, 가로축은 제 1 컨택 영역들(CP1)의 면적과 반도체 발광 소자(100)의 전체 면적 사이의 비율을 나타내고 세로축은 반도체 발광 소자(100)의 순방향 전압(Vf)를 나타낸다. 반도체 발광 소자(100)의 전체 면적은 단위 칩 면적으로 발광 영역(EMP) 및 비발광 영역(NEMP)의 합 면적으로 이해될 수 있다.
도 2 및 도 4를 참조하면, 제 1 컨택 영역들(CP1)의 면적이 증가하여 1.8%에 도달할 때까지, 반도체 발광 소자(100)의 순방향 전압(Vf)은 급격하게 감소한다. 이 면적 구간에서, 반도체 발광 소자(100)의 소비 전력은 감소할 수 있다. 예를 들면, 제 1 컨택 영역들(CP1)의 면적이 1%일 때, 반도체 발광 소자(100)의 순방향 전압(Vf)은 5.3 V일 수 있다. 제 1 컨택 영역들(CP)의 면적이 1.8%일 때, 반도체 발광 소자(100)의 순방향 전압(Vf)은 3.9 V일 수 있다. 반면, 제 1 컨택 영역들(CP1)의 면적이 1.8%보다 클 때, 반도체 발광 소자(100)의 순방향 전압(Vf)은 완만하게 감소한다. 예를 들면, 제 1 컨택 영역들(CP1)의 면적이 1.8%, 2%, 3%, 4%, 5%, 6%, 7%, 8%로 점진적으로 증가할 때, 반도체 발광 소자(100)는 3.8~3.9 V 범위 내의 순방향 전압(Vf)을 유지한다. 반도체 발광 소자(100)의 소비 전력은 제 1 컨택영역들의 면적이 1.8% 이상일 때 실질적으로 유지될 수 있다. 이는, 제 1 컨택 영역들(CP1)의 면적이 1.8%에서 임계적 의의를 갖는 것으로 이해될 수 있다.
한편, 제 2 도전형 반도체층(140), 활성층(130), 및 제 1 도전형 반도체층(120)을 통해 제 1 컨택 전극층(170)으로 전달되는 전류는, 기판(110)으로서 GaN 기판이 사용됨으로써, 더 원활하게 흐를 수 있다. 기판(110)이 GaN 기판일 때, 반도체 발광 소자(100)의 순방향 전압(Vf)은 상대적으로 낮다. 실시 예로서, GaN 기판이 사용될 때, 제 1 컨택 영역들(CP1)의 면적은 1.8%에서 임계적 의의를 가질 수 있다.
실시 예로서, 반도체 발광 소자(100)의 공정 오차가 고려되어 제 1 컨택 영역들(CP1)의 면적은 2.5%로서 선택될 수 있다.
제 1 컨택 영역들(CP1)은 비발광 영역(NEMP) 내에 배치된다. 제 1 컨택 영역들(CP1)의 면적이 증가할 때 발광 영역(EMP)의 면적은 감소한다. 도 3을 참조하여 설명된 바와 같이, 발광 영역(EMP)의 면적이 감소할수록 반도체 발광 소자(100)의 광세기는 감소할 수 있다. 반도체 발광 소자(100)의 광세기가 고려되어 제 1 컨택 영역들(CP1)의 면적은 4.5%를 초과하지 않도록 설계될 수 있다. 예를 들면, 제 1 컨택 영역들(CP1)의 면적은 1.8%~4.5% 내일 수 있다.
선택된 제 1 컨택 영역들(CP1)의 면적에 따라, 제 2 컨택 영역(CP2)의 면적이 설계될 수 있다. 제 1 컨택 영역들(CP1) 및 제 2 컨택 영역(CP2) 각각의 개수 및 형상에 따라, 제 2 컨택 영역(CP2)의 면적은 변경될 수 있음이 이해될 것이다. 예를 들면, 제 1 컨택 영역들(CP1)의 면적이 1.8%일 때, 제 2 컨택 영역(CP2)의 면적은 80%일 수 있다. 제 1 컨택 영역들(CP1)의 면적이 2.5%일 때, 제 2 컨택 영역(CP2)의 면적은 79.3%일 수 있다. 제 1 컨택 영역들(CP1)의 면적이 3.5%일 때, 제 2 컨택 영역(CP2)의 면적은 78.3%일 수 있다. 제 1 컨택 영역들(CP1)의 면적이 4.5%일 때, 제 2 컨택 영역(CP2)의 면적은 77.3%일 수 있다.
실시 예로서, 기판(110)이 사파이어를 포함하는 기판일 때, 제 1 컨택 영역들(CP1)의 면적은 8% 이하의 범위에서 설계될 수 있다.
도 5는 도 1의 라인 I-I'에 따른 단면도의 다른 실시 예를 보여주는 도면이다.
도 5를 참조하면, 반도체 발광 소자(100)는 기판(210), 제 1 도전형 반도체층(220), 활성층(230), 제 2 도전형 반도체층(240), 컨택 전극들(250, 270), 도전 패턴(252), 연결 전극층(275), 패시베이션 층들(260, 280), 전극 패드들(EP1, EP2)을 포함한다.
기판(210), 제 1 도전형 반도체층(220), 활성층(230), 제 2 도전형 반도체층(240), 컨택 전극들(250, 270), 연결 전극층(275), 패시베이션 층들(260, 280), 전극 패드들(EP1, EP2)은 도 2를 참조하여 설명된 기판(110), 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 컨택 전극들(150, 170), 연결 전극층(175), 패시베이션 층들(160, 180), 전극 패드들(EP1, EP2)과 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
도전 패턴(252)은 도 2의 절연층(151)을 대체할 수 있다. 도전 패턴(252)은 제 2 컨택 전극층(250)의 적어도 일부에 컨택하며 제 2 도전형 반도체층(240) 위에 배치된다.
도전 패턴(252)은 제 2 도전형 반도체층(240)의 상면의 가장자리(edge)와 인접한 영역에 형성되고, 제 2 컨택 전극층(250)은 도전 패턴(252)보다 제 2 도전형 반도체층(240)의 상면의 가장자리로부터 이격될 수 있다. 도전 패턴(252)은 제 2 도전형 반도체층(240) 상에서 제 2 컨택 전극층(250)의 적어도 일부를 감싸도록 형성될 수 있다(도 11A 참조). 도전 패턴(252)은 제 2 컨택 전극층(250)과 함께 제 2 도전형 반도체층(240)에 컨택할 수 있다. 실시 예로서, 도전 패턴(252)은 제 2 도전형 반도체층(240)과의 오믹 컨택을 가질 수 있다.
도 6은 도 5의 영역 A를 보여주는 확대도이다.
도 6을 참조하면, 전원으로부터의 전류는 제 2 컨택 전극층(250), 제 2 도전형 반도체층(240), 활성층(230), 제 1 도전형 반도체층(220), 및 제 1 컨택 전극층(270)에 의해 형성되는 제 1 전류 경로(IP1)를 통해 흐를 수 있다. 나아가, 전원으로부터의 전류는 제 1 전류 경로(IP1) 뿐만 아니라, 도전 패턴(252), 제 2 도전형 반도체층(240), 활성층(230), 제 1 도전형 반도체층(220), 및 제 1 컨택 전극층(270)에 의해 형성되는 제 2 전류 경로(IP2)를 통해 흐를 수 있다. 이에 따라, 전원으로부터의 전류는 제 1 및 제 2 전류 경로들(IP1, IP2)을 통해 원활하게 흐를 수 있다.
도전 패턴(252)과 제 1 컨택 전극층(270) 사이의 거리는 제 2 컨택 전극층(250)과 제 1 컨택 전극층(270) 사이의 거리보다 짧다. 이는 제 2 전류 경로(IP2)가 전류를 더 원활하게 전달함을 의미할 수 있다. 제 1 전류 경로(IP1) 뿐만 아니라 제 2 전류 경로(IP2)가 제공됨으로써, 반도체 발광 소자(100)의 구동 성능 및 구동 효율이 더욱 향상될 수 있다.
도 7은 제 1 컨택 영역들(CP1)의 면적과 도 6의 실시 예에 따른 반도체 발광 소자(100)의 순방향 전압 사이의 관계를 보여주는 실험 그래프이다. 도 7에서, 가로축은 제 1 컨택 영역들(CP1)의 면적과 반도체 발광 소자(100)의 전체 면적 사이의 비율을 나타내고 세로축은 반도체 발광 소자(100)의 전압 강하(Vf)를 나타낸다.
도 7을 참조하면, 제 1 전압 강하(Vf1)는 도 2의 실시 예에 따른 반도체 발광 소자(100)의 전압 강하를 나타낸다. 제 2 전압 강하(Vf2)는 도 5의 실시 예에 따른 반도체 발광 소자(100)의 전압 강하를 나타낸다. 제 2 전압 강하(Vf2)에서, 제 1 컨택 영역들(CP1)의 면적이 증가하여 1.8%에 도달할 때까지, 반도체 발광 소자(100)의 전압 강하는 급격하게 감소한다. 반면, 제 1 컨택 영역들(CP1)의 면적이 1.8%보다 클 때 반도체 발광 소자(100)의 전압 강하는 완만하게 감소한다. 도 5의 실시 예에 따른 제 1 컨택 면적들(CP1)의 면적은 1.8%에서 임계적 의의를 갖는다.
도 5의 실시 예에 따른 반도체 발광 소자(100)는 도전 패턴(252)을 더 포함함으로써 제 1 전류 경로(IP1) 뿐만 아니라 제 2 전류 경로(IP2)를 통해 전류가 흐를 수 있다. 따라서, 제 2 전압 강하(Vf2)는 가로축 전체 범위에서 제 1 전압 강하(Vf2)보다 더 낮을 수 있다. 이에 따라, 반도체 발광 소자(100)의 소비 전력은 더 감소할 수 있다.
도 8, 도 9a, 도 9b, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 및 도 13b는 도 5의 실시 예에 따른 반도체 발광 소자(100)의 제조 방법을 보여주는 도면들이다.
먼저 도 8을 참조하면, 기판(210) 위에, 제 1 도전형 반도체층(220), 활성층(230_1), 제 2 도전형 반도체층(240_1), 도전층(252_1)이 형성된다.
기판(210)은 반도체 성장용 기판으로 제공될 수 있으며, GaN을 포함하는 도전성 기판일 수 있다. 제 1 도전형 반도체층(220)과 제 2 도전형 반도체층(240_1)은 각각 n형 반도체층 및 p형 반도체층일 수 있다.
도전층(252_1)은 급속 열처리(Rapid Thermal Annealing)에 따라 제 2 도전형 반도체층(240_1)과 도전층(252_1) 사이의 계면의 저항을 낮출 수 있다. 예를 들면, 도전층(252_1)은 제 2 도전형 반도체층(240_1)과 오믹 컨택을 가질 수 있다.
실시 예로서, 도전층(252_1)은 Ni/Au, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), ZnO(Zinc Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminium-doped Zinc Oxide), TCO(Transparent Conductive Oxide)으로부터 선택된 적어도 하나로 형성될 수 있다.
제 1 도전형 반도체층(220), 활성층(230_1), 제 2 도전형 반도체층(240_1), 및 도전층(252_1)이 식각되어 적어도 하나의 식각 영역(E)과 식각 영역(E)에 의해 구획된 적어도 하나의 메사 영역(M)을 정의한다. 도 9a 및 도 9b를 참조하면, 제 1 도전형 반도체층(220), 활성층(230), 제 2 도전형 반도체층(240), 및 도전층(252_2)이 메사 영역(M)에 배치된다. 제 1 도전형 반도체층(220)이 식각 영역(E)에 배치된다. 식각 영역(E) 중 적어도 일부는 메사 영역(M)의 중심에 위치한다. 식각 영역(E) 중 나머지 일부는 메사 영역(M)의 가장자리에 위치한다.
도 10a 및 도 10b를 참조하면, 제 2 컨택 전극층(250) 및 도전 패턴(252)이 제 2 도전형 반도체층(240) 상에 형성된다. 제 2 컨택 전극층(250) 및 도전 패턴(252)은 제 2 컨택 영역(CP2)에 대응할 수 있다. 제 2 컨택 영역(CP2)은 메사 영역(M)에 위치한다.
실시 예로서, 도전층(252_2)을 식각하여 도전 패턴(252)를 형성하기 위한 포토 레지스트 패턴이 형성되고, 플라즈마가 조사되어 잔존하는 포토 레지스트를 더 제거하고, 포토 레지스트 패턴을 마스크로서 이용하여 도전층(252_2)을 식각함으로써 도전 패턴(252)이 형성될 수 있다. 이어서, 포토 레지스트 패턴을 마스크로서 이용하여 제 2 컨택 전극층(250)이 형성되고, 포토 레지스터 패턴이 제거될 수 있다.
도전 패턴(252)은 제 2 컨택 전극층(250)과 다른 물질을 포함한다. 도전 패턴(252)은 투명성 물질을 포함할 수 있다. 도전 패턴(252)은 플라즈마에 강인한 물질을 포함할 수 있다. 예를 들면, 도전 패턴(252)은 Ni/Au, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), ZnO(Zinc Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminium-doped Zinc Oxide), TCO(Transparent Conductive Oxide) 등으로부터 선택된 적어도 하나를 포함할 수 있다.
이어서 도 11a 및 도 11b를 참조하면, 제 1 패시베이션 층(260)이 형성된다. 제 1 패시베이션 층(260)은 제 1 도전형 반도체층(220)을 노출하는 제 6 개구부들(OP6), 그리고 제 2 컨택 전극층(250)을 노출하는 제 7 개구부들(OP7)을 갖는다. 제 6 개구부들(OP6)은 식각 영역(E)에 형성된다. 제 7 개구부들(OP7)은 메사 영역(M)에 형성된다.
도 12a 및 도 12b를 참조하면, 제 1 컨택 전극층(270) 및 연결 전극층(275)이 형성된다. 제 1 컨택 전극층(270)은 제 6 개구부들(OP6, 도 11B 참조)을 통해 제 1 도전형 반도체층(220)에 컨택한다. 제 1 컨택 영역들(CP1)은 에칭 영역(E)에 위치할 것이다. 제 2 컨택 전극층(275)은 제 2 컨택 전극층(250)에 컨택할 수 있다.
도 13a 및 도 13b를 참조하면, 제 2 패시베이션 층(280)이 형성된다. 제 2 패시베이션 층(280)은 제 1 컨택 전극층(270) 중 일부, 그리고 연결 전극층(275) 중 일부를 제외한 나머지 구성들을 커버한다. 제 2 패시베이션 층(280)은 제 1 컨택 전극층(270)을 노출하는 제 8 개구부(OP8) 및 연결 전극층(275)을 노출하는 제 9 개구부(OP9)를 포함한다. 제 8 및 제 9 개구부들(OP8, OP9)은 각각 도 1의 제 1 및 제 2 개구부들(OP1, OP2)에 대응한다.
이후, 도 1 및 도 2에 도시된 바와 같이, 제 1 및 제 2 전극 패드들(ELCT1, ELCT2)이 각각 노출된 제 1 컨택 전극층(270) 및 노출된 연결 전극층(275) 상에 배치될 것이다.
도 14는 본 발명의 다른 실시 예에 따른 반도체 발광 소자(500)의 평면도이다.
본 발명의 실시 예에 따른 반도체 발광 소자의 레이아웃(layout)은 다양하게 변경될 수 있다. 도 14를 참조하면, 반도체 발광 소자(500)는 기판 상에 배치된 반도체 구조물(SS), 그리고 반도체 구조물(SS) 상에 배치된 제 1 및 제 2 전극 패드들(EP1, EP2)을 포함한다. 제 1 컨택 영역들(CP1)을 제외하면, 반도체 발광 소자(500)는 도 1의 반도체 발광 소자(100)와 마찬가지로 구성된다. 제 2 컨택 영역(CP2) 가장자리의 제 1 컨택 영역들(CP1)은 제 2 컨택 영역(CP2)의 코너들(corners)에 배치될 수 있다.
도 15는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자(600)의 평면도이다.
도 15를 참조하면, 반도체 발광 소자(600)는 기판 상에 배치된 반도체 구조물(SS), 그리고 반도체 구조물(SS) 상에 배치된 제 1 및 제 2 전극 패드들(EP1, EP2)을 포함한다. 제 1 컨택 영역(CP1)을 제외하면, 반도체 발광 소자(600)는 도 1의 반도체 발광 소자(100)와 마찬가지로 구성된다. 제 1 컨택 영역(CP1)은 제 2 컨택 영역(CP2)의 중심부에 제공되고, 제 2 컨택 영역(CP2)의 가장자리에 제공되지 않을 수 있다.
도 16은 반도체 발광 소자를 포함하는 반도체 발광 패키지의 실시 예를 보여주는 분해 사시도이다.
도 16을 참조하면, 반도체 발광 패키지(1000)는 반도체 발광 소자(1100), 반사성 구조물(reflective structure, 1200), 지지 프레임(1300), 및 파장 변환부(1400, wavelength conversion film)를 포함한다.
반도체 발광 소자(1100)는 도 1을 참조하여 설명된 반도체 발광 소자(100)와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
반사성 구조물(1200)은 반도체 발광 소자(1100)를 둘러싸도록 배치될 수 있다. 반사성 구조물(1200)은 빛에 대한 반사성, 그리고 높은 내열성을 가질 수 있다.
지지 프레임(1300)은 반도체 발광 소자(1100) 및 반사성 구조물(1200)을 지지하도록 구성된다. 지지 프레임(1300)은 제 1 및 제 2 상부 전극들(1310, 1320), 그리고 제 1 및 제 2 하부 전극들(1330, 1340)을 포함한다. 제 1 및 제 2 상부 전극들(1310, 1320)은 지지 프레임(1300)의 상면에 배치된다. 제 1 상부 전극(1310)은 반도체 발광 소자(1100)의 제 1 전극 패드(EP1, 도 1 참조)에 컨택하며, 제 2 상부 전극(1320)은 반도체 발광 소자(1100)의 제 2 전극 패드(EP2, 도 1 참조)에 컨택한다. 반도체 발광 소자(1100)는 제 1 상부 전극(1310) 및 제 2 상부 전극(1320)을 통해 전원을 수신할 것이다. 제 1 및 제 2 하부 전극들(1330, 1340)은 지지 프레임(1300)의 하면에 배치된다. 제 1 하부 전극(1330)은 지지 프레임(1300) 내부의 도전성 비아를 통해 제 1 상부 전극(1310)에 연결될 것이다. 제 2 하부 전극(1340)은 지지 프레임(1300) 내부의 다른 도전성 비아를 통해 제 2 상부 전극(1320)에 연결될 것이다.
지지 프레임(1300)은 방열판(1350)을 추가적으로 포함할 수 있다. 방열판(1350)은 지지 프레임(1300)의 하면에 배치되어 반도체 발광 소자(1100)로부터 발생된 열을 방출하도록 구성된다. 예를 들면, 지지 프레임(1300)은 히트 싱크의 기능을 수행할 수 있다.
파장 변환부(1400)는 반사성 구조물(1300)에 결합되어 반도체 발광 소자(1100)를 커버할 수 있다. 실시 예로서, 파장 변환부(1400)는 반도체 발광 소자(1100)의 상면을 덮는 필름 또는 글래스의 형상을 가질 수 있다. 실시 예로서, 파장 변환부(1400)는 반도체 발광 소자(1100)의 상면 뿐만 아니라 측면을 커버하는 형상을 가질 수 있다. 파장 변환부(1400)에 파장변환물질들은 반도체 발광 소자(1100)로부터 발광된 빛을 다른 파장의 빛으로 변환시킬 수 있다. 반도체 발광 소자(1100)로부터의 빛은 파장 변환부(1400)을 통과하여 백색광으로서 방출될 수 있다. 반도체 발광 패키지(1000)에 파장 변환부(1400)가 실장되는 경우, 반도체 발광 소자(1100) 내 파장 변환층은 선택적으로 제거될 수 있다.
반도체 발광 패키지(1000)는 정전기 방전 보호 회로(electrostatic discharge protection circuit, 미도시)를 추가적으로 포함할 수 있다. 정전기 방전 보호 회로는 지지 프레임(1300)에 실장되거나, 반도체 발광 소자(1100)의 구성 요소로서 제공될 수 있다. 정전기 방전 보호 회로는 제 1 상부 전극(1310) 및 제 2 상부 전극(1320)에 연결될 것이다.
반도체 발광 패키지(1000)는 반사성 구조물(1200)에 실장되어 반도체 발광 소자(1100) 및 파장 변환부(1400)를 보호하는 투명 커버(미도시)를 더 포함할 수 있다.
도 17은 도 16의 반도체 발광 패키지의 변형 례를 보여주는 분해 사시도이다.
도 17을 참조하면, 반도체 발광 패키지(2000)는 2 이상의 반도체 발광 소자들(2110, 2120), 반사성 구조물(2200), 지지 프레임(2300), 및 파장 변환부(2400)를 포함한다.
반도체 발광 패키지(2000)는, 예를 들면 2개의 반도체 발광 소자들(2110, 2120)을 포함할 수 있다. 반사성 구조물(2200)은 제 1 및 제 2 반도체 발광 소자들(2110, 2120)을 둘러싸도록 배치될 수 있다.
지지 프레임(2300)은 제 1 및 제 2 반도체 발광 소자들(2110, 2120) 및 반사성 구조물(2200)을 지지하도록 구성된다. 지지 프레임(2300)은 제 1 상부 전극들(2310_1, 2310_2), 제 2 상부 전극(2320), 제 1 및 제 2 하부 전극들(2330, 2340), 그리고 방열판(2350)을 포함한다. 제 1 상부 전극(2310_1)은 제 1 반도체 발광 소자(2110)의 제 1 전극 패드(EP1, 도 1 참조)에 연결되고, 제 2 상부 전극(2320)은 제 1 반도체 발광 소자(2110)의 제 2 전극 패드(EP2, 도 1 참조) 및 제 2 반도체 발광 소자(2120)의 제 2 전극 패드(EP2)에 연결되며, 제 1 상부 전극(2310_2)은 제 2 반도체 발광 소자(2120)의 제 1 전극 패드(EP1)에 연결된다. 제 1 상부 전극들(2310_1, 2310_2)은 서로 연결될 수 있다. 제 1 하부 전극(2330)은 제 1 상부 전극들(2310_1, 2310_2)과 연결된다. 제 2 하부 전극(2340)은 제 2 상부 전극(2320)과 연결된다.
제 1 상부 전극들(2310_1, 2310_2) 및 제 2 상부 전극(2320)을 통해, 제 1 및 제 2 반도체 발광 소자들(2110, 2120)은 전원을 수신할 것이다. 제 1 및 제 2 반도체 발광 소자들(2110, 2120)은 전원과 병렬 연결될 수 있다. 그러나, 제 1 및 제 2 반도체 발광 소자들(2110, 2120)과 전원 사이의 전기적 연결 관계는 적합하게 변경될 수 있음이 이해될 것이다.
도 18은 반도체 발광 소자를 포함하는 반도체 발광 패키지의 다른 실시 예를 보여주는 분해 사시도이다.
도 18을 참조하면, 반도체 발광 패키지(3000)는 적어도 하나의 반도체 발광 소자(3110, 3120), 인쇄 회로 기판(3200), 및 지지 프레임(3300)을 포함한다.
제 1 및 제 2 반도체 발광 소자들(3110, 3120)은 인쇄 회로 기판(3200) 상에 배치된다. 제 1 및 제 2 반도체 발광 소자들(3110, 3120) 각각은 도 1을 참조하여 설명된 반도체 발광 소자(100)와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
제 1 및 제 2 반도체 발광 소자들(3110, 3120)에 각각 제 1 및 제 2 파장 변환층들(3111, 3121)이 적층된다. 각 파장 변환층에 포함된 파장변환물질들은 해당 반도체 발광 소자로부터 발광된 빛을 다른 파장의 빛으로 변환시킬 수 있다. 반도체 발광 소자로부터의 빛은 파장 변환층을 통과하여 백색광으로서 방출될 수 있다. 파장 변환층은 실질적으로 일정한 두께를 가지는 시트(sheet) 형상으로 형성될 수 있으며, 상온에서 반경화 상태이고 가열시 유동 가능하도록 상 변화하는 반경화성 물질에, 예를 들면 형광체와 같은 파장변환물질들이 분산된 필름일 수 있다. 파장 변환층은 글라스 및 글라스 내에 분산된 형광체들을 갖는 형광체 글라스(Phosphor In Glass, PIG)를 포함할 수 있다. 파장 변환층은 하나의 층이 적층된 구조일 수 있으나, 다층들으로 형성될 수도 있다. 파장 변환층을 다층들로 형성한 경우 각 층은 서로 다른 종류의 형광체를 포함할 수 있다.
인쇄 회로 기판(3200)은 지지 프레임(3300)에 의해 지지된다. 인쇄 회로 기판(3200)은 반도체 발광 소자들(3110, 3120)과 지지 프레임(3300)의 하부 전극들(3310~3340)을 인터페이싱한다. 인쇄 회로 기판(3200)은 제 1 반도체 발광 소자(3110)의 제 1 및 제 2 전극 패드들(EP1, EP2, 도 1 참조)에 각각 연결되는 제 1 상부 전극들(미도시), 그리고 제 2 반도체 발광 소자(3120)의 제 1 및 제 2 전극 패드들(EP1, EP2)에 각각 연결되는 제 2 상부 전극들(미도시)을 포함할 것이다. 제 1 상부 전극들은 지지 프레임(3300) 하면의 제 1 하부 전극들(3310, 3320)에 연결될 것이다. 제 2 상부 전극들은 지지 프레임(3300) 하면의 제 2 하부 전극들(3330, 3340)에 연결될 것이다. 제 1 상부 전극들 및 제 2 상부 전극들의 개수 및 형상들은 적합하게 변경될 수 있다.
지지 프레임(3300)은 반도체 발광 소자들(3110, 3120)로부터 발생된 열을 방출하기 위한 방열판(3350)을 더 포함할 수 있다.
반도체 발광 패키지(3000)는 인쇄 회로 기판(3200) 상 전극들에 연결되는 적어도 하나의 정전기 방전 보호 회로, 그리고 인쇄 회로 기판(3200) 및 반도체 발광 소자들(3110, 3120)을 보호하기 위한 투명 커버를 더 포함할 수 있다.
본 발명의 실시 예에 따르면, 반도체 발광 소자는 발광 영역 및 비발광 면적의 합 면적의 1.8% 이상의 면적을 갖는 제 1 컨택 영역들을 포함한다. 따라서, 반도체 발광 소자(100)는 낮은 전압 강하를 가지면서도 향상된 광세기를 가질 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시 예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
100: 반도체 발광 소자
SS: 발광 구조물
120: 제 1 도전형 반도체층
130: 활성층
140: 제 2 도전형 반도체층
CP1: 제 1 컨택 영역들
CP2: 제 2 컨택 영역
ELCT1, ECLT2: 제 1 및 제 2 전극 패드들

Claims (14)

  1. 기판 상에 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 상에 배치되며, 비발광 영역에서 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 전극층; 및
    상기 발광 구조물 상에 배치되며, 발광 영역에서 상기 제 2 도전형 반도체층과 컨택하는 제 2 컨택 전극층을 포함하되,
    상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 면적은 상기 비발광 영역 및 상기 발광 영역의 합의 1.8% 이상인 반도체 발광 소자.
  2. 제 1 항에 있어서,
    상기 제 1 컨택 면적은 상기 합의 1.8%~4.5%의 범위에 속하는 반도체 발광 소자.
  3. 제 2 항에 있어서,
    상기 제 1 컨택 면적은 상기 합의 2.5%인 반도체 발광 소자.
  4. 제 1 항에 있어서,
    상기 기판은 GaN을 포함하는 도전성 기판인 반도체 발광 소자.
  5. 제 1 항에 있어서,
    상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 부분들 중 제 1 부분은 상기 발광 영역의 중심에 위치하는 반도체 발광 소자.
  6. 제 5 항에 있어서,
    상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 상기 부분들 중 제 2 부분은 상기 발광 영역의 가장자리에 위치하는 반도체 발광 소자.
  7. 제 1 항에 있어서,
    상기 제 1 도전형 반도체층은 n형 반도체층이고, 상기 제 2 도전형 반도체층은 p형 반도체층인 반도체 발광 소자.
  8. 제 1 항에 있어서,
    상기 제 2 컨택 전극층은,
    상기 제 2 도전형 반도체층에 오믹 컨택하는 반사성 메탈; 및
    상기 제 2 도전형 반도체층에 오믹 컨택하되 상기 반사성 메탈과 상이한 물질을 갖는 도전 패턴을 포함하되,
    상기 도전 패턴은 상기 반사성 메탈의 적어도 일부에 컨택하는 반도체 발광 소자.
  9. 제 8 항에 있어서,
    상기 도전 패턴은 상기 제 2 도전형 반도체층 상에서 상기 반사 메탈을 감싸는 반도체 발광 소자.
  10. 제 1 항에 있어서,
    상기 발광 구조물은 메사 영역과 에칭 영역으로 구획되며,
    상기 제 1 도전형 반도체층은 상기 메사 영역 및 상기 에칭 영역에 위치하며,
    상기 활성층 및 상기 제 2 도전형 반도체층은 상기 메사 영역에서 상기 제 1 도전형 반도체 층 위에 배치되며,
    상기 발광 영역은 상기 활성층이 위치하는 영역에 대응하는 반도체 발광 소자.
  11. 제 1 항에 있어서,
    상기 발광 구조물 및 상기 제 2 컨택 전극층 상에 배치되며 상기 비발광 영역에서 상기 제 1 도전형 반도체층의 일부를 노출하는 제 1 개구부를 갖는 제 1 패시베이션 층을 더 포함하되,
    상기 제 1 컨택 전극층은 상기 제 1 패시베이션 층 상에 배치되며 상기 제 1 개구부를 통해 상기 제 1 도전형 반도체층과 컨택하고,
    상기 제 1 개구부는 상기 발광 영역의 중심에 위치하는 반도체 발광 소자.
  12. 제 11 항에 있어서,
    상기 제 1 패시베이션 층은 상기 제 2 컨택 전극층의 일부를 노출하는 제 2 개구부를 갖되,
    상기 제 1 패시베이션 층 상에 배치되며 상기 제 2 개구부를 통해 상기 제 2 컨택 전극층에 컨택하는 연결 전극층;
    상기 제 1 컨택 전극층 및 상기 연결 전극층 상에 배치되며, 상기 제 1 컨택 전극층의 일부를 노출하는 제 3 개구부 및 상기 연결 전극층의 일부를 노출하는 제 4 개구부를 갖는 제 2 패시베이션 층;
    상기 제 3 개구부를 통해 상기 제 1 컨택 전극층에 컨택하는 제 1 전극 패드; 및
    상기 제 4 개구부를 통해 상기 연결 전극층에 컨택하는 제 2 전극 패드를 더 포함하는 반도체 발광 소자.
  13. 기판;
    상기 기판 상에 순차적으로 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하되, 메사 영역과 에칭 영역으로 구획되는 발광 구조물;
    상기 발광 구조물 상에 배치되며, 상기 에칭 영역에서 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 전극층; 및
    상기 발광 구조물 상에 배치되며, 상기 메사 영역에서 상기 제 2 도전형 반도체층과 컨택하는 제 2 컨택 전극층을 포함하되,
    상기 제 1 컨택 전극층이 상기 제 1 도전형 반도체층과 컨택하는 제 1 컨택 면적은 상기 메사 영역 및 상기 에칭 영역의 합의 1.8% 이상인 반도체 발광 소자.
  14. 제 13 항에 있어서,
    상기 제 1 컨택 면적은 상기 합의 1.8%~4.5%의 범위에 속하는 반도체 발광 소자.
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