KR20180029358A - 발광 구조물을 포함하는 반도체 발광 소자 - Google Patents
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Abstract
본 발명의 실시 예에 따른 반도체 발광 소자는, 순차적으로 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 구조물; 상기 제 2 도전형 반도체층의 일면에 오믹 컨택하는 제 1 도전 패턴; 및 상기 제 2 도전형 반도체층의 상기 일면에 오믹 컨택하고 상기 제 1 도전 패턴과 상이한 물질을 갖는 제 2 도전 패턴을 포함한다. 상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 일부에 컨택한다.
Description
본 출원은 전자 장치에 관한 것으로, 좀 더 구체적으로는 발광 구조물을 포함하는 반도체 발광 소자에 관한 것이다.
반도체 발광 다이오드(Light Emitting Diode)는 전기 에너지를 광 에너지로 변환하는 반도체 소자로서, 에너지 밴드 갭에 따라 특정한 파장의 빛을 내는 화합물 반도체로 구성된다. 이러한 반도체 발광 다이오드는 필라멘트에 기초한 광원에 비해 긴 수명, 낮은 전원, 우수한 초기 구동 특성 등의 여러 장점을 갖기 때문에 그 수요가 지속적으로 증가하고 있다. 예를 들면, 반도체 발광 다이오드는 디스플레이, 액정 표시 장치(Liquid Crystal Display)용 백라이트 유닛(Back Light Unit), 조명 등에 사용되고 있으며, 그 활용이 다양한 영역으로 확대되고 있는 추세에 있다.
특히, 질화갈륨계 발광다이오드의 적용은 소형 휴대제품 뿐만 아니라 대형화 및 고출력화된 제품으로 진행되어, 해당 제품에 요구되는 특성에 적합한 광원이 요구된다.
본 출원은 향상된 구동 효율을 갖는 반도체 발광 소자를 제공하기 위한 것이다.
본 발명의 실시 예에 따른 반도체 발광 소자는, 순차적으로 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 구조물; 상기 제 2 도전형 반도체층의 일면에 오믹 컨택하는 제 1 도전 패턴; 및 상기 제 2 도전형 반도체층의 상기 일면에 오믹 컨택하고 상기 제 1 도전 패턴과 상이한 물질을 갖는 제 2 도전 패턴을 포함한다. 상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 일부에 컨택한다.
실시 예로서, 상기 제 2 도전형 반도체층의 상기 일면에서, 상기 제 2 도전 패턴은 상기 제 1 도전 패턴을 둘러쌀 수 있다.
실시 예로서, 상기 제 2 도전형 반도체층의 상기 일면은 제 1 부분 및 제 2 부분으로 구분되고, 상기 제 2 도전 패턴은 상기 제 1 부분에 배치되며, 상기 제 2 도전 패턴은 상기 제 2 도전형 반도체층의 가장자리와 인접하고 상기 제 1 도전 패턴은 상기 제 2 도전 패턴보다 상기 가장자리로부터 이격될 수 있다.
실시 예로서, 상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 측면 중 적어도 일부에 컨택할 수 있다.
실시 예로서, 상기 제 2 도전 패턴은 상기 제 2 도전형 반도체층의 상기 일면과 컨택하는 하면 및 상기 하면에 반대되는 상면을 포함하고, 상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 상기 상면 중 적어도 일부, 그리고 상기 제 2 도전 패턴의 측면에 컨택할 수 있다.
실시 예로서, 상기 제 2 도전형 반도체층의 상기 일면에서, 상기 제 2 도전 패턴의 너비는 상기 제 1 도전 패턴의 너비보다 짧을 수 있다.
실시 예로서, 상기 제 2 도전 패턴의 두께는 상기 제 1 도전 패턴의 두께보다 얇을 수 있다.
실시 예로서, 상기 제 1 도전 패턴의 상기 제 2 도전 패턴과 인접한 부분 중 적어도 일부는 슬롭을 가질 수 있다.
실시 예로서, 상기 제 1 도전 패턴의 상기 제 2 도전 패턴과 인접한 상기 부분은 상기 제 2 도전 패턴과 인접할수록 얇아질 수 있다.
실시 예로서, 상기 제 1 도전 패턴의 상기 제 2 도전 패턴과 인접한 상기 부분은 제 1 영역, 그리고 상기 제 1 영역 및 상기 제 2 도전 패턴 사이의 제 2 영역으로 구분되고, 상기 제 1 영역은 상기 제 2 도전 패턴과 인접할수록 얇아지고, 상기 제 2 영역은 상기 제 1 도전 패턴과 인접할수록 두꺼워질 수 있다.
실시 예로서, 상기 제 1 도전 패턴은 반사성 물질을 포함하고, 상기 제 2 도전 패턴은 투명성 물질을 포함할 수 있다.
실시 예로서, 상기 제 1 도전 패턴은 반사성 메탈을 포함하고, 상기 제 2 도전 패턴은 Ni/Au, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), ZnO(Zinc Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminium-doped Zinc Oxide), 및 TCO(Transparent Conductive Oxide)으로부터 선택되는 적어도 하나의 물질을 포함할 수 있다.
실시 예로서, 상기 제 1 도전 패턴은, 반사성 메탈층; 및 상기 반사성 메탈층을 커버하는 커버 메탈층을 포함하며, 상기 커버 메탈층은 상기 제 2 도전 패턴에 컨택하고, 상기 반사성 메탈층은 상기 제 2 도전 패턴과 이격될 수 있다.
실시 예로서, 상기 제 2 도전 패턴은 상기 반사성 메탈층과 대향하는 측면을 포함하고, 상기 커버 메탈층은 상기 제 2 도전 패턴의 측면 중 적어도 일부에 컨택할 수 있다.
실시 예로서, 상기 제 2 도전 패턴은 상기 제 2 도전형 반도체층과 컨택하는 하면, 그리고 상기 하면에 반대되는 상면을 포함하고, 상기 커버 메탈층은 상기 제 2 도전 패턴의 상기 상면 중 적어도 일부와 더 컨택할 수 있다.
실시 예로서, 반도체 발광 소자는 상기 제 1 및 제 2 도전 패턴들 및 상기 발광 구조물 상에 배치되며, 상기 제 1 도전형 반도체층의 일부를 노출하는 제 1 개구부, 그리고 상기 제 1 및 제 2 도전 패턴들 중 적어도 하나의 일부를 노출하는 제 2 개구부를 갖는 제 1 패시베이션 층; 상기 제 1 패시베이션 층 상에 배치되며, 상기 제 1 개구부를 통해 상기 제 1 도전형 반도체층과 컨택하는 전극층; 상기 전극층 상에 배치되며, 상기 전극층의 일부를 노출하는 제 3 개구부, 그리고 상기 제 2 개구부에 의해 노출된 부분의 적어도 일부를 노출하는 제 4 개구부를 갖는 제 2 패시베이션 층; 상기 제 3 개구부를 통해 상기 전극층에 컨택하는 제 1 전극 패드; 및 상기 제 4 개구부를 통해 상기 제 1 및 제 2 도전 패턴들 중 적어도 하나에 컨택하는 제 2 전극 패드를 더 포함할 수 있다.
실시 예로서, 상기 제 1 도전형 반도체층은 n형 반도체층이고, 상기 제 2 도전형 반도체층은 p형 반도체층일 수 있다.
본 발명의 다른 실시 예에 따른 반도체 발광 소자는, 제 1 도전형 반도체층; 상기 제 1 도전형 반도체층 상에 배치되는 활성층; 상기 활성층 상에 배치되는 제 2 도전형 반도체층; 상기 제 1 도전형 반도체층에 컨택하는 제 1 전극층; 및 상기 제 2 도전형 반도체층에 컨택하는 제 2 전극층을 포함하되, 상기 제 2 전극층은 상기 제 2 도전형 반도체층에 컨택하는 제 1 도전 패턴, 그리고 상기 제 2 도전형 반도체층에 컨택하며 상기 제 1 도전 패턴의 적어도 일부를 둘러싸는 제 2 도전 패턴을 포함할 수 있다.
본 출원에 따르면, 향상된 구동 효율을 갖는 반도체 발광 소자가 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 발광 소자를 보여주는 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 1의 반도체 발광 소자의 기판, 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층, 그리고 제 1 및 제 2 도전 패턴들을 보여주는 사시도이다.
도 4는 도 2의 영역 A를 보여주는 도면이다.
도 5은 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 6, 도 7, 도 8, 도 9, 도 10, 및 도 11은 도 5의 반도체 발광 소자의 제조 방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 15a 및 도 15b는 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 평면도들이다.
도 16은 도 15a 및 도 15b의 II-II' 선에 따른 단면도이다.
도 17은 도 15a 및 도 15b를 참조하여 설명된 반도체 발광 소자의 변형 실시 예를 보여주는 평면도이다.
도 18은 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 19는 도 18의 반도체 발광 소자의 적용 례를 보여주는 단면도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 21은 도 20의 반도체 발광 소자의 적용 례를 보여주는 단면도이다.
도 22는 반도체 발광 소자를 포함하는 반도체 발광 패키지의 실시 예를 보여주는 분해 사시도이다.
도 23은 도 22의 반도체 발광 패키지의 변형 례를 보여주는 분해 사시도이다.
도 24는 반도체 발광 소자를 포함하는 반도체 발광 패키지의 다른 실시 예를 보여주는 분해 사시도이다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 3은 도 1의 반도체 발광 소자의 기판, 제 1 도전형 반도체층, 활성층, 제 2 도전형 반도체층, 그리고 제 1 및 제 2 도전 패턴들을 보여주는 사시도이다.
도 4는 도 2의 영역 A를 보여주는 도면이다.
도 5은 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 6, 도 7, 도 8, 도 9, 도 10, 및 도 11은 도 5의 반도체 발광 소자의 제조 방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 15a 및 도 15b는 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 평면도들이다.
도 16은 도 15a 및 도 15b의 II-II' 선에 따른 단면도이다.
도 17은 도 15a 및 도 15b를 참조하여 설명된 반도체 발광 소자의 변형 실시 예를 보여주는 평면도이다.
도 18은 본 발명의 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 19는 도 18의 반도체 발광 소자의 적용 례를 보여주는 단면도이다.
도 20은 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자를 보여주는 단면도이다.
도 21은 도 20의 반도체 발광 소자의 적용 례를 보여주는 단면도이다.
도 22는 반도체 발광 소자를 포함하는 반도체 발광 패키지의 실시 예를 보여주는 분해 사시도이다.
도 23은 도 22의 반도체 발광 패키지의 변형 례를 보여주는 분해 사시도이다.
도 24는 반도체 발광 소자를 포함하는 반도체 발광 패키지의 다른 실시 예를 보여주는 분해 사시도이다.
위 발명의 배경이 되는 기술 란에 기재된 내용은 오직 본 발명의 기술적 사상에 대한 배경 기술의 이해를 돕기 위한 것이며, 따라서 그것은 본 발명의 기술 분야의 당업자에게 알려진 선행 기술에 해당하는 내용으로 이해될 수 없다.
아래의 서술에서, 설명의 목적으로, 다양한 실시예들의 이해를 돕기 위해 많은 구체적인 세부 내용들이 제시된다. 그러나, 다양한 실시예들이 이러한 구체적인 세부 내용들 없이 또는 하나 이상의 동등한 방식으로 실시될 수 있다는 것은 명백하다. 다른 예시들에서, 잘 알려진 구조들과 장치들은 장치는 다양한 실시예들을 불필요하게 이해하기 어렵게 하는 것을 피하기 위해 블록도로 표시된다.
도면에서, 레이어들, 필름들, 패널들, 영역들 등의 크기 또는 상대적인 크기는 명확한 설명을 위해 과장될 수 있다. 또한, 동일한 참조 번호는 동일한 구성 요소를 나타낸다.
명세서 전체에서, 어떤 소자 또는 레이어가 다른 소자 또는 레이어와 "연결되어 있다"고 서술되어 있으면, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 소자나 레이어를 사이에 두고 간접적으로 연결되어 있는 경우도 포함한다. 그러나, 만약 어떤 부분이 다른 부분과 "직접적으로 연결되어 있다"고 서술되어 있으면, 이는 해당 부분과 다른 부분 사이에 다른 소자가 없음을 의미할 것이다. "X, Y, 및 Z 중 적어도 어느 하나", 그리고 "X, Y, 및 Z로 구성된 그룹으로부터 선택된 적어도 어느 하나"는 X 하나, Y 하나, Z 하나, 또는 X, Y, 및 Z 중 둘 또는 그 이상의 어떤 조합 (예를 들면, XYZ, XYY, YZ, ZZ) 으로 이해될 것이다. 여기에서, "및/또는"은 해당 구성들 중 하나 또는 그 이상의 모든 조합을 포함한다.
여기에서, 첫번째, 두번째 등과 같은 용어가 다양한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들을 설명하기 위해 사용될 수 있지만, 이러한 소자들, 요소들, 지역들, 레이어들, 및/또는 섹션들은 이러한 용어들에 한정되지 않는다. 이러한 용어들은 하나의 소자, 요소, 지역, 레이어, 및/또는 섹션을 다른 소자, 요소, 지역, 레이어, 및 또는 섹션과 구별하기 위해 사용된다. 따라서, 일 실시예에서의 첫번째 소자, 요소, 지역, 레이어, 및/또는 섹션은 다른 실시예에서 두번째 소자, 요소, 지역, 레이어, 및/또는 섹션이라 칭할 수 있다.
"아래", "위" 등과 같은 공간적으로 상대적인 용어가 설명의 목적으로 사용될 수 있으며, 그렇게 함으로써 도면에서 도시된 대로 하나의 소자 또는 특징과 다른 소자(들) 또는 특징(들)과의 관계를 설명한다. 이는 도면 상에서 하나의 구성 요소의 다른 구성 요소에 대한 관계를 나타내는 데에 사용될 뿐, 절대적인 위치를 의미하는 것은 아니다. 예를 들어, 도면에 도시된 장치가 뒤집히면, 다른 소자들 또는 특징들의 "아래"에 위치하는 것으로 묘사된 소자들은 다른 소자들 또는 특징들의 "위"의 방향에 위치한다. 따라서, 일 실시예에서 "아래" 라는 용어는 위와 아래의 양방향을 포함할 수 있다. 뿐만 아니라, 장치는 그 외의 다른 방향일 수 있다 (예를 들어, 90도 회전된 혹은 다른 방향에서), 그리고, 여기에서 사용되는 그런 공간적으로 상대적인 용어들은 그에 따라 해석된다.
여기에서 사용된 용어는 특정한 실시예들을 설명하는 목적이고 제한하기 위한 목적이 아니다. 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함한다" 고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 다른 정의가 없는 한, 여기에 사용된 용어들은 본 발명이 속하는 분야에서 통상적인 지식을 가진 자에게 일반적으로 이해되는 것과 같은 의미를 갖는다.
도 1은 본 발명의 실시 예에 따른 반도체 발광 소자(100, Semiconductor Light Emitting Device)를 보여주는 사시도이다.
도 1을 참조하면, 반도체 발광 소자(100)는 기판(110), 반도체 구조물(SS), 그리고 제 1 및 제 2 전극 패드들(EP1, EP2)을 포함한다.
기판(110)은 절연성 또는 도전성 기판일 수 있다. 예를 들면, 기판(110)은 GaN, 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, 그와 유사한 것을 포함할 수 있다.
기판(110) 상에 반도체 구조물(SS)이 배치된다. 반도체 구조물(SS)은 적어도 하나의 그루브(GRV)를 포함할 수 있다. 도 1에 도시된 원형의 그루브(GRV)는 예시적인 것으로, 그것의 위치, 크기, 및 형상은 실시 예들에 따라 다양하게 변경될 수 있음이 이해될 것이다. 반도체 구조물(SS)은 도 2를 참조하여 더 상세히 설명된다.
반도체 구조물(SS) 상에 제 1 및 제 2 전극 패드들(EP1, EP2)이 배치된다. 제 1 전극 패드(EP1)는 반도체 구조물(SS)을 통해 제 1 도전형 반도체층(120)에 전기적으로 연결된다. 제 1 전극 패드(EP1)는 반도체 구조물(SS) 내 제 1 전극층과 연결될 수 있다. 제 1 전극층은 그루브(GRV)에 대응하는 영역에서 제 1 도전형 반도체층(120)에 컨택할 수 있다. 제 2 전극 패드(EP2)는 반도체 구조물(SS)에 포함된 제 2 도전형 반도체층에 전기적으로 연결된다. 제 1 및 제 2 전극 패드들(EP1, EP2)을 통해, 제 1 도전형 반도체층(120) 및 제 2 도전형 반도체층에 전압 또는 전류가 인가될 것이다.
실시 예로서, 반도체 발광 소자(100)는 질화 갈륨계(gallium nitride-based) 반도체 발광 소자일 수 있다.
도 2는 도 1의 I-I'선에 따른 단면도이다.
도 2를 참조하면, 도 1의 반도체 구조물(SS)은 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 제 1 및 제 2 도전 패턴들(150, 160), 제 1 패시베이션 층(170), 제 1 전극층(180), 및 제 2 패시베이션 층(190)을 포함한다.
제 1 도전형 반도체층(120)은 n형의 불순물이 포함된 질화물 반도체로서, 조성식 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족할 수 있다. 예를 들면, 제 1 도전형 반도체층(120)은 GaN, AlGaN, InGaN, AlInGaN 등을 포함할 수 있다. 예를 들면, n형 불순물은 Si일 수 있다.
실시 예로서, 기판(110)이 GaN을 포함하는 도전성 기판일 때, 제 1 도전형 반도체층(120)의 불순물 농도는 기판의 불순물 농도보다 높을 수 있다. 이때, 기판(110)은 제 1 도전형 반도체층(120)과 함께 전류 통로로서 기능할 수 있다. 제 2 도전형 반도체층(140), 활성층(130), 및 제 1 도전형 반도체층(120)을 통해 제 1 전극층(180)으로 전달되는 전류는 기판(110)에 의해 더 원활하게 흐를 수 있다.
활성층(130)은 제 1 도전형 반도체층(120) 상에 배치된다. 실시 예로서, 활성층(130)은 양자우물층과 양자장벽층이 교대로 적층된 다중 양자우물(Multi Quantum Well, MQW) 구조를 가질 수 있다. 예를 들면, 양자우물층과 양자장벽층 각각은 서로 다른 조성을 갖는 물질들을 포함하며, 조성식 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 만족할 수 있다. 양자우물층은 인듐(In)과 같이 휘발성이 강한 원소를 포함할 수 있다. 예를 들면, 양자우물층은 InxGa1 - xN (0<x≤1)을 포함하며, 양자장벽층은 GaN 또는 AlGaN을 포함할 수 있다. 실시 예로서, 활성층(130)은 단일 양자우물(Single Quantum Well, SQW) 구조를 가질 수 있다.
제 2 도전형 반도체층(140)은 활성층(130) 상에 배치된다. 제 2 도전형 반도체층(140)은 p형의 질화물 반도체로서, 조성식 AlxInyGa1 -x- yN (0≤x<1, 0≤y<1, 0≤x+y<1)을 만족할 수 있다. 예를 들면, 제 2 도전형 반도체층(140)은 AlGaN, GaN 등을 포함할 수 있다. 예를 들면, p형 불순물은 Mg일 수 있다. 실시 예로서, 제 2 도전형 반도체층(140)은 단층 구조 또는 다층 구조를 가질 수 있다. 제 2 도전형 반도체층(140)이 다층 구조를 갖는 경우, 제 2 도전형 반도체층(140)은 전자 차단층으로 기능하는 p형 AlGaN층, 저농도 p형 GaN층, 그리고 고농도 p형 GaN층을 포함할 수 있다.
활성층(130) 및 제 2 도전형 반도체층(140)은 그루브(GRV, 도 1 참조)에 대응하는 영역에서 제 1 도전형 반도체층(120)을 노출하도록 패터닝될 수 있다. 제 1 도전형 반도체층(120)을 노출하는 개구부의 위치, 크기, 및 형상은 다양하게 변경될 수 있음이 이해될 것이다.
실시 예로서, 제 1 도전형 반도체층(120)의 노출된 부분은 제 1 도전형 반도체층(120)의 다른 부분보다 얇은 두께를 갖도록 식각될 수 있다.
제 1 도전형 반도체층(120), 활성층(130), 및 제 2 도전형 반도체층(140)은 발광 구조물(ES, light emitting structure)을 구성할 수 있다. 제 1 및 제 2 도전형 반도체층들(120, 140)을 통해 발광 구조물(ES)에 전압 또는 전류가 인가될 때, 활성층(130)은 발광할 것이다.
본 발명의 실시 예에 따르면, 서로 다른 물질들을 포함하는 제 1 및 제 2 도전 패턴들(150, 160)이 제 2 도전형 반도체층(140) 상에 배치된다. 제 1 및 제 2 도전 패턴들(150, 160)은 기판(110)의 표면으로부터 동일한 높이(h)에서, 기판(110)의 표면 방향(즉, X 방향 및 Y 방향)으로 연장된다. 제 1 및 제 2 도전 패턴들(150, 160)은 제 2 도전형 반도체층(140)에 컨택하는 제 2 전극층(165)으로서 기능할 수 있다.
실시 예로서, 제 1 도전 패턴(150)은 반사성 메탈(reflective metal)을 포함할 수 있다. 반사성 메탈은 활성층(130)으로부터 발광되는 빛을 반사할 것이다. 반사성 메탈이 제공됨으로써, 반도체 발광 소자(100)는 Z 방향과 반대 방향 혹은 Z 방향과 반대 방향의 벡터 성분을 포함하는 방향으로 빛을 발광할 것이다. 예를 들면, 활성층(130)에서 발생되는 빛은 기판(110) 방향으로 방출될 것이다.
제 2 도전 패턴(160)은 제 1 도전 패턴(150) 뿐만 아니라 제 2 도전형 반도체층(140)에 컨택한다. 제 2 도전 패턴(160)은 제 2 도전형 반도체층(140)의 상면의 가장자리(edge)와 인접한 영역에 형성되고, 제 1 도전 패턴(150)은 제 2 도전 패턴(160)보다 제 2 도전형 반도체층(140)의 상면의 가장자리로부터 이격될 수 있다. 제 2 도전형 반도체층(140)의 상면 상에서, 제 2 도전 패턴(160)의 너비(W1)는 제 1 도전 패턴(150)의 너비(W2)보다 짧을 수 있다.
제 2 도전 패턴(160)은 제 1 도전 패턴(150)과 다른 물질을 포함한다. 제 2 도전 패턴은 투명성 물질을 포함할 수 있다. 예를 들면, 제 2 도전 패턴(160)은 Ni/Au, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), ZnO(Zinc Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminium-doped Zinc Oxide), TCO(Transparent Conductive Oxide) 등으로부터 선택된 적어도 하나를 포함할 수 있다.
실시 예로서, 제 1 및 제 2 도전 패턴들(150, 160)은 제 2 도전형 반도체층(140)과의 오믹 컨택을 가질 수 있다.
제 1 패시베이션 층(170)은 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 그리고 제 1 및 제 2 도전 패턴들(150, 160) 상에 배치된다. 제 1 패시베이션 층(170)은 그루브(GRV)에 대응하는 영역에서 제 1 도전형 반도체층(120)를 노출하는 제 1 개구부(OP1)를 갖는다. 그리고, 제 1 패시베이션 층(170)은 제 1 및 제 2 도전 패턴들(150, 160) 중 적어도 하나를 노출하는 제 2 개구부(OP2)를 갖는다. 이하, 제 2 개구부(OP2)는 제 1 도전 패턴(150)을 노출하는 것으로 예시된다.
제 1 전극층(180)은 제 1 패시베이션 층(170) 및 제 1 도전형 반도체층(120) 상에 배치된다. 제 1 패시베이션 층(170)에 의해, 제 1 전극층(180)이 활성층(130), 제 2 도전형 반도체층(140), 그리고 제 1 및 제 2 도전 패턴들(150, 160)과 컨택하는 것이 차단된다. 제 1 전극층(180)은 제 1 개구부(OP1)를 통해 제 1 도전형 반도체층(120)과 컨택할 수 있다. 예를 들면, 제 1 전극층(180)은 제 1 개구부(OP1)에 의해 노출된 제 1 도전형 반도체층(120)과 오믹 컨택을 가질 수 있다.
실시 예로서, 제 1 전극층(180)은 Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그것들의 합금 중 적어도 하나를 포함할 수 있다.
제 2 패시베이션 층(190)은 제 1 전극층(180) 상에 배치된다. 제 2 패시베이션 층(190)은 제 1 전극층(180)을 노출하는 제 3 개구부(OP3)를 포함한다. 그리고, 제 2 패시베이션 층(190)은 제 2 개구부(OP2)에 의해 노출된 제 1 도전 패턴(150)의 부분을 노출하는 제 4 개구부(OP4)를 포함한다. 제 4 개구부(OP4)는 제 2 개구부(OP2)의 일부를 커버할 수 있다.
실시 예로서, 제 1 및 제 2 패시베이션 층들(170, 190) 각각은 SiO2, SiN, SiOxNy, TiO2, Si3N4, Al2O3, TiN, AlN, ZrO2, TiAlN, TiSiN 등의 절연성 물질로 형성될 수 있다. 실시 예로서, 제 1 및 제 2 패시베이션 층들(170, 190)은 절연성 물질 중 저 굴절 물질층과 고 굴절 물질층이 교대로 적층된 분포 브래그 반사기(Distributed Bragg Reflector, DBR)로서 형성될 수 있다. 예를 들면, 제 1 및 제 2 패시베이션 층들(170, 180)은 SiO2/TiO2나 SiO2/Nb2O5 등의 층들을 적층함으로써 형성된 높은 반사율을 갖는 절연 반사층들을 포함하는 다층 구조일 수 있다.
제 1 및 제 2 전극 패드들(EP1, EP2)은 제 2 패시베이션 층(190) 상에 배치된다. 제 1 전극 패드(EP1)는 제 3 개구부(OP3)를 통해 제 1 전극층(180)과 컨택할 것이다. 제 1 전극 패드(EP1)는 제 1 전극층(180)을 통해 제 1 도전형 반도체층(120)에 전기적으로 연결될 것이다. 제 2 전극 패드(EP2)는 제 4 개구부(OP4)를 통해 제 1 도전 패턴(150)과 컨택할 것이다. 제 1 도전 패턴(150)은 제 2 도전형 반도체층(140) 뿐만 아니라 제 2 도전 패턴(160)과도 컨택하므로, 제 2 전극 패드(EP2)는 제 1 및 제 2 도전 패턴들(150, 160)을 통해 제 2 도전형 반도체층(140)에 전기적으로 연결될 수 있다.
본 발명의 실시 예가 채용되는 범위 내에서, 반도체 발광 소자(100)의 X 방향 및 Y 방향에 따른 평면도는 다양하게 변형될 수 있음이 이해될 것이다. 예를 들면, 반도체 구조물(SS, 도 1 참조) 및 그루브(GRV, 도 1 참조)의 위치, 크기, 및 형상은 변경될 수 있다. 예를 들면, 제 1 및 제 2 전극 패드들(EP1, EP2)의 위치, 크기, 및 형상은 변경될 수 있다.
도 3은 도 1의 반도체 발광 소자(100)의 기판(110), 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 그리고 제 1 및 제 2 도전 패턴들(150, 160)을 보여주는 사시도이다. 도 4는 도 2의 영역 A를 보여주는 도면이다.
도 3을 참조하면, 제 1 및 제 2 도전 패턴들(150, 160)이 제 2 도전형 반도체층(140)의 상면에 적층된다. 제 1 및 제 2 도전 패턴들(150, 160)은 도 1의 그루브(GRV)에 해당하는 영역에서 개구부를 갖는다.
제 2 도전 패턴(160)은 제 2 도전형 반도체층(140)의 상면의 가장자리(EG)와 인접하고, 제 1 도전 패턴(150)은 제 2 도전 패턴(160)보다 제 2 도전형 반도체층(140)의 상면의 가장자리(EG)로부터 이격될 수 있다.
제 1 및 제 2 도전 패턴들(150, 160)은 제 2 전극층(165)을 구성한다. 제 2 도전 패턴(160)은 제 2 전극층(165)의 가장자리를 따라 연장되고, 제 1 도전 패턴(150)은 제 2 도전 패턴(160)에 의해 둘러싸일 수 있다. 이에 따라, 제 2 도전형 반도체층(140)의 상면은 넓은 면적에서 제 2 전극층(165)과 컨택할 수 있다. 전원으로부터의 전류는 제 2 도전 패턴(160)에 의해 효율적으로 확산되며, 제 1 도전 패턴(150)에 전류 밀도가 집중되는 것은 방지된다. 따라서, 향상된 구동 성능 및 구동 효율을 갖는 반도체 발광 소자(100)가 제공된다.
제 2 도전 패턴(160)이 제거되거나, 제 2 도전 패턴(160)이 SiO2 또는 SiNx와 같은 절연 물질로 대체된다고 가정한다. 도 4를 참조하면, 전원으로부터의 전류는 제 1 도전 패턴(150), 제 2 도전형 반도체층(140), 활성층(130), 제 1 도전형 반도체층(120), 및 제 1 전극층(180)에 의해 형성되는 제 1 전류 경로(CP1)를 통해 흐를 수 있다.
본 발명의 실시 예에 따르면, 제 1 도전 패턴(150) 및 제 2 도전 패턴(160)이 제 2 도전형 반도체층(140)에 컨택한다. 전원으로부터의 전류는 제 1 전류 경로(CP1) 뿐만 아니라, 제 2 도전 패턴(160), 제 2 도전형 반도체층(140), 활성층(130), 제 1 도전형 반도체층(120), 및 제 1 전극층(180)에 의해 형성되는 제 2 전류 경로(CP2)를 통해 흐를 수 있다. 이에 따라, 전원으로부터의 전류는 제 1 및 제 2 전류 경로들(CP1, CP2)을 통해 원활하게 흐를 수 있다.
제 2 도전 패턴(160)과 제 1 전극층(180) 사이의 거리는 제 1 도전 패턴(150)과 제 1 전극층(180) 사이의 거리보다 짧다. 이는 제 2 전류 경로(CP2)가 전류를 더 원활하게 전달함을 의미할 수 있다. 제 1 전류 경로(CP1) 뿐만 아니라 제 2 전류 경로(CP2)가 제공됨으로써, 반도체 발광 소자(100)의 구동 성능 및 구동 효율이 더욱 향상될 수 있다.
도 5은 본 발명의 다른 실시 예에 따른 반도체 발광 소자(200)를 보여주는 단면도이다.
도 5를 참조하면, 반도체 발광 소자(200)는 기판(210), 제 1 도전형 반도체층(220), 활성층(230), 제 2 도전형 반도체층(240), 제 1 및 제 2 도전 패턴들(250, 260), 제 1 패시베이션 층(270), 제 1 전극층(280), 제 2 패시베이션 층(290), 그리고 제 1 및 제 2 전극 패턴들(EP1, EP2)을 포함한다.
기판(210), 제 1 도전형 반도체층(220), 활성층(230), 제 2 도전형 반도체층(240), 제 1 패시베이션 층(270), 제 1 전극층(280), 제 2 패시베이션 층(290), 그리고 제 1 및 제 2 전극 패턴들(EP1, EP2)은 도 2를 참조하여 설명된 기판(110), 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 제 1 패시베이션 층(170), 제 1 전극층(180), 제 2 패시베이션 층(190), 그리고 제 1 및 제 2 전극 패턴들(EP1, EP2)과 마찬가지로 설명된다. 이하, 중복되는 설명은 생략된다.
제 2 전극층(265) 중 제 2 도전 패턴(260)은 제 1 도전 패턴(250)보다 얇은 두께를 가질 수 있다.
제 2 도전 패턴(260)의 두께(THC2)가 상대적으로 두꺼울 때, 활성층(230)으로부터 발생되는 빛이 제 2 도전 패턴(260)에 흡수되어 반도체 발광 소자(200)의 광 효율이 저하될 수 있다. 제 2 도전 패턴(260)의 두께(THC2)가 얇아질 때, 제 2 도전 패턴(260)에 의해 흡수되는 빛의 양이 감소하여 반도체 발광 소자(200)의 광 효율이 향상될 수 있다. 본 발명의 실시 예에 따르면, 제 2 도전 패턴(260)의 두께(THC2)는 적어도 제 1 도전 패턴(250)의 두께(THC1)보다 얇을 수 있다.
제 1 및 제 2 도전 패턴들(250, 260)이 적절한 저항 값들을 가져 전압 또는 전류를 효율적으로 전달할 수 있도록, 제 1 및 2 도전 패턴들(250, 260)은 적절한 두께들(THC1, THC2)을 채용할 수 있다. 예를 들면, 제 1 도전 패턴(250)의 두께(THC1)는 약 1~1.5 마이크로미터(micron)이고, 제 2 도전 패턴(260)의 두께(THC2)는 약 1000 옹스트롬(angstrom)일 수 있다.
실시 예로서, 제 1 도전 패턴(250) 중 제 2 도전 패턴(260)과 인접하는 부분은 슬롭(x, slop)을 가질 수 있다. 예를 들면, 제 1 도전 패턴(250) 중 제 2 도전 패턴(260)과 인접하는 부분은 제 2 도전 패턴(260)과 인접할수록 얇아질 수 있다. 예를 들면, 제 1 도전 패턴(250) 중 제 2 도전 패턴(260)과 인접하는 부분은 제 1 영역, 그리고 제 1 영역 및 제 2 도전 패턴(260) 사이의 제 2 영역으로 구분되고, 제 1 영역은 제 2 도전 패턴(260)과 인접할수록 얇아지고, 제 2 영역은 제 2 도전 패턴(260)과 인접할수록 두꺼워질 수 있다. 이를 위해, 제 1 도전 패턴(250)은 스퍼터링 공정에 따라 증착될 수 있다. 이 밖에도, 제 1 도전 패턴(250) 중 제 2 도전 패턴(260)과 인접하는 부분이 슬롭을 가질 수 있는 다양한 형상들을 채용할 수 있음이 이해될 것이다.
만약 제 1 및 제 2 도전 패턴들(250, 260)이 접하는 영역에서 급격한 단차가 존재한다면, 제 1 및 제 2 도전 패턴들(250, 260) 상에 배치되는 층들에 크랙이 발생될 수 있다. 본 발명의 실시 예에 따르면, 제 1 도전 패턴(250) 중 제 2 도전 패턴(260)과 인접한 부분은 슬롭을 가짐으로써, 제 1 및 제 2 도전 패턴들(250, 260) 상에 배치되는 층들에 크랙은 발생되지 않을 것이다. 이에 따라, 제 1 및 제 2 도전 패턴들(250, 260) 상에 배치되는 층들의 신뢰성은 향상된다.
도 6 내지 도 11은 도 5의 반도체 발광 소자(200)의 제조 방법을 설명하기 위한 도면들이다.
도 6을 참조하면, 기판(210) 위에, 제 1 도전형 반도체층(220), 활성층(230_1), 제 2 도전형 반도체층(240_1), 제 2 도전층(260_1)이 형성된다.
기판(210)은 반도체 성장용 기판으로 제공될 수 있으며, GaN, 사파이어, SiC, Si, MgAl2O4, MgO, LiAlO2, LiGaO2, 그와 유사한 것으로부터 선택된 적어도 하나를 포함할 수 있다. 실시 예로서, 기판(210)의 성장면에는 다수의 요철들이 형성될 수 있다. 이러한 요철들은 선택적으로 제공될 수 있다. 이러한 요철들에 의해, 성장면 상 반도체층들의 결정성 및 광 방출 효율 등이 향상될 수 있다. 요철들은 돔 형상, 사각형, 삼각형 등 다양한 형태로 형성될 수 있다.
제 1 도전형 반도체층(220)과 제 2 도전형 반도체층(240_1)은 각각 n형 반도체층 및 p형 반도체층일 수 있다.
제 2 도전층(260_1)은 급속 열처리(Rapid Thermal Annealing)에 따라 제 2 도전형 반도체층(240_1)과 제 2 도전층(260_1) 사이의 계면의 저항을 낮출 수 있다. 예를 들면, 제 2 도전층(260_1)은 제 2 도전형 반도체층(240_1)과 오믹 컨택을 가질 수 있다.
실시 예로서, 제 2 도전층(260_1)은 Ni/Au, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), ZnO(Zinc Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminium-doped Zinc Oxide), TCO(Transparent Conductive Oxide)으로부터 선택된 적어도 하나로 형성될 수 있다.
도 7을 참조하면, 제 1 도전형 반도체층(220), 활성층(230_1), 제 2 도전형 반도체층(240_1), 및 제 2 도전층(260_1)의 일부가 식각되어 적어도 하나의 식각 영역(E)과 식각 영역(E)에 의해 구획된 적어도 하나의 메사 영역(M)을 정의한다. 이에 따라 활성층(230), 제 2 도전형 반도체층(240), 및 제 2 도전층(260_2)이 메사 영역(M) 내에 배치된다.
도 8을 참조하면, 메사 영역(M)의 일부 및 식각 영역(E)에 포토 레지스트 패턴(PR)이 형성된다. 예를 들면, 포토 레지스트 패턴(PR)을 형성하는 것은, 포토 레지스트를 코팅하고, 노광 및 현상에 따라 포토 레지스트를 선택적으로 제거하여 포토 레지스트 패턴(PR)을 형성하고, 이후 플라즈마를 이용해 도전층(260_2) 상 잔존하는 포토 레지스트를 더 제거하는 것을 포함할 수 있다.
실시 예로서, 포토 레지스트 패턴(PR)의 내측과 제 2 도전층(260_2)의 상면이 이루는 각(y)은 둔각일 수 있다. 예를 들면, 포토 레지스터 패턴(PR)은 역 테이퍼 형상을 가질 수 있다.
도 9를 참조하면, 제 2 도전층(260_2) 중 포토 레지스터 패턴(PR)의 개구부에 해당하는 부분이 식각되어 제 2 도전 패턴(260)이 형성된다.
이어서 도 10을 참조하면, 포토 레지스터 패턴(PR)의 개구부에 해당하는 영역에 제 1 도전 패턴(250)이 형성된다. 제 1 도전 패턴(250)에 대응하는 물질이 예를 들면 스퍼터링 공정에 따라 증착되고, 리프트 오프(lift-off) 공정에 따라 포토 레지스터 패턴(PR) 및 포토 레지스터 패턴(PR) 상에 남은 제 1 도전 패턴(250)에 대응하는 물질이 제거될 수 있다.
포토 레지스터 패턴(PR)이 갖는 각(y, 도 8 참조)에 의해, 제 1 도전 패턴(250) 중 제 2 도전 패턴(260)과 인접한 부분은 슬롭(x)을 가질 수 있다. 예를 들면, 제 1 도전 패턴(250)은 테이퍼 형상(taper-shaped)을 가질 수 있다.
도 8 내지 도 10을 참조하여 설명된 공정들 외에도, 제 1 도전 패턴(250)이 슬롭(x)을 갖게 하기 위한 다양한 방식들이 사용될 수 있음이 이해될 것이다.
도 11을 참조하면, 제 1 패시베이션 층(270), 전극층(280), 및 제 2 패시베이션 층(290)이 형성된다. 이후, 제 1 및 제 2 전극 패턴들(EP1, EP2, 도 5 참조)이 형성된다.
도 12는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자(300)를 보여주는 단면도이다.
도 12를 참조하면, 반도체 발광 소자(300)는 기판(310), 제 1 도전형 반도체층(320), 활성층(330), 제 2 도전형 반도체층(340), 제 1 및 제 2 도전 패턴들(350, 360), 제 1 패시베이션 층(370), 제 1 전극층(380), 제 2 패시베이션 층(390), 그리고 제 1 및 제 2 전극 패턴들(EP1, EP2)을 포함한다.
제 1 도전 패턴(350)은 반사성 메탈층(351) 및 커버 메탈층(352)을 포함하는 다층 구조를 가질 수 있다. 커버 메탈층(352)은 반도체 발광 소자(100)의 제조 공정 시 반사성 메탈층(351)의 특성이 변형되는 것을 방지할 수 있다. 커버 메탈층(352)은, 제조 공정 시 높은 열에 의해 반사성 메탈층(351)의 물질, 예를 들면 Ag 또는 Al이 다른 층으로 확산되는 것을 방지하는 장벽층으로서 기능할 수 있다. 예를 들면, 커버 메탈층(352)은 반사성 메탈층(351)의 물질이 제 1 전극층(380)으로 확산되어 반사성 메탈층(351) 및 제 1 전극층(380)이 단락(short)되는 것을 방지할 수 있다. 실시 예로서, 반사성 메탈은 Ag 및 Al를 포함하며, 커버 메탈은 Ni, Ti, Au, Cr, Pt, W, 및 TiW를 포함할 수 있다.
반사성 메탈층(351)은 제 2 도전 패턴(360)으로부터 제 1 거리(D1)만큼 이격된다. 커버 메탈층(352)은 반사성 메탈층(351)을 커버하되 제 2 도전 패턴(360)까지 연장된다. 즉, 커버 메탈층(352)은 제 2 도전 패턴(360)과 컨택한다. 실시 예로서, 도 12에 도시된 바와 같이, 커버 메탈층(352)은 제 2 도전 패턴(360)의 측면(360a) 중 적어도 일부에 컨택할 수 있다. 반사성 메탈층(351)의 두께는 제 2 도전 패턴(360)보다 두꺼울 수 있다.
도 13은 본 발명의 다른 실시 예에 따른 반도체 발광 소자(400)를 보여주는 단면도이다.
도 13을 참조하면, 반도체 발광 소자(400)는 기판(410), 제 1 도전형 반도체층(420), 활성층(430), 제 2 도전형 반도체층(440), 제 1 및 제 2 도전 패턴들(450, 460), 제 1 패시베이션 층(470), 제 1 전극층(480), 제 2 패시베이션 층(490), 그리고 제 1 및 제 2 전극 패턴들(EP1, EP2)을 포함한다.
제 1 도전 패턴(450)은 반사성 메탈층(451) 및 커버 메탈층(452)을 포함한다. 반사성 메탈층(451)은 제 2 도전 패턴층(460)으로부터 제 2 거리(D2)만큼 이격된다. 커버 메탈층(452)은 반사성 메탈층(451)을 커버하되 제 2 도전 패턴(360)까지 연장된다. 본 실시 예에 따르면, 커버 메탈층(452)은 제 2 도전 패턴(460)의 측면(460a) 뿐만 아니라 상면(460b) 중 적어도 일부와 컨택한다. 제 1 도전 패턴(450)은 더 넓은 면적에서 제 2 도전 패턴(460)과 컨택할 수 있다. 이에 따라, 제 1 도전 패턴(450)에 인가되는 전류는 제 2 도전 패턴(460)에 효율적으로 분산될 수 있다.
도 14는 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자(500)를 보여주는 단면도이다.
도 14를 참조하면, 반도체 발광 소자(500)는 기판(510), 제 1 도전형 반도체층(520), 활성층(530), 제 2 도전형 반도체층(540), 제 1 및 제 2 도전 패턴들(550, 560), 제 1 패시베이션 층(570), 제 1 전극층(580), 제 2 패시베이션 층(590), 그리고 제 1 및 제 2 전극 패턴들(EP1, EP2)을 포함한다.
기판(510), 제 1 도전형 반도체층(520), 활성층(530), 제 2 도전형 반도체층(540), 그리고 제 1 및 제 2 도전 패턴들(550, 560)은 도 2를 참조하여 설명된 기판(110), 제 1 도전형 반도체층(120), 활성층(130), 제 2 도전형 반도체층(140), 그리고 제 1 및 제 2 도전 패턴들(150, 160)과 마찬가지로 설명된다. 이하, 중복되는 설명은 생략된다.
제 1 패시베이션 층(570)은 제 1 도전형 반도체층(520), 활성층(530), 제 2 도전형 반도체층(540), 그리고 제 1 및 제 2 도전 패턴들(550, 560) 상에 배치된다. 제 1 패시베이션 층(570)은 제 1 도전형 반도체층(520)을 노출하는 제 5 개구부(OP5), 그리고 제 1 도전 패턴(550)을 노출하는 제 6 개구부(OP6)를 포함한다.
제 1 전극층(580)이 제 1 패시베이션 층(570) 및 제 1 도전형 반도체층(520) 상에 배치된다. 제 1 전극층(580)은 제 5 개구부(OP5)를 통해 제 1 도전형 반도체층(520)과 컨택한다.
본 실시 예에 따르면, 컨택 메탈층(585)이 더 제공된다. 컨택 메탈층(585)은 제 1 패시베이션 층(570) 상에 배치되고, 제 6 개구부(OP6)를 통해 제 1 도전 패턴(550)과 컨택한다. 컨택 메탈층(585)이 이용됨으로써, 제 1 도전 패턴(550)을 제 2 전극 패드(EP2)와 효율적으로 연결할 수 있다.
컨택 메탈층(585)은 제 1 전극층(580)과 전기적으로 분리된다. 반도체 발광 소자(500)의 제조 공정에서, 컨택 메탈층(585)은 제 1 전극층(580)과 동일한 공정으로 형성될 수 있다. 예를 들면, 컨택 메탈층(585)은 제 1 전극층(580)과 마찬가지로 Al, Au, W, Pt, Si, Ir, Ag, Cu, Ni, Ti, Cr 등의 물질 및 그것들의 합금 중 적어도 하나를 포함할 수 있다.
제 2 패시베이션 층(590)은 제 1 패시베이션 층(570), 제 1 전극층(580), 및 컨택 메탈층(585) 상에 배치된다. 제 2 패시베이션 층(590)은 제 1 전극층(580)을 노출하는 제 7 개구부(OP7), 그리고 컨택 메탈층(585)을 노출하는 제 8 개구부(OP8)를 포함한다.
제 1 전극 패드(EP1)는 제 7 개구부(OP7)를 통해 제 1 전극층(580)과 컨택하고, 제 2 전극 패드(EP2)는 제 8 개구부(OP8)를 통해 컨택 메탈층(585)와 컨택한다.
도 15a 및 도 15b는 본 발명의 다른 실시 예에 따른 반도체 발광 소자(600)를 보여주는 평면도들이다. 도 16은 도 15a 및 도 15b의 II-II' 선에 따른 단면도이다. 도 15b에서, 인식의 용이함을 위해 도 15a의 활성층(630), 제 2 도전형 반도체층(640), 제 1 및 제 2 도전 패턴들(650, 660), 그리고 제 1 패시베이션 층(670)은 점선으로서 표시된다.
먼저 도 15a 및 도 16을 참조하면, 기판(610) 상에 제 1 도전형 반도체층(620), 활성층(630), 및 제 2 도전형 반도체층(640)이 순차적으로 적층된다. 제 1 도전형 반도체층(620), 활성층(630), 및 제 2 도전형 반도체층(640)은 발광 구조물(ES)을 구성한다.
활성층(630) 및 제 2 도전형 반도체층(640)이 제공된 메사 영역(M), 그리고 메사 영역(M)을 제외한 나머지 영역인 식각 영역(E)이 정의된다.
메사 영역(M) 및 식각 영역(E)의 형상은 다양하게 변경될 수 있다. 메사 영역(M)은 중심 부분(CNTR, central region) 내에 배치되고, 식각 영역(E)은 중심 부분(CNTR) 및 주변 부분(PRR, peripheral region)에 배치될 수 있다. 중심 부분(CNTR) 내에서의 식각 영역(E)은 제 9 개구부(OP9)에 의해 정의될 수 있다. 실시 예로서, 활성층(630) 및 제 2 도전형 반도체층(640)은 중심 부분(CNTR) 내에서 제 1 도전형 반도체층(620)을 노출하는 적어도 하나의 제 9 개구부(OP9)를 갖되, 제 9 개구부(OP9)는 중심 부분(CNTR)으로부터 주변 부분(PRR)까지 연장될 수 있다.
제 2 도전형 반도체층(640) 상에 서로 다른 물질들을 포함하는 제 1 및 제 2 도전 패턴들(650, 660)이 배치된다. 제 1 및 제 2 도전 패턴들(650, 660)은 제 2 도전형 반도체층(640)에 컨택하는 제 2 전극층(665)으로서 제공된다. 제 2 도전 패턴(660)은 제 1 도전 패턴(650)을 둘러쌀 수 있다.
제 1 패시베이션 층(670)은 제 1 도전형 반도체층(620), 활성층(630), 제 2 도전형 반도체층(640), 그리고 제 1 및 제 2 도전 패턴들(650, 660) 상에 배치된다. 제 1 패시베이션 층(670)은 제 9 개구부(OP9)의 일부를 커버하되 제 1 도전형 반도체층(620)을 노출하는 제 10 개구부(OP10), 그리고 제 1 도전 패턴(650)을 노출하는 제 11 개구부들(OP11)을 갖는다.
이어서 도 15b 및 도 16을 참조하면, 제 1 패시베이션 층(670) 상에 제 1 전극층(680) 및 컨택 메탈층(685)이 배치된다. 제 1 전극층(680)은 제 10 개구부(OP10)를 통해 제 1 도전형 반도체층(620)과 컨택한다. 컨택 메탈층(685)은 제 11 개구부들(OP11)을 통해 제 1 도전 패턴(650)과 컨택한다. 컨택 메탈층(685)은 제 1 전극층(680)과 분리될 것이다. 컨택 메탈층(685)은 제 1 전극층(680)과 동일한 공정을 통해 형성될 수 있다.
제 2 패시베이션 층(690)은 제 1 패시베이션 층(690), 제 1 전극층(680), 및 컨택 메탈층(685) 상에 배치된다. 제 2 패시베이션 층(690)은 제 1 전극층(680)을 노출하는 제 12 개구부(OP12), 그리고 컨택 메탈층(685)을 노출하는 제 13 개구부(OP13)를 갖는다.
제 1 전극 패드(EP1)는 제 12 개구부(OP12)를 통해 제 1 전극층(680)과 컨택하고, 제 2 전극 패드(EP2)는 제 13 개구부(OP13)를 통해 컨택 메탈층(685)과 컨택한다.
도 16에서, 제 1 및 제 2 도전 패턴들(650, 660)은 동일한 두께를 갖는 것으로 도시된다. 그러나, 이는 인식의 편의를 위한 것으로 본 발명의 기술적 사상은 여기에 한정되지 않는다. 예를 들면, 제 2 도전 패턴(660)은 도 5를 참조하여 설명된 바와 같이 제 1 도전 패턴(650)보다 낮은 두께를 가질 수 있다. 이러한 경우, 제 1 도전 패턴(650)은 제 2 도전 패턴(660)과 인접한 영역에서 슬롭을 가질 수 있다.
도 17은 도 15a 및 도 15b를 참조하여 설명된 반도체 발광 소자(600)의 변형 실시 예를 보여주는 평면도이다. 도 17에서, 설명의 편의를 위해, 제 1 도전형 반도체층(620), 활성층(630), 제 2 도전형 반도체층(640), 제 1 및 제 2 도전 패턴들(650, 660'), 그리고 제 1 패시베이션 층(670)만 도시되어 있다.
도 17을 참조하면, 제 2 도전 패턴(660')은 제 2 도전형 반도체층(640)의 상면에서 제 1 도전 패턴(650)을 부분적으로 둘러쌀 수 있다. 반도체 발광 소자의 중심 부분(CNTR)은 제 1 부분(RG1)과 제 2 부분(RG2)으로 구분될 수 있다. 제 2 도전 패턴(660')은 제 1 부분(RG1)의 제 2 도전형 반도체층(640) 상에 배치되며, 제 2 부분(RG2)의 제 2 도전형 반도체층(640) 상에 제공되지 않을 수 있다. 제 1 부분(RG1) 내에서, 제 2 도전 패턴(660')은 제 1 도전 패턴(650)보다 제 2 도전형 반도체층(640) 상면의 가장자리와 인접한 영역에 배치될 것이다.
제 1 부분(RG1) 및 제 2 부분(RG2)은 다양한 방식들에 따라 구획될 수 있다. 중심 부분(CNTR) 내에서, 제 1 패시베이션 층(670)에 의해 노출된 제 1 도전형 반도체층(620)의 면적이 낮은 비율을 차지하는 부분은 제 1 부분(RG1)으로 정의될 수 있다. 중심 부분(CNTR) 내에서, 제 1 패시베이션 층(670)에 의해 노출된 제 1 도전형 반도체층(620)의 면적이 높은 비율을 차지하는 부분은 제 2 부분(RG2)으로 정의될 수 있다. 이러한 경우, 제 1 부분(RG1)의 제 2 전극층(665')을 통해 유입되는 전류는, 예를 들면 제 1 도전형 반도체층(620)과의 거리에 기인하여, 원활히 확산 및 전달되지 못할 수 있다. 본 실시 예에 따르면, 적어도 제 1 부분(RG1)에 제 2 도전 패턴(660')이 제공됨으로써, 제 1 부분(RG1)에 제 1 전류 경로(CP1, 도 4 참조) 뿐만 아니라 제 2 전류 경로(CP2, 도 4 참조)가 형성할 수 있다.
도 18은 본 발명의 다른 실시 예에 따른 반도체 발광 소자(700)를 보여주는 단면도이다.
도 18을 참조하면, 반도체 발광 소자(700)는 기판(710), 제 1 도전형 반도체층(720), 활성층(730), 제 2 도전형 반도체층(740), 제 1 및 제 2 도전 패턴들(750, 760), 및 전극층(780)을 포함한다.
제 1 도전형 반도체층(720), 활성층(730), 및 제 2 도전형 반도체층(740)을 포함하는 발광 구조물은, 예를 들면 메사 에칭에 의해 활성층(730)과 제 2 도전형 반도체층(740)의 일부 영역이 제거됨으로써 제 1 도전형 반도체층(720)이 부분적으로 노출될 수 있다. 노출된 영역에서 제 1 도전형 반도체층(720)은 전극층(780)과 컨택할 수 있다.
전극층(780)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있으며, 단일층 또는 2층 이상의 구조를 채용할 수 있다. 전극층(780)은 제 1 도전형 반도체층(720)과의 오믹 컨택을 가질 수 있다.
제 2 도전형 반도체층(740) 위에 제 1 및 제 2 도전 패턴들(750, 760)이 적층될 것이다. 제 1 및 제 2 도전 패턴들(750, 760)은 서로 다른 물질들을 포함하며, 제 2 도전 패턴(760)은 제 1 도전 패턴(750)을 둘러쌀 수 있다.
도 18에서, 제 1 및 제 2 도전 패턴들(750, 760)은 동일한 두께를 갖는 것으로 도시된다. 그러나, 본 발명의 기술적 사상은 여기에 한정되지 않는다. 예를 들면, 제 2 도전 패턴(760)은 제 1 도전 패턴(750)보다 낮은 두께를 가질 수 있다. 이러한 경우, 제 1 도전 패턴(750)은 제 2 도전 패턴(760)과 인접한 영역에서 슬롭을 가질 수 있다.
도 19는 도 18의 반도체 발광 소자(700)의 적용 례를 보여주는 단면도이다.
도 19를 참조하면, 제 1 도전형 반도체층(720)이 부분적으로 노출된 영역에 배치되고 전극층(780)에 컨택된 제 1 범프(701), 그리고 제 1 범프(701)에 연결된 제 1 전극 패드(703)가 제공될 수 있다. 또한, 제 1 및 제 2 도전 패턴들(750, 760) 중 적어도 하나에 컨택된 제 2 범프(702), 그리고 제 2 범프(702)에 연결된 제 2 전극 패드(704)가 제공될 수 있다. 제 1 전극 패드(703) 및 제 2 전극 패드(704)는 지지부(705)에 마운트된다.
본 실시 예에 채용된 제 1 및 제 2 범프들(701, 702)의 컨택 저항이 낮아지도록, 제 1 및 제 2 범프들(701, 702)은 적절한 형상, 너비 등을 가질 수 있다.
제 1 도전 패턴(750)이 반사성 메탈로 형성될 때, 반사성 메탈은 활성층(730)으로부터 발생되는 빛을 반사할 것이다. 활성층(730)으로부터 발생되는 빛은 기판(710) 방향의 벡터 성분을 포함하는 방향으로 방출될 것이다.
본 발명의 기술적 사상은 도 19의 실시 예에 한정되지 않는다. 제 1 및 제 2 도전 패턴들(750, 760)을 전극 패드와 전기적으로 연결하기 위한 구조, 그리고 전극층(780)을 다른 전극 패드와 전기적으로 연결하기 위한 구조는 다양하게 변경될 수 있음이 이해될 것이다. 예를 들면, 도 2를 참조하여 설명된 실시 예와 마찬가지로, 제 1 도전형 반도체층(720), 활성층(730), 제 2 도전형 반도체층(740), 제 1 및 제 2 도전 패턴들(750, 760)에 복수의 층들(도 2의 170, 180, 190 참조)이 적층되고, 전극 패드들(도 2의 EP1, EP2 참조)이 적층될 수 있다. 이때, 전극층(780)은 도 2의 제 1 전극층(180)과 같이 형성될 것이다.
도 20은 본 발명의 또 다른 실시 예에 따른 반도체 발광 소자(800)를 보여주는 단면도이다.
도 20을 참조하면, 반도체 발광 소자(800)는 기판(810), 본딩 전극(815), 제 1 도전형 반도체층(820), 활성층(830), 제 2 도전형 반도체층(840), 제 1 및 제 2 도전 패턴들(850, 860), 및 전극층(880)을 포함한다.
본딩 전극(815)이 기판(810) 상에 배치된다. 본딩 전극(815)은 전도성 및 접착성을 가지며, 제 2 도전형 반도체층(840)을 기판(810)에 고정한다. 기판(810)은 다른 구성들(815, 820, 830, 840, 850, 860, 880)을 지지함과 동시에 제 2 도전형 반도체층(840)에 전압 또는 전류를 인가하는 전극의 기능을 수행할 수 있다.
제 1 및 제 2 도전 패턴들(850, 860)이 본딩 전극(815) 상에 배치된다. 즉, 제 1 및 제 2 도전 패턴들(850, 860)은 기판(810)과 제 2 도전형 반도체층(840) 사이에 배치된다. 제 2 도전 패턴(860)은 제 1 도전 패턴(850)과 다른 물질로 형성되며, 제 1 도전 패턴(850)을 둘러쌀 것이다.
제 1 도전 패턴(850)이 반사성 메탈로 형성될 때, 반사성 메탈은 활성층(830)으로부터 발생되는 빛을 반사할 것이다. 활성층(830)으로부터 발생되는 빛은 제 1 도전형 반도체층(820) 방향의 벡터 성분을 포함하는 방향으로 방출될 것이다.
전극층(880)은 제 1 도전형 반도체층(820) 상에 배치된다. 전극층(880)은 투명 전극으로서 제공될 수 있다. 예를 들면, 전극층(880)은 ITO, ZITO, ZIO, GIO, ZTO, FTO, AZO, GZO, TCO, 그와 유사한 것을 채용할 수 있다.
실시 예로서, 제 2 도전 패턴(860)은 제 1 도전 패턴(850)과 동일한 두께를 가질 수 있다. 다른 실시 예로서, 제 2 도전 패턴(860)은 제 1 도전 패턴(850)보다 낮은 두께를 가질 수 있다.
도 21은 도 20의 반도체 발광 소자(800)의 적용 례를 보여주는 단면도이다.
도 21을 참조하면, 전극층(880)에 컨택된 적어도 하나의 와이어(802), 와이어(802)를 통해 전극층(880)에 연결되는 제 1 전극 패드(803), 그리고 기판(810)에 컨택된 제 2 전극 패드(804)가 제공될 수 있다. 제 1 및 제 2 전극 패드들(803, 804)은 지지부(805)에 마운트될 수 있다.
전극층(880)을 제 1 전극 패드(803)에 연결하는 방식, 그리고 제 1 및 제 2 도전 패턴들(850, 860)을 제 2 전극 패드(803)에 연결하는 방식은 다양하게 변경될 수 있다. 예를 들면, 와이어(802)는 전극층(880) 및 제 1 전극 패드(803)를 연결하되 수직으로 연장되는 수직 전극으로 대체될 수 있다.
도 22는 반도체 발광 소자를 포함하는 반도체 발광 패키지(1000)의 실시 예를 보여주는 분해 사시도이다.
도 22를 참조하면, 반도체 발광 패키지(1000)는 반도체 발광 소자(1100), 반사성 구조물(reflective structure, 1200), 지지 프레임(1300), 및 파장 변환부(1400, wavelength conversion film)를 포함한다.
반도체 발광 소자(1100)는 도 1, 도 5, 도 12, 도 13, 도 14, 도 15b, 도 17, 도 19, 및 도 21을 참조하여 설명된 반도체 발광 소자들 중 어느 하나와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
반사성 구조물(1200)은 반도체 발광 소자(1100)를 둘러싸도록 배치될 수 있다. 반사성 구조물(1200)은 빛에 대한 반사성, 그리고 높은 내열성을 가질 수 있다.
지지 프레임(1300)은 반도체 발광 소자(1100) 및 반사성 구조물(1200)을 지지하도록 구성된다. 지지 프레임(1300)은 제 1 및 제 2 상부 전극들(1310, 1320), 그리고 제 1 및 제 2 하부 전극들(1330, 1340)을 포함한다. 제 1 및 제 2 상부 전극들(1310, 1320)은 지지 프레임(1300)의 상면에 배치된다. 제 1 상부 전극(1310)은 반도체 발광 소자(1100)의 제 1 전극 패드(EP1, 도 1 참조)에 컨택하며, 제 2 상부 전극(1320)은 반도체 발광 소자(1100)의 제 2 전극 패드(EP2, 도 1 참조)에 컨택한다. 반도체 발광 소자(1100)는 제 1 상부 전극(1310) 및 제 2 상부 전극(1320)을 통해 전원을 수신할 것이다. 제 1 및 제 2 하부 전극들(1330, 1340)은 지지 프레임(1300)의 하면에 배치된다. 제 1 하부 전극(1330)은 지지 프레임(1300) 내부의 도전성 비아를 통해 제 1 상부 전극(1310)에 연결될 것이다. 제 2 하부 전극(1340)은 지지 프레임(1300) 내부의 다른 도전성 비아를 통해 제 2 상부 전극(1320)에 연결될 것이다.
지지 프레임(1300)은 방열판(1350)을 추가적으로 포함할 수 있다. 방열판(1350)은 지지 프레임(1300)의 하면에 배치되어 반도체 발광 소자(1100)로부터 발생된 열을 방출하도록 구성된다. 예를 들면, 지지 프레임(1300)은 히트 싱크의 기능을 수행할 수 있다.
파장 변환부(1400)는 반사성 구조물(1300)에 결합되어 반도체 발광 소자(1100)를 커버할 수 있다. 실시 예로서, 파장 변환부(1400)는 반도체 발광 소자(1100)의 상면을 덮는 필름의 형상을 가질 수 있다. 실시 예로서, 파장 변환부(1400)는 반도체 발광 소자(1100)의 상면 뿐만 아니라 측면을 커버하는 형상을 가질 수 있다. 파장 변환부(1400)에 파장변환물질들은 반도체 발광 소자(1100)로부터 발광된 빛을 다른 파장의 빛으로 변환시킬 수 있다. 반도체 발광 소자(1100)로부터의 빛은 파장 변환부(1400)을 통과하여 백색광으로서 방출될 수 있다. 반도체 발광 패키지(1000)에 파장 변환부(1400)가 실장되는 경우, 반도체 발광 소자(1100) 내 파장 변환층은 선택적으로 제거될 수 있다.
반도체 발광 패키지(1000)는 정전기 방전 보호 회로(electrostatic discharge protection circuit, 미도시)를 추가적으로 포함할 수 있다. 정전기 방전 보호 회로는 지지 프레임(1300)에 실장되거나, 반도체 발광 소자(1100)의 구성 요소로서 제공될 수 있다. 정전기 방전 보호 회로는 제 1 상부 전극(1310) 및 제 2 상부 전극(1320)에 연결될 것이다.
반도체 발광 패키지(1000)는 반사성 구조물(1200)에 실장되어 반도체 발광 소자(1100) 및 파장 변환부(1400)를 보호하는 투명 커버(미도시)를 더 포함할 수 있다.
도 23은 도 22의 반도체 발광 패키지(1000)의 변형 례(2000)를 보여주는 분해 사시도이다.
도 23을 참조하면, 반도체 발광 패키지(2000)는 2 이상의 반도체 발광 소자들(2110, 2120), 반사성 구조물(2200), 지지 프레임(2300), 및 파장 변환부(2400)를 포함한다.
반도체 발광 패키지(2000)는, 예를 들면 2개의 반도체 발광 소자들(2110, 2120)을 포함할 수 있다. 반사성 구조물(2200)은 제 1 및 제 2 반도체 발광 소자들(2110, 2120)을 둘러싸도록 배치될 수 있다.
지지 프레임(2300)은 제 1 및 제 2 반도체 발광 소자들(2110, 2120) 및 반사성 구조물(2200)을 지지하도록 구성된다. 지지 프레임(2300)은 제 1 상부 전극들(2310_1, 2310_2), 제 2 상부 전극(2320), 제 1 및 제 2 하부 전극들(2330, 2340), 그리고 방열판(2350)을 포함한다. 제 1 상부 전극(2310_1)은 제 1 반도체 발광 소자(2110)의 제 1 전극 패드(EP1, 도 1 참조)에 연결되고, 제 2 상부 전극(2320)은 제 1 반도체 발광 소자(2110)의 제 2 전극 패드(EP2, 도 1 참조) 및 제 2 반도체 발광 소자(2120)의 제 2 전극 패드(EP2)에 연결되며, 제 1 상부 전극(2310_2)은 제 2 반도체 발광 소자(2120)의 제 1 전극 패드(EP1)에 연결된다. 제 1 상부 전극들(2310_1, 2310_2)은 서로 연결될 수 있다. 제 1 하부 전극(2330)은 제 1 상부 전극들(2310_1, 2310_2)과 연결된다. 제 2 하부 전극(2340)은 제 2 상부 전극(2320)과 연결된다.
제 1 상부 전극들(2310_1, 2310_2) 및 제 2 상부 전극(2320)을 통해, 제 1 및 제 2 반도체 발광 소자들(2110, 2120)은 전원을 수신할 것이다. 제 1 및 제 2 반도체 발광 소자들(2110, 2120)은 전원과 병렬 연결될 수 있다. 그러나, 제 1 및 제 2 반도체 발광 소자들(2110, 2120)과 전원 사이의 전기적 연결 관계는 적합하게 변경될 수 있음이 이해될 것이다.
도 24는 반도체 발광 소자를 포함하는 반도체 발광 패키지(3000)의 다른 실시 예를 보여주는 분해 사시도이다.
도 24를 참조하면, 반도체 발광 패키지(3000)는 적어도 하나의 반도체 발광 소자(3110, 3120), 인쇄 회로 기판(3200), 및 지지 프레임(3300)을 포함한다.
제 1 및 제 2 반도체 발광 소자들(3110, 3120)은 인쇄 회로 기판(3200) 상에 배치된다. 제 1 및 제 2 반도체 발광 소자들(3110, 3120) 각각은 도 1, 도 5, 도 12, 도 13, 도 14, 도 15b, 도 17, 도 19, 및 도 21을 참조하여 설명된 반도체 발광 소자들 중 어느 하나와 마찬가지로 구성된다. 이하, 중복되는 설명은 생략된다.
제 1 및 제 2 반도체 발광 소자들(3110, 3120)에 각각 제 1 및 제 2 파장 변환층들(3111, 3121)이 적층된다. 각 파장 변환층에 포함된 파장변환물질들은 해당 반도체 발광 소자로부터 발광된 빛을 다른 파장의 빛으로 변환시킬 수 있다. 반도체 발광 소자로부터의 빛은 파장 변환층을 통과하여 백색광으로서 방출될 수 있다. 파장 변환층은 실질적으로 일정한 두께를 가지는 시트(sheet) 형상으로 형성될 수 있으며, 상온에서 반경화 상태이고 가열시 유동 가능하도록 상 변화하는 반경화성 물질에, 예를 들면 형광체와 같은 파장변환물질들이 분산된 필름일 수 있다. 파장 변환층은 하나의 층이 적층된 구조일 수 있으나, 다층들으로 형성될 수도 있다. 파장 변환층을 다층들로 형성한 경우 각 층은 서로 다른 종류의 형광체를 포함할 수 있다.
인쇄 회로 기판(3200)은 지지 프레임(3300)에 의해 지지된다. 인쇄 회로 기판(3200)은 반도체 발광 소자들(3110, 3120)과 지지 프레임(3300)의 하부 전극들(3310~3340)을 인터페이싱한다. 인쇄 회로 기판(3200)은 제 1 반도체 발광 소자(3110)의 제 1 및 제 2 전극 패드들(EP1, EP2, 도 1 참조)에 각각 연결되는 제 1 상부 전극들(미도시), 그리고 제 2 반도체 발광 소자(3120)의 제 1 및 제 2 전극 패드들(EP1, EP2)에 각각 연결되는 제 2 상부 전극들(미도시)을 포함할 것이다. 제 1 상부 전극들은 지지 프레임(3300) 하면의 제 1 하부 전극들(3310, 3320)에 연결될 것이다. 제 2 상부 전극들은 지지 프레임(3300) 하면의 제 2 하부 전극들(3330, 3340)에 연결될 것이다. 제 1 상부 전극들 및 제 2 상부 전극들의 개수 및 형상들은 적합하게 변경될 수 있다.
지지 프레임(3300)은 반도체 발광 소자들(3110, 3120)로부터 발생된 열을 방출하기 위한 방열판(3350)을 더 포함할 수 있다.
반도체 발광 패키지(3000)는 인쇄 회로 기판(3200) 상 전극들에 연결되는 적어도 하나의 정전기 방전 보호 회로, 그리고 인쇄 회로 기판(3200) 및 반도체 발광 소자들(3110, 3120)을 보호하기 위한 투명 커버를 더 포함할 수 있다.
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
따라서, 본 발명의 사상은 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 것들은 본 발명 사상의 범주에 속한다고 할 것이다.
110: 기판
120: 제 1 도전형 반도체층
130: 활성층
140: 제 2 도전형 반도체층
150, 160: 제 1 및 제 2 도전 패턴들
170: 제 1 패시베이션 층
180: 제 1 전극층
190: 제 2 패시베이션 층
EP1, EP2: 제 1 및 제 2 전극 패드들
120: 제 1 도전형 반도체층
130: 활성층
140: 제 2 도전형 반도체층
150, 160: 제 1 및 제 2 도전 패턴들
170: 제 1 패시베이션 층
180: 제 1 전극층
190: 제 2 패시베이션 층
EP1, EP2: 제 1 및 제 2 전극 패드들
Claims (20)
- 순차적으로 적층되는 제 1 도전형 반도체층, 활성층, 및 제 2 도전형 반도체층을 포함하는 발광 구조물;
상기 제 2 도전형 반도체층의 일면에 오믹 컨택하는 제 1 도전 패턴; 및
상기 제 2 도전형 반도체층의 상기 일면에 오믹 컨택하고 상기 제 1 도전 패턴과 상이한 물질을 갖는 제 2 도전 패턴을 포함하되,
상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 일부에 컨택하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 2 도전형 반도체층의 상기 일면에서, 상기 제 2 도전 패턴은 상기 제 1 도전 패턴을 둘러싸는(surround) 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 2 도전형 반도체층의 상기 일면은 제 1 부분 및 제 2 부분으로 구분되고,
상기 제 2 도전 패턴은 상기 제 1 부분에 배치되며,
상기 제 2 도전 패턴은 상기 제 2 도전형 반도체층의 가장자리(edge)와 인접하고 상기 제 1 도전 패턴은 상기 제 2 도전 패턴보다 상기 가장자리로부터 이격되는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 측면 중 적어도 일부에 컨택하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 2 도전 패턴은 상기 제 2 도전형 반도체층의 상기 일면과 컨택하는 하면 및 상기 하면에 반대되는 상면을 포함하고,
상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 상기 상면 중 적어도 일부, 그리고 상기 제 2 도전 패턴의 측면에 컨택하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 2 도전형 반도체층의 상기 일면에서, 상기 제 2 도전 패턴의 너비는 상기 제 1 도전 패턴의 너비보다 짧은 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 2 도전 패턴의 두께는 상기 제 1 도전 패턴의 두께보다 얇은 반도체 발광 소자. - 제 7 항에 있어서,
상기 제 1 도전 패턴의 상기 제 2 도전 패턴과 인접한 부분 중 적어도 일부는 슬롭을 갖는 반도체 발광 소자. - 제 8 항에 있어서,
상기 제 1 도전 패턴의 상기 제 2 도전 패턴과 인접한 상기 부분은 상기 제 2 도전 패턴과 인접할수록 얇아지는 반도체 발광 소자. - 제 8 항에 있어서,
상기 제 1 도전 패턴의 상기 제 2 도전 패턴과 인접한 상기 부분은 제 1 영역, 그리고 상기 제 1 영역 및 상기 제 2 도전 패턴 사이의 제 2 영역으로 구분되고,
상기 제 1 영역은 상기 제 2 도전 패턴과 인접할수록 얇아지고, 상기 제 2 영역은 상기 제 1 도전 패턴과 인접할수록 두꺼워지는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전 패턴은 반사성 물질을 포함하고,
상기 제 2 도전 패턴은 투명성 물질을 포함하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전 패턴은 반사성 메탈을 포함하고,
상기 제 2 도전 패턴은 Ni/Au, ITO(Indium Tin Oxide), ZITO(Zinc-doped Indium Tin Oxide), ZIO(Zinc Indium Oxide), GIO(Gallium Indium Oxide), ZTO(Zinc TinOxide), FTO(Fluorine-doped Tin Oxide), ZnO(Zinc Oxide), GZO(Gallium-doped Zinc Oxide), AZO(Aluminium-doped Zinc Oxide), 및 TCO(Transparent Conductive Oxide)으로부터 선택되는 적어도 하나의 물질을 포함하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전 패턴은,
반사성 메탈층; 및
상기 반사성 메탈층을 커버하는 커버 메탈층을 포함하며,
상기 커버 메탈층은 상기 제 2 도전 패턴에 컨택하고, 상기 반사성 메탈층은 상기 제 2 도전 패턴과 이격되는 반도체 발광 소자. - 제 13 항에 있어서,
상기 제 2 도전 패턴은 상기 반사성 메탈층과 대향하는 측면을 포함하고,
상기 커버 메탈층은 상기 제 2 도전 패턴의 측면 중 적어도 일부에 컨택하는 반도체 발광 소자. - 제 13 항에 있어서,
상기 제 2 도전 패턴은 상기 제 2 도전형 반도체층과 컨택하는 하면, 그리고 상기 하면에 반대되는 상면을 포함하고,
상기 커버 메탈층은 상기 제 2 도전 패턴의 상기 상면 중 적어도 일부와 더 컨택하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 및 제 2 도전 패턴들 및 상기 발광 구조물 상에 배치되며, 상기 제 1 도전형 반도체층의 일부를 노출하는 제 1 개구부, 그리고 상기 제 1 및 제 2 도전 패턴들 중 적어도 하나의 일부를 노출하는 제 2 개구부를 갖는 제 1 패시베이션 층;
상기 제 1 패시베이션 층 상에 배치되며, 상기 제 1 개구부를 통해 상기 제 1 도전형 반도체층과 컨택하는 전극층;
상기 전극층 상에 배치되며, 상기 전극층의 일부를 노출하는 제 3 개구부, 그리고 상기 제 2 개구부에 의해 노출된 부분의 적어도 일부를 노출하는 제 4 개구부를 갖는 제 2 패시베이션 층;
상기 제 3 개구부를 통해 상기 전극층에 컨택하는 제 1 전극 패드; 및
상기 제 4 개구부를 통해 상기 제 1 및 제 2 도전 패턴들 중 적어도 하나에 컨택하는 제 2 전극 패드를 더 포함하는 반도체 발광 소자. - 제 1 항에 있어서,
상기 제 1 도전형 반도체층은 n형 반도체층이고, 상기 제 2 도전형 반도체층은 p형 반도체층인 반도체 발광 소자. - 제 1 도전형 반도체층;
상기 제 1 도전형 반도체층 상에 배치되는 활성층;
상기 활성층 상에 배치되는 제 2 도전형 반도체층;
상기 제 1 도전형 반도체층에 컨택하는 제 1 전극층; 및
상기 제 2 도전형 반도체층에 컨택하는 제 2 전극층을 포함하되,
상기 제 2 전극층은 상기 제 2 도전형 반도체층에 컨택하는 제 1 도전 패턴, 그리고 상기 제 2 도전형 반도체층에 컨택하며 상기 제 1 도전 패턴의 적어도 일부를 둘러싸는 제 2 도전 패턴을 포함하는 반도체 발광 소자. - 제 18 항에 있어서,
상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 측면 중 적어도 일부에 컨택하는 반도체 발광 소자. - 제 18 항에 있어서,
상기 제 2 도전 패턴은 상기 제 2 도전형 반도체층에 컨택하는 하면 및 상기 하면에 반대되는 상면을 포함하고,
상기 제 1 도전 패턴은 상기 제 2 도전 패턴의 상기 상면 중 적어도 일부, 그리고 상기 제 2 도전 패턴의 측면에 컨택하는 반도체 발광 소자.
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|---|---|---|---|
| KR1020160117137A KR20180029358A (ko) | 2016-09-12 | 2016-09-12 | 발광 구조물을 포함하는 반도체 발광 소자 |
| PCT/KR2017/009649 WO2018048154A1 (ko) | 2016-09-12 | 2017-09-04 | 발광 구조물을 포함하는 반도체 발광 소자 |
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|---|---|
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023227212A1 (en) * | 2022-05-25 | 2023-11-30 | Ams-Osram International Gmbh | Method for processing an optoelectronic device and optoelectronic device |
-
2016
- 2016-09-12 KR KR1020160117137A patent/KR20180029358A/ko unknown
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023227212A1 (en) * | 2022-05-25 | 2023-11-30 | Ams-Osram International Gmbh | Method for processing an optoelectronic device and optoelectronic device |
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