KR20120134338A - 발광 소자 - Google Patents

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Abstract

발광 소자는 복수의 서브 발광 영역들로 구분되도록 정의되며, 개별 서브 발광 영역에 배치되는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물, 상기 제2 반도체층의 측면 및 상기 활성층의 측면을 감싸도록 배치되는 채널층, 및 하나 이상의 상기 서브 발광 영역들의 상기 제1 반도체층을 상호 연결하는 제1 전극을 포함한다.

Description

발광 소자{A LIGHT EMITTING DEVICE}
실시 예는 발광 소자, 그 제조 방법, 및 발광 소자 패키지에 관한 것이다.
질화갈륨(GaN)의 금속 유기화학기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 LED(Light Emitting Diode)가 개발되었다.
이러한 LED은 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율ㆍ고출력칩 및 패키징 기술에 의한 고휘도의 구현이다.
고휘도를 구현하기 위해서 광추출 효율을 높이는게 중요하다. 광 추출 효율을 높이기 위하여 플립칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(patterned sapphire substrate: PSS), 광결정 (photonic crystal) 기술, 및 반사 방지막 (anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.
실시 예는 발광 효율을 향상시킬 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 복수의 서브 발광 영역들로 구분되도록 정의되며, 개별 서브 발광 영역에 배치되는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물, 상기 제2 반도체층의 측면 및 상기 활성층의 측면을 감싸도록 배치되는 채널층, 및 하나 이상의 상기 서브 발광 영역들의 상기 제1 반도체층을 상호 연결하는 제1 전극을 포함한다.
상기 서브 발광 영역들은 상기 채널층에 의하여 상기 복수의 서브 발광 영역별로 구분되도록 정의될 수 있다.
상기 발광 소자는 상기 제2 반도체층 하부에 배치되고, 상기 각각의 서브 발광 영역의 상기 제2 반도체층을 공통으로 연결하는 제2 전극을 더 포함할 수 있다.
상기 제2 반도체층 및 상기 활성층은 각각의 측면 내부로 홈을 가지며, 상기 채널층은 상기 홈으로 삽입되는 돌기를 가질 수 있다.
상기 채널층은 상기 제1 반도체층의 측면 일부를 더 감싸도록 배치되며, 상기 채널층이 감싸는 상기 제1 반도체층 측면 일부는 내부로 홈을 가지며, 상기 홈과 대응하는 상기 채널층 부분은 돌기를 가질 수 있다.
상기 제1 전극은 상기 복수의 서브 발광 영역들 내에 각각 배치되는 제3 전극; 및 상기 각각의 제3 전극을 연결하는 연결 전극을 포함할 수 있다.
상기 연결 전극은 상기 제1 반도체층 측면 및 상기 채널층을 따라 배치될 수 있다. 상기 연결 전극은 상기 복수의 서브 발광 영역들 사이에 배치될 수 있다.
상기 제3 전극은 상기 제1 반도체층 상부에 배치되는 제4 전극, 및 상기 제1 도전형 반도체층의 측면에 배치되는 제5 전극을 포함할 수 있다. 상기 제4 전극은 상기 제1 반도체층의 가장 자리 영역 상에 배치될 수 있다.
상기 제2 전극층은 지지 기판, 상기 지지 기판 상의 반사층, 상기 지지 기판과 상기 반사층 사이의 접합층, 상기 반사층 상의 오믹층을 포함하며, 상기 채널층은 상기 오믹층 상에 배치될 수 있다.
상기 채널층은 상기 오믹층의 측면을 감싸며, 상기 채널층은 상기 오믹층의 측면으로부터 내부로 파고드는 돌기를 가질 수 있다.
상기 채널층은 상기 제2 전극층의 가장 자리 영역 상에 배치되는 제1 서브 채널층, 상기 서브 발광 영역들 각각의 측면의 일부를 덮도록 상기 제2 전극층 상에 배치되는 제2 서브 채널층, 및 상기 서브 발광 영역들 사이에 위치하는 제2 전극층 상에 배치되는 제3 서브 채널층을 포함할 수 있다.
상기 제3 전극은 상기 제4 전극의 내부에 배치되고, 상기 제4 전극과 연결되는 제6 전극을 더 포함할 수 있다.
상기 제1 전극은 상기 서브 발광 영역들의 상기 제1 반도체층의 가장 자리 영역, 및 상기 서브 발광 영역들의 외부 측면 상에 배치되는 제7 전극, 및 상기 서브 발광 영역들의 내부 측면에 배치되는 제8 전극을 포함하며, 상기 외부 측면은 상기 발광 구조물의 측면에 대응하는 측면이고, 상기 내부 측면은 상기 서브 발광 영역들 사이에 위치하는 측면일 수 있다.
상기 제7 전극은 상기 서브 발광 영역들의 상기 제1 반도체층을 서로 연결할 수 있다.
실시 예는 발광 효율을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AB 방향의 단면도를 나타낸다.
도 3은 제2 실시 예에 따른 발광 소자를 나타낸다.
도 4는 도 3에 도시된 발광 소자의 CD 방향의 단면도를 나타낸다.
도 5는 제3 실시 예에 따른 발광 소자를 나타낸다.
도 6은 도 5에 도시된 발광 소자의 EF 방향의 단면도를 나타낸다.
도 7은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 8a는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 8b는 도 8a에 도시된 표시 장치의 광원 부분의 단면도이다.
도 9는 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지를 설명한다.
도 1은 제1 실시 예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)의 AB 방향의 단면도를 나타낸다.
도 1 및 도 2를 참조하면, 발광 소자(100)는 제2 전극층(105), 전류 차단층(130), 채널층(135), 발광 구조물(140), 제1 전극들(162 내지 168), 및 연결 전극(172 내지 176)을 포함한다.
제2 전극층(105)은 지지 기판(110), 접합층(112), 배리어층(barrier layer,115), 반사층(120), 및 오믹층(125)을 포함한다. 제2 전극층(105)은 도 7에 도시된 발광 소자 패키지의 제2 금속층(614)과 접촉할 수 있다.
지지 기판(110)은 발광 구조물(140)을 지지하며, 제1 전극(160)과 함께 발광 구조물(140)에 전원을 제공한다. 지지 기판(110)은 전도성이며, 예를 들어, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W)와 같은 금속 물질 또는 Si, Ge, GaAs, ZnO, SiC, 및 SiGe 중 적어도 하나를 포함하는 반도체 물질일 수 있다.
접합층(112)은 지지 기판(110) 상에 배치되며, 배리어층(115)과 지지 기판(110) 사이에 삽입되어 양자를 접합할 수 있다. 접합층(112)은 지지 기판(110)을 본딩 방식으로 접합하기 위해 형성되는 것이기 때문에, 지지 기판(110)을 도금이나 증착 방법으로 형성하는 경우에는 접합층(112)은 생략될 수 있다. 접합층(112)은 Au, Sn, Ni, Nb, In, Cu, Ag 및 Pd 중 적어도 하나를 포함할 수 있다.
배리어층(115)은 지지 기판(110)의 금속 이온이 반사층(115)과 오믹층(120)으로 확산하는 것을 차단한다. 예컨대, 배리어층(115)은 Ni, Pt, Ti, W, V, Fe, Mo 중 적어도 하나를 포함하며, 단일층(single layer) 또는 멀티층(multilayer)일 수 있다.
반사층(120)은 배리어층(115) 상에 배치된다. 반사층(120)은 발광 구조물(140)로부터 입사되는 광을 반사시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 반사층(120)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하는 금속 또는 합금으로 형성될 수 있다.
또한 반사층(120)은 금속 또는 합금과 IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide) 등의 투광성 전도성 물질을 이용하여 다층으로 형성할 수 있다. 예를 들어, 반사층(118)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등으로 형성할 수 있다.
오믹층(125)은 반사층(120)과 발광 구조물(140) 사이에 배치된다. 오믹층(125)은 발광 구조물(140)의 제2 도전형 반도체층(146)에 오믹 접촉되어 발광 구조물(140)에 전원이 원활히 공급되도록 한다.
예컨대, 오믹층(119)은 In, Zn, Sn, Ni, Pt, 및 Ag 중 적어도 하나를 포함할 수 있다. 또한 오믹층(119)은 투광성 전도층과 금속을 선택적으로 사용할 수 있으며, 예컨대, 오믹층(119)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO 중 하나 이상을 포함하며, 단층 또는 다층으로 구현할 수 있다.
다른 실시 예에서는 오믹층(125)을 따로 형성하지 않고, 반사층(120)으로 사용되는 물질은 제2 도전형 반도체층(146)과 오믹 접촉을 하는 물질로 선택하여 오믹 접촉을 이룰 수 있다.
전류 차단층(Current Blocking Layer, 130)은 오믹층(125)과 제2 도전형 반도체층(146) 사이에 형성된다. 전류 차단층(130)의 상면은 제2 도전형 반도체층(146)과 접촉하고, 전류 차단층(130)의 하면 및 측면은 오믹층(125)과 접촉할 수 있다.
전류 차단층(130)은 제1 전극들(162 내지 168)과 적어도 일부가 오버랩되도록 형성될 수 있으며, 이에 따라 제1 전극들(162 내지 168)과 지지 기판(110) 사이의 최단 거리로 전류가 집중되는 현상을 완화하여 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
전류 차단층(130)은 반사층(120) 또는 오믹층(125)보다 전기 전도성이 낮은 물질, 제2 도전형 반도체층(146)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있다. 예를 들어, 전류 차단층(145)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
전류 차단층(130)은 오믹층(125)과 제2 도전형의 반도체층(146) 사이에 배치된다. 또는 다른 실시 예에서 전류 차단층(130)은 반사층(120)과 오믹층(125) 사이에 배치될 수도 있다.
전류 차단층(130)은 제1 방향으로 제1 전극(162 내지 164)과 일부가 오버랩되도록 배치될 수 있다. 여기서 제1 방향은 제2 전극층(105)으로부터 발광 구조물(140)로 향하는 방향일 수 있다. 전류 차단층(130)은 발광 구조물(140)의 특정 부위로 전류가 집중되는 현상을 완화하여 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
전류 차단층(130)은 반사층(120) 또는 오믹층(125)보다 전기 전도성이 낮은 물질, 또는 제2 도전형 반도체층(146)과 쇼트키 접촉(Schottky contact)을 형성하는 물질, 또는 전기 절연성 물질일 수 있다. 예를 들어, 전류 차단층(130)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
발광 구조물(140)은 제2 전극층(105) 상에 배치된다. 예컨대, 발광 구조물(140)은 오믹층(125) 및 채널층(135) 상에 배치될 수 있다.
발광 구조물(140)은 발광 구조물(140)은 복수의 3족 내지 5족 원소의 화합물 반도체층을 포함할 수 있다. 발광 구조물(140)은 제2 전극층(105) 상에 제2 도전형 반도체층(146), 활성층(144), 및 제1 도전형 반도체층(142)이 순차로 적층된 구조일 수 있다.
제2 도전형 반도체층(146)은 오믹층(125) 상에 배치되며, 제2 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 제2 도전형 반도체층(146)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
활성층(144)은 제2 도전형 반도체층(146) 상에 배치되며, 제1 도전형 반도체층(142) 및 제2 도전형 반도체층(146)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다. 활성층(144)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다.
예컨대, 활성층(144)이 양자우물구조인 경우, 활성층(144)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 포함하는 단일 또는 양자우물구조를 가질 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 작은 밴드 갭을 갖는 물질로 형성될 수 있다.
제1 도전형 반도체층(142)은 활성층(144) 상에 배치되며, 제1 도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체일 수 있다. 제1 도전형 반도체층(142)은 InxAlyGa1-x-yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
발광 구조물(140)은 복수 개의 서로 이격하는 서브 발광 영역들(P1 내지 Pn, n>1인 자연수) 및 서브 발광 영역들((P1 내지 Pn, n>1인 자연수) 사이의 경계 영역(S)을 포함할 수 있다.
단위 발광 구조물(140)은 경계 영역(S)에 의하여 복수 개의 서브 발광 영역들(P1 내지 Pn, n>1인 자연수)로 구분될 수 있으며, 이때 경계 영역(S) 상에는 채널층(135)이 배치될 수 있으며, 채널층(135)에 의하여 서브 발광 영역들(P1 내지 Pn, n>1인 자연수)이 정의될 수 있다.
예컨대, 도 1에 도시된 발광 구조물(140)은 4개의 서브 발광 영역들(P1 내지 Pn, n=4), 및 서브 발광 영역들(P1 내지 P4) 사이에 위치하는 경계 영역(S)을 포함한다.
서브 발광 영역들(P1 내지 Pn, n=4) 각각은 제2 도전형 반도체층(146), 활성층(144), 및 제1 도전형 반도체층(142)이 수직 방향으로 적층된 형태일 수 있다. 여기서 수직 방향은 제2 도전형 반도체층(146)으로부터 제1 도전형 반도체층(142)으로 향하는 방향이거나, 또는 제2 전극층(105)과 수직인 방향일 수 있다. 그리고 경계 영역(S)은 서브 발광 영역들(P1 내지 P4)에 의하여 노출되는 제2 전극층(105)의 일 부분일 수 있다.
채널층(135)은 제2 전극층(105)의 가장 자리 영역 및 서브 발광 영역들(P1 내지 P4) 사이에 위치하는 제2 전극층(105) 부분(경계 영역, S) 상에 배치된다.
이때 제2 전극층(105)의 가장 자리 영역은 단위 발광 소자를 구분하는 기준선, 예컨대, 스크라이브(scribe line)으로부터 일정 거리(K) 이내의 제2 전극층(105)의 외곽 영역일 수 있다. 스크라이브 라인은 단위 발광 소자를 분리하기 위한 웨이퍼 상의 절단선일 수 있다
채널층(135)은 제2 전극층(105)의 가장 자리 영역 상에 배치되는 제1 서브 채널층(135-1), 서브 발광 영역들(P1 내지 P4) 각각의 측면의 일부를 덮도록 제2 전극층(105) 상에 배치되는 제2 서브 채널층(135-2), 및 서브 발광 영역들(P1 내지 P4) 사이의 제2 전극층(105) 상에 배치되는 제3 서브 채널층(135-3)을 포함한다.
스크라이브(scribe line)과 서브 발광 영역들(P1 내지 P4) 사이의 제2 전극층(105) 상에는 제1 서브 채널층(135-1)이 위치하기 때문에, 서브 발광 영역들(P1 내지 P4) 각각은 제2 전극층(105)의 단위 발광 소자를 구분하는 기준선으로부터 일정 거리 이격하여 제2 전극층(105) 상에 배치될 수 있다.
제2 서브 채널층(135-2)은 서브 발광 영역들(P1 내지 P4) 각각의 제2 도전형 반도체층(146)의 측면, 활성층(144)의 측면, 제1 도전형 반도체층(142)의 측면의 일부를 덮을 수 있다. 이때 제1 도전형 반도체층(142)의 측면의 다른 일부는 제2 서브 채널층(135-2)에 의하여 노출될 수 있다.
제2 서브 채널층(135-2)은 제2 도전형 반도체층(146)의 측면, 활성층(144)의 측면, 제1 도전형 반도체층(142)의 일부 측면으로부터 서브 발광 영역들(P1 내지 P4) 내부로 파고드는 또는 확장되는 제1 돌출부(192)를 포함할 수 있다.
예컨대, 제2 도전형 반도체층(146)의 측면, 활성층(144)의 측면, 제1 도전형 반도체층(142)의 측면은 홈을 갖고, 제2 서브 채널층(135-2)은 홈에 삽입되는 형태일 수 있다.
제2 서브 채널층(135-2)의 제1 돌출부(192)의 상부면은 활성층(144)과 제1 도전형 반도체층(142)의 경계면보다 높을 수 있다. 제1 도전형 반도체층(142)의 일부는 제1 돌출부(192) 상에 위치하며, 제1 돌출부(192)의 상부면은 제1 도전형 반도체층(142)과 접촉할 수 있다. 제1 돌출부(192)의 상부면과 접하는 제1 도전형 반도체층(142) 부분은 활성층(144) 및 제2 도전형 반도체층(146)과 수직 방향으로 비오버랩될 수 있다.
또한 제2 서브 채널층(135-2)은 오믹층(125) 또는/및 반사층(120)의 측면을 감쌀 수 있다. 이때 제2 서브 채널층(135-2)은 오믹층(125) 또는/및 반사층(120)의 측면으로부터 내부로 파고드는 제2 돌출부(194)를 포함할 수 있다. 이때 제2 돌출부(194)는 제1 돌출부(192)보다 수평 방향으로 더 확장될 수 있다. 그리고 제2 돌출부(194)는 후술하는 제1 전극들(162 내지 168)과 수직 방향으로 오버랩될 수 있다.
도 1에 도시된 실시 예에서는 채널층(135; 예컨대, 135-1 내지 135-3)은 배리어층(115) 상에 배치될 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예들에서는 채널층(135)은 오믹층(125)의 가장 자리 영역, 또는 반사층(120)의 가장 자리 영역, 또는 접합층(112)의 가장 자리 영역, 또는 지지 기판(110)의 가장 자리 영역 상에 배치될 수 있다.
채널층(135)은 제2 전극층(105)보다 전기 전도성이 낮은 물질, 또는 제2 도전형의 반도체층(146)과 쇼트키 접촉(schottcky contact)을 형성하는 물질, 또는 전기 절연성 물질로 형성될 수 있다. 예를 들어, 채널층(135)은 ZnO, SiO2, Si3N4, TiOx(x는 양의 실수), 또는 Al2O3 등과 같은 전기 절연 물질로 형성될 수 있다.
제2 및 제3 채널층(135-2, 135-3)은 후술하는 연결 전극(172)이 활성층(144) 및 제2 도전형 반도체층(146)과 전기적으로 접촉하는 것을 방지한다. 또한 제1 채서브 채널층(135-1)은 발광 구조물(140)을 단위 칩으로 분리하기 위한 아이솔레이션(isolation) 식각시 발광 구조물(140)과 제2 전극층(105) 사이의 계면이 박리되는 것을 방지하여 발광 소자(100)의 신뢰성이 저하되는 현상을 감소시킬 수 있다.
제1 도전형의 반도체층(142)의 상면은 광 추출 효율을 증가시키기 위해 러프니스(roughness, 170)가 형성될 수 있다. 제1 전극(162 내지 168)은 발광 구조물(140) 상에 배치된다.
제1 전극(162 내지 168)은 서브 발광 영역들(P1 내지 Pn, n=4) 각각의 제1 도전형 반도체층(142) 상에 배치된다. 도 1에 도시된 제1 전극(162 내지 168)의 형상은 상부에서 볼 때 사각형 형태이지만, 이에 한정되는 것은 아니며, 제1 전극(162 내지 168)은 다양한 형태로 구현될 수 있다.
도 1에서는 제1 전극(162 내지 168) 하부의 제1 도전형 반도체층(142)에 러프니스(170)가 형성되지 않지만, 이에 한정되는 것은 아니며, 다른 실시 예에서는 제1 전극들(162 내지 168) 하부의 제1 도전형 반도체층(142) 부분에도 러프니스(170)가 형성될 수도 있다.
연결 전극(172 내지 178)은 서브 발광 영역들(P1 내지 Pn, n=4) 각각의 제1 도전형 반도체층(142) 상에 배치되는 제1 전극들(162 내지 168)을 서로 연결한다.
예컨대, 연결 전극(172)은 서브 발광 영역들(P1 내지 Pn, n=4) 중 어느 하나(예컨대, P1)에 배치되는 제1 전극(162)의 일단과 서브 발광 영역들(P1 내지 Pn, n=4) 중 다른 어느 하나(예컨대, P2)에 위치하는 제1 전극(164)의 일단을 연결할 수 있다.
연결 전극(172 내지 178)은 서브 발광 영역들(P1 내지 Pn, n=4)의 측면, 및 경계 영역(S)에 위치하는 제2 전극층(105) 상에 배치될 수 있다.
연결 전극(172 내지 178)과 경계 영역(S)의 제2 전극층(105) 사이에는 제3 서브 채널층(135-3)이 배치될 수 있다. 또한 연결 전극(172 내지 178)과 활성층(144) 사이, 및 연결 전극(172 내지 178)과 제2 도전형 반도체층(146) 사이에는 제2 서브 채널층(135-2)이 배치될 수 있다. 또한 연결 전극(172 내지 178)의 일부는 서브 발광 영역들(P1 내지 P4) 각각의 제1 도전형 반도체층(142) 상에 배치될 수 있다.
예컨대, 제1 연결 전극(172)은 제1 서브 발광 영역(P1) 상의 제1 전극(162)과 제2 서브 발광 영역(P2)의 제1 전극(164)을 전기적으로 연결할 수 있다. 그리고 제2 연결 전극(174)은 제1 서브 발광 영역(P1) 상의 제1 전극(162)과 제3 서브 발광 영역(P3)의 제1 전극(166)을 전기적으로 연결할 수 있다. 그리고 제3 연결 전극(176)은 제3 서브 발광 영역(P3) 상의 제1 전극(166)과 제4 서브 발광 영역(P4)의 제1 전극(168)을 전기적으로 연결할 수 있다. 그리고 제4 연결 전극(178)은 제4 서브 발광 영역(P4) 상의 제1 전극(168)과 제2 서브 발광 영역(P2)의 제1 전극(164)을 전기적으로 연결할 수 있다.
제1 전극들(162 내지 168) 및 연결 전극(172 내지 178)은 금속 물질, 예컨대, Ti, Al, Al alloy, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru 및 Au 중에서 하나 이상의 물질 또는 합금을 포함하는 물질일 수 있으며, 그 형태는 단층 또는 다층일 수 있다.
예컨대, 제1 전극들(162 내지 168) 및 연결 전극(172 내지 178)은 하부 오믹층, 중간층, 및 상부 금속층을 포함할 수 있다. 그리고 하부 오믹층은 Cr,V,W,Ti중 적어도 하나를 포함하고, 중간층은 Pt,Pd,Ru,Rh,V,Ti,Ni,Al,Cu,W 중 적어도 하나를 포함하며, 상부 금속층은 Au를 포함할 수 있다.
제1 실시 예는 발광 구조물(140)을 복수의 서브 발광 영역들(P1 내지 P4)로 구분하고, 서브 발광 영역들(P1 내지 P4) 각각의 제1 도전형 반도체층(142) 상에 제1 전극(162 내지168)을 배치하기 때문에, 발광 구조물(140)에 전류를 분산하여 공급할 수 있다. 이에 따라 실시 예는 전류 집중을 억제하여 발광 소자(100)의 발광 효율을 향상시킬 수 있다.
또한 제1 실시 예는 서브 발광 영역들(P1 내지 P4) 사이의 제2 전극층(105) 상에 연결 전극(172 내지 178)이 배치되기 때문에, 서브 발광 영역들(P1 내지 P4)로부터 발생하는 빛이 연결 전극(172 내지 178)에 흡수되는 것을 방지하여 발광 효율을 향상시킬 수 있다.
또한 제1 실시 예는 서브 발광 영역들(P1 내지 P4) 각각이 병렬로 연결되는 복수의 발광 다이오드인 구조를 갖기 때문에, 발광 구조물(140)에 공급되는 전류가 서브 발광 영역들(P1 내지 P4) 각각으로 원활하게 공급되어 발광 효율이 향상될 수 있다.
도 3은 제2 실시 예에 따른 발광 소자(200)를 나타내고, 도 4는 도 3에 도시된 발광 소자(200)의 CD 방향의 단면도를 나타낸다. 도 1 및 도 2에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
도 3 및 도 4를 참조하면, 발광 소자(200)는 제2 전극층(105), 전류 차단층(130), 채널층(135), 발광 구조물(140), 제1 전극들(210 내지 240), 및 연결 전극(172 내지 176)을 포함한다.
제1 전극들(210 내지 240)은 서브 발광 영역들(P1 내지 P4) 각각의 제1 도전형 반도체층(142) 상에 배치되며, 또한 제1 전극들(210 내지 240)은 서브 발광 영역들(P1 내지 P4) 각각의 측면 상에 배치된다. 제1 실시 예와 다른 점은 제1 전극들(210 내지 240)이 서브 발광 영역들(P1 내지 P4)의 측면을 덮는다는 것이다. 따라서 제1 실시 예와 비교할 때, 제2 실시 예는 발광 구조물(140)에 전류를 더욱 분산시켜 공급함으로써, 발광 효율을 더욱 향상시킬 수 있다.
제1 전극들(210 내지 240)과 활성층(144) 사이, 및 제1 전극들(210 내지 240)과 제2 도전형 반도체층(146) 사이에는 제2 서브 채널층(135-2)이 개재된다. 제2 서브 채널층(135-2)은 활성층(144) 및 제2 도전형 반도체층(146)으로부터 제1 전극들(210 내지 240)을 전기적으로 절연시킨다.
또한 제1 전극들(210 내지 240) 각각은 제3 전극(212,222,232,242), 및 제4 전극(214, 224,234,244)을 포함한다. 제3 전극(212,222,232,242)은 서브 발광 영역들(P1 내지 P4)의 제1 도전형 반도체층(142) 상부면의 가장 자리 영역 상에 배치된다. 이때 제3 전극(212,222,232,242)을 위에서 내려다 본 형상은 다각형(예컨대, 4각형)일 수 있으나, 이에 한정되는 것은 아니다. 또한 제3 전극(212,222,232,242)은 서브 발광 영역들(P1 내지 P4)의 측면을 덮을 수 있다.
제4 전극(214, 224,234,244)은 제3 전극(212,222,232,242)과 연결되고, 제3 전극(212,222,232,242) 내부에 배치될 수 있다. 예컨대, 제4 전극(214)은 제3 전극(212)의 일단과 제3 전극(212)의 다른 일단을 연결할 수 있다.
제3 전극(212,222,232,242)과 활성층(144) 사이, 및 제3 전극(212,222,232,242)과 제2 도전형 반도체층(146) 사이에는 제2 서브 채널층(135-2)이 배치될 수 있다.
연결 전극(172 내지 176)은 서브 발광 영역들(P1 내지 P4) 각각에 배치되는 제3 전극(212,222,232,242)을 서로 연결한다. 연결 전극(172 내지 176)은 서브 발광 영역들(P1 내지 P4) 사이에 위치하는 제2 전극층(105) 상에 배치될 수 있으며, 연결 전극(172 내지 176)과 제2 전극층(105) 사이에는 제3 서브 채널층(135-3)이 배치될 수 있다.
도 5는 제3 실시 예에 따른 발광 소자(300)를 나타내고, 도 6은 도 5에 도시된 발광 소자(300)의 EF 방향의 단면도를 나타낸다. 도 1 및 도 2에 개시된 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략한다.
발광 소자(300)는 제2 전극층(105), 전류 차단층(130), 채널층(135), 발광 구조물(140), 제1 전극(310), 및 연결 전극(320)을 포함한다.
제1 전극(310)은 서브 발광 영역들(P1 내지 P4) 각각의 제1 도전형 반도체층(142)의 가장 자리 영역, 서브 발광 영역들(P1 내지 P4) 각각의 외부 측면, 및 서브 발광 영역들(P1 내지 P4)의 외부 측면 사이의 제2 전극층(105) 상에 배치된다.
여기서 서브 발광 영역들(P1 내지 P4) 각각의 외부 측면은 발광 구조물(140)의 측면에 대응하는 측면일 수 있다. 또는 서브 발광 영역들(P1 내지 P4) 각각의 외부 측면은 제1 서브 채널층(135-1)과 인접하는 측면일 수 있다.
반면에 인접하는 서브 발광 영역(P1 내지 P4) 사이에 위치하는 측면을 서브 발광 영역들(P1 내지 P4) 각각의 내부 측면이라 한다. 또는 경계 영역(S)에 인접하는 서브 발광 영역들(P1 내지 P4)의 측면을 내부 측면이라 한다.
제1 전극(310)은 제5 전극(312) 및 제6 전극(314)을 포함한다. 제5 전극(312)은 서브 발광 영역들(P1 내지 P4) 각각의 제1 도전형 반도체층(142)의 가장 자리 영역, 및 서브 발광 영역들(P1 내지 P4) 각각의 외부 측면 상에 배치될 수 있다. 그리고 제6 전극(314)은 서브 발광 영역들(P1 내지 P4)의 제1 도전형 반도체층(142)을 서로 연결할 수 있다. 즉 제6 전극(314)은 인접하는 서브 발광 영역들(P1 내지 P4)에 배치되는 제5 전극(312)을 서로 연결할 수 있다.
제2 서브 채널층(135-2)은 제1 전극(310)과 활성층 사이, 및 제1 전극(310)과 제2 도전형 반도체층(146) 사이에 배치되고, 또한 제1 서브 채널층(135-1)은 제1 전극(310)과 제2 전극층(105) 사이에도 배치될 수 있다.
연결 전극(320)은 제1 전극(310)의 일단과 제1 전극(310)의 다른 일단을 연결할 수 있으며, 서브 발광 영역들(P1 내지 P4) 각각의 제1 도전형 반도체층(142)과 접촉할 수 있다.
연결 전극(312)은 서브 발광 영역들(P1 내지 P4) 각각의 내부 측면들 중 적어도 하나의 내부 측면 상에 배치되는 제1 연결 전극(322) 및 경계 영역(S)의 제2 전극층(105) 상에 배치되는 제2 연결 전극(324)을 포함할 수 있다. 이때 제1 연결 전극(322)은 서브 발광 영역들(P1 내지 P4) 각각의 제1 도전형 반도체층(142) 상에 일부가 배치될 수 있다.
예컨대, 연결 전극(320)은 어느 인접하는 2개의 서브 발광 영역들(P1, 및 P2)을 연결하는 제6 전극(314)의 제1 부분과 다른 어느 인접하는 2개의 서브 발광 영역들(P3, 및 P4)을 연결하는 제6 전극(314)의 제2 부분을 연결할 수 있다.
제3 서브 채널층(135-3)은 연결 전극(320)과 경계 영역(S)의 제2 전극층(105) 사이에 배치될 수 있다. 제3 서브 채널층(135-3)은 연결 전극(320)이 제2 전극층(105)과 전기적으로 접촉하는 것을 방지한다.
제2 실시 예와 비교할 때, 제3 실시 예는 연결 전극(320)이 한번에 서브 발광 영역들(P1 내지 P4) 상의 제1 전극(310)을 연결하기 때문에 전극 패턴이 간단하여 제작이 용이할 수 있다.
도 7은 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 7을 참조하면, 실시 예에 따른 발광 소자 패키지는 패키지 몸체(610), 제1 금속층(612), 제2 금속층(614), 발광 소자(620), 반사판(625), 와이어(630), 및 봉지층(640)을 포함한다.
패키지 몸체(610)는 일측 영역에 캐버티(cavity)가 형성된 구조이다. 이때 캐버티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(610)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 금속층(612) 및 제2 금속층(614)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(610)의 표면에 배치될 수 있다. 발광 소자(620)는 제1 금속층(612) 및 제2 금속층(614)과 전기적으로 연결된다. 이때 발광 소자(620)는 도 1, 도 3, 또는 도 5에 도시된 발광 소자(100, 200,300)일 수 있다.
예컨대, 도 2에 도시된 발광 소자의 제2 전극층(105)은 제2 금속층(614)에 전기적으로 연결되고, 와이어(630)에 의하여 제1 전극(162 내지 168)은 제1 금속층(612)에 접합될 수 있다.
반사판(625)은 발광 소자(620)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(610)의 캐버티 측벽에 형성된다. 반사판(625)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
봉지층(640)은 패키지 몸체(610)의 캐버티 내에 위치하는 발광 소자(620)를 포위하여 발광 소자(620)를 외부 환경으로부터 보호한다. 봉지층(640)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 봉지층(640)은 발광 소자(620)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다. 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자들 중 적어도 하나를 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 8a는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타내고, 도 8b는 도 8a에 도시된 표시 장치의 광원 부분의 단면도이다.
도 8a 및 도 8b를 참조하면, 표시 장치는 백라이트 유닛 및 액정 표시 패널(860), 탑 커버(Top cover, 870), 고정부재(850)를 포함한다.
백라이트 유닛은 바텀 커버(Bottom cover, 810)와, 바텀 커버(810)의 내부의 일측에 마련되는 발광 모듈(880)과, 바텀 커버(810)의 전면에 배치되는 반사판(820)과, 반사판(820)의 전방에 배치되며 발광 모듈(880)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(830)과, 도광판(30)의 전방에 배치되는 광학 부재(840)를 포함한다. 액정 표시 장치(860)는 광학 부재(840)의 전방에 배치되며, 탑 커버(870)는 액정 표시 패널(860)의 전방에 마련되며, 고정 부재(850)는 바텀 커버(810)와 탑 커버(870) 사이에 배치되어 바텀 커버(810)와 탑 커버(870)를 함께 고정시킨다.
도광판(830)은 발광 모듈(880)에서 방출되는 광이 면광원 형태로 출사되도록 안내하는 역할을 하고, 도광판(830)의 후방에 배치되는 반사판(820)은 발광 모듈(880)에서 방출된 광이 도광판(830)방향으로 반사되도록 하여 광 효율을 높이는 역할을 한다. 다만, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있고, 도광판(830)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다. 여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 발광 모듈(880)에서 방출되는 빛을 산란시켜 그 빛이 액정 표시 장치의 화면 전영역에 걸쳐 균일하게 분포되도록 한다. 따라서, 도광판(830)은 굴절률과 투과율이 좋은 재료로 이루어지는데, 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 광학 부재(840)가 도광판(830)의 상부에 구비되어 도광판(830)에서 출사되는 빛을 소정 각도로 확산시킨다. 광학 부재(840)는 도광판(830)에 의해 인도된 빛을 액정 표시 패널(860) 방향으로 균일하게 조사되도록 하다.
광학 부재(840)로는 확산 시트, 프리즘 시트 또는 보호 시트 등의 광학 시트가 선택적으로 적층되거나, 마이크로 렌즈 어레이를 사용할 수도 있다. 이때, 복수 개의 광학 시트를 사용할 수도 있으며, 광학 시트는 아크릴 수지, 폴리우레탄 수지 또는 실리콘 수지 등과 같은 투명 수지로 이루어질 수 있다. 그리고, 상술한 프리즘 시트 내에 형광 시트가 포함될 수도 있음은 상술한 바와 동일하다.
그리고, 광학 부재(840)의 전면에는 액정 표시 패널(860)이 구비될 수 있다. 여기서, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 디스플레이 장치가 구비될 수 있음은 당연하다.
바텀 커버(810) 상에는 반사판(820)이 놓이게 되고, 반사판(820)의 위에는 도광판(830)이 놓이게 된다. 그리하여 반사판(820)은 방열부재(미도시)와 직접 접촉될 수도 있다. 발광 모듈(880)은 발광 소자 패키지(882) 및 인쇄회로기판(881)을 포함한다. 발광 소자 패키지(882)는 인쇄회로기판(881) 상에 실장된다. 여기서 발광 소자 패키지(881)은 도 19에 도시된 실시 예일 수 있다.
인쇄회로기판(881)은 브라켓(812) 상에 접합될 수 있다. 여기서, 브라켓(812)은 발광 소자 패키지(882)의 고정 외에 열방출을 위하여 열전도율이 높은 물질로 이루어질 있고, 도시되지는 않았으나, 브라켓(812)과 발광 소자 패키지(882) 사이에는 열 패드가 구비되어 열 전달을 용이하게 할 수 있다. 그리고, 브라켓(812)는 도시된 바와 같이 'ㄴ'자 타입으로 구비되어, 가로부(812a)는 바텀 커버(810)에 의하여 지지되고, 세로부(812b)는 인쇄회로기판(881)을 고정할 수 있다.
도 9는 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다. 도 9를 참조하면, 조명 장치는 광을 투사하는 광원(750)과 광원(7500)이 내장되는 하우징(700)과 광원(750)의 열을 방출하는 방열부(740) 및 광원(750)과 방열부(740)를 하우징(700)에 결합하는 홀더(760)를 포함한다.
하우징(700)은 전기 소켓(미도시)에 결합되는 소켓 결합부(710)와, 소켓 결합부(710)와 연결되고 광원(750)이 내장되는 몸체부(730)를 포함한다. 몸체부(730)에는 하나의 공기 유동구(720)가 관통하여 형성될 수 있다.
하우징(700)의 몸체부(730) 상에 복수 개의 공기 유동구(720)가 구비되며, 공기 유동구(720)는 하나이거나, 복수 개일 수 있다. 공기 유동구(720)는 몸체부(730)에 방사상으로 배치되거나 다양한 형태로 배치될 수 있다.
광원(750)은 기판(754) 상에 구비되는 복수 개의 발광 소자 패키지(752)를 포함한다. 기판(754)은 하우징(700)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(740)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다. 복수 개의 발광 소자 패키지는 상술한 실시 예들 중 어느 하나일 수 있다.
광원(750)의 하부에는 홀더(760)가 구비되며, 홀더(760)는 프레임 및 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 광원(750)의 하부에는 광학 부재가 구비되어 광원(750)의 발광 소자 패키지(752)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
110: 기판, 112: 접합층
115: 배리어층 120: 반사층
125: 오믹층 130: 전류 차단층
135: 채널층 140: 발광 구조물
150: 패시베이션층 162 내지 168: 제1 전극
170: 러프니스 패턴 172 내지 178: 연결 전극.

Claims (16)

  1. 복수의 서브 발광 영역들로 구분되도록 정의되며, 개별 서브 발광 영역에 배치되는 제1 반도체층, 제2 반도체층, 및 상기 제1 반도체층과 상기 제2 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물;
    상기 제2 반도체층의 측면 및 상기 활성층의 측면을 감싸도록 배치되는 채널층; 및
    하나 이상의 상기 서브 발광 영역들의 상기 제1 반도체층을 상호 연결하는 제1 전극을 포함하는 발광 소자.
  2. 제1항에 있어서, 상기 서브 발광 영역들은,
    상기 채널층에 의하여 상기 복수의 서브 발광 영역별로 구분되도록 정의되는 발광 소자.
  3. 제1항에 있어서,
    상기 제2 반도체층 하부에 배치되고, 상기 각각의 서브 발광 영역의 상기 제2 반도체층을 공통으로 연결하는 제2 전극을 더 포함하는 발광 소자.
  4. 제1항에 있어서,
    상기 제2 반도체층 및 상기 활성층은 각각의 측면 내부로 홈을 가지며, 상기 채널층은 상기 홈으로 삽입되는 돌기를 갖는 발광 소자.
  5. 제1항에 있어서,
    상기 채널층은 상기 제1 반도체층의 측면 일부를 더 감싸도록 배치되며,
    상기 채널층이 감싸는 상기 제1 반도체층 측면 일부는 내부로 홈을 가지며, 상기 홈과 대응하는 상기 채널층 부분은 돌기를 갖는 발광 소자.
  6. 제1항에 있어서, 상기 제1 전극은,
    상기 복수의 서브 발광 영역들 내에 각각 배치되는 제3 전극; 및,
    상기 각각의 제3 전극을 연결하는 연결 전극을 포함하는 발광 소자.
  7. 제6항에 있어서,
    상기 연결 전극은 상기 제1 반도체층 측면 및 상기 채널층을 따라 배치되는 발광 소자.
  8. 제7항에 있어서,
    상기 연결 전극은 상기 복수의 서브 발광 영역들 사이에 배치되는 발광 소자.
  9. 제6항에 있어서, 상기 제3 전극은,
    상기 제1 반도체층 상부에 배치되는 제4 전극; 및
    상기 제1 도전형 반도체층의 측면에 배치되는 제5 전극을 포함하는 발광 소자.
  10. 제9항에 있어서, 상기 제4 전극은,
    상기 제1 반도체층의 가장 자리 영역 상에 배치되는 제6 전극을 포함하는 발광 소자.
  11. 제3항에 있어서, 상기 제2 전극층은,
    지지 기판;
    상기 지지 기판 상의 반사층;
    상기 지지 기판과 상기 반사층 사이의 접합층;
    상기 반사층 상의 오믹층을 포함하며,
    상기 채널층은,
    상기 오믹층 상에 배치되는 발광 소자.
  12. 제11항에 있어서,
    상기 채널층은 상기 오믹층의 측면을 감싸며,
    상기 채널층은 상기 오믹층의 측면으로부터 내부로 파고드는 돌기를 갖는 발광 소자.
  13. 제3항에 있어서, 상기 채널층은,
    상기 제2 전극의 가장 자리 영역 상에 배치되는 제1 서브 채널층;
    상기 서브 발광 영역들 각각의 측면의 일부를 덮도록 상기 제2 전극 상에 배치되는 제2 서브 채널층; 및
    상기 서브 발광 영역들 사이에 위치하는 제2 전극 상에 배치되는 제3 서브 채널층을 포함하는 발광 소자.
  14. 제9항에 있어서, 상기 제4 전극은,
    상기 제6 전극의 내부에 배치되고, 상기 제6 전극과 연결되는 제7 전극을 더 포함하는 발광 소자.
  15. 제1항에 있어서, 상기 제1 전극은,
    상기 서브 발광 영역들의 상기 제1 반도체층의 가장 자리 영역, 및 상기 서브 발광 영역들의 외부 측면 상에 배치되는 제8 전극; 및
    상기 서브 발광 영역들의 내부 측면에 배치되는 제9 전극을 포함하며,
    상기 외부 측면은
    상기 발광 구조물의 측면에 대응하는 측면이고, 상기 내부 측면은 상기 서브 발광 영역들 사이에 위치하는 측면인 발광 소자.
  16. 제15항에 있어서, 상기 제8 전극은,
    상기 서브 발광 영역들의 상기 제1 반도체층을 서로 연결하는 발광 소자.
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