KR20180053435A - 반도체 발광 디바이스를 위한 반사성 접촉부 - Google Patents

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Abstract

반도체 구조체는 n-형 영역(20)과 p-형 영역(24) 사이에 배치된 발광 층(22)을 포함한다. p-전극은 상기 p-형 영역의 부분 상에 배치된다. p-전극은 p-형 영역의 제1 부분과 직접 접촉하는 반사성의 제1 재료(26) 및 상기 제1 부분에 인접한 상기 p-형 영역의 제2 부분과 직접 접촉하는 제2 재료(30)를 포함한다. 상기 제1 재료(26) 및 제2 재료(30)는 동일한 두께의 평평한 층들로 형성된다.

Description

반도체 발광 디바이스를 위한 반사성 접촉부{REFLECTIVE CONTACT FOR A SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 Ⅲ-질화물 발광 디바이스를 위한 반사성 접촉부에 관한 것이다.
LEDs(light emitting diodes), RCLEDs(resonant cavity light emitting diodes), VCSELs(vertical cavity laser diodes) 및 엣지 방출 레이져들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들은 최근에 이용 가능한 가장 효율적인 광원들 중 하나이다. 가시 스펙트럼에서 동작 가능한 고휘도 발광 디바이스들의 제조에서 현재 관심 대상인 재료 시스템들은 Ⅲ-Ⅴ 족 반도체들, 특히, 갈륨, 알루미늄, 인듐 및 Ⅲ-질화물 재료들로서도 지칭되는 질소의 2원, 3원 및 4원 합금들을 포함한다. 통상적으로, Ⅲ-질화물 발광 디바이스들은, 사파이어, 탄화 규소(silicon carbide), Ⅲ-질화물, 합성물, 또는 그 외의 적절한 기판 상에서 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택셜 기술들에 의해 상이한 조성들 및 도펀트 농도들의 반도체 층들의 스택(stack)을 에피택셜 성장시킴으로써 제조된다. 종종, 스택은 기판 상에 형성된, 예를 들어, Si로 도핑된 하나 이상의 n-형 층들, n-형 층 또는 층들 상에 형성된 활성 영역 내의 하나 이상의 발광 층들, 및 활성 영역 상에 형성되고, 예를 들어, Mg로 도핑된 하나 이상의 p-형 층들을 포함한다. 전기 접촉부들은 n-형 및 p-형 영역들 상에서 형성된다. Ⅲ-질화물 디바이스들은 종종, n-접촉부 및 p-접촉부 양쪽 모두가 반도체 구조체의 동일 측면 상에 형성되는, 반전(inverted) 또는 플립 칩(flip chip) 디바이스로서 형성되고, 광은 접촉부의 맞은 편에 있는 반도체 구조체의 측면으로부터 추출된다.
은(silver)은 종종 반사성 p-접촉부로서 사용되고, 기계적 응력, 화학 반응, 또는 전자 이동(electromigration)에 의해 유발된 이동에 영향을 받기 쉬운 것으로 알려져 있다. 예를 들어, 은 p-접촉부를 갖는 Ⅲ-질화물 LED가 도 1에 도시되고, 미국 특허 6,946,685에서 설명된다. US 6,946,685는 "은 전극 금속화(silver electrode metallization)는 수분 및, 예를 들어, 디바이스의 접촉부들에 동작 전압을 인가하는 것의 결과로서 야기된 필드 같은 전기 장의 존재하에서의 전기화학 이동(electrochemical migration)에 영향을 받는다"는 것을 교시한다. 디바이스의 pn 접합에 대한 은 금속화의 전기화학 이동은 접합을 가로질러 교번 분로 경로(alternate shunt path)를 야기시켜 디바이스의 효율을 떨어뜨린다.
도 1은 Ⅲ-Ⅴ 질화물 반도체의 n-형 층(120)과 Ⅲ-Ⅴ 질화물 반도체의 p-형 층(140) 사이의 발광 활성 영역(130A)를 포함하는 반도체 구조체를 포함하는 발광 디바이스를 도시한다. 은 금속을 포함하는 p-전극(160)은 p-형 층 rr상에 성막되고, n-전극(도 1에 도시되지 않음)은 n-형 층과 연결된다. 활성 영역으로부터 발광을 유발하기 위해 전기 신호들이 상기 전극들에 인가될 수 있게 하는 수단들이 제공되고, p-전극으로부터 활성 영역으로의 은 금속의 전자화학 이동을 막기 위해 이동 배리어(migration barrier)(175)가 제공된다. 이동 배리어(175)는 도전성 가드 시트(conducting guard sheet)이다. 도 1에 도시된 바와 같이, 가드 시트는 은 p-전극의 가장 자리를 덮으면서, 은을 완전히 둘러싼다.
본 발명은 목적은 p-전극에 반사성의 제1 재료 및 제2 재료를 포함시키는 것이다. 몇몇 실시예들에서, 제2 재료는 제1 재료의 이동을 감소시킬 수 있다. 접촉부의 반사도는 은 접촉부 및 은 접촉부를 둘러싸는 가드 시트를 갖는 디바이스 상에서 개선될 수 있다.
본 발명의 실시예들은 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 반도체 구조체를 포함한다. p-전극은 p-형 영역의 일부분 상에 배치된다. p-전극은 p-형 영역의 제1 부분에 직접 접촉하는 반사성의 제1 재료 및 제1 부분에 인접한 p-형 영역의 제2 부분에 직접 접촉하는 제2 재료를 포함한다. 제1 재료 및 제2 재료는 실질적으로 동일한 두께의 평평한 층들로 형성된다.
도 1은 은 p-전극을 덮는 이동 배리어를 갖는 발광 디바이스를 도시한다.
도 2는 포토레지스트(photoresist)로 패터닝된 은 p-접촉부를 갖는 Ⅲ-질화물의 일부분을 도시한다.
도 3은 패터닝된 은 p-접촉부 상에 층을 형성한 후의, 도 2의 디바이스를 도시한다.
도 4는 포토레지스트를 리프트 오프(lift off)하고 p-전극 상에 가드 시트를 형성한 후의, 도 3의 디바이스를 도시한다.
도 5는 마운트에 접속된 Ⅲ-질화물 디바이스를 도시한다.
도 1에 도시된 디바이스에서, 가드 시트를 이용하여 은 접촉부를 밀봉하기 위해, 처음에 은은 메사(mesa)의 가장자리로부터 에치백된다. 반사성 p-전극(160)과 메사의 가장자리 사이의 밴드(10)는 "블랙 벨트(black belt)"라고 언급되는데, 이는 은 p-전극(160)처럼 반사성이 아니기 때문이다. 예를 들어, 블랙 벨트는 약 10 마이크로미터(micron)의 폭일 수 있고, 디바이스 영역의 약 7%에 해당할 수 있다. 블랙 벨트에 의한 광 흡수는 디바이스의 효율성을 감소시킬 수 있다. 더욱이, 은 p-전극(160)의 가장자리에 생성된 스텝(12)은 가드 시트(175)로 밀봉하기에는 어렵고, 따라서 습기의 유입과 은의 외부 이동되기가 쉽다. 스텝(12)의 높이를 최소화하기 위해, 은 p-전극(160)은 가능한 얇게, 예를 들어, 약 150㎚로 유지된다. 은 p-전극의 안정성과 반사성은 더 두꺼운, 예를 들어, 약 200㎚ 두께의 은 층들에서 유리할 수 있다.
본 발명의 실시예들에서, 은 p-접촉부를 다시 에치백 한 후에, 블랙 벨트는 은과 동일한 두께의 금속 층으로 채워진다. 거의 평판인 p-접촉부 구조체는 도 1에서 도시된 접촉부들과 같이, 종래의 접촉부들보다 더 반사적이고 더 잘 밀봉될 수 있다.
도 2 내지 도 4는 본 발명의 실시예들에 따른 반사성 접촉부를 형성하는 것을 도시한다. 디바이스의 단지 일부만이 도 2 내지 도 4에 도시된다. 도 2에서, n-형 영역, 발광 또는 활성 영역 및 p-형 영역을 포함하는 Ⅲ-질화물 반도체 구조체는, 임의의 적절한 성장 기판일 수 있고 통상적으로 사파이어 또는 SiC인 성장 기판(도시되지 않음) 상에서 성장된다. n-형 영역(20)은 먼저 기판 상에서 성장된다. n-형 영역은, 예를 들어, n-형이거나 의도적으로 도핑되지 않을 수 있는 버퍼 층 또는 핵 형성 층과 같은 준비 층들, 기판제거 후에 성장 기판의 후속 릴리즈(release) 또는 반도체 구조체의 박형화를 용이하게 하도록 고안된 릴리즈 층들, 및 발광 영역이 광을 효율적으로 방출하는데 바람직한 특별한 광학적 또는 전기적 특성들을 위해 고안된 n-형 또는 심지어 p-형 디바이스 층들을 포함하는, 상이한 조성들 및 도펀트 농도의 다중 층들을 포함할 수 있다.
발광 또는 활성 영역(22)은 n-형 영역(20) 위에 성장된다. 적절한 발광 영역들의 예시들은 단일의 두껍거나 얇은 발광 층, 또는 배리어 층들에 의해 분리된 다중의 얇거나 두꺼운 양자 우물 발광 층들을 포함하는 다중 양자 우물 발광 영역을 포함한다. 예를 들어, 다중 양자 우물 발광 영역은, 각각 100Å 이하의 두께를 갖는 배리어들에 의해 분리된 각각 25Å 이하의 두께를 갖는 다중 발광 층들을 포함할 수 있다. 몇몇 실시예들에서, 디바이스의 발광 층들 각각의 두께는 50Å보다 더 두껍다.
p-형 영역(24)은 발광 영역(22) 위에 성장된다. n-형 영역과 마찬가지로, p-형 영역은 상이한 조성, 두께 및 도펀트 농도의 다중 층들을 포함할 수 있으며, 이는 의도적으로 도핑되지 않은 층들, 또는 n-형 층들을 포함한다.
반사성 금속 p-접촉부(26)는 p-형 영역(24) 상에 형성된다. 반사성 금속(26)은 보통 은을 포함하며, 순수 은, 은을 포함하는 합금, 또는 하나 이상의 은 층들 및 니켈 또는 그 외의 도전성 재료와 같은 상이한 금속의 하나 이상의 층들을 포함할 수 있다. 몇몇 실시예에서, 반사성 금속(26)은 150㎚와 250㎚ 사이의 두께이다. 레지스트(resist) 층(28)은 반사성 금속(26) 위에 형성되고 패터닝되며, 그 후, 예를 들어, 블랙 벨트 영역(27) 내의 반사성 금속(26)의 부분은 제거된다. 레지스트 층(28) 아래의 반사성 금속(26)의 부분은 디바이스에 남는다. 에칭 시간을 조절함으로써, 반사성 금속(26)은 레지스트 층(28)의 아래로부터 수 마이크로미터의 거리까지 제거될 수 있으며, 이는 통상적으로 언더컷(undercut)이라고 언급된다.
도 3에서, 레지스트 층(28) 및 블랙 벨트(27)는 반사 금속(26)과 거의 동일한 두께의 층(30)으로 덮혀진다. 예를 들어, 몇몇 실시예에서 층(30)은 150㎚와 250㎚ 사이의 두께이다. 층(30)은 은 이동의 문제들이 없고, 가능한 한 반사성인 것으로 선택된다. 층(30)은, 예를 들어, 단일 증착 알루미늄 층, 하나 이상의 스퍼터링(sputtered) 알루미늄 층들, 하나 이상의 알루미늄 합금들, AlTi와 같은 알루미늄 금속 스택, 또는 반사도 강화를 위한 Al2O3/Al 이중 층 또는 SiO2/Al 이중 층과 같은 비 금속 층일 수 있다. 반사성 금속(26)과 층(30) 사이의 갭(gap)은 반사성 금속(26)의 언더 컷을 제어하고 층(30)의 적절한 성막(deposition) 기술을 선택함으로써 0에서부터 2마이크로미터 미만까지 조절될 수 있다.
그 후, 레지스트 층(28)은 리프트 오프되어, 반사성 금속(26)을 노출시키고 블랙 벨트(27) 내의 층(30)을 남겨 둔다. 도 4에서, 가드 시트(32)는 p-전극 위에 형성되며, 반사성 금속(26)과 층(30)을 포함한다. 가드 시트(32)는, 예를 들어, 티타늄, 텅스텐 또는 하나 이상의 합금들과 같은 하나 이상의 금속들, 또는 SiNx, SiOx 또는 Al2O3와 같이 반사도 개선을 위한 하나 이상의 유전체일 수 있다. 몇몇 실시예들에서, 가드 시트(32)는 TiW의 두 개의 층들 사이에 삽입된 TiWN의 층이다. 몇몇 실시예들에서, 층(30)은 AlTi이고, 가드 시트(32)는 TiW의 적어도 하나의 층을 포함한다. AlTi는 TiW 가드 시트 층에 대한 강화된 부착력을 제공할 수 있다. 몇몇 실시예들에서, 가드 시트는 니켈과 같은 부착력 개선을 위한 상부층 및/또는 하부층을 포함한다.
도 5는 마운트(40)에 결합된 LED(42)를 도시한다. 위에서 설명된 p-형 영역(24) 상의 p-전극을 형성하기 전 또는 후에, n-형 영역의 부분들은 p-형 영역과 발광 영역의 부분들을 에칭함으로써 노출된다. n-형 영역(20), 발광 영역(22) 및 p-형 영역(24)을 포함하는 반도체 구조체는 도 3의 구조체(44)에 의해 표현된다. n-접촉부들(46)은 n-형 영역의 노출된 부분들 상에 형성된다.
LED(42)는 n-상호 접속부 및 p-상호 접속부(56 및 58)에 의해 마운트(40)에 본딩된다. 상호 접속부들(56 및 58)은 땜납 또는 다른 금속들과 같은 임의의 적절한 재료들일 수 있고, 재료들의 다중 층들을 포함할 수 있다. 몇몇 실시예들에서, 상호 접속부는 적어도 하나의 금(gold) 층을 포함하고, LED(42)와 마운트(40) 간의 본딩은 초음파 본딩에 의해 형성된다.
초음파 본딩 중에, LED 다이(die)(42)는 마운트(40) 상에 위치된다. 본드 헤드(bond head)는 LED 다이의 상부 표면 상에 위치되며, 종종, 사파이어 상에 성장된 Ⅲ-질화물 디바이스의 경우에는 사파이어 성장 기판의 상부 표면 상에 위치된다. 본드 헤드는 초음파 트랜스듀서(transducer)에 접속된다. 초음파 트랜스튜서는, 예를 들어, PZT(lead zirconate titanate) 층들의 스택일 수 있다. 시스템의 하모니컬한 공진을 유발하는 주파수(종종, 수십 또는 수백 kHz 차수의 주파수)에서 전압이 트랜스듀서에 인가될 때, 트랜스듀서는 종종 마이크로미터 차수의 진폭으로 진동하기 시작하며, 결과적으로 본드 헤드와 LED 다이가 진동하게 한다. 진동은 LED(42) 상의 구조체 금속 격자의 원자들이 마운트(40) 상의 구조체와 상호 확산되게 하여, 야금술적으로 연속적인 결합을 유발한다. 본딩 중에 열 및/또는 압력이 부가될 수 있다.
마운트(40)에 LED 다이(42)를 본딩한 후에, 반도체 층들이 성장된 기판의 전체 또는 일부는 특정 성장 기판을 제거에 적절한 임의의 기술에 의해 제거될 수 있다. 예를 들어, 사파이어 기판은 레이저 리프트 오프에 의해 제거될 수 있다. 성장 기판의 전체 또는 일부를 제거한 후에, 남아있는 반도체 구조체는, 예를 들어 광전자화학 에칭에 의해 박형화될 수 있으며, 및/또는 표면은, 예를 들어, 광 결정 구조를 이용하여 거칠게 되거나 패터닝될 수 있다. 본 분야에서 공지된 렌즈, 파장 변환 물질 또는 그 외의 구조체들은 기판 제거 후에 LED(42) 위에 배치될 수 있다.
위에서 설명된 실시예들은 도 1에 도시된 구조체에 관한 몇몇의 이점들을 가질 수 있다. 상기 실시예들의 p-전극 구조체는 더 평평할 수 있으며, 그것에 의해 스트레스 집중 포인트들을 감소시킬 수 있고, 스텝을 덮기 위한 가드 시트의 필요성을 제거함으로써 가드 시트의 무결성을 개선할 수 있다. 반사성 금속은 가드 시트로 반사성 금속의 가장자리에서 스텝을 덮는 것과 관련된 문제점들을 악화시키지 않고도 더 두껍게 만들어질 수 있다. 칩으로부터의 광학적 손실들은 블랙 벨트에 의해 흡수되는 광의 양을 감소시킴으로써 감소될 수 있다. 층(30)이 후속하는 처리 동안 반사성 금속(26)의 가장자리들을 보호할 수 있기 때문에, 하부 반도체 재료를 벗겨내는 은에 관련된 문제점들은 감소될 수 있다. 알루미늄 층(30)은 은 전자 부식을 저지하거나 지연시킬 수 있는 희생 애노드(sacrificial anode)로서 기능할 수 있다. 블랙 벨트 내의 은 이동은 알루미늄 층(30)의 더 낮은 전기장 및 높은 전기 전도도에 의해 감소될 수 있다.
본 발명을 상세히 설명하였으므로, 본 분야의 숙련자들은, 본 명세서를 고려하면, 본 명세서에 설명된 독창적인 개념의 사상으로부터 벗어남이 없이 본 발명에 수정들을 행할 수 있다는 것을 이해할 것이다. 그러므로, 본 발명의 범주가 도시되고 설명된 특정한 실시예들에 제한되는 것으로 의도되지는 않는다.

Claims (12)

  1. 반도체 발광 디바이스로서,
    n-형 영역과 p-형 영역 사이에 배치된 발광층을 포함하는 반도체 구조체;
    상기 p-형 영역의 부분 상에 배치된 p-전극 - 상기 p-전극은, 상기 p-형 영역의 제1 부분과 직접 접촉하는 반사성 제1 물질, 및 상기 제1 부분에 인접한 상기 p-형 영역의 제2 부분과 직접 접촉하는 제2 물질을 포함하고, 상기 제1 물질 및 상기 제2 물질은 동일한 두께의 평평한 층들임 - ;
    상기 p-형 영역 및 발광층의 부분을 에칭함으로써 노출된 상기 n-형 영역의 부분; 및
    메사(mesa)를 형성하는 상기 p-형 영역의 남아있는 부분 - 상기 제2 물질은 상기 제1 물질 및 상기 메사의 가장자리 사이에 배치되어 상기 반도체 구조체로부터 상기 제1 물질의 벗겨짐(peeling)을 감소시킴 -
    을 포함하는 반도체 발광 디바이스.
  2. 제1항에 있어서,
    상기 제1 물질은 은을 포함하는, 반도체 발광 디바이스.
  3. 제1항에 있어서,
    상기 제2 물질은 알루미늄을 포함하는, 반도체 발광 디바이스.
  4. 제1항에 있어서,
    상기 제2 물질은 알루미늄 합금, 알루미늄 금속 스택, AlTi, Al2O3/Al 이중층 및 SiO2/Al 이중층 중 하나를 포함하는, 반도체 발광 디바이스.
  5. 제1항에 있어서,
    상기 p-전극은 상기 제1 및 제2 물질 위에 제3 물질을 더 포함하고,
    상기 제3 물질은 상기 제1 물질의 이동을 방지하도록 구성되는, 반도체 발광 디바이스.
  6. 제5항에 있어서,
    상기 제3 물질은 티타늄 및 텅스텐을 포함하는, 반도체 발광 디바이스.
  7. 반도체 발광 디바이스를 형성하는 방법으로서,
    n-형 영역과 p-형 영역 사이에 배치된 발광층을 포함하는 반도체 구조체를 성장시키는 단계;
    상기 p-형 영역 상에 금속을 포함하는 반사성 제1 물질을 형성하는 단계;
    상기 반사성 제1 물질 상에 레지스트(resist) 층을 형성하는 단계;
    상기 레지스트 층에 개구부를 형성하기 위해 상기 레지스트 층을 패터닝하는 단계;
    상기 레지스트 층의 상기 개구부에 대응하는 상기 반사성 제1 물질의 부분을 제거하는 단계;
    상기 레지스트 층의 남아있는 부분 및 상기 반사성 제1 물질의 부분을 제거함으로써 노출된 상기 p-형 영역의 부분 상에 금속을 포함하는 제2 물질을 형성하는 단계;
    상기 레지스트 층의 남아있는 부분을 제거하는 단계; 및
    상기 n-형 영역의 일부를 노출시키기 위하여 상기 p-형 영역 및 발광층의 일부를 에칭하는 단계 - 상기 p-형 영역의 남아있는 부분은 메사를 형성하고, 상기 제2 물질은 상기 제1 물질 및 상기 메사의 가장자리 사이에 존재하여 상기 반도체 구조체로부터 상기 제1 물질의 벗겨짐을 감소시킴 -
    를 포함하는, 반도체 발광 디바이스를 형성하는 방법.
  8. 제7항에 있어서,
    상기 제1 물질 및 상기 제2 물질은 동일한 두께를 갖는, 반도체 발광 디바이스를 형성하는 방법.
  9. 제7항에 있어서,
    상기 제1 물질은 은을 포함하는, 반도체 발광 디바이스를 형성하는 방법.
  10. 제7항에 있어서,
    상기 제2 물질은 알루미늄을 포함하는, 반도체 발광 디바이스를 형성하는 방법.
  11. 제7항에 있어서,
    상기 제1 및 제2 물질 상에 제3 물질을 형성하는 단계를 더 포함하고,
    상기 제3 물질은 상기 제1 물질의 이동을 방지하도록 구성되는, 반도체 발광 디바이스를 형성하는 방법.
  12. 제11항에 있어서,
    상기 제3 물질은 티타늄 및 텅스텐을 포함하는, 반도체 발광 디바이스를 형성하는 방법.
KR1020187013623A 2009-07-21 2010-06-24 반도체 발광 디바이스를 위한 반사성 접촉부 KR101991961B1 (ko)

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