KR20180048779A - 촬상 소자 및 전자 카메라 - Google Patents
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Abstract
촬상 소자는, 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체층과, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 복수의 화소마다 형성된 제 2 반도체층과, 상기 축적부에 전송된 상기 전하에 기초한 신호가 입력되는 제 3 반도체층을 구비한다.
Description
본 발명은 촬상 소자 및 전자 카메라에 관한 것이다.
종래, 화소가 형성된 칩과, 화소를 구동시키는 화소 구동 회로가 형성된 칩이 적층된 촬상 소자가 알려져 있다 (예를 들어 특허문헌 1). 종래의 촬상 소자로 화소마다 노광량을 제어하기 위해서는, 각 화소에 전송 펄스의 2 개의 전원을 형성해야 한다는 문제가 있었다.
제 1 양태에 의하면, 촬상 소자는, 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체층과, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 복수의 화소마다 형성된 제 2 반도체층과, 상기 축적부에 전송된 상기 전하에 기초한 신호가 입력되는 제 3 반도체층을 구비한다.
제 2 양태에 의하면, 촬상 소자는, 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체 기판과, 상기 제 1 반도체 기판에 적층하여 배치되고, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 복수의 화소마다 형성된 반도체층을 구비한다.
제 3 양태에 의하면, 촬상 소자는, 절연부가 형성되고, 소정의 기판 전위가 설정된 제 1 반도체 기판과, 상기 제 1 반도체 기판에 형성되고, 입사광을 광전 변환하는 광전 변환부와, 상기 제 1 반도체 기판에 형성되고, 상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와, 정전위인 제 1 신호 전위와 부전위인 제 2 신호 전위를 포함하는 상기 전송 신호를 상기 전송부에 공급하는, 상기 절연부에 의해 상기 제 1 반도체 기판으로부터 전기적으로 절연된 공급부를 구비한다.
도 1 은 촬상 장치의 구성을 모식적으로 나타내는 단면도
도 2 는 촬상 소자의 단면도
도 3 은 화소의 구성을 모식적으로 나타내는 블록도
도 4 는 아날로그 회로부 및 화소 구동부의 회로도
도 5 는 제 1 반도체 기판과 제 2 반도체 기판의 웰 구조를 모식적으로 나타내는 도면
도 6 은 촬상 소자를 사용한 촬상 시퀀스를 나타내는 타이밍 차트
도 7 은 전송 신호 공급부의 회로도
도 8 은 전송 신호 공급부의 평면도
도 9 는 전송 신호 공급부의 단면을 나타내는 모식도
도 2 는 촬상 소자의 단면도
도 3 은 화소의 구성을 모식적으로 나타내는 블록도
도 4 는 아날로그 회로부 및 화소 구동부의 회로도
도 5 는 제 1 반도체 기판과 제 2 반도체 기판의 웰 구조를 모식적으로 나타내는 도면
도 6 은 촬상 소자를 사용한 촬상 시퀀스를 나타내는 타이밍 차트
도 7 은 전송 신호 공급부의 회로도
도 8 은 전송 신호 공급부의 평면도
도 9 는 전송 신호 공급부의 단면을 나타내는 모식도
(제 1 실시형태)
도 1 은, 제 1 실시형태에 관련된 촬상 소자를 사용한 촬상 장치의 구성을 모식적으로 나타내는 단면도이다. 촬상 장치 (1) 는, 촬상 광학계 (2), 촬상 소자 (3), 제어부 (4), 렌즈 구동부 (5), 및 표시부 (6) 를 구비한다.
촬상 광학계 (2) 는, 촬상 소자 (3) 의 촬상면에 피사체 이미지를 결상시킨다. 촬상 광학계 (2) 는, 렌즈 (2a), 포커싱 렌즈 (2b), 및 렌즈 (2c) 로 이루어진다. 포커싱 렌즈 (2b) 는, 촬상 광학계 (2) 의 초점 조절을 실시하기 위한 렌즈이다. 포커싱 렌즈 (2b) 는, 광축 (O) 방향으로 구동 가능하게 구성되어 있다.
렌즈 구동부 (5) 는, 도시가 생략된 액추에이터를 갖는다. 렌즈 구동부 (5) 는, 이 액추에이터에 의해, 포커싱 렌즈 (2b) 를 광축 (O) 방향으로 원하는 양만큼 구동시킨다. 촬상 소자 (3) 는, 피사체 이미지를 촬상하여 화상을 출력한다. 제어부 (4) 는, 촬상 소자 (3) 등의 각 부를 제어한다. 제어부 (4) 는, 촬상 소자 (3) 에 의해 출력된 화상 신호에 대해 화상 처리 등을 실시하고, 도시가 생략된 기록 매체에 기록하거나, 표시부 (6) 에 화상을 표시하거나 한다. 표시부 (6) 는, 예를 들어 액정 패널 등의 표시 부재를 갖는 표시 장치이다.
도 2 는, 촬상 소자 (3) 의 단면도이다. 또한 도 2 에서는, 촬상 소자 (3) 의 전체 중, 일부의 단면만을 나타내고 있다. 촬상 소자 (3) 는, 이른바 이면 조사형의 촬상 소자이다. 촬상 소자 (3) 는, 지면 상방향으로부터의 입사광을 광전 변환한다. 촬상 소자 (3) 는, 제 1 반도체 기판 (7) 과, 제 2 반도체 기판 (8) 과, 절연부 (9) 를 구비한다. 또한, 여기서는 제 1 반도체 기판 (7), 제 2 반도체 기판 (8) 을 각각 제 1 반도체층, 제 2 반도체층이라고 칭하는 경우가 있다.
제 1 반도체 기판 (7) 은, SOI (Silicon on Insulator) 기판의 일부이다. SOI 기판은, 내부에 매립 절연막이 형성된 실리콘 기판이다. 제 1 반도체 기판 (7) 은, 1 개의 SOI 기판이 갖는, 매립 절연막에 의해 절연된 (분리된) 2 개의 실리콘층 중 일방이다. 절연부 (9) 는, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 사이에 형성된 층이다. 절연부 (9) 에는, SOI 기판이 갖는 매립 절연막과, 상기 서술한 2 개의 실리콘층 중 타방 (제 1 반도체 기판 (7) 에 속하지 않는 쪽의 실리콘층) 이 포함된다. 즉, SOI 기판은 실리콘 기판과 매립 산화막층과 실리콘층을 구비한다.
제 1 반도체 기판 (7) 은, 매립 포토 다이오드인 포토 다이오드 (31) 와, 전송 트랜지스터 및 리셋 트랜지스터를 구비한다. 따라서, 제 1 반도체 기판 (7) 의 절연부 (9) 측의 표면 (즉, 입사광의 입사측과는 반대측의 면) 은, 제 1 반도체 기판 (7) 과는 반대의 도전형이 된다. 예를 들어, 제 1 반도체 기판 (7) 이 N 형의 반도체층이라면, 절연부 (9) 측의 표면은, 농도가 높고 두께가 얇은 P 형의 반도체층이 배치된다. 제 1 반도체 기판 (7) 에는, 기판 전압으로서 접지 전압 (GND) 이 인가된다. 포토 다이오드 (31) 는, 제 1 반도체 기판 (7) 의 광의 입사면측에 배치되고, 전송 트랜지스터 및 리셋 트랜지스터는 제 2 반도체 기판 (8) 측의 면에 배치된다.
제 2 반도체 기판 (8) 에는, 포토 다이오드 (31) 로부터 신호를 판독 출력하기 위한 각종 회로 중, 제 1 반도체 기판 (7) 의 기판 전압 이상의 전압에서 동작하는 회로가 배치된다. 구체적으로는, 후술하는 A/D 변환부 (302), 샘플링부 (303), 화소값 유지부 (304), 연산부 (305), 및 개별 화소 제어부 (306) 와, 화소 구동부 (307) 의 일부 (제 1 반도체 기판 (7) 의 기판 전압 이상의 전압에서 동작하는 회로, 즉 제 1 리셋 신호 공급부 (307b), 용량 확장 신호 공급부 (307d)) 가 제 2 반도체 기판 (8) 에 배치된다. 제 2 반도체 기판 (8) 에는, 기판 전압으로서 접지 전압 (GND) 이 인가된다.
절연부 (9) 에는, 포토 다이오드 (31) 로부터 신호를 판독 출력하기 위한 각종 회로 중, 부전압을 취급하는 회로가 배치된다. 구체적으로는, 후술하는 화소 구동부 (307) 의 일부 (제 1 반도체 기판 (7) 의 기판 전압보다 작은 전압을 취급하는 전송 신호 공급부 (307a) 와 제 2 리셋 신호 공급부 (307c)) 가 절연부 (9) 에 배치된다.
제 1 반도체 기판 (7) 에는, 복수의 포토 다이오드 (31) 가 이차원상으로 배치된다. 제 1 반도체 기판 (7) 에 있어서의 입사광의 입사측에는, 복수의 포토 다이오드 (31) 의 각각에 대응하는 복수의 컬러 필터 (73) 가 형성된다. 컬러 필터 (73) 에는, 예를 들어 적색 (R), 녹색 (G), 청색 (B) 에 각각 대응하는 파장 영역을 투과하는 복수의 종류가 존재한다. 컬러 필터 (73) 는, 예를 들어 적색 (R), 녹색 (G), 청색 (B) 에 대응하는 3 종류가 베이어 배열을 이루도록 배열된다.
컬러 필터 (73) 에 있어서의 입사광의 입사측에는, 복수의 컬러 필터 (73) 의 각각에 대응하는 복수의 마이크로 렌즈 (74) 가 형성된다. 마이크로 렌즈 (74) 는, 대응하는 포토 다이오드 (31) 를 향하여 입사광을 집광한다. 마이크로 렌즈 (74) 를 통과한 입사광은, 컬러 필터 (73) 에 의해 일부의 파장 영역만이 필터되고, 포토 다이오드 (31) 에 입사된다. 포토 다이오드 (31) 는, 입사광을 광전 변환하여 전하를 생성한다.
절연부 (9) 의, 제 2 반도체 기판 (8) 에 대향하는 면에는 복수의 범프 (75) 가 배치된다. 제 2 반도체 기판 (8) 의, 절연부 (9) 에 대향하는 면에는, 복수의 범프 (75) 에 대응하는 복수의 범프 (76) 가 배치된다. 복수의 범프 (75) 와 복수의 범프 (76) 는 서로 접합되어 있다. 복수의 범프 (75) 와 복수의 범프 (76) 를 개재하여, 절연부 (9) 와 제 2 반도체 기판 (8) 이 전기적으로 접속된다.
상세는 후술하지만, 촬상 소자 (3) 는 복수의 화소 (30) 를 가지고 있다. 1 개의 화소 (30) 는, 제 1 반도체 기판 (7) 에 형성된 제 1 화소 (30x) 와, 제 2 반도체 기판 (8) 에 형성된 제 2 화소 (30y) 와, 절연부 (9) 에 형성된 제 3 화소 (30z) 를 포함한다. 1 개의 제 1 화소 (30x) 에는, 1 개의 마이크로 렌즈 (74), 1 개의 컬러 필터 (73), 1 개의 포토 다이오드 (31) 등이 포함된다. 제 1 화소 (30x) 에는 이 밖에, 제 1 반도체 기판 (7) 에 형성된 여러 가지의 회로 (후술) 가 포함된다. 제 2 화소 (30y) 에는, 제 2 반도체 기판 (8) 에 형성된 여러 가지의 회로 (후술) 가 포함된다. 제 3 화소 (30z) 에는, 절연부 (9) 에 형성된 여러 가지의 회로 (후술) 가 포함된다.
도 3 은, 화소 (30) 의 구성을 모식적으로 나타내는 블록도이다. 화소 (30) 는, 아날로그 회로부 (301), A/D 변환부 (302), 샘플링부 (303), 화소값 유지부 (304), 화소 구동부 (307), 개별 화소 제어부 (306), 및 연산부 (305) 를 구비한다.
아날로그 회로부 (301) 는, 입사광을 광전 변환한 결과를 아날로그 신호로서 A/D 변환부 (302) 에 출력한다. A/D 변환부 (302) 는, 아날로그 회로부 (301) 가 출력한 아날로그 신호를 샘플링하고, 소정의 게인 배 (倍) 된 디지털 신호를 출력한다. A/D 변환부 (302) 는, 화소 리셋 신호와 화소 신호를 반복 샘플링하고, 화소 리셋 신호의 샘플링 결과와 화소 신호의 샘플링 결과를 디지털 신호로서 각각 개별적으로 출력한다.
샘플링부 (303) 는, 화소 리셋 신호의 샘플링 결과와 화소 신호의 샘플링 결과의 적분값을 연산하여 유지한다. 샘플링부 (303) 는, 화소 리셋 신호용의 제 1 가산기 (308) 및 제 1 메모리 (309) 와, 화소 신호용의 제 2 가산기 (310) 및 제 2 메모리 (311) 를 구비한다.
샘플링부 (303) 는, A/D 변환부 (302) 에 의해 출력된 화소 리셋 신호의 샘플링 결과와, 제 1 메모리 (309) 에 유지되어 있는 과거의 샘플링 결과의 적분값을, 제 1 가산기 (308) 에 의해 가산한다. 샘플링부 (303) 는, 이 가산 결과를 제 1 메모리 (309) 에 기억한다. 샘플링부 (303) 는, A/D 변환부 (302) 에 의해 화소 리셋 신호의 샘플링 결과가 출력될 때마다, 제 1 메모리 (309) 에 기억되어 있는 값을 갱신한다.
샘플링부 (303) 는, A/D 변환부 (302) 에 의해 출력된 화소 신호의 샘플링 결과와, 제 2 메모리 (311) 에 유지되어 있는 과거의 샘플링 결과의 적분값을, 제 2 가산기 (310) 에 의해 가산한다. 샘플링부 (303) 는, 이 가산 결과를 제 2 메모리 (311) 에 기억한다. 샘플링부 (303) 는, A/D 변환부 (302) 에 의해 화소 신호의 샘플링 결과가 출력될 때마다, 제 2 메모리 (311) 에 기억되어 있는 값을 갱신한다.
이상과 같이, A/D 변환부 (302) 및 샘플링부 (303) 는, 화소 리셋 신호와 화소 신호를 반복 샘플링하고, 샘플링 결과를 적분하는 처리를 실행한다. 이 처리는, 이른바 상관 다중 샘플링 처리이다.
개별 화소 제어부 (306) 에 의해 미리 정해진 횟수의 샘플링이 완료되면, 샘플링부 (303) 는, 제 1 메모리 (309) 에 기억되어 있는 값과, 제 2 메모리 (311) 에 기억되어 있는 값에 기초하는 디지털값을, 화소값 유지부 (304) 에 출력한다. 화소값 유지부 (304) 는, 이 디지털값을, 화소 (30) 에 의한 광전 변환 결과로서 기억한다. 화소값 유지부 (304) 는, 신호선 (340) 에 접속되어 있다. 화소값 유지부 (304) 에 기억되어 있는 디지털값은, 신호선 (340) 을 통하여 외부로부터 판독 출력 가능하다.
연산부 (305) 는, 외부로부터 지시된 노광 시간이나, 화소값 유지부 (304) 에 유지되어 있는 전회의 광전 변환 결과에 기초하여, 상관 다중 샘플링 처리에 있어서의 반복 횟수, 노광 시간, 게인 등을 연산한다. 개별 화소 제어부 (306) 는, 연산부 (305) 에 의해 연산된 반복 횟수 및 게인을 A/D 변환부 (302) 에 출력한다. 개별 화소 제어부 (306) 는, 연산부 (305) 에 의해 연산된 노광 시간 및 게인을 화소 구동부 (307) 에 출력한다. 화소 구동부 (307) 는, 아날로그 회로부 (301) 의 각 부를 구동시키는 여러 가지의 신호 (후술) 를 아날로그 회로부 (301) 에 출력한다.
도 4 는, 아날로그 회로부 (301), 개별 화소 제어부 (306), 및 화소 구동부 (307) 의 회로도이다. 또한, 도 4 에서는, 편의상, 개별 화소 제어부 (306) 및 화소 구동부 (307) 의 일부만을 도시하고 있다. 개별 화소 제어부 (306) 의 일부에는 306a, 306b 와 같이 부호를 부여하고, 화소 구동부 (307) 의 일부에는 307a, 307b 와 같이 부호를 부여하고 있다.
아날로그 회로부 (301) 는, 포토 다이오드 (31), 전송 트랜지스터 (Tx), 플로팅 디퓨전 (FD), 제 1 리셋 트랜지스터 (RST1), 제 2 리셋 트랜지스터 (RST2), 증폭 트랜지스터 (AMI), 선택 트랜지스터 (SEL), 용량 확장 트랜지스터 (FDS), 및 용량 (C1) 을 갖는다.
포토 다이오드 (31) 는, 입사광을 광전 변환하고, 입사광의 광량에 따른 양의 전하를 생성시키는 광전 변환부이다. 전송 트랜지스터 (Tx) 는, 후술하는 전송 신호 공급부 (307a) 로부터 공급된 전송 신호에 기초하여, 포토 다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송하는 전송부이다. 플로팅 디퓨전 (FD) 은, 전송 트랜지스터 (Tx) 에 의해 전송된 전하를 축적하는 축적부이다. 증폭 트랜지스터 (AMI) 는, 플로팅 디퓨전 (FD) 에 축적되어 있는 전하의 양에 따른 신호를 출력한다. 선택 트랜지스터 (SEL) 가 온되어 있을 때, 증폭 트랜지스터 (AMI) 에 의해 출력된 신호는, A/D 변환부 (302) 에 입력된다.
아날로그 회로부 (301) 는, 제 1 리셋 트랜지스터 (RST1) 및 제 2 리셋 트랜지스터 (RST2) 의 2 개의 리셋 트랜지스터를 가지고 있다. 제 1 리셋 트랜지스터 (RST1) 는, 플로팅 디퓨전 (FD) 을 리셋할 때, 후술하는 제 1 리셋 신호 공급부 (307b) 로부터 제 1 리셋 신호의 공급을 받는다. 후술하는 제 1 리셋 신호 공급부 (307b) 는, 전압 (VDD) 의 신호를 제 1 리셋 신호로서 공급한다. 제 1 리셋 트랜지스터 (RST1) 는, 이 제 1 리셋 신호에 기초하여, 플로팅 디퓨전 (FD) 을 리셋한다. 제 2 리셋 트랜지스터 (RST2) 는, 포토 다이오드 (31) 를 리셋할 때, 후술하는 제 2 리셋 신호 공급부 (307c) 로부터 제 2 리셋 신호의 공급을 받는다. 후술하는 제 2 리셋 신호 공급부 (307c) 는, 전압 (VDD) 의 신호를 제 2 리셋 신호로서 공급한다. 제 2 리셋 트랜지스터 (RST2) 는, 이 제 2 리셋 신호에 기초하여, 포토 다이오드 (31) 를 리셋한다.
용량 확장 트랜지스터 (FDS) 는, 후술하는 용량 확장 신호 공급부 (307d) 로부터 공급된 용량 확장 신호에 기초하여, 플로팅 디퓨전 (FD) 과 용량 (C1) 의 접속을 전환한다. 예를 들어 포토 다이오드 (31) 로의 입사광량이 크고, 플로팅 디퓨전 (FD) 이 포화되는 경우에는, 용량 확장 트랜지스터 (FDS) 를 온함으로써, 플로팅 디퓨전 (FD) 과 용량 (C1) 을 접속한다. 이로써, 플로팅 디퓨전 (FD) 의 용량이, 용량 (C1) 만큼 실질적으로 증가하여, 보다 큰 광량에 대응할 수 있다.
제 1 리셋 신호 공급부 (307b) 는, pMOS 트랜지스터 (Tr7) 및 nMOS 트랜지스터 (Tr8) 로 이루어지는 CMOS 회로이다. 제 1 리셋 신호 공급부 (307b) 는, 제 1 리셋 제어부 (306b) 의 출력 신호에 기초하여, 전압 (VDD) (소정의 전원 전압. 이하 동일) 과 접지 전압 (GND) 중 어느 것의 전압을 제 1 리셋 신호로서 제 1 리셋 트랜지스터 (RST1) 의 게이트에 공급한다. 전술한 바와 같이, 제 1 리셋 제어부 (306b) 는 개별 화소 제어부 (306) 의 일부이고, 제 1 리셋 신호 공급부 (307b) 는 화소 구동부 (307) 의 일부이다. 또한, 오버 드라이브를 실시할 때에는, 제 1 리셋 제어부 (306b) 가 제 1 리셋 트랜지스터 (RST1) 의 게이트에, 전압 (VDD) 대신에, 전압 (VDD) 보다 높은 전압 (VRST1H) 을 공급하도록 하면 된다.
용량 확장 신호 공급부 (307d) 는, pMOS 트랜지스터 (Tr11) 및 nMOS 트랜지스터 (Tr12) 로 이루어지는 CMOS 회로이다. 용량 확장 신호 공급부 (307d) 는, 용량 확장 제어부 (306d) 의 출력 신호에 기초하여, 전압 (VDD) 과 접지 전압 (GND) 중 어느 것의 전압을 용량 확장 신호로서 용량 확장 트랜지스터 (FDS) 의 게이트에 공급한다. 전술한 바와 같이, 용량 확장 제어부 (306d) 는 개별 화소 제어부 (306) 의 일부이고, 용량 확장 신호 공급부 (307d) 는 화소 구동부 (307) 의 일부이다. 또한, 오버 드라이브를 실시할 때에는, 용량 확장 신호 공급부 (307d) 가 용량 확장 트랜지스터 (FDS) 의 게이트에, 전압 (VDD) 대신에, 전압 (VDD) 보다 높은 전압 (VFDSH) 을 공급하도록 하면 된다.
전송 신호 공급부 (307a) 는, pMOS 트랜지스터 (Tr2) 및 nMOS 트랜지스터 (Tr1) 로 이루어지는 CMOS 회로이다. 전송 신호 공급부 (307a) 는, 전송 제어부 (306a) 의 출력 신호에 기초하여, 제 1 전원부로부터 공급되는 전압 (VTxH) 과 제 2 전원부로부터 공급되는 전압 (VTxL) 중 어느 것의 전압을 전송 신호로서 전송 트랜지스터 (Tx) 의 게이트에 공급한다. 제 1 전원부가 공급하는 전압 (VTxH) 은, 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 높은 전압 (즉, 정전압) 이고, 제 2 전원부가 공급하는 전압 (VTxL) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 낮은 전압 (즉, 부전압) 이다. 전술한 바와 같이, 전송 제어부 (306a) 는 개별 화소 제어부 (306) 의 일부이고, 전송 신호 공급부 (307a) 는 화소 구동부 (307) 의 일부이다.
전술한 제 1 리셋 신호나 제 2 리셋 신호가, 전압 (VDD) 과 접지 전압 중 어느 것의 전압이었던 것에 반해, 전송 신호 공급부 (307a) 가 출력하는 전송 신호는, 전압 (VTxH) 과 전압 (VTxL) 중 어느 것의 전압이다. 전압 (VTxH) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 높은 전압 (즉, 정전압) 이고, 전압 (VTxL) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 낮은 전압 (즉, 부전압) 이다. 또한, 전압 (VTxH) 과 전압 (VDD) 은 모두 정전압이지만, 동일한 전압이어도 되고, 상이한 전압이어도 된다.
전송 제어부 (306a) 의 출력 신호는, 전압 (VDD) 과 접지 전압 (GND) 중 어느 것의 전압이다. nMOS 트랜지스터 (Tr1) 는, 전송 제어부 (306a) 가 전압 (VDD) 을 출력할 때 온이 되어, 전압 (VTxL) 을 전송 트랜지스터 (Tx) 의 게이트에 공급한다. pMOS 트랜지스터 (Tr1) 는, 전송 제어부 (306a) 가 전압 (VDD) 을 출력할 때 오프가 된다. nMOS 트랜지스터 (Tr1) 는, 전송 제어부 (306a) 가 접지 전압을 출력할 때 오프가 된다. pMOS 트랜지스터 (Tr1) 는, 전송 제어부 (306a) 가 접지 전압을 출력할 때 온이 되어, 전압 (VTxH) 을 전송 트랜지스터 (Tx) 의 게이트에 공급한다. 즉, 전송 신호 공급부 (307a) 는, 전송 제어부 (306a) 로부터 공급되는, 전압 (VDD) 과 접지 전압을 포함하는 신호를, 전압 (VTxH) 과 전압 (VTxL) 을 포함하는 신호로 변환하여 전송 트랜지스터 (Tx) 의 게이트에 공급한다. 전압 (VTxH) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 높은 전압 (즉, 정전압) 이고, 전압 (VTxL) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 낮은 전압 (즉, 부전압) 이다. 또한, nMOS 트랜지스터 (Tr1) 의 임계값 전압 (Vth) 은, 전송 제어부 (306a) 가 접지 전압을 공급하고 있는 상태에서도 드레인·소스 사이가 리크되지 않도록, 조금 높게 설정한다. 예를 들어, 전압 (VTxL) 이 －2 V 인 경우, 전송 제어부 (306a) 가 접지 전압을 공급하고 있는 상태에서는, nMOS 트랜지스터 (Tr1) 의 게이트·소스 사이에 2 V 의 전압이 인가된다. nMOS 트랜지스터 (Tr1) 의 임계값 전압 (Vth) 은, 게이트·소스 사이에 2 V 의 전압이 인가되어도 드레인·소스 사이가 도통하지 않도록, 예를 들어 3 ∼ 4 V 정도로 설정한다.
전송 트랜지스터 (Tx) 는, 전송 신호가 전압 (VTxH) 일 때, 포토 다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송한다. 전송 트랜지스터 (Tx) 는, 전송 신호가 전압 (VTxL) 일 때, 포토 다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송하지 않는다. 또한, 전송 트랜지스터 (Tx) 의 게이트에 제 1 반도체 기판 (7) 의 기판 전압보다 낮은 전압 (VTxL) 을 인가하는 것은, 전송 트랜지스터 (Tx) 의 오프시에 포토 다이오드 (31) 로부터 플로팅 디퓨전 (FD) 에 전하가 전송되지 않도록 하기 위해서이다.
제 2 리셋 신호 공급부 (307c) 는, pMOS 트랜지스터 (Tr9) 및 nMOS 트랜지스터 (Tr10) 로 이루어지는 CMOS 회로이다. 제 2 리셋 신호 공급부 (307c) 는, 제 2 리셋 제어부 (306c) 의 출력 신호에 기초하여, 전압 (VTxH) 과 전압 (VTxL) 중 어느 것의 전압을 제 2 리셋 신호로서 제 2 리셋 트랜지스터 (RST2) 의 게이트에 공급한다. 제 2 리셋 신호 공급부 (307c) 의 구성은, 전송 신호 공급부 (307a) 와 동일하므로 설명을 생략한다. 전술한 바와 같이, 제 2 리셋 제어부 (306c) 는 개별 화소 제어부 (306) 의 일부이고, 제 2 리셋 신호 공급부 (307c) 는 화소 구동부 (307) 의 일부이다.
도 5 는, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 의 웰 구조를 모식적으로 나타내는 도면이다. 입사광은, 지면 상방향으로부터 제 1 반도체 기판 (7) 을 향하여 입사된다. 제 1 반도체 기판 (7) 은, SOI 구조를 갖는 P 형의 반도체 기판이다. 제 1 반도체 기판 (7) 의 기판 전압은, 접지 전압 (GND) 으로 설정된다. 제 2 반도체 기판 (8) 은, SOI 구조를 갖지 않는, 통상적인 P 형의 반도체 기판이다. 제 2 반도체 기판 (8) 의 기판 전압은, 접지 전압 (GND) 으로 설정된다.
제 1 반도체 기판 (7) 의, 제 2 반도체 기판 (8) 에 대향하는 면에는, 매립 절연막 (77) 이 형성된다. 매립 절연막 (77) 은, 실리콘 기판 내에 매립된 절연막이다. 매립 절연막 (77) 상에는, 전송 신호 공급부 (307a) 가 형성된다. 즉, 매립 절연막 (77) 상에는, pMOS 트랜지스터 (Tr2) 및 nMOS 트랜지스터 (Tr1) 로 이루어지는 CMOS 회로가 형성된다.
pMOS 트랜지스터 (Tr2) 는, p 형 영역 (325) 과, n 형 영역 (326) 과, p 형 영역 (327) 과, 게이트 전극 (332) 을 갖는다. p 형 영역 (325) 및 p 형 영역 (327) 은 드레인·소스 영역이고, 매립 절연막 (77) 상에 형성된 실리콘층에 고농도의 불순물을 이온 주입함으로써 형성된다. n 형 영역 (326) 은 채널 영역이고, 매립 절연막 (77) 상에 형성된 실리콘층에 소정의 임계값 전압 (Vth) 이 되도록 불순물을 이온 주입함으로써 형성된다.
nMOS 트랜지스터 (Tr1) 는, n 형 영역 (322) 과, p 형 영역 (323) 과, n 형 영역 (324) 과, 게이트 전극 (331) 을 갖는다. n 형 영역 (322) 및 n 형 영역 (324) 은 소스·드레인 영역이고, 매립 절연막 (77) 상에 형성된 실리콘층에 고농도의 불순물을 이온 주입함으로써 형성된다. p 형 영역 (323) 은 채널 영역이고, 매립 절연막 (77) 상에 형성된 실리콘층에 소정의 임계값 전압 (Vth) 이 되도록 불순물을 이온 주입함으로써 형성된다.
pMOS 트랜지스터 (Tr2) 및 nMOS 트랜지스터 (Tr1) 는, STI (Shallow Trench Isolation) 에 의한 소자 분리 구조 (328, 329, 330) 에 의해, 다른 회로 소자와 분리되어 있다.
pMOS 트랜지스터 (Tr2) 의 p 형 영역 (327) 은, 도시가 생략된 전원부에 접속된다. 이 전원부는, 모든 화소 (30) 에 포함되는 pMOS 트랜지스터 (Tr2) 의 p 형 영역 (327) 에 대해, 전압 (VTxH) (즉, 제 1 반도체 기판 (7) 의 기판 전압보다 높은 전압) 을 공급한다. nMOS 트랜지스터 (Tr1) 의 n 형 영역 (322) 은, 도시가 생략된 전원부에 접속된다. 이 전원부는, 모든 화소 (30) 에 포함되는 nMOS 트랜지스터 (Tr1) 의 n 형 영역 (322) 에 대해, 전압 (VTxL) (즉, 제 1 반도체 기판 (7) 의 기판 전압보다 낮은 전압) 을 공급한다.
전송 신호 공급부 (307a) 는, 전송 트랜지스터 (Tx) 의 게이트 전극과 접속된다. 전송 신호 공급부 (307a) 는, 제 1 반도체 기판 (7) 에 형성되는 그 밖의 소자와는 전기적으로 절연된다.
본 실시형태에 있어서의 매립 절연막 (77) 은, 제 1 반도체 기판 (7) 의 전체 중, 전송 신호 공급부 (307a) 가 형성된 영역에만 존재한다. 제 1 반도체 기판 (7) 은, SOI 구조를 갖는 (즉, 전체면에 매립 절연막 (77) 이 매립된 상태의) 웨이퍼로 제조된다. 제 1 반도체 기판 (7) 의 제조시, 전송 신호 공급부 (307a) 가 형성된 영역과는 상이한 영역에 존재하는 매립 절연막 (77) 및 매립 절연막 (77) 상에 형성된 실리콘층은 제거된다.
제 1 반도체 기판 (7) 의 전체 중, 매립 절연막 (77) 이 존재하지 않는 (제거된) 영역에는, 도 4 에 나타낸 아날로그 회로부 (301) 가 배치된다. 또한 도 5 에서는 지면의 형편상, 아날로그 회로부 (301) 가 갖는 각 부 중, 포토 다이오드 (31), 전송 트랜지스터 (Tx), 제 1 리셋 트랜지스터 (RST1), 및 플로팅 디퓨전 (FD) 만을 도시하고 있다.
포토 다이오드 (31) 는, 지면 상방에서 입사되는 입사광을 광전 변환한다. 도 5 에 나타내는 바와 같이, 본 실시형태에 있어서, 포토 다이오드 (31) 의 일부는, 매립 절연막 (77) 의 하부에 위치한다. 바꾸어 말하면, 포토 다이오드 (31) 의 일부는, 매립 절연막 (77) 을 개재하여 전송 신호 공급부 (307a) 의 일부와 대향한다. 이와 같이 한 것은, 포토 다이오드 (31) 가 보다 넓은 범위의 입사광을 수광할 수 있도록 하기 위해서이다. 매립 절연막 (77) 에 형성된 pMOS 트랜지스터 (Tr2) 및 nMOS 트랜지스터 (Tr1) 에 있어서, 매립 절연막 (77) 하의 실리콘층은 지지 기재로서 기능한다. 요컨대, 매립 절연막 (77) 하의 실리콘층은, 매립 절연막 (77) 상의 pMOS 트랜지스터 (Tr2) 및 nMOS 트랜지스터 (Tr1) 의 전기적인 기능과는 관계가 없다. 그래서, 본 실시형태에서는, 매립 절연막 (77) 하의 영역까지 포토 다이오드 (31) 를 넓힘으로써, 포토 다이오드 (31) 의 개구를 보다 크게 취하고 있다.
또한, 포토 다이오드 (31) 에는, 불순물 농도에 농도 구배가 형성되어 있고, 전송 트랜지스터 (Tx) 에 가까운 영역일수록 불순물 농도가 진하게 되어 있다. 이와 같이 한 것은, 전송 트랜지스터 (Tx) 에 의해 포토 다이오드 (31) 내의 전하를 확실하게 전송할 수 있도록 하기 위해서이다. 포토 다이오드 (31) 는, 예를 들어 전송 신호 공급부 (307a) 를 형성하기 전에 이온 주입에 의해 제 1 반도체 기판 (7) 에 형성된다.
제 2 반도체 기판 (8) 에는, 도 4 에 나타낸 각 부 중, 전송 제어부 (306a) 와, 제 1 리셋 제어부 (306b) 와, 제 1 리셋 신호 공급부 (307b) 가 배치된다. 또한, 도 5 에서는 도시를 생략하고 있지만, 도 4 에 도시한 그 밖의 각 부도, 제 2 반도체 기판 (8) 에 배치된다.
도 6 은, 촬상 소자 (3) 를 사용한 촬상 시퀀스를 나타내는 타이밍 차트이다. 촬상 소자 (3) 는, 다중 노광과 상관 다중 샘플링을 선택적으로 실행할 수 있다. 먼저, 도 6(a) 를 사용하여, 다중 노광 제어에 대해 설명한다.
도 6(a) 는, 화소 (30) 마다의 다중 노광을 실시하는 경우의 타이밍 차트이다. 도 6(a) 의 가로축은 시간으로, 우측 방향을 향하여 시간이 진행되고 있다. 도 6(a) 의 「Dark」라고 기재된 사각형은, A/D 변환부 (302) 가 화소 리셋 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(a) 의 「Sig」라고 기재된 사각형은, A/D 변환부 (302) 가 화소 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(a) 의 「Out」이라고 기재된 사각형은, 화소값 유지부 (304) 가 기억하는 디지털값 (광전 변환 결과) 을, 신호선 (340) 을 개재하여 주변 회로에 출력하는 타이밍을 나타내고 있다. 도 6(a) 에서는, 입사광량의 분량에 의해, 화소 (30) 를 화소 (30a) ∼ 화소 (30d) 의 4 개로 분류하여 다중 노광을 실시하고 있다.
노광 기간 T1 의 개시 시각 t0 에, 포토 다이오드 (31) 및 플로팅 디퓨전 (FD) 을 리셋하는 동작은, 모든 화소 (30) 에 대해 동일하다. 그 후, 입사광량이 매우 적은 화소 (30a) 에서는, 시각 t3 에, 플로팅 디퓨전 (FD) 을 리셋하고, 화소 리셋 신호의 샘플링을 실시한다. 시각 t3 은, 노광 기간 T1 의 종료 시각t4 로부터, 플로팅 디퓨전 (FD) 의 리셋과 화소 리셋 신호의 샘플링에 필요한 시간을 뺀 시각이다. 노광 기간 T1 의 종료 시각 t4 에, 시각 t0 ∼ t4 에 걸쳐 생성된, 포토 다이오드 (31) 에 축적되어 있는 전하를 플로팅 디퓨전 (FD) 에 전송하여, 화소 신호의 샘플링을 실시한다. 그 후, 시각 t5 에, 화소값 유지부 (304) 에 광전 변환 결과를 기억한다.
입사광량이 약간 적은 화소 (30b) 에서는, 외부로부터 지정된 노광 기간 T1 을 기간 T2 와 기간 T3 의 2 개의 기간으로 등분하고, 상기 서술한 동작을 2 회 실시한다. 구체적으로는, 시각 t1 과 시각 t3 에, 플로팅 디퓨전 (FD) 을 리셋하고, 화소 리셋 신호의 샘플링을 실시한다. 시각 t1 은, 기간 T2 의 종료 시각t2 로부터, 플로팅 디퓨전 (FD) 의 리셋과 화소 리셋 신호의 샘플링에 필요한 시간을 뺀 시각이다. 그 후, 시각 t2 에, 포토 다이오드 (31) 에 축적되어 있는 전하를 플로팅 디퓨전 (FD) 에 전송하고, 화소 신호의 샘플링을 실시한다. 시각 t3 ∼ t5 의 동작은, 화소 (30a) 의 경우와 동일하다.
입사광량이 약간 많은 화소 (30c) 에서는, 외부로부터 지정된 노광 기간 T1 을 4 등분하고, 상기 서술한 동작을 4 회 실시한다. 입사광량이 매우 많은 화소 (30d) 에서는, 외부로부터 지정된 노광 기간 T1 을 8 등분하고, 상기 서술한 동작을 8 회 실시한다.
이상과 같이, 다중 노광 제어에 의하면, 입사광량이 많은 화소 (30) 와 입사광량이 적은 화소 (30) 에서 노광 시간을 개별적으로 변화시켜 촬상을 실시할 수 있다. 통상적인 촬상에서는 플로팅 디퓨전 (FD) 이 포화될 정도로 입사광량이 많은 경우에도, 노광 시간을 미세하게 구획하여 반복 촬상을 실시함으로써, 다이나믹 레인지를 확대시킬 수 있다.
다음으로, 도 6(b) 를 사용하여, 상관 다중 샘플링 제어에 대해 설명한다. 도 6(b) 는, 화소 (30) 마다 상관 다중 샘플링 제어를 실시하는 경우의 타이밍 차트이다. 도 6(b) 의 가로축은 시간으로, 우측 방향을 향하여 시간이 진행되고 있다. 도 6(b) 의 「Dark」라고 기재된 사각형은, A/D 변환부 (302) 가 화소 리셋 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(b) 의 「Sig」라고 기재된 사각형은, A/D 변환부 (302) 가 화소 신호의 샘플링을 실시하는 타이밍을 나타내고 있다. 도 6(b) 의 「Out」이라고 기재된 사각형은, A/D 변환부 (302) 가 샘플링부 (303) 를 향하여 샘플링 결과를 출력하는 타이밍을 나타내고 있다. 도 6(b) 에서는, 입사광량의 분량에 의해, 화소 (30) 를 화소 (30a) ∼ 화소 (30d) 의 4 개로 분류하여 상관 다중 샘플링을 실시하고 있다.
화소 (30a) 가 가장 노광 시간이 길고, 화소 (30d) 가 가장 노광 시간이 짧다. 상관 다중 샘플링 제어에서는, 노광 시간이 긴 화소 (30) 일수록, 빠른 타이밍으로 플로팅 디퓨전 (FD) 을 리셋한다. 노광 시간이 긴 화소 (30) 일수록, 플로팅 디퓨전 (FD) 을 리셋하고 나서 화소 신호를 샘플링할 때까지 시간이 생기게 된다. 그 기간에, 화소 리셋 신호를 반복 샘플링한다.
예를 들어 도 6(b) 에서는, 화소 (30a) 가 가장 노광 시간이 길다. 화소 (30a) 의 노광 시간 T4 의 종료 시각 t6 으로부터, 기간 T5 만큼 이전 시각 t7 에, 플로팅 디퓨전 (FD) 을 리셋한다. 그 결과, 시각 t6 까지, 화소 리셋 신호가 4 회 샘플링된다. 노광 시간 T4 가 종료된 후, 다음 노광 시간 T6 이 종료될 때까지, 이번에는 화소 신호를 반복 샘플링한다.
노광 시간이 길다는 것은, 입사광량이 적다는 것으로, 화소 신호에 있어서의 증폭 트랜지스터 (AMI), 선택 트랜지스터 (SEL), 및 A/D 변환부 (302) 의 노이즈의 영향이 크다는 것이다. 요컨대 전술한 노이즈의 영향이 큰 화소 (30) 일수록, 화소 리셋 신호와 화소 신호를 보다 많은 횟수 샘플링하게 되어, 보다 고감도로 촬상을 실시할 수 있게 된다.
촬상 소자 (3) 는, 화소 (30) 의 각각에 대해, 이상의 동작을 병렬로 실행한다. 즉, 각각의 화소 (30) 는, 포토 다이오드 (31) 에 의한 광전 변환으로부터, 화소값 유지부 (304) 로의 디지털값의 기억까지의 동작을, 병렬하여 실시한다. 화소값 유지부 (304) 로부터의 촬상 결과의 판독 출력은, 화소 (30) 마다 순차적으로 실시된다.
이상과 같이, 본 실시형태의 촬상 소자 (3) 는, 화소마다 노광 시간을 제어할 수 있다. 화소마다 노광 시간을 제어하기 위해서는, 전송 트랜지스터 (Tx) 의 온 오프의 타이밍을 화소마다 제어할 수 있어야 한다. 즉, 전송 트랜지스터 (Tx) 의 게이트에 공급하는 전압 (본 실시형태에서는 전압 (VTxH) 및 전압 (VTxL)) 을 화소마다 제어할 수 있어야 한다. 요컨대, 전송 트랜지스터 (Tx) 의 게이트에 전압 (VTxH) 및 전압 (VTxL) 을 공급하는 공급부를 화소마다 형성해야 한다. 제 1 반도체 기판 (7) 이 취급하는 전압은, 전압 (VTxH) 이나 전압 (VTxL) 과 상이하기 때문에, 전압 (VTxH) 이나 전압 (VTxL) 을 취급하는 공급부를 화소 (30) 내에 형성하고자 하면, 공급부는 다대한 면적을 차지하게 된다. 그 결과, 화소 (30) 에서 차지하는 포토 다이오드 (31) 의 면적이 대폭 작아진다. 요컨대, 포토 다이오드 (31) 의 개구율이 대폭 저하된다. 본 실시형태에서는, 전송 신호 공급부 (307a) 를 절연부 (9) 에 형성함으로써, 제 1 반도체 기판 (7) 의 포토 다이오드 (31) 근방에 전압 (VTxH) 이나 전압 (VTxL) 을 취급하는 공급부를 개별적으로 형성하지 않고 (포토 다이오드 (31) 의 개구율을 저하시키지 않고), 화소마다 노광 시간을 제어할 수 있다.
상기 서술한 실시형태에 의하면, 다음의 작용 효과가 얻어진다.
(1) 제 1 반도체 기판 (7) 에 형성된 복수의 화소 (30) 의 각각은, 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 높은 전압 (VTxH) 과 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 낮은 전압 (VTxL) 으로 이루어지는 전송 신호가 입력되는 전송 트랜지스터 (Tx) 를 갖는다. 제 2 반도체 기판 (8) 에 형성된 A/D 변환부 (302) 및 샘플링부 (303) 는, 플로팅 디퓨전 (FD) 에 축적된 전하의 양에 기초하는 디지털 신호를 출력한다. 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 사이에 형성되는 절연부 (9) 에는, 전송 신호를 전송 트랜지스터 (Tx) 에 공급하는 전송 신호 공급부 (307a) 가, 복수의 화소 (30) 마다 형성된다. 이와 같이 하였으므로, 포토 다이오드 (31) 의 면적을 저감시키지 않고 전송 트랜지스터 (Tx) 를 확실하게 오프할 수 있어, 암전류의 증대가 억제된다. 또, 부전원을 취급하는 회로가 제 1 반도체 기판 (7) 에 존재하지 않기 때문에, 제 1 반도체 기판 (7) 에 부전원을 취급하기 위한 확산층 등을 형성할 필요가 없어, 포토 다이오드 (31) 의 개구율을 향상시킬 수 있다. 제 2 리셋 트랜지스터 (RST2) 에 대해서도 동일한 효과가 얻어진다.
(2) 복수의 전송 신호 공급부 (307a) 중 일부의 전송 신호 공급부 (307a) 는, 제 1 기간에 포토 다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송시킨다. 다른 일부의 전송 신호 공급부 (307a) 는, 제 1 기간과는 상이한 길이의 제 2 기간에 포토 다이오드 (31) 가 생성한 전하를 플로팅 디퓨전 (FD) 에 전송시킨다. 이와 같이 하였으므로, 노광 시간을 화소 (30) 마다 상이하게 할 수 있어, 촬상 소자 (3) 의 다이나믹 레인지가 확대된다.
(3) 포토 다이오드 (31) 는, 제 1 반도체 기판 (7) 의 일방의 면에 입사된 입사광을 광전 변환시킨다. 절연부 (9) 는, 제 1 반도체 기판 (7) 의 타방의 면에 대향하여 형성된다. 이와 같이 하였으므로, 포토 다이오드 (31) 의 광전 변환 효율을 높일 수 있다.
(4) 전송 신호 공급부 (307a) 는, 제 1 반도체 기판 (7) 의 기판 전압보다 높은 전압의 전원부로부터 전압 (VTxH) 을 수취하는 p 형 영역 (327) 과, 제 1 반도체 기판 (7) 의 기판 전압보다 낮은 전압의 전원부로부터 전압 (VTxL) 을 수취하는 n 형 영역 (322) 을 갖는다. 전송 신호 공급부 (307a) 는, 전자의 전원부로부터 수취한 전압 (VTxH) 및 후자의 전원부로부터 수취한 전압 (VTxL) 을, 전송 신호로서 전송 트랜지스터 (Tx) 에 입력한다. 이와 같이 하였으므로, 전송 신호 공급부 (307a) 는, 제 1 반도체 기판 (7) 및 제 2 반도체 기판 (8) 에 배치된 각 회로와는 상이한 전압을 갖는 신호를 취급할 수 있다. 제 2 리셋 신호 공급부 (307c) 에 대해서도, 동일한 효과가 얻어진다.
(5) 포토 다이오드 (31) 의 일부는, 매립 절연막 (77) 을 개재하여 전송 트랜지스터 (Tx) 의 일부와 대향한다. 이와 같이 하였으므로, 포토 다이오드 (31) 의 면적을 크게 할 수 있고, 입사광을 보다 유효하게 이용할 수 있다.
(6) 제 1 반도체 기판 (7) 은, 매립 절연막 (77) 이 형성되고, 기판 전압이 접지 전압으로 설정되어 있다. 제 1 반도체 기판 (7) 에는, 입사광을 광전 변환하는 포토 다이오드 (31) 와, 포토 다이오드 (31) 에 의해 광전 변환된 전하를 전송 신호에 기초하여 플로팅 디퓨전 (FD) 에 전송하는 전송 트랜지스터 (Tx) 와, 제 1 반도체 기판 (7) 의 기판 전압보다 높은 전압 (VTxH) 에 대응하는 전압과 제 1 반도체 기판 (7) 의 기판 전압보다 낮은 전압 (VTxL) 에 대응하는 전압을 포함하는 전송 신호를 전송 트랜지스터 (Tx) 에 공급하는, 매립 절연막 (77) 에 의해 제 1 반도체 기판 (7) 으로부터 전기적으로 절연된 전송 신호 공급부 (307a) 가 형성된다. 이와 같이 하였으므로, 전송 트랜지스터 (Tx) 를 확실하게 오프할 수 있어, 암전류의 증대가 억제된다. 제 2 리셋 트랜지스터 (RST2) 에 대해서도, 동일한 효과가 얻어진다.
(제 2 실시형태)
제 1 실시형태에 관련된 촬상 소자 (3) 는, SOI 구조를 갖는 반도체 기판을 구비하고 있었다. 제 2 실시형태에 관련된 촬상 소자 (3) 는, SOI 구조는 아닌 통상적인 구조의 반도체 기판을 구비하고, 전송 신호 공급부 (307a) 를 박막 트랜지스터로 구성한 점이, 제 1 실시형태와는 상이하다. 이하, 제 2 실시형태에 관련된 촬상 소자 (3) 에 대해, 제 1 실시형태에 관련된 촬상 소자 (3) 와의 차이를 중심으로 설명한다. 또한, 제 1 실시형태와 동일한 지점에 대해서는 제 1 실시형태와 동일한 부호를 부여하고, 설명을 생략한다.
도 7 은, 전송 신호 공급부 (307a) 의 회로도이고, 도 8 은, 전송 신호 공급부 (307a) 의 평면도이다. 도 7 및 도 8 에 나타내는 바와 같이, 본 실시형태에 관련된 전송 신호 공급부 (307a) 는, nMOS 트랜지스터 (Tr21), nMOS 트랜지스터 (Tr22), pMOS 트랜지스터 (Tr23), nMOS 트랜지스터 (Tr24), nMOS 트랜지스터 (Tr25), 및 pMOS 트랜지스터 (Tr26) 를 갖는다. 이들 트랜지스터는, 박막 트랜지스터 (TFT) 이다. 또, 본 실시형태에 관련된 화소 (30) 는, 추가로 인버터 회로 (312) 를 갖는다.
nMOS 트랜지스터 (Tr22) 및 pMOS 트랜지스터 (Tr23) 는, CMOS 회로를 구성한다. pMOS 트랜지스터 (Tr23) 의 소스에는 소정 전원에 의해 전압 (VTxH) 이 인가된다. nMOS 트랜지스터 (Tr22) 및 pMOS 트랜지스터 (Tr23) 의 게이트에는, 전송 제어부 (306a) 에 의해, 전송 제어 신호가 공급된다. nMOS 트랜지스터 (Tr22) 의 소스는 nMOS 트랜지스터 (Tr21) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr21) 의 소스에는 소정 전원에 의해 전압 (VTxL) 이 인가된다. 전압 (VTxH) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 높은 전압 (즉, 정전압) 이고, 전압 (VTxL) 은 제 1 반도체 기판 (7) 의 기판 전압인 접지 전압보다 낮은 전압 (즉, 부전압) 이다.
nMOS 트랜지스터 (Tr25) 및 pMOS 트랜지스터 (Tr26) 는, CMOS 회로를 구성한다. pMOS 트랜지스터 (Tr26) 의 소스에는 소정 전원에 의해 전압 (VTxH) 이 인가된다. nMOS 트랜지스터 (Tr25) 및 pMOS 트랜지스터 (Tr26) 의 게이트에는, 인버터 회로 (312) 에 의해, 전송 제어 신호의 하이 레벨과 로 레벨을 반전시킨 신호가 공급된다. nMOS 트랜지스터 (Tr25) 의 소스는 nMOS 트랜지스터 (Tr24) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr24) 의 소스에는 소정 전원에 의해 전압 (VTxL) 이 인가된다.
nMOS 트랜지스터 (Tr24) 의 게이트는, nMOS 트랜지스터 (Tr22) 및 pMOS 트랜지스터 (Tr23) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr21) 의 게이트는, nMOS 트랜지스터 (Tr25) 및 pMOS 트랜지스터 (Tr26) 의 드레인과 접속된다. nMOS 트랜지스터 (Tr25) 및 pMOS 트랜지스터 (Tr26) 의 드레인으로부터의 전압이, 전송 신호로서 전송 트랜지스터 (Tx) 에 공급된다.
이상과 같이 구성된 전송 신호 공급부 (307a) 는, 전송 제어부 (306a) 의 출력 신호에 기초하여, 제 1 반도체 기판 (7) 의 기판 전압보다 높은 전압 (VTxH) 과 제 1 반도체 기판 (7) 의 기판 전압보다 낮은 전압 (VTxL) 중 어느 것의 전압을 전송 신호로서 전송 트랜지스터 (Tx) 의 게이트에 공급한다. 즉, nMOS 트랜지스터 (Tr21), nMOS 트랜지스터 (Tr22), pMOS 트랜지스터 (Tr23), nMOS 트랜지스터 (Tr24), nMOS 트랜지스터 (Tr25), 및 pMOS 트랜지스터 (Tr26) 로 이루어지는 회로는, 전압 (VTxH) 과 접지 전압으로 이루어지는 신호를 전압 (VTxH) 과 전압 (VTxL) 으로 이루어지는 신호로 변환하는 레벨 시프트 회로이다.
인버터 회로 (312) 는, pMOS 트랜지스터 (Tr28) 및 nMOS 트랜지스터 (Tr27) 로 이루어지는 CMOS 회로이다. 인버터 회로 (312) 는, 제 1 반도체 기판 (7) 에 형성된다. 인버터 회로 (312) 는, 전송 제어부 (306a) 의 출력 신호에 기초하여, 전압 (VDD) 과 접지 전압 (GND) 중 어느 것의 전압을 nMOS 트랜지스터 (Tr25) 의 게이트 및 pMOS 트랜지스터 (Tr26) 의 게이트에 공급한다.
도 9(a) 는, 전송 신호 공급부 (307a) 의 A-A' 단면 (도 8) 을 나타내는 모식도이고, 도 9(b) 는, 전송 신호 공급부 (307a) 의 B-B' 단면 (도 8) 을 나타내는 모식도이다. 전송 신호 공급부 (307a) 는, 제 1 반도체 기판 (7) 과 제 2 반도체 기판 (8) 사이에 형성된 절연부 (9) 에 형성된다. 제 1 반도체 기판 (7) 과의 사이의 신호의 수수는, 접합 패드 (90) 를 개재하여 이루어진다.
도 9 에서는, 전송 신호 공급부 (307a) 는, 절연부 (9) 에 형성되어 있다. 절연부 (9) 와 제 2 반도체 기판 (8) 의 계면에는 절연층이 형성되고, 전송 신호 공급부 (307a) 는 이 절연층 상에 형성된다.
이상과 같이, 본 실시형태의 촬상 소자 (3) 는, 화소마다 노광 시간을 제어할 수 있다. 화소마다 노광 시간을 제어하기 위해서는, 전송 트랜지스터 (Tx) 의 온 오프의 타이밍을 화소마다 제어할 수 있어야 한다. 즉, 전송 트랜지스터 (Tx) 의 게이트에 공급되는 전압 (본 실시형태에서는 전압 (VTxH) 및 전압 (VTxL)) 을 화소마다 제어할 수 있어야 한다. 요컨대, 전송 트랜지스터 (Tx) 의 게이트에 전압 (VTxH) 및 전압 (VTxL) 을 공급하는 공급부를, 화소마다 형성해야 한다. 제 1 반도체 기판 (7) 이 취급하는 전압은, 전압 (VTxH) 이나 전압 (VTxL) 과 상이하기 때문에, 전압 (VTxH) 이나 전압 (VTxL) 을 취급하는 공급부를 화소 (30) 내에 형성하고자 하면, 공급부는 다대한 면적을 차지하게 된다. 특히, 기판 전압보다 낮은 전압 (VTxL) 을 공급하는 공급부는, 기판에 대해 순 (順) 바이어스가 되지 않도록, 트리플 웰 구조를 필요로 한다. 따라서, 전압 (VTxL) 을 공급하는 공급부는, 특히 넓은 면적을 필요로 한다. 그 결과, 화소 (30) 에서 차지하는 포토 다이오드 (31) 의 면적이 대폭 작아진다. 요컨대, 포토 다이오드 (31) 의 개구율이 대폭 저하되어, 촬상 소자의 미세화가 곤란해진다. 본 실시형태에서는, 전송 신호 공급부 (307a) 를 절연부 (9) 에 형성함으로써, 제 1 반도체 기판 (7) 의 포토 다이오드 (31) 근방에 전압 (VTxH) 이나 전압 (VTxL) 을 취급하는 공급부를 개별적으로 형성하지 않고 (포토 다이오드 (31) 의 개구율을 저하시키지 않고), 화소마다 노광 시간을 제어할 수 있다.
상기 서술한 실시형태에 의하면, 제 1 실시형태에서 설명한 작용 효과에 더하여, 또한 다음의 작용 효과가 얻어진다.
(7) 전송 신호 공급부 (307a) 는, 접지 전압과, 접지 전압 이상인 전압 (VTxH) 으로 이루어지는 구동 신호를, 전압 (VTxL) 과 전압 (VTxH) 으로 이루어지는 전송 신호로 변환하는 레벨 시프트 회로를 갖는다. 이와 같이 하였으므로, 전송 신호 공급부 (307a) 는, 제 1 반도체 기판 (7) 및 제 2 반도체 기판 (8) 에 배치된 각 회로와는 상이한 전압을 갖는 신호를, 전송 트랜지스터 (Tx) 에 공급할 수 있다.
(8) 제 1 반도체 기판 (7) 에는, 전송 제어부 (306a) 로부터 공급되는 신호를 레벨 시프트 회로에 출력하는 인버터 회로 (312) 가 형성된다. 레벨 시프트 회로는, 6 개의 트랜지스터 (Tr21 ∼ Tr26) 를 포함하고, 전송 제어부 (306a) 로부터 공급되는 신호가 접지 전압일 때에는 전압 (VTxL) 을 전송 신호로서 출력하고, 전송 제어부 (306a) 로부터 공급되는 신호가 전압 (VTxH) 일 때에는 전압 (VTxH) 을 전송 신호로서 출력한다. 이와 같이 하였으므로, 전송 제어부 (306a) 가 전압 (VTxL) 을 취급할 필요 없이, 전송 트랜지스터 (Tx) 에 전압 (VTxL) 을 공급할 수 있다.
(9) 전송 신호 공급부 (307a) 는, 제 1 반도체 기판 (7) 에 적층된 절연층 (9) 에 형성된 박막 트랜지스터인 6 개의 트랜지스터 (Tr21 ∼ Tr26) 를 포함한다. 이와 같이 하였으므로, 제 1 반도체 기판 (7) 을 벌크의 반도체 기판으로 할 수 있어, 제조 비용을 삭감할 수 있다.
다음과 같은 변형도 본 발명의 범위 내이며, 변형예의 하나, 혹은 복수를 상기 서술한 실시형태와 조합하는 것도 가능하다.
(변형예 1)
제 1 실시형태에서 설명한 전송 신호 공급부 (307a) 의 전단에, 제 2 실시형태에서 설명한 레벨 시프트 회로를 부가해도 된다. 요컨대, 도 5 에 나타낸 게이트 전극 (331, 332) 과 전송 제어부 (306a) 사이에 레벨 시프트 회로를 삽입해도 된다. 이와 같이 함으로써, nMOS 트랜지스터 (Tr1) 의 임계값 전압 (Vth) 을 조금 높게 설정할 필요가 없어진다.
(변형예 2)
제 2 실시형태에서는, 도 9 에 나타낸 바와 같이, 전송 신호 공급부 (307a) 를 제 2 반도체 기판 (8) 의 일면에 형성한 절연층 상에 형성하고 있었지만, 전송 신호 공급부 (307a) 를 제 1 반도체 기판 (7) 측에 형성할 수도 있다. 이 경우, 제 1 반도체 기판 (7) 의, 제 2 반도체 기판 (8) 에 대향하는 면에 절연층을 형성하고, 이 절연층 상에 전송 신호 공급부 (307a) 를 형성하면 된다.
상기에서는, 여러 가지의 실시형태 및 변형예를 설명했지만, 본 발명은 이들 내용에 한정되는 것은 아니다. 본 발명의 기술적 사상의 범위 내에서 생각할 수 있는 그 밖의 양태도 본 발명의 범위 내에 포함된다.
상기 서술한 실시형태 및 변형예는, 이하와 같은 촬상 소자 및 전자 카메라도 포함한다.
(1) 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체층과, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 복수의 화소마다 형성된 제 2 반도체층과, 상기 축적부에 전송된 상기 전하에 기초한 신호가 입력되는 제 3 반도체층을 구비하는 촬상 소자.
(2) (1) 과 같은 촬상 소자에 있어서, 상기 제 2 반도체층은, 박막 트랜지스터를 갖는다.
(3) (2) 와 같은 촬상 소자에 있어서, 상기 제 1 반도체층 및 상기 제 3 반도체층은, 반도체 기판에 의해 구성된다.
(4) (2) 또는 (3) 과 같은 촬상 소자에 있어서, 상기 제 2 반도체층은, 상기 제 1 반도체층인 반도체 기판과, 상기 제 3 반도체층인 반도체 기판 사이에 형성된 절연부에 배치된다.
(5) (1) 과 같은 촬상 소자에 있어서, 상기 제 1 반도체층은, 실리콘 기판과 매립 산화막층과 실리콘층을 구비한 SOI 기판의 상기 실리콘 기판 및 상기 실리콘층의 일방이고, 상기 제 2 반도체층은 상기 실리콘 기판 및 상기 실리콘층의 타방이다.
(6) (5) 와 같은 촬상 소자에 있어서, 상기 제 3 반도체층은, 반도체 기판에 의해 구성된다.
(7) (1) ∼ (6) 과 같은 촬상 소자에 있어서, 복수의 상기 공급부 중 일부의 상기 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키고, 다른 일부의 상기 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는 상기 전송 신호를 공급한다.
(8) (1) ∼ (7) 과 같은 촬상 소자에 있어서, 상기 공급부는, 제 1 전원부에 의해 상기 제 1 반도체층의 전압보다 높은 전압이 인가되는 제 1 확산부와, 제 2 전원부에 의해 상기 제 1 반도체층의 전압보다 낮은 전압이 인가되는 제 2 확산부를 갖고, 상기 제 1 전원부에 의해 인가된 전압에 기초하는 제 1 전압을 상기 전송부에 공급하고, 상기 제 2 전원부에 의해 인가된 전압에 기초하는 제 2 전압을 상기 전송부에 공급한다.
(9) (8) 과 같은 촬상 소자에 있어서, 상기 광전 변환부는 매립 포토 다이오드이고, 상기 전송부는, 상기 전송 신호가 상기 제 1 전압일 때에는 상기 광전 변환부에 의해 광전 변환된 전하를 상기 축적부에 전송하고, 상기 전송 신호가 상기 제 2 전압일 때에는 상기 광전 변환부에 의해 광전 변환된 전하를 상기 축적부에 전송하지 않는다.
(10) (9) 와 같은 촬상 소자에 있어서, 상기 공급부는, 접지 전압 이상인 제 3 전압과 접지 전압 이상이고 상기 제 3 전압보다 높은 제 4 전압으로 이루어지는 구동 신호를 상기 제 1 전압과 상기 제 2 전압으로 이루어지는 상기 전송 신호로 변환하는 레벨 시프트 회로를 갖는다.
(11) (10) 과 같은 촬상 소자에 있어서, 상기 구동 신호를 상기 레벨 시프트 회로에 출력하는 인버터 회로를 추가로 구비하고, 상기 레벨 시프트 회로는, 적어도 6 개의 트랜지스터를 포함하고, 상기 구동 신호가 상기 제 3 전압일 때에는 상기 제 1 전압인 상기 전송 신호를 출력하고, 상기 구동 신호가 상기 제 4 전압일 때에는 상기 제 2 전압인 상기 전송 신호를 출력한다.
(12) (1) ∼ (11) 과 같은 촬상 소자에 있어서, 상기 광전 변환부는, 상기 제 1 반도체층의 광이 입사되는 면에 형성되고, 상기 전송부 및 상기 축적부는, 상기 제 1 반도체층의 상기 제 2 반도체층측의 면에 형성된다.
(13) 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체 기판과, 상기 제 1 반도체 기판에 적층하여 배치되고, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 복수의 화소마다 형성된 반도체층을 구비하는 촬상 소자.
(14) 절연부가 형성되고, 소정의 기판 전압이 설정된 제 1 반도체 기판과, 상기 제 1 반도체 기판에 형성되고, 입사광을 광전 변환하는 광전 변환부와, 상기 제 1 반도체 기판에 형성되고, 상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와, 정전압인 제 1 신호 전압과 부전압인 제 2 신호 전압을 포함하는 상기 전송 신호를 상기 전송부에 공급하는, 상기 절연부에 의해 상기 제 1 반도체 기판으로부터 전기적으로 절연된 공급부를 구비하는 촬상 소자.
(15) (1) ∼ (14) 와 같은 촬상 소자를 갖는 전자 카메라.
또, 상기 서술한 실시형태 및 변형예는, 이하와 같은 촬상 소자도 포함한다.
(1) 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하를 축적하는 축적부와, 접지 전압보다 높은 제 1 전압과 접지 전압보다 낮은 제 2 전압으로 이루어지는 전송 신호가 입력되는 전송부를 갖는 화소가 복수 형성된 제 1 반도체 기판과, 상기 축적부에 축적된 전하의 양에 기초하는 디지털 신호를 출력하는 A/D 변환부가, 상기 복수의 화소마다 형성된 제 2 반도체 기판과, 상기 제 1 반도체 기판과 상기 제 2 반도체 기판 사이에 배치되고, 상기 전송 신호를 상기 전송부에 공급하는 전송 신호 공급부가 상기 복수의 화소마다 형성된 절연부를 구비하는 촬상 소자.
(2) (1) 과 같은 촬상 소자에 있어서, 복수의 상기 전송 신호 공급부 중 일부의 상기 전송 신호 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키고, 다른 일부의 상기 전송 신호 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는 상기 전송 신호를 공급한다.
(3) (1) 또는 (2) 와 같은 촬상 소자에 있어서, 상기 전송 신호 공급부는, 정전압의 제 1 전원부로부터 정전압을 수취하는 제 1 확산부와, 부전압의 제 2 전원부로부터 부전압을 수취하는 제 2 확산부를 갖고, 상기 제 1 전원부로부터 수취한 정전압에 기초하여 상기 제 1 전압을 상기 전송부에 입력하고, 상기 제 2 전원부로부터 수취한 부전압에 기초하여 상기 제 2 전압을 상기 전송부에 입력한다.
(4) (1) ∼ (3) 과 같은 촬상 소자에 있어서, 상기 광전 변환부는 매립 포토 다이오드이고, 상기 전송부는, 상기 전송 신호가 상기 제 1 전압일 때에는 상기 광전 변환부에 의해 광전 변환된 전하를 상기 축적부에 전송하고, 상기 전송 신호가 상기 제 2 전압일 때에는 상기 광전 변환부에 의해 광전 변환된 전하를 상기 축적부에 전송하지 않는다.
(5) (4) 와 같은 촬상 소자에 있어서, 상기 전송 신호 공급부는, 접지 전압 이상인 제 3 전압과 접지 전압 이상이고 상기 제 3 전압보다 높은 제 4 전압으로 이루어지는 구동 신호를 상기 제 1 전압과 상기 제 2 전압으로 이루어지는 상기 전송 신호로 변환하는 레벨 시프트 회로를 갖는다.
(6) (5) 와 같은 촬상 소자에 있어서, 상기 구동 신호를 상기 레벨 시프트 회로에 출력하는 인버터 회로를 추가로 구비하고, 상기 레벨 시프트 회로는, 적어도 6 개의 트랜지스터를 포함하고, 상기 구동 신호가 상기 제 3 전압일 때에는 상기 제 1 전압인 상기 전송 신호를 출력하고, 상기 구동 신호가 상기 제 4 전압일 때에는 상기 제 2 전압인 상기 전송 신호를 출력한다.
(7) (1) ∼ (6) 과 같은 촬상 소자에 있어서, 상기 광전 변환부는, 상기 제 1 반도체 기판의 광이 입사되는 면에 형성되고, 상기 전송부 및 상기 축적부는, 상기 제 1 반도체 기판의 상기 제 2 반도체 기판측의 면에 형성된다.
(8) (1) ∼ (7) 과 같은 촬상 소자에 있어서, 상기 제 1 반도체 기판은, SOI 기판이고, 상기 절연부는, 매립 절연막을 포함한다.
(9) (1) ∼ (8) 과 같은 촬상 소자에 있어서, 상기 절연부는, 상기 제 1 반도체 기판 또는 상기 제 2 반도체 기판에 적층된 절연층을 포함하고, 상기 전송 신호 공급부는, 상기 절연층에 형성된 박막 트랜지스터를 포함한다.
(10) 절연부가 형성되고, 소정의 기판 전위가 설정된 제 1 반도체 기판과, 상기 제 1 반도체 기판에 형성되고, 입사광을 광전 변환하는 광전 변환부와, 상기 제 1 반도체 기판에 형성되고, 상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와, 정전위인 제 1 신호 전위와 부전위인 제 2 신호 전위를 포함하는 상기 전송 신호를 상기 전송부에 공급하는, 상기 절연부에 의해 상기 제 1 반도체 기판으로부터 전기적으로 절연된 전송 신호 공급부를 구비하는 촬상 소자.
다음의 우선권 기초 출원의 개시 내용은 인용문으로서 여기에 도입된다.
일본 특허출원 2015년 제195281호 (2015년 9월 30일 출원)
3 : 촬상 소자
7 : 제 1 반도체 기판
8 : 제 2 반도체 기판
9 : 절연부
30 : 화소
31 : 포토 다이오드
301 : 아날로그 회로부
302 : A/D 변환부
303 : 샘플링부
306 : 개별 화소 제어부
307 : 화소 구동부
7 : 제 1 반도체 기판
8 : 제 2 반도체 기판
9 : 절연부
30 : 화소
31 : 포토 다이오드
301 : 아날로그 회로부
302 : A/D 변환부
303 : 샘플링부
306 : 개별 화소 제어부
307 : 화소 구동부
Claims (15)
- 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체층과,
상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 복수의 화소마다 형성된 제 2 반도체층과,
상기 축적부에 전송된 상기 전하에 기초한 신호가 입력되는 제 3 반도체층을 구비하는, 촬상 소자. - 제 1 항에 있어서,
상기 제 2 반도체층은 박막 트랜지스터를 갖는, 촬상 소자. - 제 2 항에 있어서,
상기 제 1 반도체층 및 상기 제 3 반도체층은, 반도체 기판에 의해 구성되는, 촬상 소자. - 제 2 항 또는 제 3 항에 있어서,
상기 제 2 반도체층은, 상기 제 1 반도체층인 반도체 기판과, 상기 제 3 반도체층인 반도체 기판 사이에 형성된 절연부에 배치되는, 촬상 소자. - 제 1 항에 있어서,
상기 제 1 반도체층은, 실리콘 기판과 매립 산화막층과 실리콘층을 구비한 SOI 기판의 상기 실리콘 기판 및 상기 실리콘층의 일방이고, 상기 제 2 반도체층은 상기 실리콘 기판 및 상기 실리콘층의 타방인, 촬상 소자. - 제 5 항에 있어서,
상기 제 3 반도체층은 반도체 기판에 의해 구성되는, 촬상 소자. - 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
복수의 상기 공급부 중 일부의 상기 공급부는, 제 1 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키고, 다른 일부의 상기 공급부는, 상기 제 1 기간과는 상이한 길이의 제 2 기간에 상기 광전 변환부가 생성한 전하를 상기 축적부에 전송시키는 상기 전송 신호를 공급하는, 촬상 소자. - 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
상기 공급부는, 제 1 전원부에 의해 상기 제 1 반도체층의 전압보다 높은 전압이 인가되는 제 1 확산부와, 제 2 전원부에 의해 상기 제 1 반도체층의 전압보다 낮은 전압이 인가되는 제 2 확산부를 갖고, 상기 제 1 전원부에 의해 인가된 전압에 기초하는 제 1 전압을 상기 전송부에 공급하고, 상기 제 2 전원부에 의해 인가된 전압에 기초하는 제 2 전압을 상기 전송부에 공급하는, 촬상 소자. - 제 8 항에 있어서,
상기 광전 변환부는 매립 포토 다이오드이고,
상기 전송부는, 상기 전송 신호가 상기 제 1 전압일 때에는 상기 광전 변환부에 의해 광전 변환된 전하를 상기 축적부에 전송하고, 상기 전송 신호가 상기 제 2 전압일 때에는 상기 광전 변환부에 의해 광전 변환된 전하를 상기 축적부에 전송하지 않는, 촬상 소자. - 제 9 항에 있어서,
상기 공급부는, 접지 전압 이상인 제 3 전압과 접지 전압 이상이고 상기 제 3 전압보다 높은 제 4 전압으로 이루어지는 구동 신호를 상기 제 1 전압과 상기 제 2 전압으로 이루어지는 상기 전송 신호로 변환하는 레벨 시프트 회로를 갖는, 촬상 소자. - 제 10 항에 있어서,
상기 구동 신호를 상기 레벨 시프트 회로에 출력하는 인버터 회로를 추가로 구비하고,
상기 레벨 시프트 회로는, 적어도 6 개의 트랜지스터를 포함하고, 상기 구동 신호가 상기 제 3 전압일 때에는 상기 제 1 전압인 상기 전송 신호를 출력하고, 상기 구동 신호가 상기 제 4 전압일 때에는 상기 제 2 전압인 상기 전송 신호를 출력하는, 촬상 소자. - 제 1 항 내지 제 11 항 중 어느 한 항에 있어서,
상기 광전 변환부는, 상기 제 1 반도체층의 광이 입사되는 면에 형성되고, 상기 전송부 및 상기 축적부는, 상기 제 1 반도체층의 상기 제 2 반도체층측의 면에 형성되는, 촬상 소자. - 입사광을 광전 변환하는 광전 변환부와, 상기 광전 변환부에 의해 광전 변환된 전하가 전송되어 축적되는 축적부와, 상기 광전 변환부에 의해 생성된 전하를 상기 축적부에 전송하는 전송부를 갖는 복수의 화소가 형성된 제 1 반도체 기판과,
상기 제 1 반도체 기판에 적층하여 배치되고, 상기 전하를 상기 광전 변환부로부터 상기 축적부에 전송하기 위한 전송 신호를 상기 전송부에 공급하는 공급부가 상기 복수의 화소마다 형성된 반도체층을 구비하는, 촬상 소자. - 절연부가 형성되고, 소정의 기판 전압이 설정된 제 1 반도체 기판과,
상기 제 1 반도체 기판에 형성되고, 입사광을 광전 변환하는 광전 변환부와,
상기 제 1 반도체 기판에 형성되고, 상기 광전 변환부에 의해 광전 변환된 전하를 전송 신호에 기초하여 축적부에 전송하는 전송부와,
정전압인 제 1 신호 전압과 부전압인 제 2 신호 전압을 포함하는 상기 전송 신호를 상기 전송부에 공급하는, 상기 절연부에 의해 상기 제 1 반도체 기판으로부터 전기적으로 절연된 공급부를 구비하는, 촬상 소자. - 제 1 항 내지 제 14 항 중 어느 한 항에 기재된 촬상 소자를 갖는, 전자 카메라.
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