KR20180043896A - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 액티브층을 형성하는 단계, 상기 액티브층을 덮는 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 게이트 금속선을 형성하는 단계, 상기 게이트 금속선을 덮으며 산화 규소를 포함하는 제3 절연층을 형성하는 단계, 상기 제3 절연층 위에 질화 규소를 포함하는 제4 절연층을 형성하는 단계, 상기 제4 절연층 위에 산화 규소를 포함하는 제5 절연층을 형성하는 단계, 상기 액티브층과 상기 게이트 금속선이 중첩하는 부분에 차단 부재를 형성하는 단계, 상기 차단 부재를 마스크로 하여 상기 제5 절연층에 질소 이온을 도핑하여 상기 제5 절연층의 일부에 제5 보조 절연층을 형성하는 단계, 상기 차단 부재를 제거하는 단계, 연마 장치를 이용하여 상기 제5 보조 절연층과 중첩하지 않는 상기 제5 절연층의 제5 메인 절연층을 연마하여 상기 제4 절연층의 상부면의 일부를 노출하는 단계를 포함한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MANUFACTUING METHOD THEREOF}
본 개시는 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치에는 액정 표시 장치(liquid crystal display, LCD), 플라스마 표시 장치(plasma display panel, PDP), 유기 발광 표시 장치(organic light emitting diode display, OLED), 전계 방출 표시 장치(field emission display, FED), 전기 영동 표시 장치(electrophoretic display device)등이 있다.
일반적으로 표시 장치는 하나의 화소에 복수개의 트랜지스터와 하나 이상의 커패시터를 구비한다. 이러한 트랜지스터와 커패시터는 복수개의 배선과 절연층을 포함한다. 표시 장치의 해상도가 향상될수록 화소 크기는 감소하게 된다. 고해상도의 표시 장치는 좁은 공간에 많은 배선들이 위치하게 되므로 화소 내의 배선들 간에 단차가 큰 영역이 발생하게 된다. 이 경우 사진 식각 공정을 진행하면 감광막의 패턴 불량으로 배선의 패턴 불량이 발생하기 쉽다.
일 실시예는 고해상도를 구현할 수 있는 표시 장치 및 그 제조 방법에 관한 것이다.
일 실시예에 따른 표시 장치의 제조 방법은 기판 위에 액티브층을 형성하는 단계, 상기 액티브층을 덮는 제1 절연층을 형성하는 단계, 상기 제1 절연층 위에 게이트 금속선을 형성하는 단계, 상기 게이트 금속선을 덮으며 산화 규소를 포함하는 제3 절연층을 형성하는 단계, 상기 제3 절연층 위에 질화 규소를 포함하는 제4 절연층을 형성하는 단계, 상기 제4 절연층 위에 산화 규소를 포함하는 제5 절연층을 형성하는 단계, 상기 액티브층과 상기 게이트 금속선이 중첩하는 부분에 차단 부재를 형성하는 단계, 상기 차단 부재를 마스크로 하여 상기 제5 절연층에 질소 이온을 도핑하여 상기 제5 절연층의 일부에 제5 보조 절연층을 형성하는 단계, 상기 차단 부재를 제거하는 단계, 연마 장치를 이용하여 상기 제5 보조 절연층과 중첩하지 않는 상기 제5 절연층의 제5 메인 절연층을 연마하여 상기 제4 절연층의 상부면의 일부를 노출하는 단계를 포함한다.
상기 제5 보조 절연층은 상기 제5 절연층 내부의 상부에 위치하고, 상기 제5 메인 절연층은 상기 제5 절연층 내부의 하부에 위치할 수 있다.
상기 차단 부재는 감광막 패턴이거나, 상기 차단 부재는 쉐도우 마스크일 수 있다.
상기 제5 보조 절연층은 상기 제1 게이트 금속선과 상기 제2 게이트 금속선이 중첩하는 부분에 형성되지 않을 수 있다.
상기 제5 메인 절연층을 연마하여 상기 제5 메인 절연층의 상부면이 상기 제4 절연층의 상부면의 일부와 동일한 수평면 상에 위치할 수 있다.
상기 게이트 금속선을 형성하는 단계는 상기 제1 절연층 위에 제1 게이트 금속선을 형성하는 단계, 상기 제1 게이트 금속선을 덮는 제2 절연층을 형성하는 단계, 상기 제2 절연층 위에 상기 제1 게이트 금속선과 일부 중첩하는 제2 게이트 금속선을 형성하는 단계를 포함하고, 상기 차단 부재는 상기 액티브층과 상기 제1 게이트 금속선이 중첩하는 부분에 위치할 수 있다.
상기 차단 부재는 상기 액티브층, 상기 제1 게이트 금속선 및 상기 제2 게이트 금속선이 중첩하는 부분에 위치할 수 있다.
상기 제5 보조 절연층 위에 데이트 금속선을 형성하는 단계, 상기 데이터 금속선을 덮는 보호층을 형성하는 단계, 상기 보호층 위에 제1 전극을 형성하는 단계, 상기 제1 전극 위에 발광층을 형성하는 단계, 상기 발광층 위에 제2 전극을 형성하는 단계를 포함하고, 상기 보호층은 상기 제5 보조 절연층이 위치하지 않는 상기 제5 메인 절연층과 접촉할 수 있다.
또한, 일 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 액티브층, 상기 액티브층을 덮는 제1 절연층, 상기 제1 절연층 위에 위치하는 제1 게이트 금속선, 상기 제1 게이트 금속선을 덮으며 산화 규소를 포함하는 제3 절연층, 상기 제3 절연층 위에 위치하며 질화 규소를 포함하는 제4 절연층, 상기 제4 절연층 위에 위치하며 산화 규소를 포함하는 제5 메인 절연층, 상기 제5 메인 절연층 일부 위에 위치하며 질화 규소를 포함하는 제5 보조 절연층을 포함하고, 상기 제5 메인 절연층의 상부면은 상기 제4 절연층의 상부면의 일부와 동일한 수평면 상에 위치하고, 상기 제5 보조 절연층은 상기 액티브층과 상기 제1 게이트 금속선이 중첩하는 부분에 위치하지 않을 수 있다.
상기 제5 보조 절연층의 두께는 상기 제4 절연층의 두께보다 작을 수 있다.
상기 제5 보조 절연층 내부의 하부에서 상부로 갈수록 질소의 함유량이 증가할 수 있다.
상기 기판의 상부면으로부터 상기 제5 절연층의 상부면까지의 거리는 모든 영역에서 동일할 수 있다.
상기 제1 게이트 금속선을 덮는 제2 절연층, 그리고 상기 제2 절연층과 상기 제3 절연층 사이에 위치하며 상기 제1 게이트 금속선과 중첩하는 제2 게이트 금속선을 더 포함하고, 상기 제5 보조 절연층은 상기 액티브층, 상기 제1 게이트 금속선 및 상기 제2 게이트 금속선이 중첩하는 부분에 위치하지 않을 수 있다.
상기 제5 보조 절연층 위에 위치하는 데이트 금속선, 상기 데이터 금속선을 덮는 보호층, 상기 보호층 위에 위치하는 제1 전극, 상기 제1 전극 위에 위치하는 발광층, 상기 발광층 위에 위치하는 제2 전극을 포함하고, 상기 보호층은 상기 제5 보조 절연층이 위치하지 않는 상기 제5 메인 절연층과 접촉할 수 있다.
일 실시예에 따르면, 고해상도 구조에서 게이트 금속선을 덮는 절연층을 평탄화하여 절연층 위에 위치하는 데이터 금속선간의 단락을 최소화할 수 있다.
또한, 데이터 금속선의 패터닝(patterning)을 용이하게 할 수 있다. 따라서, 고해상도의 표시 장치를 용이하게 제조할 수 있다.
도 1은 일 실시예에 따른 표시 장치의 제조 방법의 일 단계를 나타낸 단면도이다.
도 2는 도 1의 다음 단계를 나타낸 도면이다.
도 3은 도 2의 다음 단계를 나타낸 도면이다.
도 4는 도 3의 다음 단계를 나타낸 도면이다.
도 5는 도 4의 다음 단계를 나타낸 도면이다.
도 6은 일 실시예에 따른 표시 장치의 제조 방법에 사용되는 연마 장치의 개략적인 사시도이다.
도 7은 도 5의 다음 단계를 나타낸 도면이다.
도 8은 일 실시예에 따른 표시 장치의 단면도이다.
도 9는 일 실시예에 따른 표시 장치의 화소의 등가 회로도이다.
도 10은 다른 실시예에 따른 표시 장치의 제조 방법의 일 단계를 나타낸 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 명세서 전체에서 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 발명이 없는 한 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "위에" 있다고 할 때, 이는 다른 부분의 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, "~ 상에" 또는 "~ 위에"라 함은 대상 부분의 위 또는 아래에 위치하는 것을 의미하며, 반드시 중력 방향을 기준으로 상측에 위치하는 것을 의미하지 않는다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 표시 장치는 하나의 화소에 복수개의 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. 여기서, 화소는 화상을 표시하는 최소 단위를 말하며, 표시 장치는 복수개의 화소들을 통해 화상을 표시한다.
그러면 일 실시예에 따른 표시 장치의 제조 방법에 대하여 도 1 내지 도 8을 참고로 상세하게 설명한다.
도 1은 일 실시예에 따른 표시 장치의 제조 방법의 일 단계를 나타낸 단면도이고, 도 2는 도 1의 다음 단계를 나타낸 도면이며, 도 3은 도 2의 다음 단계를 나타낸 도면이고, 도 4는 도 3의 다음 단계를 나타낸 도면이며, 도 5는 도 4의 다음 단계를 나타낸 도면이고, 도 6은 일 실시예에 따른 표시 장치의 제조 방법에 사용되는 연마 장치의 개략적인 사시도이며, 도 7은 도 5의 다음 단계를 나타낸 도면이고, 도 8은 일 실시예에 따른 표시 장치의 단면도이다.
도 1에 도시한 바와 같이, 기판(110) 위에 버퍼층(120)을 형성하고, 버퍼층(120) 위에 액티브층(130)을 형성한다. 버퍼층(120)은 다결정 실리콘층을 형성하기 위한 레이저 결정화 공정 시 기판(110)으로부터 불순물을 차단하여 다결정 실리콘층의 특성을 향상시키고, 기판(110)을 평탄화시켜 버퍼층(120) 위에 형성되는 액티브층(130)의 스트레스를 완화시키는 역할을 한다. 이러한 버퍼층(120)은 질화 규소(SiNx) 또는 산화 규소(SiOx) 따위로 형성될 수 있다. 액티브층(130)은 비정질 실리콘층을 형성한 후 레이저 결정화 공정을 이용하여 결정화하여 다결정 실리콘층으로 형성한다. 비정질 실리콘층은 저압화학 증착법, 상압화학 증착법, 플라즈마 강화 화학 증착법(plasma enhanced chemical vapor deposition), 스퍼터링법, 진공증착법(vacuum evaporation), 엑시머 레이저 열처리법(Excimer Laser Annealing, ELA) 등의 방법으로 형성할 수 있다. 액티브층(130)을 높은 에너지를 갖는 레이저 빔을 이용하는 엑시머 레이저 열처리법(ELA)으로 결정화하는 경우. 액티브층(130)의 그레인 바운더리(grain boundary)에 의도하지 않은 돌기(1)가 발생한다. 즉, 레이저 빔에 의해 용융된 비정질 실리콘층이 그레인(grain)을 중심으로 다시 재결정화하면서 그레인 간의 경계부인 그레인 바운더리에 돌기(1)가 발생하게 된다.
그리고, 액티브층(130) 위에 액티브층(130)을 덮는 제1 절연층(141)을 형성한다. 제1 절연층(141)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다.
그리고, 제1 절연층(141) 위에 제1 게이트 금속선(151)을 형성한다. 제1 게이트 금속선(151)은 액티브층(130)과 일부 중첩되어 형성할 수 있다. 제1 게이트 금속선(151)은 몰리브덴(Mo), 몰리브덴 합금, 구리(Cu), 구리 합금, 알루미늄(Al), 그리고 알루미늄 합금 중에서 선택된 어느 하나를 포함할 수 있다.
그리고, 제1 게이트 금속선(151)을 덮는 제2 절연층(142)을 형성한다. 제2 절연층(142)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다.
그리고, 제2 절연층(142) 위에 제2 게이트 금속선(152)을 형성한다. 제2 게이트 금속선(152)은 제1 게이트 금속선(151)과 일부 중첩되어 형성할 수 있다. 제1 게이트 금속선(151)과 제2 게이트 금속선(152)은 함께 게이트 금속선(150)을 이룬다. 제2 게이트 금속선(152)은 몰리브덴(Mo), 몰리브덴 합금, 구리(Cu), 구리 합금, 알루미늄(Al), 그리고 알루미늄 합금 중 선택된 어느 하나를 포함할 수 있다.
그리고, 제2 게이트 금속선(152)을 덮는 제3 절연층(161)을 형성한다. 제3 절연층(161)은 산화 규소(SiOx)를 포함할 수 있다. 그리고, 제3 절연층(161) 위에 제4 절연층(162)을 형성한다. 제4 절연층(162)은 질화 규소(SiNx)를 포함할 수 있다. 그리고, 제4 절연층(162) 위에 제5 절연층(163)을 형성한다. 제5 절연층(163)은 산화 규소(SiOx)를 포함할 수 있다. 이 때, 제5 절연층(163)은 액티브층(130)과 제1 게이트 금속선(151)이 중첩하는 부분(P1)에 제1 돌출부(163a)를 가지게 된다. 또한, 제5 절연층(163)은 액티브층(130), 제1 게이트 금속선(151), 그리고 제2 게이트 금속선(152)이 모두 중첩하는 부분(P2)에 제2 돌출부(163b)를 가지게 된다. 액티브층(130)과 제1 게이트 금속선(151)이 중첩하는 부분(P1)과 액티브층(130), 제1 게이트 금속선(151), 그리고 제2 게이트 금속선(152)이 모두 중첩하는 부분(P2)에는 트랜지스터가 형성될 수 있다. 이러한 제1 돌출부(163a) 및 제2 돌출부(163b) 위에 배선이 형성되는 경우 배선의 패턴 불량이 발생하기 쉽다. 따라서, 본 실시예에서는 연마 공정을 이용하여 제1 돌출부(163a) 및 제2 돌출부(163b)를 제거한다. 이는 이하에서 상세히 설명한다.
다음으로, 도 2에 도시한 바와 같이, 제1 돌출부(163a) 및 제2 돌출부(163b) 위에 차단 부재(310)를 형성한다. 본 실시예에서 차단 부재(310)는 감광막 패턴일 수 있다. 차단 부재(310)는 제5 절연층(163)의 제1 돌출부(163a) 및 제2 돌출부(163b) 만을 덮어 외부와 차단한다. 감광막 패턴인 차단 부재(310)는 제5 절연층(163) 위에 감광막을 코팅하고, 포토 마스크를 이용하여 감광막을 노광 및 현상하여 형성할 수 있다.
다음으로, 도 3에 도시한 바와 같이, 제5 절연층(163)에 질소 이온을 도핑한다. 이 때, 제5 절연층(163) 중 차단 부재(310)에 대응하는 위치의 제1 돌출부(163a) 및 제2 돌출부(163b)만을 제외하고, 나머지 위치에 질소 이온(10)이 주입된다.
따라서, 도 4에 도시한 바와 같이, 질소 이온(10)이 주입된 제5 절연층(163) 내부의 상부에는 제5 보조 절연층(1632)이 형성된다. 따라서, 제5 보조 절연층(1632)은 질화 규소(SiNx)를 포함할 수 있다. 질소 이온(10)이 주입되지 못한 제5 절연층(163) 내부의 하부에는 제5 메인 절연층(1631)이 형성된다. 따라서, 제5 메인 절연층(1631)은 산화 규소(SiOx)를 포함할 수 있다. 제5 메인 절연층(1631)과 제5 보조 절연층(1632)은 함께 제5 절연층(163)을 이룬다.
제5 보조 절연층(1632)은 질소 이온(10)을 도핑하여 형성하므로, 도 4의 A 부분에 도시한 바와 같이, 제5 보조 절연층(1632) 내부의 하부에서 상부로 갈수록 질소의 함유량이 증가하게 된다.
다음으로, 도 4에 도시한 바와 같이, 차단 부재(310)를 제거한다. 따라서, 차단 부재(310)에 의해 가려졌던 제5 메인 절연층(1631)의 제1 돌출부(163a) 및 제2 돌출부(163b)가 외부로 노출된다. 이 때, 제5 보조 절연층(1632)은 차단 부재(310)에 대응하는 위치에는 위치하지 않는다. 즉, 제5 보조 절연층(1632)의 가장자리(63)는 차단 부재(310)에 대응하는 위치를 따라 형성된다. 차단 부재(310)의 가장자리에 의해 둘러싸인 부분에는 제5 보조 절연층(1632)이 형성되지 않아, 제5 메인 절연층(1631)의 제1 돌출부(163a) 및 제2 돌출부(163b)가 노출된다.
다음으로, 도 5에 도시한 바와 같이, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 진행하는 연마 장치(CMP)를 이용하여 연마 공정을 진행함으로써, 제5 메인 절연층(1631)의 노출된 제1 돌출부(163a) 및 제2 돌출부(163b)를 제거한다.
이하에서, 도 6을 참조하여 연마 장치의 구체적인 구조에 대해 상세히 설명한다.
도 6에 도시한 바와 같이, 연마 장치(CMP)는 회전하며 대상물(P)을 연마하는 연마부(50), 그리고 연마부(50)의 마찰력의 변화를 측정하여 연마부(50)의 회전 속도를 조절하는 연마 조절부(60)를 포함한다. 연마부(50)는 서로 마주보는 제1 연마부(20) 및 제2 연마부(30)를 포함한다. 제2 연마부(30) 위에 대상물(P)이 위치한다. 제1 연마부(20)와 제2 연마부(30)는 서로 회전하여 그 사이에 개재된 대상물(P)의 표면을 연마한다. 이 때, 노즐(40)을 이용하여 슬러리(slurry)(51)를 대상물(P)의 표면에 공급한다. 슬러리(51)는 대상물(P)의 연마를 용이하게 하기 위한 물질이다.
도 6에 도시된 대상물(P)은 도 5에 도시된 표시 장치(100)에 해당한다. 도 5에는 설명의 편의를 위해 연마 장치(CMP)의 제1 연마부(20)만을 도시한다.
도 5와 함께 도 6을 참고하면, 슬러리(51)를 제5 메인 절연층(1631) 및 제5 보조 절연층(1632)의 표면에 도포하고, 연마 장치(CMP)의 제1 연마부(20)를 회전시켜 슬러리(51)가 도포된 제5 메인 절연층(1631)을 연마하여 제1 돌출부(163a) 및 제2 돌출부(163b)를 제거한다.
슬러리(51)는 제5 메인 절연층(1631)을 연마하는 연마재, 질화 규소를 포함하는 제5 보조 절연층(1632)의 연마를 억제하는 연마 억제재, 연마재의 분산을 위한 분산제, 연마재의 분산을 도와주기 위한 분산 안정제, pH 조절제를 포함할 수 있다. 연마재는 실리카(SiO2) 또는 세리아(CeO2), 알루미나(Al2O3), 지르코니아(ZrO2), 산화 주석(SnO2), 산화 망간(MnO2) 등을 포함할 수 있다.
슬러리(51)에 포함된 연마재는 제1 연마부(20)가 보다 용이하게 제5 메인 절연층(1631)을 연마하도록 도와준다.
제5 메인 절연층(1631)을 연마하여 제1 돌출부(163a) 및 제2 돌출부(163b)를 제거한 후, 제1 연마부(20)는 계속하여 제5 메인 절연층(1631)을 연마하여 제4 절연층의 상부면(162a)의 일부를 노출하게 된다. 제4 절연층(162)은 제5 보조 절연층(1632)과 동일한 질화 규소로 이루어진 층이므로 연마가 억제된다. 따라서, 제5 메인 절연층(1631)의 상부면(1631a)은 제4 절연층(162)의 노출된 상부면(162a)과 동일한 수평면 상에 위치하게 된다. 이와 같은 연마 공정을 통해 상부면이 평탄화된 제5 절연층(163)이 형성된다.
만약, 제5 보조 절연층(1632)이 제5 메인 절연층(1631) 위에 형성되지 않는 경우에는 질화 규소를 포함하는 제4 절연층(162)은 연마되지 않으나, 산화 규소를 포함하는 제5 메인 절연층(1631)은 과도하게 연마되어 제5 메인 절연층(1631)에 홈이 형성될 수 있다. 그러나, 본 실시예에서는 제5 메인 절연층(1631) 위에 제5 보조 절연층(1632)을 형성하여 제5 메인 절연층(1631)이 과도하게 연마되는 것을 방지하게 된다. 따라서, 제5 메인 절연층(1631)을 평탄화할 수 있다.
따라서, 도 7에 도시한 바와 같이, 기판(110)의 상부면(110a)으로부터 제5 절연층(163)의 상부면(1631a, 1632a)까지의 거리는 모든 영역에서 동일하게 된다. 즉, 기판(110)의 상부면(110a)으로부터 제5 메인 절연층(1631)의 상부면(1631a)까지의 거리(h1)는 기판(110)의 상부면(110a)으로부터 제5 보조 절연층(1632)의 상부면(1632a)까지의 거리(h2)와 동일하게 된다.
질화 규소를 포함하는 제5 보조 절연층(1632)의 두께(t2)는 질화 규소를 포함하는 제4 절연층(162)의 두께(t1)보다 작을 수 있다. 제5 보조 절연층(1632)의 두께(t2)는 20nm 내지 30nm 일 수 있다. 제5 보조 절연층(1632)의 두께(t2)가 20nm보다 작으면 제5 보조 절연층(1632)이 제5 메인 절연층(1631)의 과도한 연마를 방지하기 어렵다. 그리고, 제5 보조 절연층(1632)의 두께(t2)가 30nm보다 크면 도핑 공정 시간이 증가하게 되므로, 제조 공정 시간이 증가하게 된다.
다음으로, 도 8에 도시한 바와 같이, 제5 메인 절연층(1631) 및 제5 보조 절연층(1632)을 포함하는 제5 절연층(163) 위에 데이터 금속선(171)을 형성한다. 데이터 금속선(171)은 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 몰리브덴 합금, 구리(Cu), 그리고 구리 합금 중 어느 하나를 포함하는 금속층이 적층된 다중층으로 형성할 수 있으며, 예컨대, 티타늄/알루미늄/티타늄(Ti/Al/Ti)의 3중층, 몰리브덴/알루미늄/몰리브덴(Mo/Al/Mo) 또는 몰리브덴/구리/몰리브덴(Mo/Cu/Mo)의 3중층 등으로 형성할 수 있다. 이 때, 데이터 금속선(171)을 형성하기 전에, 제5 절연층(163)을 평탄화하였으므로, 제5 절연층(163) 위에 위치하는 데이터 금속선(171)은 단차 없이 형성된다. 따라서, 데이터 금속선(171)을 용이하게 패터닝할 수 있다.
데이터 금속선(171)을 형성한 후, 데이터 금속선(171)을 덮는 보호층(180)을 형성한다. 보호층(180)은 폴리아크릴계 수지(polyacrylics resin), 폴리이미드계 수지(polyimides resin) 등의 유기물 또는 유기물과 무기물의 적층막 등을 포함할 수 있다. 그리고, 보호층(180) 위에 제1 전극인 화소 전극(710)을 형성한다. 화소 전극(710)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다.
그리고, 보호층(180) 및 화소 전극(710)의 가장자리부 위에 화소 정의막(350)을 형성한다. 화소 정의막(350)은 화소 전극(710)과 중첩하는 화소 개구부(351)를 가진다. 화소 정의막(350)의 화소 개구부(351)에 발광 부재(720)를 형성한다. 발광 부재(720)는 발광층, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 복수층을 포함할 수 있다. 발광층은 유기물 또는 무기물일 수 있다. 발광 부재(720)가 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
그리고, 화소 정의막(350) 및 발광 부재(720) 위에 제2 전극인 공통 전극(730)을 형성한다. 공통 전극(730)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다. 공통 전극(730)은 유기 발광 다이오드(OLED)의 캐소드 전극이 된다. 화소 전극(710), 발광 부재(720) 및 공통 전극(730)은 유기 발광 다이오드(OLED)를 이룬다.
이하, 상기 일 실시예에 따른 표시 장치의 제조 방법을 이용하여 제조한 표시 장치에 대해 도 8과 함께 도 9를 참조하여 상세히 설명한다.
도 9는 일 실시예에 따른 표시 장치의 화소의 등가 회로도이다.
먼저, 도 9를 참고하면, 일 실시예에 따른 표시 장치의 하나의 화소는 구동 트랜지스터(driving transistor)(T1), 스위칭 트랜지스터(switching transistor)(T2), 보상 트랜지스터(compensation transistor)(T3), 스토리지 커패시터(storage capacitor)(Cst), 기생 커패시터(parasitic capacitance, Cpa) 및 발광 다이오드(light emitting diode, LED)를 포함한다. 그리고, 하나의 화소에는 스캔 신호(Sn)를 전달하는 스캔선(121), 데이터 신호(Dm)를 전달하는 데이터선(71) 및 구동 전압(ELVDD)을 전달하는 구동 전압선(174)이 연결된다.
제1 게이트 금속선(151) 또는 제2 게이트 금속선(152)은 스캔선(121)을 포함할 수 있으며, 제1 데이터 금속선(171) 또는 제2 데이터 금속선(172)은 데이터선(71) 및 구동 전압선(174)을 포함할 수 있다.
구동 트랜지스터(T1)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(T2)에 연결되어 있고, 입력 단자는 구동 전압선(174)에 연결되어 있으며, 출력 단자는 발광 다이오드(LED)에 연결되어 있다. 구동 트랜지스터(T1)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(Id)를 흘린다.
스위칭 트랜지스터(T2)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스캔선(121)에 연결되어 있고, 입력 단자는 데이터선(71)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(T1)에 연결되어 있다. 스위칭 트랜지스터(T2)는 스캔선(121)에 인가되는 스캔 신호(Sn)에 응답하여 데이터선(71)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(T1)에 전달한다.
보상 트랜지스터(T3)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 보상 제어선(comp)에 연결되어 있고, 입력 단자는 초기화 전압선(177)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(T1)에 연결되어 있다.
스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 제어 단자와 초기화 전압선(177) 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(T1)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(T2)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
발광 다이오드(LED)는 구동 트랜지스터(T1)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 발광 다이오드(LED)는 구동 트랜지스터(T1)의 출력 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
트랜지스터(T1, T2, T3), 스토리지 커패시터(Cst), 기생 커패시터(Cpa) 및 발광 다이오드(LED)의 연결 관계는 바뀔 수 있다.
한편, 일 실시예에서는 3 트랜지스터 2 커패시터 구조를 도시하고 있지만, 본 발명이 이에 한정되는 것은 아니며 트랜지스터의 수와 커패시터의 수는 다양하게 변형 가능하다.
이하에서, 도 9와 함께 다시 도 8을 참고하여, 도 9에 도시한 표시 장치의 화소의 상세 구조에 대하여 설명한다.
도 8을 다시 참고하면, 표시 장치의 기판(110) 위에 액티브층(130)이 위치한다. 기판(110)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 절연성의 기판을 포함할 수 있다. 액티브층(130)은 다결정 실리콘층을 포함할 수 있다. 액티브층(130) 위에 제1 절연층(141)이 위치한다. 그리고, 제1 절연층(141) 위에 제1 게이트 금속선(151)이 위치한다. 제1 게이트 금속선(151) 중 액티브층(130)과 중첩하여 위치하는 배선은 게이트 전극일 수 있다.
제1 게이트 금속선(151) 위에는 이를 덮는 제2 절연층(142)이 위치한다. 제2 절연층(142) 위에는 제2 게이트 금속선(152)이 위치한다. 제2 게이트 금속선(152)은 제1 게이트 금속선(151)과 일부 중첩되어 위치할 수 있다.
제2 게이트 금속선(152) 위에는 이를 덮는 제3 절연층(161)이 위치한다. 제3 절연층(161) 위에는 이를 덮는 제4 절연층(162)이 위치한다. 제4 절연층(162)은 질화 규소(SiNx)를 포함할 수 있다. 그리고, 제4 절연층(162) 위에 제5 메인 절연층(1631)이 위치한다. 제5 메인 절연층(1631)은 산화 규소를 포함할 수 있다. 제5 메인 절연층(1631) 위에는 제5 보조 절연층(1632)이 위치한다. 제5 보조 절연층(1632)은 액티브층(130)과 제1 게이트 금속선(151)만이 중첩하는 부분(P1)에 위치하지 않을 수 있다. 또한, 제5 보조 절연층(1632)은 액티브층(130), 제1 게이트 금속선(151) 및 제2 게이트 금속선(152)이 중첩하는 부분(P2)에 위치하지 않을 수 있다.
이 때, 제5 메인 절연층(1631)의 상부면(1631a)은 제4 절연층(162)의 노출된 상부면(162a)과 동일한 수평면 상에 위치하게 된다. 제5 메인 절연층(1631) 및 제5 보조 절연층(1632)을 포함하는 제5 절연층(163)은 평탄화된다.
그리고, 제5 절연층(163) 위에 데이터 금속선(171)이 위치한다. 이와 같이, 제5 절연층(163)은 평탄화되었으므로, 제5 절연층(163) 위에 위치하는 데이터 금속선(171)은 단차를 가지지 않게 된다. 이러한 데이터 금속선(171)은 데이터선(71), 소스 전극(173) 또는 드레인 전극(175)을 포함할 수 있다. 소스 전극(173) 및 드레인 전극(175)은 액티브층(130)과 연결된다.
그리고, 데이터 금속선(171) 위에 이를 덮는 보호층(180)이 위치한다. 보호층(180)은 제5 보조 절연층(1632)이 위치하지 않는 제5 메인 절연층(1631)과 접촉할 수 있다.
보호층(180) 위에는 화소 전극(710)이 위치한다. 화소 전극(710)은 드레인 전극(175)과 전기적으로 연결된다. 보호층(180) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 위치한다. 화소 정의막(350)은 화소 전극(710)과 중첩하는 화소 개구부(351)를 가진다. 화소 정의막(350)의 화소 개구부(351)에는 발광 부재(720)가 위치한다. 화소 정의막(350) 및 발광 부재(720) 위에는 공통 전극(730)이 위치한다.
한편, 상기 일 실시예에서는 감광막 패턴으로 차단 부재를 형성하였으나, 쉐도우 마스크로 차단 부재를 형성하는 다른 실시예도 가능하다.
이하에서, 도 10을 참고하여, 다른 실시예에 따른 표시 장치의 제조 방법에 대해 상세히 설명한다.
도 10은 다른 실시예에 따른 표시 장치의 제조 방법의 일 단계를 나타낸 단면도이다.
도 10에 도시된 다른 실시예는 도 1 내지 도 8에 도시된 일 실시예와 비교하여 차단 부재의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 10에 도시한 바와 같이, 다른 실시예에 따른 표시 장치의 제조 방법은 앞서 설명한 실시예와 유사하게, 제5 절연층(163)의 제1 돌출부(163a) 및 제2 돌출부(163b) 위에 차단 부재(320)를 위치시킨다. 본 실시예에서 차단 부재(320)는 쉐도우 마스크(shadow mask)일 수 있다. 차단 부재(320)는 금속 재질로 된 차단부(321)와 질소 이온(10)이 통과하는 투과부(322)를 포함한다. 차단 부재(320)의 차단부(321)는 제5 절연층(163)의 제1 돌출부(163a) 및 제2 돌출부(163b)에 대응하여 위치한다.
그리고, 제5 절연층(163)에 질소 이온(10)을 도핑한다. 이 때, 제5 절연층(163) 중 차단 부재(320)의 차단부(321)에 의해 차단되는 위치의 제1 돌출부(163a) 및 제2 돌출부(163b)만을 제외하고, 나머지 위치에 질소 이온(10)이 주입된다.
따라서, 질소 이온(10)이 주입된 제5 절연층(163) 내부의 상부에는 제5 보조 절연층(1632)이 형성된다. 따라서, 제5 보조 절연층(1632)은 질화 규소(SiNx)를 포함할 수 있다. 질소 이온(10)이 주입되지 못한 제5 절연층(163) 내부의 하부에는 제5 메인 절연층(1631)이 형성된다. 따라서, 제5 메인 절연층(1631)은 산화 규소(SiOx)를 포함할 수 있다. 제5 메인 절연층(1631)과 제5 보조 절연층(1632)은 함께 제5 절연층(163)을 이룬다. 이와 같이, 제5 메인 절연층(1631) 위에 제5 보조 절연층(1632)을 형성하여 제5 메인 절연층(1631)이 과도하게 연마되는 것을 방지함으로써, 제5 메인 절연층(1631)을 평탄화할 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
1: 돌기, 10: 질소 이온, 51: 슬러리, 110: 기판, 130: 액티브층, 141: 제1게이트 절연층, 142: 제2 절연층, 151: 제1 게이트 금속선, 152: 제2 게이트 금속선, 161: 제3 절연층, 162: 제4 절연층, 163: 제5 절연층, 1631: 제5 메인 절연층, 1632: 제5 보조 절연층, 163a: 제1 돌출부, 163b: 제2 돌출부, 171: 데이터 금속선

Claims (15)

  1. 기판 위에 액티브층을 형성하는 단계,
    상기 액티브층을 덮는 제1 절연층을 형성하는 단계,
    상기 제1 절연층 위에 게이트 금속선을 형성하는 단계,
    상기 게이트 금속선을 덮으며 산화 규소를 포함하는 제3 절연층을 형성하는 단계,
    상기 제3 절연층 위에 질화 규소를 포함하는 제4 절연층을 형성하는 단계,
    상기 제4 절연층 위에 산화 규소를 포함하는 제5 절연층을 형성하는 단계,
    상기 액티브층과 상기 게이트 금속선이 중첩하는 부분에 차단 부재를 형성하는 단계,
    상기 차단 부재를 마스크로 하여 상기 제5 절연층에 질소 이온을 도핑하여 상기 제5 절연층의 일부에 제5 보조 절연층을 형성하는 단계,
    상기 차단 부재를 제거하는 단계,
    연마 장치를 이용하여 상기 제5 보조 절연층과 중첩하지 않는 상기 제5 절연층의 제5 메인 절연층을 연마하여 상기 제4 절연층의 상부면의 일부를 노출하는 단계
    를 포함하는 표시 장치의 제조 방법.
  2. 제1항에서,
    상기 제5 보조 절연층은 상기 제5 절연층 내부의 상부에 위치하고, 상기 제5 메인 절연층은 상기 제5 절연층 내부의 하부에 위치하는 표시 장치의 제조 방법.
  3. 제1항에서,
    상기 차단 부재는 감광막 패턴인 표시 장치의 제조 방법.
  4. 제1항에서,
    상기 차단 부재는 쉐도우 마스크인 표시 장치의 제조 방법.
  5. 제1항에서,
    상기 제5 보조 절연층은 상기 제1 게이트 금속선과 상기 제2 게이트 금속선이 중첩하는 부분에 형성되지 않는 표시 장치의 제조 방법.
  6. 제1항에서,
    상기 제5 메인 절연층을 연마하여 상기 제5 메인 절연층의 상부면이 상기 제4 절연층의 상부면의 일부와 동일한 수평면 상에 위치하는 표시 장치의 제조 방법.
  7. 제1항에서,
    상기 게이트 금속선을 형성하는 단계는
    상기 제1 절연층 위에 제1 게이트 금속선을 형성하는 단계,
    상기 제1 게이트 금속선을 덮는 제2 절연층을 형성하는 단계,
    상기 제2 절연층 위에 상기 제1 게이트 금속선과 일부 중첩하는 제2 게이트 금속선을 형성하는 단계
    를 포함하고,
    상기 차단 부재는 상기 액티브층과 상기 제1 게이트 금속선이 중첩하는 부분에 위치하는 표시 장치의 제조 방법.
  8. 제1항에서,
    상기 차단 부재는 상기 액티브층, 상기 제1 게이트 금속선 및 상기 제2 게이트 금속선이 중첩하는 부분에 위치하는 표시 장치의 제조 방법.
  9. 제1항에서,
    상기 제5 보조 절연층 위에 데이트 금속선을 형성하는 단계,
    상기 데이터 금속선을 덮는 보호층을 형성하는 단계,
    상기 보호층 위에 제1 전극을 형성하는 단계,
    상기 제1 전극 위에 발광층을 형성하는 단계,
    상기 발광층 위에 제2 전극을 형성하는 단계를 포함하고,
    상기 보호층은 상기 제5 보조 절연층이 위치하지 않는 상기 제5 메인 절연층과 접촉하는 표시 장치의 제조 방법.
  10. 기판,
    상기 기판 위에 위치하는 액티브층,
    상기 액티브층을 덮는 제1 절연층,
    상기 제1 절연층 위에 위치하는 제1 게이트 금속선,
    상기 제1 게이트 금속선을 덮으며 산화 규소를 포함하는 제3 절연층,
    상기 제3 절연층 위에 위치하며 질화 규소를 포함하는 제4 절연층,
    상기 제4 절연층 위에 위치하며 산화 규소를 포함하는 제5 메인 절연층,
    상기 제5 메인 절연층의 일부 위에 위치하며 질화 규소를 포함하는 제5 보조 절연층
    을 포함하고,
    상기 제5 메인 절연층의 상부면은 상기 제4 절연층의 상부면의 일부와 동일한 수평면 상에 위치하고,
    상기 제5 보조 절연층은 상기 액티브층과 상기 제1 게이트 금속선이 중첩하는 부분에 위치하지 않는 표시 장치.
  11. 제10항에서,
    상기 제5 보조 절연층의 두께는 상기 제4 절연층의 두께보다 작은 표시 장치.
  12. 제10항에서,
    상기 제5 보조 절연층 내부의 하부에서 상부로 갈수록 질소의 함유량이 증가하는 표시 장치.
  13. 제10항에서,
    상기 기판의 상부면으로부터 상기 제5 절연층의 상부면까지의 거리는 모든 영역에서 동일한 표시 장치.
  14. 제10항에서,
    상기 제1 게이트 금속선을 덮는 제2 절연층, 그리고
    상기 제2 절연층과 상기 제3 절연층 사이에 위치하며 상기 제1 게이트 금속선과 중첩하는 제2 게이트 금속선
    을 더 포함하고,
    상기 제5 보조 절연층은 상기 액티브층, 상기 제1 게이트 금속선 및 상기 제2 게이트 금속선이 중첩하는 부분에 위치하지 않는 표시 장치.
  15. 제10항에서,
    상기 제5 보조 절연층 위에 위치하는 데이트 금속선,
    상기 데이터 금속선을 덮는 보호층,
    상기 보호층 위에 위치하는 제1 전극,
    상기 제1 전극 위에 위치하는 발광층,
    상기 발광층 위에 위치하는 제2 전극을 포함하고,
    상기 보호층은 상기 제5 보조 절연층이 위치하지 않는 상기 제5 메인 절연층과 접촉하는 표시 장치.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495771B2 (en) 2019-03-12 2022-11-08 Samsung Display Co., Ltd. Display panel and method of manufacturing the same
US11985865B2 (en) 2020-09-08 2024-05-14 Samsung Display Co., Ltd. Display device including passivation layer with surface step and manufacturing method for the same

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180100013A (ko) * 2017-02-28 2018-09-06 삼성디스플레이 주식회사 표시 장치 및 표시 장치의 제조 방법
CN110459568B (zh) * 2019-08-14 2022-07-12 武汉华星光电半导体显示技术有限公司 阵列基板及显示装置
KR20210116775A (ko) * 2020-03-13 2021-09-28 삼성디스플레이 주식회사 표시 장치 및 그 제조 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005301223A (ja) * 2004-04-12 2005-10-27 Lg Philips Lcd Co Ltd 液晶表示装置のアレイ基板及びその製造方法
KR20140053602A (ko) * 2012-10-26 2014-05-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20160085987A (ko) * 2015-01-08 2016-07-19 삼성디스플레이 주식회사 표시 장치

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5169491A (en) 1991-07-29 1992-12-08 Micron Technology, Inc. Method of etching SiO2 dielectric layers using chemical mechanical polishing techniques
KR19980054478U (ko) 1996-12-31 1998-10-07 박병재 길이조절수단
US6465357B1 (en) 2001-07-05 2002-10-15 The Regents Of The University Of California Fabricating structures using chemo-mechanical polishing and chemically-selective endpoint detection
KR20040007872A (ko) 2002-07-11 2004-01-28 주식회사 하이닉스반도체 반도체 소자의 화학적 기계적 연마 방법
US6900856B2 (en) * 2002-12-04 2005-05-31 Lg. Philips Lcd Ltd. Liquid crystal display device and manufacturing method thereof
KR100895313B1 (ko) * 2002-12-11 2009-05-07 삼성전자주식회사 유기 발광 표시판
KR101026812B1 (ko) * 2003-11-28 2011-04-04 삼성전자주식회사 박막 트랜지스터 표시판 및 그의 제조 방법
US7528021B2 (en) * 2004-09-16 2009-05-05 Samsung Electronics Co., Ltd. Thin film transistor array panel and method of manufacturing the same
KR20070004229A (ko) * 2005-07-04 2007-01-09 삼성전자주식회사 박막트랜지스터기판 및 이의 제조방법
KR20090060756A (ko) * 2007-12-10 2009-06-15 삼성전자주식회사 표시 패널 및 이의 제조방법
US7767583B2 (en) 2008-03-04 2010-08-03 Varian Semiconductor Equipment Associates, Inc. Method to improve uniformity of chemical mechanical polishing planarization
US8329523B2 (en) * 2009-05-15 2012-12-11 Lg Display Co., Ltd. Array substrate for dislay device and method of fabricating the same
KR101600887B1 (ko) * 2009-07-06 2016-03-09 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 이의 제조 방법
WO2011043194A1 (en) * 2009-10-09 2011-04-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101741732B1 (ko) * 2010-05-07 2017-05-31 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
US8658458B2 (en) 2011-06-15 2014-02-25 Varian Semiconductor Equipment Associates, Inc. Patterned doping for polysilicon emitter solar cells
KR102006273B1 (ko) * 2012-11-19 2019-08-02 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN103309108B (zh) * 2013-05-30 2016-02-10 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置
KR20150061302A (ko) * 2013-11-27 2015-06-04 삼성디스플레이 주식회사 표시 기판, 표시 기판의 제조 방법 및 표시 기판을 포함하는 표시 장치
CN103745955B (zh) * 2014-01-03 2017-01-25 京东方科技集团股份有限公司 显示装置、阵列基板及其制造方法
CN103745978B (zh) * 2014-01-03 2016-08-17 京东方科技集团股份有限公司 显示装置、阵列基板及其制作方法
TWI665778B (zh) * 2014-02-05 2019-07-11 日商半導體能源研究所股份有限公司 半導體裝置、模組及電子裝置
CN104503162A (zh) * 2014-12-24 2015-04-08 深圳市华星光电技术有限公司 具有触控功能的显示面板及其制造方法和复合电极
WO2017029576A1 (en) * 2015-08-19 2017-02-23 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of semiconductor device
KR20230168285A (ko) * 2016-02-12 2023-12-13 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 상기 반도체 장치를 포함하는 표시 장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005301223A (ja) * 2004-04-12 2005-10-27 Lg Philips Lcd Co Ltd 液晶表示装置のアレイ基板及びその製造方法
KR20140053602A (ko) * 2012-10-26 2014-05-08 삼성디스플레이 주식회사 유기 발광 표시 장치 및 그 제조 방법
KR20160085987A (ko) * 2015-01-08 2016-07-19 삼성디스플레이 주식회사 표시 장치

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11495771B2 (en) 2019-03-12 2022-11-08 Samsung Display Co., Ltd. Display panel and method of manufacturing the same
US11844264B2 (en) 2019-03-12 2023-12-12 Samsung Display Co., Ltd. Display panel and method of manufacturing the same
US11985865B2 (en) 2020-09-08 2024-05-14 Samsung Display Co., Ltd. Display device including passivation layer with surface step and manufacturing method for the same

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