KR20180041592A - Method of manufacturing a stacked chip - Google Patents

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Abstract

Provided is a new method for manufacturing a multilayer chip, capable of manufacturing the multilayer chip which is uniform with a preset thickness. The method for manufacturing a multilayer chip on which a plurality of chips are laminated includes a chip forming step of thinning a wafer by polishing the rear side of the wafer and dividing the wafer into the plurality of chips, a measuring step of measuring the thickness of each chip obtained in the chip forming step, and a chip laminating step of selecting and laminating the plurality of chips to be laminated based on the thickness of each chip measured in the measuring step.

Description

적층칩의 제조 방법{METHOD OF MANUFACTURING A STACKED CHIP}[0001] METHOD OF MANUFACTURING A STACKED CHIP [0002]

본 발명은 복수의 칩이 적층되어 이루어지는 적층칩의 제조 방법에 관한 것이다.The present invention relates to a method of manufacturing a multilayer chip in which a plurality of chips are laminated.

반도체 장치의 가일층의 소형화, 고집적화를 실현하기 위해, 복수의 반도체칩을 두께 방향으로 중첩하여 관통 전극 (TSV : Through Silicon Via) 등으로 접속하는 3 차원 실장 기술이 실용화되어 있다. 이 기술에서는, 최종적으로 제조되는 적층칩의 두께를 억제하기 위해, 연삭 등의 방법으로 얇아진 반도체칩이 사용된다.In order to realize miniaturization and high integration of a single layer of a semiconductor device, a three-dimensional mounting technique of connecting a plurality of semiconductor chips in a thickness direction and connecting them with a through silicon via (TSV) or the like has been practically used. In this technique, a semiconductor chip thinned by grinding or the like is used in order to suppress the thickness of the multilayer chip to be finally produced.

그런데, 적층칩을 구성하는 반도체칩의 두께에 편차가 있으면, 소정의 두께로 고르게 된 적층칩을 형성하는 것이 어려워진다. 그래서, 반도체칩이 되는 웨이퍼를 연삭 등의 방법으로 얇게 하기 전에, 표면측의 수지층을 평탄화하여, 연삭에서 기인되는 두께의 편차를 억제하는 방법이 제안되어 있다 (예를 들어, 특허문헌 1 참조).However, if there is a deviation in the thickness of the semiconductor chip constituting the multilayer chip, it becomes difficult to form a multilayer chip having a predetermined thickness. Thus, there has been proposed a method of flattening the resin layer on the front side before the wafer to be a semiconductor chip is thinned by grinding or the like, thereby suppressing a variation in thickness caused by grinding (see, for example, Patent Document 1 ).

일본 공개특허공보 2008-182015호Japanese Patent Application Laid-Open No. 2008-182015

그러나, 상기 서술한 방법에서는, 연삭 장치와는 별도로 바이트 절삭용의 절삭 장치 (바이트 절삭 장치) 를 준비할 필요가 있기 때문에, 제조 비용이 높아지기 쉽다. 또, 이 방법으로도 두께의 편차를 완전히 억제할 수는 없었다.However, in the above-described method, since it is necessary to prepare a cutting apparatus (a byte cutting apparatus) for cutting a bite separately from the grinding apparatus, the manufacturing cost tends to increase. Also, this method did not completely suppress the variation in thickness.

본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적으로 하는 바는, 소정의 두께로 고르게 된 적층칩을 제조할 수 있는 새로운 적층칩의 제조 방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention has been made in view of such problems, and an object of the present invention is to provide a method for manufacturing a new laminated chip capable of producing a laminated chip having a predetermined thickness.

본 발명의 일 양태에 의하면, 복수의 칩이 적층된 적층칩의 제조 방법으로서, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하고, 웨이퍼를 복수의 칩으로 분할하는 칩 형성 스텝과, 그 칩 형성 스텝에서 얻어진 각 칩의 두께를 측정하는 측정 스텝과, 복수의 칩을 적층하였을 때에 소정의 두께가 되도록, 그 측정 스텝에서 측정한 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층하는 칩 적층 스텝을 구비하는 적층칩의 제조 방법이 제공된다.According to an aspect of the present invention, there is provided a method of manufacturing a multilayer chip in which a plurality of chips are laminated, comprising: a chip forming step of dividing a wafer into a plurality of chips by thinning the wafer by grinding the back surface of the wafer; A chip for selecting and stacking a plurality of chips to be stacked based on the thickness of each chip measured in the measurement step so as to have a predetermined thickness when a plurality of chips are stacked; A method of manufacturing a multilayer chip including a lamination step is provided.

본 발명의 일 양태에 있어서, 그 칩 형성 스텝에서는, 교차하는 복수의 분할 예정 라인을 따라 웨이퍼에 분할용의 구조를 형성한 후, 웨이퍼의 이면을 연삭함으로써, 웨이퍼를 얇게 하여 복수의 칩으로 분할하면 된다.In one aspect of the present invention, in the chip forming step, the dividing structure is formed on the wafer along a plurality of lines to be divided which are intersected, and then the back surface of the wafer is ground to divide the wafer into a plurality of chips .

본 발명의 일 양태에 관련된 적층칩의 제조 방법에서는, 복수의 칩을 적층하였을 때에 소정의 두께가 되도록, 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층하므로, 소정의 두께로 고르게 된 적층칩을 제조할 수 있다.In the method of manufacturing a multilayer chip relating to an embodiment of the present invention, a plurality of chips to be stacked on the basis of the thickness of each chip are stacked so as to have a predetermined thickness when a plurality of chips are stacked, So that an evenly stacked chip can be manufactured.

도 1 은 웨이퍼의 구성예를 모식적으로 나타내는 사시도이다.
도 2(A) 는, 칩 형성 스텝에 있어서 웨이퍼의 표면측에 분할용의 홈이 형성되는 모습을 모식적으로 나타내는 일부 단면 측면도이고, 도 2(B) 는, 칩 형성 스텝에 있어서 웨이퍼의 이면이 연삭되는 모습을 모식적으로 나타내는 일부 단면 측면도이다.
도 3(A) 는, 복수의 칩으로 분할된 웨이퍼를 모식적으로 나타내는 사시도이고, 도 3(B) 는, 측정 스텝에 있어서 각 칩의 두께가 측정되는 모습을 모식적으로 나타내는 일부 단면 측면도이다.
도 4(A) 는, 칩 적층 스텝에 있어서 선택된 복수의 칩을 모식적으로 나타내는 측면도이고, 도 4(B) 는, 칩 적층 스텝에 있어서 복수의 칩이 적층된 모습을 모식적으로 나타내는 측면도이다.1 is a perspective view schematically showing a configuration example of a wafer.
Fig. 2 (A) is a partial cross-sectional side view schematically showing a state in which a dividing groove is formed on the front surface side of the wafer in the chip forming step, and Fig. 2 (B) And Fig. 8 is a partial cross-sectional side view schematically showing a state of grinding.
Fig. 3 (A) is a perspective view schematically showing a wafer divided into a plurality of chips, and Fig. 3 (B) is a partial cross-sectional side view schematically showing a state in which a thickness of each chip is measured in a measuring step .
Fig. 4A is a side view schematically showing a plurality of chips selected in the chip stacking step, and Fig. 4B is a side view schematically showing a state in which a plurality of chips are stacked in the chip stacking step .

첨부 도면을 참조하여, 본 발명의 일 양태에 관련된 실시형태에 대하여 설명한다. 본 실시형태에 관련된 적층칩의 제조 방법은, 칩 형성 스텝 (도 2(A), 도 2(B), 도 3(A) 참조), 측정 스텝 (도 3(B) 참조) 및 칩 적층 스텝 (도 4(A), 도 4(B) 참조) 을 포함한다.DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described with reference to the accompanying drawings. The manufacturing method of the multilayer chip relating to the present embodiment is the same as the manufacturing method of the multilayer chip according to the first embodiment except that the chip forming step (see FIGS. 2A, 2B and 3A), the measuring step (see FIG. (See Figs. 4 (A) and 4 (B)).

칩 형성 스텝에서는, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하고, 또, 웨이퍼를 복수의 칩으로 분할한다. 측정 스텝에서는, 칩 형성 스텝에서 얻어진 각 칩의 두께를 측정한다. 칩 적층 스텝에서는, 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층한다. 이하, 본 실시형태에 관련된 적층칩의 제조 방법에 대하여 상세히 서술한다.In the chip forming step, the back surface of the wafer is ground to thin the wafer, and the wafer is divided into a plurality of chips. In the measuring step, the thickness of each chip obtained in the chip forming step is measured. In the chip stacking step, a plurality of chips to be stacked are selected and stacked based on the thickness of each chip. Hereinafter, a method of manufacturing a multilayer chip according to the present embodiment will be described in detail.

도 1 은, 본 실시형태에서 사용되는 웨이퍼의 구성예를 모식적으로 나타내는 사시도이다. 도 1 에 나타내는 바와 같이, 본 실시형태의 웨이퍼 (11) 는, 실리콘 (Si) 등의 반도체 재료를 사용하여 원반상으로 형성되어 있다. 웨이퍼 (11) 의 표면 (11a) 측은, 격자상으로 배열된 분할 예정 라인 (스트리트) (13) 에 의해 복수의 영역으로 구획되어 있고, 각 영역에는 IC, LSI 등의 디바이스 (15) 가 형성되어 있다.Fig. 1 is a perspective view schematically showing a configuration example of a wafer used in the present embodiment. Fig. As shown in Fig. 1, the wafer 11 of the present embodiment is formed in a disc shape using a semiconductor material such as silicon (Si). The side of the surface 11a of the wafer 11 is divided into a plurality of regions by a line 13 to be divided arranged in a lattice pattern and devices 15 such as IC and LSI are formed in each region have.

또한, 본 실시형태에서는, 실리콘 등의 반도체 재료로 이루어지는 원반상의 웨이퍼 (11) 를 사용하지만, 웨이퍼 (11) 의 재질, 형상, 크기, 구조 등에 제한은 없다. 예를 들어, 세라믹스, 수지, 금속 등의 재료로 이루어지는 웨이퍼 (11) 를 사용할 수도 있다. 마찬가지로, 디바이스 (15) 의 종류, 수량, 크기, 배치 등에도 제한은 없다.In the present embodiment, the disc 11 on the disc surface made of a semiconductor material such as silicon is used, but the material, shape, size, structure and the like of the wafer 11 are not limited. For example, a wafer 11 made of a material such as ceramics, resin, or metal may be used. Likewise, the type, quantity, size, arrangement, and the like of the device 15 are not limited.

본 실시형태에 관련된 적층칩의 제조 방법에서는, 먼저, 상기 서술한 웨이퍼 (11) 를 분할하여 복수의 칩을 형성하는 칩 형성 스텝을 실시한다. 도 2(A) 는, 칩 형성 스텝에 있어서 웨이퍼의 표면측에 분할용의 홈 (분할용의 구조) 이 형성되는 모습을 모식적으로 나타내는 일부 단면 측면도이다. 분할용의 홈은, 예를 들어, 도 2(A) 에 나타내는 절삭 장치 (2) 를 사용하여 형성된다.In the method of manufacturing a multilayer chip according to the present embodiment, first, the above-described wafer 11 is divided to perform a chip forming step of forming a plurality of chips. 2 (A) is a partial cross-sectional side view schematically showing a state in which a groove for division (a structure for division) is formed on the front surface side of the wafer in the chip formation step. The grooves for division are formed by using the cutting apparatus 2 shown in Fig. 2 (A), for example.

절삭 장치 (2) 는, 웨이퍼 (11) 를 흡인, 유지하기 위한 척 테이블 (4) 을 구비하고 있다. 척 테이블 (4) 은, 모터 등의 회전 구동원 (도시 생략) 에 연결되어 있고, 연직 방향과 대략 평행한 회전축의 둘레로 회전한다. 또, 척 테이블 (4) 의 하방에는, 가공 이송 기구 (도시 생략) 가 형성되어 있고, 척 테이블 (4) 은, 이 가공 이송 기구에 의해 가공 이송 방향 (수평한 제 1 방향) 으로 이동한다.The cutting apparatus 2 has a chuck table 4 for sucking and holding the wafer 11 thereon. The chuck table 4 is connected to a rotation driving source (not shown) such as a motor and rotates around a rotation axis substantially parallel to the vertical direction. A machining feed mechanism (not shown) is formed below the chuck table 4, and the chuck table 4 is moved in the machining feed direction (horizontal first direction) by the machining feed mechanism.

척 테이블 (4) 의 상면의 일부는, 웨이퍼 (11) 의 이면 (11b) 측을 흡인, 유지하는 유지면 (4a) 으로 되어 있다. 유지면 (4a) 은, 척 테이블 (4) 의 내부에 형성된 흡인로 (도시 생략) 등을 통하여 흡인원 (도시 생략) 에 접속되어 있다. 흡인원의 부압을 유지면 (4a) 에 작용시킴으로써, 웨이퍼 (11) 는 척 테이블 (4) 에 흡인, 유지된다.A part of the upper surface of the chuck table 4 is a holding surface 4a for sucking and holding the back surface 11b side of the wafer 11. The holding surface 4a is connected to a suction source (not shown) through a suction path (not shown) or the like formed inside the chuck table 4. The wafer 11 is sucked and held on the chuck table 4 by applying a negative pressure of the suction source to the holding surface 4a.

척 테이블 (4) 의 상방에는, 웨이퍼 (11) 를 절삭하기 위한 절삭 유닛 (6) 이 배치되어 있다. 절삭 유닛 (6) 은, 수평 방향과 대력 평행한 회전축이 되는 스핀들 (8) 을 구비하고 있다. 스핀들 (8) 의 일단측에는, 환상의 절삭 블레이드 (10) 가 장착되어 있다. 스핀들 (8) 의 타단측에는 모터 등의 회전 구동원 (도시 생략) 이 연결되어 있고, 스핀들 (8) 에 장착된 절삭 블레이드 (10) 는, 이 회전 구동원으로부터 전달되는 힘에 의해 회전한다.Above the chuck table 4, a cutting unit 6 for cutting the wafer 11 is disposed. The cutting unit 6 is provided with a spindle 8 which becomes a rotational axis parallel to the horizontal direction. On one end side of the spindle 8, an annular cutting blade 10 is mounted. A rotation driving source (not shown) such as a motor is connected to the other end side of the spindle 8. The cutting blade 10 mounted on the spindle 8 is rotated by a force transmitted from the rotation driving source.

절삭 유닛 (6) 은, 승강 기구 (도시 생략) 및 산출 이송 기구 (도시 생략) 에 지지되어 있고, 승강 기구에 의해 연직 방향으로 이동 (승강) 하여, 산출 이송 기구에 의해 가공 이송 방향과 수직인 산출 이송 방향 (수평한 제 2 방향) 으로 이동한다.The cutting unit 6 is supported by a lift mechanism (not shown) and an output feed mechanism (not shown) and is moved (lifted and lowered) in the vertical direction by the lift mechanism. And moves in the output transport direction (horizontal second direction).

이 절삭 장치 (2) 를 사용하여 분할용의 홈을 형성할 때에는, 먼저, 웨이퍼 (11) 의 이면 (11b) 측을 척 테이블 (4) 의 유지면 (4a) 에 접촉시켜, 흡인원의 부압을 작용시킨다. 이로써, 웨이퍼 (11) 는, 표면 (11a) 측이 상방으로 노출된 상태에서 척 테이블 (4) 에 유지된다. 또한, 웨이퍼 (11) 의 이면 (11b) 에는, 미리 다이싱 테이프 등을 첩부해 두어도 된다.When the groove for dividing is formed by using this cutting apparatus 2, first, the side of the back surface 11b of the wafer 11 is brought into contact with the holding surface 4a of the chuck table 4, Lt; / RTI > Thereby, the wafer 11 is held on the chuck table 4 with the surface 11a side exposed upward. Further, a dicing tape or the like may be pasted on the back surface 11b of the wafer 11 in advance.

다음으로, 척 테이블 (4) 을 회전시켜, 임의의 분할 예정 라인 (13) 을 가공 이송 방향에 대해 평행하게 한다. 또한, 척 테이블 (4) 과 절삭 유닛 (6) 을 상대적으로 이동시켜, 절삭 블레이드 (10) 를, 임의의 분할 예정 라인 (13) 의 연장선 상에 맞춘다. 그 후, 회전시킨 절삭 블레이드 (10) 의 하단을, 웨이퍼 (11) 의 표면 (11a) 보다 낮고 이면 (11b) 보다 높은 위치까지 하강시켜, 척 테이블 (4) 을 가공 이송 방향으로 이동시킨다.Next, the chuck table 4 is rotated so that the arbitrary line to be divided 13 is parallel to the processing direction. The chuck table 4 and the cutting unit 6 are moved relative to each other so that the cutting blade 10 is aligned on the extension line of the line to be divided 13. The lower end of the rotated cutting blade 10 is lowered to a position lower than the surface 11a of the wafer 11 and higher than the back surface 11b so as to move the chuck table 4 in the machining feed direction.

이로써, 절삭 블레이드 (10) 를 웨이퍼 (11) 에 절입시켜, 대상의 분할 예정 라인 (13) 을 따른 분할용의 홈 (분할용의 구조) (17) 을 형성할 수 있다 (하프 컷). 또한, 상기 서술한 동작은, 모든 분할 예정 라인 (13) 을 따라 분할용의 홈 (17) 이 형성될 때까지 반복된다.Thereby, the cutting blade 10 can be cut into the wafer 11 to form a dividing groove (dividing structure) 17 along the intended dividing line 13 (half cut). The above-described operation is repeated until the dividing grooves 17 are formed along all the lines to be divided 13.

분할용의 홈 (17) 을 형성한 후에는, 이면 (11b) 을 연삭하여 웨이퍼 (11) 를 얇게 하고, 복수의 칩으로 분할한다. 도 2(B) 는, 칩 형성 스텝에 있어서 웨이퍼의 이면이 연삭되는 모습을 모식적으로 나타내는 일부 단면 측면도이다. 이면 (11b) 의 연삭은, 예를 들어, 도 2(B) 에 나타내는 연삭 장치 (22) 를 사용하여 실시된다.After the dividing grooves 17 are formed, the back surface 11b is ground to thin the wafer 11, and the chips are divided into a plurality of chips. 2B is a partial cross-sectional side view schematically showing a state in which the back surface of the wafer is ground in the chip forming step. The grinding of the back surface 11b is carried out using, for example, the grinding apparatus 22 shown in Fig. 2 (B).

연삭 장치 (22) 는, 웨이퍼 (11) 를 흡인, 유지하기 위한 척 테이블 (24) 을 구비하고 있다. 척 테이블 (24) 은, 모터 등의 회전 구동원 (도시 생략) 에 연결되어 있고, 연직 방향과 대체로 평행한 회전축의 둘레로 회전한다. 또, 척 테이블 (24) 의 하방에는, 이동 기구 (도시 생략) 가 형성되어 있고, 척 테이블 (24) 은, 이 이동 기구에 의해 수평 방향으로 이동한다.The grinding apparatus 22 has a chuck table 24 for sucking and holding the wafer 11. The chuck table 24 is connected to a rotation driving source (not shown) such as a motor and rotates around a rotation axis substantially parallel to the vertical direction. A moving mechanism (not shown) is formed below the chuck table 24, and the chuck table 24 moves in the horizontal direction by the moving mechanism.

척 테이블 (24) 의 상면의 일부는, 웨이퍼 (11) 의 표면 (11a) 측을 흡인, 유지하는 유지면 (24a) 으로 되어 있다. 유지면 (24a) 은, 척 테이블 (24) 의 내부에 형성된 흡인로 (도시 생략) 등을 통하여 흡인원 (도시 생략) 에 접속되어 있다. 흡인원의 부압을 유지면 (24a) 에 작용시킴으로써, 웨이퍼 (11) 는, 척 테이블 (24) 에 흡인, 유지된다.A part of the upper surface of the chuck table 24 is a holding surface 24a for sucking and holding the surface 11a side of the wafer 11. The holding surface 24a is connected to a suction source (not shown) through a suction path (not shown) or the like formed inside the chuck table 24. The wafer 11 is sucked and held on the chuck table 24 by applying a negative pressure of the suction source to the holding surface 24a.

척 테이블 (24) 의 상방에는, 연삭 유닛 (26) 이 배치되어 있다. 연삭 유닛 (26) 은, 승강 기구 (도시 생략) 에 지지된 스핀들 하우징 (도시 생략) 을 구비하고 있다. 스핀들 하우징에는, 스핀들 (28) 이 수용되어 있고, 스핀들 (28) 의 하단부에는, 원반상의 마운트 (30) 가 고정되어 있다.Above the chuck table 24, a grinding unit 26 is disposed. The grinding unit 26 is provided with a spindle housing (not shown) supported by a lifting mechanism (not shown). A spindle 28 is housed in the spindle housing and a mount 30 on the disk is fixed to the lower end of the spindle 28.

마운트 (30) 의 하면에는, 마운트 (30) 와 대략 동등한 직경의 연삭휠 (32) 이 장착되어 있다. 연삭휠 (32) 은, 스테인리스, 알루미늄 등의 금속 재료로 형성된 휠기대 (34) 를 구비하고 있다. 휠기대 (34) 의 하면에는, 복수의 연삭 지석 (36) 이 환상으로 배열되어 있다.On the lower surface of the mount 30, a grinding wheel 32 having a diameter substantially equal to that of the mount 30 is mounted. The grinding wheel 32 has a wheel base 34 formed of a metal material such as stainless steel or aluminum. On the lower surface of the wheel base 34, a plurality of grinding wheels 36 are annularly arranged.

스핀들 (28) 의 상단측 (기단측) 에는, 모터 등의 회전 구동원 (도시 생략) 이 연결되어 있고, 연삭휠 (32) 은, 이 회전 구동원으로부터 전달되는 힘에 의해, 연직 방향과 대략 평행한 회전축의 둘레로 회전한다. 연삭 유닛 (26) 의 내부 또는 근방에는, 순수 등의 연삭액을 웨이퍼 (11) 등에 대해 공급하기 위한 노즐 (도시 생략) 이 형성되어 있다.A rotation driving source (not shown) such as a motor is connected to the upper end side (base end side) of the spindle 28. The grinding wheel 32 is rotated by a force transmitted from the rotation driving source, And rotates about the rotation axis. A nozzle (not shown) for supplying a grinding liquid such as pure water to the wafer 11 or the like is formed inside or near the grinding unit 26.

이 연삭 장치 (22) 를 사용하여 웨이퍼 (11) 의 이면 (11b) 을 연삭하기 전에는, 상기 서술한 웨이퍼 (11) 의 표면 (11a) 측에 보호 부재를 첩부해 둔다. 보호 부재 (21) 는, 예를 들어, 웨이퍼 (11) 와 동등한 직경을 갖는 원형의 필름 (테이프) 이며, 그 표면 (21a) 측에는, 점착력을 갖는 풀층이 형성되어 있다.Before grinding the back surface 11b of the wafer 11 by using the grinding apparatus 22, the protective member is attached to the surface 11a of the wafer 11 described above. The protective member 21 is, for example, a circular film (tape) having a diameter equal to that of the wafer 11, and a full layer having adhesive force is formed on the surface 21a side thereof.

그 때문에, 이 표면 (21a) 측을 피가공물 (11) 의 표면 (11a) 측에 밀착시키면, 피가공물 (11) 의 표면 (11a) 측에 보호 부재 (21) 를 첩부할 수 있다. 피가공물 (11) 의 표면 (11a) 측에 보호 부재 (21) 를 첩부함으로써, 연삭 등을 할 때에 가해지는 충격을 완화하여, 웨이퍼 (11) 의 표면 (11a) 측에 형성된 디바이스 (15) 등을 보호할 수 있다. 또한, 웨이퍼 (11) 의 이면 (11b) 에 다이싱 테이프 등이 첩부되어 있는 경우에는, 이것들을 제거해 둔다.The protective member 21 can be attached to the surface 11a side of the work 11 when the surface 21a side is brought into close contact with the surface 11a side of the work 11. The protective member 21 is attached to the surface 11a side of the work 11 to mitigate the impact applied when grinding or the like so that the device 15 or the like formed on the surface 11a side of the wafer 11 Lt; / RTI > In the case where a dicing tape or the like is pasted on the back surface 11b of the wafer 11, these are removed.

웨이퍼 (11) 의 표면 (11a) 측에 보호 부재 (21) 을 첩부한 후에는, 웨이퍼 (11) 에 첩부되어 있는 보호 부재 (21) 의 이면 (21b) 을 척 테이블 (24) 의 유지면 (24a) 에 접촉시켜, 흡인원의 부압을 작용시킨다. 이로써, 웨이퍼 (11) 는, 이면 (11b) 측이 상방으로 노출된 상태에서 척 테이블 (24) 에 흡인, 유지된다.The back surface 21b of the protective member 21 attached to the wafer 11 is pressed against the holding surface 21a of the chuck table 24 after the protective member 21 is affixed to the surface 11a side of the wafer 11. [ 24a so as to apply a negative pressure of the suction source. Thereby, the wafer 11 is sucked and held by the chuck table 24 in a state where the back surface 11b side is exposed upward.

다음으로, 척 테이블 (24) 을 연삭 유닛 (26) 의 하방으로 이동시킨다. 그리고, 도 2(B) 에 나타내는 바와 같이, 척 테이블 (24) 과 연삭휠 (32) 을 각각 회전시켜, 연삭액을 웨이퍼 (11) 의 이면 (11b) 등에 공급하면서 스핀들 하우징 (스핀들 (28), 연삭휠 (32)) 을 하강시킨다.Next, the chuck table 24 is moved downward of the grinding unit 26. 2 (B), the chuck table 24 and the grinding wheel 32 are rotated respectively to rotate the spindle housing (the spindle 28) while supplying the grinding liquid to the back surface 11b of the wafer 11, And the grinding wheel 32).

스핀들 하우징의 하강 속도 (하강량) 는, 웨이퍼 (11) 의 이면 (11b) 측에 연삭 지석 (36) 의 하면이 눌려질 정도로 조정된다. 이로써, 이면 (11b) 측을 연삭하여, 웨이퍼 (11) 를 얇게 할 수 있다. 이 연삭은, 예를 들어, 비접촉식의 두께 측정기 (38) (도 3(B) 참조) 를 사용하여 웨이퍼 (11) 의 두께를 측정하면서, 웨이퍼 (11) 가 소정의 두께 (마무리 두께) 로 얇아질 때까지 계속된다. 또한, 비접촉식의 두께 측정기 (38) 대신에, 접촉식의 두께 측정기를 사용해도 된다.The descent speed (descent amount) of the spindle housing is adjusted so that the lower surface of the grinding stone 36 is pressed on the back surface 11b side of the wafer 11. [ As a result, the back surface 11b side can be ground to thin the wafer 11. This grinding can be performed by grinding the wafer 11 to a predetermined thickness (finishing thickness) while measuring the thickness of the wafer 11 by using a non-contact thickness measuring device 38 (see Fig. 3 (B) It continues until it gets worse. Instead of the non-contact type thickness measuring device 38, a contact type thickness measuring device may be used.

웨이퍼 (11) 가 소정의 두께 (마무리 두께) 까지 얇아지면, 이면 (11b) 측에는, 분할용의 홈 (17) 이 노출되고, 웨이퍼 (11) 는, 이 분할용의 홈 (17) 을 경계로 복수의 칩으로 분할된다. 도 3(A) 는, 복수의 칩으로 분할된 웨이퍼 (11) 를 모식적으로 나타내는 사시도이다. 도 3(A) 에 나타내는 바와 같이, 웨이퍼 (11) 를 분할하여 복수의 칩 (19) 이 얻어지면, 칩 형성 스텝은 종료된다.When the wafer 11 is thinned to a predetermined thickness (finishing thickness), the groove for dividing 17 is exposed on the back surface 11b side and the wafer 11 is divided into a plurality of Chip. 3 (A) is a perspective view schematically showing a wafer 11 divided into a plurality of chips. As shown in Fig. 3 (A), when a plurality of chips 19 are obtained by dividing the wafer 11, the chip forming step ends.

칩 형성 스텝 후에는, 각 칩 (19) 의 두께를 측정하기 위한 측정 스텝을 실시한다. 도 3(B) 는, 측정 스텝에 있어서 각 칩 (19) 의 두께가 측정되는 모습을 모식적으로 나타내는 일부 단면 측면도이다. 이 측정 스텝은, 계속해서 연삭 장치 (22) 를 사용하여 실시된다.After the chip forming step, a measurement step for measuring the thickness of each chip 19 is performed. 3B is a partial cross-sectional side view schematically showing a state in which the thickness of each chip 19 is measured in the measuring step. This measuring step is subsequently carried out using the grinding apparatus 22. [

상기 서술한 바와 같이, 척 테이블 (24) 의 상방에는, 광을 이용한 비접촉식의 두께 측정기 (38) 가 배치되어 있다. 두께 측정기 (38) 는, 측정용의 광을 방사하는 광원 (도시 생략) 을 구비하고 있다. 이 광원은, 예를 들어, SLD (슈퍼 루미선트 다이오드) 나, LED, 할로겐 램프 등이며, 웨이퍼 (11) 를 투과하는 소정의 파장 범위에서 강도 분포를 갖는 광을 방사한다.As described above, a non-contact type thickness measuring device 38 using light is disposed above the chuck table 24. The thickness measuring device 38 is provided with a light source (not shown) that emits light for measurement. This light source emits light having an intensity distribution in a predetermined wavelength range transmitted through the wafer 11, for example, an SLD (super luminescent diode), an LED, a halogen lamp or the like.

상기 서술한 바와 같이, 측정용의 광은 웨이퍼 (11) 를 투과하므로, 웨이퍼 (11) 에 조사된 측정용의 광의 일부가 웨이퍼 (11) 의 이면 (11b) 측에서 반사되는 한편으로, 웨이퍼 (11) 에 조사된 측정용 광의 다른 일부는 웨이퍼 (11) 의 표면 (11a) 측에서 반사된다. 따라서, 이면 (11b) 측에서 반사된 광과 표면 (11a) 측에서 반사된 광의 간섭광은, 이면 (11b) 과 표면 (11a) 의 광로차 (웨이퍼 (11) 의 두께에 상당) 등에 따른 복수의 파장에 의해 서로 강해지게 된다.As described above, since the light for measurement passes through the wafer 11, a part of the light for measurement that is irradiated on the wafer 11 is reflected from the backside 11b side of the wafer 11, 11 are reflected on the side of the surface 11a of the wafer 11. Therefore, the interference light of the light reflected from the back surface 11b side and the light reflected by the surface 11a side is reflected by the back surface 11b and the surface 11a (corresponding to the thickness of the wafer 11) As shown in FIG.

상기 서술한 간섭광은, 예를 들어, 두께 측정기 (38) 의 내부에 형성된 회절 격자 등으로 이루어지는 분광 유닛 (도시 생략) 에 입사된다. 분광 유닛의 근방에는, 분광 유닛에 의해 분광된 광의 강도 분포를 검출하는 라인 센서 (도시 생략) 가 배치되어 있다. 라인 센서에서 취득되는 간섭광의 강도 분포에 관한 정보는, 예를 들어, 두께 측정기 (38) 의 제어 유닛 (도시 생략) 에 보내진다.The interference light described above is incident on a spectroscopic unit (not shown) formed of, for example, a diffraction grating formed inside the thickness measuring device 38. [ In the vicinity of the spectroscopic unit, a line sensor (not shown) for detecting the intensity distribution of the light that is separated by the spectroscopic unit is disposed. Information on the intensity distribution of the interference light acquired from the line sensor is sent to a control unit (not shown) of the thickness measuring device 38, for example.

상기 서술한 바와 같이 하여 라인 센서에 의해 취득된 정보에는, 복수의 파장에 의해 서로 강하게 하는 간섭광의 분광 스펙트럼에 상당하는 정보가 포함되어 있다. 따라서, 라인 센서에 의해 취득된 정보 (간섭광의 분광 스펙트럼) 를, 예를 들어, 제어 유닛에 의해 푸리에 변환 (대표적으로는, 고속 푸리에 변환) 등을 함으로써, 표면 (11a) 에 대한 이면 (11b) 의 높이 (즉, 웨이퍼 (11) 의 두께) 에 관한 정보를 취득할 수 있다. The information acquired by the line sensor as described above includes information corresponding to the spectral spectrum of the interference light that is strengthened by a plurality of wavelengths. Therefore, by performing Fourier transform (typically, fast Fourier transform) or the like on the information (spectral spectrum of the interference light) acquired by the line sensor, for example, by the control unit, the back surface 11b with respect to the surface 11a, (That is, the thickness of the wafer 11) can be acquired.

이 두께 측정기 (38) 를 사용하여 칩 (19) 의 두께를 측정할 때에는, 예를 들어, 두께 측정기 (38) 로부터 웨이퍼 (11) 의 이면 (11b) 을 향하여 측정용 광을 조사하면서, 척 테이블 (24) 과 두께 측정기 (38) 를 상대적으로 이동시킨다. 이로써, 각 칩 (19) 에 측정용 광을 조사하여, 그 두께를 측정할 수 있다. 또한, 접촉식 두께 측정기나, 두께 측정기 (38) 와는 측정 원리가 상이한 비접촉식 두께 측정기 등을 사용해도 된다. 예를 들어, 모든 칩 (19) 의 두께가 측정, 기록되면, 측정 스텝은 종료된다.When the thickness of the chip 19 is measured by using the thickness measuring device 38, for example, while measuring light from the thickness measuring device 38 toward the back surface 11b of the wafer 11, (24) and the thickness measuring device (38). Thereby, the measurement light can be irradiated to each chip 19, and the thickness thereof can be measured. Alternatively, a contact-type thickness measuring device or a noncontact thickness measuring device having a different measuring principle from the thickness measuring device 38 may be used. For example, when the thickness of all the chips 19 is measured and recorded, the measurement step ends.

측정 스텝 후에는, 각 칩 (19) 의 두께에 기초하여 적층해야 하는 복수의 칩 (19) 을 선택하여 적층하는 칩 적층 스텝을 실시한다. 도 4(A) 는, 칩 적층 스텝에 있어서 선택된 복수의 칩을 모식적으로 나타내는 측면도이고, 도 4(B) 는, 칩 적층 스텝에 있어서 복수의 칩이 적층된 모습을 모식적으로 나타내는 측면도이다.After the measurement step, a chip stacking step for selecting and stacking a plurality of chips 19 to be stacked is performed based on the thickness of each chip 19. [ Fig. 4A is a side view schematically showing a plurality of chips selected in the chip stacking step, and Fig. 4B is a side view schematically showing a state in which a plurality of chips are stacked in the chip stacking step .

또한, 본 실시형태에서는, 3 개의 칩 (19a, 19b, 19c) 을 두께 방향으로 중첩하여 적층칩 (31) 을 제조하는 경우에 대하여 설명하지만, 중첩되는 칩 (19) 의 수에 제한은 없다. 즉, 2 개의 칩 (19) 을 중첩하여 적층칩을 제조해도 되고, 4 개 이상의 칩 (19) 을 중첩하여 적층칩을 제조해도 된다.In the present embodiment, the case where the three chips 19a, 19b, and 19c are stacked in the thickness direction to produce the multilayer chip 31 is described, but the number of chips 19 to be stacked is not limited. That is, the two chips 19 may be stacked to produce a stacked chip, or four or more chips 19 may be stacked to produce a stacked chip.

예를 들어, 적층칩 (31) 의 두께가 T 로 설정되어 있는 경우에는, 측정 스텝에서 측정, 기록된 각 칩 (19) 의 두께에 기초하여, 도 4(A) 에 나타내는 바와 같이, 각각의 두께 (t1, t2, t3) 의 합계가 T 가 되는 3 개의 칩 (19a, 19b, 19c) 을 선택한다. 이들 3 개의 칩 (19a, 19b, 19c) 을 중첩하여 고정시킴으로써, 도 4(B) 에 나타내는 바와 같이, 두께가 T 인 적층칩 (31) 을 제조할 수 있다.For example, when the thickness of the laminated chip 31 is set to T, on the basis of the thickness of each chip 19 measured and recorded in the measuring step, as shown in Fig. 4 (A) Three chips 19a, 19b, and 19c are selected in which the sum of the thicknesses t1, t2, and t3 is T. [ By stacking and fixing these three chips 19a, 19b and 19c, a multilayer chip 31 having a thickness T as shown in Fig. 4 (B) can be manufactured.

또한, 본 실시형태에서는, 칩 (19a, 19b, 19c) 의 두께만을 고려하는 예에 대하여 설명하고 있지만, 적층칩이 칩 이외의 구성 요소 (예를 들어, 각 칩을 접속하는 접착제 등) 를 포함하는 경우에는, 그 구성 요소의 두께를 고려한 다음, 적층해야 하는 복수의 칩을 선택한다.In the present embodiment, examples in which only the thicknesses of the chips 19a, 19b and 19c are taken into account are described. However, the laminated chip may include components other than chips (for example, an adhesive for connecting each chip) , A plurality of chips to be stacked are selected after considering the thickness of the component.

이상과 같이, 본 실시형태에 관련된 적층칩의 제조 방법에서는, 복수의 칩 (19) 을 적층하였을 때에 소정의 두께 T 가 되도록, 각 칩 (19) 의 두께에 기초하여 적층해야 하는 복수의 칩 (19a, 19b, 19c) 을 선택하여 적층하기 때문에, 소정의 두께 T 로 균일한 적층칩 (31) 을 제조할 수 있다.As described above, in the method of manufacturing a multilayer chip according to the present embodiment, a plurality of chips (19) to be laminated based on the thickness of each chip (19) so as to have a predetermined thickness T 19a, 19b and 19c are selected and stacked, it is possible to manufacture the multilayer chip 31 uniformly with a predetermined thickness T.

또한, 본 발명은 상기 실시형태의 기재에 제한되지 않고 여러 가지 변경하여 실시할 수 있다. 예를 들어, 상기 실시형태의 칩 형성 스텝에서는, 웨이퍼 (11) 의 표면 (11a) 측에 분할용의 홈 (17) 을 형성하고, 그 후, 웨이퍼 (11) 의 이면 (11b) 을 연삭함으로써, 웨이퍼 (11) 를 얇게 함과 함께 복수의 칩 (19) 으로 분할하고 있지만, 다른 방법을 사용하여 웨이퍼를 복수의 칩으로 분할해도 된다.In addition, the present invention is not limited to the description of the above embodiment, and various modifications can be made. For example, in the chip forming step of the embodiment, a groove 17 for division is formed on the side of the front surface 11a of the wafer 11, and thereafter, the back surface 11b of the wafer 11 is ground , The wafer 11 is thinned and divided into a plurality of chips 19. However, the wafer may be divided into a plurality of chips by another method.

예를 들어, 투과성이 있는 레이저 빔을 웨이퍼의 내부에 집광시켜, 분할의 기점이 되는 개질층 (분할용의 구조) 을 형성하고, 그 후, 웨이퍼의 이면을 연삭함으로써, 웨이퍼를 얇게 함과 함께, 연삭시에 가해지는 힘을 이용하여 웨이퍼를 복수의 칩으로 분할할 수 있다.For example, a transmissive laser beam is condensed in a wafer to form a modified layer (a structure for division) serving as a starting point of the division, and then the back surface of the wafer is ground to thin the wafer , The wafer can be divided into a plurality of chips by using a force applied at the time of grinding.

마찬가지로, 투과성이 있는 레이저 빔을 웨이퍼의 내부에 집광시켜, 분할의 기점이 되는 개질층을 형성하고, 그 후, 연삭 이외의 방법으로 힘을 부여하여 웨이퍼를 복수의 칩으로 분할해도 된다. 이 경우에는, 분할의 기점이 되는 개질층을 형성하기 전에, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 할 수도 있다.Likewise, the modified laser beam may be condensed on the inside of the wafer to form a modified layer serving as a starting point of the division, and then the wafer may be divided into a plurality of chips by applying a force other than grinding. In this case, the wafer may be thinned by grinding the back surface of the wafer before forming the modified layer serving as the origin of the division.

또, 흡수성이 있는 레이저 빔이나 절삭 블레이드를 사용하여 웨이퍼를 절단하여, 복수의 칩으로 분할해도 된다. 또한, 이 경우에는, 웨이퍼를 절단하여 복수의 칩으로 분할하기 전에, 웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하면 된다.Further, the wafer may be cut by using a laser beam or a cutting blade having absorbency, and may be divided into a plurality of chips. In this case, before cutting the wafer and dividing the wafer into a plurality of chips, the back surface of the wafer may be ground to thin the wafer.

그 밖에, 상기 실시형태에 관련된 구조, 방법 등은, 본 발명의 목적의 범위를 일탈하지 않는 한 적절히 변경하여 실시할 수 있다.In addition, the structures, methods, and the like related to the above-described embodiments can be appropriately changed without departing from the scope of the present invention.

11 : 웨이퍼
11a : 표면
11b : 이면
13 : 분할 예정 라인 (스트리트)
15 : 디바이스
17 : 분할용의 홈 (분할용의 구조)
19, 19a, 19b, 19c : 칩
21 : 보호 부재
21a : 표면
21b : 이면
31 : 적층칩
2 : 절삭 장치
4 : 척 테이블
4a : 유지면
6 : 절삭 유닛
8 : 스핀들
10 : 절삭 블레이드
22 : 연삭 장치
24 : 척 테이블
24a : 유지면
26 : 연삭 유닛
28 : 스핀들
30 : 마운트
32 : 연삭휠
34 : 휠기대
36 : 연삭 지석
38 : 두께 측정기11: wafer
11a: surface
11b:
13: Line to be divided (street)
15: Device
17: Splitting groove (structure for splitting)
19, 19a, 19b, 19c: chips
21: Protection member
21a: Surface
21b:
31: Laminated chip
2: Cutting device
4: chuck table
4a:
6: Cutting unit
8: Spindle
10: cutting blade
22: Grinding device
24: Chuck table
24a:
26: Grinding unit
28: Spindle
30: Mount
32: grinding wheel
34: Wheels Waiting
36: Grinding stone
38: Thickness gauge

Claims (2)

복수의 칩이 적층된 적층칩의 제조 방법으로서,
웨이퍼의 이면을 연삭하여 웨이퍼를 얇게 하고, 웨이퍼를 복수의 칩으로 분할하는 칩 형성 스텝과,
상기 칩 형성 스텝에서 얻어진 각 칩의 두께를 측정하는 측정 스텝과,
복수의 칩을 적층하였을 때에 소정의 두께가 되도록, 상기 측정 스텝에서 측정한 각 칩의 두께에 기초하여 적층해야 하는 복수의 칩을 선택하여 적층하는 칩 적층 스텝을 구비하는 것을 특징으로 하는 적층칩의 제조 방법.A method of manufacturing a multilayer chip in which a plurality of chips are laminated,
A chip forming step of thinning the wafer by grinding the back surface of the wafer to divide the wafer into a plurality of chips,
A measuring step of measuring a thickness of each chip obtained in the chip forming step,
And a chip stacking step of selecting and stacking a plurality of chips to be stacked on the basis of the thicknesses of the chips measured in the measurement step so as to have a predetermined thickness when the plurality of chips are stacked Gt; 제 1 항에 있어서,
상기 칩 형성 스텝에서는, 교차하는 복수의 분할 예정 라인을 따라 웨이퍼에 분할용의 구조를 형성한 후, 웨이퍼의 이면을 연삭함으로써, 웨이퍼를 얇게 하여 복수의 칩으로 분할하는 것을 특징으로 하는 적층칩의 제조 방법.The method according to claim 1,
Wherein the chip forming step comprises dividing the wafer into a plurality of chips by thinning the wafer by grinding the back surface of the wafer after forming a dividing structure on the wafer along a plurality of lines to be divided which intersect each other, Gt;
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