JP2014187167A - Semiconductor device and manufacturing method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device which is thin and has high reliability without deteriorating adhesion when connecting a semiconductor element and a base material, or connecting semiconductor elements with each other.SOLUTION: A semiconductor device manufacturing method comprises: a die bonding process of sequentially adhering each semiconductor element 1SA to a base material on a heated stage or to a predetermined position of a semiconductor element 10 in a lower stage; a process of connecting a terminal formed in an opening of the semiconductor element 10 and a terminal 13 formed on the base material by a bonding wire; and a process of encapsulating the semiconductor element 10 and the bonding wire. The die bonding process is a process of adhering each semiconductor element to the base material or to the predetermined position of the semiconductor element in the lower stage by using a semi-cured adhesive, a semi-cured film or a liquid adhesive (B-stage adhesive) 12.

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。   Embodiments described herein relate generally to a semiconductor device and a method for manufacturing the same.

半導体チップの回路素子形成面上に表面保護と接着とを兼ね備えた接着保護用樹脂を用いて、半導体チップを積層する技術が開示されている（例えば特許文献１）。その製造方法は、基板に保護材が塗布されていない第１の半導体チップ裏面を接着固定し、次に第１の半導体チップ表面に表面保護膜と接着とを兼ね備えた接着保護用樹脂を用い、該接着保護用樹脂を介して第２の半導体チップを積層するものである。   A technique for laminating semiconductor chips on a circuit element forming surface of a semiconductor chip using an adhesion protection resin having both surface protection and adhesion is disclosed (for example, Patent Document 1). The manufacturing method uses a resin for adhesion protection that combines the first semiconductor chip back surface on which the protective material is not applied to the substrate, and then combines the surface protective film and the adhesion on the surface of the first semiconductor chip. The second semiconductor chip is laminated via the adhesion protecting resin.

しかしながら、この場合、第１の半導体チップ表面の電気的接続用パッド（例えばワイヤボンディング用）に対応する領域に開口が無く、低コストの電気的接続方法を用いては半導体チップ間あるいは基板との電気的接続ができないという問題がある。またダイシング部にも接着剤があるため、個片化時にダイシングブレードの目詰まりを起こし、チッピング増大の要因となってしまう。   However, in this case, there is no opening in the region corresponding to the electrical connection pad (for example, for wire bonding) on the surface of the first semiconductor chip, and the low-cost electrical connection method can be used between the semiconductor chips or the substrate. There is a problem that electrical connection is not possible. In addition, since the dicing portion also has an adhesive, the dicing blade is clogged during the singulation, which causes an increase in chipping.

特開２００２-２４６５３９号公報JP 2002-246539 A

また、表面に表面保護膜兼接着剤層が塗布された第１の半導体チップの、表面保護膜兼接着剤層が塗布されていない裏面側を、基板に固定するに際しては、接着剤フィルム（ＤＡＦ）などの接着剤を塗布する必要がある。第１の半導体チップ表面にはすでに表面保護膜兼接着剤層が形成されており、基板への固定時に、熱履歴を受けると接着性が低下するという問題がある。   In addition, when fixing the back surface side of the first semiconductor chip having the surface protective film / adhesive layer applied to the surface, to which the surface protective film / adhesive layer is not applied, to the substrate, an adhesive film (DAF) ) Etc. need to be applied. A surface protective film / adhesive layer is already formed on the surface of the first semiconductor chip, and there is a problem in that the adhesiveness is lowered if a thermal history is received during fixing to the substrate.

この問題は、ボンディング領域分だけ順次半導体チップをずらしながら積層する構造の場合にも同様に発生する。つまり、折り返し部に位置する半導体チップ表面の表面保護膜兼接着剤層は、ワイヤボンディングによる熱履歴を受けるため、その上層に積層される半導体チップとの接着性が低下するという問題がある。   This problem also occurs in the case of a structure in which semiconductor chips are stacked while being sequentially shifted by the bonding area. That is, the surface protective film / adhesive layer on the surface of the semiconductor chip located in the folded portion receives a thermal history due to wire bonding, and thus there is a problem that the adhesiveness with the semiconductor chip laminated thereon is lowered.

本発明の一つの実施形態は、半導体素子と基材あるいは、半導体素子間の接続に際し、接着性の劣化を抑制しつつ、薄型で信頼性の高い半導体装置を提供することを目的とする。   An object of one embodiment of the present invention is to provide a thin and highly reliable semiconductor device while suppressing deterioration of adhesiveness when connecting a semiconductor element and a base material or between semiconductor elements.

本発明の一つの実施形態によれば、半導体素子を加熱されたステージ上の基材あるいは下段の半導体素子の所定位置に順次接着するダイボンディング工程と、前記半導体素子の開口部に形成された端子と、前記基材に形成された端子とをボンディングワイヤによって接続する工程と、前記半導体素子とボンディングワイヤとを封止する工程と、を備え、前記ダイボンディング工程は、前記基材あるいは下段の半導体素子の所定位置に、半硬化接着剤、半硬化フィルム、あるいは液状接着剤（Ｂステージ型接着剤）を用いて接着する工程であることを特徴とする。   According to one embodiment of the present invention, a die bonding step of sequentially bonding a semiconductor element to a predetermined position of a base material on a heated stage or a lower semiconductor element, and a terminal formed in the opening of the semiconductor element And a step of connecting a terminal formed on the base material with a bonding wire, and a step of sealing the semiconductor element and the bonding wire, wherein the die bonding step includes the base material or the lower semiconductor. It is a step of adhering to a predetermined position of the element using a semi-cured adhesive, a semi-cured film, or a liquid adhesive (B-stage type adhesive).

図１（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造方法における感光性表面保護膜兼接着剤層の形成工程から半導体ウエハの切断工程までを示す図である。FIGS. 1A to 1F are views showing a process from a photosensitive surface protective film / adhesive layer forming process to a semiconductor wafer cutting process in the method of manufacturing a semiconductor device of the first embodiment. 図２は、第１の実施形態の半導体装置の製造方法における第１の半導体チップのピックアップ工程から第２の半導体チップの接着工程までを示す図である。FIG. 2 is a diagram illustrating a first semiconductor chip pick-up process to a second semiconductor chip bonding process in the semiconductor device manufacturing method of the first embodiment. 図３は、図１に示す半導体装置の製造方法における半導体ウエハのチップ領域及びダイシング領域を拡大して示す図である。FIG. 3 is an enlarged view showing a chip region and a dicing region of the semiconductor wafer in the method for manufacturing the semiconductor device shown in FIG. 図４は、第１の実施形態の製造方法を適用して作製した半導体装置を示す図である。FIG. 4 is a diagram illustrating a semiconductor device manufactured by applying the manufacturing method according to the first embodiment. 図５は、表面保護膜兼接着剤層の接着（マウント）時粘度とマウント温度（℃）との関係を測定した結果を示す図である。FIG. 5 is a diagram showing the results of measuring the relationship between the viscosity at the time of adhesion (mounting) of the surface protective film / adhesive layer and the mounting temperature (° C.). 図６は、昇温し、リフローを行ったときのリフロー剥離率を測定した結果を示す図である。FIG. 6 is a diagram showing the results of measuring the reflow peeling rate when the temperature is raised and reflow is performed. 図７は、リフロー剥離率とダイシェア強度との関係を測定した結果を示す図である。FIG. 7 is a diagram showing the results of measuring the relationship between the reflow peeling rate and the die shear strength. 図８は、吸水率とリフロー剥離率との関係を測定した結果を示す図である。FIG. 8 is a diagram showing the results of measuring the relationship between the water absorption rate and the reflow peeling rate. 図９は、半導体素子の撓み量と弾性率との関係を測定した結果を示す図である。FIG. 9 is a diagram showing the results of measuring the relationship between the amount of deflection of the semiconductor element and the elastic modulus. 図１０は、第２の実施形態の半導体装置の製造方法を適用して作製した半導体装置を示す断面図である。FIG. 10 is a cross-sectional view showing a semiconductor device manufactured by applying the semiconductor device manufacturing method of the second embodiment. 図１１（ａ）〜（ｃ）は、第２の実施形態の半導体装置の製造方法を示す図である。11A to 11C are diagrams illustrating a method for manufacturing the semiconductor device of the second embodiment. 図１２は、第３の実施形態の半導体装置の製造方法を適用して作製した半導体装置を示す断面図である。FIG. 12 is a cross-sectional view showing a semiconductor device manufactured by applying the semiconductor device manufacturing method of the third embodiment. 図１３は、第４の実施形態の半導体装置の製造方法を適用して作製した半導体装置を示す断面図である。FIG. 13 is a cross-sectional view showing a semiconductor device manufactured by applying the semiconductor device manufacturing method of the fourth embodiment.

以下に添付図面を参照して、実施形態にかかる半導体装置の製造方法を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。   Exemplary embodiments of a method for manufacturing a semiconductor device will be described below in detail with reference to the accompanying drawings. Note that the present invention is not limited to these embodiments.

（第１の実施形態）
図１（ａ）〜（ｆ）は、第１の実施形態の半導体装置の製造方法における感光性の表面保護膜兼接着剤層の形成工程から半導体ウエハの切断工程までを示す図、図２は第１の実施形態の半導体装置の製造方法における第１の半導体チップのピックアップ工程から第２の半導体チップの接着工程までを示す図である。図３は図１に示す半導体装置の製造方法における半導体ウエハのチップ領域及びダイシング領域を拡大して示す図、図４は第１の実施形態の製造方法を適用して作製した半導体装置を示す図である。本実施形態の方法では、感光性を有しポジ型で表面保護膜兼接着剤がウエハレベルで塗布されたウエハを用いる例について説明する。その感光性の表面保護膜兼接着剤を露光／現像する。その際、電気的接続用パッド領域ＢＰ及び個片化用ストリート（ここではダイシングストリート）を開口する。ここでダイシングストリートとは、ダイシング領域Ｄ及びその周辺でダイシングによってダメージを受ける可能性があり、半導体装置の機能に関わらない回路（例えば特性確認用のテスト回路やパターニング寸法確認用のダミー回路）を除き回路形成を避けるべき領域を指す。ここでは簡略化のためにダイシング領域はダイシングストリートと同じ幅であると仮定して説明する。そして本実施の形態では、半導体素子を加熱されたステージ上の基材あるいは下段の半導体素子の所定位置に順次接着するダイボンディング工程と、半導体素子の開口部に形成された端子と、基材に形成された端子とをボンディングワイヤによって接続する工程と、半導体素子とボンディングワイヤとを封止する工程と、を備え、前記ダイボンディング工程は、前記基材あるいは下段の半導体素子の所定位置に、半硬化接着剤、半硬化フィルム、あるいは液状接着剤（Ｂステージ型接着剤）を用いて接着する工程であることを特徴とする。 (First embodiment)
FIGS. 1A to 1F are diagrams showing a process from a photosensitive surface protective film / adhesive layer forming process to a semiconductor wafer cutting process in the semiconductor device manufacturing method of the first embodiment, and FIG. It is a figure which shows from the pick-up process of the 1st semiconductor chip to the adhesion process of the 2nd semiconductor chip in the manufacturing method of the semiconductor device of a 1st embodiment. 3 is an enlarged view showing a chip region and a dicing region of a semiconductor wafer in the method for manufacturing the semiconductor device shown in FIG. 1, and FIG. 4 is a view showing a semiconductor device manufactured by applying the manufacturing method of the first embodiment. It is. In the method of the present embodiment, an example in which a positive photosensitive wafer having a surface protective film and adhesive applied at the wafer level will be described. The photosensitive surface protective film / adhesive is exposed / developed. At that time, the electrical connection pad region BP and the separation street (here, dicing street) are opened. Here, the dicing street is a circuit that may be damaged by dicing in the dicing area D and its periphery, and is not related to the function of the semiconductor device (for example, a test circuit for checking characteristics and a dummy circuit for checking patterning dimensions). Except for the area where circuit formation should be avoided. Here, for the sake of simplification, the dicing area is assumed to have the same width as the dicing street. In the present embodiment, the die bonding step of sequentially bonding the semiconductor element to a predetermined position of the substrate on the heated stage or the lower semiconductor element, the terminal formed in the opening of the semiconductor element, and the substrate A step of connecting the formed terminals to each other by a bonding wire, and a step of sealing the semiconductor element and the bonding wire, wherein the die bonding step is performed at a predetermined position on the base material or the lower semiconductor element. It is a process of bonding using a cured adhesive, a semi-cured film, or a liquid adhesive (B-stage type adhesive).

まず、図１（ａ）に示すように、半導体ウエハ１の第１の面（表面）１Ａに感光性を有する表面保護膜兼接着剤層２を塗布する。そしてホットプレート上で１１０℃３分のプリベークを行い、表面保護膜兼接着剤層２の残存溶剤分が１０％以下となるようにする。表面保護膜兼接着剤層２は半導体ウエハ１の第１の面１Ａに対して一様に形成される。半導体ウエハ１は複数のチップ領域Ｘを有しており、各チップ領域Ｘの第１の面１Ａにはトランジスタなどの半導体素子や配線層等を有する半導体素子部（図示せず）が形成されている。複数のチップ領域Ｘ間には、それぞれダイシング領域Ｄが設けられている。後述するように、半導体ウエハ１はダイシング領域Ｄに沿って切断される。半導体ウエハ１を切断してチップ領域Ｘを個片化することによって、複数のチップ領域Ｘに相当する複数の半導体チップが作製される。   First, as shown in FIG. 1A, a surface protective film / adhesive layer 2 having photosensitivity is applied to a first surface (front surface) 1A of a semiconductor wafer 1. Then, prebaking is performed at 110 ° C. for 3 minutes on a hot plate so that the residual solvent content of the surface protective film / adhesive layer 2 is 10% or less. The surface protective film / adhesive layer 2 is uniformly formed on the first surface 1 </ b> A of the semiconductor wafer 1. The semiconductor wafer 1 has a plurality of chip regions X, and a semiconductor element portion (not shown) having a semiconductor element such as a transistor, a wiring layer, or the like is formed on the first surface 1A of each chip area X. Yes. Dicing areas D are provided between the plurality of chip areas X, respectively. As will be described later, the semiconductor wafer 1 is cut along the dicing region D. A plurality of semiconductor chips corresponding to the plurality of chip regions X are manufactured by cutting the semiconductor wafer 1 and separating the chip regions X into individual pieces.

表面保護膜兼接着剤層２は、チップ領域Ｘの第１の面（表面）１Ａを保護すると共に、チップ領域Ｘに基づく半導体チップを他の半導体チップと積層する際に接着剤として機能する。表面保護膜兼接着剤層２は感光性を有しているため、フェノール樹脂やポリイミド樹脂等の熱硬化性樹脂を用いる事ができる。フェノール樹脂やポリイミド樹脂等の熱硬化性樹脂は、露光・現像工程でパターニングすることができる。このような感光性を有する表面保護膜兼接着剤層２には、露光・現像工程を可能にする感光性を有し、かつ半導体チップ間の接着を可能にする接着性を有する。表面保護膜兼接着剤層２は、感光性を有する熱可塑性樹脂で形成してもよい。   The surface protective film / adhesive layer 2 protects the first surface (front surface) 1A of the chip region X and functions as an adhesive when a semiconductor chip based on the chip region X is stacked with another semiconductor chip. Since the surface protective film / adhesive layer 2 has photosensitivity, a thermosetting resin such as a phenol resin or a polyimide resin can be used. Thermosetting resins such as phenol resin and polyimide resin can be patterned in the exposure / development process. Such a surface protective film / adhesive layer 2 having photosensitivity has photosensitivity that enables an exposure / development process and adhesiveness that enables adhesion between semiconductor chips. The surface protective film / adhesive layer 2 may be formed of a thermoplastic resin having photosensitivity.

例えば感光性や接着性等を有する樹脂組成物（感光性接着剤樹脂組成物）を半導体ウエハ１の第１の面１Ａにインクジェットやスピンコート等により塗布する。この樹脂組成物の塗布膜を乾燥させ表面保護膜兼接着層２を形成する。表面保護膜兼接着剤層２の形成材料としては、例えば２０〜４０質量％のフェノール樹脂と１０質量％以下の感光剤と１０質量％以下の界面活性剤と３０〜８０質量％の溶剤とを含有する樹脂組成物や、３０〜８０質量％のフェノール樹脂と１０質量％以下の感光剤と２０〜４０質量％の架橋剤と１０質量％以下の界面活性剤とを含有する樹脂組成物等が挙げられる。   For example, a resin composition (photosensitive adhesive resin composition) having photosensitivity, adhesiveness, and the like is applied to the first surface 1A of the semiconductor wafer 1 by inkjet, spin coating, or the like. The coating film of this resin composition is dried to form the surface protective film / adhesive layer 2. Examples of the material for forming the surface protective film / adhesive layer 2 include 20 to 40% by mass of a phenol resin, 10% by mass or less of a photosensitive agent, 10% by mass or less of a surfactant, and 30 to 80% by mass of a solvent. A resin composition containing 30 to 80% by mass of a phenol resin, 10% by mass or less of a photosensitive agent, 20 to 40% by mass of a crosslinking agent, and 10% by mass or less of a surfactant. Can be mentioned.

表面保護膜兼接着剤層２を形成するにあたって、感光性接着剤樹脂組成物の粘度（塗布時の粘度）は１Ｐａ・ｓ（２５℃）以下であることが好ましい。感光性接着剤樹脂組成物の塗布方法にもよるが、２５℃における粘度が１Ｐａ・ｓ以下の感光性接着剤樹脂組成物（液状組成物）を使用することで、表面保護膜兼接着剤層２の形成性が向上すると共に、ボイドの発生等を抑制することができる。液状樹脂組成物の粘度はＢ型粘度計（ＪＩＳ Ｋ７１１７−２）で測定した値を示すものとする。乾燥後の表面保護膜兼接着剤層２中に残存する揮発成分量は３０質量％以下とすることが好ましく、さらに１５質量％以下とすることがより好ましい。これによっても、表面保護膜兼接着剤層２中のボイドが抑制される。また、さらに露光マスクに接触した際、表面保護膜兼接着剤層２の膜厚バラツキの発生等が抑制される。   In forming the surface protective film / adhesive layer 2, the viscosity of the photosensitive adhesive resin composition (viscosity during application) is preferably 1 Pa · s (25 ° C.) or less. Depending on the method of applying the photosensitive adhesive resin composition, a surface protective film / adhesive layer can be obtained by using a photosensitive adhesive resin composition (liquid composition) having a viscosity of 1 Pa · s or less at 25 ° C. 2 can be improved, and generation of voids can be suppressed. The viscosity of the liquid resin composition is the value measured with a B-type viscometer (JIS K7117-2). The amount of volatile components remaining in the surface protective film / adhesive layer 2 after drying is preferably 30% by mass or less, and more preferably 15% by mass or less. This also suppresses voids in the surface protective film / adhesive layer 2. Further, when the exposure mask is further contacted, the occurrence of film thickness variation of the surface protective film / adhesive layer 2 is suppressed.

次に、図１（ｂ）に示すように、プリベークのなされた表面保護膜兼接着剤層２を所望のパターンを有するフォトマスク（図示せず）を用いて露光した後、表面保護膜兼接着剤層２の種類等に応じた現像液で現像処理することによって、表面保護膜兼接着剤層２に開口部３を形成する。感光性を有する表面保護膜兼接着剤層２は、ネガ型及びポジ型のいずれであってもよい。ポジ型の表面保護膜兼接着剤層２を使用する場合には、現像した後に後露光を行って表面保護膜兼接着剤層２を硬化させる。なお、反応性イオンエッチング（ＲＩＥ）により半導体ウエハ１面上の金属などの残渣を除去した後、酸素Ｏ2を用いたアッシングにより、弗素化合物や有機系の残渣を除去する。この後、８５℃１．５時間の熱処理を行いつつ、プローブテスト（ダイソート）を行う。また、表面保護膜兼接着剤層２として熱硬化性樹脂を適用した場合には、半導体ウエハ１の切断工程の前に熱処理（例えば１２０℃×１時間）して半硬化状態（Ｂステージ状態）としておくことが好ましい。 Next, as shown in FIG. 1 (b), the surface protective film / adhesive layer 2 that has been pre-baked is exposed using a photomask (not shown) having a desired pattern, and then the surface protective film / adhesive layer is bonded. The opening 3 is formed in the surface protective film / adhesive layer 2 by developing with a developer corresponding to the type of the agent layer 2 and the like. The surface protective film / adhesive layer 2 having photosensitivity may be either a negative type or a positive type. When the positive type surface protective film / adhesive layer 2 is used, after the development, post exposure is performed to cure the surface protective film / adhesive layer 2. In addition, after removing residues such as metals on the surface of the semiconductor wafer 1 by reactive ion etching (RIE), fluorine compounds and organic residues are removed by ashing using oxygen O 2 . Thereafter, a probe test (die sort) is performed while performing heat treatment at 85 ° C. for 1.5 hours. Further, when a thermosetting resin is applied as the surface protective film / adhesive layer 2, a semi-cured state (B stage state) by heat treatment (for example, 120 ° C. × 1 hour) before the cutting process of the semiconductor wafer 1. It is preferable that

開口部３は、半導体ウエハ１のダイシング領域Ｄを露出させるように形成される。さらに、各チップ領域Ｘの第１の面には、図３に示すように電極パッド４が設けられている。電極パッド４は他の半導体チップや配線基板、リードフレーム等の回路基材との接続部となる。このため、表面保護膜兼接着剤層２にはダイシング領域Ｄに加えて、電極パッド４を露出させる開口部３を形成する。図３において、電極パッド４はチップ領域Ｘに基づく半導体チップの少なくとも１つの外形辺に沿って配置されている。   The opening 3 is formed so as to expose the dicing region D of the semiconductor wafer 1. Further, the electrode pad 4 is provided on the first surface of each chip region X as shown in FIG. The electrode pad 4 serves as a connection portion with a circuit substrate such as another semiconductor chip, a wiring board, or a lead frame. Therefore, in addition to the dicing region D, the surface protective film / adhesive layer 2 is formed with an opening 3 for exposing the electrode pad 4. In FIG. 3, the electrode pad 4 is arranged along at least one outer side of the semiconductor chip based on the chip region X.

この実施形態の製造方法においては、感光性を有する表面保護膜兼接着剤層２を使用している。よって、複数のチップ領域Ｘを有する半導体ウエハ１の表面全体に表面保護膜兼接着剤層２を形成した上で、露光・現像工程で開口部３を形成してダイシング領域Ｄ及び電極パッド４を露出させることができる。ダイシング領域Ｄを露出させることで、後工程の半導体ウエハ１の切断工程でダイシングブレードの目詰まりやそれに伴うチッピングの発生、さらに樹脂の飛散による不良発生等を抑制することができる。さらに、電極パッド４を露出させることで、回路基材との電気的な接続工程を安定に実施することができる。   In the manufacturing method of this embodiment, the surface protective film / adhesive layer 2 having photosensitivity is used. Therefore, after the surface protective film / adhesive layer 2 is formed on the entire surface of the semiconductor wafer 1 having the plurality of chip regions X, the dicing region D and the electrode pad 4 are formed by forming the opening 3 in the exposure / development process. Can be exposed. By exposing the dicing region D, it is possible to suppress clogging of the dicing blade, occurrence of chipping associated therewith, and generation of defects due to scattering of the resin in the subsequent cutting process of the semiconductor wafer 1. Furthermore, by exposing the electrode pad 4, an electrical connection process with the circuit substrate can be stably performed.

次いで、図１（ｃ）に示すように、半導体ウエハ１に第１の面１Ａ側からハーフカット状態の溝５を形成する。溝５は、開口部３により表面保護膜兼接着剤層２を除去したダイシング領域Ｄを、その幅に応じた刃厚を有するブレードで切削することにより形成される。溝５の深さは、半導体ウエハ１の厚さより浅く、かつ半導体チップの完成時の厚さより深く設定される。溝５はエッチング等で形成してもよい。このような深さの溝（ダイシング溝）５を半導体ウエハ１に形成することで、複数のチップ領域Ｘはそれぞれ半導体チップの完成厚さに応じた状態で区分される。   Next, as shown in FIG. 1C, a half-cut groove 5 is formed on the semiconductor wafer 1 from the first surface 1 </ b> A side. The groove 5 is formed by cutting the dicing area D from which the surface protective film / adhesive layer 2 has been removed by the opening 3 with a blade having a blade thickness corresponding to the width. The depth of the groove 5 is set smaller than the thickness of the semiconductor wafer 1 and deeper than the thickness when the semiconductor chip is completed. The groove 5 may be formed by etching or the like. By forming grooves (dicing grooves) 5 having such depths in the semiconductor wafer 1, the plurality of chip regions X are each divided in a state corresponding to the completed thickness of the semiconductor chips.

図１（ｄ）に示すように、ハーフカット状態の溝５を形成した半導体ウエハ１の第１の面（表面）１Ａに、表面保護膜兼接着剤層２を介して保護テープ６を貼付する。保護テープ６は、後工程で半導体ウエハ１の非回路面である第２の面１Ｂを研削する際に、半導体ウエハ１の第１の面１Ａを保護すると共に、第２の面１Ｂの研削工程でチップ領域Ｘを個片化した後の半導体ウエハ１の形状（ウエハ形状）を維持するものである。保護テープ６としては、各種の樹脂テープ等が用いられる。   As shown in FIG. 1D, a protective tape 6 is applied to a first surface (front surface) 1A of a semiconductor wafer 1 in which a half-cut groove 5 is formed via a surface protective film / adhesive layer 2. . The protective tape 6 protects the first surface 1A of the semiconductor wafer 1 and grinds the second surface 1B when the second surface 1B, which is a non-circuit surface of the semiconductor wafer 1, is ground in a subsequent process. Thus, the shape (wafer shape) of the semiconductor wafer 1 after the chip area X is separated into individual pieces is maintained. As the protective tape 6, various resin tapes or the like are used.

次に、図１（ｅ）に示すように、保護テープ６に保持された半導体ウエハ１の非回路面である第２の面１Ｂを研削及び研磨する。半導体ウエハ１の第２の面１Ｂは、例えばラッピング定盤を用いて機械的に研削され、続いて研磨定盤を用いて研磨（例えばドライポリッシング）される。半導体ウエハ１の第２の面１Ｂの研削・研磨工程は、第１の面１Ａ側から形成されたダイシング溝５に達するように実施される。このように、半導体ウエハ１の第２の面１Ｂを研削することによって、各チップ領域Ｘは分割されて個片化される。   Next, as shown in FIG. 1E, the second surface 1B, which is a non-circuit surface of the semiconductor wafer 1 held by the protective tape 6, is ground and polished. The second surface 1B of the semiconductor wafer 1 is mechanically ground using, for example, a lapping platen and then polished (for example, dry polishing) using a polishing platen. The grinding / polishing process of the second surface 1B of the semiconductor wafer 1 is performed so as to reach the dicing grooves 5 formed from the first surface 1A side. In this way, by grinding the second surface 1B of the semiconductor wafer 1, each chip region X is divided into individual pieces.

図１（ｅ）に示すように、複数のチップ領域Ｘはそれぞれ個片化され、これにより複数の半導体チップ１Ｓが作製される。ただし、半導体ウエハ１の全体形状は保護テープ６で保持されているため、ウエハ形状が維持されている。個片化された半導体チップ１Ｓの表面には、それぞれ表面保護膜兼接着剤層２が設けられている。表面保護膜兼接着剤層２は、半導体チップ１Ｓに設けられた電極パッド４を露出させるように形成されている。この後、図１（ｆ）に示すように、個片化された半導体チップ１Ｓを有する半導体ウエハ１の第２の面１Ｂに、ピックアップ用の支持シート８を貼付した後、保護テープ６を剥離する。   As shown in FIG. 1E, the plurality of chip regions X are each separated into individual pieces, whereby a plurality of semiconductor chips 1S are manufactured. However, since the entire shape of the semiconductor wafer 1 is held by the protective tape 6, the wafer shape is maintained. A surface protective film / adhesive layer 2 is provided on the surface of each separated semiconductor chip 1S. The surface protective film / adhesive layer 2 is formed so as to expose the electrode pads 4 provided on the semiconductor chip 1S. Thereafter, as shown in FIG. 1 (f), a support sheet 8 for pick-up is attached to the second surface 1B of the semiconductor wafer 1 having the separated semiconductor chip 1S, and then the protective tape 6 is peeled off. To do.

図１（ｆ）に示すように、複数の半導体チップ１Ｓは半導体ウエハ１の第２の面１Ｂに貼付された支持シート８によりウエハ形状が維持されている。複数の半導体チップ１Ｓを有し、かつ全体としては支持シート８によりウエハ形状が維持されている半導体ウエハ１は、次工程のピックアップ工程に送られる。支持シート８としては、例えば紫外線硬化型粘着テープが用いられる。紫外線硬化型粘着テープは、例えばポリエチレンやポリプロピレンのようなポリオレフィン樹脂、ポリ塩化ビニル樹脂等を用いた基材シートに紫外線硬化型樹脂を用いた粘着層を形成したテープである。   As shown in FIG. 1F, the wafer shape of the plurality of semiconductor chips 1S is maintained by the support sheet 8 attached to the second surface 1B of the semiconductor wafer 1. The semiconductor wafer 1 having a plurality of semiconductor chips 1S and maintaining the wafer shape by the support sheet 8 as a whole is sent to the next pickup process. As the support sheet 8, for example, an ultraviolet curable adhesive tape is used. The ultraviolet curable adhesive tape is a tape in which an adhesive layer using an ultraviolet curable resin is formed on a base sheet using, for example, a polyolefin resin such as polyethylene or polypropylene, a polyvinyl chloride resin, or the like.

図１（ｃ）〜（ｆ）は、半導体ウエハ１の切断工程として、いわゆる先ダイシング工程を示している。半導体ウエハ１の切断工程は先ダイシング工程に限られるものではなく、通常のダイシング工程を適用してもよい。すなわち、開口部３が形成された表面保護膜兼接着剤層２を有する半導体ウエハ１（図１（ｂ））の非回路面である第２の面１Ｂに、ダイシングテープを兼ねる支持シート８を貼付する。次いで、半導体ウエハ１の回路面である第１の面１Ａ側からダイシング領域Ｄに沿って、半導体ウエハ１をブレード等で切断する。このような切断工程によって、半導体ウエハ１を切断して複数の半導体チップ１Ｓを作製してもよい。   FIGS. 1C to 1F show a so-called dicing process as a cutting process of the semiconductor wafer 1. The cutting process of the semiconductor wafer 1 is not limited to the previous dicing process, and a normal dicing process may be applied. That is, the support sheet 8 also serving as a dicing tape is provided on the second surface 1B which is a non-circuit surface of the semiconductor wafer 1 (FIG. 1B) having the surface protective film / adhesive layer 2 in which the openings 3 are formed. Affix it. Next, the semiconductor wafer 1 is cut with a blade or the like along the dicing region D from the first surface 1A side which is the circuit surface of the semiconductor wafer 1. By such a cutting process, the semiconductor wafer 1 may be cut to produce a plurality of semiconductor chips 1S.

次に、図２（ａ）に示すように、上述した表面保護膜兼接着剤層２の形成工程から切断工程までを経た半導体ウエハ１、すなわち支持シート８に貼り付けられた複数の半導体チップ１Ｓを有する半導体ウエハ１を用意し、支持シート８から複数の半導体チップ１Ｓを順にピックアップする。半導体チップ１Ｓのピックアップは、例えば支持シート８に紫外線を照射して粘着層を硬化させて粘着力を低下させてから実施される。まず、第１の半導体チップ１ＳＡを吸着コレット９で保持して支持シート８からピックアップする。吸着コレット９は半導体チップ１Ｓを吸着して保持する吸着面９ａを有している。   Next, as shown in FIG. 2 (a), a plurality of semiconductor chips 1S attached to the semiconductor wafer 1, that is, the support sheet 8 that has gone through the above-described formation process of the surface protective film and adhesive layer 2 through the cutting process. And a plurality of semiconductor chips 1S are sequentially picked up from the support sheet 8. The semiconductor chip 1S is picked up after, for example, irradiating the support sheet 8 with ultraviolet rays to cure the adhesive layer to reduce the adhesive force. First, the first semiconductor chip 1 SA is held by the suction collet 9 and picked up from the support sheet 8. The suction collet 9 has a suction surface 9a for sucking and holding the semiconductor chip 1S.

一方、図２（ｂ）に示すように、ステージ（加熱ステージ）１１上に配線基板１０を用意する。そして、光重合開始剤を含有し、光硬化性を有する熱硬化型接着フィルム（以下熱硬化型接着フィルムということもある。ＤＡＦ）１２を貼着し、１２０℃１時間加熱して、Ｂステージとする。   On the other hand, as shown in FIG. 2B, a wiring board 10 is prepared on a stage (heating stage) 11. Then, a thermosetting adhesive film containing a photopolymerization initiator and having photocurability (hereinafter sometimes referred to as a thermosetting adhesive film, DAF) 12 is attached, heated at 120 ° C. for 1 hour, and B stage. And

支持シート８からピックアップされた第１の半導体チップ１ＳＡは、次工程の実装工程に送られる。第１の半導体チップ１ＳＡを回路基材に搭載するにあたって、図２（ｃ）に示すように、配線基板１０のような回路基材は加熱機構を有するステージ１１上に載置されている。半導体チップ１Ｓを搭載する回路基材は配線基板１０に限らず、リードフレーム等であってもよい。本実施形態では、支持シート８からピックアップされた第１の半導体チップ１ＳＡは、加熱ステージ１１上に載置された配線基板１０の所定の位置に配置される。配線基板１０のチップ搭載位置には、予め熱硬化型接着フィルム１２が形成されている。この熱硬化型接着フィルム１２は、フィルムの貼り付けによるものに限定されることなく、接着剤の塗布等により形成されるものであってもよい。   The first semiconductor chip 1SA picked up from the support sheet 8 is sent to the next mounting process. When the first semiconductor chip 1SA is mounted on the circuit substrate, as shown in FIG. 2C, the circuit substrate such as the wiring substrate 10 is placed on the stage 11 having a heating mechanism. The circuit substrate on which the semiconductor chip 1S is mounted is not limited to the wiring substrate 10 and may be a lead frame or the like. In the present embodiment, the first semiconductor chip 1SA picked up from the support sheet 8 is disposed at a predetermined position on the wiring board 10 placed on the heating stage 11. A thermosetting adhesive film 12 is formed in advance on the chip mounting position of the wiring substrate 10. The thermosetting adhesive film 12 is not limited to the one obtained by attaching a film, and may be formed by applying an adhesive or the like.

第１の半導体チップ１ＳＡを配線基板１０に接着するにあって、配線基板１０は予め加熱ステージ１１により所定の温度に加熱されている。加熱温度は熱硬化型接着フィルム１２の接着温度に応じて設定される。熱硬化型接着フィルム１２は熱硬化性樹脂を用いているため、例えばＢステージの熱硬化性樹脂が加熱流動する温度まで加熱する。そして、配線基板１０上の熱硬化型接着フィルム１２を所定の温度に加熱しつつ、吸着コレット９で第１の半導体チップ１ＳＡを熱硬化型接着フィルム１２に押圧することによって、第１の半導体チップ１ＳＡを配線基板１０に接着する。   In bonding the first semiconductor chip 1SA to the wiring substrate 10, the wiring substrate 10 is heated to a predetermined temperature by the heating stage 11 in advance. The heating temperature is set according to the bonding temperature of the thermosetting adhesive film 12. Since the thermosetting adhesive film 12 uses a thermosetting resin, for example, the thermosetting adhesive film 12 is heated to a temperature at which the B stage thermosetting resin heats and flows. Then, the first semiconductor chip 1SA is pressed against the thermosetting adhesive film 12 by the suction collet 9 while heating the thermosetting adhesive film 12 on the wiring substrate 10 to a predetermined temperature, thereby the first semiconductor chip. 1SA is bonded to the wiring board 10.

次に、図２（ｄ）に示すように、第１の半導体チップ１ＳＡ上に第２の半導体チップ１ＳＢを接着する。まず、図２（ａ）に示した工程と同様にして、第２の半導体チップ１ＳＢを吸着コレット９で保持して支持シート８からピックアップする。支持シート８からピックアップされた第２の半導体チップ１ＳＢは、第１の半導体チップ１ＳＡの所定の位置に配置される。第１の半導体チップ１ＳＡと第２の半導体チップ１ＳＢとの接着には、第１の半導体チップ１ＳＡの第１の面に形成された第１の表面保護膜兼接着剤層２Ａにより実施される。   Next, as shown in FIG. 2D, the second semiconductor chip 1SB is bonded onto the first semiconductor chip 1SA. First, similarly to the step shown in FIG. 2A, the second semiconductor chip 1SB is held by the suction collet 9 and picked up from the support sheet 8. The second semiconductor chip 1SB picked up from the support sheet 8 is arranged at a predetermined position of the first semiconductor chip 1SA. Adhesion between the first semiconductor chip 1SA and the second semiconductor chip 1SB is performed by the first surface protective film / adhesive layer 2A formed on the first surface of the first semiconductor chip 1SA.

第２の半導体チップ１ＳＢを第１の半導体チップ１ＳＡ上に接着するにあたって、第１の半導体チップ１ＳＡは配線基板１０を介して加熱ステージ１１により所定の温度まで加熱されている。加熱温度は、表面保護膜兼接着剤層２の接着温度に応じて設定される。表面保護膜兼接着剤層２を熱硬化性樹脂で構成した場合、例えばＢステージの熱硬化性樹脂が加熱流動する温度まで加熱する。そして、配線基板１０上に搭載された第１の半導体チップ１ＳＡ及び第１の表面保護膜兼接着剤層２Ａを所定の温度に加熱しつつ、吸着コレット９で第２の半導体チップ１ＳＢを第１の表面保護膜兼接着剤層２Ａに押圧することによって、第２の半導体チップ１ＳＢを第１の半導体チップ１ＳＡに接着する。   In bonding the second semiconductor chip 1SB onto the first semiconductor chip 1SA, the first semiconductor chip 1SA is heated to a predetermined temperature by the heating stage 11 via the wiring substrate 10. The heating temperature is set according to the bonding temperature of the surface protective film / adhesive layer 2. When the surface protective film / adhesive layer 2 is composed of a thermosetting resin, for example, the surface protective film / adhesive layer 2 is heated to a temperature at which the B stage thermosetting resin is heated and fluidized. Then, the first semiconductor chip 1SA and the first surface protective film / adhesive layer 2A mounted on the wiring substrate 10 are heated to a predetermined temperature, and the second semiconductor chip 1SB is attached to the first semiconductor chip 1SB by the suction collet 9. The second semiconductor chip 1SB is bonded to the first semiconductor chip 1SA by pressing the surface protective film / adhesive layer 2A.

第１の半導体チップ１ＳＡと第２の半導体チップ１ＳＢとを接着するにあたって、第１の表面保護膜兼接着剤層２Ａを加熱しつつ加圧することによって、第１及び第２の半導体チップ１ＳＡ、１ＳＢ間の接着性が向上する。すなわち、第２の半導体チップ１ＳＢに対する第１の表面保護膜兼接着剤層２Ａの濡れ性が向上し、第１及び第２の半導体チップ１ＳＡ、１ＳＢ間の接着信頼性を高めることができる。第１の表面保護膜兼接着剤層２Ａの接着時粘度（加熱時粘度）は１０〜１００００Ｐａ・ｓの範囲であることが好ましく、さらに１０〜３０００Ｐａ・ｓの範囲であることがより好ましい。このような接着時粘度を有する第１の表面保護膜兼接着剤層２Ａに第２の半導体チップ１ＳＢを押し付けることで、第１及び第２の半導体チップ１ＳＡ、１ＳＢ間の接着信頼性を高めることができる。   In bonding the first semiconductor chip 1SA and the second semiconductor chip 1SB, the first and second semiconductor chips 1SA, 1SB are applied by heating and pressing the first surface protective film / adhesive layer 2A. The adhesion between the two is improved. That is, the wettability of the first surface protective film / adhesive layer 2A with respect to the second semiconductor chip 1SB is improved, and the adhesion reliability between the first and second semiconductor chips 1SA and 1SB can be improved. The adhesion viscosity (heating viscosity) of the first surface protective film / adhesive layer 2A is preferably in the range of 10 to 10000 Pa · s, and more preferably in the range of 10 to 3000 Pa · s. By pressing the second semiconductor chip 1SB against the first surface protective film / adhesive layer 2A having such a viscosity at the time of adhesion, the adhesion reliability between the first and second semiconductor chips 1SA and 1SB is improved. Can do.

この実施形態の半導体装置の製造方法においては、配線基板１０表面及び半導体チップ１Ｓ表面に感光性を有する表面保護膜兼接着剤層２，熱硬化型接着フィルム１２を使用しているため、配線基板１０上の接続パッド１３及び複数のチップ領域Ｘを有する半導体ウエハ１の表面全体に表面保護膜兼接着剤層２を形成した上で、露光・現像工程で開口部３を形成してダイシング領域Ｄ及び電極パッド４を露出させることができる。ダイシング領域Ｄを露出させることで、後工程の半導体ウエハ１の切断工程でダイシングブレードの目詰まりやそれに伴うチッピングの発生、さらに樹脂の飛散による不良発生等を抑制することができる。さらに、電極パッド４を露出させることで、配線基板１０と半導体チップ１Ｓ、半導体チップ１Ｓ間の電気的な接続を安定に実施することができる。   In the manufacturing method of the semiconductor device of this embodiment, the surface protective film / adhesive layer 2 and the thermosetting adhesive film 12 having photosensitivity are used on the surface of the wiring substrate 10 and the surface of the semiconductor chip 1S. After the surface protection film / adhesive layer 2 is formed on the entire surface of the semiconductor wafer 1 having the connection pads 13 and the plurality of chip regions X on the substrate 10, the opening 3 is formed in the exposure / development process to form the dicing region D. In addition, the electrode pad 4 can be exposed. By exposing the dicing region D, it is possible to suppress clogging of the dicing blade, occurrence of chipping associated therewith, and generation of defects due to scattering of the resin in the subsequent cutting process of the semiconductor wafer 1. Furthermore, by exposing the electrode pad 4, the electrical connection between the wiring substrate 10, the semiconductor chip 1S, and the semiconductor chip 1S can be stably performed.

図５に表面保護膜兼接着剤層２Ａの接着（マウント）時粘度とマウント温度（℃）との関係を測定した結果を曲線Ｃで示す。直線Ｓ２で示すマウント時粘度が３５００（Ｐａ・ｓ）を越えると濡れ性が不足する。また、直線Ｓ１で示すマウント時粘度が１０（Ｐａ・ｓ）に満たないと位置ずれが生じたり、発泡ボイドを生じたりする。図５から明らかなように、第１の表面保護膜兼接着剤層２Ａを加熱して接着時粘度を３５００Ｐａ・ｓ以下とすることによって、第１の表面保護膜兼接着剤層２Ａの半導体チップ１ＳＢに対する濡れ性が向上し、半導体チップ１ＳＡ、１ＳＢ間の接着信頼性を高めることができる。第１の表面保護膜兼接着剤層２Ａの接着時粘度が低すぎると、溶剤等の揮発成分が発泡してボイドとなり、半導体チップ１ＳＢの位置ずれ等が生じるおそれがあるため、第１の表面保護膜兼接着剤層２Ａの接着時粘度は１０Ｐａ・ｓ以上とすることが好ましい。第１の表面保護膜兼接着剤層２Ａの接着時粘度は、ＪＩＳ Ｋ７２４４−１０に定められた粘度測定法に基づいて測定するものとする。この場合、動的粘弾性測定装置（平行平板振動レオメータ）を用いて粘度を測定できる。   The result of measuring the relationship between the viscosity at the time of adhesion (mounting) of the surface protective film / adhesive layer 2A and the mounting temperature (° C.) is shown in FIG. When the mounting viscosity indicated by the straight line S2 exceeds 3500 (Pa · s), the wettability is insufficient. Moreover, if the viscosity at the time of mounting shown by the straight line S1 is less than 10 (Pa · s), a positional shift occurs or a foam void is generated. As apparent from FIG. 5, the first surface protective film / adhesive layer 2 </ b> A is heated to reduce the viscosity during bonding to 3500 Pa · s or less, whereby the semiconductor chip of the first surface protective film / adhesive layer 2 </ b> A is obtained. The wettability with respect to 1SB is improved, and the adhesion reliability between the semiconductor chips 1SA and 1SB can be increased. If the viscosity at the time of adhesion of the first surface protective film / adhesive layer 2A is too low, a volatile component such as a solvent foams to form a void, which may cause a positional shift of the semiconductor chip 1SB. The viscosity during adhesion of the protective film / adhesive layer 2A is preferably 10 Pa · s or more. The viscosity at the time of adhesion of the first surface protective film / adhesive layer 2A is measured based on the viscosity measurement method defined in JIS K7244-10. In this case, the viscosity can be measured using a dynamic viscoelasticity measuring device (parallel plate vibration rheometer).

吸着コレット９の吸着面９ａは、一般的にゴムを用いて形成される。ゴム製吸着面９ａの第２の半導体チップ１ＳＢに対する密着力を第１及び第２の半導体チップ１ＳＡ、１ＳＢ間の密着力より低くする上で、吸着面９ａはシリコーンゴムを用いて形成することが好ましい。シリコーンゴムは離型性等に優れるため、吸着コレット９の離脱不良の発生が抑制される。なお、吸着面９ａを形成する他のゴム材料としては、フッ素系ゴム（ポリテトロフルオロエチレン等）、アクリルゴム、ウレタンゴム等が挙げられる。   The suction surface 9a of the suction collet 9 is generally formed using rubber. In order to make the adhesion force of the rubber adsorption surface 9a to the second semiconductor chip 1SB lower than the adhesion force between the first and second semiconductor chips 1SA and 1SB, the adsorption surface 9a can be formed using silicone rubber. preferable. Since silicone rubber is excellent in releasability and the like, occurrence of defective separation of the adsorption collet 9 is suppressed. In addition, as other rubber material which forms the adsorption | suction surface 9a, fluorine-type rubber | gum (polytetrafluoroethylene etc.), acrylic rubber, urethane rubber, etc. are mentioned.

吸着コレット９の吸着面９ａには、シリコーン樹脂コーティングのような表面エネルギーを低下させる表面処理を施すことも有効である。表面処理としては、シリコーン樹脂コーティング以外にフッ素系樹脂コーティング、トシカルコーティング等を適用することができる。   It is also effective to subject the adsorption surface 9a of the adsorption collet 9 to a surface treatment that reduces the surface energy, such as a silicone resin coating. As the surface treatment, in addition to the silicone resin coating, a fluorine resin coating, a toxical coating, or the like can be applied.

半導体チップ１Ｓの接着工程は、半導体チップ１Ｓの積層数に応じて繰り返し実施される。すなわち、図２（ａ）に示す半導体チップ１Ｓのピックアップ工程と、図２（ｄ）に示す半導体チップ１Ｓの接着工程とを繰り返し実施し、配線基板１０上に必要数の半導体チップ１Ｓを積層する。図４は配線基板１０上に第１〜第５の半導体チップ１ＳＡ〜１ＳＥを積層した状態を示している。第１〜第５の半導体チップ１ＳＡ〜１ＳＥは、それぞれの電極パッド４が露出するように、配線基板１０上に階段状積層されている。第１〜第５の半導体チップ１ＳＡ〜１ＳＥの電極パッド４は、それぞれ配線基板１０の接続パッド（接続部）１３と金属製のボンディングワイヤ１４を介して電気的に接続されている。電極パッド４と接続パッド１３との接続は、ボンディングワイヤ１４に代えて導電性樹脂等による印刷配線層により実施してもよい。   The bonding process of the semiconductor chip 1S is repeatedly performed according to the number of stacked semiconductor chips 1S. That is, the pick-up process of the semiconductor chip 1S shown in FIG. 2A and the bonding process of the semiconductor chip 1S shown in FIG. 2D are repeatedly performed, and the required number of semiconductor chips 1S are stacked on the wiring board 10. . FIG. 4 shows a state in which the first to fifth semiconductor chips 1SA to 1SE are stacked on the wiring board 10. The first to fifth semiconductor chips 1SA to 1SE are stacked stepwise on the wiring board 10 so that the electrode pads 4 are exposed. The electrode pads 4 of the first to fifth semiconductor chips 1SA to 1SE are electrically connected to the connection pads (connection portions) 13 of the wiring board 10 via metal bonding wires 14, respectively. The connection between the electrode pad 4 and the connection pad 13 may be performed by a printed wiring layer made of a conductive resin or the like instead of the bonding wire 14.

第１〜第５の半導体チップ１ＳＡ〜１ＳＥに対してワイヤボンディングを実施するにあたって、予め各第１〜第５の半導体チップ１ＳＡ〜１ＳＥ上の表面保護膜兼接着剤層２にキュア処理を施して硬化させておくことが好ましい。これによって、ワイヤボンディング性を高めることができる。表面保護膜兼接着剤層２のキュア処理は、必要数の半導体チップ例えば第１〜第５の半導体チップ１ＳＡ〜１ＳＥを積層した後に一括して実施することが好ましい。第１〜第５の半導体チップ１ＳＡ〜１ＳＥに対するワイヤボンディングは、表面保護膜兼接着剤層２をキュア処理した第１〜第５の半導体チップ１ＳＡ〜１ＳＥに一括して実施することが好ましい。   When wire bonding is performed on the first to fifth semiconductor chips 1SA to 1SE, the surface protection film / adhesive layer 2 on each of the first to fifth semiconductor chips 1SA to 1SE is previously cured. It is preferable to be cured. Thereby, wire bonding property can be improved. The curing treatment of the surface protective film / adhesive layer 2 is preferably carried out in a lump after laminating a required number of semiconductor chips, for example, the first to fifth semiconductor chips 1SA to 1SE. The wire bonding to the first to fifth semiconductor chips 1SA to 1SE is preferably performed collectively on the first to fifth semiconductor chips 1SA to 1SE in which the surface protective film / adhesive layer 2 is cured.

さらに、昇温速度を３℃／分として、昇温し、リフローを行ったときのリフロー剥離率を測定した結果を図６に示す。この結果から、キュア（硬化）処理後の表面保護膜兼接着剤層２は、２６０℃における貯蔵弾性率が２ＭＰａ以上６ＭＰ以下であることが好ましい。下限は２６０℃の飽和水蒸気圧である。   Furthermore, the temperature rise rate was set to 3 ° C./min, and the result of measuring the reflow peeling rate when the temperature was raised and the reflow was performed is shown in FIG. From this result, it is preferable that the surface protective film / adhesive layer 2 after the curing (curing) treatment has a storage elastic modulus at 260 ° C. of 2 MPa or more and 6 MP or less. The lower limit is a saturated water vapor pressure of 260 ° C.

図７に、リフロー剥離率とダイシェア強度との関係を測定した結果を示す。この結果から、リフロー剥離率１０％とダイシェア強度との９５％信頼区間の確率をプロットした。その決定結果からダイシェア強度が０．６ＭＰａ以上であるとき、リフロー剥離がほとんどなく、十分な信頼性を得ることができることがわかった。ａは９５％信頼区間を示し、ｂは剥離不良１０％の正規プロットである。ｃは剥離発生区間を示す。ここでダイシェア強度とは、リードフレームや基板などの半導体部品にダイボンディングされた半導体チップを横側から水平方向に押し、半導体チップが基板から剥離した荷重値、つまりチップのせん断強度をいうものである。   FIG. 7 shows the results of measuring the relationship between the reflow peeling rate and the die shear strength. From this result, the probability of a 95% confidence interval between the reflow peeling rate of 10% and the die shear strength was plotted. From the determination result, it was found that when the die shear strength was 0.6 MPa or more, there was almost no reflow peeling and sufficient reliability could be obtained. a is a 95% confidence interval, and b is a normal plot of 10% peel failure. “c” indicates a separation occurrence section. Here, die shear strength refers to the load value at which a semiconductor chip die-bonded to a semiconductor component such as a lead frame or a substrate is pressed horizontally from the side, and the semiconductor chip peels from the substrate, that is, the shear strength of the chip. is there.

以上のように、２６０℃における半導体チップ１Ｓとのダイシェア強度が０．６ＭＰａ以上であることが好ましい。また、温度８５℃、相対湿度８５％の環境下に２４時間放置した際の吸水率とリフロー剥離率との関係を測定した。その結果、図８に示すように、リフロー吸水率が０．８％以下であることが好ましいことがわかる。これらによって、半田リフロー工程における表面保護膜兼接着剤層２の信頼性等を高めることができる。すなわち、耐リフロー性を評価するリフロー性試験（２６０℃の水蒸気圧下で実施）の際に、接着剤とチップとの界面剥離や接着剤の凝集破壊等を抑制する上で、上記した３つの条件を満足させることが好ましい。上記した３つの条件はＪＩＳ Ｋ７２４４−４の「プラスチック・動的機械特性の試験方法」に準拠して測定するものとする。   As described above, the die shear strength with the semiconductor chip 1S at 260 ° C. is preferably 0.6 MPa or more. Further, the relationship between the water absorption rate and the reflow peeling rate when left in an environment of a temperature of 85 ° C. and a relative humidity of 85% for 24 hours was measured. As a result, as shown in FIG. 8, it is understood that the reflow water absorption is preferably 0.8% or less. By these, the reliability of the surface protective film and adhesive layer 2 in the solder reflow process can be improved. That is, in the reflow property test for evaluating the reflow resistance (implemented under a steam pressure of 260 ° C.), the above three conditions are required to suppress interface peeling between the adhesive and the chip and cohesive failure of the adhesive. Is preferably satisfied. The above three conditions shall be measured in accordance with JIS K7244-4 “Plastics / Dynamic Mechanical Properties Test Method”.

また、ワイヤボンディング時の感光性を有する接着剤の１７５℃における貯蔵弾性率と撓み量との関係を測定した結果を図９に示す。ここで表面保護膜兼接着剤層２の厚みは１０μｍ、半導体チップの厚さは４０μｍであった。実線ａは撓み量と貯蔵弾性率との関係を測定した結果を示し、破線ｂは半導体チップの撓みが１５μｍのラインである。この結果からワイヤボンディング時の表面保護膜兼接着剤層２の１７５℃における貯蔵弾性率は、４０ＭＰａ以上が望ましいことがわかる。   Moreover, the result of having measured the relationship between the storage elastic modulus in 175 degreeC and the deflection amount of the adhesive which has the photosensitive property at the time of wire bonding is shown in FIG. Here, the thickness of the surface protective film / adhesive layer 2 was 10 μm, and the thickness of the semiconductor chip was 40 μm. The solid line a shows the result of measuring the relationship between the amount of deflection and the storage elastic modulus, and the broken line b is a line where the deflection of the semiconductor chip is 15 μm. From this result, it can be seen that the storage elastic modulus at 175 ° C. of the surface protective film / adhesive layer 2 at the time of wire bonding is desirably 40 MPa or more.

以上のようにキュア処理後の表面保護膜兼接着剤層２は、１７５℃における貯蔵弾性率が４０ＭＰａ以上であることが好ましい。表面保護膜兼接着剤層２はワイヤボンディング時に加圧及び加熱されて軟化する。この際に、１７５℃における貯蔵弾性率が４０ＭＰａ未満であると、半導体チップ１Ｓが撓んで接合不良やチップ割れ等が生じるおそれがある。すなわち、１７５℃における貯蔵弾性率が４０ＭＰａ以上である表面保護膜兼接着剤層２を適用することによって、ワイヤボンディングによる接続信頼性等を高めることが可能となる。表面保護膜兼接着剤層２の１７５℃における貯蔵弾性率は、ＪＩＳ Ｋ７２４４−４の「プラスチック・動的機械特性の試験方法」に準拠して測定するものとする。   As described above, the surface protective film / adhesive layer 2 after the curing treatment preferably has a storage elastic modulus at 175 ° C. of 40 MPa or more. The surface protective film / adhesive layer 2 is softened by being pressurized and heated during wire bonding. At this time, if the storage elastic modulus at 175 ° C. is less than 40 MPa, the semiconductor chip 1S may be bent to cause poor bonding or chip cracking. That is, by applying the surface protective film / adhesive layer 2 having a storage elastic modulus at 175 ° C. of 40 MPa or more, it is possible to improve connection reliability by wire bonding. The storage elastic modulus at 175 ° C. of the surface protective film / adhesive layer 2 shall be measured in accordance with “Testing method for plastic and dynamic mechanical properties” of JIS K7244-4.

そして、半導体チップ１ＳＡ〜１ＳＥの電極パッド４と配線基板１０の接続パッド１３とを電気的に接続した後、半導体チップ１ＳＡ〜１ＳＥをボンディングワイヤ１４等と共に封止樹脂１５で封止することによって、半導体装置１６が作製される。配線基板１０の下面側には、図示を省略した半田バンプ等による外部電極が設けられる。半導体装置１６には各種公知の構成を適用することができる。   Then, after electrically connecting the electrode pads 4 of the semiconductor chips 1SA to 1SE and the connection pads 13 of the wiring board 10, the semiconductor chips 1SA to 1SE are sealed with the sealing resin 15 together with the bonding wires 14 and the like. The semiconductor device 16 is manufactured. External electrodes such as solder bumps (not shown) are provided on the lower surface side of the wiring board 10. Various known configurations can be applied to the semiconductor device 16.

第１の実施形態の製造方法によれば、表面保護膜兼接着剤層２を用いた場合においても、半導体ウエハ１から半導体チップ１Ｓを順にピックアップして積層する通常の積層工程を適用して、信頼性に優れる半導体装置を歩留りよく作製することができる。すなわち、半導体チップ１Ｓ間の接着信頼性を保ちつつ、吸着コレット９の半導体チップ１Ｓからの離脱不良等による不良発生を抑制することができる。さらに、表面保護膜兼接着剤層２を用いることで、半導体装置１６の厚さを低減することができる。なお、第１の実施形態では第１〜第５の半導体チップ１ＳＡ〜１ＳＥを配線基板１０上に順に積層したが、半導体チップ１Ｓの積層数はこれに限定されるものではなく、回路基材上に搭載した第１の半導体チップ１ＳＡ上に少なくとも１つの半導体チップ１Ｓを積層する構成であればよい。   According to the manufacturing method of the first embodiment, even when the surface protective film / adhesive layer 2 is used, a normal stacking process of picking up and stacking the semiconductor chips 1S in order from the semiconductor wafer 1 is applied, A highly reliable semiconductor device can be manufactured with high yield. That is, it is possible to suppress the occurrence of a failure due to a failure of detachment of the suction collet 9 from the semiconductor chip 1S while maintaining the bonding reliability between the semiconductor chips 1S. Furthermore, the thickness of the semiconductor device 16 can be reduced by using the surface protective film / adhesive layer 2. In the first embodiment, the first to fifth semiconductor chips 1SA to 1SE are sequentially stacked on the wiring substrate 10. However, the number of stacked semiconductor chips 1S is not limited to this, and is on the circuit substrate. Any structure may be used as long as at least one semiconductor chip 1S is stacked on the first semiconductor chip 1SA mounted on the board.

この後、配線基板１０の裏面側にはんだボールあるいはパッドなどの外部接続端子（ＢＧＡあるいはＬＧＡ（図示せず））を搭載する。そして、ダイシングテープを貼着し、パッケージダイシングを行った後、各半導体装置をダイシングテープから剥離し、トレイに収納し、テストをして完成である。   Thereafter, external connection terminals (BGA or LGA (not shown)) such as solder balls or pads are mounted on the back side of the wiring board 10. Then, after attaching a dicing tape and performing package dicing, each semiconductor device is peeled off from the dicing tape, stored in a tray, and tested to complete.

以上説明してきたように本実施形態では、接続する工程に先立ち、基材である配線基板１０の端子の形成された面に、光硬化性を有する熱硬化型接着フィルム１２を貼着し、半導体ウエハ１の第１の面１Ａに対向する第２の面１Ｂを、この光硬化性を有する熱硬化型接着フィルム１２に当接し、光照射により半硬化させ、仮止めしておき、後に熱硬化させるようにしている。また、本実施形態の方法では、感光性をもつ表面保護膜兼接着剤層２を用いることで、大幅なコスト削減が可能となった。チップ表面／裏面の２層であったチップ層間膜を単層とすることができ、パッケージ厚の薄化に寄与し、チップ積層数が増えると積算して薄化できる。回路形成されたウエハ表面に感光性樹脂を塗布・完全硬化させた層と、回路形成面とは反対側のウエハ裏面に接着剤を塗布あるいは貼付けて、チップ積層していたことに比べ、コストを安く組立工程を簡略化することができた。   As described above, in the present embodiment, prior to the connecting step, the thermosetting adhesive film 12 having photocurability is attached to the surface of the wiring board 10 that is the base material on which the terminals are formed, and the semiconductor. The second surface 1B opposite to the first surface 1A of the wafer 1 is brought into contact with the photocurable thermosetting adhesive film 12, semi-cured by light irradiation, temporarily fixed, and then thermally cured. I try to let them. Further, in the method according to the present embodiment, the use of the surface protective film / adhesive layer 2 having photosensitivity enables a significant cost reduction. The chip interlayer film that was two layers of the chip front surface / back surface can be made into a single layer, which contributes to the thinning of the package thickness and can be integrated and thinned as the number of stacked chips increases. Compared to chip stacking, a layer in which photosensitive resin is applied and completely cured on the surface of the circuit formed wafer, and adhesive is applied or pasted on the back of the wafer opposite to the circuit forming surface. The assembly process could be simplified cheaply.

さらに、塗布方式として、スピンナーを用いた回転塗布、スプレーコータを用いた噴霧塗布、浸漬、インクジェットやスクリーン等の印刷、ロールコーティング等があるが、いずれの方式においても、感光性接着剤の２５℃における粘度は、１Ｐａであれば塗布可能である。   Furthermore, as a coating method, there are spin coating using a spinner, spray coating using a spray coater, dipping, printing such as ink jet and screen, roll coating, etc. In any method, the photosensitive adhesive 25 ° C. If the viscosity at is 1 Pa, coating is possible.

接合剤を膜状に付着させる方法としてインクジェット法を用いる場合には、吐出ノズルの目詰まりを抑制するために接合剤の２５℃における粘度を０．０１５Ｐａ・ｓ以下とすることが望ましい。この場合、接合剤の粘度は、溶質である樹脂の量と溶媒の量とにより制御することで調整可能である。例えば、溶質をエポキシ樹脂、溶媒をγーブロラクトン（ＧＢＬ）とした場合に、接合剤におけるエポキシ樹脂の割合を２５重量％程度とすれば、２５℃における粘度を０．０１５Ｐａ・ｓ以下とすることができる。なお、この粘度は、Ｂ型粘度計（ＪＩＳ Ｋ ７１１７−２）を用いて測定した場合である。   When the ink jet method is used as a method for adhering the bonding agent in the form of a film, the viscosity of the bonding agent at 25 ° C. is preferably 0.015 Pa · s or less in order to suppress clogging of the discharge nozzle. In this case, the viscosity of the bonding agent can be adjusted by controlling the amount of the resin as the solute and the amount of the solvent. For example, when the solute is an epoxy resin and the solvent is γ-brolactone (GBL), if the ratio of the epoxy resin in the bonding agent is about 25% by weight, the viscosity at 25 ° C. may be 0.015 Pa · s or less. it can. This viscosity is measured using a B-type viscometer (JIS K 7117-2).

また、接合剤を膜状に付着させる方法として噴霧方式を用いる場合には、吐出ノズルを加温し、接合剤の５０℃における粘度を０．１Ｐａ・ｓ以下とすることが望ましい。なお、ここでも、粘度は、Ｂ型粘度計（ＪＩＳ Ｋ ７１１７−２）を用いて測定した場合である。   In addition, when a spray method is used as a method for attaching the bonding agent in a film shape, it is desirable to heat the discharge nozzle so that the viscosity of the bonding agent at 50 ° C. is 0.1 Pa · s or less. Here, the viscosity is measured using a B-type viscometer (JIS K 7117-2).

また、溶剤分が１５％を越えた半硬化状態で露光・現像を行った場合、露光マスクへの接触により膜厚バラツキ原因となったり、また装置内チャンバーを汚染させる不具合が発生するが、残存溶剤分を１５％以下に管理しておくことで、膜厚バラツキの低減を図るとともに装置内チャンバーの汚染を防止することができ、信頼性の向上をはかることができる。   In addition, when exposure / development is performed in a semi-cured state where the solvent content exceeds 15%, it may cause film thickness variation due to contact with the exposure mask, or it may cause problems that contaminate the chamber in the apparatus. By managing the solvent content to 15% or less, it is possible to reduce the variation in film thickness and prevent contamination of the chamber in the apparatus, thereby improving the reliability.

さらにまた、Ｂステージ化された温度よりも高温で感光性接着剤を加熱することによって、所定の接着時粘度を得ることができる。しかしながら接着時粘度が１０Ｐａ・ｓ以下になると溶剤分が発泡しボイドとなり、積層したチップが所定の位置からずれてしまうことがある。また接着時粘度が３０００Ｐａ・ｓを越えるとチップ間接着面の濡れ性が悪化し異物を埋め込めないといった不具合が発生する。   Furthermore, a predetermined adhesive viscosity can be obtained by heating the photosensitive adhesive at a temperature higher than the B-stage temperature. However, when the viscosity at the time of adhesion is 10 Pa · s or less, the solvent component foams and becomes voids, and the stacked chips may be displaced from a predetermined position. On the other hand, if the viscosity at the time of bonding exceeds 3000 Pa · s, the wettability of the inter-chip bonding surface deteriorates and foreign matter cannot be embedded.

また、半導体装置が半田ボールを介して、基板に実装される時に、吸湿し高温下にさらされる（リフロー工程）。この際、２６０℃下の水蒸気圧が半導体装置にかかり、特に接着剤とチップとの界面剥離や接着剤の凝集破壊が起こる場合がある。しかしながら、２６０℃時貯蔵弾性率を２ＭＰａ以上／２６０℃時ダイシェア強度を０．６ＭＰａ以上／８５℃８５％×２４Ｈ後吸水率を０．８％以下とすることで、上記不具合を回避することができる。このように、接着剤とチップとの界面剥離や接着剤の凝集破壊を回避するためには、６０℃時貯蔵弾性率／２６０℃時ダイシェア強度／８５℃８５％×２４Ｈ後吸水率の３つが重要因子であり、これを満足する構造とすることにより、リフロー性試験において剥離しないようにすることができる。なお、このときの貯蔵弾性率は、以下の方法にて測定した。
ＪＩＳ ｋＫ７２４４−４“プラスチック・動的機械特性の試験方法 第4部：引張振動-非共振法”に準拠
・測定項目 ：動的貯蔵弾性率 Ｅ’
：動的損失弾性率 Ｅ”
：損失正接 ｔａｎδ
・測定周波数 ：１Ｈｚ
・測定温度 ：−２５℃〜３００℃
・昇温速度 ：３℃／ｍｉｎ
・試験機 ：レオメトリック社 粘弾性測定装置 ＲＳＡ−ＩＩ
ダイシェア強度はＤＡＧＥ製ＰＣ２４００を用いて測定した。 Further, when the semiconductor device is mounted on the substrate via the solder balls, the semiconductor device absorbs moisture and is exposed to a high temperature (reflow process). At this time, a water vapor pressure of 260 ° C. is applied to the semiconductor device, and in particular, interface peeling between the adhesive and the chip and cohesive failure of the adhesive may occur. However, when the storage elastic modulus at 260 ° C. is 2 MPa or more / 260 ° C., the die shear strength is 0.6 MPa or more / 85 ° C. 85% × 24 H, and the water absorption after 0.8 H is 0.8% or less, the above-mentioned problem can be avoided. it can. Thus, in order to avoid interfacial peeling between the adhesive and the chip and cohesive failure of the adhesive, the following three are: storage elastic modulus at 60 ° C./die shear strength at 260 ° C./85° C. 85% × 24H water absorption. It is an important factor, and by making the structure satisfying this, it is possible to prevent peeling in the reflowability test. In addition, the storage elastic modulus at this time was measured with the following method.
Conforms to JIS kK7244-4 “Testing method for plastics and dynamic mechanical properties Part 4: Tensile vibration-non-resonant method” ・ Measurement item: Dynamic storage elastic modulus E ′
: Dynamic loss modulus E "
: Loss tangent tan δ
・ Measurement frequency: 1Hz
Measurement temperature: -25 ° C to 300 ° C
・ Temperature increase rate: 3 ℃ / min
Tester: Rheometric Viscoelasticity measuring device RSA-II
The die shear strength was measured using DAGE PC2400.

また、ワイヤボンディング時は加圧、加熱されることから感光性接着剤が軟化し、チップが撓み、接合不良やチップワレが発生する場合がある。しかしながら、ワイヤボンディング温度の１７５℃時の貯蔵弾性率を４０ＭＰａ以上とすることでこれを防止することができる。なお、貯蔵弾性率は、上記と同様、ＪＩＳ ｋ７２４４−４“プラスチック・動的機械特性の試験方法 第4部：引張振動-非共振法”に準拠した方法にて測定した。   Further, since pressure and heat are applied during wire bonding, the photosensitive adhesive softens, the chip bends, and bonding failure or chip cracking may occur. However, this can be prevented by setting the storage elastic modulus at a wire bonding temperature of 175 ° C. to 40 MPa or more. Similarly to the above, the storage elastic modulus was measured by a method based on JIS k7244-4 “Testing Method for Plastics and Dynamic Mechanical Properties Part 4: Tensile Vibration—Non-Resonance Method”.

なお、配線基板−半導体チップ間については接着機能だけで開口する必要が無い場合には、熱硬化性接着剤でもよい。ただし、半導体チップの第１の面側の接着性樹脂を硬化させることなく、配線基板−半導体チップ間を固着するためには、光硬化性を有する熱硬化性接着剤を用い、光硬化によりＢステージ化し、仮止めしておくのが望ましい。これにより、基板への固定時に、熱履歴を受けると接着性が低下するのを抑制することができる。また、折り返し部に位置する半導体チップ表面の表面保護膜兼接着剤層は、ワイヤボンディングによる熱履歴を受ける場合にも、光硬化によりＢステージ化することで、その上層に積層される半導体チップとの接着性が低下するのを防止することができる。   Note that a thermosetting adhesive may be used when the wiring board and the semiconductor chip need not be opened only by the bonding function. However, in order to fix between the wiring board and the semiconductor chip without curing the adhesive resin on the first surface side of the semiconductor chip, a thermosetting adhesive having photo-curing property is used and B is obtained by photocuring. It is desirable to stage and temporarily fix. Thereby, it can suppress that adhesiveness falls, when a thermal history is received at the time of fixation to a board | substrate. In addition, the surface protective film / adhesive layer on the surface of the semiconductor chip located at the turn-back portion is also B-staged by photocuring even when receiving a thermal history by wire bonding, It is possible to prevent the adhesion of the resin from decreasing.

また、ダイボンディング工程は、配線基板上に光重合開始剤を１％以上含有し、少なくとも一部に熱硬化成分を含んだ接着剤を用い、半導体素子を加熱されたステージ上の基材の所定位置に接着するようにするのが望ましい。光硬化樹脂とは特定の波長の光によって重合硬化する樹脂である。例えば重合性モノマーをエポキシ樹脂にすることでカチオン重合する。まず、液状の樹脂をウエハ裏面（第２の面）に塗布し、特定波長の光を当てることで、液状樹脂は半硬化する。この時点で樹脂のタック性はなくなってしまう。これを個片化して、チップ積層するがこの際樹脂を加熱することで樹脂を軟化させ、熱を与え続けることで架橋反応が進み硬化する。この場合少なくとも光重合開始剤は樹脂組成の１％以上が必要でこれを下回ると光照射時間が長くなり、照射面が発熱することで不必要に樹脂硬化が進んでしまう。   In the die bonding step, an adhesive containing 1% or more of a photopolymerization initiator on the wiring substrate and containing a thermosetting component at least in part is used, and a predetermined base material on the stage on which the semiconductor element is heated is used. It is desirable to adhere to the location. A photocurable resin is a resin that is polymerized and cured by light of a specific wavelength. For example, cationic polymerization is performed by using a polymerizable monomer as an epoxy resin. First, the liquid resin is semi-cured by applying the liquid resin to the back surface (second surface) of the wafer and applying light of a specific wavelength. At this point, the tackiness of the resin is lost. This is divided into individual pieces and stacked in chips. At this time, the resin is heated to soften the resin, and by continuing to apply heat, the crosslinking reaction proceeds and cures. In this case, at least the photopolymerization initiator needs to be 1% or more of the resin composition, and if it is less than this, the light irradiation time becomes longer, and the irradiation surface generates heat, and the resin curing progresses unnecessarily.

このように、半導体チップ−半導体チップ間接着剤用として予め塗工された感光性接着剤に熱履歴を与えないように、配線基板−半導体チップ間接着剤は光重合開始剤を１％以上含有させておくことで、ＵＶ照射により効率よく半硬化（Ｂ-ステージ化）させるのが望ましい。半硬化させる方法として、塗工及び半硬化をウエハ裏面研削装置との一体化及び連結させることで達成する方法もある。この場合、タクト（製造における、生産工程の均等なタイミングを図るための工程作業時間）をできるだけ一致させると生産効率が向上する。   Thus, the wiring board-semiconductor chip adhesive contains 1% or more of the photopolymerization initiator so as not to give a thermal history to the photosensitive adhesive pre-coated for the semiconductor chip-semiconductor chip adhesive. In this case, it is desirable to efficiently semi-cure (B-stage) by UV irradiation. As a semi-curing method, there is a method of achieving coating and semi-curing by integrating and connecting with a wafer back grinding apparatus. In this case, if the tact (the process work time for achieving an equal timing of the production process in manufacturing) is matched as much as possible, the production efficiency is improved.

なお、前記実施形態では、回路形成面を第１の面とし、裏面側を第２の面とし、ワイヤボンディングにより基体である配線基板に接続する場合について説明したが、これに限定されるものではない。例えば、フリップチップ接続あるいはシリコン貫通電極構造（ＴＳＶ）などにおいて、半導体素子相互間は別途接続されていてもよく、途中工程でワイヤボンディング工程などの熱工程を経る必要のある半導体装置の実装に適用可能である。   In the above-described embodiment, the circuit forming surface is the first surface, the back surface side is the second surface, and the connection to the wiring substrate as the base is performed by wire bonding. However, the present invention is not limited to this. Absent. For example, in flip-chip connection or through silicon via structure (TSV), semiconductor elements may be connected separately, and applied to mounting of semiconductor devices that need to undergo a thermal process such as a wire bonding process in the middle process. Is possible.

（第２の実施形態）
次に第２の実施形態について説明する。図１０は第２の実施形態の半導体装置の製造方法を適用して作製した半導体装置を示す断面図である。図１０に示す半導体装置２０は、第１の実施形態と同様にして作製並びにピックアップすると共に、配線基板１０上に順に積層された第１〜第４の半導体チップ１ＳＡ〜１ＳＤを有している。ただし、第１及び第２の半導体チップ１ＳＡ、１ＳＢと第３及び第４の半導体チップ１ＳＣ、１ＳＤの階段方向は逆向きとされている。第１及び第２の半導体チップ１ＳＡ、１ＳＢは、配線基板１０上に階段状に順に積層されている。第３及び第４の半導体チップ１ＳＣ、１ＳＤは第２の半導体チップ１ＳＢ上に、第１及び第２の半導体チップ１ＳＡ、１ＳＢの階段方向とは逆方向に順に積層されている。 (Second Embodiment)
Next, a second embodiment will be described. FIG. 10 is a cross-sectional view showing a semiconductor device manufactured by applying the semiconductor device manufacturing method of the second embodiment. A semiconductor device 20 shown in FIG. 10 includes first to fourth semiconductor chips 1SA to 1SD that are manufactured and picked up in the same manner as in the first embodiment, and are sequentially stacked on the wiring substrate 10. However, the staircase directions of the first and second semiconductor chips 1SA and 1SB and the third and fourth semiconductor chips 1SC and 1SD are opposite to each other. The first and second semiconductor chips 1SA and 1SB are sequentially stacked on the wiring substrate 10 in a stepped manner. The third and fourth semiconductor chips 1SC and 1SD are sequentially stacked on the second semiconductor chip 1SB in a direction opposite to the step direction of the first and second semiconductor chips 1SA and 1SB.

すなわち接続パッド１３の形成されたワイヤボンディング領域を残すように、ずらして、４個の第１〜第４の半導体チップ１ＳＡ〜１ＳＤが階段状に積層される。これら第１〜第３の半導体チップ１ＳＡ〜１ＳＣに対して第４の半導体チップ１ＳＤが逆方向にずらして積層され、チップ積層折り返し部を構成している。このチップ積層折り返し部においては上段側の半導体チップの第２の面に形成された、光硬化性を有する接着剤層と、下段側の前記半導体素子チップの第１の面に形成された、感光性を有し、電気的接続部に開口を有する感光性の接着剤層との２層構造の接着剤層を有している。   That is, the four first to fourth semiconductor chips 1SA to 1SD are stacked stepwise so as to leave a wire bonding region where the connection pads 13 are formed. The fourth semiconductor chip 1SD is stacked while being shifted in the reverse direction with respect to the first to third semiconductor chips 1SA to 1SC to constitute a chip stack folded portion. In this chip stack folded portion, a photo-curing adhesive layer formed on the second surface of the upper semiconductor chip and a photosensitive layer formed on the first surface of the lower semiconductor element chip. And has a two-layer adhesive layer with a photosensitive adhesive layer having an opening in the electrical connection portion.

第１〜第４の半導体チップ１ＳＡ〜１ＳＤは、いずれも第１の実施形態の半導体チップ１Ｓと同様な構成を有している。すなわち、第１〜第４の半導体チップ１ＳＡ〜１ＳＤの回路面には、それぞれ第１〜第４の表面保護膜兼接着剤層２Ａ〜２Ｄを有している。表面保護膜兼接着剤層２Ａ〜２Ｄの具体的な構成等は、第１の実施形態と同様である。さらに、第１〜第４の表面保護膜兼接着剤層２Ａ〜２Ｄには、ウエハ段階の露光・現像工程（図１（ａ）〜（ｂ））で、電極パッドを露出させる開口部が設けられている。   Each of the first to fourth semiconductor chips 1SA to 1SD has the same configuration as that of the semiconductor chip 1S of the first embodiment. That is, the circuit surfaces of the first to fourth semiconductor chips 1SA to 1SD have first to fourth surface protective film / adhesive layers 2A to 2D, respectively. The specific configuration and the like of the surface protective film / adhesive layers 2A to 2D are the same as those in the first embodiment. Further, the first to fourth surface protective film / adhesive layers 2A to 2D are provided with openings for exposing the electrode pads in the wafer stage exposure / development process (FIGS. 1A to 1B). It has been.

図１０に示す半導体装置２０の製造工程について、図１１を参照して説明する。まず、図１１（ａ）に示すように、図２（ａ）〜（ｃ）と同様な工程を実施して、配線基板１０上に第１及び第２の半導体チップ１ＳＡ、１ＳＢを階段状に順に積層する。次いで、第１及び第２の半導体チップ１ＳＡ、１ＳＢの電極パッド４にワイヤボンディングを実施して、電極パッド４と配線基板１０の接続パッド１３とをボンディングワイヤ１４を介して電気的に接続する。この際、ワイヤボンディング性を高めるために、ワイヤボンディング工程の前に第１の表面保護膜兼接着剤層２Ａをキュア処理して硬化させておくことが好ましい。   A manufacturing process of the semiconductor device 20 shown in FIG. 10 will be described with reference to FIG. First, as shown in FIG. 11A, the same steps as those in FIGS. 2A to 2C are performed, and the first and second semiconductor chips 1SA and 1SB are stepped on the wiring substrate 10. Laminate sequentially. Next, wire bonding is performed on the electrode pads 4 of the first and second semiconductor chips 1SA and 1SB, and the electrode pads 4 and the connection pads 13 of the wiring board 10 are electrically connected via the bonding wires 14. At this time, in order to improve wire bonding properties, it is preferable that the first surface protective film / adhesive layer 2A is cured and cured before the wire bonding step.

第１及び第２の半導体チップ１ＳＡ、１ＳＢを積層した後にキュア処理を行うと、第２の表面保護膜兼接着剤層２Ｂも硬化して接着性が損なわれてしまう。また、ワイヤボンディング工程の前にキュア処理を実施しなくても、ワイヤボンディング工程における熱履歴で硬化が進み、接着性が損なわれるおそれがある。そこで、図１１（ｂ）に示すように、第２の表面保護膜兼接着剤層２Ｂ上に光重合開始剤を１％以上含有し、少なくとも一部に熱硬化成分を含んだ接着剤層２１を形成した後、第３の半導体チップ１ＳＣを積層する。接着剤層２１は、第２の表面保護膜兼接着剤層２Ｂ上に熱硬化性樹脂からなる接着剤を塗布するかあるいは、接着剤フィルムを貼り付けることにより形成される。接着剤層２１を適用することで、接着性を低下させることなく、チップ積層体の階段方向を逆方向にする場合においても、ワイヤボンディング性を維持しつつ、半導体チップ１Ｓ間の接着信頼性を高めることができる。   When the curing process is performed after the first and second semiconductor chips 1SA and 1SB are stacked, the second surface protective film / adhesive layer 2B is also cured and the adhesiveness is impaired. Further, even if the curing process is not performed before the wire bonding process, the curing proceeds due to the thermal history in the wire bonding process, and the adhesiveness may be impaired. Therefore, as shown in FIG. 11 (b), the adhesive layer 21 contains 1% or more of a photopolymerization initiator on the second surface protective film / adhesive layer 2B, and at least partially contains a thermosetting component. Then, the third semiconductor chip 1SC is stacked. The adhesive layer 21 is formed by applying an adhesive made of a thermosetting resin on the second surface protective film / adhesive layer 2B or attaching an adhesive film. By applying the adhesive layer 21, the bonding reliability between the semiconductor chips 1 </ b> S can be maintained while maintaining the wire bonding property even when the step direction of the chip stack is reversed without reducing the adhesiveness. Can be increased.

第３の半導体チップ１ＳＣは、図２（ａ）に示した工程と同様にして、吸着コレット９で保持して支持シート８からピックアップされた後、第２の半導体チップ１ＳＢの所定の位置に配置される。第３の半導体チップ１ＳＣは、電極パッド４の位置が第２の半導体チップ１ＳＢとは逆方向となるように配置される。第２の半導体チップ１ＳＢと第３の半導体チップ１ＳＣとの接着は、第２の表面保護膜兼接着剤層２Ｂ上に形成された接着剤層２１により実施される。接着工程は第１の実施形態と同様であり、第２の半導体チップ１ＳＢを所定の温度に加熱しつつ、吸着コレット９で第３の半導体チップ１ＳＣを接着剤層２１に押圧することによって、第３の半導体チップ１ＳＣを第２の半導体チップ１ＳＢに接着する。   Similar to the process shown in FIG. 2A, the third semiconductor chip 1SC is held by the suction collet 9 and picked up from the support sheet 8, and then placed at a predetermined position of the second semiconductor chip 1SB. Is done. The third semiconductor chip 1SC is arranged so that the position of the electrode pad 4 is opposite to that of the second semiconductor chip 1SB. Adhesion between the second semiconductor chip 1SB and the third semiconductor chip 1SC is performed by the adhesive layer 21 formed on the second surface protective film / adhesive layer 2B. The bonding process is the same as in the first embodiment, and the third semiconductor chip 1SC is pressed against the adhesive layer 21 by the suction collet 9 while heating the second semiconductor chip 1SB to a predetermined temperature. The third semiconductor chip 1SC is bonded to the second semiconductor chip 1SB.

次に、図１１（ｃ）に示すように、第３の半導体チップ１ＳＣ上に第４の半導体チップ１ＳＤを接着する。第３の半導体チップ１ＳＣと第４の半導体チップ１ＳＤとの接着は、第３の半導体チップ１ＳＣの回路面に形成された第３の表面保護膜兼接着剤層２Ｃにより実施される。第４の半導体チップ１ＳＤは、電極パッド４の位置が第３の半導体チップ１ＳＣと同方向となるように配置される。接着工程は第１の実施形態と同様である。そして、第３及び第４の表面保護膜兼接着剤層２Ｃ、２Ｄをキュア処理して硬化させた後、第３及び第４の半導体チップ１ＳＣ、１ＳＤの電極パッド４にワイヤボンディングを実施する。   Next, as shown in FIG. 11C, the fourth semiconductor chip 1SD is bonded onto the third semiconductor chip 1SC. Bonding of the third semiconductor chip 1SC and the fourth semiconductor chip 1SD is performed by the third surface protective film / adhesive layer 2C formed on the circuit surface of the third semiconductor chip 1SC. The fourth semiconductor chip 1SD is arranged so that the position of the electrode pad 4 is in the same direction as the third semiconductor chip 1SC. The bonding process is the same as in the first embodiment. Then, after the third and fourth surface protective film / adhesive layers 2C and 2D are cured and cured, wire bonding is performed on the electrode pads 4 of the third and fourth semiconductor chips 1SC and 1SD.

以上のように、積層に際しては、基板（半導体素子搭載部に半硬化接着剤付き、あるいは半硬化フィルム個片貼り有り、液状接着剤塗布有り）、
１段目ピックアップ＋ダイボンディング
２段目ピックアップ＋ダイボンディング
ワイヤボンディング
下段半導体素子表面に半導体素子搭載部に半硬化接着剤、あるいは半硬化フィルム個片貼り又は、液状接着剤を塗布
３段目ピックアップ＋ダイボンディング
４段目ピックアップ＋ダイボンディング
ワイヤボンディング
を経て実装される。 As described above, when laminating, a substrate (with a semi-cured adhesive on the semiconductor element mounting portion, or with a semi-cured film piece attached, with a liquid adhesive applied),
First-stage pickup + die bonding Second-stage pickup + die-bonding wire bonding Lower-stage semiconductor element mounting part with semi-cured adhesive or semi-cured film piece or liquid adhesive applied on the surface of the semiconductor element Third-stage pick-up + It is mounted via die bonding 4th stage pickup + die bonding wire bonding.

なお２段目の半導体素子のワイヤボンディング前及び４段目半導体素子のワイヤボンディング前に熱硬化工程（キュア）を入れてもよい。   A thermosetting step (cure) may be performed before wire bonding of the second-stage semiconductor element and before wire bonding of the fourth-stage semiconductor element.

この後、図４に示した半導体装置１６と同様に、半導体チップ１ＳＡ〜１ＳＤをボンディングワイヤ１４等と共に封止樹脂１５で封止することによって、図１０に示す半導体装置２０が作製される。配線基板１０の下面側には、図示を省略した半田バンプ等による外部電極が設けられる。図１０及び図１１では２つの半導体チップ１Ｓを同方向に積層してチップ積層体を構成すると共に、そのような２個のチップ積層体を階段方向が逆方向となるように積層した状態を示している。チップ積層体を構成する半導体チップの数やチップ積層体の積層数は特に限定されず、それぞれ複数であればよい。   Thereafter, similarly to the semiconductor device 16 shown in FIG. 4, the semiconductor chips 1SA to 1SD are sealed with the sealing resin 15 together with the bonding wires 14 and the like, whereby the semiconductor device 20 shown in FIG. 10 is manufactured. External electrodes such as solder bumps (not shown) are provided on the lower surface side of the wiring board 10. 10 and 11 show a state in which two semiconductor chips 1S are stacked in the same direction to form a chip stacked body, and such two chip stacked bodies are stacked so that the staircase directions are opposite to each other. ing. The number of semiconductor chips constituting the chip stack and the number of stacks of the chip stack are not particularly limited and may be plural.

なお、本実施形態のように、折り返しがある場合でかつ高温のワイヤボンディングの熱履歴にさらされた場合、接着剤の硬化が進み、接着性が劣化する。この劣化防止を避けることは困難なため、光重合開始剤を１％以上含有し、少なくとも一部に熱硬化成分を含んだ接着剤又は、感光性接着剤上に光重合開始剤を１％以上含有し、少なくとも一部に熱硬化成分を含んだ接着層を塗布あるいは貼り付けて、これを補うことができる。本実施形態においても、光重合開始剤は樹脂組成の１％以上が必要でこれを下回ると光照射時間が長くなり、照射面が発熱することで不必要に樹脂硬化が進んでしまう。   Note that, as in the present embodiment, when there is a turnback and the heat history of high-temperature wire bonding is exposed, the curing of the adhesive proceeds and the adhesiveness deteriorates. Since it is difficult to avoid this deterioration prevention, the photopolymerization initiator is contained 1% or more, and the photopolymerization initiator is contained 1% or more on the adhesive containing at least a part of the thermosetting component or the photosensitive adhesive. This can be compensated by applying or affixing an adhesive layer containing and containing a thermosetting component at least in part. Also in the present embodiment, the photopolymerization initiator needs to be 1% or more of the resin composition. If the photopolymerization initiator is less than this, the light irradiation time becomes long, and the resin surface is unnecessarily cured by generating heat on the irradiated surface.

（第３の実施形態）
次に第３の実施形態について説明する。図１２は第３の実施形態の半導体装置の製造方法を適用して作製した半導体装置を示す断面図である。図１０に示した半導体装置２０と同様であるが、本実施形態では、外部接続端子としてはんだボール４０が形成されている。本実施形態でも、第１の実施形態と同様にして作製並びにピックアップすると共に、配線基板１０上に順に積層された第１〜第４の半導体チップ１ＳＡ〜１ＳＤを有している。そして本実施形態においても、第１及び第２の半導体チップ１ＳＡ、１ＳＢと第３及び第４の半導体チップ１ＳＣ、１ＳＤの階段方向は逆向きとされており、同様である。配線基板１０上に形成された接続パッド１３と第１〜第４の半導体チップ１ＳＡ〜１ＳＤの電極パッド４との間をボンディングワイヤ１４によって接続している。 (Third embodiment)
Next, a third embodiment will be described. FIG. 12 is a cross-sectional view showing a semiconductor device manufactured by applying the semiconductor device manufacturing method of the third embodiment. Although similar to the semiconductor device 20 shown in FIG. 10, in this embodiment, solder balls 40 are formed as external connection terminals. The present embodiment also includes first to fourth semiconductor chips 1SA to 1SD that are manufactured and picked up in the same manner as in the first embodiment, and are sequentially stacked on the wiring board 10. Also in the present embodiment, the staircase directions of the first and second semiconductor chips 1SA and 1SB and the third and fourth semiconductor chips 1SC and 1SD are opposite to each other. A bonding wire 14 connects the connection pad 13 formed on the wiring substrate 10 and the electrode pads 4 of the first to fourth semiconductor chips 1SA to 1SD.

本実施形態では、チップ積層前に第１〜第４の半導体チップ１ＳＡ〜１ＳＤのうち下段側のチップ表面にチップ搭載部半硬化接着剤、あるいは半硬化フィルム個片貼り又は、液状接着剤を塗布している。これは、チップ積層の折り返し部の感光性接着剤が、ワイヤボンディングの熱履歴により硬化が進むため、接着性が劣化するのを補うためである。前記実施形態２の場合と同様に、最下段及び折り返し部に別途接着剤層を形成し、表面保護膜兼接着剤層２Ａ〜２Ｄの接着性低下を補うための接着剤層を確保しておくようにしてもよい。   In this embodiment, a chip mounting part semi-cured adhesive, or a semi-cured film piece is applied or a liquid adhesive is applied to the lower chip surface of the first to fourth semiconductor chips 1SA to 1SD before chip stacking. doing. This is because the photosensitive adhesive at the folded portion of the chip stack is cured due to the thermal history of wire bonding, so that the adhesiveness is deteriorated. As in the case of the second embodiment, an adhesive layer is separately formed on the lowermost stage and the folded portion, and an adhesive layer is secured to compensate for the lowering of the adhesion of the surface protective film / adhesive layers 2A to 2D. You may do it.

（第４の実施形態）
次に第４の実施形態について説明する。図１３は第４の実施形態の半導体装置の製造方法を適用して作製した半導体装置を示す断面図である。本実施形態では、感光性を有しポジ又はネガ型で保護膜兼接着剤２Ａ〜２Ｄがそれぞれウエハレベルで塗布されたウエハを用いる。絶縁性基板表面に配線層の形成された、配線基板に代えて、金属製のリードフレーム５０を用いている。このリードフレームは、ダイパッド５１とリード端子５２とを有しており、ダイパッド５１の両面にそれぞれ順に第１〜第４の半導体チップ１ＳＡ〜１ＳＤが感光性を有する保護膜兼接着剤層２Ａ〜２Ｄを介して積層されている。そして各半導体チップ１ＳＡ〜１ＳＤの電極パッド４とリード端子がボンディングワイヤ１４によって接続されている。１５は封止樹脂である。 (Fourth embodiment)
Next, a fourth embodiment will be described. FIG. 13 is a cross-sectional view showing a semiconductor device manufactured by applying the semiconductor device manufacturing method of the fourth embodiment. In this embodiment, a wafer having a photosensitivity and having a positive or negative type and coated with the protective film and adhesives 2A to 2D at the wafer level is used. Instead of a wiring board having a wiring layer formed on the surface of the insulating substrate, a metal lead frame 50 is used. This lead frame has a die pad 51 and a lead terminal 52, and the first to fourth semiconductor chips 1SA to 1SD have photosensitivity protective film / adhesive layers 2A to 2D in order on both surfaces of the die pad 51, respectively. It is laminated through. The electrode pads 4 and lead terminals of the semiconductor chips 1SA to 1SD are connected by bonding wires 14. Reference numeral 15 denotes a sealing resin.

本実施形態においても、上記第２の実施形態と同様に半導体チップとその感光性保護膜兼接着剤を露光／現像することで順次積層される。その際、特に第１層目に積層される第１の半導体チップ１ＳＡ及び折り返し部の第２の半導体チップ１ＳＢの電気的接続用パッド及び個片化用ストリート（例えばダイシングストリート）を開口する、感光性を有する保護膜兼接着剤層として、ＵＶ光硬化＋熱硬化型樹脂を使用する。本実施形態の場合は、チップ積層体を形成しておき、これをリードフレームに接着してもよい。なお、この接着剤層としては、液状樹脂、フィルムいずれを用いてもよい。   Also in this embodiment, similar to the second embodiment, the semiconductor chips and their photosensitive protective film / adhesive are sequentially stacked by exposure / development. At this time, in particular, the photosensitive semiconductor chip 1SA and the second semiconductor chip 1SB in the folded portion that are stacked in the first layer are opened in the electrical connection pads and singulation streets (for example, dicing streets). As a protective film / adhesive layer having a property, UV light curing + thermosetting resin is used. In this embodiment, a chip stack may be formed and bonded to the lead frame. As this adhesive layer, either a liquid resin or a film may be used.

また、前記第２〜第４の実施形態においても、第１の実施形態の場合と同様、回路形成面を第１の面とし、裏面側を第２の面とし、ワイヤボンディングにより基材である配線基板に接続する場合について説明したが、これに限定されるものではない。例えば、フリップチップ接続あるいはシリコン貫通電極構造（ＴＳＶ）などにおいて、半導体素子相互間は別途接続されている構造の半導体装置に対しても適用可能である。   In the second to fourth embodiments, as in the case of the first embodiment, the circuit forming surface is the first surface, the back surface is the second surface, and the substrate is formed by wire bonding. Although the case where it connects to a wiring board was demonstrated, it is not limited to this. For example, the present invention can be applied to a semiconductor device having a structure in which semiconductor elements are separately connected in flip chip connection or through silicon via structure (TSV).

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。   Although several embodiments of the present invention have been described, these embodiments are presented by way of example and are not intended to limit the scope of the invention. These novel embodiments can be implemented in various other forms, and various omissions, replacements, and changes can be made without departing from the scope of the invention. These embodiments and modifications thereof are included in the scope and gist of the invention, and are included in the invention described in the claims and the equivalents thereof.

１ 半導体ウエハ、２，２Ａ，２Ｂ，２Ｃ，２Ｄ 感光性を有する表面保護膜兼接着剤層、３ 開口部、４ 電極パッド、５ ダイシング溝、６ 保護テープ、１Ｓ，１ＳＡ，１ＳＢ，１ＳＣ，１ＳＤ 半導体チップ、８ 支持シート、９ 吸着コレット、９ａ 吸着面、１０ 配線基板、１２ 光重合開始剤を含有し光硬化性を有する熱硬化型接着フィルム、１３ 接続パッド、１４ ボンディングワイヤ、１６，２０ 半導体装置、２１ 接着剤層。   1 Semiconductor wafer, 2, 2A, 2B, 2C, 2D Photosensitive surface protective film / adhesive layer, 3 openings, 4 electrode pads, 5 dicing grooves, 6 protective tape, 1S, 1SA, 1SB, 1SC, 1SD Semiconductor chip, 8 Support sheet, 9 Adsorption collet, 9a Adsorption surface, 10 Wiring board, 12 Thermosetting adhesive film containing photopolymerization initiator and having photocuring property, 13 Connection pad, 14 Bonding wire, 16, 20 Semiconductor Device, 21 Adhesive layer.

Claims (8)

回路形成されたウエハの第１の面に感光性を有する保護膜兼接着剤層を塗布する工程と、
前記保護膜兼接着剤層を塗布する工程で塗布された揮発成分を乾燥させる工程と、
前記保護膜兼接着剤層をフォトグラフィ法を用いて電気的接続部と少なくともダイシング領域で開口する工程と、
前記保護膜兼接着剤層を加熱し、硬化する工程と、
前記ダイシング領域に沿って第１の面からハーフカットダイシングする工程と、
前記第１の面を保護テープに貼り付ける工程と、
前記第１の面に対向する第２の面からハーフカットダイシングされた深さを越えて前記第２の面を研削し、前記ウエハを個片化し、半導体素子を形成する工程と、
研削された前記第２の面をテープに貼り付け、前記第１の面に形成された前記保護テープを剥す工程と、
前記半導体素子を加熱されたステージ上の基材あるいは下段の半導体素子の所定位置に順次接着するダイボンディング工程と、
前記半導体素子の開口部に形成された端子と、前記基材に形成された端子とをボンディングワイヤによって接続する工程と、
前記半導体素子とボンディングワイヤとを封止する工程と、
を備え、
前記ダイボンディング工程は、前記基材あるいは下段の半導体素子の所定位置に、半硬化接着剤、半硬化フィルム、あるいは液状接着剤（Ｂステージ型接着剤）を用いて接着する工程であり、
前記保護膜兼接着剤層は、
光重合開始剤を１％以上含有し、少なくとも一部に熱硬化成分を含み、
前記感光性を有する接着剤層は、硬化した状態における２６０℃時貯蔵弾性率が２ＭＰａ以上であり、
前記感光性を有する接着剤層と前記半導体素子との２６０℃時ダイシェア強度が０．６ＭＰａ以上であり、
８５℃８５％×２４Ｈ後の吸水率は０．８％以下であり、
前記半導体素子は、ワイヤボンディング領域を残すように、ずらして、３個以上階段状に積層されており、前記半導体素子を逆方向にずらして積層する、積層折り返し部においては、
前記積層折り返し部の前記半導体素子の第２の面に、光硬化性を有する接着剤層を塗布する工程を含み、
ワイヤボンディング時の感光性接着剤の１７５℃時貯蔵弾性率は、４０ＭＰａ以上であることを特徴とする半導体装置の製造方法。 Applying a photosensitive protective film / adhesive layer to the first surface of the circuit formed wafer; and
Drying the volatile component applied in the step of applying the protective film and adhesive layer; and
Opening the protective film / adhesive layer in the electrical connection portion and at least the dicing region using a photolithography method;
Heating and curing the protective film and adhesive layer; and
Half-cut dicing from the first surface along the dicing area;
Attaching the first surface to a protective tape;
Grinding the second surface beyond the depth of half-cut dicing from the second surface facing the first surface, separating the wafer into individual pieces, and forming a semiconductor element;
Attaching the ground second surface to a tape and peeling off the protective tape formed on the first surface;
A die bonding step of sequentially bonding the semiconductor element to a predetermined position of a substrate on a heated stage or a semiconductor element on a lower stage;
Connecting a terminal formed in the opening of the semiconductor element and a terminal formed in the base material by a bonding wire;
Sealing the semiconductor element and the bonding wire;
With
The die bonding step is a step of adhering to a predetermined position of the base material or the lower semiconductor element using a semi-cured adhesive, a semi-cured film, or a liquid adhesive (B-stage type adhesive),
The protective film and adhesive layer is
Containing 1% or more of a photopolymerization initiator, including a thermosetting component at least in part,
The adhesive layer having photosensitivity has a storage elastic modulus at 260 ° C. in a cured state of 2 MPa or more,
The die shear strength at 260 ° C. between the photosensitive adhesive layer and the semiconductor element is 0.6 MPa or more,
The water absorption after 85 ° C 85% x 24H is 0.8% or less,
The semiconductor elements are stacked in a staircase pattern with three or more staggered so as to leave a wire bonding region.
Applying a photocurable adhesive layer to the second surface of the semiconductor element of the laminated folded portion;
A method of manufacturing a semiconductor device, wherein the photosensitive adhesive at the time of wire bonding has a storage elastic modulus at 175 ° C. of 40 MPa or more. 半導体素子を加熱されたステージ上の基材あるいは下段の半導体素子の所定位置に順次接着するダイボンディング工程と、
前記半導体素子の開口部に形成された端子と、前記基材に形成された端子とをボンディングワイヤによって接続する工程と、
前記半導体素子とボンディングワイヤとを封止する工程と、
を備え、
前記ダイボンディング工程は、前記基材あるいは下段の半導体素子の所定位置に、半硬化接着剤、半硬化フィルム、あるいは液状接着剤（Ｂステージ型接着剤）を用いて接着する工程であることを特徴とする半導体装置の製造方法。 A die bonding step of sequentially bonding the semiconductor element to a predetermined position of the substrate on the heated stage or the semiconductor element on the lower stage;
Connecting a terminal formed in the opening of the semiconductor element and a terminal formed in the base material by a bonding wire;
Sealing the semiconductor element and the bonding wire;
With
The die bonding step is a step of adhering to a predetermined position of the base material or the lower semiconductor element by using a semi-cured adhesive, a semi-cured film, or a liquid adhesive (B-stage type adhesive). A method for manufacturing a semiconductor device. 回路形成された前記ウエハの第１の面に前記感光性を有する接着剤層を塗布する工程と、
前記感光性を有する接着剤層を塗布する工程で塗布された揮発成分を乾燥させる工程と、
前記感光性を有する接着剤層を、露光・現像にて電気的接続部と少なくともダイシング領域で開口する工程と、
熱負荷を与え、前記感光性を有する接着剤層を硬化する工程と、
前記ダイシング領域に沿って第１の面からハーフカットダイシングする工程と、
前記第１の面を保護テープに貼り付ける工程と、
前記第１の面に対向する第２の面からハーフカットダイシングされた深さを越えて前記第２の面を研削し、前記ウエハを個片化し、半導体素子を形成する工程と、
研削された前記第２の面をピックアップテープに貼り付け、前記第１の面に形成された前記保護テープを剥す工程と、
前記半導体素子を加熱されたステージ上の基材あるいは下段の半導体素子の所定位置に接着するダイボンディング工程と、
前記半導体素子の開口部に形成された端子と、前記基材に形成された端子とをボンディングワイヤによって接続する工程と、
前記半導体素子とボンディングワイヤとを封止する工程と、
を備えたことを特徴とする請求項２に記載の半導体装置の製造方法。 Applying the photosensitive adhesive layer to the first surface of the wafer on which the circuit has been formed;
Drying the volatile components applied in the step of applying the photosensitive adhesive layer;
Opening the photosensitive adhesive layer in an electrical connection portion and at least a dicing region by exposure and development; and
Applying a heat load and curing the photosensitive adhesive layer;
Half-cut dicing from the first surface along the dicing area;
Attaching the first surface to a protective tape;
Grinding the second surface beyond the depth of half-cut dicing from the second surface facing the first surface, separating the wafer into individual pieces, and forming a semiconductor element;
Attaching the ground second surface to a pickup tape and peeling the protective tape formed on the first surface;
A die bonding step of bonding the semiconductor element to a predetermined position of a substrate on a heated stage or a semiconductor element on a lower stage;
Connecting a terminal formed in the opening of the semiconductor element and a terminal formed in the base material by a bonding wire;
Sealing the semiconductor element and the bonding wire;
The method of manufacturing a semiconductor device according to claim 2, comprising: 前記感光性を有する接着剤層は、
光重合開始剤を１％以上含有し、少なくとも一部に熱硬化成分を含むことを特徴とする請求項１〜３のいずれか１項に記載の半導体装置の製造方法。 The photosensitive adhesive layer is
4. The method of manufacturing a semiconductor device according to claim 1, wherein the photopolymerization initiator is contained at 1% or more and a thermosetting component is included at least in part. 前記感光性を有する接着剤層は、硬化した状態における２６０℃時貯蔵弾性率が２ＭＰａ以上であり、
前記感光性を有する接着剤層と前記半導体素子との２６０℃時ダイシェア強度が０．６ＭＰａ以上であり、
８５℃８５％×２４Ｈ後の吸水率は０．８％以下であることを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。 The adhesive layer having photosensitivity has a storage elastic modulus at 260 ° C. in a cured state of 2 MPa or more,
The die shear strength at 260 ° C. between the photosensitive adhesive layer and the semiconductor element is 0.6 MPa or more,
The method for manufacturing a semiconductor device according to claim 1, wherein the water absorption after 85 ° C. and 85% × 24 H is 0.8% or less. 前記半導体素子は、ワイヤボンディング領域を残すようにずらして、３個以上階段状に積層されており、前記半導体素子を逆方向にずらして積層する、積層折り返し部においては、
前記積層折り返し部の前記半導体素子の第２の面に、光硬化性を有する接着剤層を塗布する工程を含むことを特徴とする請求項３〜５のいずれか１項に記載の半導体装置の製造方法。 The semiconductor elements are stacked so as to leave three or more staircases so as to leave a wire bonding region, and the semiconductor elements are stacked while being shifted in the opposite direction.
The semiconductor device according to claim 3, further comprising a step of applying a photocurable adhesive layer to the second surface of the semiconductor element of the stacked folded portion. Production method. ワイヤボンディング時の感光性接着剤の１７５℃時貯蔵弾性率は、４０ＭＰａ以上であることを特徴とする請求項３〜６のいずれか１項に記載の半導体装置の製造方法。   The method for manufacturing a semiconductor device according to claim 3, wherein the photosensitive elastic agent at the time of wire bonding has a storage elastic modulus at 175 ° C. of 40 MPa or more. ワイヤボンディング領域を残すようにずらして、３個以上の半導体素子が階段状に積層され、前記半導体素子を逆方向にずらして積層する、積層折り返し部を有する半導体装置であって、
前記積層折り返し部においては上段側の半導体素子の第２の面に形成された、光硬化性を有する接着剤層と、下段側の前記半導体素子の第１の面に形成された、感光性を有し、電気的接続部に開口を有する感光性の接着剤層との２層構造の接着剤層を有することを特徴とする半導体装置。 A semiconductor device having a stacked folded portion in which three or more semiconductor elements are stacked in a staircase pattern so as to leave a wire bonding region, and the semiconductor elements are stacked in a reverse direction,
The laminated folded portion has a photo-curing adhesive layer formed on the second surface of the upper semiconductor element, and a photosensitive property formed on the first surface of the lower semiconductor element. A semiconductor device comprising an adhesive layer having a two-layer structure including a photosensitive adhesive layer having an opening in an electrical connection portion.
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