KR20180035671A - 디바이스 웨이퍼의 가공 방법 - Google Patents

디바이스 웨이퍼의 가공 방법 Download PDF

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KR20180035671A
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노리히사 아리후쿠
도모히로 가네코
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가부시기가이샤 디스코
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Abstract

(과제) 분할된 후의 디바이스 칩의 게터링성 및 항절 강도를 담보할 수 있는 디바이스 웨이퍼의 가공 방법을 제공하는 것.
(해결 수단) 디바이스 웨이퍼의 가공 방법은, 표면에 복수의 디바이스가 형성된 디바이스 웨이퍼를 가공한다. 디바이스 웨이퍼의 가공 방법은, 디바이스 웨이퍼의 표면측을 척 테이블에서 유지하고 이면을 노출시키는 유지 스텝과, 척 테이블과 입경 0.35 ∼ 1.7 (㎛)[중앙값]의 지립을 20 ∼ 50 중량% 함유하는 연마 패드를 회전시킴과 함께 그 디바이스 웨이퍼에 지립을 함유하지 않은 액을 공급하면서, 연마 패드를 디바이스 웨이퍼의 이면에 맞닿게 하여 게터링층을 생성하는 게터링층 생성 스텝을 포함하고, 게터링층 생성 스텝을 실시한 후의 디바이스 웨이퍼 이면의 조도 (Ra) 가 0.8 ∼ 4.5 ㎚ 이다.

Description

디바이스 웨이퍼의 가공 방법{METHOD OF MACHINING DEVICE WAFER}
본 발명은 디바이스 웨이퍼의 가공 방법에 관한 것이다.
최근에는, 디바이스의 소형화 등을 위해, 디바이스 형성 후의 웨이퍼 (이하,「디바이스 웨이퍼」라고 한다) 를 얇게 가공하고 있다. 그러나, 예를 들어, 디바이스 웨이퍼를 연마하여 그 두께를 100 ㎛ 이하로 얇게 하면, 디바이스에 있어 유해한 Cu 등의 금속 원소를 포착하는 게터링 효과가 저하되어 (게터링층이 제거 됨으로써), 디바이스의 동작 불량이 발생할 우려가 있다.
이 문제를 해결하기 위해, 디바이스 제조의 후공정에 있어서, Cu 등의 금속 원소를 포착하는 게터링층을 디바이스가 형성된 웨이퍼의 이면에 형성하고 있다. 특허문헌 1 에는, 연삭된 웨이퍼에 연마액을 사용하고 연마 패드를 사용하여 화학 기계 연마 (CMP) 를 실시하고, 그 후 연마액 대신에 린스액을 공급하고, 동연마 패드로 게터링층을 형성하는 것이 기재되어 있다.
또, 게터링성의 평가 방법으로는, 디바이스 웨이퍼의 이면측을 강제적으로 금속 원소로 오염시킨 후, 표면측에 있어서 금속 원소의 원자량을 측정하고, 측정된 금속 원자의 원자수가 소정의 검출수에 미치지 않는 경우에는 게터링성이 충분한 것으로 판단하는 방법이 있다 (예를 들어, 특허문헌 2 참조).
일본 공개특허공보 2009-94326호 일본 공개특허공보 2012-238732호
그러나, 디바이스 웨이퍼는, 보다 박형화되면, 게터링성을 담보하면 디바이스 칩의 항절 강도가 저하되는 경향이 된다. 이 때문에, 디바이스 웨이퍼를 얇게 형성하면, 게터링성의 담보와 항절 강도의 담보의 양립을 도모하는 것이 곤란하였다.
따라서, 본 발명은 분할된 후의 디바이스 칩의 게터링성 및 항절 강도를 담보할 수 있는 디바이스 웨이퍼의 가공 방법을 제공하는 것을 목적으로 한다.
상기 서술한 과제를 해결하고, 목적을 달성하기 위해, 본 발명의 디바이스 웨이퍼의 가공 방법은, 표면에 복수의 디바이스가 형성된 디바이스 웨이퍼의 가공 방법으로서, 그 디바이스 웨이퍼의 그 표면측을 척 테이블에서 유지하고 이면을 노출시키는 유지 스텝과, 그 척 테이블과 입경 0.35 ∼ 1.7 (㎛)[중앙값]의 지립을 20 ∼ 50 중량% 함유하는 연마 패드를 회전시킴과 함께 그 디바이스 웨이퍼에 지립을 함유하지 않는 액을 공급하면서, 그 연마 패드를 그 디바이스 웨이퍼의 이면에 맞닿게 하여 게터링층을 생성하는 게터링층 생성 스텝을 포함하고, 그 게터링층 생성 스텝을 실시한 후의 그 디바이스 웨이퍼 이면의 조도 (Ra) 가 0.8 ∼ 4.5 ㎚ 인 것을 특징으로 한다.
본 발명에 의하면, 분할된 후의 디바이스 칩의 게터링성 및 항절 강도를 담보할 수 있다.
도 1 은, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 가공 대상의 디바이스 웨이퍼를 나타내는 사시도이다.
도 2 는, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법에 사용되는 연삭 연마 장치의 구성예의 사시도이다.
도 3 은, 도 2 에 나타낸 연삭 연마 장치의 연마 수단의 구성예를 나타내는 사시도이다.
도 4 는, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 흐름을 나타내는 플로 차트이다.
도 5 는, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 연마 스텝을 나타내는 도면이다.
도 6 은, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 게터링층 생성 스텝을 나타내는 도면이다.
도 7 은, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 개편화 (個片化) 스텝을 나타내는 도면이다.
도 8 은, 실시형태 2 에 관련된 디바이스 웨이퍼의 가공 방법의 연마 스텝을 나타내는 도면이다.
도 9 는, 실시형태 2 에 관련된 디바이스 웨이퍼의 가공 방법의 게터링층 생성 스텝을 나타내는 도면이다.
도 10 은, 각 실시형태에 관련된 디바이스 웨이퍼의 가공 방법의 연마 패드에 함유되는 지립의 평균 입경과, 디바이스 칩의 항절 강도 및 이면의 산술 평균 조도의 관계를 나타내는 도면이다.
본 발명을 실시하기 위한 형태 (실시형태) 에 대하여, 도면을 참조하면서 상세하게 설명한다. 이하의 실시형태에 기재한 내용에 의해 본 발명이 한정되는 것은 아니다. 또, 이하에 기재한 구성 요소에는, 당업자가 용이하게 상정할 수 있는 것, 실질적으로 동일한 것이 포함된다. 또한, 이하에 기재한 구성은 적절히 조합할 수 있다. 또, 본 발명의 요지를 일탈하지 않는 범위에서 구성의 여러 가지의 생략, 치환 또는 변경을 실시할 수 있다.
〔실시형태 1〕
본 발명의 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법을 도면에 기초하여 설명한다. 도 1 은, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 가공 대상의 디바이스 웨이퍼를 나타내는 사시도이다. 도 2 는, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법에 사용되는 연삭 연마 장치의 구성예의 사시도이다. 도 3 은, 도 2 에 나타낸 연삭 연마 장치의 연마 수단의 구성예를 나타내는 사시도이다.
실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법은, 도 1 에 나타내는 디바이스 웨이퍼 (W) 의 이면 (WR) 에 게터링층 (G) 을 형성함과 함께, 디바이스 웨이퍼 (W) 를 디바이스 칩 (DT) (도 1 중에 점선으로 나타낸다) 으로 분할하는 방법이다. 디바이스 웨이퍼 (W) 는, 도 1 에 나타내는 바와 같이, 실리콘을 모재로 하는 원판상의 반도체 웨이퍼나 광 디바이스 웨이퍼이다. 디바이스 웨이퍼 (W) 는, 표면 (WS) 에 격자상으로 형성되는 복수의 분할 예정 라인 (S) 에 의해 구획된 영역에 디바이스 (DV) 가 형성되어 있다. 즉, 디바이스 웨이퍼 (W) 는, 표면 (WS) 에 복수의 디바이스 (DV) 가 형성되어 있다. 디바이스 웨이퍼 (W) 는, 표면 (WS) 의 뒤쪽의 이면 (WR) 에 연삭 가공 등이 실시되어, 소정의 두께까지 박화된 후에, 이면 (WR) 측에 게터링층 (G) 이 형성된다. 게터링층 (G) 은, 디바이스 웨이퍼 (W) 의 이면 (WR) 즉 각 디바이스 (DV) 의 이면 (WR) 에 결정 결함, 변형 등 (게터링 사이트라고 한다) 이 형성된 층으로, 이 게터링 사이트에 금속 오염을 일으키는 불순물을 포획, 고착하는 층이다. 실시형태 1 에 있어서, 디바이스 웨이퍼 (W) 는, 이면 (WR) 측에 게터링층 (G) 이 형성된 후, 디바이스 (DV) 를 포함하는 디바이스 칩 (DT) 으로 분할된다. 실시형태 1 에 있어서, 디바이스 웨이퍼 (W) 의 표면 (WS) 에 형성되는 디바이스 (DV) 는, 로직계의 디바이스이다.
실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법은, 적어도 도 2 에 나타내는 가공 장치로서의 연삭 연마 장치 (1) 를 사용한다. 연삭 연마 장치 (1) 는, 디바이스 웨이퍼 (W) 의 이면 (WR) 을 박형화를 위해 연삭 가공함과 함께, 연삭 가공된 디바이스 웨이퍼 (W) 의 이면 (WR) 을 고정밀도로 평탄화하고 또한 디바이스 웨이퍼 (W) 의 이면 (WR) 측에 게터링층 (G) 을 형성하기 위해 연마 가공하는 것이다. 연삭 연마 장치 (1) 는, 도 2 에 나타내는 바와 같이, 장치 본체 (2) 와, 제 1 연삭 수단 (3) 과, 제 2 연삭 수단 (4) 과, 연마 수단 (5) 과, 턴테이블 (6) 상에 설치된 예를 들어 4 개의 척 테이블 (7) 과, 카세트 (8, 9) 와, 위치 맞춤 수단 (10) 과, 반입 수단 (11) 과, 세정 수단 (13) 과, 반출입 수단 (14) 과, 도시되지 않은 제어 수단을 주로 구비하고 있다.
제 1 연삭 수단 (3) 은, 스핀들의 하단에 장착된 연삭 지석을 갖는 연삭 휠 (31) 이 회전되면서 조 (粗) 연삭 위치 B 의 척 테이블 (7) 에 유지된 디바이스 웨이퍼 (W) 의 이면 (WR) 에 연직 방향과 평행한 Z 축 방향을 따라 가압됨으로써, 디바이스 웨이퍼 (W) 의 이면 (WR) 을 조연삭 가공하기 위한 것이다. 마찬가지로, 제 2 연삭 수단 (4) 은, 스핀들의 하단에 장착된 연삭 지석을 갖는 연삭 휠 (41) 이 회전되면서 마무리 연삭 위치 C 에 위치하는 척 테이블 (7) 에 유지된 조연삭이 끝난 디바이스 웨이퍼 (W) 의 이면 (WR) 에 Z 축 방향을 따라 가압됨으로써, 디바이스 웨이퍼 (W) 의 이면 (WR) 을 마무리 연삭 가공하기 위한 것이다.
실시형태 1 에 있어서, 연마 수단 (5) 은, 도 3 에 나타내는 바와 같이, 스핀들의 하단에 장착된 연마 패드 (51) 를 척 테이블 (7) 의 유지면에 대향하여 배치시킨다. 연마 수단 (5) 은, 연마 패드 (51) 가 회전되면서, 연마 위치 D 에 위치하는 척 테이블 (7) 의 유지면에 유지된 마무리 연삭이 끝난 디바이스 웨이퍼 (W) 의 이면 (WR) 에 Z 축 방향을 따라 가압된다. 연마 수단 (5) 은, 연마 패드 (51) 이 디바이스 웨이퍼 (W) 의 이면 (WR) 에 Z 축 방향을 따라 가압됨으로써, 디바이스 웨이퍼 (W) 의 이면 (WR) 을 연마 가공하기 위한 것이다.
연마 수단 (5) 의 연마 패드 (51) 는, 입경 0.35 ∼ 1.7 (㎛)[중앙값]의 지립을 20 ∼ 50 중량% 함유한다. 즉, 연마 패드 (51) 는, 평균 입경이 0.35 ㎛ 이상이고 또한 1.7 ㎛ 이하인 지립을 20 중량% 이상이고 또한 50 중량% 이하 함유하고 있다. 평균 입경은, 레이저 회절·산란법에 의해 구한 입도 분포에 있어서의 적산값 50 % 에서의 입경을 의미한다. 적산값 50 % 에서의 입경이란, 입자 사이즈가 작은 것부터 입자수를 카운트하여, 전체 입자수의 50 % 가 된 시점에서의 입경을 의미한다. 연마 패드 (51) 에 함유되는 지립은, 디바이스 웨이퍼 (W) 를 구성하는 실리콘보다 모스 경도가 높고, 게터링층 (G) 을 생성하는 데에 바람직한 것을 사용하는 것이 바람직하고, 예를 들어, GC (녹색 탄화규소), WA (화이트 알러덤), 다이아몬드를 사용할 수 있다.
연마 수단 (5) 은, 전환 밸브 (12) 를 통하여 연마액 공급원 (15) 으로부터 알칼리성을 갖는 연마액을 연마 패드 (51) 와는 별체의 노즐 (16) 로부터 디바이스 웨이퍼 (W) 의 이면 (WR) 에 공급하면서, 연마 패드 (51) 를 사용하여 소위 CMP (Chemical Mechanical Polishing) 가공을 디바이스 웨이퍼 (W) 의 이면 (WR) 에 실시한 후, 전환 밸브 (12) 를 통하여 액체 공급원 (17) 으로부터 지립을 함유하지 않는 액체 (실시형태 1 에 있어서는 순수) 를 노즐 (16) 로부터 디바이스 웨이퍼 (W) 의 이면 (WR) 에 공급하면서, 연마 패드 (51) 를 사용하여 디바이스 웨이퍼 (W) 의 이면 (WR) 측에 게터링층 (G) 을 형성한다. 그 때, 디바이스 웨이퍼 (W) 의 항절 강도가 유지된다. 실시형태 1 에 있어서, 디바이스 웨이퍼 (W) 의 항절 강도는, 1000 ㎫ 이상으로 유지되지만, 본 발명은 이것에 한정되지 않고, 원하는 디바이스 강도가 얻어지는 값을 설정하면 된다. 또, 연마 수단 (5) 은, 도 3 에 나타내는 바와 같이, 연마 패드 (51) 를 스핀들과 함께, Z 축 방향과 직교하고 또한 장치 본체 (2) 의 폭 방향과 평행한 X 축 방향으로 이동시키는 X 축 이동 수단 (52) 을 구비한다. 실시형태 1 에 있어서는, GC 등의 게터링층 (G) 을 생성하는 데에 바람직한 지립을 함유하는 연마 패드 (51) 를 사용하여, 연마액 공급원 (15) 으로부터 공급되는 미립자를 함유하지 않는 알칼리성의 연마액을 공급하면서 연마 스텝 ST4 를 실시하였다. 또한, 연마 스텝 ST4 에 있어서, GC 등의 게터링층 (G) 을 생성하는 데에 바람직한 지립을 함유하는 연마 패드 (51) 를 사용하고, 실리카 (SiO2) 등의 고층 반응 미립자를 함유하는 연마액을 사용하여, 연마 스텝 ST4 를 실시해도 된다.
턴테이블 (6) 은, 장치 본체 (2) 의 상면에 형성된 원반상의 테이블로, 수평면 내에서 회전 가능하게 형성되고, 소정의 타이밍으로 회전 구동된다. 이 턴테이블 (6) 상에는, 예를 들어 4 개의 척 테이블 (7) 이, 예를 들어 90 도의 위상각으로 등간격으로 배치 형성되어 있다. 이들 4 개의 척 테이블 (7) 은, 상면에 진공 척을 구비한 척 테이블 구조의 것으로, 재치 (載置) 된 디바이스 웨이퍼 (W) 를 진공 흡착하여 유지한다. 이들 척 테이블 (7) 은, 연삭 가공시 및 연마 가공시에는, 연직 방향과 평행한 축을 회전축으로 하여, 회전 구동 기구에 의해 수평면 내에서 회전 구동된다. 이와 같이, 척 테이블 (7) 은, 피가공물로서의 디바이스 웨이퍼 (W) 를 회전 가능하게 유지하는 유지면을 갖고 있다. 이와 같은 척 테이블 (7) 은, 턴테이블 (6) 의 회전에 의해, 반입 반출 위치 A, 조연삭 위치 B, 마무리 연삭 위치 C , 연마 위치 D, 반입 반출 위치 A 로 순차 이동된다.
카세트 (8, 9) 는, 복수의 슬롯을 갖는 디바이스 웨이퍼 (W) 를 수용하기 위한 수용기이다. 일방의 카세트 (8) 는, 연삭 연마 가공 전의 표면 (WS) 에 보호 부재 (P) (도 5 에 나타낸다) 가 첩착된 디바이스 웨이퍼 (W) 를 수용하고, 타방의 카세트 (9) 는, 연삭 연마 가공 후의 디바이스 웨이퍼 (W) 를 수용한다. 또, 위치 맞춤 수단 (10) 은, 카세트 (8) 로부터 꺼내어진 디바이스 웨이퍼 (W) 가 임시로 놓여져, 그 중심 위치 맞춤을 실시하기 위한 테이블이다.
반입 수단 (11) 은, 흡착 패드를 갖고, 위치 맞춤 수단 (10) 에 의해 위치 맞춤된 연삭 연마 가공 전의 디바이스 웨이퍼 (W) 를 흡착 유지하여 반입 반출 위치 A 에 위치하는 척 테이블 (7) 상으로 반입된다. 반입 수단 (11) 은, 반입 반출 위치 A 에 위치하는 척 테이블 (7) 상에 유지된 연삭 연마 가공 후의 디바이스 웨이퍼 (W) 를 흡착 유지하여 세정 수단 (13) 으로 반출한다.
반출입 수단 (14) 은, 예를 들어 U 자형 핸드 (14a) 를 구비하는 로봇 픽으로, U 자형 핸드 (14a) 에 의해 디바이스 웨이퍼 (W) 를 흡착 유지하여 반송한다. 구체적으로는, 반출입 수단 (14) 은, 연삭 연마 가공 전의 디바이스 웨이퍼 (W) 를 카세트 (8) 로부터 위치 맞춤 수단 (10) 으로 반출함과 함께, 연삭 연마 가공 후의 디바이스 웨이퍼 (W) 를 세정 수단 (13) 으로부터 카세트 (9) 로 반입한다. 세정 수단 (13) 은, 연삭 연마 가공 후의 디바이스 웨이퍼 (W) 를 세정하여, 연삭 및 연마된 가공면에 부착되어 있는 연삭 부스러기 및 연마 부스러기 등의 컨테미네이션을 제거한다.
제어 수단은, 연삭 연마 장치 (1) 를 구성하는 상기 서술한 구성 요소를 각각 제어하는 것이다. 즉, 제어 수단은, 디바이스 웨이퍼 (W) 에 대한 가공 동작을 연삭 연마 장치 (1) 에 실행시키는 것이다. 제어 수단은, 컴퓨터 프로그램을 실행 가능한 컴퓨터이다. 제어 수단은, CPU (central processing unit) 와 같은 마이크로 프로세서를 갖는 연산 처리 장치와, ROM (read only memory) 또는 RAM (random access memory) 과 같은 메모리를 갖는 기억 장치와, 입출력 인터페이스 장치를 갖는다. 제어 수단의 CPU 는, ROM 에 기억되어 있는 컴퓨터 프로그램을 RAM 상에서 실행하여, 연삭 연마 장치 (1) 를 제어하기 위한 제어 신호를 생성한다. 제어 수단의 CPU 는, 생성된 제어 신호를 입출력 인터페이스 장치를 통하여 연삭 연마 장치 (1) 의 각 구성 요소로 출력한다. 또, 제어 수단은, 가공 동작의 상태나 화상 등을 표시하는 액정 표시 장치 등에 의해 구성되는 도시되지 않은 표시 수단이나, 오퍼레이터가 가공 내용 정보 등을 등록할 때에 사용하는 입력 수단과 접속되어 있다. 입력 수단은, 표시 수단에 형성된 터치 패널과, 키보드 등 중 적어도 하나에 의해 구성된다.
다음으로, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법에 대하여 설명한다. 도 4 는, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 흐름을 나타내는 플로 차트이다. 도 5 는, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 연마 스텝을 나타내는 도면이다. 도 6 은, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 게터링층 생성 스텝을 나타내는 도면이다. 도 7 은, 실시형태 1 에 관련된 디바이스 웨이퍼의 가공 방법의 개편화 스텝을 나타내는 도면이다.
디바이스 웨이퍼의 가공 방법 (이하, 간단히 가공 방법이라고 기재한다) 은, 도 4 에 나타내는 바와 같이, 유지 스텝 ST1 과, 조연삭 스텝 ST2 와, 마무리 연삭 스텝 ST3 과, 연마 스텝 ST4 와, 게터링층 생성 스텝 ST5 와, 개편화 스텝 ST6 을 포함한다. 유지 스텝 ST1 에서는, 먼저, 오퍼레이터는, 연삭 연마 가공 전의 디바이스 웨이퍼 (W) 를 수용한 카세트 (8) 와, 디바이스 웨이퍼 (W) 를 수용하고 있지 않은 카세트 (9) 를 장치 본체 (2) 에 장착하고, 가공 정보를 제어 수단에 등록한다. 오퍼레이터는, 연삭 연마 장치 (1) 에 가공 동작의 개시 지시를 입력하고, 연삭 연마 장치 (1) 의 가공 동작을 개시한다.
유지 스텝 ST1 에서는, 연삭 연마 장치 (1) 는, 반출입 수단 (14) 이 카세트 (8) 로부터 디바이스 웨이퍼 (W) 를 꺼내, 위치 맞춤 수단 (10) 으로 반출하고, 위치 맞춤 수단 (10) 이, 디바이스 웨이퍼 (W) 의 중심 위치 맞춤을 실시하여, 반입 수단 (11) 이 위치 맞춤된 디바이스 웨이퍼 (W) 의 표면 (WS) 측을 반입 반출 위치 A 에 위치하는 척 테이블 (7) 상으로 반입한다. 유지 스텝 ST1 에서는, 연삭 연마 장치 (1) 는, 디바이스 웨이퍼 (W) 의 표면 (WS) 측을 보호 부재 (P) 를 통하여 척 테이블 (7) 에서 유지하고, 이면 (WR) 을 노출시켜, 턴테이블 (6) 에 의해 디바이스 웨이퍼 (W) 를 조연삭 위치 B, 마무리 연삭 위치 C, 연마 위치 D 및 반입 반출 위치 A 에 차례로 반송한다. 또한, 연삭 연마 장치 (1) 는, 턴테이블 (6) 이 90 도 회전할 때마다, 연삭 연마 가공 전의 디바이스 웨이퍼 (W) 가 반입 반출 위치 A 의 척 테이블 (7) 로 반입된다.
조연삭 스텝 ST2 에서는, 연삭 연마 장치 (1) 는, 조연삭 위치 B 에서 디바이스 웨이퍼 (W) 의 이면 (WR) 에 제 1 연삭 수단 (3) 을 사용하여 조연삭 가공하고, 마무리 연삭 스텝 ST3 에서는, 마무리 연삭 위치 C 에서 디바이스 웨이퍼 (W) 의 이면 (WR) 에 제 2 연삭 수단 (4) 을 사용하여 마무리 연삭 가공한다.
연마 스텝 ST4 에서는, 연삭 연마 장치 (1) 는, 연마 위치 D 에서 척 테이블 (7) 과 연마 패드 (51) 를 회전시킴과 함께, 도 5 에 나타내는 바와 같이, 디바이스 웨이퍼 (W) 의 이면 (WR) 에 전환 밸브 (12) 를 통하여 연마액 공급원 (15) 으로부터 연마액을 공급하면서 연마 패드 (51) 를 디바이스 웨이퍼 (W) 의 이면 (WR) 에 맞닿게 하여, 디바이스 웨이퍼 (W) 의 이면 (WR) 을 CMP 연마 가공한다. 여기서 말하는 연마액으로는, 연마를 위한 입자를 함유하지 않은 액이어도 되고, 디바이스 웨이퍼 (W) 를 구성하는 실리콘에 대한 연마성을 향상시키는 실리카 등의 고상 반응 미립자를 함유하는 연마액이어도 된다. 또, 연마 패드 (51) 는, 전술한 GC 등의 게터링층 (G) 을 생성하는 데에 바람직한 지립을 함유하는 것에 더하여, 실리카 등의 고상 반응 미립자를 함유시켜 고정시킨 연마 패드 (51) 여도 된다. 이 경우에는, 연마액에는 실리카 등의 미립자를 함유하지 않아도 된다.
게터링층 생성 스텝 ST5 에서는, 연삭 연마 장치 (1) 는, 연마 위치 D 에서 척 테이블 (7) 과 연마 패드 (51) 를 회전시킴과 함께, 도 6 에 나타내는 바와 같이, 디바이스 웨이퍼 (W) 의 이면 (WR) 에 전환 밸브 (12) 를 통하여 액체 공급원 (17) 으로부터 지립을 함유하지 않은 액체를 공급하면서, 연마 패드 (51) 를 디바이스 웨이퍼 (W) 의 이면 (WR) 에 맞닿게 하여, 디바이스 웨이퍼 (W) 의 이면 (WR) 측에 게터링층 (G) 을 생성한다. 게터링층 생성 스텝 ST5 를 실시한 후의 디바이스 웨이퍼 (W) 의 이면 (WR) 의 조도 (Ra) 는 0.8 ∼ 4.5 ㎚ 이다. 즉, 게터링층 생성 스텝 ST5 를 실시한 후의 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 는, 0.8 ㎚ 이상이고 또한 4.5 ㎚ 이다.
이와 같이, 실시형태 1 에 있어서, 가공 방법은, 연마 스텝 ST4 와 게터링층 생성 스텝 ST5 에 있어서, 연마 패드 (51) 및 척 테이블 (7) 을 공용한다. 실시형태 1 에 있어서, 연마 스텝 ST4 및 게터링층 생성 스텝 ST5 에서는, 연마 패드 (51) 의 외주가 디바이스 웨이퍼 (W) 의 중심을 덮고, 또한 디바이스 웨이퍼 (W) 의 바깥쪽 가장자리로부터 비어져 나오도록 연마 패드 (51) 를 위치시킨다.
연삭 연마 장치 (1) 는, 게터링층 생성 스텝 ST5 후에, 게터링층 생성 스텝 ST5 가 실시된 디바이스 웨이퍼 (W) 를 반입 반출 위치 A 에 위치시키고, 반입 수단 (11) 에 의해 세정 수단 (13) 으로 반입하고, 세정 수단 (13) 에 의해 세정하고, 세정 후의 디바이스 웨이퍼 (W) 를 반출입 수단 (14) 에 의해 카세트 (9) 로 반입한다.
개편화 스텝 ST6 에서는, 카세트 (9) 내로부터 디바이스 웨이퍼 (W) 를 꺼내, 표면 (WS) 으로부터 보호 부재 (P) 를 떼어낸 후, 디바이스 웨이퍼 (W) 의 표면 (WS) 에 폴리비닐알코올 (polyvinyl alcohol : PVA) 또는 폴리비닐피롤리돈 (polyvinyl pyrrolidone:PVP) 등을 함유하는 수용성 수지에 의해 구성되는 도시되지 않은 보호막을 형성하고, 디바이스 웨이퍼 (W) 의 이면 (WR) 측을 도 7 에 나타내는 레이저 가공기 (20) 의 척 테이블 (21) 에 흡인 유지한다. 개편화 스텝 ST6 은, 도 7 에 나타내는 바와 같이, 레이저 가공기 (20) 의 레이저광 조사 유닛 (22) 을 분할 예정 라인 (S) 을 따라 상대적으로 이동시키면서 레이저광 조사 유닛 (22) 으로부터 레이저광 (LR) 을 분할 예정 라인 (S) 에 조사하여, 분할 예정 라인 (S) 에 어블레이션 가공을 실시하여 하프 컷한 후, 외력을 가하여, 디바이스 웨이퍼 (W) 를 분할 예정 라인 (S) 을 따라 개개의 디바이스 칩 (DT) 으로 개편화한다. 레이저광 (LR) 을 조사하여 풀 컷하는 경우에는, 개편화 스텝 ST6 에 있어서, 디바이스 웨이퍼 (W) 를 개개의 디바이스 칩 (DT) 으로 개편화한 후, 도시되지 않은 보호막을 제거하고, 디바이스 웨이퍼 (W) 의 표면 (WS) 을 세정하고, 보호막을 세정하여 데브리와 함께 제거한다.
실시형태 1 에 있어서, 개편화 스텝 ST6 은, 레이저광 (LR) 을 사용한 어블레이션 가공에 의해 디바이스 웨이퍼 (W) 를 개개의 디바이스 칩 (DT) 으로 개편화하였지만, 본 발명에서는, 개편화 스텝 ST6 은, 레이저광을 조사하여 디바이스 웨이퍼 (W) 의 내부에 개질층을 형성하여 디바이스 웨이퍼 (W) 를 개개의 디바이스 칩 (DT) 으로 개편화해도 되고, 절삭 블레이드를 사용한 절삭 가공에 의해 디바이스 웨이퍼 (W) 를 개개의 디바이스 칩 (DT) 으로 개편화해도 된다.
이상과 같이, 실시형태 1 에 관련된 가공 방법은, 게터링층 생성 스텝 ST5 에 있어서, 평균 입경이 0.35 ㎛ 이상이고 또한 1.7 ㎛ 이하인 지립을 20 중량% 이상이고 또한 50 중량% 이하 함유한 연마 패드 (51) 를 사용하여, 지립을 함유 하지 않은 액체를 공급하면서 연마 가공을 실시하여 게터링층 (G) 을 생성한다. 그리고, 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 는, 0.8 ㎚ 이상이고 또한 4.5 ㎚ 가 된다. 그 결과, 실시형태 1 에 관련된 가공 방법은, 분할된 후의 디바이스 칩 (DT) 의 게터링성 및 항절 강도를 담보할 수 있다.
또, 실시형태 1 에 관련된 가공 방법은, 게터링층 생성 스텝 ST5 에 있어서, 평균 입경이 0.35 ㎛ 이상이고 또한 1.7 ㎛ 이하인 지립을 20 중량% 이상이고 또한 50 중량% 이하 함유한 연마 패드 (51) 를 사용하여, 지립을 함유하지 않은 액체를 공급하면서 연마 가공을 실시하기 때문에, 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 를 0.8 ㎚ 이상이고 또한 4.5 ㎚ 로 할 수 있다. 이 때문에, 실시형태 1 에 관련된 가공 방법은, 연마 패드 (51) 가 함유하는 지립의 입경을 미리 파악함으로써, 게터링층 생성 스텝 ST5 후의 게터링성과 상관 관계가 높은 이면 (WR) 의 산술 평균 조도 (Ra) 를 파악할 수 있다. 그 결과, 실시형태 1 에 관련된 가공 방법은, 게터링층 생성 스텝 ST5 후의 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 를 평가함으로써, 간이한 방법으로 디바이스 칩 (DT) 의 게터링성의 양부를 판정할 수 있다.
〔실시형태 2〕
본 발명의 실시형태 2 에 관련된 디바이스 웨이퍼의 가공 방법을 도면에 기초하여 설명한다. 도 8 은, 실시형태 2 에 관련된 디바이스 웨이퍼의 가공 방법의 연마 스텝을 나타내는 도면이다. 도 9 는, 실시형태 2 에 관련된 디바이스 웨이퍼의 가공 방법의 게터링층 생성 스텝을 나타내는 도면이다. 또한, 도 8 및 도 9 는, 실시형태 1 과 동일 부분에 동일 부호를 부여하고 설명을 생략한다.
실시형태 2 에 관련된 디바이스 웨이퍼의 가공 방법 (이하, 간단히 가공 방법이라고 기재한다) 은, 연마 스텝 ST4 및 게터링층 생성 스텝 ST5 를 실시하는 연마 수단 (5) 의 구성이 실시형태 1 과 상이한 것 이외에는 실시형태 1 과 동일하다.
실시형태 2 에 관련된 가공 방법 (이하, 간단히 가공 방법이라고 기재한다) 은, 연마 스텝 ST4 및 게터링층 생성 스텝 ST5 를 실시하는 연마 수단 (5) 은, 도 8 및 도 9 에 나타내는 바와 같이, 연마액 공급원 (15) 으로부터의 연마액 또는 액체 공급원 (17) 으로부터의 액체를 연마 패드 (51) 의 디바이스 웨이퍼 (W) 의 이면 (WR) 에 맞닿는 연마면의 중앙에 공급하는 공급 통로 (18) 를 중심으로 형성되어 있다. 또, 실시형태 2 에 관련된 가공 방법의 연마 스텝 ST4 및 게터링층 생성 스텝 ST5 에서는, 연마 패드 (51) 전체에서 디바이스 웨이퍼 (W) 의 이면 (WR) 전체를 덮도록 연마 패드 (51) 를 위치시킨다.
실시형태 2 에 관련된 가공 방법은, 실시형태 1 과 마찬가지로, 게터링층 생성 스텝 ST5 에 있어서, 평균 입경이 0.35 ㎛ 이상이고 또한 1.7 ㎛ 이하인 지립을 20 중량% 이상이고 또한 50 중량% 이하 함유한 연마 패드 (51) 를 사용하여 ,지립을 함유하지 않은 액체를 공급하면서 연마 가공을 실시하여, 게터링층 (G) 을 생성한다. 그리고, 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 는, 0.8 ㎚ 이상이고 또한 4.5 ㎚ 가 된다. 그 결과, 실시형태 2 에 관련된 가공 방법은, 분할된 후의 디바이스 칩 (DT) 의 게터링성 및 항절 강도를 담보할 수 있다.
다음으로, 본 발명의 발명자들은, 실시형태 1 및 실시형태 2 에 관련된 가공 방법의 효과를 확인하였다. 먼저, 본 발명의 발명자들은, 지립의 평균 입경이 상이한 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시한 후의 디바이스 웨이퍼 (W) 의 이면 (WR) 의 게터링성을 확인하였다. 게터링성의 확인 결과를 표 1 에 나타낸다.
표면측으로의 구리 원자의 이동
본 발명품 1 없음
본 발명품 2 없음
본 발명품 3 없음
본 발명품 4 없음
비교예 있음
발명품 1 은, 평균 입경이 1.7 ㎛ 인 지립을 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시하고, 이면 (WR) 의 산술 평균 조도 (Ra) 가 4.2 ㎚ 인 디바이스 웨이퍼 (W) 를 사용하였다. 본 발명품 2 는, 평균 입경이 0.6 ㎛ 인 지립을 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시하고, 이면 (WR) 의 산술 평균 조도 (Ra) 가 2.2 ㎚ 인 디바이스 웨이퍼 (W) 를 사용하였다. 본 발명품 3 은, 평균 입경이 0.4 ㎛ 인 지립을 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시하고, 이면 (WR) 의 산술 평균 조도 (Ra) 가 1.4 ㎚ 인 디바이스 웨이퍼 (W) 를 사용하였다. 본 발명품 4 는, 평균 입경이 0.36 ㎛ 인 지립을 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시하고, 이면 (WR) 의 산술 평균 조도 (Ra) 가 0.8 ㎚ 인 디바이스 웨이퍼 (W) 를 사용하였다. 비교예는 평균 입경이 0.25 ㎛ 인 지립을 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시하고, 이면 (WR) 의 산술 평균 조도 (Ra) 가 0.7 ㎚ 인 디바이스 웨이퍼 (W) 를 사용하였다.
표 1 에 있어서, 본 발명품 1 ∼ 4 및 디바이스 웨이퍼 (W) 의 이면 (WR) 에 면적당 1.0 × 1013[atoms/㎠]의 Cu 표준액 (황산구리) 을 도포하고, Cu 표준액을 건조시킨 후, 디바이스 웨이퍼 (W) 를 350 ℃ 의 온도에서 3 시간 가열하여 구리 원자를 확산시키기 쉬운 상태로 하였다. 디바이스 웨이퍼 (W) 를 냉각시켜, Cu 표준액을 도포한 이면 (WR) 의 뒤쪽의 표면 (WS) 의 구리 원자량을, TXRF (전반사 형광 X 선 분석 장치 : Tecnos 주식회사 제조) 를 사용하여 측정하였다. 상세하게는, 디바이스 웨이퍼 (W) 의 표면 (WS) 을 15 ㎜ × 15 ㎜ 로 구획되는 영역으로 분할하고, 각각의 영역에 대해 1 군데씩 구리 원자량을 측정하여, 구리 원자량이 소정량 초과된 것을 구리 원자의 이동 있음으로 하고, 소정량 이하인 것을 구리 원자의 이동 없음으로 하였다. 표 1 의 결과에 의하면, 비교예에서는 표면 (WS) 으로의 구리 원자의 이동이 있는 데에 반해, 본 발명품 1 내지 본 발명품 4 에서는 표면 (WS) 으로의 구리 원자의 이동이 없는 것이 분명해졌다. 따라서, 표 1 에 의하면, 평균 입경이 0.35 ㎛ 이상이고 또한 1.7 ㎛ 이하인 지립을 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시함으로써, 게터링성을 담보할 수 있는 것이 분명해졌다.
또, 본 발명의 발명자들은, 지립의 평균 입경이 상이한 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시한 후의 디바이스 칩 (DT) 의 항절 강도 및 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 를 측정하였다. 결과를 도 10 에 나타낸다.
도 10 은, 각 실시형태에 관련된 디바이스 웨이퍼의 가공 방법의 연마 패드에 함유되는 지립의 평균 입경과, 디바이스 칩의 항절 강도 및 이면의 산술 평균 조도의 관계를 나타내는 도면이다. 도 10 에 있어서, 가로축은 연마 패드 (51) 에 함유되는 지립의 평균 입경을 나타내고, 세로축은 디바이스 칩 (DT) 의 항절 강도를 나타낸다. 또, 도 10 의 마름모꼴로 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 를 나타내고 있다.
도 10 에 의하면, 연마 패드 (51) 의 지립의 평균 입경을 2.2 ㎛ 로부터 서서히 작게 하면, 항절 강도가 서서히 높아지는 것이 분명해졌다. 또, 연마 패드 (51) 의 지립의 평균 입경을 2.2 ㎛ 로부터 서서히 작게 하면, 디바이스 웨이퍼 (W) 의 이면 (WR) 의 산술 평균 조도 (Ra) 가 서서히 작아지고, 표 1 의 결과로부터 게터링성이 서서히 저하되는 것이 분명해졌다.
여기서, 평균 입경이 2.2 ㎛ 인 지립을 함유한 연마 패드 (51) (Poligrind 시리즈 (주식회사 디스코 제조)) 를 사용하여 게터링층 생성 스텝 ST5 를 실시하였을 때의 항절 강도가 900 ㎫ 였다. 평균 입경이 1.5 ㎛ 인 지립을 함유한 연마 패드 (51) 를 사용하여 게터링층 생성 스텝 ST5 를 실시하였을 때의 항절 강도가 1058 ㎫ 가 되어, Poligrind 시리즈를 사용하였을 때와 동등한 항절 강도가 되었다. 따라서, 도 10 의 평균 지립이 1.5 ㎛ 인 경우와 0.6 ㎛ 인 경우 등의 결과에 의하면, 평균 입경이 1.7 ㎛ 이하인 지립을 20 중량% ∼ 50 중량% 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시함으로써, 디바이스 웨이퍼 (W) 의 항절 강도를 담보할 수 있는 것이 분명해졌다.
따라서, 표 1 과 도 10 의 결과에 의하면, 평균 입경이 0.35 ㎛ 이상이고 또한 1.7 ㎛ 이하인 지립을 20 중량% 이상이고 또한 50 중량% 이하 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시함으로써, 게터링층 생성 스텝 ST5 를 실시한 후의 디바이스 웨이퍼 (W) 이면 (WR) 의 산술 평균 조도 (Ra) 가 0.8 ㎚ 이상이고 또한 4.5 ㎚ 이하가 되어, 분할된 후의 디바이스 칩 (DT) 의 게터링성 및 항절 강도를 담보할 수 있는 것이 분명해졌다. 또, 표 1 과 도 10 의 결과에 의하면, 평균 입경이 0.4 ㎛ 이상이고 또한 1.7 ㎛ 이하인 지립을 20 중량% 이상이고 또한 50 중량% 이하 함유하는 연마 패드 (51) 로 게터링층 생성 스텝 ST5 를 실시함으로써, 게터링층 생성 스텝 ST5 를 실시한 후의 디바이스 웨이퍼 (W) 이면 (WR) 의 산술 평균 조도 (Ra) 가 1.4 ㎚ 이상이고 또한 2.2 ㎚ 이하가 되어, 분할된 후의 디바이스 칩 (DT) 의 게터링성 및 항절 강도를 더욱 담보할 수 있는 것이 분명해졌다.
〔변형예 1〕
본 발명의 각 실시형태의 변형예 1 에 관련된 디바이스 웨이퍼의 가공 방법을 설명한다. 실시형태 1 및 실시형태 2 에 있어서, 디바이스 웨이퍼 (W) 의 디바이스 (DV) 는, 로직계의 디바이스였지만, 변형예 1 에서는, 메모리 (플래쉬 메모리나 DRAM (Dynamic Random Access Memory) 등의 메모리) 의 디바이스이다. 변형예 1 에 관련된 디바이스 웨이퍼의 가공 방법은, 연삭 연마 장치 (1) 에 의한 가공 전에, 표면 (WS) 으로부터 레이저광 (LR) 에 의한 어블레이션 가공 또는 절삭 블레이드에 의한 절삭 가공에 의해 분할 예정 라인 (S) 에 이면 (WR) 에 이르지 않는 홈을 형성하여, 이면 (WR) 에 대한 조연삭, 마무리 연삭에 의해 개개의 디바이스 칩 (DT) 으로 분할한 후에, 연마 스텝 ST4 와 게터링층 생성 스텝 ST5 순으로 실시하여 이면 (WR) 에 게터링층 (G) 을 형성한다. 변형예에서는, 조연삭 스텝 ST2 또는 마무리 연삭 스텝 ST3 이, 개편화 스텝 ST6 에 상당한다. 변형예 1 에 관련된 디바이스 웨이퍼의 가공 방법은, 각 실시형태와 마찬가지로, 분할된 후의 디바이스 칩 (DT) 의 게터링성 및 항절 강도를 담보할 수 있다. 이와 같이, 본 발명의 가공 방법의 디바이스 웨이퍼 (W) 는, 실시형태 1 및 실시형태 2 에 나타낸 개개의 디바이스 (DT) 로 개편화되기 전의 것과, 변형예 1 에 나타낸 개개의 디바이스 칩 (DT) 으로 개편화된 후의 것의 쌍방을 나타낸다.
〔변형예 2〕
본 발명의 각 실시형태의 변형예 2 에 관련된 디바이스 웨이퍼의 가공 방법을 설명한다. 실시형태 1 및 실시형태 2 에 있어서 사용되는 연삭 연마 장치 (1) 는, 조연삭 스텝 ST2 를 실시하는 제 1 연삭 수단 (3) 과, 마무리 연삭 스텝 ST3 을 실시하는 제 2 연삭 수단 (4) 과, 연마 스텝 ST4 및 게터링층 생성 스텝 ST5 를 실시하는 연마 수단 (5) 을 구비하지만, 변형예 2 에서 사용되는 연삭 연마 장치 (1) 는, 조연삭 스텝 ST2 를 실시하는 제 1 연삭 수단 (3) 과, 마무리 연삭 스텝 ST3 을 실시하는 제 2 연삭 수단 (4) 과, 연마액을 공급하지 않고 건식 연마 패드를 사용하여 연마 스텝 ST4 를 실시하는 연마 수단과, 게터링층 생성 스텝 ST5 를 실시하는 각 실시형태의 연마 수단 (5) 와 동등한 게터링층 생성 수단을 구비한다. 변형예 2 에 관련된 디바이스 웨이퍼의 가공 방법은, 각 실시형태와 마찬가지로, 분할된 후의 디바이스 칩 (DT) 의 게터링성 및 항절 강도를 담보할 수 있다.
각 실시형태 및 각 변형예에 의하면, 이하의 디바이스 칩의 제조 방법을 얻을 수 있다.
(부기 1)
회전하는 디바이스 웨이퍼의 이면에 지립을 함유하지 않는 액을 공급하면서 입경 0.35 ∼ 1.7 (㎛)[중앙값]의 지립을 20 ∼ 50 중량% 함유하고 또한 회전하는 연마 패드를 맞닿게 하여 게터링층을 생성하는 게터링층 생성 스텝과,
디바이스 웨이퍼를 분할 예정 라인을 따라 개개의 디바이스 칩으로 개편화하는 개편화 스텝을 포함하는,
디바이스 칩의 제조 방법.
또한, 본 발명은 상기 실시형태, 변형예에 한정되는 것은 아니다. 즉, 본 발명의 골자를 일탈하지 않는 범위에서 여러 가지 변형하여 실시할 수 있다. 본 발명에서는, 게터링층 생성 스텝 ST5 에 있어서, 일본 공개특허공보 2015-46550 에 나타나 있는 바와 같이, 실리콘과 고상 반응을 유발하는 고상 반응 미립자와, 실리콘보다 모스 경도가 높아 연마를 유발하는 연마 미립자를 액상 결합제에 혼입하여, 액상 결합제를 부직포에 함침시키고 건조시켜 구성되며, 입경 0.35 ㎛ 이상이고 또한 1.7 (㎛)[중앙값]이하의 연마 미립자를 20 중량% 이상이고 또한 50 중량% 이하 함유하는 연마 패드 (51) 를 사용하여도 된다.
7 : 척 테이블
51 : 연마 패드
W : 디바이스 웨이퍼
WS : 표면
WR : 이면
DV : 디바이스
G : 게터링층
ST1 : 유지 스텝
ST5 : 게터링층 생성 스텝

Claims (1)

  1. 표면에 복수의 디바이스가 형성된 디바이스 웨이퍼의 가공 방법으로서,
    그 디바이스 웨이퍼의 그 표면측을 척 테이블에서 유지하고 이면을 노출시키는 유지 스텝과,
    그 척 테이블과 입경 0.35 ∼ 1.7 (㎛)[중앙값]의 지립을 20 ∼ 50 중량%함유하는 연마 패드를 회전시킴과 함께 그 디바이스 웨이퍼에 지립을 함유하지 않는 액을 공급하면서, 그 연마 패드를 그 디바이스 웨이퍼의 이면에 맞닿게 하여 게터링층을 생성하는 게터링층 생성 스텝을 포함하고,
    그 게터링층 생성 스텝을 실시한 후의 그 디바이스 웨이퍼 이면의 조도 (Ra)가 0.8 ∼ 4.5 ㎚ 인, 디바이스 웨이퍼의 가공 방법.
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