KR20180033989A - 스페이서 패터닝 기술을 이용한 미세 패턴 형성방법 - Google Patents

스페이서 패터닝 기술을 이용한 미세 패턴 형성방법 Download PDF

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Abstract

스페이서 패터닝 기술을 이용한 미세 패턴 형성방법은, 하드마스크층이 배치된 반도체 기판의 제1 영역 상에 반복하여 배치되면서 제1 스페이서 패턴이 양 측벽에 구비된 제1 파티션 패턴들과, 제2 영역 상에 반복하여 배치되면서 제2 스페이서 패턴이 양 측벽에 구비된 제2 파티션 패턴들을 형성하는 단계; 제2 스페이서 패턴의 외측면부에 스페이서 패턴을 추가로 형성하여 이중 스페이서 구조물을 형성하는 단계; 제2 영역에 반복하여 배치된 제2 파티션 패턴들 사이의 간극을 채우는 제3 파티션 패턴들을 형성하는 단계; 제2 파티션 패턴들과 제3 파티션 패턴들 사이의 제1 스페이스 선폭 크기가 이중 스페이서 구조물의 선폭 크기와 동일한 크기를 가지게 이중 스페이서 구조물을 제거하는 단계; 제1 파티션 패턴들을 제거하여 제1 스페이서 패턴의 내측벽을 노출시키는 단계; 및 제1 스페이서 패턴, 제2 파티션 패턴들 및 제3 파티션 패턴들을 식각배리어막으로 한 식각 공정을 진행하여 제1 영역 상에 제1 하드마스크 패턴을 형성하고, 제2 영역 상에 위치하면서 인접하는 패턴들 사이의 제2 스페이스 선폭 크기가 제1 스페이스 선폭 크기와 동일한 제2 하드마스크 패턴을 형성하는 단계를 포함한다.

Description

스페이서 패터닝 기술을 이용한 미세 패턴 형성방법{Method for manufacturing of fine pattern by using spacer patterning technology}
본 출원은 반도체 소자에 관한 것으로, 보다 상세하게는 스페이서 패터닝 기술을 이용한 미세 패턴 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아지면서 반도체 소자의 사이즈는 점점 축소되고 있다. 반도체 소자의 사이즈가 점점 작아짐에 따라, 제한된 면적 내에서 더 많은 패턴을 구현하기 위해 패턴의 피치(pitch) 사이즈 예를 들어, 패턴의 선폭(CD; Critical Dimension) 및 패턴 사이의 간격 또한 줄어들고 있다. 특히, 반도체 소자는 수 많은 미세 패턴들로 이루어져 있으며, 통상적으로 포토리소그래피(photolithography) 공정을 통해 미세 패턴을 형성하고 있다. 그러나 콘택 홀(contact hole) 또는 스토리지노드와 같은 미세 패턴의 사이즈는 점점 줄어들고 있는 반면에, 패턴을 형성하기 위한 포토리소그래피 공정에 있어서 한계 해상으로 인해 미세 패턴을 형성하기가 어려운 문제가 있다. 아울러, 미세한 패턴을 형성하기 위해서는 마스크 패턴을 여러 번 사용해야 하며, 그 공정 단계 또한 복잡하여 미세 패턴을 형성하는 데 한계가 있는 실정이다.
또한, 셀 영역에 형성되는 미세 패턴과, 주변 영역에 형성되고 셀 영역에 형성되는 미세 패턴보다 상대적으로 크기가 큰 패드 패턴의 크기는 서로 상이하다. 그런데, 포토리소그래피 공정을 통해 셀 영역 및 주변 영역 상에 패턴을 형성하게 되면 패턴의 사이즈를 각각 조절하여 미세 패턴을 형성하는 공정 또한 어려워지고 있는 실정이다.
본 출원이 해결하고자 하는 과제는, 셀 영역 및 주변 영역 상에 패턴을 동시에 형성할 때, 주변 영역에 형성되는 패턴들 사이의 공간을 충분히 확보할 수 있도록 하는 스페이서 패터닝을 이용한 미세 패턴 형성방법을 제공하는 것이다.
본 출원의 일 관점에 의한 스페이서 패터닝 기술을 이용한 미세 패턴 형성방법은, 하드마스크층이 배치된 반도체 기판의 제1 영역 상에 반복하여 배치되면서 제1 스페이서 패턴이 양 측벽에 구비된 제1 파티션 패턴들과, 제2 영역 상에 반복하여 배치되면서 제2 스페이서 패턴이 양 측벽에 구비된 제2 파티션 패턴들을 형성하는 단계; 상기 제2 스페이서 패턴의 외측면부에 스페이서 패턴을 추가로 형성하여 이중 스페이서 구조물을 형성하는 단계; 상기 제2 영역에 반복하여 배치된 제2 파티션 패턴들 사이의 간극을 채우는 제3 파티션 패턴들을 형성하는 단계; 상기 제2 파티션 패턴들과 상기 제3 파티션 패턴들 사이의 제1 스페이스 선폭 크기가 상기 이중 스페이서 구조물의 선폭 크기와 동일한 크기를 가지게 상기 이중 스페이서 구조물을 제거하는 단계; 상기 제1 파티션 패턴들을 제거하여 상기 제1 스페이서 패턴의 내측벽을 노출시키는 단계; 및 상기 제1 스페이서 패턴, 상기 제2 파티션 패턴들 및 상기 제3 파티션 패턴들을 식각배리어막으로 한 식각 공정을 진행하여 제1 영역 상에 제1 하드마스크 패턴을 형성하고, 상기 제2 영역 상에 위치하면서 인접하는 패턴들 사이의 제2 스페이스 선폭 크기가 상기 제1 스페이스 선폭 크기와 동일한 제2 하드마스크 패턴을 형성하는 단계를 포함한다.
본 출원의 다른 관점에 의한 스페이서 패터닝 기술을 이용한 미세 패턴 형성방법은, 하드마스크층이 형성된 반도체 기판의 제1 영역 상에 반복하여 배치되고 제1 스페이서 패턴이 양 측벽에 구비된 제1 파티션 패턴들과, 상기 반도체 기판의 제2 영역 상에 반복하여 배치되고 제2 스페이서 패턴이 양 측벽에 구비된 제2 파티션 패턴들을 형성하는 단계; 상기 제1 영역의 제1 파티션 패턴들 및 제1 스페이서 패턴을 차단하는 제1 블로킹 막 패턴을 형성하는 단계; 상기 제1 블로킹 막 패턴의 외측면부에 제3 스페이서 패턴을 형성하고 상기제2 스페이서 패턴의 외측면부와 접촉하는 제4 스페이서 패턴을 형성하여 이중 스페이서 구조물을 형성하는 단계; 상기 제1 영역의 제3 스페이서 패턴의 외측면부 및 상기 제2 영역의 제2 파티션 패턴들 사이의 간극을 채우는 제3 파티션 패턴을 형성하는 단계; 상기 제1 영역의 제3 스페이서 패턴 및 상기 제2 영역의 이중 스페이서 구조물을 제거하는 단계; 상기 제1 영역의 제1 파티션 패턴들 및 제1 스페이서 패턴은 노출시키면서 상기 제2 영역은 차단하는 제2 블로킹 막 패턴을 형성하는 단계; 및 상기 제1 파티션 패턴들 및 상기 제2 블로킹 막 패턴을 제거하여 노출된 상기 제1 스페이서 패턴, 제2 파티션 패턴 및 제3 파티션 패턴을 식각배리어막으로 상기 하드마스크층을 식각하여 제1 영역 및 제2 영역 상에 하드마스크 패턴들을 형성하는 단계를 포함한다.
본 출원의 실시예에 따르면, 셀 영역 상에 배치되는 미세 패턴과 코어 영역또는 주변 영역 상에 배치되는 패드 패턴을 동시에 형성할 때, 코어 영역 또는 주변 영역에 형성되는 패드 패턴들 사이의 스페이스 선폭을 충분히 확보하여 브릿지 불량을 방지할 수 있는 이점을 제공한다.
또한, 셀 영역 상에 미세 패턴을 형성시 스페이서 패터닝 공정을 이용하여 형성하기 때문에 패턴의 크기를 일정하게 조절할 수 있으므로 선폭을 균일하게 유지할 수 있다.
아울러, 셀 영역에 배치되는 미세 패턴 및 주변 영역 상에 배치되는 패드 패턴을 스페이서 패터닝 공정을 이용하여 동시에 형성할 수 있음에 따라, 공정 단계를 감소시켜 비용을 절감할 수 있는 이점을 제공한다.
도 1 내지 도 10은 본 출원의 실시예에 따른 스페이서 패터닝 기술을 이용한 미세 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 11 및 도 12는 스페이서 패터닝 기술을 이용하여 형성된 미세 패턴을 나타내보인 도면들이다.
본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
명세서 전문에 걸쳐 동일한 참조 부호는 동일한 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1 내지 도 10은 본 출원의 실시예에 따른 스페이서 패터닝 기술을 이용한 미세 패턴 형성방법을 설명하기 위해 나타내보인 도면들이다. 그리고 도 11 및 도 12는 스페이서 패터닝 기술을 이용하여 형성된 미세 패턴을 나타내보인 도면들이다.
도 1을 참조하면, 반도체 기판(120) 상에 제1 스페이서 패턴(135)이 양 측벽에 구비된 제1 파티션 패턴(130)과, 제2 스페이서 패턴(145)이 양 측벽에 구비된 제2 파티션 패턴(140)을 배치한다.
반도체 기판(120)은 실리콘(Si) 기판을 포함하며, 셀 영역에 대응하는 제1 영역(100)과, 셀 영역을 둘러싸는 코어 영역 또는 주변 영역에 대응하는 제2 영역(110)을 포함할 수 있다. 반도체 기판(120)의 셀 영역에는 예를 들어, 디램(DRAM) 소자의 트랜지스터, 비트라인 등과 같은 메모리 소자들이 배치되며, 코어 영역 또는 주변 영역에는 셀 영역에 형성된 메모리 소자의 동작을 제어하는 주변 회로들이 배치될 수 있다. 반도체 기판(120)의 제1 영역(100) 상에는 복수 개의 제1 파티션 패턴(130)들이 배치되고, 반도체 기판(120)의 제2 영역(110) 상에는 복수 개의 제2 파티션 패턴(140)이 배치될 수 있다. 제1 파티션 패턴(130) 및 제2 파티션 패턴(140)은 폴리실리콘 물질을 포함하여 형성할 수 있으나, 이에 한정되는 것은 아니다. 셀 영역에 대응하는 제1 영역(100)에 배치된 제1 파티션 패턴(130)은 실질적으로 구현될 패턴 형상이 구현될 층으로 도입될 수 있다.
예를 들어, 제1 파티션 패턴(130)은 메모리 소자에서 커패시터(capacitor)의 스토리지노드 전극을 반도체 기판(120) 상에 배치된 트랜지스터(미도시함)에 전기적으로 접속시키기 위한 제1 스토리지노드 콘택과 연결되는 제2 스토리지노드 콘택이 형성될 위치 및 제2 스토리지노드 콘택의 크기를 지정하는 역할을 한다. 복수 개의 제1 파티션 패턴(130)들은 소정 거리만큼 상호 이격하여 배치되며, 각각 독립된(isolated) 패턴 형상을 가지게 형성할 수 있다.
제1 영역(100)에는 이러한 제1 파티션 패턴(130)들이 배열을 이루도록 형성될 수 있다. 구체적으로, 제1 영역(100)상에 배치된 제1 파티션 패턴(130)은 비록 도면에 도시하지는 않았지만, 일 열에 배열된 제1 파티션 패턴(130)들과 인접하는 다른 열에 배열된 제1 파티션 패턴(130)들은 상호 엇갈리는 메쉬(mesh) 형상을 가지게 배열될 수 있다.
코어/주변영역에 대응하는 제2 영역(110)에 배치된 제2 파티션 패턴(140)들은 메모리 소자의 동작을 제어하는 주변 회로들을 형성하기 위한 패턴 형상으로 구성될 수 있다. 제2 파티션 패턴(140)은 제1 파티션 패턴(130)과 동일한 레이어(layer) 위치에 배열될 수 있다. 제2 파티션 패턴(140)의 패턴 폭(W2)은 제1 파티션 패턴(130)의 패턴 폭(W1)보다 상대적으로 넓은 폭을 가지게 형성할 수 있다. 상호 인접하여 위치하는 제1 파티션 패턴(130)들은 제1 스페이스 선폭(S1)을 가지게 배열되며, 제2 파티션 패턴(140)들은 상호 인접하여 위치하는 제2 파티션 패턴(140)들 사이에 제2 스페이스 선폭(S2)을 가지게 배열될 수 있다. 여기서 제2 파티션 패턴(140)의 제2 스페이스 선폭(S2)은 제1 스페이스 선폭(S1)보다 상대적으로 넓은 공간 폭을 가지도록 이격하여 배열될 수 있다.
반도체 기판(120) 상에는 식각 대상층(123)이 배치될 수 있다. 식각 대상층(123)은 실리콘(Si)을 포함하여 구성될 수 있다. 반도체 기판(120)과 식각 대상층(105) 사이에는 비록 도면에 도시하지는 않았지만, 트랜지스터, 비트라인 등의 도전 구조물과, 도전 구조물들 사이를 전기적으로 연결하기 위한 제1 스토리지노드 콘택 등을 포함하여 구성할 수 있다. 식각 대상층(123)과 제1 파티션 패턴(130), 그리고 제2 파티션 패턴(140) 사이에는 하드마스크층(125)이 배치될 수 있다. 하드마스크층(125)은 식각 대상층(123) 또는 제1 파티션 패턴(130)과 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 일 예에서, 피식각층(123) 상에 형성된 하드마스크층(125)은 제1 비정질 카본층(amorphous carbon layer: ACL) 또는 실리콘 옥시 나이트라이드층(SiON)을 포함하여 구성될 수 있다.
제1 파티션 패턴(130)의 양 측벽에는 제1 스페이서 패턴(135)이 배치되어 있다. 제1 스페이서 패턴(135)은 제1 파티션 패턴(130) 및 하드마스크층(125)에 대하여 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 일 예에서, 제1 스페이서 패턴(135)은 산화물계 물질층 또는 질화물계 물질층을 포함하는 절연 물질로 형성할 수 있다. 여기서 제1 스페이서 패턴(135)의 선폭(SW1)은 제1 파티션 패턴(130)의 양 측벽에 상호 균일한 크기를 가지게 형성할 수 있다. 제2 파티션 패턴(140)의 양 측벽에는 제2 스페이서 패턴(145)이 배치되어 있다. 제2 스페이서 패턴(145)은 제2 파티션 패턴(140) 및 하부 레이어에 위치하고 있는 하드마스크층(125)에 대하여 식각 선택비를 갖는 물질로 형성하는 것이 바람직하다. 일 예에서, 제2 스페이서 패턴(145)은 제1 스페이서 패턴(135)과 동일한 물질로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 여기서 제2 스페이서 패턴(145)의 선폭(SW2)은 제2 파티션 패턴(140)의 양 측벽에 상호 균일한 크기를 가지게 형성할 수 있다. 일 예에서, 제2 스페이서 패턴(145)의 선폭(SW2)은 제1 스페이서 패턴(135)의 선폭(SW1)과 동일한 크기를 가지게 구성될 수 있다.
도 2를 참조하면, 제1 영역(100) 상의 제1 파티션 패턴(130) 및 제1 스페이서 패턴(135)을 덮는 제1 블로킹 막 패턴(150)을 형성한다. 이를 위해, 제1 파티션 패턴(130) 및 제2 파티션 패턴(140)이 형성된 반도체 기판(120) 전면에 제1 블로킹 막(미도시함)을 형성한다. 제1 블로킹 막은 포토레지스트 물질을 포함하여 형성할 수 있다. 포토레지스트 물질은 포지티브 타입 또는 네거티브 타입 가운데 선택하여 형성할 수 있다. 제1 블로킹 막은 제1 파티션 패턴(130), 제1 스페이서 패턴(135), 제2 파티션 패턴(140) 및 제2 스페이서 패턴(145)의 상부 표면이 노출되지 않도록 충분한 두께로 형성하는 것이 바람직하다. 다음에 포토레지스트 물질 상에 노광 공정을 수행하고 현상액을 공급하여 불필요한 부분의 포토레지스트 물질을 제거하는 현상 공정을 진행하여 제1 블로킹 막 패턴(150)을 형성한다.
제1 블로킹 막 패턴(150)은 제1 영역(100) 상의 제1 파티션 패턴(130) 및 제1 스페이서 패턴(135)을 선택적으로 덮어 차단하는 역할을 한다. 제1 블로킹 막 패턴(150)은 제1 파티션 패턴(130) 및 제1 스페이서 패턴(135)을 덮으면서 하드마스크층(125)의 표면 상으로 일부 연장하여 형성될 수 있다. 제1 블로킹 막 패턴(150)이 제1 영역(100)에만 선택적으로 형성됨에 따라, 제2 영역(110)의 제2 파티션 패턴(140) 및 제2 스페이서 패턴(145)은 외부로 노출된다.
도 3을 참조하면, 제1 영역(100) 및 제2 영역(110)을 포함하는 반도체 기판(120) 상에 스페이서 물질층(155)을 형성한다. 스페이서 물질층(155)은 반도체 기판(120)의 전면에 걸쳐 형성할 수 있다. 스페이서 절연층(150)은 하드마스크층(125)의 노출된 표면을 덮으면서 제1 블로킹 막 패턴(150)의 상부면으로 연장하고, 제2 파티션 패턴(140) 및 제2 스페이서 패턴(145)을 모두 덮도록 형성할 수 있다. 스페이서 물질층(155)은 제1 스페이서 패턴(135) 또는 제2 스페이서 패턴(145)을 구성하는 물질과 식각 선택비가 상이한 절연 물질로 형성할 수 있다. 예를 들어, 제1 스페이서 패턴(135) 또는 제2 스페이서 패턴(145)을 구성하는 물질이 산화물계 물질층인 경우, 스페이서 물질층(155)은 질화물계 물질층으로 구성한다. 또한, 제1 스페이서 패턴(135) 또는 제2 스페이서 패턴(145)을 구성하는 물질이 질화물계 물질층인 경우에는, 스페이서 물질층(155)은 산화물계 물질층으로 구성할 수 있다.
스페이서 물질층(155)은 이후 제2 영역(110) 상에서 구현하고자 하는 스페이스 선폭 마진에 따라 증착 두께를 조절할 수 있다. 예를 들어, 제2 영역(110)에서 인접하는 패턴들 사이의 스페이스 선폭을 보다 넓은 공간을 가지게 구현하고자 하는 경우에는 스페이서 물질층(155)의 두께를 두껍게 형성하는 것이 바람직하다.
도 4를 참조하면, 제1 영역(100) 상의 제1 블로킹 막 패턴(150) 및 제2 영역(110) 상의 제2 스페이서 패턴(145)의 측벽에 제3 스페이서 패턴(155a) 및 제4 스페이서 패턴(155b)을 형성한다. 제3 스페이서 패턴(155a) 및 제4 스페이서 패턴(155b)은 반도체 기판(120) 상에 평탄화 공정을 수행하여 형성할 수 있다. 평탄화 공정은 에치백(etch back) 방법을 이용하여 진행할 수 있다.
에치백 방법을 이용한 평탄화 공정을 수행하면, 하드마스크층(125)의 표면을 덮고 있던 스페이서 물질층(155, 도 3 참조) 부분이 제거된다. 또한, 제1 블로킹 막 패턴(150)의 상부면을 덮고 있는 스페이서 물질층(155, 도 3 참조) 부분이 제거되면서 제1 블로킹 막 패턴(150)의 양 측벽을 덮는 제3 스페이서 패턴(155a)이 형성된다. 그리고 제2 파티션 패턴(140)의 상부면을 덮고 있는 스페이서 물질층(155, 도 3 참조) 부분 또한 제거된다. 여기서 제2 파티션 패턴(140)의 양 측벽에 배치된 제2 스페이서 패턴(145)의 외주면에 접촉하여 부착된 스페이서 물질층은 잔류하게 됨에 따라, 제4 스페이서 패턴(155b)으로 형성된다. 이에 따라, 제2 파티션 패턴(140)의 양 측벽에는 제2 스페이서 패턴(145) 및 제4 스페이서 패턴(155b)의 적층 구조로 이루어진 이중 스페이서 구조물(157)이 구성될 수 있다. 또한, 이중 스페이서 구조물(157)의 선폭은 제2 스페이서 패턴(145)의 선폭(SW2) 및 제4 스페이서 패턴(155b)의 선폭(ΔSW)을 합한 선폭 크기를 갖도록 구성될 수 있다. 여기서 제3 스페이서 패턴(155b) 및 제4 스페이서 패턴(155b)의 선폭(ΔSW)은 동일한 크기를 가진다.
계속해서 반도체 기판(120) 상에 갭필 물질층(160)을 형성한다. 갭필 물질층(160)은 반도체 기판(120) 전면에 형성되며, 제3 스페이서 패턴(155a), 제1 블로킹 막 패턴(150), 이중 스페이서 구조물(157) 및 제2 파티션 패턴(145)을 모두 매몰하는 두께로 형성할 수 있다. 이에 따라 갭필 물질층(160)은 제1 블로킹 막 패턴(150) 과 제2 파티션 패턴(145) 사이의 공간을 완전히 채울 뿐만 아니라, 인접하는 제2 파티션 패턴(145) 사이의 간극(gap, G)을 모두 갭필하여 제2 파티션 패턴(145)의 상부면까지 모두 덮도록 형성되어 있다. 이러한 갭필 물질층(160)은 제1 파티션 패턴(130) 및 제2 파티션 패턴(140)과 동일한 물질로 형성할 수 있다. 일 예에서, 갭필 물질층(160)은 하드마스크 폴리실리콘막을 포함하여 형성할 수 있다.
도 5를 참조하면, 갭필 물질층(160) 상에 평탄화 공정을 진행하여 제3 스페이서 패턴(155a) 및 제4 스페이서 패턴(155b)의 외측면부를 노출시킨다. 평탄화 공정은 에치백 방법을 이용하여 진행할 수 있다. 이하 평탄화 공정이 수행된 갭필 물질층(160)의 참조 부호를 '160r'로 표기하기로 한다. 평탄화 공정이 수행된 갭필 물질층(160r)은 제1 파티션 패턴들(130) 또는 제2 파티션 패턴들(140)의 상부면보다 낮은 높이의 상부면을 가지는 위치까지 제거하는 것이 바람직하다.
에치백 방법을 이용한 평탄화 공정은 갭필 물질층(160, 도 4 참조)의 상부면(160a)으로부터 시작하여 도 5에서 화살표로 표시한 바와 같이, 제3 스페이서 패턴(155a) 및 제4 스페이서 패턴(155b)의 외측면부 일부가 노출되는 지점까지 진행할 수 있다. 이에 따라, 갭필 물질층(160r)이 일부 잔류하여 제3 스페이서 패턴(155a) 및 제4 스페이서 패턴(155b)의 일부분을 덮는다. 여기서 제1 블로킹 막 패턴(150)의 상부면을 덮고 있던 갭필 물질층(160) 부분은 제거되면서 제1 블로킹 막 패턴(150)의 상부면이 노출된다.
도 6을 참조하면, 제1 영역(100)의 제3 스페이서 패턴(155a)과 제2 영역(110)의 이중 스페이서 구조물(157)을 제거한다. 제3 스페이서 패턴(155a) 및 이중 스페이서 구조물(157)은 습식 식각 용액을 공급하여 제거할 수 있다. 제1 영역(100)에서는 제1 블로킹 막 패턴(150)과 평탄화 공정이 수행된 갭필 물질층(160r, 도 5 참조) 사이에 배치된 제3 스페이서 패턴(155a)이 제거되고, 제2 영역(110)에서는 제2 파티션 패턴(140)과 평탄화 공정이 수행된 갭필 물질층(160r, 도 5 참조) 사이에 배치된 이중 스페이서 구조물(157)이 제거된다. 그 결과, 평탄화 공정이 수행된 갭필 물질층은 잔류하여 제3 파티션 패턴(190)으로 형성될 수 있다. 이하 제3 파티션 패턴(190)으로 지칭하기로 한다.
도 7을 참조하면, 개구부 영역(175)을 포함하는 제2 블로킹 막 패턴(170)을 형성한다. 일 예에서, 제2 블로킹막 패턴(170)을 형성하기 위해 먼저 제1 영역(100)의 제1 블로킹 막 패턴(150, 도 6 참조)을 제거한다. 제1 블로킹 막 패턴(150)은 포토레지스트 물질로 구성됨에 따라, 현상액을 공급하는 방법을 이용하여 제거하거나 또는 애슁 공정(ashing process)을 통해 제거될 수 있다. 그러면 제1 블로킹 막 패턴(150)에 의해 차단되어 있었던 제1 파티션 패턴(130) 및 제1 스페이서 패턴(135)이 노출된다. 다음에 반도체 기판(120) 전면에 제2 블로킹 막(미도시함)을 형성한다.
제2 블로킹 막은 포토레지스트 물질을 포함하여 형성할 수 있다. 제2 블로킹 막은 제1 영역(100)의 제3 파티션 패턴(190)과 제1 스페이서 패턴(135)과, 제2 영역(110)의 제3 파티션 패턴(190), 제2 파티션 패턴(140) 및 제3 파티션 패턴(190)과 제2 파티션 패턴(140) 사이의 공간을 모두 매립하는 두께로 형성하는 것이 바람직하다. 다음에 포토레지스트 물질 상에 노광 공정을 수행하고 현상액을 공급하여 불필요한 부분의 포토레지스트 물질을 제거하는 현상 공정을 진행하여 개구부 영역(175)을 포함하는 제2 블로킹 막 패턴(170)을 형성할 수 있다. 제2 블로킹 막 패턴(170)의 개구부 영역(175)은 셀 영역에 대응하는 제1 영역(100) 상의 제1 파티션 패턴(130) 및 제1 스페이서 패턴(135)을 노출시킨다. 그리고 이를 제외한 나머지 영역은 제2 블로킹 막 패턴(170)으로 차단된다. 이에 따라, 제2 파티션 패턴(140) 및 제3 파티션 패턴(190)의 상부면은 모두 제2 블로킹 막 패턴(170)으로 덮이게 된다.
한편, 제2 블로킹 막 패턴(170)은 다른 변형예를 통해 형성할 수도 있다. 이하 변형예를 설명하기로 한다. 도 6에서 제1 영역(100)의 제3 스페이서 패턴(155a)과 제2 영역(110)의 이중 스페이서 구조물(157)을 제거한 다음에, 제1 블로킹 막 패턴(150)을 제거하지 않은 반도체 기판(120) 상에 제2 블로킹 막(미도시함)을 형성한다. 제2 블로킹 막은 제1 블로킹 막 패턴(150)과 동일한 물질로 형성할 수 있다. 일 예에서 제2 블로킹 막은 포토레지스트 물질을 포함하여 형성할 수 있다. 제2 블로킹 막은 제1 영역(100)의 제1 블로킹 막 패턴(150, 도 6 참조), 제2 영역(110)의 제2 파티션 패턴(140), 제3 파티션 패턴(190)의 상부 표면이 노출되지 않도록 충분한 두께로 형성한다. 다음에 포토레지스트 물질 상에 노광 공정을 수행하고 현상액을 공급하여 제1 영역(100) 상의 불필요한 부분의 포토레지스트 물질을 제거하는 현상 공정을 진행한다. 그러면 제1 블로킹 막 패턴(150)은 제2 블로킹 막과 동일한 물질로 구성됨에 따라, 함께 제거될 수 있어 도 7에서 도시한 바와 같이, 제1 영역(100)의 개구부 영역(175)을 포함하는 제2 블로킹 막 패턴(170)으로 형성될 수 있다.
도 8을 참조하면, 제2 블로킹 막 패턴(170)의 개구부 영역(175)에 의해 노출된 제1 파티션 패턴(130, 7 참조)을 제거한다. 제1 파티션 패턴(130)을 폴리실리콘 물질을 도입하여 형성한 경우, 폴리실리콘 물질을 선택적으로 제거하는 식각 용액을 이용한 습식 식각 방식으로 제거할 수 있다. 다음에 제2 블로킹 막 패턴(170)을 제거한다. 제2 블로킹 막 패턴(170)은 포토레지스트 물질로 구성됨에 따라, 현상액을 공급하는 방법을 이용하여 제거하거나 또는 애슁 공정을 통해 제거될 수 있다.
상술한 제거 공정을 수행하여 제1 파티션 패턴(130) 및 제2 블로킹 막 패턴(170)을 제거함에 따라, 제1 영역(100)의 하드마스크층(125) 상에는 제1 스페이서 패턴(135) 및 제3 파티션 패턴(190)이 남게 되고, 제2 영역(110)의 하드마스크층(125) 상에는 제2 파티션 패턴(140) 및 제3 파티션 패턴(190)이 남게 된다. 이 경우, 제1 스페이서 패턴(135)은 제1 파티션 패턴(130)의 형상과 동일하게 하드마스크층(125)의 표면을 노출시키는 오프닝부(open region, 180)를 포함하여 형성될 수 있다. 이에 따라, 오프닝부(180)의 폭은 제1 파티션 패턴(130)의 폭과 동일한 크기를 가지게 형성된다.
도 9를 참조하면, 제1 스페이서 패턴(135), 제2 파티션 패턴(140) 및 제3 파티션 패턴(190)을 식각 배리어막으로 하드마스크층(125)의 노출 부분을 식각하여 하드마스크 패턴(200, 205)을 형성한다. 하드마스크 층(125)은 습식 식각 용액을 공급하여 수행하는 습식 식각 공정 또는 건식 식각 공정으로 수행할 수 있다. 계속해서 하드마스크 패턴(200, 205) 상부의 제1 스페이서 패턴(135), 제2 파티션 패턴(140) 및 제3 파티션 패턴(190)을 제거하면 도 10에 도시한 바와 같이, 셀 영역에 대응하는 제1 영역(100)에 배치된 제1 하드마스크 패턴(200) 및 코어 영역 또는 주변 영역에 대응하는 제2 영역(110)에 배치된 제2 하드마스크 패턴(205)이 식각 대상막(123) 상에 배치될 수 있다.
도 10을 참조하면, 제1 영역(100)상의 제1 하드마스크 패턴(200)의 패턴 폭(PW1)은 제1 스페이서 패턴(135, 도 4 참조)의 선폭과 동일하며, 인접하는 제1 하드마스크 패턴(200)들 사이의 스페이서 선폭은 제1 파티션 패턴(130, 도 4 참조)의 선폭으로 결정될 수 있다. 제2 영역(110)상의 제2 하드마스크 패턴(205)의 패턴 폭(PW2, PW3)은 제2 파티션 패턴(140, 도 9 참조) 및 제3 파티션 패턴(190, 도 9 참조)의 선폭과 동일하다. 또한, 인접하는 제2 하드마스크 패턴(205)들 사이에 배치된 공간에 대한 크기로 이해될 수 있는 제3 스페이스 선폭(SW3)은 제2 스페이서 패턴(145, 도 4 참조)의 선폭(SW2)과 제2 스페이서 패턴(145)의 외측면부와 접하게 위치하였던 제4 스페이서 패턴(155b, 도 4 참조)의 선폭(ΔSW)을 합한 크기를 가진다. 이에 따라, 제1 영역(100)에서의 스페이스 선폭은 제1 스페이서 패턴(135, 도 4 참조)의 선폭으로만 결정되는 반면, 제2 영역(110)에서의 스페이스 선폭(SW3)은 제2 스페이서 패턴(145)의 외측면부에 제4 스페이서 패턴(155a)을 추가로 형성하여 함에 따라, 제1 영역(100)보다 상대적으로 더 넓은 스페이스 선폭(SW2+ΔSW)을 확보할 수 있다.
도 11 및 도 12는 스페이서 패터닝 기술을 이용하여 형성된 미세 패턴을 나타내보인 도면들이다. 여기서 도 11은 코어 영역 또는 주변 영역에 단일층으로 구성된 스페이서를 도입하여 형성된 미세 패턴을 나타내보인 도면이고, 도 12는 코어 영역 또는 주변 영역에 이중 스페이서를 도입하여 형성된 미세 패턴을 나타내보인 도면이다. 도 11의 (a)는 셀 영역을 나타내보인 도면으로, 반도체 기판(120)의 X축 방향 및 Y축 방향으로 복수 개의 제1 패턴들(210)이 상호 이격하여 배열되어 있다. 일 예에서, 제1 패턴들(210)은 제2 스토리지노드 콘택으로 구성될 수 있다. 제1 패턴들(210)은 반도체 기판(120)상에 일 열에 배열된 제1 패턴들(210a)들과 다음 열에 배열된 제1 패턴들(210b)들이 상호 엇갈리게 배열된 메쉬(mesh) 형상으로 구성될 수 있다. 여기서 인접하는 제1 패턴들(210) 사이에는 제1 스페이스 선폭(SCD1) 크기의 공간이 배치될 수 있다.
도 11의 (b)는 코어 영역 또는 주변 영역을 나타내보인 도면으로, 반도체 기판(120) 상에 제2 패턴들(225)이 배치될 수 있다. 제2 패턴들(225)은 반도체 기판(120)의 Y축 방향으로 연장하여 뻗어 있는 제1 라인 패턴(215)들과 제1 라인 패턴(215)들 사이에 배치된 제1 패드 패턴(220)들을 포함하여 구성될 수 있다. 여기서 인접하는 제2 패턴들(225) 사이에는 제2 스페이스 선폭(SCD2)만큼의 공간이 배치된다.
도 11에서 도시된 제1 스페이스 선폭(SCD1) 및 제2 스페이스 선폭(SCD2)은 하나의 층으로 구성된 스페이서를 도입하여 형성된다. 다시 말해, 셀 영역 및 코어/주변 영역 모두 하나의 층으로 구성된 스페이서를 도입하여 공정을 진행하고 있다. 그런데 반도체 소자의 집적도가 높아져 반도체 소자의 사이즈가 점점 작아짐에 따라, 제한된 면적 내에서 더 많은 패턴을 구현하기 위해 패턴 사이의 간격 또한 줄어들고 있다. 코어/주변 영역 또한 패턴 사이의 간격이 줄어들고 있는 상태에서 하나의 층으로 구성된 스페이서를 도입하여 형성된 제2 스페이스 선폭(SCD2) 마진 또한 줄어들게 된다. 이에 따라, 인접하는 제1 라인 패턴(215) 또는 제1 패드 패턴(220)이 연결되는 브릿지 결함이 발생하게 된다.
이와 반면에, 코어/주변 영역에 이중 스페이서를 도입하면 상대적으로 넓은 스페이서 선폭 마진을 확보할 수 있게 된다. 구체적으로, 도 12의 (a)는 셀 영역을 나타내보인 도면으로, 반도체 기판(120)의 X축 방향 및 Y축 방향으로 복수 개의 제1 패턴들(230)이 상호 이격하여 배열되어 있다. 일 예에서, 제1 패턴들(230)은 도 12와 마찬가지로 제2 스토리지노드 콘택으로 구성되며, 메쉬 형상으로 배열될 수 있다. 제1 패턴들(230)은 반도체 기판(120)상에 일 열에 배열된 제1 패턴들(230a)들과 다음 열에 배열되면서 일 열에 배열된 제1 패턴들(230a)과 상호 엇갈리게 배열되는 제1 패턴들(230b)이 반복하여 구성될 수 있다. 여기서 인접하는 제1 패턴들(230) 사이에는 제3 스페이스 선폭(SCD1') 크기의 공간이 배치될 수 있다.
도 12의 (b)는 코어/주변 영역을 나타내보인 도면으로, 반도체 기판(120) 상에 제2 패턴들(250)이 배치될 수 있다. 제2 패턴들(250)은 반도체 기판(120)의 Y축 방향으로 연장하여 뻗어 있는 제1 라인 패턴(240)들과 제1 라인 패턴(240)들 사이에 배치된 제1 패드 패턴(245)들을 포함하여 구성될 수 있다. 여기서 인접하는 제2 패턴들(250) 사이에는 제4 스페이스 선폭(SCD2')만큼의 공간이 배치된다. 도 12의 (b)에서 제시하고 있는 코어/주변 영역은 제1 라인 패턴(240)들과 제1 패드 패턴(245)을 형성하는 과정에서 이중 스페이서를 도입하여 형성한다. 이에 따라, 제4 스페이스 선폭(SCD2')은 하나의 층으로 구성된 스페이서를 도입하여 형성된 제2 스페이서 선폭(SCD2) 보다 추가 스페이서 선폭(ΔSCD2)의 크기만큼 더 넓은 스페이서 공간을 확보할 수 있다. 따라서 인접하는 제1 라인 패턴(240) 또는 제1 패드 패턴(245)이 연결되는 브릿지 결함 발생을 방지할 수 있다.
120 : 반도체 기판 123 : 식각 대상층
125 : 하드마스크층 130 : 제1 파티션 패턴
135 : 제1 스페이서 패턴 140 : 제2 파티션 패턴
145 : 제2 스페이서 패턴 150 : 제1 블로킹 막 패턴
155a : 제3 스페이서 패턴 155b : 제4 스페이서 패턴

Claims (22)

  1. 하드마스크층이 배치된 반도체 기판의 제1 영역 상에 반복하여 배치되면서 제1 스페이서 패턴이 양 측벽에 구비된 제1 파티션 패턴들과, 제2 영역 상에 반복하여 배치되면서 제2 스페이서 패턴이 양 측벽에 구비된 제2 파티션 패턴들을 형성하는 단계;
    상기 제2 스페이서 패턴의 외측면부에 스페이서 패턴을 추가로 형성하여 이중 스페이서 구조물을 형성하는 단계;
    상기 제2 영역에 반복하여 배치된 제2 파티션 패턴들 사이의 간극을 채우는 제3 파티션 패턴들을 형성하는 단계;
    상기 제2 파티션 패턴들과 상기 제3 파티션 패턴들 사이의 제1 스페이스 선폭 크기가 상기 이중 스페이서 구조물의 선폭 크기와 동일한 크기를 가지게 상기 이중 스페이서 구조물을 제거하는 단계;
    상기 제1 파티션 패턴들을 제거하여 상기 제1 스페이서 패턴의 내측벽을 노출시키는 단계; 및
    상기 제1 스페이서 패턴, 상기 제2 파티션 패턴들 및 상기 제3 파티션 패턴들을 식각배리어막으로 한 식각 공정을 진행하여 제1 영역 상에 제1 하드마스크 패턴을 형성하고, 상기 제2 영역 상에 위치하면서 인접하는 패턴들 사이의 제2 스페이스 선폭 크기가 상기 제1 스페이스 선폭 크기와 동일한 제2 하드마스크 패턴을 형성하는 단계를 포함하는 미세 패턴 형성방법.
  2. 제1항에 있어서, 상기 이중 스페이서 구조물을 형성하는 단계는,
    상기 제1 파티션 패턴들 및 상기 제2 파티션 패턴들을 형성하는 단계 이후에,
    상기 제1 영역의 제1 파티션 패턴들 및 제1 스페이서 패턴을 선택적으로 차단하고 상기 제2 영역의 제2 파티션 패턴들 및 제2 스페이서 패턴은 노출시키는 제1 블로킹 막 패턴을 형성하는 단계;
    상기 제1 영역 및 제2 영역을 포함하는 상기 반도체 기판 상에 스페이서 물질층을 형성하는 단계; 및
    상기 스페이서 물질층 상에 평탄화 공정을 수행하여 상기 제1 블로킹 막 패턴의 외측면부에 제3 스페이서 패턴을 형성하고, 상기 제2 스페이서 패턴의 외측면부와 접촉하는 제4 스페이서 패턴을 형성하여 상기 제2 스페이서 패턴 및 제4 스페이서 패턴으로 구성되는 이중 스페이서 구조물을 형성하는 미세 패턴 형성방법.
  3. 제2항에 있어서,
    상기 제1 블로킹 막 패턴은 포토레지스트 물질을 포함하여 형성하는 미세 패턴 형성방법.
  4. 제2항에 있어서,
    상기 스페이서 물질층은 상기 제1 스페이서 패턴 또는 제2 스페이서 패턴과 식각 선택비가 상이한 절연 물질로 형성하는 미세 패턴 형성방법.
  5. 제1항에 있어서,
    상기 제2 스페이서 패턴의 외측면부에 추가로 형성된 스페이서 패턴은 상기 반도체 기판의 제2 영역에서 인접하여 배치된 패턴들 사이의 스페이스 선폭의 크기를 조절하는 미세 패턴 형성방법.
  6. 제1항에 있어서, 상기 제3 파티션 패턴을 형성하는 단계는,
    상기 제1 파티션 패턴들, 제1 스페이서 패턴, 제2 파티션 패턴들 및 이중 스페이서 구조물을 매립하는 갭필 물질층을 형성하는 단계; 및
    상기 갭필 물질층을 상기 제1 파티션 패턴들 또는 제2 파티션 패턴들의 상부면보다 낮은 높이를 가지는 위치까지 제거하는 평탄화 공정을 진행하여 제3 파티션 패턴을 형성하는 단계를 포함하는 미세 패턴 형성방법.
  7. 제6항에 있어서,
    상기 갭필 물질층은 상기 제1 파티션 패턴들 또는 제2 파티션 패턴들과 동일한 물질로 구성되는 미세 패턴 형성방법.
  8. 제1항에 있어서,
    상기 반도체 기판과 상기 하드마스크 적층 구조물 사이에 실리콘(Si)을 포함하는 식각 대상층을 더 포함하여 구성하는 미세 패턴 형성방법.
  9. 제1항에 있어서,
    상기 제1 영역은 메모리 소자들이 배치된 셀 영역이고, 상기 제2 영역은 상기 메모리 소자의 동작을 제어하는 주변 회로들이 배치되는 코어 영역 또는 주변 영역인 미세 패턴 형성방법.
  10. 제1항에 있어서,
    상기 제1 영역의 제1 파티션 패턴은 제1 스토리지노드 콘택과 연결되는 제2 스토리지노드 콘택이 형성될 위치 및 크기를 지정하는 미세 패턴 형성방법.
  11. 제1항에 있어서,
    상기 제1 파티션 패턴들은 일 열에 배열된 제1 파티션 패턴들과 인접하는 다른 열에 배열된 제1 파티션 패턴들이 상호 엇갈리는 메쉬(mesh) 형상을 가지게 배열되는 미세 패턴 형성방법.
  12. 하드마스크층이 형성된 반도체 기판의 제1 영역 상에 반복하여 배치되고 제1 스페이서 패턴이 양 측벽에 구비된 제1 파티션 패턴들과, 상기 반도체 기판의 제2 영역 상에 반복하여 배치되고 제2 스페이서 패턴이 양 측벽에 구비된 제2 파티션 패턴들을 형성하는 단계;
    상기 제1 영역의 제1 파티션 패턴들 및 제1 스페이서 패턴을 차단하는 제1 블로킹 막 패턴을 형성하는 단계;
    상기 제1 블로킹 막 패턴의 외측면부에 제3 스페이서 패턴을 형성하고 상기제2 스페이서 패턴의 외측면부와 접촉하는 제4 스페이서 패턴을 형성하여 이중 스페이서 구조물을 형성하는 단계;
    상기 제1 영역의 제3 스페이서 패턴의 외측면부 및 상기 제2 영역의 제2 파티션 패턴들 사이의 간극을 채우는 제3 파티션 패턴을 형성하는 단계;
    상기 제1 영역의 제3 스페이서 패턴 및 상기 제2 영역의 이중 스페이서 구조물을 제거하는 단계;
    상기 제1 영역의 제1 파티션 패턴들 및 제1 스페이서 패턴은 노출시키면서 상기 제2 영역은 차단하는 제2 블로킹 막 패턴을 형성하는 단계; 및
    상기 제1 파티션 패턴들 및 상기 제2 블로킹 막 패턴을 제거하여 노출된 상기 제1 스페이서 패턴, 제2 파티션 패턴 및 제3 파티션 패턴을 식각배리어막으로 상기 하드마스크층을 식각하여 제1 영역 및 제2 영역 상에 하드마스크 패턴들을 형성하는 단계를 포함하는 미세 패턴 형성방법.
  13. 제12항에 있어서, 상기 이중 스페이서 구조물을 형성하는 단계는,
    상기 제1 블로킹 막 패턴을 형성하는 단계 이후에, 상기 제1 영역 및 제2 영역을 포함하는 상기 반도체 기판 전면에 스페이서 물질층을 형성하는 단계; 및
    상기 스페이서 물질층 상에 평탄화 공정을 수행하여 상기 제1 블로킹 막 패턴의 외측면부에 제3 스페이서 패턴을 형성하고, 상기 제2 스페이서 패턴의 외측면부에는 제4 스페이서 패턴을 형성하여 상기 제2 스페이서 패턴 및 제4 스페이서 패턴으로 이루어진 이중 스페이서 구조물을 형성하는 단계를 포함하는 미세 패턴 형성방법.
  14. 제13항에 있어서,
    상기 스페이서 물질층은 상기 제1 스페이서 패턴 또는 제2 스페이서 패턴과 식각 선택비가 상이한 절연 물질로 형성하는 미세 패턴 형성방법.
  15. 제14항에 있어서,
    상기 스페이서 물질층은 상기 제1 스페이서 패턴 또는 제2 스페이서 패턴을 구성하는 물질이 산화물계 물질층이면 상기 스페이서 물질층은 질화물계 물질층으로 형성하고, 상기 제1 스페이서 패턴 또는 제2 스페이서 패턴을 구성하는 물질이 질화물계 물질층이면 상기 스페이서 물질층은 산화물계 물질층으로 형성하는 미세 패턴 형성방법.
  16. 제12항에 있어서,
    상기 제1 블로킹 막 패턴 또는 제2 블로킹 막 패턴은 상호 동일한 물질을 포함하여 형성하는 미세 패턴 형성방법.
  17. 제12항에 있어서,
    상기 제4 스페이서 패턴은 상기 반도체 기판의 제2 영역에 형성된 상기 하드마스크 패턴들 사이의 스페이스 선폭의 크기를 조절하는 미세 패턴 형성방법.
  18. 제12항에 있어서, 상기 제3 파티션 패턴을 형성하는 단계는,
    상기 이중 스페이서 구조물을 형성하는 단계 이후에, 상기 제1 블로킹 막 패턴, 제2 파티션 패턴들 및 이중 스페이서 구조물을 매립하는 갭필 물질층을 형성하는 단계; 및
    상기 갭필 물질층을 상기 제1 블로킹 막 패턴 또는 제2 파티션 패턴들의 상부면보다 낮은 높이를 가지는 위치까지 제거하는 평탄화 공정을 진행하여 상기 제3 파티션 패턴을 형성하는 단계를 포함하는 미세 패턴 형성방법.
  19. 제18항에 있어서,
    상기 갭필 물질층은 상기 제2 파티션 패턴들과 동일한 물질로 형성하는 미세 패턴 형성방법.
  20. 제12항에 있어서,
    상기 제1 영역은 메모리 소자들이 배치된 셀 영역이고, 상기 제2 영역은 상기 메모리 소자의 동작을 제어하는 주변 회로들이 배치되는 코어 영역 또는 주변 영역인 미세 패턴 형성방법.
  21. 제12항에 있어서,
    상기 제1 영역의 제1 파티션 패턴은 제1 스토리지노드 콘택과 연결되는 제2 스토리지노드 콘택이 형성될 위치 및 크기를 지정하는 미세 패턴 형성방법.
  22. 제12항에 있어서,
    상기 제1 파티션 패턴들은 일 열에 배열된 제1 파티션 패턴들과 인접하는 다른 열에 배열된 제1 파티션 패턴들이 상호 엇갈리는 메쉬(mesh) 형상을 가지게 배열되는 미세 패턴 형성방법.
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* Cited by examiner, † Cited by third party
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CN110828460A (zh) * 2018-08-14 2020-02-21 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法

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