KR20180029606A - 반도체 소자, 발광 소자 및 이를 구비한 조명 장치 - Google Patents

반도체 소자, 발광 소자 및 이를 구비한 조명 장치 Download PDF

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KR20180029606A
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이종섭
강기만
김승환
송현돈
정성달
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엘지이노텍 주식회사
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Abstract

실시 예에 따른 반도체 소자는, 기판; 상기 기판 위에 제1도전형 반도체층, 활성층, 및 제2도전형 반도체층을 갖는 발광 구조물; 상기 발광 구조물 위에 상기 제1도전형 반도체층과 연결된 제1전극층; 상기 발광 구조물과 상기 제1전극층 사이에 상기 제2도전형 반도체층과 연결된 제2전극층; 상기 발광 구조물 위에 상기 제1전극층과 연결된 제1패드; 상기 발광 구조물 위에 상기 제2전극층과 연결된 제2패드; 및 상기 제2전극층과 상기 발광 구조물 사이, 상기 제1,2전극층 사이, 및 상기 제1,2패드와 상기 제1전극층 사이에 배치된 절연층을 포함한다. 상기 제1도전형 반도체층은 중심 영역, 상기 중심 영역의 둘레에 제1영역 및 상기 중심 영역에 오목한 복수의 리세스를 포함하며, 상기 제1영역은 상기 중심 영역의 둘레에 서로 다른 제1축 방향과 제2축 방향을 따라 배치된다. 상기 제1전극층은 상기 제1영역의 축 방향을 따라 배치된 주변 전극 및 상기 각 리세스에 배치된 내부 전극을 포함하며, 상기 주변 전극은 상기 제1영역의 축 방향을 따라 상기 제1영역과 접촉된다. 상기 절연층은 상기 제1,2축 방향이 교차하는 제1영역의 코너 영역에서 상기 주변 전극과 상기 제1영역 사이에 배치되는 연장부를 포함한다. .

Description

반도체 소자, 발광 소자 및 이를 구비한 조명 장치{SEMICONDUCTOR DEVICE, LIGHT EMITTING DEVICE AND LIGHTING APPARATUS HAVING THE SAME}
실시 예는 반도체 소자에 관한 것이다.
실시 예는 반도체를 갖는 발광 소자에 관한 것이다.
실시 예는 반도체 소자 또는 발광 소자를 갖는 조명 장치에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지고 있어, 발광 소자, 수광 소자 및 각종 다이오드 등과 같은 다양한 소자로 사용될 수 있다.
특히, 반도체의 III-V족 또는 II-VI족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
실시 예는 제1도전형 반도체층의 중심 영역 및 외측 둘레에 제1전극층이 배치된 반도체 소자 또는 발광 소자를 제공한다.
실시 예는 발광 구조물의 외측 둘레를 따라 연속적인 제1전극층이 제1도전형 반도체층과 접촉되는 영역과 비 접촉되는 영역을 갖는 반도체 소자 또는 발광 소자를 제공한다.
실시 예는 발광 구조물의 중심 영역에 분산 배치된 리세스들에 제1전극층의 일부를 배치하고, 상기 제1전극층 상에 복수의 패드를 배치한 반도체 소자 및 발광 소자를 제공한다.
실시 예는 반도체 기판을 갖는 전류 분산 효과가 우수한 반도체 소자 또는 발광 소자를 제공한다.
실시 예는 제1전극층의 반사 면적을 개선한 반도체 소자 또는 발광 소자를 제공한다.
실시 예는 방열 효율이 개선된 반도체 소자 또는 발광 소자를 제공한다.
실시 예는 플립 칩 형태의 반도체 소자 또는 발광 소자를 제공한다.
실시 예는 상기한 반도체 또는 발광 소자를 갖는 라이트 유닛 또는 조명 장치의 전기적인 신뢰성을 개선시켜 줄 수 있다.
실시 예에 따른 반도체 소자 또는 발광 소자는, 기판; 상기 기판 위에 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 및 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 위에 배치되며 상기 제1도전형 반도체층과 전기적으로 연결된 제1전극층; 상기 발광 구조물과 상기 제1전극층 사이에 배치되며 상기 제2도전형 반도체층과 전기적으로 연결된 제2전극층; 상기 발광 구조물 위에 상기 제1전극층과 전기적으로 연결된 제1패드; 상기 발광 구조물 위에 상기 제2전극층과 전기적으로 연결된 제2패드; 및 상기 제2전극층과 상기 발광 구조물 사이, 상기 제1,2전극층 사이, 및 상기 제1,2패드와 상기 제1전극층 사이에 배치된 절연층을 포함하며, 상기 제1도전형 반도체층은 중심 영역, 상기 중심 영역의 둘레에 제1영역 및 상기 중심 영역에 오목한 복수의 리세스를 포함하며, 상기 제1영역은 상기 중심 영역의 둘레에 서로 반대측 제1축 방향과 상기 제1축 방향에 직교하는 제2축 방향을 따라 배치되며, 상기 제1전극층은 상기 제1영역의 축 방향을 따라 배치된 주변 전극 및 상기 각 리세스에 배치된 내부 전극을 포함하며, 상기 주변 전극은 상기 제1영역의 축 방향을 따라 상기 제1영역과 접촉되고, 상기 절연층은 상기 제1,2축 방향이 교차하는 제1영역의 코너 영역에서 상기 주변 전극과 상기 제1영역 사이에 배치되는 연장부를 포함할 수 있다.
실시 예에 따른 반도체 소자 또는 발광 소자는, 기판; 상기 기판 위에 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 및 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 위에 배치되며 상기 제1도전형 반도체층과 전기적으로 연결된 제1전극층; 상기 발광 구조물과 상기 제1전극층 사이에 배치되며 상기 제2도전형 반도체층과 전기적으로 연결된 제2전극층; 상기 발광 구조물 위에 상기 제1전극층과 전기적으로 연결된 제1패드; 상기 발광 구조물 위에 상기 제2전극층과 전기적으로 연결된 제2패드; 및 상기 제2전극층과 상기 발광 구조물 사이, 상기 제1,2전극층 사이, 및 상기 제1,2패드와 상기 제1전극층 사이에 배치된 절연층을 포함하며, 상기 발광 구조물은 중심 영역, 상기 중심 영역의 둘레에 상기 중심 영역의 상면보다 낮은 제1영역 및 상기 중심 영역에 오목한 복수의 리세스를 포함하며, 상기 제1영역 및 상기 리세스의 바닥은 상기 활성층과 접하는 상기 제1도전형 반도체층의 상면보다 낮은 표면이며, 상기 제1영역은 서로 반대측 제1축 방향과 상기 제1축 방향에 직교하는 제2축 방향을 따라 배치되며, 상기 제1전극층은 상기 발광 구조물의 상면 및 측면을 감싸게 배치되며, 상기 제1전극층은 상기 제1영역의 축 방향을 따라 배치된 주변 전극 및 상기 각 리세스에 배치된 내부 전극을 포함하며, 상기 주변 전극은 상기 제1영역의 제1,2축 방향을 따라 상기 제1영역과 접촉되는 접촉 영역과 비 접촉되는 비 접촉 영역이 교대로 배치되며, 상기 제1영역의 축 방향을 따라 배치된 상기 주변 전극은 상기 접촉 영역의 면적이 비 접촉 영역의 면적보다 크며, 상기 제1영역의 축 방향을 따라 배치된 상기 주변 전극의 비 접촉 영역은 상기 접촉 영역보다 상기 제1영역의 각 꼭짓점에 더 인접하게 배치될 수 있다.
실시 예에 따른 조명 장치는, 회로 기판; 상기 회로 기판에 배열된 복수의 반도체 소자; 및 상기 회로 기판에 상기 복수의 반도체 소자를 전기적으로 연결하는 전극 패턴을 포함하며, 상기 반도체 소자는, 패턴을 갖는 기판; 상기 기판 위에 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 및 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물; 상기 발광 구조물 위에 배치되며 상기 제1도전형 반도체층과 전기적으로 연결된 제1전극층; 상기 발광 구조물과 상기 제1전극층 사이에 배치되며 상기 제2도전형 반도체층과 전기적으로 연결된 제2전극층; 상기 발광 구조물 위에 상기 제1전극층과 전기적으로 연결된 제1패드; 상기 발광 구조물 위에 상기 제2전극층과 전기적으로 연결된 제2패드; 및 상기 제2전극층과 상기 발광 구조물 사이, 상기 제1,2전극층 사이, 및 상기 제1,2패드와 상기 제1전극층 사이에 배치된 절연층을 포함하며, 상기 제1도전형 반도체층은 중심 영역, 상기 중심 영역의 둘레에 제1영역 및 상기 중심 영역에 오목한 복수의 리세스를 포함하며, 상기 제1영역은 상기 중심 영역의 둘레에 서로 반대측 제1축 방향과 상기 제1축 방향에 직교하는 제2축 방향을 따라 배치되며, 상기 제1전극층은 상기 제1영역의 축 방향을 따라 배치된 주변 전극 및 상기 각 리세스에 배치된 내부 전극을 포함하며, 상기 주변 전극은 상기 제1영역의 축 방향을 따라 상기 제1영역과 접촉되고, 상기 절연층은 상기 제1,2축 방향이 교차하는 제1영역의 코너 영역에서 상기주변 전극과 상기 제1영역 사이에 배치되는 연장부를 포함할 수 있다.
실시 예에 의하면, 상기 내부 전극은 상기 리세스를 통해 상기 제1도전형 반도체층에 접촉되며, 상기 내부 전극은 상기 제1패드와 중첩되는 복수의 제1내부 전극, 상기 제2패드와 중첩되는 복수의 제2내부 전극을 포함할 수 있다. 상기 내부 전극은 상기 제1,2패드 사이의 간극 영역과 중첩되는 복수의 제3내부 전극을 포함하며, 상기 제1 내지 제3내부 전극은 제1축 및 제2축 방향으로 동일한 간격을 가질 수 있다. 상기 제1내부 전극과 상기 제1도전형 반도체층 간의 접촉 면적은 상기 제2내부 전극과 상기 제1도전형 반도체층 간의 접촉 면적이 동일할 수 있다. 상기 제1,2내부 전극은 상기 제1,2패드 사이의 센터 측 제1축 방향을 기준으로 서로 대칭되게 배열될 수 있다.
실시 예에 의하면, 상기 제1패드는 상기 제1전극층과 연결된 복수의 접촉 돌기를 포함하며, 상기 제2패드는 상기 제2전극층과 연결된 복수의 접촉 돌기를 포함하며, 상기 제1패드의 접촉 돌기와 상기 제2패드의 접촉 돌기는 서로 동일한 개수로 배치될 수 있다. 상기 제1패드의 접촉 돌기는 서로 이격된 복수의 제1돌기 및 복수의 제2돌기를 포함하며, 상기 복수의 제1돌기는 상기 복수의 제2돌기보다 사이즈가 크고 상기 제2돌기들보다 상기 제1패드의 센터에 더 인접하게 배치될 수 있다. 상기 제2패드는 서로 이격된 복수의 제3돌기 및 복수의 제4돌기를 포함하며, 상기 제3,4돌기는 상기 제1,2패드 사이의 센터 측 제1축 방향을 기준으로 제1,2돌기와 대칭되게 배치될 수 있다. 실시 예에 의하면, 상기 복수의 제1,2돌기 간의 간격은 상기 제1,2패드 사이의 간격보다 작을 수 있다.
실시 예에 의하면, 상기 절연층은, 상기 발광 구조물의 리세스 및 상기 발광 구조물의 측면에 배치된 제1절연층, 상기 제1전극층과 상기 제2전극층 사이에 배치된 제2절연층, 및 상기 제1전극층과 상기 제1,2패드 사이에 배치된 제3절연층을 포함하며, 상기 제1,2절연층 중 적어도 하나는 상기 제1영역의 코너 영역에서 상기 주변 전극과 상기 제1영역 사이로 연장될 수 있다.
실시 예에 의하면, 상기 제1전극층은 상기 제1도전형 반도체층과 오믹 접촉되는 반사 전극층, 및 상기 반사 전극층 상에 캡핑층을 포함하며, 상기 제2전극층은 상기 제2도전형 반도체층과 접촉되는 전도층 및 상기 전도층 상에 반사층을 포함하며, 상기 제1전극층은 상기 발광 구조물의 중심 영역의 상면, 상기 발광 구조물의 측면 및 상기 제1영역 상에 배치될 수 있다.
실시 예에 의하면, 상기 발광 구조물 상에 배치된 상기 제1,2전극층은 제3축 방향으로 상기 제1,2패드와 중첩되며, 상기 전도층은 상기 제1전극층의 반사 전극층과 다른 물질을 가질 수 있다.
실시 예에 의하면, 상기 발광 구조물의 측면은 경사질 수 있고, 상기 기판은 화합물 반도체로 형성될 수 있다.
실시 예에 의하면, 상기 제1,2패드는 상면에 상기 리세스에 대응되는 복수의 오목부를 포함할 수 있다.
실시 예에 의하면, 상기 주변 전극은 상기 제1영역의 각 축 방향을 따라 연속적 또는 불연속적으로 배치될 수 있다.
실시 예에 의하면, 상기 반도체 기판 상에 형광체층 및 상기 반도체 소자의 둘레에 반사 부재 중 적어도 하나 또는 모두를 포함할 수 있다.
실시 예에 의하면, 반도체 소자 또는 발광 소자의 광 효율이 개선될 수 있다.
실시 예에 의하면, 반도체 소자 또는 발광 소자 내에서의 광 반사 효율이 개선될 수 있다.
실시 예에 의하면, 반도체 소자 또는 발광 소자의 방열 효율이 개선될 수 있다.
실시 예에 의하면, 고 출력의 반도체 소자 또는 발광 소자의 신뢰성을 개선할 수 있다.
실시 예에 의하면, 고 출력의 반도체 소자 또는 발광 소자를 갖는 라이트 유닛 또는 조명 장치의 신뢰성을 개선시켜 줄 수 있다.
도 1은 제1실시 예에 따른 반도체 소자를 나타낸 평면도이다.
도 2는 도 1의 반도체 소자의 A-A측 단면도이다.
도 3은 도 1의 반도체 소자의 B-B측 단면도이다.
도 4은 도 3의 반도체 소자의 부분 확대도이다.
도 5는 도 1의 반도체 소자의 C-C측 단면도이다.
도 6은 도 5의 반도체 소자의 부분 확대도이다.
도 7은 도 1의 반도체 소자에서 제1영역의 코너 영역을 확대한 도면이다.
도 8은 도 7의 반도체 소자의 D-D측 단면도이다.
도 9는 도 7의 반도체 소자의 E-E측 단면도이다.
도 10은 도 1의 반도체 소자의 F-F측 단면도이다.
도 11은 도 8의 반도체 소자에서 제1전극층의 변형 예이다.
도 12는 도 9의 반도체 소자에서 제1전극층의 변형 예이다.
도 13은 도 1의 반도체 소자에서 제1전극층의 변형 예이다.
도 14는 도 1의 반도체 소자에서 접촉 돌기 및 리세스의 변형 예이다.
도 15는 제2실시 예로서, 도 2의 반도체 소자 상에 형광체층이 배치된 조명 장치를 나타낸 도면이다.
도 16은 도 15의 조명 장치에서, 도 2의 반도체 소자 상에 형광체층 및 둘레에 반사 부재가 배치된 도면이다.
도 17은 도 16의 조명 장치에서, 도 4의 반도체 소자가 회로 기판 상에 배열된 예를 나타낸 도면이다.
도 18은 실시 예에 따른 반도체 기판을 갖는 반도체 소자와 비교 예의 사파이어 기판을 갖는 소자의 광 출력 및 광 추출 효율을 비교한 그래프이다.
도 19는 실시 예에 따른 반도체 기판을 갖는 반도체 소자와 비교 예의 사파이어 기판을 갖는 소자의 전류 드롭(Current Droop)을 비교한 그래프이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. 특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. 예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 실시예를 첨부한 도면을 참조하여 설명한다. 본 발명에 따른 실시예의 설명에 있어서, 각 element의 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 본 실시예에 따른 반도체 소자는 발광소자일 수 있다. 발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭(band gap)에 의해서 결정될 수 있다. 따라서, 방출되는 빛의 파장은 상기 물질의 조성에 따라 다를 수 있다.
<실시예>
도 1은 제1실시 예에 따른 반도체 소자를 나타낸 평면도이고, 도 2는 도 1의 반도체 소자의 A-A측 단면도이며, 도 3은 도 1의 반도체 소자의 B-B측 단면도이며, 도 4은 도 3의 반도체 소자의 부분 확대도이고, 도 5는 도 1의 반도체 소자의 C-C측 단면도이며, 도 6은 도 5의 반도체 소자의 부분 확대도이고, 도 7은 도 1의 반도체 소자에서 제1영역의 코너 영역을 확대한 도면이며, 도 8은 도 7의 반도체 소자의 D-D측 단면도이고, 도 9는 도 7의 반도체 소자의 E-E측 단면도이며, 도 10은 도 1의 반도체 소자의 F-F측 단면도이다.
도 1 내지 도 10을 참조하면, 반도체 소자(100)는 기판(11), 상기 기판(11) 상에 제1도전형 반도체층(21), 활성층(22) 및 제2도전형 반도체층(23)을 갖는 발광 구조물(20), 상기 발광 구조물(20) 상에 상기 제1도전형 반도체층(21)과 전기적으로 연결된 제1전극층(40), 상기 발광 구조물(20)과 상기 제1전극층 사이에 상기 제2도전형 반도체층(23)과 전기적으로 연결된 제2전극층(60), 상기 제1전극층(40) 상에 복수의 패드(71,81)를 포함한다. 상기 제1전극층(4)은 상기 발광 구조물(20)의 상면 및 상부 측면을 덮고 상기 제1도전형 반도체층(21)의 외측 상에 배치되어, 상기 제1도전형 반도체층(21)과 부분적으로 연결되어, 전류를 확산시켜 주고 광 반사효율을 개선시켜 줄 수 있다.
실시 예에 따른 반도체 소자(100)는 발광 소자, 수광 소자, 빛 감지 소자 중 적어도 하나로 구현될 수 있다. 상기 반도체 소자(100)가 발광 소자인 경우, 자외선, 가시광선 또는 적외선 파장 중 적어도 하나를 발광할 수 있다. 상기 반도체 소자(100)가 수광 소자나 빛 감지 소자인 경우, 특정 파장의 광을 수광하거나 감지하는 소자일 수 있다. 실시 예는 반도체 소자(100)는 투명한 기판 예컨대, 전도성 또는 절연성 재질의 기판(11)을 갖는 소자로 구현될 수 있다.
<기판>
상기 기판(11)은 화합물 반도체로 형성될 수 있으며, 예컨대 III-V족 화합물 반도체로 형성될 수 있다. 상기 기판(11)은 상기 발광 구조물(20)을 구성하는 적어도 한 층의 반도체와 동일한 물질로 형성될 수 있다. 상기 기판(11)은 제1도전형 반도체층(21)과 동일한 굴절률을 갖는 재질로 형성될 수 있어, 결함의 발생을 방지하고 광 손실을 줄일 수 있다. 실시 예에 따른 기판(11)은 절연성 또는 unintentional doped 반도체 기판일 수 있다. 상기 기판(11) 내에 도펀트(dopant)를 도핑할 경우, dopant와 같은 불순물에 의한 광 추출 효율이 저하될 수 있어, dopant를 의도적으로 주입하지 않은 반도체층일 수 있다. 이하 설명의 편의를 위해, 기판(11)은 반도체 기판으로 설명하기로 한다.
상기 기판(11)은 GaN계 반도체 예컨대, GaN 반도체로 형성될 수 있다. 상기 기판(11)은 bulk GaN 단결정 기판일 수 있다. 이러한 기판(11)을 갖는 반도체 소자(100)는 사파이어 기판을 사용하는 경우에 비해 전위 밀도를 억제할 수 있어, 반도체층 내에서의 결정성이 개선될 수 있다. GaN계 반도체를 상기 기판(11)으로 활용한 반도체 소자(100)는 전류 확산을 개선하여 전류 집중을 억제하고 열 발생을 낮추어 줄 수 있고, 상기 기판(11)에 광추출을 위한 패턴을 더 크게 형성할 수 있다. 다른 예로서, 상기 기판(11)은 GaN이거나 GaAs, ZnO, GaP, InP, and Ga2O3 중 어느 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(11)은 상부에 복수의 돌출부(미도시)를 포함할 수 있다. 상기 복수의 돌출부는 다각뿔 형상일 수 있으며, 이에 대해 한정하지는 않는다. 상기 기판(11)의 두께(도 2의 T1)는 30㎛ 이상 예컨대, 30㎛ 내지 150㎛의 범위로 형성될 수 있으며, 상기 두께(T1)이 상기 범위보다 작은 경우 제조시의 핸들링이 어렵고 상기 범위보다 큰 경우 개별 소자로 분리시 기판(11)의 분리가 어렵거나 기판(11)의 두께가 두꺼워 광 추출 효율이 저하될 수 있다.
상기 기판(11)은 하부에 패턴(11A)을 포함할 수 있다. 상기 패턴(11A)은 뿔 형상 예컨대, 다각뿔 형상일 수 있다. 상기 다각뿔 형상은 육각 뿔 형상을 포함할 수 있다. 상기 패턴(11A)은 상기 기판(11)의 두께(T1)의 1% 내지 4%의 높이를 가질 수 있으며, 예컨대 상기 기판(11)이 GaN계 반도체일 경우 패턴(11A)을 10㎛ 높이까지 형성될 수 있다 상기 패턴(11A)은 서로 다른 크기나 서로 다른 높이를 가질 수 있다. 상기 패턴(11A)는 texture 구조를 포함할 수 있다. 이러한 패턴(11A)에 의해 출사되는 광의 추출 효율을 개선시켜 줄 수 있다.
상기 기판(11)은 도 2 및 도 3과 같이, 서로 반대측에 배치된 제1,2 측면(S1,S2)과, 서로 반대측에 배치된 제3,4측면(S3,S4)을 포함하며, 상기 제1,2측면(S1,S2)은 상기 제3,4측면(S3,S4)에 인접하게 배치된다. 상기 기판(11)의 각 측면(S1,S2,S3,S4)은 Z축 방향의 면으로 상기 반도체 소자(100)의 각 측면일 수 있다. 상기 기판(11)의 각 측면(S1,S2,S3,S4)은 발광 구조물(20)의 하부 측면이거나 또는 제1도전형 반도체층(21)의 측면일 수 있다. 상기 기판(11)의 각 측면(S1,S2,S3,S4)은 수직한 면이거나 경사진 면으로 형성될 수 있다.
상기 기판(11)는 탑뷰 또는 바텀뷰 형상이 다각형 형상일 수 있다. 상기 기판(11)은 도 1과 같이 탑뷰에서 볼 때, 평면 상에서 제1축 방향은 X축 방향이며, 제2축 방향은 X축 방향과 직교하는 Y축 방향일 수 있다. 상기 기판(11)의 두께 방향 또는 높이 방향은 제3축 방향이며, 상기 제3축 방향은 Z축 방향일 수 있다. 상기 기판(11)은 제1축 방향의 길이가 X1이고, 제2축 방향은 길이가 Y1인 경우, X1=Y1의 관계이거나, Y1≥X1의 관계를 가질 수 있다. 상기 기판(11)의 길이에서 X1, Y1는 0.8mm 이상 예컨대, 1mm 이상일 수 있다. 예를 들어, 상기 기판(11)이 상기 반도체 소자(100)의 하부구조를 이루고 있으므로, 상기 기판(11)의 제1축 방향의 길이(X1) 및 제2축 방향의 길이(Y1)는 반도체 소자의 X축 방향과 Y축 방향의 길이가 될 수 있다. 상기 기판(1)의 사이즈는 예컨대, X1×Y1는 800㎛~2500㎛×800㎛~2500㎛의 범위일 수 있으며, 상기 사이즈(X1×Y1)가 커질수록 발광 면적 증가에 따른 광 출력은 더 증가될 수 있다. 이러한 대면적의 기판(11)을 갖는 반도체 소자는 고 출력 소자 예컨대, 고 출력 LED로 구현될 수 있다. 이러한 고 출력 반도체 소자는 발광 구조물(20)의 발광 면적의 감소를 최소화하고, 전류 흐름이나 열 방출 경로의 확보가 중요하게 대두되고 있다. 실시 예는 반도체 소자(100) 내에서의 발광 면적의 감소를 최소화하고 전류 흐름 및 방열을 개선하기 위한 소자를 제공하고자 한다. 상기 반도체 소자(100)의 두께는 130㎛ 이상이 두께 예컨대, 130㎛ 내지 170㎛의 범위로 형성될 수 있다.
상기 기판(11) 상에는 III족-V족 화합물 반도체 및 II족-VI족 화합물 반도체 중 적어도 하나를 갖는 반도체층이 형성될 수 있다. 상기 반도체층은 복수의 층이 적층될 수 있다. 상기 화합물 반도체층의 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이에 대해 한정하지는 않는다. 상기 반도체층은 적층 구조에 따라 p-n 접합, n-p 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다. 상기 p는 p형 반도체층이며, 상기 n은 n형 반도체층이며, 상기 n-p 접합 또는 p-n 접합은 활성층을 가지며, 상기 n-p-n 접합 또는 p-n-p 접합은 n-p 사이 또는 p-n 사이에 적어도 하나의 활성층을 가질 수 있다. 상기 반도체층이 성장되는 기판은 성장 기판 또는 투광성 기판일 수 있고, 상기 반도체층에 별도로 부착된 기판은 전도성 또는 비 전도성 기판으로 투광성 또는 비 투광성 재질로 배치될 수 있다. 실시 예는 상기 기판(11)의 재질이 상기 반도체층의 재질과 동일한 계열로 제공됨으로써, 상기 반도체층의 결정 결함의 발생을 억제할 수 있다.
<발광 구조물(20)>
상기 발광 구조물(20)은 기판(11) 상에 배치되며, 복수의 반도체층을 포함한다. 상기 발광 구조물(20)은 제1도전형 반도체층(21), 상기 제1도전형 반도체층(21) 위에 배치된 활성층(22) 및 상기 활성층(22) 위에 배치된 제2도전형 반도체층(23)을 포함할 수 있다. 상기 발광 구조물(20)은 상기의 층들의 위 또는/및 아래에 다른 층들이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 구조물(20)의 상면 면적은 하면 면적보다 좁을 수 있다. 상기 발광 구조물(20)의 하면(11B)의 면적은 상기 기판(11)의 상면의 면적과 동일하거나 작을 수 있다. 여기서, 상기 면적은 X축-Y축 평면이 이루는 면적일 수 있다.
상기 제1도전형 반도체층(21)은 상기 기판(11)과 상기 활성층(22) 사이에 배치될 수 있다. 상기 제1도전형 반도체층(21)은 제1도전형의 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제1도전형 반도체층(21)은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(21)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 적어도 하나를 포함할 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑된 n형 반도체층이 될 수 있다. 상기 제1도전형 반도체층(21)은 단층 또는 다층으로 배치될 수 있다. 상기 제1도전형 반도체층(21)은 서로 다른 적어도 두 층이 교대로 배치된 초격자 구조로 형성될 수 있다. 상기 제1도전형 반도체층(21)은 전극 접촉층이 될 수 있다. 상기 제1도전형 반도체층(21)은 상기 기판(11)과 동일한 재료의 반도체를 포함할 수 있어, 상기 기판(11)과의 격자 상수의 차이를 낮추거나 제거할 수 있어, 결정 결함의 발생을 차단할 수 있다. 상기 제1도전형 반도체층(21)의 결정 결함은 사파이어 기판을 갖는 층에 비해 개선될 수 있다. 상기 제1도전형 반도체층(21)은 II족 내지 VI족 화합물 반도체 중에서 상기 기판(11)과 다른 화합물 반도체로 형성될 수 있다.
상기 기판(11)과 발광 구조물(20) 사이에는 반도체층 예컨대, 버퍼층을 포함할 수 있으며, 상기 버퍼층은 II족 내지 VI족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층은 III족-V족 화합물 반도체를 이용한 반도체층을 포함하며, 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 버퍼층은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, ZnO와 같은 재료 중 어느 하나로 형성될 수 있다. 실시 예는 상기 기판(11)을 사용함으로써, 상기 버퍼층은 제거될 수 있으며, 이에 대해 한정하지는 않는다.
상기 활성층(22)은 상기 제1도전형 반도체층(21)과 제2도전형 반도체층(23) 사이에 배치될 수 있다. 상기 활성층(22)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자 선 구조, 양자 점 구조 중 적어도 하나를 포함할 수 있다. 상기 활성층(22)은 III족-V족 및 II족-VI족의 화합물 반도체 재료 중 적어도 하나를 포함할 수 있다. 상기 활성층(22)은 에너지 밴드 갭이 다른 층들이 교대로 배치될 수 있다. 상기 활성층(22)은 우물층 및 장벽층을 포함하며, 상기 장벽층은 상기 우물층의 에너지 밴드 갭보다 넓은 에너지 밴드 갭을 갖는 반도체 재료로 형성될 수 있다.
상기 활성층(22)에서 우물층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 배치될 수 있다. 상기 장벽층은 예컨대, InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층/장벽층의 페어는 예를 들어, InGaN/GaN, GaN/AlGaN, AlGaN/AlGaN, InGaN/AlGaN, InGaN/InGaN, GaAs/AlGaAs, InGaAs/GaAs, InGaP/GaP, InGaP/AlInGaP, InP/GaAs 중 적어도 하나를 포함한다. 상기 활성층(22)은 자외선 파장, 가시광선, 또는 적외선 파장까지 선택적으로 발광할 수 있으며, 예컨대 자외선, 청색, 녹색, 적색, 백색 또는 적외선 광을 발광할 수 있다.
상기 활성층(22)과 상기 제1도전형 반도체층(21) 사이에는 하부 클래드층(미도시)이 배치될 수 있다. 상기 하부 클래드층은 III족-V족 및 II족-VI족의 화합물 반도체 재료 중 적어도 하나를 포함할 수 있으며, 예컨대 상기 기판(11)과 동일한 재료 또는 상이한 재료를 포함할 수 있다. 상기 활성층(22)과 상기 제2도전형 반도체층(23) 상에는 상부 클래드층(미도시)이 배치될 수 있다. 상기 상부 클래드층은 III족-V족 및 II족-VI족의 화합물 반도체 재료 중 적어도 하나를 포함할 수 있으며, 예컨대 상기 기판(11)과 동일한 재료 또는 상이한 재료를 포함할 수 있다.
상기 제2도전형 반도체층(23)은 상기 활성층(22) 위에 배치되며, 제2도전성 도펀트가 도핑된 III족-V족 및 II족-VI족의 화합물 반도체 중 적어도 하나로 구현될 수 있다. 상기 제2도전형 반도체층(23)은 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전성이 p형 반도체인 경우, 상기 제2도전성 도펀트는 Mg, Ze 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(23)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.
다른 예로서, 상기 제1도전형 반도체층(21)은 p형 반도체층일 수 있으며, 상기 제2도전형 반도체층(23)은 n형 반도체층일 수 있다. 상기 제2도전형 반도체층(23) 상에는 제1도전성의 반도체층이 더 배치될 수 있으며, 이에 대해 한정하지는 않는다. 따라서, 상기 발광 구조물(20)은 예컨대, 복수의 반도체층의 적층 구조에 의해 p-n 접합, n-p 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나를 포함할 수 있다.
상기 발광 구조물(20)의 측면(25)은 상기 Z축 방향에 대해 경사진 면으로 형성될 수 있다. 상기 발광 구조물(20)의 경사진 측면(25)은 입사되는 광의 임계각을 변화시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 발광 구조물(20)의 측면(25)은 상기 제1도전형 반도체층(21)의 일부분의 측면, 상기 활성층(22)의 측면 및 상기 제2도전형 반도체층(23)의 측면을 포함한다.
실시 예에 따른 상기 제2도전형 반도체층(23)과 상기 활성층(22)은 내부 전극을 위한 비아 구조를 가질 수 있다. 상기 활성층(22)의 하면 면적은 상기 비아 구조로 인해 기판(11)의 상면 면적보다는 작을 수 있으며, 예컨대 상기 기판(11)의 상면 면적에 비해 65% 이상 예컨대, 65% 내지 82%의 범위일 수 있다. 상기 활성층(22)의 하면 면적은 상기 제1도전형 반도체층(21)의 하면 면적에 비해 65% 이상 예컨대, 65% 내지 82%의 범위일 수 있다. 이러한 활성층(22)의 면적을 반도체 소자의 사이즈의 65%이상 제공해 줌으로써, 광 출력이 개선될 수 있다.
상기 발광 구조물(20)은 제1도전형 반도체층(21), 활성층(22) 및 제2도전형 반도체층(23)이 Z축 방향으로 중첩된 영역일 수 있다.
<발광 구조물의 제1영역 및 리세스의 구조>
도 1 내지 도 3과 같이, 상기 발광 구조물(20)은 평면 상에서, Z축 방향을 기준으로 중심 영역(Qx,Qy)과 상기 중심 영역(Qx,Qy)의 둘레에 제1영역(21A)을 포함할 수 있다. 상기 중심 영역(Qx,Qy)은 X축 방향의 중심 영역(Qx)과 Y축 방향의 중심 영역(Qy)이 교차되는 영역일 수 있다. 상기 중심 영역(Qx,Qy)은 제1영역(21A)의 안쪽에서 Z축 방향으로 돌출된 영역일 수 있다. 상기 중심 영역(Qx,Qy)은 상기 제1도전형 반도체층(도 2의 21)의 중심 영역을 포함할 수 있으며, 상기 제1영역(21A)의 표면보다 Z축 방향으로 돌출된 영역일 수 있다. 상기 중심 영역(Qx,Qy)은 Z축 방향으로 상기 활성층(도 2의 22)과 중첩된 영역을 포함할 수 있다. 상기 중심 영역(Qx,Qy)은 제1도전형 반도체층(21)에서 Z축 방향으로 상기 제1영역(21A)을 제외한 내부 영역일 수 있다.
상기 제1영역(21A)은 상기 발광 구조물(20)의 층들(21,22,23)이 중첩된 중심 영역(Qx,Qy)의 둘레에 배치될 수 있다. 상기 제1영역(21A)은 상기 제1도전형 반도체층(21)의 중심 영역(Qx,Qy)의 둘레에 배치된다. 상기 제1영역(21A)은 상기 중심 영역(Qx,Qy)의 둘레를 따라 배치될 수 있다. 상기 제1영역(21A)은 상기 제2도전형 반도체층(23), 상기 활성층(22) 및 상기 제1도전형 반도체층(21)의 상부가 메사 식각된 바닥 영역일 수 있다. 상기 제1영역(21A)은 상기 발광 구조물(20)의 측면(25)보다 외측에 배치될 수 있다. 상기 제1영역(21A)은 상기 제1도전형 반도체층(21)의 중심 영역(Qx,Qy)의 상면 높이보다 낮은 높이를 갖는 영역일 수 있다. 상기 제1영역(21A)의 상기 Z축 방향 높이는 상기 제1도전형 반도체층(21)의 중심영역(Qx,Qy)의 상면 높이보다 낮다. 상기 제1영역(21A)은 상기 활성층(22)과 접촉되거나 대면하는 제1도전형 반도체층(21)의 상면보다 낮은 상면을 포함할 수 있다. 상기 제1도전형 반도체층(21)의 중심영역(Qx,Qy)의 상면은 상기 활성층(22)과 접촉되거나 대면하는 면일 수 있다.
상기 제1영역(21)은 상기 중심 영역(Qx,Qy)을 기준으로 서로 반대측 X축 방향과 서로 반대측 Y축 방향을 따라 소정 폭을 갖는 주변 영역(Q1,Q2,Q3,Q4)을 포함할 수 있다. 상기 제1영역(21A)은 상기 제1도전형 반도체층(21)의 외측 둘레를 따라 서로 만나는 X축 방향과 Y축 방향의 주변 영역(Q1,Q2,Q3,Q4)을 포함할 수 있다. 상기 제1영역(21A)은 X축 방향으로 서로 반대측에 배치된 제1,2주변 영역(Q1,Q2)과, Y축 방향으로 서로 반대측에 배치된 제3,4주변 영역(Q3,Q4)을 포함할 수 있다. 상기 제1,2주변 영역(Q1,Q2)은 상기 제3,4주변 영역(Q3,Q4)과 서로 연결될 수 있다. 상기 제1영역(21A)의 코너 영역은 서로 다른 축 방향의 주변 영역(Q1,Q2,Q3,Q4)들이 공통되는 영역으로서, 예컨대 제1 및 제3주변 영역(Q1,Q3)의 공통되는 영역, 제1 및 제4주변 영역(Q1,Q4)의 공통되는 영역, 상기 제2 및 제3주변 영역(Q2,Q3)의 공통되는 영역, 및 상기 제2 및 제4주변 영역(Q2,Q4)의 공통되는 영역일 수 있다. 상기 제1영역(21A)의 코너 영역은 각 꼭짓점(S5,S6,S7,S8)으로부터 상기 제1도전형 반도체층(21)의 중심 영역(Qx,Qy)까지의 영역 또는 공통 영역까지일 수 있다. 상기 제1,2,3,4주변 영역(Q1,Q2,Q3,Q4)의 너비는 서로 동일하거나 다를 수 있으며, 예컨대 제1,2주변 영역(Q1,Q2)의 너비는 서로 동일하며 상기 제3,4주변 영역(Q3,Q4)의 너비는 서로 동일할 수 있다. 상기 제1,2주변 영역(Q1,Q2)의 너비는 상기 제3,4주변 영역(Q3,Q4)의 너비와 동일하거나 다를 수 있으며, 반도체 소자의 사이즈에 따라 다를 수 있다.
상기 제1영역(21A)의 X축 방향 또는 Y축 방향의 길이는 상기 제1도전형 반도체층(21)의 중심 영역(Qx,Qy)의 X축 방향 또는 Y축 방향의 길이보다 크게 배치될 수 있다. 상기 제1영역(21A)은 상기 제1도전형 반도체층(21)의 한 측면(S1,S2,S3,S4)의 길이까지 형성될 수 있다.
상기 제1영역(21A)의 표면은 거칠기가 없는 평면이거나 거칠기를 갖는 러프한 면일 수 있다. 상기 제1영역(21A)은 반도체 표면 예컨대, GaN이 노출될 수 있다. 상기 제1영역(21A)은 메사 에칭된 영역일 수 있으며, 습식 및 건식 에칭 공정에 의해 형성될 수 있다.
여기서, 도 3을 참조하면, 상기 제1도전형 반도체층(21)의 제1영역(21A)은 X축을 기준으로 상기 제2전극층(60)의 상면으로부터 Z축 방향으로 상기 활성층(22)의 상면보다 낮은 깊이로서, 2㎛ 이하, 예컨대 1.5㎛ 이하의 깊이를 가질 수 있다. 상기 제1영역(21A)의 깊이가 2㎛보다 클 경우 발광 구조물의 측면 각도를 고정하면 발광 면적이 줄어들거나, 측면 경사 각도를 더 크게 하면 제1전극층(40)이 끊어질 수 있다. 또한 상기 제1영역(21A)의 깊이를 더 깊게 할 경우, 전류 확산의 개선 정도가 미미할 수 있다.
상기 발광 구조물(20)은 중심 영역(Qx,Qy)에 복수의 리세스(2)를 가질 수 있다. 상기 복수의 리세스(2)는 발광 구조물(20)의 상면을 기준으로 바닥까지의 깊이가 상기 제1영역(21A)의 상면 깊이와 동일한 깊이를 가질 수 있다. 이는 메사 에칭과 같은 공정을 통해 리세스(2) 및 제1영역(21A)이 형성될 수 있다.
상기 복수의 리세스(2)는 상기 중심 영역(Qx,Qy)의 센터 측에서 X축 방향을 기준으로 대칭되는 형상을 가질 수 있다. 상기 복수의 리세스(2)는 상기 중심 영역(Qx,Qy)의 센터 측에서 Y축 방향을 기준으로 대칭되는 형상을 가질 수 있다. 상기 복수의 리세스(2)는 상기 중심 영역(Qx,Qy)의 전 영역에 분포될 수 있으며, X축 방향의 간격(D2)이 서로 동일할 수 있다. 상기 복수의 리세스(2)는 상기 중심 영역(Qx,Qy)의 전 영역에 분포될 수 있으며, Y축 방향의 간격(D1)이 서로 동일할 수 있다. 상기 X축 방향의 간격(D2)은 Y축 방향의 간격(D1)과 동일할 수 있다.
상기 복수의 리세스(2) 중 적어도 2개 이상은 대각선 S5-S8의 방향 및 S6-S7의 방향으로 배열될 수 있다. 상기 복수의 리세스(2)는 X축 방향 및 Y축 방향으로 복수의 열로 배치될 수 있으며, 각 열의 리세스(2)의 개수는 서로 같거나 다를 수 있다. 상기 복수의 리세스(2)는 인접한 열들과 지그 재그 형태로 배열될 수 있다. 다른 예로서, 도 14와 같이 리세스(2)들은 N×M 행렬(N,M>3, N≤M)을 갖고 서로 동일한 간격(D1)으로 배치될 수 있다.
상기 각 리세스(2)는 상부 너비가 바닥 너비보다 넓을 수 있으며, 이에 대해 한정하지는 않는다. 상기 복수의 리세스(2)는 상기 복수의 패드(71,81)와 Z축 방향으로 중첩될 수 있다. 상기 복수의 리세스(2)는 상기 복수의 패드(71,81)들 사이의 영역과 Z축 방향으로 중첩될 수 있다.
<제1전극층(40)>
상기 제1전극층(40)은 도 1 내지 도 3과 같이, 상기 발광 구조물(20)의 상면, 측면(25) 및 제1영역(21A) 상에 배치될 수 있다. 상기 제1전극층(40)은 상기 발광 구조물(20)의 중심 영역(Qx,Qy) 및 상기 제1영역(21A)의 일부 영역을 덮을 수 있다.
상기 제1전극층(40)은 제3절연층(55)의 개구부(6,7)를 제외한 상기 발광 구조물(20)의 상부, 상기 발광 구조물(20)의 측면(25) 및 상기 제1도전형 반도체층(21)의 제1영역(21A)의 일부 영역을 커버한다. 상기 제1전극층(40)은 상기 Z축 방향으로 상기 발광 구조물(20)의 중심 영역(Qx,Qy), 상기 발광 구조물(20)의 측면(25), 및 상기 제1영역(21)의 일부 영역과 중첩될 수 있다. 상기 제1전극층(40)은 상기 발광 구조물(20)의 리세스(2) 상에 배치될 수 있다. 이러한 제1전극층(40)은 상기 발광 구조물(20)의 상면/측면의 면적 합보다 큰 면적을 갖고 배치되므로, 발광 구조물(20)의 상면/측면 방향으로 진행하는 광의 누설을 방지하고 반사시켜 줄 수 있다. 상기 제1전극층(40)은 상기 기판(11)의 상면 또는 상기 제1도전형 반도체층(21)의 하면에 대해 90% 이상을 커버하는 면적으로 제공되므로, 입사되는 광의 반사 효율을 개선될 수 있다.
상기 제1전극층(40)은 금속 재질로 단층 또는 다층을 형성될 수 있다. 상기 제1전극층(40)은 입사되는 광을 반사하며 전원을 공급하고 전류를 확산하는 기능을 하며, 반사 전극층 또는 확산층으로 정의될 수 있다. 상기 제1전극층(40)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr, Ti, Cu 중 적어도 하나 또는 이들의 선택적인 조합으로 구성된 그룹으로부터 선택된 재료로 이루어진 적어도 하나를 포함할 수 있다. 상기 제1전극층(40)이 다층인 경우, 접촉층, 반사층, 캡핑층 및 본딩층을 갖는 적층 구조를 포함한다. 상기 제1전극층(40)은 Cr, Ag, Al, Ni, Ti, Au를 선택적으로 적층할 수 있으며, 예컨대 Cr/Al/Ni/Au/Ti, Ni/Ag/Ni/Ti/Au/Ti, 또는 Ni/Ag/Ni/Ti/Ni/Au/Ti의 적층 구조를 가질 수 있다. 상기 Au의 두께는 400nm 이상 예컨대, 500nm 내지 900nm의 범위이고 상기 Al 또는 Ag는 Au의 두께보다 얇은 두께를 갖되 100nm 이상으로 형성될 수 있으며, 다른 층들은 150nm 이하로 형성하여, 접착력의 저하를 방지하고 광을 반사 효율을 개선시켜 줄 수 있다. 상기 제1전극층(40)은 상기 제2전극층(60)의 반사 금속 예컨대, Al과 다른 금속(예: Ag)을 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 4 및 도 6과 같이, 상기 제1전극층(40)은 반사 전극층(L1) 및 캡핑층(L2)의 적층 구조를 포함하며, 상기 반사 전극층(L1)은 단층 또는 다층으로 형성될 수 있으며, 상기 제1도전형 반도체층(21)과 오믹 접촉될 수 있다. 상기 반사 전극층(L1)은 오믹 접촉층과 반사하는 층을 포함할 수 있다. 상기 캡핑층(L2)은 상기 반사 전극층(L1)을 보호하는 층이며 열 및 전류를 확산시켜 줄 수 있다. 상기 반사 전극층(L1)은 Cr/Al, Ni/Ag, Ni/Ag/Ni, 또는 Cr/Al/Ni/Au/Ti의 적층 구조를 포함할 수 있다. 상기 캡핑층(L2)은 상기 반사 전극층(L1)의 표면에 Au을 포함하는 층 구조 예컨대, Au/Ni, Au/Ti와 같은 층 구조를 포함할 수 있다.
여기서, 상기 반사 전극층(L1)은 예1의 Ag/Ni 또는 예2의 Ni/Ag/Ni의 적층 구조를 갖는 경우, 상기 활성층(22)으로부터 방출된 광의 파장에 대해 90% 이상 예컨대, 93% 이상의 반사율을 가질 수 있다. 상기 반사율(R)을 비교하면 RAg / Ni>RNi / Ag / Ni의 관계를 가질 수 있으며, 상기 Ag의 두께는 200nm 내지 300nm의 범위를 가질 수 있다. 이러한 제1전극층(40)은 상기 활성층(22)으로부터 방출된 광 중에서 상기 제1전극층(40)으로 진행되는 광의 대부분을 반사할 수 있다. 예를 들면, 상기 제1전극층(40)이 상기 발광 구조물(20)의 상면 위, 상기 발광 구조물(20)의 측면(25) 및 제1영역(21A) 상에 배치되므로, 상기 제1도전형 반도체층(21)의 제1영역(21A)에서의 광 손실을 줄이고 광 추출 효율을 개선시켜 줄 수 있다.
상기 제1전극층(40)은 다른 예로서, 다층 구조 중에서 반도체층과 접착되는 접착층은 금속 산화물 또는 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 금속 산화물 또는 금속 질화물은 ITO(indium tin oxide), ITON(ITO nitride), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO와 같은 재료 중 적어도 하나를 포함할 수 있다.
여기서, 상기 제1전극층(40)은 상기 제1영역(21A)에 배치된 주변 전극(40B: 41,42,43,44)과, 상기 리세스(2)에 배치된 내부 전극(45)을 포함할 수 있다. 상기 주변 전극(40B: 41,42,43,44) 및 내부 전극(45)은 상기 제1전극층(40)과 동일한 적층 구조를 가질 수 있다. 상기 주변 전극(41,42,43,44) 및 내부 전극(45)은 상기 제1전극층(40)과 동일한 금속으로 형성될 수 있다. 상기 제1전극층(40)은 제1패드(71)와 전기적으로 연결되며, 상기 제1패드(71)는 상기 주변 전극(41,42,43,44) 및 내부 전극(45)과 전기적으로 연결될 수 있다. 상기 주변 전극(40B: 41,42,43,44)과 상기 내부 전극(45)은 상기 제1도전형 반도체층(21)과 접촉되고 전기적으로 연결될 수 있다.
상기 주변 전극(40B: 41,42,43,44)은 상기 제1도전형 반도체층(21)의 중심 영역(Qx,Qy)과 최 외곽 에지 사이의 제1영역(21A) 상에 배치될 수 있다.상기 주변 전극(40B: 41,42,43,44)은 상기 제1도전형 반도체층(21)의 중심 영역(Qx,Qy) 둘레인 제1영역(21A) 상에 배치될 수 있다. 상기 주변 전극(40B: 41,42,43,44)은 상기 중심 영역(Qx,Qy)의 둘레에 X축 방향과 Y축 방향으로 배치된 주변 영역(Q1,Q2,Q3,Q4)에 배치될 수 있다.
상기 주변 전극(40B: 41,42,43,44)은 서로 반대측 Y축 방향의 제1영역(21A)을 따라 Y축 방향으로 배치된 제1,2주변 전극(41,42)과, 서로 반대측 X축 방향의 제1영역(21A)을 따라 X축 방향으로 배치된 제3,4주변 전극(43,44)을 포함할 수 있다. X축 방향으로 서로 반대측에 배치된 제1,2주변 전극(41,42)은 80% 이상의 영역에서 서로 평행하게 배치될 수 있고, Y축 방향으로 서로 반대측에 배치된 제3,4주변 전극(43,44)은 80% 이상의 영역에서 서로 평행하게 배치될 수 있다.
상기 주변 전극(41,42,43,44)들은 상기 제1영역(21A)의 축 방향과 동일한 축 방향으로 길게 배치될 수 있다. 상기 제1,2주변 전극(41,42)은 상기 제1영역(21A)의 제1 및 제2주변 영역(Q1,Q2)을 따라 Y축 방향으로 긴 길이를 갖고 배치되고, 상기 제3,4주변 전극(43,44)은 상기 제1영역(21A)의 제3 및 제4주변 영역(Q3,Q4)을 따라 X축 방향으로 긴 길이를 갖고 배치될 수 있다. 이하 주변 전극(41,42,43,44)의 X축 또는 Y축 방향의 길이는 Qx, Qy의 길이보다는 길게 배치될 수 있다.
상기 제1 및 제2주변 전극(41,42) 각각의 양단부는 상기 제3 및 제4주변 전극(43,44)에 연결될 수 있다. 상기 제1영역(21A)에서 X축 방향과 Y축 방향이 교차되는 주변 영역(Q1,Q2,Q3,Q4)의 공통 영역(또는 코너 영역)은 상기 제1 내지 제4주변 전극(41,42,43,44)의 일부가 배치되고 서로 연결될 수 있다. 서로 다른 축 방향에 배치된 주변 전극들(41,42,43,44)의 길이는 서로 동일하거나 서로 다를 수 있다. 이러한 주변 전극들(41,42,43,44)의 길이는 반도체 소자의 형상에 따라 달라질 수 있다. 상기 주변 전극(41,42,43,44)들은 외곽 형상이 상기 제1영역(21A)을 따라 연속적으로 연결된 다각 형상을 가질 수 있다.
상기 주변 전극(41,42,43,44)은 제1영역(21A)의 코너 영역에서 곡선 형상을 가지며 꼭짓점들(S5,S6,S7,S8)로부터 이격될 수 있다. 상기 제1도전형 반도체층(21)은 상기 주변 전극(40)을 통해 균일한 분포의 전류를 공급받을 수 있다.
상기 내부 전극(45)은 상기 발광 구조물(20)의 중심 영역(Qx,Qy)에 배치된 각 리세스(2)에 배치될 수 있다. 상기 내부 전극(45:46,47,48)은 Z축 방향으로 제1패드(71)와 중첩되는 복수의 제1내부 전극(46), 제2패드(81)와 중첩되는 복수의 제2내부 전극(47), 및 상기 제1,2패드(71,81) 사이의 간극 영역과 중첩되는 제3내부 전극(48)을 포함할 수 있다. 상기 제1,2내부 전극(46,47)은 간극 영역(77)의 중심을 지나는 X축 방향을 기준으로 대칭 형태로 배열될 수 있다. 상기 제1,2내부 전극(46,47)은 동일한 개수로 배치될 수 있고, 제3내부 전극(48)의 개수보다 많을 수 있다. 상기 제1내부 전극(46)은 제1도전형 반도체층(21) 간의 접촉 면적은 상기 제2내부 전극(47)과 제1도전형 반도체층(21) 간의 접촉 면적과 동일할 수 있다. 이에 따라 열 분산 및 전류 확산 효율을 개선시켜 줄 수 있다.
상기 내부 전극(45:46,47,48)은 상기 중심 영역(Qx,Qy) 내의 서로 다른 위치에서 제1도전형 반도체층(21)과 접촉되어, 전류를 분산시켜 줄 수 있다. 상기 제1,2내부 전극(46,47)을 갖는 제1전극층(40)은 각 패드(71,81)의 아래에 발생되는 열을 전달하거나 분산하는 경로로 사용될 수 있다. 상기 제3내부 전극(48)을 갖는 제1전극층(40)은 제1,2패드(71,81)의 사이의 영역으로 열이 집중되는 것을 억제할 수 있다.
도 1, 도 7 내지 도 9와 같이, 상기 제1전극층(40)은 상기 제1영역(21A)과 접촉되는 접촉 영역과 비 접촉되는 비 접촉영역(40C)을 포함하며, 상기 접촉영역과 비 접촉영역(40C)은 상기 제1영역(21A)를 따라 교대로 배치될 수 있다. 상기 접촉 영역은 주변 전극(41,42,43,44)들이 접촉되는 영역이며, 상기 비 접촉 영역(40C)는 주변 전극(41,42,43,44)들이 비 접촉되는 영역일 수 있다. 상기 제1영역(21A) 상에서 주변 전극(41,42,43,44)의 접촉 영역의 면적은 비 접촉 영역(40C)의 면적보다 클 수 있다. 도 7과 같이, 상기 비 접촉 영역(40C)은 상기 접촉 영역보다 제1영역(21A)의 꼭짓점(S5,S6,S7,S8)에 더 인접하게 배치될 수 있다. 상기 비 접촉 영역(40C)은 상기 제1영역(21A)의 코너 영역을 포함할 수 있으며, 상기 코너 영역은 서로 다른 주변 영역이 공통되는 영역(Q1-Q3,Q1-Q4,Q2-Q3,Q2-Q4)을 포함할 수 있다. 상기 비 접촉 영역(40C)은 상기 제1영역(21A) 중에서 상기 각 꼭짓점(S5,S6,S7,S8)을 기준으로 Y축 방향으로 제1너비(Q5) 및 X축 방향으로 제2너비(Q6)를 갖는 영역이 교차되는 영역일 수 있다. 상기 제1너비(Q5)는 제3,4주변 영역(Q3,Q4)의 너비보다 클 수 있으며, 상기 제2너비(Q6)는 제1,2주변 영역(Q1,Q2)의 너비보다 클 수 있다. 상기 각 주변 영역(Q1,Q2,Q3,Q4)에서 상기 비 접촉 영역(40C)의 길이 비율은 상기 제1도전형 반도체층(21)의 한 변의 길이(X1,Y1)의 10% 이상 예컨대, 10% 내지 50%의 범위를 가질 수 잇다. 상기 각 주변 영역(Q1,Q2,Q3,Q4)에서 상기 비 접촉 영역(40C)의 길이는 2×Q5 또는 2×Q6가 될 수 있다. 상기 비 접촉 영역(40C)의 길이 비율은 기판(11)의 각 측면 길이(X1,Y1)의 10% 내지 50%의 범위일 수 있다. 상기 각 주변 영역(Q1,Q2,Q3,Q4)에서 상기 비 접촉 영역(40C)의 길이(Q5,Q6)는 100㎛ 이상일 수 있으며, 예컨대 100㎛ 내지 500㎛의 범위일 수 있다. 상기 각 주변 영역(Q1,Q2,Q3,Q4)에서 상기 비 접촉 영역(40C)의 길이(Q5,Q6)의 비율이 상기 범위보다 작으면 상기 제1전극층(40)이 꼭짓점(S5,S6,S7,S8)에 인접하게 되어, 꼭짓점(S5,S6,S7,S8)으로 전류가 집중될 수 있고, 이로 인해 광 효율이 균일하지 않을 수 있고, 상기 범위보다 크면 상기 제1전극층(40)의 접촉 면적 감소에 따른 전류 분산 효율 및 광 출력이 저하될 수 있고 비 접촉 영역(40C)에서의 광 손실이 증가될 수 있다.
상기 비 접촉 영역(40C)은 발광 구조물(20)의 측면과 측면 사이의 모서리를 기준으로 소정 거리(도 7의 Q7)로 이격될 수 있으며, 상기 거리(Q7)는 50㎛ 이상으로서, 발광 구조물(20)의 측면들 사이의 모서리 부분과 꼭짓점(S5,S6,S7,S8) 부근으로 전류가 흐르는 것을 차단할 수 있다. 실시 예는 상기 제1전극층(40)이 코너 영역(Q1-Q3,Q1-Q4,Q2-Q3,Q2-Q4)에서 의 제1도전형 반도체층(21)과의 비 접촉 영역(40C)을 가짐으로써, 각 꼭짓점(S5,S6,S7,S8) 부근에서 전류가 집중되는 문제를 억제할 수 있다.
<제2전극층(60)>
상기 제2전극층(60)은 상기 발광 구조물(20) 상에 배치되며 제2도전형 반도체층(23)과 전기적으로 연결된 전극(층)을 포함할 수 있다. 상기 제2전극층(60)은 제2패드(81)과 전기적으로 연결될 수 있다. 상기 제2전극층(60)은 Z축 방향으로 활성층(22), 상기 제1,2패드(71,81), 상기 제1전극층(40)과 중첩될 수 있다.
상기 제2전극층(60)은 전도층(61) 및 반사층(63)을 포함하며, 상기 전도층(61)은 상기 Z축 방향을 기준으로 상기 반사층(63)과 상기 발광 구조물(20) 사이에 배치될 수 있다. 상기 전도층(61)은 상기 발광 구조물(20)의 상면과 접촉될 수 있다. 상기 전도층(61)은 상기 제2도전형 반도체층(23)의 상면과 접촉될 수 있다. 상기 전도층(61)은 상기 제2도전형 반도체층(23)과 오믹 접촉될 수 있다.
상기 전도층(61)은 비금속 또는 금속성의 전도성 재질을 포함한다. 상기 전도층(61)은 투명한 또는 불투명한 전도성 재질을 포함한다. 상기 전도층(61)은 금속 산화물 또는 금속 질화물 중 적어도 하나를 포함할 수 있다. 상기 전도층(61)은 ITO(indium tin oxide), ITON(ITO nitride), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO와 같은 재료 중 적어도 하나를 포함할 수 있다. 상기 전도층(61)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr, Ti, Cu 및 그 조합으로 구성된 그룹으로부터 선택된 재료로 이루어진 적어도 하나를 포함할 수 있다. 상기 전도층(61)은 단층 또는 다층을 포함하는 구조로 형성될 수 있다. 상기 전도층(61)은 10nm 이하 예컨대, 1 nm 내지 10 nm 두께로 배치될 수 있다. 상기 전도층(61)의 두께가 1 nm보다 얇을 경우 높은 면 저항으로 인하여 동작 전압 특성이 악화될 수 있고, 10 nm보다 두꺼울 경우 광의 투광 특성이 악화되어 광 추출 효율이 떨어질 수 있다. 상기 전도층(61)의 두께는 예컨대, 1 nm 내지 5 nm이하로 배치할 수 있으며, 상기 두께에서 전기적, 광학적 특성이 더 향상될 수 있다. 상기 전도층(61)이 투광성 재질로 형성된 경우, 상기 전도층(61)에 투광되는 광은 반사층(63)에 의해 반사될 수 있다. 상기 전도층(61)은 반사층(63)에 포함되거나, 제거될 수 있다. 여기서, 상기 제1도전형 반도체층(21)과 접촉되는 제1전극층(40)의 재질과, 상기 제2도전형 반도체층(23)과 접촉되는 제2전극층(60)의 재질은 서로 다를 수 있다.
상기 반사층(63)은 상기 발광 구조물(20) 위에 배치되며, 상기 제1전극층(40)은 상기 반사층(63) 위에 배치될 수 있다. 상기 반사층(63)은 상기 Z축 방향을 기준으로 상기 제1전극층(40)과 상기 발광 구조물(20)의 상면 사이에 배치될 수 있다. 상기 반사층(63)은 Z축 방향으로 상기 전도층(61)과 제1전극층(40) 사이에 배치될 수 있다. 상기 반사층(63)은 상기 제2도전형 반도체층(23)과 전기적으로 연결될 수 있다. 상기 반사층(63)은 상기 발광 구조물(20)의 측면(25)과 Z축 방향으로 중첩되지 않는 영역에 배치될 수 있다. 상기 제2전극층(60)은 상기 발광 구조물(20)의 측면(25)과 Z축 방향으로 중첩되지 않는 영역에 배치될 수 있다.
상기 반사층(63)은 금속 재질로 단층 또는 다층을 형성될 수 있다. 상기 반사층(63)은 입사되는 광을 반사하며 전원을 공급하는 반사 전극층 또는 전류 확산층으로 정의될 수 있다. 상기 반사층(63)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, Cr, Ti, Cu 중 적어도 하나 또는 이들의 선택적인 조합으로 구성된 그룹으로부터 선택된 재료로 이루어진 적어도 하나를 포함할 수 있다. 상기 반사층(63)이 다층인 경우, 반사층, 본딩층, 접착층 및 캡핑층을 선택적으로 갖는 적층 구조를 포함한다. 상기 반사층(63)은, 예컨대 Al, Ag, Ni, Ti, Au를 선택적으로 이용한 적층 구조로서, Ag/Ni/Ti/Ni/Au/Ti의 적층 구조를 포함할 수 있으며, 상기 Ag 및 Au의 각 두께는 200nm 이상으로 형성하고 다른 층들은 100nm 이하로 형성하여, 접착력의 저하를 방지하고 광을 반사 효율을 개선시켜 줄 수 있다. 여기서, 상기 Ni/Ti의 페어는 1페어 또는 2페어 이상 형성될 수 있다.
상기 반사층(63)의 상기 X축-Y축 평면에서의 상면 면적은 상기 발광 구조물(20)의 상면 면적보다 작은 면적을 가질 수 있다. 상기 반사층(63)의 상면 면적은 상기 전도층(61)의 상면 면적보다 작을 수 있다. 상기 전도층(61) 및 상기 반사층(63) 중 적어도 하나 또는 모두의 측면은 경사진 면으로 형성될 수 있다. 상기 전도층(61)의 에지는 상기 반사층(63)의 에지보다 더 외측으로 연장될 수 있다. 즉, 상기 전도층(61)의 상기 X축-Y축 평면에서의 면적은 상기 반사층(63)의 면적보다 더 클 수 있다. 상기 반사층(63)의 하면 면적은 상기 활성층(22)의 상면 면적보다 작고 상기 활성층(22)의 상면 면적의 90% 이상일 수 있다. 이러한 반사층(63)이 상기 활성층(22)의 상면에 대해 90% 이상을 커버함으로써, 광 반사 효율을 개선시켜 줄 수 있다. 상기 제1도전형 반도체층(21)의 하면 면적은 a이고, 상기 활성층(22)의 상면 면적은 b이며, 상기 반사층(63)의 하면 면적은 c인 경우, a>b>c의 관계를 가질 수 있다.
<절연층(51,53,55)>
실시 예에 따른 절연층(51,53,55)은 상기 발광 구조물(20)과 제1전극층(40) 사이, 상기 제1,2전극층(40,60) 사이, 상기 제2전극층(60)과 제1,2패드(71,81) 사이에 배치될 수 있다. 상기 절연층(51,53,55)은 서로 다른 전기 전도층 간의 접촉을 선택적으로 차단할 수 있다. 상기 절연층(51,53,55)은 제1,2,3절연층(51,53,55)을 포함할 수 있다. 상기 절연층(51,53,55)은 유전체 재질을 이용하여 단층 또는 다층으로 형성될 수 있다. 상기 절연층(51,53,55)은 Al, Cr, Si, Ti, Zn, Zr 중 적어도 하나를 갖는 산화물, 질화물, 불화물, 및 황화물 중 적어도 하나로 형성된 절연물질 또는 절연성 수지를 포함한다. 상기 절연층(51,53,55)은 예컨대, SiO2, Si3N4, Al2O3, TiO2 중에서 선택적으로 형성될 수 있다.
상기 제1절연층(51)은 상기 발광 구조물(20)과 제1전극층(40) 사이에 배치되며, 상기 제2절연층(53)은 상기 제1,2전극층(40,60) 사이의 영역에 배치되며, 상기 제3절연층(55)은 상기 제1전극층(40)과 제1,2패드(71,81) 사이에 배치될 수 있다.
다른 예로서, 상기 제1,2,3절연층(51,53,55) 중 적어도 하나는 서로 다른 유전체층의 적층 구조를 갖는 반사층으로 형성될 수 있다. 상기 반사층은 분산형 브래그 반사(distributed Bragg reflector: DBR) 구조로 형성될 수 있으며, 상기 분산형 브래그 반사 구조는 서로 다른 굴절률을 갖는 두 유전체층이 교대로 배치된 구조를 포함하며, 예컨대, SiO2층, Si3N4층, TiO2층, Al2O3층, 및 MgO층 중 서로 다른 어느 하나를 각각 포함할 수 있다.
상기 제1절연층(51)은 상기 리세스(2)의 표면에 배치되어, 상기 내부 전극(45:46,47,48)과 상기 발광 구조물(20)의 표면 예컨대, 활성층(22)과 제2도전형 반도체층(23)과의 접촉을 차단할 수 있다. 상기 제1절연층(51)은 내부 전극(45)의 둘레에 배치되어 전기적으로 절연시켜 줄 수 있다. 상기 제1절연층(51)의 외측부(51A)은 상기 발광 구조물(20)의 측면(25) 상과 제1영역(21A) 상에 연장되어, 주변 전극(40B: 41,42,43,44)과 발광 구조물(20)의 측면(25)의 접촉을 차단할 수 있다. 상기 제1절연층(51)의 외측부(51A)은 주변 전극(40B)과 발광 구조물(20)의 층 간의 전기적인 간섭을 차단할 수 있다.
상기 제2절연층(53)은 상기 제2전극층(60)과 상기 제1전극층(40) 사이에 배치되며, 상기 발광 구조물(20)의 측면(25) 상에 배치될 수 있다. 상기 제2절연층(53)은 상기 제2전극층(60), 상기 전도층(61) 및 상기 발광 구조물(20)을 덮게 된다. 상기 제2절연층(53)은 상기 제2전극층(60) 상에 배치되어, 습기 침투를 방지하고 제1전극층(40)과 전기적으로 절연시켜 줄 수 있다.
상기 제2절연층(53)은 상기 리세스(2) 상에서 상기 제1절연층(51)과 접촉될 수 있다. 상기 제2절연층(53)은 내부 전극(45: 46,47,48)이 배치되는 개구부를 제공하고, 내부 전극(45:46,47,48)과 제2전극층(60) 사이를 절연시켜 줄 수 있다.
상기 제2절연층(53)의 외측부(53A)는 상기 제1도전형 반도체층(21)의 제1영역(21A) 상에 배치될 수 있고 상기 제1절연층(51)의 외측부(51A) 상에 접촉될 수 있다. 상기 제2절연층(53)의 외측부(53A)는 상기 발광 구조물(20)의 측면(25)들과 제1전극층(40) 사이의 영역에 배치될 수 있다. 여기서, 상기 제2절연층(53)의 외측부(53A)는, 상기 제1도전형 반도체층(21)의 제1영역(21A) 상에 배치되며, 상기 제1전극층(40)의 주변 전극(41,42,43,44)과 접촉될 수 있다. 상기 제1전극층(40)은 상기 주변 전극(41,42,43,44)을 통해 상기 제1 도전형 반도체층(21)과 접촉하게 되고, 상기 제1 도전형 반도체층(21)과 오믹 접촉될 수 있어, 입력되는 전류를 확산시켜 줄 수 있다.
상기 제3절연층(55)은 상기 제1전극층(40)과 상기 복수의 패드(71,81) 사이에 부분적으로 배치된다. 상기 제3절연층(55)은 상기 제1패드(71)와 상기 제1전극층(40) 사이에 개구부(4,5,6,7)를 갖고, 상기 개구부(4,5)에 의한 상기 제1패드(71)와 상기 제1전극층(40)의 전기적인 연결 경로를 제외한 영역을 절연시켜 줄 수 있다. 상기 제3절연층(55)은 상기 제2패드(81)와 상기 제1,2전극층(40,60) 사이에 개구부(6,7)를 갖고, 상기 제2개구부(6)에 의한 상기 제2패드(81)와 상기 제2전극층(60) 사이의 전기적인 연결 경로를 제외한 영역을 절연시켜 줄 수 있다. 상기 제3절연층(55)은 Z축 방향으로 제1,2패드(71,81) 및 제1,2전극층(65,67)과 중첩될 수 있다. 상기 제3절연층(55)은 외측부(55A)를 가지며, 상기 외측부(55A)는 상기 발광 구조물(20)의 측면 및 제1영역(21A) 상에 배치된 제1전극층(40)을 덮는다. 상기 제3절연층(55)의 외측부(55A)는 제2절연층(53)의 외측부(51A)에 접촉되거나 이격될 수 있다. 상기 제3절연층(55)은 상기 제2절연층(53)과 동일한 물질이거나 다른 물질일 수 있다.
<패드(71,81)>
상기 제1전극층(40) 위에는 복수의 패드(71,81)가 배치될 수 있다. 상기 제3절연층(55)은 상기 제1전극층(40)과 패드(71,81) 사이에 배치될 수 있다. 상기 복수의 패드(71,81)는 제1패드(71)와 제2패드(81)를 포함할 수 있다. 상기 제1패드(71) 및 제2패드(81) 중 적어도 하나 또는 모두는 상기 제1전극층(40) 상에 배치될 수 있다.
상기 제1,2패드(71,81) 각각은 Z축 방향으로 활성층(22)과 중첩될 수 있다. 상기 제1패드(71)와 상기 제2패드(81)는 상기 발광 구조물(20)과 Z축 방향으로 중첩되게 배치될 수 있다. 상기 제1패드(71)는 상기 제1전극층(40)과 상기 제2전극층(60)과 Z축 방향 즉, 수직 방향으로 중첩되게 배치될 수 있다. 상기 제2패드(81)는 상기 제1전극층(40)과 상기 제2전극층(60)과 Z축 방향 즉, 수직 방향으로 중첩되게 배치될 수 있다. 상기 제1패드(71)와 상기 제2패드(81)의 사이즈가 서로 동일할 경우, 발생된 열이 집중되는 문제는 개선될 수 있다. 상기 제2패드(81)에는 식별부(도 1의 84) 예컨대, 전극 식별 마크가 구비될 수 있다. 이 경우 제1,2패드(71,81)의 본딩 시 상기 식별부(84)를 통해 캐소드와 애노드의 본딩 방향을 용이하게 구분할 수 있다.
상기 제1패드(71)의 상면 면적은 바닥 면적과 동일하거나 작을 수 있다. 상기 제1패드(71)는 측면이 수직한 면 또는 경사진 면일 수 있다. 상기 제2패드(81)의 상면 면적은 바닥 면적과 동일하거나 작을 수 있다. 상기 제2패드(81)는 측면이 수직한 면 또는 경사진 면일 수 있다.
상기 제1패드(71) 및 제2패드(81)는 동일 수평 면 상에서 서로 이격되며, 상기 제1패드(71)과 제2패드(81) 사이에는 이격된 간극영역(77)이 배치된다. 상기 제1패드(71) 및 제2패드(81)는 상기 제1전극층(40) 및 제2전극층(60)의 위에 배치될 수 있다. 상기 제1패드(71)는 상기 제1전극층(40)과 전기적으로 연결되며, 상기 제2패드(81)는 상기 제2전극층(60)과 전기적으로 연결된다. 상기 제3절연층(55)은 상기 제1패드(71)와 상기 제2패드(81) 아래에 배치된다. 상기 제3절연층(55)은 상기 제1패드(71)와 상기 제1전극층(40)의 사이의 영역과 상기 제2패드(81)와 상기 제1전극층(40) 사이의 영역에 배치될 수 있다.
실시 예는 복수의 패드(71,81) 내에 배치된 접촉 돌기(71A,71B,81A,81B)의 개수 및 접촉 면적에 따른 접합 효율의 개선 및 패드 접촉에 따른 금속 변형을 줄여줄 수 있다. 이를 위해, 상기 제1패드(71)는 도 1과 같이, X축 방향의 길이(X2)가 Y축 방향의 길이(Y2)보다 2배 이상 예컨대, 2.2배 내지 3배의 범위에 배치될 수 있다. 상기 제2패드(81)는 X축 방향의 길이(X2)가 Y축 방향의 길이(Y3)보다 2배 이상 예컨대, 2.2배 내지 3배의 범위에 배치될 수 있다. 이는 Y축 방향으로 제1패드(71) 및 제2패드(81)가 배열되므로, 제1패드(71)와 제2패드(81)의 X축 방향으로의 길이(X2)를 제2축 방향의 길이(Y2,Y3)에 비해 2배 이상 크게 하여, 열 전달 표면적을 확보해 주고 상호 간의 간섭을 줄일 수 있다.
상기 제1,2패드(71,81)의 X축 방향의 길이(X2)는 기판(11)의 제1축 방향의 길이(X1)의 0.8 이상 예컨대, 0.82 내지 0.88의 범위를 가질 수 있다. 상기 제1,2패드(71,81)의 Y축 방향의 길이(Y2,Y3)는 기판(11)의 제2축 방향의 길이(Y1)의 0.38 이하 예컨대, 0.30 내지 0.34의 범위를 가질 수 있다. 이러한 제1패드(71)와 제2패드(81)는 상기의 범위에 의해 충분한 방열 표면적을 확보할 수 있고 상호 간의 열 간섭을 줄일 수 있다.
상기 제1패드(71)와 제2패드(81) 사이의 간격(G1)은 상기 제1패드(71)와 제2패드(81)의 제2축 방향의 길이(Y2,Y3)의 3.5배 이하 예컨대, 1.2배 내지 3.5배의 범위를 가질 수 있다. 상기 제1,2패드(71,81) 사이의 간격(G1)이 상기 범위보다 클 경우, 상기 제1패드(71)와 제2패드(81) 사이의 영역에서의 열 집중 문제가 발생될 수 있고, 상기 범위보다 작을 경우 본딩 시의 전기적인 또는 물리적인 간섭 문제가 발생될 수 있다.
실시 예에 따른 제1패드(71)와 제2패드(81)는 유테틱 본딩 또는 솔더 본딩 재질을 포함할 수 있다. 상기 제1패드(71)와 상기 제2패드(81)는 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나 또는 이들의 선택적 합금으로 형성될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제1패드(71)와 상기 제2패드(81)는 서로 동일한 층 구조로 형성될 수 있다. 상기 제1패드(71)와 상기 제2패드(81)가 다층 구조인 경우, 접착층 및 접합층을 포함할 수 있으며, 상기 접착층은 Ni 및 Ti를 1페어 이상일 수 있으며, 상기 접합층은 Au 및 Sn 중 적어도 하나 또는 모두를 포함할 수 있다. 상기 제1패드(71)와 상기 제2패드(81)는 1㎛ 이상 예컨대, 1.5㎛ 내지 7㎛ 범위의 두께를 제공하여, 상기 두께 범위 내에서 본딩력 및 열 전달 능력을 개선할 수 있다.
도 1 내지 도 6과 같이, 상기 제3절연층(55)은 제1패드(71)의 아래에 제1,2개구부(4,5)를 가지며, 상기 제2패드(81)의 아래에 제3,4개구부(6,7)를 가질 수 있다. 상기 제1,2개구부(4,5) 각각은 복수로 배치되며, 상기 제3,4개구부(6,7) 각각은 복수로 배치될 수 있다. 상기 제1 내지 4개구부(4,5,6,7) 각각은 탑뷰 형상이 원형 또는 다각형 형상일 수 있으며, 각 패드 영역별로 서로 동일하거나 다른 형상일 수 있다.
도 1 내지 도 4를 참조하면, 상기 복수의 제1,2개구부(4,5)는 상기 제1패드(71)와 수직 방향으로 중첩되게 배치될 수 있다. 상기 제1패드(71)는 하부에 복수의 접촉 돌기 예컨대, 제1 및 제2돌기(71A,71B)를 포함하며, 상기 제1,2돌기(71A,71B) 각각은 제1,2개구부(4,5)에 배치될 수 있다. 상기 제1,2돌기(71A,71B)는 상기 제1패드(71)로부터 제1전극층(40) 방향으로 돌출되며, 상부가 넓고 하부가 좁은 너비를 가질 수 있다. 상기 제1,2돌기(71A,71B)는 상기 제1전극층(40)과 접촉될 수 있고 전기적으로 연결될 수 있다. 상기 제1,2돌기(71A,71B)의 바텀 뷰는 다각형 형상 또는 원 형상일 수 있으며, 예컨대 원형 형상일 수 있다. 상기 제1패드(71)는 상면 또는 수평면에 대해 오목하게 함몰된 복수의 제1,2오목부(4A,5A)를 가지며, 상기 각 제1,2오목부(4A,5A)는 상기 제1,2개구부(4,5)에 대응되는 영역에 배치될 수 있다. 상기 각 제1,2오목부(4A,5A)는 탑뷰 형상이 원 형상 또는 다각형 형상을 가질 수 있다. 상기 제1,2오목부(4A,5A)는 서로 다른 깊이를 가질 수 있으며, 예컨대 제1오목부(4A)의 깊이가 제2오목부(5A)보다 더 깊게 배치될 수 있다.이러한 복수의 제1,2오목부(4A,5A)는 상기 제1패드(71)의 본딩 시 접합 효율을 개선시켜 줄 수 있다. 여기서, 상기 제1돌기(71A)는 제1패드(71)의 영역 내에서 센터 영역에 복수개가 서로 이격되어 배치되고, 상기 제2돌기(71B)는 상기 제1패드(71)의 영역 중에서 꼭짓점에 인접하거나 코너에 인접한 영역에 각각 배치될 수 있다. 상기 제1,2돌기(71A,71B)의 사이즈는 서로 다를 수 있으며, 예컨대 제1돌기(71A)의 바닥 너비(B5)가 제2돌기(71B)의 바닥 너비(B6)보다 넓게 배치될 수 있다. 상기 바닥 너비(B5)는 50㎛ 이상일 수 있으며, 예컨대 50㎛ 내지 70㎛의 범위일 수 있으며, 상기 너비(B6)는 B6<B5의 관계를 가지며 50㎛ 이하일 수 있다. 상기 제1돌기(71A)의 바닥 면적이 상기 제2돌기(71B)의 바닥 면적보다 크게 되므로, 상기 제1패드(71)의 센터 영역에서의 열 집중을 억제할 수 있고 제2돌기(71B)를 통해 에지 부분으로 열을 분산시켜 줄 수 있다. 상기 제1,2돌기(71A,71B)는 제1전극층(40)과 접촉되어 전류 경로로 제공될 수 있어, 열이 발생되면 서로 다른 경로 및 서로 다른 접촉 면적을 통해 분산시켜 줄 수 있다.
상기 제1돌기(71A) 간의 간격(B1)은 상기 제1패드(71)의 에지에 인접한 제2돌기(71B) 간의 간격(B3)보다 클 수 있다. 상기 제1돌기(71A)와 이에 인접한 제2돌기(71B) 사이의 간격(B2)는 간격(B1)보다는 작을 수 있다. 예를 들면, 간격은 G1>B1>B2>B3의 관계를 가지며, 제2돌기(71B)보다 사이즈가 큰 제1돌기(71A) 간의 간격(B1)이 150㎛ 이상일 수 있으며, 제1돌기(71A)보다 사이즈가 작은 제2돌기(71B) 간의 간격(B3)은 110㎛ 이하일 수 있다. 여기서, 상기 제1,2돌기(71A,71B)은 상기 제1내부 전극(46)과 다른 영역에 배치될 수 있어, 열 경로 및 전류 경로로 분산시켜 줄 수 있다. 상기 제1내부 전극(46) 중 일부는 제1,2돌기(71A,71B) 사이의 영역에 각각 배치될 수 있다.
도 1, 도 2, 도 5 및 도 6을 참조하면, 상기 복수의 제3,4개구부(6,7)는 상기 제2패드(81)와 수직 방향으로 중첩되게 배치될 수 있다. 상기 제2패드(81)는 하부에 복수의 접촉 돌기 예컨대, 제3 및 제4돌기(81A,81B)를 포함하며, 상기 제3,4돌기(81A,81B) 각각은 제3,4개구부(4,5)에 배치될 수 있다. 상기 제3,4돌기(81A,81B)는 상기 제2패드(81)로부터 제1전극층(40) 방향으로 돌출되며, 상부가 넓고 하부가 좁은 너비를 가질 수 있다. 상기 제3,4돌기(81A,81B)는 상기 제2전극층(60)과 접촉될 수 있고 전기적으로 연결될 수 있다. 상기 제3,4돌기(81A,81B)의 바텀 뷰는 다각형 형상 또는 원 형상일 수 있으며, 예컨대 원형 형상일 수 있다. 상기 제2패드(81)는 상면 또는 수평면에 대해 오목하게 함몰된 복수의 제3,4오목부(6A,7A)를 가지며, 상기 각 제3,4오목부(6A,7A)는 상기 제3,4개구부(4,5)에 대응되는 영역에 배치될 수 있다. 상기 각 제3,4오목부(6A,7A)는 탑뷰 형상이 원 형상 또는 다각형 형상을 가질 수 있다. 상기 제3,4오목부(6A,7A)는 서로 다른 깊이를 가질 수 있으며, 예컨대 제3오목부(6A)의 깊이가 제4오목부(7A)보다 더 깊게 배치될 수 있다. 이러한 복수의 제3,4오목부(6A,7A)는 상기 제2패드(81)의 본딩 시 접합 효율을 개선시켜 줄 수 있다. 여기서, 상기 제3돌기(81A)는 제2패드(81)의 영역 내에서 센터 영역에 복수개가 서로 이격되어 배치되고, 상기 제4돌기(81B)는 상기 제2패드(81)의 영역 중에서 꼭짓점에 인접하거나 코너에 인접한 영역에 각각 배치될 수 있다. 상기 제3,4돌기(81A,81B)의 사이즈는 서로 다를 수 있으며, 예컨대 제3돌기(81A)의 바닥 너비(C5)가 제4돌기(81B)의 바닥 너비(C6)보다 넓게 배치될 수 있다. 상기 바닥 너비(C5)는 50㎛ 이상일 수 있으며, 예컨대 50㎛ 내지 70㎛의 범위일 수 있으며, 상기 너비(C6)는 C6<C5의 관계를 가지며, 50㎛ 이하일 수 있다. 상기 제3돌기(81A)의 바닥 면적이 상기 제4돌기(81B)의 바닥 면적보다 크게 되므로, 상기 제2패드(81)의 센터 영역에서의 열 집중을 억제할 수 있고 제4돌기(81B)를 통해 에지 부분으로 열을 분산시켜 줄 수 있다. 상기 제3,4돌기(81A,81B)는 제2전극층(60)과 접촉되어 전류 경로로 제공될 수 있어, 열이 발생되면 서로 다른 경로 및 서로 다른 접촉 면적을 통해 분산시켜 줄 수 있다.
상기 제3돌기(81A) 간의 간격(C1)은 상기 제2패드(81)의 에지에 인접한 제4돌기(81B) 간의 간격(C3)보다 클 수 있다. 상기 제3돌기(81A)와 이에 인접한 제4돌기(81B) 사이의 간격(C2)는 간격(C1)보다는 작을 수 있다. 예를 들면, 간격은 G1>C1>C2>C3의 관계를 가지며, 사이즈가 큰 제3돌기(81A) 간의 간격(C1)이 150㎛ 이상일 수 있으며, 사이즈가 작은 제4돌기(81B) 간의 간격(C3)은 110㎛ 이하일 수 있다. 여기서, 상기 제3,4돌기(81A,81B)은 상기 제1내부 전극(46)과 다른 영역에 배치될 수 있어, 열 경로 및 전류 경로로 분산시켜 줄 수 있다. 상기 제1내부 전극(46) 중 일부는 제3,4돌기(81A,81B) 사이의 영역에 각각 배치될 수 있다.
상기 제1,2돌기(71A,71B)는 서로 동일하거나 다른 개수로 배치될 수 있고, 상기 제3,4돌기(81A,81B)의 개수는 서로 동일하거나 다를 수 있다. 상기 제1,2돌기(71A,71B)와 상기 제3,4돌기(81A,81B)는 서로 동일한 개수로 제공되어, 방열 능력을 동일하게 제공할 수 있다. 상기 제1내지 4돌기(71A,71B,81A,81B) 각각은 적어도 2개 이상 예컨대, 2개 내지 6개의 범위일 수 있으며, 상기의 개수 미만일 경우 열 방출이 어려워 본딩 부분이 떨어지는 문제가 발생될 수 있으며, 상기의 개수 초과일 경우 열 분산 능력의 개선이 미미할 수 있다. 상기 제1돌기(71A) 각각의 바닥 면적은 상기 제2돌기(81A) 각각의 바닥 면적보다 클 수 있다.
상기 제1내지 4돌기(71A,71B,81A,81B)들에 의해 상기 제1,2패드(71,81)과 상기 제1전극층(40)의 접촉 영역에서의 금속 변형이 발생되는 문제를 방지할 수 있다. 만약, 제1,2패드(71,81)의 돌기(71A,71B,81A,81B)들에서 금속 변형이 발생된 경우, 이로 인해 제1,2패드(71,81)의 전기적인 신뢰성이 저하되고 방열 특성이 저하될 수 있다.
다른 예로서, 도 14와 같이, 제1패드(71)는 서로 동일한 사이즈의 접촉 돌기(71A)를 복수로 가지며, 상기 제2패드(81)는 서로 동일한 사이즈의 접촉 돌기(81A)를 복수로 가질 수 있다. 각 접촉 돌기(71A,81A)는 제1축 또는 제2축 방향으로 1열 또는 2열 이상으로 배열될 수 있다.
실시 예는 제1전극층(40)의 내부 전극들의 분산 위치에 따른 방열 및 전류 개선 효과를 줄 수 있다. 도 1을 참조하면, 상기 제1,2패드(71,72) 및 간극 영역(77) 사이의 영역 아래에 내부 전극(45:46,47,48)이 배치된 리세스(2) 간의 간격을 보면, X축 방향의 간격(D2,D4,D5)는 서로 동일할 수 있으며 상기 간극 영역(77)의 Y축 방향의 간격(G1) 보다 클 수 있다. 상기 리세스(2)들의 Y축 방향의 간격(D1)은 D2,D4와 동일할 수 있으며 간격(G1)보다는 클 수 있다. 상기 간격(D1,D2,D4)은 서로 동일하며 200㎛ 이상으로 배치되어, 발광 면적의 감소를 최소화하고 전류 분산 경로를 제공해 줄 수 있다. 상기 리세스(2)들 중 대각선 방향의 간격(D3)은 X축 방향 또는 Y축 방향의 간격(D2,D4,D5,D1)보다는 작을 수 있으며, 예컨대 간격(D1,D2)을 기준으로 50㎛ 이상의 차이로 작을 수 있다. 여기서, 상기 리세스(2)의 바닥 너비 중에서 상기 제1전극층(40)의 내부 전극(46,47,48)이 접촉되는 바닥 너비(B7)는 상기 제2,4돌기(71B,81B)의 바닥 너비(B6,C6)보다 작은 너비를 가질 수 있다. 상기 바닥 너비(B7)은 30㎛ 이하 예컨대, 1㎛ 내지 30㎛의 범위로 배치될 수 있다.
도 2 내지 도 5와 같이, 상기 제1,2패드(71,81) 상에는 상기 리세스(2)와 대응되는 영역에 오목한 오목부(2A)를 가질 수 있으며, 상기 오목부(2A)의 깊이는 다른 오목부(4A,5A,6A,7A)의 깊이보다는 깊게 배치될 수 있다. 이러한 리세스(2) 상의 오목부(2A)를 갖는 패드(71,81)들은 솔더 젖음성이 개선될 수 있다.
상기 리세스(2)들 중 일부 위치가 상기 제1,2패드(71,81)의 에지 영역에 인접한 경우, 상기 제1,2패드(71,81)의 외측부가 상기 간극 영역(77) 방향으로 돌출되거나 단차진 구조를 갖는 볼록부(75,76)의 형상을 가질 수 있다. 상기 볼록부(75,76)는 상기 제1,2패드(71,81)의 에지 경계 부분이 단차 구조로 인한 금속층의 끊어지는 문제를 방지할 수 있다.
한편, 도 14와 같은 구조에서는, 상기 제1,2패드(71,81)의 에지 영역에 오목부(78,88)을 배치하여, 상기 리세스(2) 상에서 상기 제1,2패드(71,81)의 에지 부분이 무너지고 금속 부분이 끓어지는 문제를 방지할 수 있다. 상기 오목부(71,81)는 상기 리세스(2)의 일부 형상과 대응되는 형상으로서, 예컨대 반구 형상을 가질 수 있으며, 상기 리세스(2)의 너비 또는 반경보다 큰 너비 또는 반경을 가질 수 있다. 이때의 리세스(2)들 간의 간격(D1)은 X축 방향과 Y축 방향에서 서로 동일하게 배열될 수 있고, 간극 영역(77) 상에 X축 방향으로 2열 이상으로 배열될 수 있다. 이에 따라 간극 영역(77) 상에서의 열 집중을 줄여줄 수 있다
실시 예는 제1전극층(40)의 반사 면적을 대 면적으로 제공하여, 광 반사 효율을 개선할 수 있다. 상기 제1전극층(40)은 X-Y의 평면 상에서 90% 이상의 반사 면적을 제공할 수 있다. 상기 제1전극층(40)은 상기 발광 구조물(20)의 상부 영역, 상기 발광 구조물(20)의 측면 영역, 상기 제1영역(21) 상에 배치될 수 있다. 이러한 제1전극층(40)은 입사되는 광을 대부분 기판(11) 방향을 반사시켜 줄 수 있다. 예를 들면, 상기 제1도전형 반도체층(21)의 하면 면적은 a이고, 상기 활성층(22)의 상면 면적은 b이며, 상기 제2전극층(60)의 하면 면적은 c이고, 상기 제1전극층(40)의 하면 면적은 d인 경우, d>a>b>c의 관계를 가질 수 있다. 여기서, 상기 제1전극층(40)의 하면 면적은 전체 하면 면적의 합일 수 있다. 이러한 제1전극층(40)의 하면 면적이 넓게 제공되므로, 제1전극층(40)의 방향으로 진행되는 광을 효과적으로 반사시켜 줄 수 있다. 또한 제1전극층(40)은 서로 다른 축 방향의 제1영역(21A) 상에 배치된 제1전극층(40)과 접촉됨으로써, 상기 제1전극층(40)을 통해 제1도전형 반도체층(21)의 전 영역으로 전류를 확산시켜 공급할 수 있다.
도 1, 도 7 및 도 8을 참조하면, 상기 제1전극층(40)의 주변 전극(41,42,43,44)은 상기 제1도전형 반도체층(21)의 측면(25)과 최 외곽 에지로부터 이격될 수 있다. 상기 제1도전형 반도체층(21)의 제1영역(21A)의 상면은 제1너비(E1)를 가질 수 있고, 상기 제1너비(E1)는 외측 영역(E6)과 내측 영역(E2)으로 구분될 수 있다. 상기 제1너비(E1)는 발광 면적을 위해 50㎛ 이상 예컨대, 50㎛ 내지 65㎛의 범위로 형성될 수 있으며, 상기 범위보다 크면 발광 면적이 감소되거나 웨이퍼에서의 칩 수율이 줄어들 수 있다. 상기 외측 영역(E6)은 개별 칩의 분리를 위한 크기로서, 30㎛ 이하의 예컨대, 5㎛ 내지 30㎛의 너비를 가질 수 있으며, 절연층(51,53,55)이 제거된 영역일 수 있다. 이에 따라 상기 제1전극층(40)의 주변 전극(41,42,43,44)은 상기 제1도전형 반도체층(21)의 최 외곽 에지로부터 이격되어, 개별 소자로 분리시 칩을 보호할 수 있다. 상기 내측 영역(E2)은 제1전극층(40)의 주변 전극(40B:41,42,43,44)이 배치된 영역일 수 있다.
여기서, 상기 제1영역(21A)에 배치된 제1절연층(51)의 외측부(51A)의 너비(E3)는 20㎛ 이하 예컨대, 5㎛ 내지 20㎛의 범위일 수 있다. 상기 제1영역(21A)에 접촉된 주변 전극(41,42,43,44)의 너비(E4)는, 상기 제1너비(E1)의 7% 이상 예컨대, 7% 내지 15%의 범위로 형성될 수 있고, 상기 너비(E4)가 상기 범위보다 클 경우 반사 면적이 줄어들고 상기 범위보다 작으면 반사 면적이 증가될 수 있다. 상기 너비(E4)는 5㎛ 이상 예컨대, 5㎛ 내지 10㎛의 범위로 형성될 수 있다. 상기 너비(E4)가 5㎛보다 작을 경우, 제1 도전형 반도체층(21)과의 접촉 면적이 줄어들어 동작 전압이 상승할 수 있고, 10㎛ 보다 클 경우 접촉 면적이 줄어들어 광 추출 효율이 떨어질 수 있다. 상기 제3절연층(55)의 외측부(55A)의 바닥 너비(E5)는 E4와 동일하거나 클 수 있으며, 예컨대 10㎛ 이상 예컨대, 10㎛ 내지 30㎛의 범위로 형성될 수 있어, 습기 침투로부터 전극들을 보호할 수 있다.
실시 예는 X축 방향 또는 Y축 방향으로 제1전극층(40)의 주변 전극(41,42,43,44)의 길이는 X1, Y1의 1/2 이상 예컨대, 4/5 이상일 수 있으며, X1, Y1보다는 작을 수 있다. 상기 주변 전극(41,42,43,44)은 제1영역(21A) 상에 연속적으로 연결되어 배치됨으로써, 불연속적으로 또는 분산되어 배치된 주변 전극(41,42,43,44)의 구조에 비해 반사 면적을 개선시켜 줄 수 있고, 발광 구조물(20)으로의 전류 주입 효율도 개선될 수 있다.
실시 예는 제1도전형 반도체층(21)의 제1영역(21A)의 코너 영역에 제1전극층(40)의 비 접촉 영역(40C)을 제공하여, 주입되는 전류가 꼭짓점(S5,S6,S7,S8) 부근으로 집중되는 것을 방지할 수 있다. 도 1, 도 7 및 도 9를 참조하면, 상기 제1전극층(40)의 비 접촉 영역(40C)은 주변 전극(41,42,43,44)의 일부로서, 제2절연층(53)의 연장부(53B)와 제3절연층(55)의 외측부(55A) 사이에 배치될 수 있다. 상기 제2절연층(53)의 연장부(53B)는 제1영역(21A)의 에지 방향으로 연장되어, 상기 주변 전극(41,42,43,44)의 비 접촉 영역(40C)을 제1영역(21A)의 표면으로부터 이격시켜 줄 수 있다. 상기 제1절연층(51)의 외측부(51A)는 상기 제2절연층(53)의 연장부(53A)의 아래에 배치될 수 있다. 상기 비 접촉 영역(40C)을 위한 제2절연층(53)의 연장부(53B) 또는 제1절연층(51)의 외측부(51A)의 너비(E7)는 제1너비(E1)의 30% 이상 예컨대, 30% 내지 50%의 범위로 배치될 수 있다. 상기 너비(E7)는 20㎛ 이상 예컨대, 20㎛ 내지 50㎛의 범위로 배치될 수 있다. 상기 너비(E7)가 상기 범위보다 작은 경우 비 접촉 영역(40C)에 의한 꼭짓점 방향으로 전류가 누설될 수 있고 상기 범위보다 큰 경우 발광 면적이 감소될 수 있다.
도 10은 도 1의 반도체 소자의 F-F측 단면도로서, 상기 제1전극층(40)의 주변 전극(40B: 41,42,43,44)의 비 접촉 영역(40C)은 각 측면(S1,S2,S3,S4)에 인접한 부분에서 상기 제1영역(21A)의 표면으로부터 이격되고 상기 제1영역(21A)과 접촉되는 영역에 비해 높게 돌출될 수 있다.
실시 예에 따른 제1전극층(40)과 제1도전형 반도체층(21) 간의 접촉 면적을 최적화하여 전류 분산 및 반사 효율을 개선시켜 줄 수 있다. 이를 위해, 상기 제1전극층(40) 중에서 상기 제1도전형 반도체층(21)과 접촉되는 면적은 상기 제1도전형 반도체층(21)의 하면 면적 또는 기판(11)의 하면 면적 대비 6.5% 이하 예컨대, 3% 내지 6.5%의 범위로 배치될 수 있다. 상기 제1전극층(40)이 상기 범위보다 큰 경우 반사 면적이 감소될 수 있고 순방향 전압의 개선이 미미할 수 있으며, 상기 범위보다 작은 경우 전류 분산 효과가 저하될 수 있다. 상기 제1전극층(40)과 상기 제1도전형 반도체층(21)의 접촉은 오믹 접촉될 수 있다.
상기 제1전극층(40)과 상기 제1도전형 반도체층(21) 간의 접촉 면적은 상기 활성층(22)의 하면 면적 대비 7% 이하 예컨대, 4.5% 내지 7%의 범위로 배치될 수 있다. 상기 제1전극층(40)과 상기 제1도전형 반도체층(21)의 접촉 면적이 상기 활성층(22)의 발광 면적에 비해 7% 이하로 배치됨으로써, 발광 면적의 감소를 최소화하고 전류를 분산시켜 주어 내부 양자 효율을 개선시켜 줄 수 있다.
상기 제1전극층(40)과 상기 제1도전형 반도체층(21) 간의 접촉 면적은 상기 제1전극층(40)의 상면 면적 대비 7% 이하 예컨대, 4% 내지 7%의 범위로 배치될 수 있다. 상기 제1전극층(40)과 상기 제1도전형 반도체층(21)의 접촉 면적을 반사 면적에 비해 7% 이하로 배치함으로써, 발광 면적의 감소를 최소화하고 반사 효율을 개선시켜 줄 수 있다.
상기 제1전극층(40)과 상기 제1도전형 반도체층(21) 간의 접촉 면적은 상기 제1도전형 반도체층(21)의 하면 면적, 상기 기판(11)의 하면 면적, 상기 제1전극층(40)의 상면 면적, 및 상기 활성층(22)의 하면 면적 대비 6.5% 이하의 비율을 가질 수 있다. 이러한 상기 제1전극층(40)의 내부 전극(45) 및 주변 전극(40B)은 상기 발광 구조물(20)의 내부 영역(Qx,Qy) 및 외측 제1영역(21A)에 균일하게 분포될 수 있도록 할 수 있다.
실시 예는 발광 구조물(20)의 측면(25)에 의한 경사진 각도에 따른 금속층 예컨대, 제1전극층(40)의 끊어짐 문제를 방지할 수 있다. 상기 발광 구조물(20)의 측면(25) 상에는 제1,2절연층(51,53)/제1전극층(40)/제3절연층(55)이 적층될 수 있다. 여기서, 상기 경사진 측면(25)이 X축에 대해 제1각도를 갖는 경우 상기 발광 구조물(20)의 측면(25) 상에서의 제1전극층(40)의 두께 변화율이 적을 수 있다. 이 경우 제1,2절연층(51,53)과 제1전극층(40) 사이의 열 팽창 차이에 의해 제1전극층(40)으로 전달되는 충격이 완화될 수 있다. 상기 제1각도는 30도 내지 40도의 범위일 수 있으며, 상기 제1각도보다 큰 경우, 상기 경사진 측면(25)의 일부 영역에서 상기 제1전극층(40)이 정상적으로 배치되지 못하고 끊어지는 문제가 발생될 수 있다. 이러한 끊어지는 문제가 발생되면 제1전극층(40)의 전기적인 특성 및 열 적인 특성이 저하될 수 있다. 또한 상기 경사진 측면(25)이 제1각도보다 작은 경우, 발광 면적이 줄어드는 문제가 있고 제1전극층(40)의 끊어짐 개선의 정도가 미미할 수 있다.
실시 예는 도 4와 같이, 제2전극층(60)의 전도층(61)을 제1절연층(61)과 비 접촉시켜 줌으로써, 상기 전도층(61)이 벗겨지는 문제를 방지할 수 있다. 상기 전도층(61)은 제2도전형 반도체층(23) 상에 배치된 상기 제1절연층(51)과 이격되어 배치될 수 있다. 상기 전도층(61)과 제1절연층(51) 사이의 간격(K1)은 5㎛ 이하로 이격되며, 상기 전도층(61)의 두께보다 클 수 있다. 상기 전도층(61)이 제1절연층(51) 상에 배치될 때 벗겨지는 문제를 방지할 수 있다. 또한 상기 전도층(61)과 상기 제1절연층(51) 사이의 간격(K1)에는 반사층(63)의 일부(63A)가 돌출되어, 상기 전도층(61)과 접촉될 수 있다. 여기서, 상기 반사층(63)은 상기 제2도전형 반도체층(23) 상에서 상기 전도층(61) 및 상기 제1절연층(51) 상에 배치될 수 있다. 상기 제2절연층(53)은 상기 제2전극층(60)의 표면을 감싸게 되며, 일부는 리세스(2)의 표면으로 연장되어 제1절연층(51)과 접촉될 수 있다.
상기 제3절연층(55)은 상기 리세스(2) 상에서 오목한 오목부(2C)가 배치될 수 있다. 상기 제1전극층(40)의 캡핑층(L2)은 상기 제3절연층(55)의 오목부(2C)와 대응되는 오목 구조를 가질 수 있으며, 이에 대해 한정하지는 않는다.
실시 예는 상기 제1전극층(40)의 변형 예로서, 도 11 및 도 12와 같이, 제1전극층(40)은 반사 전극 구조로 배치되며, 상기 제1영역(21A) 상에 배치되는 주변 전극(42)이 접촉 전극(42) 및 상기 접촉 전극(42A)를 감싸는 반사 전극(42B)를 갖는 구조로 배치될 수 있다. 예를 들면, 상기 접촉 전극(42A)은 금속 오믹 접촉 물질로 형성될 수 있으며, 예컨대 Ni, Cr, Ti 중 적어도 하나를 포함할 수 있다. 상기 접촉 전극(42A)은 상기 제1영역(21A)을 따라 연속적으로 연결된 라인 형상으로 배치되고 도 12와 같이, 비 접촉 영역(도 1의 영역 40C) 상에서 제2절연층(53)의 연장부(53B)에 의해 제1영역(21A)의 표면과 이격된 구조로 배치될 수 있다. 이러한 접촉 전극(42A)을 구비한 경우 상기 제1전극층(40)의 반사 면적은 증가될 수 있다.
다른 예로서, 도 13과 같이, 상기 제1전극층(40)은 주변 전극(40B: 41,42,43,44)을 포함하며, 상기 각 주변 전극(41,42,43,44)은 불 연속적인 접촉 전극(41A,42A,43A,44A)와 상기 접촉 전극(41A,42A,43A,44A)를 감싸는 반사 전극(42B)의 적층 구조를 포함할 수 있다. 상기 접촉 전극(41A,42A,43A,44A)이 불 연속적으로 배열됨으로써, 비 접촉 영역 상에 별도의 제2절연층(53)의 연장부(53B)를 형성하지 않을 수 있다. 이러한 접촉 전극(41A,42A,43A,44A)의 너비(K2)는 간격(K3)보다 작거나 클 수 있으며, 이에 대해 한정하지는 않는다. 이러한 접촉 전극(41A,42A,43A,44A)은 제1영역(21A) 중에서 도 1의 비 접촉영역의 너비(Q5,Q6)까지 벗어난 위치부터 불 연속적으로 배열될 수 있다. 다른 실시 예로서, 상기 접촉 전극(41A,42A,43A,44A)과 동일한 재질의 내부 전극이 리세스(2) 내에서 제1도전형 반도체층(21)과 접촉되어, 내부 접촉 전극으로 구현될 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 반도체 소자(100)는 반도체 기판(11)을 이용하여 제조됨으로써, 도 18의 실시 예들의 반도체 소자의 광 출력 및 외부 양자 효율을 보면, 순방향 전류 밀도에 비례하여 광 출력이 개선되고 내부 양자 효율이 증가됨을 알 수 있다. 이때 비교 예는 사파이어 기판을 갖는 LED로서, 실시 예의 광 출력보다 낮게 나타남을 알 수 있다. 반도체 기판(11)을 갖는 반도체 소자(100)는 도 19 실시 예와 같이 전류 드롭(Current droop)이 사파이어 기판을 갖는 비교 예에 비해 감소됨을 알 수 있다. 반도체 기판(11)을 갖는 반도체 소자(100)는 열 드롭(thermal droop)이 사파이어 기판을 갖는 소자에 비해 개선됨을 알 수 있다. 실시 예에 따른 반도체 소자는 기판과, 제1도전형 반도체층의 내부 및 외부에 내부 전극 및 주변 전극을 갖는 제1전극층의 구조에 의해, 열 드롭 및 전류 드롭 문제를 해결하여, 고 출력의 소자 예컨대, LED를 제공해 줄 수 있다.
이러한 상기 제1전극층(40)이 상기 제1도전형 반도체층(21)의 각 측면(S1,S2,S3,S4)에 인접한 상기 제1영역(21A)과 리세스(2) 내에서 접촉되더라도, 동작 전압의 증가 폭이 크지 않고, 반사 면적 증가에 따른 광 출력이 개선될 수 있다. 이 경우 상기 제1전극층(40)의 접촉 면적의 합은 칩 사이즈 또는 상기 반도체 기판(11)의 상면 면적 또는 제1도전형 반도체층(21)의 하면 면적의 최대 6.5%를 초과할 경우, 반사 면적의 감소에 따른 광 출력이 저하될 수 있고, 최저 3% 미만일 경우 접촉 면적의 감소에 따른 순방향 전압이 크게 상승되는 문제가 발생될 수 있다.
도 15는 제2실시 예로서, 도 2의 반도체 소자를 갖는 조명 장치의 예이다.
도 15를 참조하면, 조명 장치는 반도체 소자(100)의 아래에 회로 기판(101)을 포함할 수 있다. 상기 회로 기판(101)은 상기 반도체 소자(100)에 전원을 공급할 수 있다. 상기 회로 기판(101)은 예를 들어 인쇄회로기판(PCB, Printed circuit board)을 포함할 수 있다. 상기 인쇄회로기판은 예컨대, 수지 재질 PCB, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 중 적어도 하나를 포함하며, 예컨대 방열을 위해 메탈 코어 PCB로 제공될 수 있다.
상기 반도체 소자(100)는 실시 예에 따른 소자로서, 기판(11), 상기 기판(11)의 아래에 발광 구조물(20), 상기 발광 구조물(20) 아래에 제1전극층(40), 상기 발광 구조물(20)과 상기 제1전극층(40) 사이에 제2전극층(60), 상기 제1 및 제2전극층(40,60) 아래에 상기 회로 기판(101)과 연결된 제1 및 제2패드(81,83)가 배치된다. 상기 반도체 소자(100)는 발광 구조물(20)에 의해 발생된 광을 방출하게 된다. 상기 반도체 소자(100)는 상기 회로 기판(101) 상에 플립 칩 타입으로 배치된다.
상기 반도체 소자(100)이 플립 칩으로 배치되므로, 상기 제1전극층(40)은 하 방향으로 진행되는 광을 기판(11) 방향으로 반사시켜 줄 수 있다. 이러한 제1전극층(40)의 하면 면적은 상기 제1도전형 반도체층(21)의 하면 면적보다 크고, 상기 제1도전형 반도체층(21)의 하면 및 하부 측면의 합보다 클 수 있다. 상기 제1도전형 반도체층(21)의 하면은 도면을 기준으로 활성층(22)와 상면과 마주하는 면일 수 있다.
상기 회로 기판(101)은 서로 이격된 전극 패턴(111,113)을 포함할 수 있다. 상기 전극 패턴(111,113)은 상기 반도체 소자(100)의 제1,2패드(71,81)에 대응될 수 있다. 상기 반도체 소자(100)의 제1,2패드(71,81)는 회로 기판(100)의 전극 패턴(111,117)에 직접 본딩되거나 본딩 부재(115,117)에 의해 연결될 수 있으며, 이에 대해 한정하지는 않는다.
상기 조명 장치는 발광 구조물(20)에서 방출된 광을 상기 제1,2전극층(40,60)에 의해 반사시키고 기판(11) 및 제1도전형 반도체층(21)의 측면을 통해 방출하게 된다. 상기 기판(11)은 상면에 패턴(11A)을 구비하여, 광의 추출 효율을 개선시켜 줄 수 있다.
상기 조명 장치는 상기 반도체 소자(100) 상에 적어도 하나의 형광 필름(121)을 포함할 수 있다. 상기 형광 필름(121)은 적어도 한 종류의 형광체는 황색 형광체, 녹색 형광체, 적색 형광체, 청색 형광체 중 적어도 한 종류 또는 서로 다른 2종류 이상을 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 형광체는 예컨대, YAG, TAG, Silicate, Nitride, Oxy-nitride 계 물질 중에서 선택적으로 형성될 수 있다. 상기 발광 소자로부터 조사된 광은 백색이거나, 황색, 녹색, 적색, 청색 광일 수 있으며, 이에 대해 한정하지는 않는다.
상기 형광 필름(121)은 상기 반도체 소자(100)의 상면 면적과 같거나 더 큰 면적을 가질 수 있다. 상기 형광 필름(121)은 상기 기판(11) 상에 접착제로 접착될 수 있으며 이에 대해 한정하지는 않는다.
도 16은 도 15의 변형 예로서, 조명 장치는 실시 예에 개시된 반도체 소자(100)와 상기 회로 기판(101)의 사이의 외측 둘레에 반사 부재(131)를 포함할 수 있다. 상기 반사 부재(131)는 상기 반도체 소자(100)의 측면을 통해 측 방향으로 누설되는 광을 재 반사시켜 줄 수 있다. 상기 반사 부재(131)는 비 금속 재질을 포함하며, 예컨대 실리콘 또는 에폭시와 같은 수지 재질로 형성될 수 있다. 상기 반사 부재(131)는 수지 재질 내에 SiO2, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 상기 반사 부재(131)는 백색 수지 재질로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 반사 부재(131)는 발광 구조물(20)의 제1영역(21A) 상에 접촉될 수 있다.
도 17은 도 16의 변형 예로서, 조명 장치는 회로 기판(101) 상에 복수의 반도체 소자(100)가 배열될 수 있다. 상기 복수의 반도체 소자(100) 각각은 실시 예에 따른 반도체 소자이며, 이에 대한 상세한 설명은 제1실시 예의 설명을 참조하기로 한다.
상기 복수의 반도체 소자(100)와 상기 회로 기판(101) 상에는 반사 부재(131)가 배치될 수 있다. 상기 반사 부재(131)는 상기 복수의 반도체 소자(100) 각각의 측면을 통해 측 방향으로 누설되는 광을 재 반사시켜 줄 수 있다. 상기 반사 부재(131)는 비 금속 재질을 포함하며, 예컨대 실리콘 또는 에폭시와 같은 수지 재질로 형성될 수 있다. 상기 반사 부재(131)는 수지 재질 내에 SiO2, Al2O3, TiO2 중에서 적어도 하나를 포함할 수 있다. 상기 반사 부재(131)는 백색 수지 재질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 복수의 반도체 소자(100) 상에는 서로 동일한 형광 필름 또는 서로 다른 형광 필름(121,122)을 포함할 수 있다.
상기 서로 다른 형광 필름(121,122)은, 예컨대 발광 구조물(20)로부터 방출된 광은 해 파장 변환하여, 서로 다른 색 온도를 갖는 화이트 광을 방출할 수 있다. 여기서, 서로 다른 색 온도는 발광 스펙트럼 상에서 청색 영역에서의 광 강도와 녹색 내지 적색 영역 (또는 황색 영역)에서의 광 강도의 상대적 세기를 다르게 함으로써, 백색 광의 색 온도를 다르게 제공할 수 있다. 예컨대, 색 온도는 황색 형광체의 종류나 첨가 량에 따라 조절할 수 있다. 상기 형광 필름(121,122)의 광의 색 온도를 보면, 색 온도가 낮은 백색은 상대적으로 따뜻한 백색 (warm white)에 해당하고, 상대적으로 색 온도가 높은 백색은 상대적으로 차가운 백색 (cool white)에 해당한다. 상기 형광 필름(121,122)을 통해 방출된 광은 웜 화이트(warm white), 쿨 화이트를 발광할 수 있다. 상기 웜 화이트는 4500K 이하의 색 온도를 가지며, 상기 쿨 화이트는 5000K 내지 6000K의 쿨 화이트(cool white)의 색 온도를 가질 수 있다. 다른 예로서, 3종류의 색 온도를 발광할 수 있으며, 이 경우 웜 화이트, 쿨 화이트와 퓨어 화이트를 발광할 수 있다. 이러한 색 온도를 혼합해 줌으로써, 광의 CRI(Color rendering index)를 개선시켜 줄 수 있다.
실시 예에 따른 조명 장치는 반도체 소자 상에 광학 렌즈가 더 형성될 수 있으며, 상기 광학 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 반도체 소자로부터 방출된 광의 배광(light distribution)을 조절할 수 있다. 상기 조명 장치는 상기 반도체 소자를 보호하는 보호 소자를 구비할 수 있다. 상기 보호 소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
실시 예에 따른 반도체 소자는, 실내등, 실외등, 가로등, 자동차 램프, 이동 또는 고정장치의 전조등 또는 후미등, 지시등와 같은 장치를 포함한다. 실시 예에 따른 반도체 소자의 광 출사 측에는 도광판, 확산 시트 및 프리즘 시트 중 적어도 하나를 포함할 수 있다.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다. 영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.
반도체 소자를 이용한 발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다. 상기 레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광도전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시 예는 이에 국한되지 않는다.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2 도전형 반도체층을 포함할 수 있다.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
2: 리세스 4,5,6,7: 개구부
11: 기판 11A: 패턴
20: 발광 구조물 21: 제1도전형 반도체층
21A: 제1영역 22: 활성층
23: 제2도전형 반도체층 40: 제1전극층
40B, 41,42,43,44: 주변 전극 40C: 비 접촉영역
45,46,47,48: 내부 전극 51,53,55: 절연층
60: 제2전극층 61: 전도층
63: 반사층 L1: 반사 전극층
L2: 캡핑층 100: 반도체 소자
101: 회로 기판 121,122: 형광 필름

Claims (19)

  1. 기판;
    상기 기판 위에 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 및 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 위에 배치되며 상기 제1도전형 반도체층과 전기적으로 연결된 제1전극층;
    상기 발광 구조물과 상기 제1전극층 사이에 배치되며 상기 제2도전형 반도체층과 전기적으로 연결된 제2전극층;
    상기 발광 구조물 위에 상기 제1전극층과 전기적으로 연결된 제1패드;
    상기 발광 구조물 위에 상기 제2전극층과 전기적으로 연결된 제2패드; 및
    상기 제2전극층과 상기 발광 구조물 사이, 상기 제1,2전극층 사이, 및 상기 제1,2패드와 상기 제1전극층 사이에 배치된 절연층을 포함하며,
    상기 제1도전형 반도체층은 중심 영역, 상기 중심 영역의 둘레에 제1영역 및 상기 중심 영역에 오목한 복수의 리세스를 포함하며,
    상기 제1영역은 상기 중심 영역의 둘레에 서로 반대측 제1축 방향과 상기 제1축 방향에 직교하는 제2축 방향을 따라 배치되며,
    상기 제1전극층은 상기 제1영역의 축 방향을 따라 배치된 주변 전극 및 상기 각 리세스에 배치된 내부 전극을 포함하며,
    상기 주변 전극은 상기 제1영역의 축 방향을 따라 상기 제1영역과 접촉되고,
    상기 절연층은 상기 제1,2축 방향이 교차하는 제1영역의 코너 영역에서 상기주변 전극과 상기 제1영역 사이에 배치되는 연장부를 포함하는 반도체 소자.
  2. 기판;
    상기 기판 위에 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 및 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 위에 배치되며 상기 제1도전형 반도체층과 전기적으로 연결된 제1전극층;
    상기 발광 구조물과 상기 제1전극층 사이에 배치되며 상기 제2도전형 반도체층과 전기적으로 연결된 제2전극층;
    상기 발광 구조물 위에 상기 제1전극층과 전기적으로 연결된 제1패드;
    상기 발광 구조물 위에 상기 제2전극층과 전기적으로 연결된 제2패드; 및
    상기 제2전극층과 상기 발광 구조물 사이, 상기 제1,2전극층 사이, 및 상기 제1,2패드와 상기 제1전극층 사이에 배치된 절연층을 포함하며,
    상기 발광 구조물은 중심 영역, 상기 중심 영역의 둘레에 상기 중심 영역의 상면보다 낮은 제1영역 및 상기 중심 영역에 오목한 복수의 리세스를 포함하며,
    상기 제1영역 및 상기 리세스의 바닥은 상기 활성층과 접하는 상기 제1도전형 반도체층의 상면보다 낮은 표면이며,
    상기 제1영역은 서로 반대측 제1축 방향과 상기 제1축 방향에 직교하는 제2축 방향을 따라 배치되며,
    상기 제1전극층은 상기 발광 구조물의 상면 및 측면을 감싸게 배치되며,
    상기 제1전극층은 상기 제1영역의 축 방향을 따라 배치된 주변 전극 및 상기 각 리세스에 내부 전극을 포함하며,
    상기 주변 전극은 상기 제1영역의 제1,2축 방향을 따라 상기 제1영역과 접촉되는 접촉 영역과 비 접촉되는 비 접촉 영역이 교대로 배치되며,
    상기 제1영역의 축 방향을 따라 배치된 상기 주변 전극은 상기 접촉 영역의 면적이 비 접촉 영역의 면적보다 크며,
    상기 제1영역의 축 방향을 따라 배치된 상기 주변 전극의 비 접촉 영역은 상기 접촉 영역보다 상기 제1영역의 각 꼭짓점에 더 인접하게 배치되는 반도체 소자.
  3. 제1항 또는 제2항에 있어서,
    상기 내부 전극은 상기 각 리세스를 통해 상기 제1도전형 반도체층에 접촉되며,
    상기 내부 전극은 상기 제1패드와 중첩되는 복수의 제1내부 전극, 및 상기 제2패드와 중첩되는 복수의 제2내부 전극을 포함하는 반도체 소자.
  4. 제3항에 있어서,
    상기 내부 전극은 상기 제1,2패드 사이의 간극 영역과 중첩되는 복수의 제3내부 전극을 포함하며,
    상기 제1 내지 제3내부 전극은 제1축 및 제2축 방향으로 동일한 간격을 갖는 반도체 소자.
  5. 제3항에 있어서,
    상기 제1내부 전극과 상기 제1도전형 반도체층 간의 접촉 면적은 상기 제2내부 전극과 상기 제1도전형 반도체층 간의 접촉 면적과 동일한 반도체 소자.
  6. 제3항에 있어서,
    상기 제1,2내부 전극은 상기 제1,2패드 사이의 센터 측 제1축 방향을 기준으로 서로 대칭되게 배열되는 반도체 소자.
  7. 제3항에 있어서,
    상기 제1패드는 상기 제1전극층과 연결된 복수의 접촉 돌기를 포함하며,
    상기 제2패드는 상기 제2전극층과 연결된 복수의 접촉 돌기를 포함하며,
    상기 제1패드의 접촉 돌기와 상기 제2패드의 접촉 돌기는 서로 동일한 개수로 배치되는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1패드의 접촉 돌기는 서로 이격된 복수의 제1돌기 및 복수의 제2돌기를 포함하며,
    상기 복수의 제1돌기는 상기 복수의 제2돌기보다 사이즈가 크고 상기 제2돌기들보다 상기 제1패드의 센터에 더 인접하게 배치되는 반도체 소자.
  9. 제8항에 있어서,
    상기 제2패드는 서로 이격된 복수의 제3돌기 및 복수의 제4돌기를 포함하며,
    상기 제3,4돌기는 상기 제1,2패드 사이의 센터 측 제1축 방향을 기준으로 제1,2돌기와 대칭되게 배치되는 반도체 소자.
  10. 제7항에 있어서,
    상기 복수의 제1,2돌기 간의 간격은 상기 제1,2패드 사이의 간격보다 작은 반도체 소자.
  11. 제7항에 있어서,
    상기 절연층은,
    상기 발광 구조물의 리세스 및 상기 발광 구조물의 측면에 배치된 제1절연층,
    상기 제1전극층과 상기 제2전극층 사이에 배치된 제2절연층, 및
    상기 제1전극층과 상기 제1,2패드 사이에 배치된 제3절연층을 포함하며,
    상기 제1,2절연층 중 적어도 하나는 상기 제1영역의 코너 영역에서 상기 주변 전극과 상기 제1영역 사이로 연장되는 반도체 소자.
  12. 제3항에 있어서,
    상기 제1전극층은 상기 제1도전형 반도체층과 오믹 접촉되는 반사 전극층, 및 상기 반사 전극층 상에 캡핑층을 포함하며,
    상기 제2전극층은 상기 제2도전형 반도체층과 접촉되는 전도층 및 상기 전도층 상에 반사층을 포함하며,
    상기 제1전극층은 상기 발광 구조물의 중심 영역의 상면, 상기 발광 구조물의 측면 및 상기 제1영역 상에 배치되는 반도체 소자.
  13. 제12항에 있어서,
    상기 발광 구조물 상에 배치된 상기 제1,2전극층은 제3축 방향으로 상기 제1,2패드와 중첩되며,
    상기 전도층은 상기 제1전극층의 반사 전극층과 다른 물질을 갖는 반도체 소자.
  14. 제3항에 있어서,
    상기 발광 구조물의 측면은 경사진 반도체 소자.
  15. 제3항에 있어서,
    상기 제1,2패드는 상면에 상기 리세스에 대응되는 복수의 오목부를 포함하는 반도체 소자.
  16. 제3항에 있어서,
    상기 기판은 화합물 반도체로 형성되는 반도체 소자.
  17. 제1항에 있어서,
    상기 주변 전극은 상기 제1영역의 각 축 방향을 따라 연속적 또는 불연속적으로 배치되는 반도체 소자.
  18. 회로 기판;
    상기 회로 기판에 배열된 복수의 반도체 소자; 및
    상기 회로 기판에 상기 복수의 반도체 소자를 전기적으로 연결하는 전극 패턴을 포함하며,
    상기 반도체 소자는,
    패턴을 갖는 기판;
    상기 기판 위에 제1도전형 반도체층, 상기 제1도전형 반도체층 위에 활성층, 및 상기 활성층 위에 제2도전형 반도체층을 포함하는 발광 구조물;
    상기 발광 구조물 위에 배치되며 상기 제1도전형 반도체층과 전기적으로 연결된 제1전극층;
    상기 발광 구조물과 상기 제1전극층 사이에 배치되며 상기 제2도전형 반도체층과 전기적으로 연결된 제2전극층;
    상기 발광 구조물 위에 상기 제1전극층과 전기적으로 연결된 제1패드;
    상기 발광 구조물 위에 상기 제2전극층과 전기적으로 연결된 제2패드; 및
    상기 제2전극층과 상기 발광 구조물 사이, 상기 제1,2전극층 사이, 및 상기 제1,2패드와 상기 제1전극층 사이에 배치된 절연층을 포함하며,
    상기 제1도전형 반도체층은 중심 영역, 상기 중심 영역의 둘레에 제1영역 및 상기 중심 영역에 오목한 복수의 리세스를 포함하며,
    상기 제1영역은 상기 중심 영역의 둘레에 서로 반대측 제1축 방향과 상기 제1축 방향에 직교하는 제2축 방향을 따라 배치되며,
    상기 제1전극층은 상기 제1영역의 축 방향을 따라 배치된 주변 전극 및 상기 각 리세스에 배치된 내부 전극을 포함하며,
    상기 주변 전극은 상기 제1영역의 축 방향을 따라 상기 제1영역과 접촉되고,
    상기 절연층은 상기 제1,2축 방향이 교차하는 제1영역의 코너 영역에서 상기주변 전극과 상기 제1영역 사이에 배치되는 연장부를 포함하는 조명 장치.
  19. 제18항에 있어서,
    상기 반도체 기판 상에 형광체층 및 상기 반도체 소자의 둘레에 반사 부재 중 적어도 하나를 포함하는 조명 장치.
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