KR20190136826A - 반도체 소자, 반도체 소자 제조방법 및 반도체 소자 패키지 - Google Patents

반도체 소자, 반도체 소자 제조방법 및 반도체 소자 패키지 Download PDF

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Abstract

실시예에 따른 반도체 소자는, 제1도전형 반도체층, 제2도전형 반도체층, 및 활성층을 포함하는 반도체 구조물; 상기 제1도전형 반도체층 상에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 상기 제2도전형 반도체층 상에 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 상기 제2도전형 반도체층 상에 배치되는 전류 차단층; 상기 전류 차단층 상에 배치되는 전류 확산층; 및 상기 전류 확산층 상에 배치되는 보호층; 을 포함하고, 상기 전류 차단층, 상기 전류 확산층 및 상기 보호층은 각각의 상면과 하면을 관통하는 제1, 제2, 및 제3 관통홀을 포함하고, 상기 보호층의 제3 관통홀의 너비는 상기 전류 확산층의 제2 관통홀의 너비보다 크고, 상기 전류 확산층의 제2 관통홀의 너비는 상기 전류 차단층의 제1 관통홀의 너비보다 크고, 상기 제1 내지 제3 관통홀은 수직 방향으로 중첩되며, 상기 제2 전극은 상기 전류 확산층의 상면으로부터 상기 제1 및 제2 관통홀을 관통하여 상기 제2 도전형 반도체층과 직접 접촉되고, 상기 보호층은 상기 전류 차단층 및 상기 제2 전극과 수평방향으로 이격되고, 상기 제2 전극의 상면은 상기 반도체 구조물을 향하여 오목하고, 너비가 상이한 복수의 리세스를 포함하고, 상기 제2 전극의 복수의 리세스는 수직 방향으로 중첩될 수 있다.

Description

반도체 소자, 반도체 소자 제조방법 및 반도체 소자 패키지{SEMICONDUCTOR DEVICE, METHOD FOR FABRICATING THE SAME, AND SEMICONDUCTOR DEVICE PACKAGE}
발명의 실시예는 반도체 소자, 반도체 소자 제조방법, 및 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 파장 대역의 빛을 구현할 수 있는 장점이 있다. 또한, 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용한 발광 다이오드나 레이저 다이오드와 같은 발광소자는, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광원도 구현이 가능하다. 이러한 발광소자는, 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 3족-5족 또는 2족-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한, 이와 같은 수광 소자는 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용될 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 가스(Gas)나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
발광소자(Light Emitting Device)는 예로서 주기율표상에서 3족-5족 원소 또는 2족-6족 원소를 이용하여 전기에너지가 빛 에너지로 변환되는 특성의 p-n 접합 다이오드로 제공될 수 있고, 화합물 반도체의 조성비를 조절함으로써 다양한 파장 구현이 가능하다.
예를 들어, 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭 에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
예를 들어, 자외선 발광소자의 경우, 200nm~400nm의 파장대에 분포되어 있는 빛을 발생하는 발광 다이오드로서, 상기 파장대역에서, 단파장의 경우, 살균, 정화 등에 사용되며, 장파장의 경우 노광기 또는 경화기 등에 사용될 수 있다.
자외선은 파장이 긴 순서대로 UV-A(315nm~400nm), UV-B(280nm~315nm), UV-C (200nm~280nm) 세 가지로 나뉠 수 있다. UV-A(315nm~400nm) 영역은 산업용 UV 경화, 인쇄 잉크 경화, 노광기, 위폐 감별, 광촉매 살균, 특수조명(수족관/농업용 등) 등의 다양한 분야에 응용되고 있고, UV-B(280nm~315nm) 영역은 의료용으로 사용되며, UV-C(200nm~280nm) 영역은 공기 정화, 정수, 살균 제품 등에 적용되고 있다.
한편, 고 출력을 제공할 수 있는 반도체 소자가 요청됨에 따라 고 전원을 인가하여 출력을 높일 수 있는 반도체 소자에 대한 연구가 진행되고 있다.
발명의 실시 예는 제2도전형 반도체층 상에 전류 차단층, 전류 확산층 및 제2 전극을 갖는 반도체 소자 및 이를 구비한 반도체 소자 패키지를 제공한다.
발명의 실시 예는 제2전극이 제2도전형 반도체층 상에 배치된 전류 차단층, 전류 확산층 및 보호층의 관통홀을 통해 관통되고 상기 제2도전형 반도체층과 접촉되는 반도체 소자 및 이를 구비한 반도체 소자 패키지를 제공한다.
발명의 실시예에 따른 반도체 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 상에 배치되는 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물; 상기 제1도전형 반도체층 상에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극; 상기 제2도전형 반도체층 상에 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극; 상기 제2도전형 반도체층 상에 배치되는 전류 차단층; 상기 전류 차단층 상에 배치되는 전류 확산층; 및 상기 전류 확산층 상에 배치되는 보호층; 을 포함하고, 상기 전류 차단층, 상기 전류 확산층 및 상기 보호층은 각각의 상면과 하면을 관통하는 제1, 제2, 및 제3 관통홀을 포함하고, 상기 보호층의 제3 관통홀의 너비는 상기 전류 확산층의 제2 관통홀의 너비보다 크고, 상기 전류 확산층의 제2 관통홀의 너비는 상기 전류 차단층의 제1 관통홀의 너비보다 크고, 상기 제1 내지 제3 관통홀은 수직 방향으로 중첩되며, 상기 제2 전극은 상기 전류 확산층의 상면으로부터 상기 제1 및 제2 관통홀을 관통하여 상기 제2 도전형 반도체층과 직접 접촉되고, 상기 보호층은 상기 전류 차단층 및 상기 제2 전극과 수평방향으로 이격되고, 상기 제2 전극의 상면은 상기 반도체 구조물을 향하여 오목하고, 너비가 상이한 복수의 리세스를 포함하고, 상기 제2 전극의 복수의 리세스는 수직 방향으로 중첩될 수 있다.
발명의 실시 예에 의하면, 상기 제2 도전형 반도체층의 상면은 상기 제2 도전형 반도체층의 하면으로 향하여 오목한 상부 리세스를 더 포함하며, 상기 제2 도전형 반도체층의 상부 리세스의 너비는 상기 제1 관통홀의 폭보다 작고, 상기 제1 관통홀과 상기 제2 도전형 반도체층의 상부 리세스 사이의 영역에 상기 제2 도전형 반도체층의 제1 상면이 노출되고, 상기 제2 전극은 상기 제1 상면과 직접 접촉될 수 있다.
발명의 실시 예에 의하면, 상기 상부 리세스는 상기 제2도전형 반도체층의 최상 측 제1상면보다 낮은 제2상면과, 상기 제1상면과 상기 제2상면 사이에 경사진 내측면을 포함할 수 있다.
발명의 실시 예에 의하면, 상기 제2상면의 상면 면적은 상기 제1상면의 상면 면적보다 크며, 상기 제2전극은 상기 제1 및 제2상면과 상기 경사진 내측면에 접촉될 수 있다.
발명의 실시 예에 의하면, 상기 전류 차단층의 내 측면과 상기 전류 확산층의 내 측면은 경사진 면을 포함할 수 있다.
발명의 실시 예에 의하면, 상기 전류 차단층의 내측부는 상기 제2전극과 수직 방향으로 중첩되며, 외측부는 상기 전류 확산층과 수직 방향으로 중첩되며, 상기 전류 차단층의 외 측면은 상기 제2전극의 외 측면보다 더 외측에 배치될 수 있다.
발명의 실시 예에 의하면, 상기 전류 차단층의 외 측면은 상기 보호층의 내 측면보다 더 내측에 배치될 수 있다.
발명의 실시 예에 따른 반도체 소자 패키지는, 캐비티 및 복수의 관통홀을 갖는 몸체; 상기 몸체 상에 반도체 소자; 상기 복수의 관통홀 각각에 배치된 금속부; 및 상기 캐비티에 몰딩부를 포함하며, 상기 반도체 소자는 청구항 제1항 내지 제4항 중 어느 하나일 수 있다.
발명의 실시예는 발광 구조물 또는 제2도전형 반도체층 상에 배치된 제2전극과 전류 차단층 및 전류 확산층 사이의 결합력을 강화시켜 줄 수 있다.
발명의 실시 예는 제2도전형 반도체층 상에서 전류 차단층 및 전류 확산층의 관통홀들의 사이즈 차이를 통해 제2전극과의 접착 면적이 개선될 수 있다.
발명의 실시 예는 보호층이 전류 확산층을 커버하게 되므로, 광 추출 및 접착력이 개선될 수 있다.
발명의 실시 예는 전류 확산층과 제2전극 사이의 계면을 을 커버하게 되므로, 광 추출 및 접착력이 개선될 수 있다.
발명의 실시예는 반도체 소자 상에 배치된 제2전극의 필링(peeling)을 방지할 수 있다.
실시 예는 반도체 소자 및 이를 구비한 반도체 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.
도 1은 발명의 실시예에 따른 반도체 소자의 측 단면도이다.
도 2는 도 1의 반도체 소자를 갖는 평면도의 일 예이다.
도 3은 도 1의 반도체 소자를 갖는 평면도의 다른 예이다.
도 4의 (A)는 도 1 내지 도 3의 반도체 소자에서 제2전극의 주변 영역을 상세하게 나타낸 나타낸 평면도이며, (B)는 도 4의 (A)의 B-B측 단면도이다.
도 5는 도 4에서 전류 차단층, 전류 확산층, 제2전극 및 보호층을 설명하기 위한 도면이다.
도 6은 도 4 또는 도 5의 반도체 소자의 다른 예이다.
도 7은 도 6의 반도체 소자의 다른 예이다.
도 8 내지 도 19는 발명의 실시 예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면이다.
도 20은 도 1의 반도체 소자를 갖는 반도체 소자 패키지의 예이다.
이하에서는 첨부한 도면을 참조하여 실시예에 따른 반도체 소자 및 그 제조방법에 대해서 상세하게 설명한다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 발명의 실시예에 따른 반도체 소자의 측 단면도이고, 도 2는 도 1의 반도체 소자를 갖는 평면도의 일 예이며, 도 3은 도 1의 반도체 소자를 갖는 평면도의 다른 예이다.
도 1 내지 도 3을 참조하면, 반도체 소자(100)는 기판(111), 버퍼층(113), 제1도전형 반도체층(115), 활성층(117), 제2도전형 반도체층(119), 제1전극(141), 제2전극(151), 전류 확산층(171), 및 보호층(181)를 포함한다.
상기 기판(111)은 투광성, 절연성 또는 도전성 기판을 이용할 수 있으며, 예컨대, 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP, Ge, Ga2O3, LiGaO3 중 적어도 하나를 이용할 수 있다. 상기 기판(111)의 상면에는 복수의 돌출부가 형성될 수 있으며, 상기의 복수의 돌출부는 상기 기판(111)의 식각을 통해 형성하거나, 별도의 러프니스와 같은 광 추출 구조로 형성될 수 있다. 상기 돌출부는 스트라이프 형상, 반구형상, 또는 돔(dome) 형상을 포함할 수 있다. 상기 기판(111)의 두께는 30㎛~300㎛ 범위로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 기판(111) 위에는 버퍼층(113)이 형성되며, 상기 버퍼층(113)은 2족 내지 6족 화합물 반도체를 이용하여 적어도 한 층으로 형성될 수 있다. 상기 버퍼층(113)은 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체를 이용한 반도체층을 포함할 수 있다. 상기 버퍼층(113)은 예컨대, InxAlyGa1 -x- yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체로서, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 적어도 하나를 포함한다. 상기 버퍼층(113)은 서로 다른 반도체층을 교대로 배치하여 초 격자 구조로 형성될 수 있다.
상기 버퍼층(113)은 상기 기판(111)과 질화물 계열의 반도체층과의 격자 상수의 차이를 완화시켜 주기 위해 형성될 수 있으며, 결함 제어층으로 정의될 수 있다. 상기 버퍼층(113)은 상기 기판(111)과 질화물 계열의 반도체층 사이의 격자 상수 사이의 값을 가질 수 있다. 상기 버퍼층(113)은 다른 예로서, ZnO 층과 같은 산화물 층으로 형성될 수 있다.
상기 버퍼층(113) 위에는 저 전도층이 형성되며, 상기 저 전도층은 언도프드 반도체층으로서, 제1도전형 반도체층의 전도성 보다 낮은 전도성을 가진다. 상기 저 전도층은 3족-5족 화합물 반도체를 이용한 GaN계 반도체로 구현될 수 있으며, 이러한 언도프드 반도체층은 의도적으로 도전형 도펀트를 도핑하지 않더라도 제1도전형 특성을 가지게 된다. 상기 언도프드 반도체층은 형성하지 않을 수 있다.
상기 버퍼층(113) 또는 상기 기판(111) 상에는 반도체 구조물(120)이 배치될 수 있다. 상기 반도체 구조물(120)는 청색, 녹색, 적색, 또는 자외선의 광을 발광할 수 있다. 상기 반도체 구조물(120)은 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체를 이용한 반도체층을 포함할 수 있다. 상기 반도체 구조물(120)은 제1도전형 반도체층(115), 활성층(117) 및 제2도전형 반도체층(119)를 포함할 수 있다.
상기 제1도전형 반도체층(115)은 상기 버퍼층(113) 위에 배치될 수 있다. 상기 제1도전형 반도체층(115)은 제1도전형 도펀트가 도핑된 3족-5족 화합물 반도체로 구현되며, 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 제1도전형 반도체층(115)은, 예컨대 InxAlyGa1 -x- yN (0=x≤=1, 0≤=y≤=1, 0≤=x+y≤=1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(115)이 N형 반도체층인 경우, 상기 제1도전형의 도펀트는 N형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 버퍼층과 상기 제1도전형 반도체층(115) 사이에는 반도체층이 형성되며, 상기 반도체층은 서로 다른 제1층과 제2층이 교대로 배치된 초격자 구조로 형성될 수 있다.
상기 제1도전형 반도체층(115)과 상기 활성층(117) 사이에는 제1도전형 클래드층(미도시)이 형성될 수 있다. 상기 제1도전형 클래드층은 GaN계 반도체로 형성될 수 있으며, 그 밴드 갭은 상기 활성층(117)의 장벽층의 밴드 갭 이상으로 형성될 수 있다. 이러한 제1도전형 클래드층은 캐리어를 구속시켜 주는 역할을 한다.
상기 제1도전형 반도체층(115) 위에는 활성층(117)이 형성된다. 상기 활성층(117)은 단일 양자 우물, 다중 양자 우물(MQW), 양자 선, 양자 점 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(117)은 우물층/장벽층이 교대로 배치되며, 상기 우물층/장벽층의 주기는 예컨대, InGaN/GaN, GaN/AlGaN, InGaN/AlGaN, AlGaN/AlGaN, InAlGaN/InAlGaN, InGaN/InGaN의 적층 구조를 이용하여 2~30주기로 형성될 수 있다.
상기 활성층(117) 위에는 제2도전형 클래드층이 형성되며, 상기 제2도전형 클래드층은 상기 활성층(117)의 장벽층의 밴드 갭보다 더 높은 밴드 갭을 가지며, III족-V족 화합물 반도체 예컨대, GaN 계 반도체로 형성될 수 있다.
상기 제2도전형 클래드층 위에는 제2도전형 반도체층(119)이 형성되며, 상기 제2도전형 반도체층(119)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(119)은 예컨대, 예컨대 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 제2도전형 반도체층(119)은, 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제2도전형 반도체층(119)이 P형 반도체층인 경우, 상기 제2도전형 도펀트는 P형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
상기 반도체 구조물(120) 내에서 상기 제1도전형과 상기 제2도전형의 전도성 타입은 상기의 구조와 반대로 형성될 수 있으며, 예컨대 상기 제2도전형의 반도체층(119)은 N형 반도체층, 상기 제1도전형 반도체층(115)은 P형 반도체층으로 구현될 수 있다. 또한 상기 제2도전형 반도체층(119) 위에는 상기 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층인 N형 반도체층이 더 형성할 수도 있다. 반도체 소자(100)는 상기 제1도전형 반도체층(115), 활성층(117) 및 상기 제2도전형 반도체층(119)을 반도체 구조물(120)로 정의될 수 있으며, 상기 반도체 구조물(120)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다. 상기 N-P 및 P-N 접합은 2개의 층 사이에 활성층이 배치되며, N-P-N 접합 또는 P-N-P 접합은 3개의 층 사이에 적어도 하나의 활성층을 포함하게 된다.
상기 제1도전형 반도체층(115) 위에 제1전극(141)이 형성되며, 상기 제2도전형 반도체층(119) 위에 전류 차단층(161), 전류 확산층(171) 및 제2전극(151)가 배치된다. 여기서, 상기 반도체 구조물(120)은 제1전극(141)이 배치된 단차진 제1영역(A1)과, 상기 제1영역(A1)을 따라 상기 반도체 구조물(120)의 외곽부에 단차진 제2영역(A2)을 포함할 수 있다. 상기 제1,2영역(A1,A2)은 제2도전형 반도체층(119), 활성층(117)이 제거되고 제1도전형 반도체층(115)이 노출된 영역일 수 있다.
상기 전류 차단층(161)은 상기 제2도전형 반도체층(119)의 상면에 접촉될 수 있다. 상기 전류 차단층(161)은 상기 제2도전형 반도체층(119)과 상기 전류 확산층(171) 사이와, 상기 제2도전형 반도체층(119)과 상기 제2전극(151) 사이에 배치될 수 있다. 상기 전류 차단층(161)은 제2도전형 반도체층(119)의 상면과 접촉되며, 상기 제2전극(151) 및 전류 확산층(171)과 접촉될 수 있다. 상기 전류 차단층(161)은 입력된 전류를 차단하거나 블록킹하여, 상기 제2전극(151)을 통해 주입된 전류를 전류 확산층(171)을 통해 수평 방향으로 확산시켜 줄 수 있다. 상기 전류 차단층(161)은 산화물 또는 질화물로 배치되거나, 절연 물질 또는 금속 재질로 형성될 수 있다. 여기서, 상기 제2전극(151)은 전류 차단층(161)의 관통홀을 통해 제2도전형 반도체층(119)과 접촉될 수 있다. 상기 전류 차단층(161)에서 상기 관통홀에 인접한 내측부는 상기 제2전극(151)과 수직 방향으로 중첩되며, 외측부는 상기 전도 확산층(171)과 수직 방향으로 중첩될 수 있다. 상기 전류 차단층(161)은 예컨대, Al2O3, Ta2O5, TiO2 , SiNx, SiO2 중 적어도 하나를 포함할 수 있다. 상기 전류 차단층(161)의 내측부는 제2전극(151)을 통해 주입된 전류를 블록킹하는 영역이며, 외측부는 전류 확산층(171)을 통해 확산되는 전류를 블록킹하게 된다. 상기 전류 차단층(161)의 두께는 300nm 이상의 두께 예컨대 300 내지 600 nm의 범위로 제공되어, 주입되는 전류가 터널링되는 것을 차단하며, 제2전극(151)과 제2도전형 반도체층(119)와의 접착력이 저하되는 것을 방지할 수 있다.
상기 전류 확산층(171)은 전도층으로서, 투과성 및 전기 전도성을 가지는 물질로 형성될 수 있다. 상기 전류 확산층(171)은 화합물 반도체층의 굴절률보다 낮은 굴절률로 형성될 수 있다. 상기 전류 확산층(171)은 상기 제2도전형 반도체층(119)의 상면에 접착될 수 있다. 상기 전류 확산층(171)은 상기 제2전극(151)의 하부에 접촉될 수 있다. 상기 전류 확산층(171)은 상기 제2전극(151)과 상기 전류 차단층(161) 사이와, 상기 제2도전형 반도체층(119)과 상기 보호층(181) 사이에 배치될 수 있다.
상기 전류 확산층(171)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 전류 확산층(171)은 다른 예로서, 반사 전극층으로 형성될 수 있으며, 그 물질은 예컨대, Al, Ag, Pd, Rh, Pt, Ir와 같은 금속 물질 중에서 선택적으로 형성될 수 있다.
상기 보호층(181)은 상기 반도체 소자(100)의 표면에 배치될 수 있다. 상기 보호층(181)은 상기 전류 확산층(171)의 표면에 배치될 수 있다. 상기 보호층(181)은 반도체 구조물(120)의 측면에 연장되어, 상기 반도체 구조물(120)의 층간 쇼트(short)를 방지하고, 습기 침투를 방지할 수 있다. 상기 보호층(181)은 Al2O3, Ta2O5, TiO2 , SiNx, SiO2 중 적어도 하나를 포함할 수 있다. 상기 보호층(181)은 절연 물질을 포함하며 무지향성 반사층(ODR: Omni Directional Reflector) 구조이거나, DBR(Distributed Bragg Reflector)를 포함할 수 있다. 상기 보호층(181)은 투광성 재질의 층이거나, 반사성 재질의 층일 수 있다.
상기 보호층(181)과 상기 전류 차단층(161)은 관통홀을 포함하며, 상기 관통홀을 통해 상기 제2전극(151)이 배치될 수 있다. 상기 보호층(181)은 상기 제2전극(181)과 이격되거나 비 접촉될 수 있다. 다른 예로서, 상기 보호층(181)은 상기 제2전극(181)의 측면에 접촉될 수 있다.
상기 제1전극(141)와 상기 제2전극(151)는 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. 상기 제1전극(141)은 상기 제1도전형 반도체층(115)과 전기적으로 연결될 수 있다. 상기 제2전극(151)은 상기 제2도전형 반도체층(119)과 상기 전류 확산층(171)과 전기적으로 연결될 수 있다.
상기 제1전극(141)은 도 2와 같이, 제2전극(151) 방향으로 연장된 제1연장부(143)을 포함하며, 상기 제1연장부(143)은 반도체 구조물 내에서 제2전극 방향으로 에칭된 제3영역(A3)에 배치될 수 있다. 상기 제1전극(141)은 도 3와 같이 반도체 구조물의 외곽부를 따라 에칭된 제3영역(A3)에 배치된 제1연장부(143)을 포함할 수 있다. 도 2 및 도 3에서 상기 제1연장부(143)는 제1도전형 반도체층(115)에 접촉 또는 부분 접촉될 수 있다.
상기 제2전극(151)은 상부에 다단으로 단차진 구조를 포함하거나, 오목한 복수의 리세스를 포함할 수 있다. 상기 제2전극(151)는 제2도전형 반도체층(119), 상기 전류 차단층(161) 및 전류 확산층(171)에 접촉될 수 있다. 상기 제2전극(151)은 와이어가 본딩되거나, 리드 프레임에 본딩되는 패드를 포함할 수 있다. 상기 제2전극(151)은 금속 재질로 배치되어, 전류 확산층(171)의 전류 확산속도보다 높을 수 있어, 도 2 및 도 3과 같은 제2연장부(153,154,155)를 포함할 수 있다.
도 2를 참조하면, 상기 제2전극(151)은 제1연장부(153,154)를 포함할 수 있다. 상기 제2연장부(153,154)는 상기 제2전극(151)를 기준으로 제1전극(141)에 인접한 방향으로 연장될 수 있다. 상기 제2연장부(153,154)가 복수인 경우, 서로 이격되거나 서로 평행한 방향으로 연장될 수 있다. 도 3과 같이, 상기 제2연장부(155)가 단일개인 경우, 제1전극(141)에 인접한 방향으로 연장될 수 있다.
상기 제1연장부(143)과 상기 제2연장부(153,154,155)는 서로 이격되거나, 서로 평행하게 배치될 수 있다. 상기 제1연장부(143)과 상기 제2연장부(153,154,155)는 서로 이격되어 있어, 제1 및 제2도전형 반도체층의 접촉 영역을 통해 확산된 전류가 공급될 수 있다.
여기서, 상기 제2연장부(153,154,155)는 상기 제2도전형 반도체층(119)의 상면에 접촉되거나, 상기 전류 확산층(171)의 상면에 접촉될 수 있다. 상기 제1연장부(143)과 상기 제2연장부(153,154,155)는 상기 보호층(181)의 표면 아래에 배치될 수 있다. 여기서, 도 3과 같이 제1전극(141) 또는 제1연장부(143,145)의 하부에는 전류 차단층(165)이 부분적으로 배치될 수 있으며, 이에 대해 한정하지는 않는다. 도 2와 같이, 상기 제2전극(151)이 상기 전류 차단층을 통해 관통된 제1관통홀(R1)을 포함하며, 제1연장부(153,154)는 상기 보호층(181)의 아래에 배치되거나, 상기 보호층(181)의 오픈된 영역(Ra)에 노출될 수 있다. 이때 상기 보호층(181)은 상기 제1연장부(153,154)와 이격될 수 있다.
상기 제2전극(151)의 제1연장부(153,154,155)는 라인 형상, 각진 형상, 곡선 형상, 직선 형상 중 적어도 하나를 포함할 수 있다. 상기 제1전극(141)의 제2연장부(145)는 라인 형상, 각진 형상, 곡선 형상, 직선 형상 중 적어도 하나를 포함할 수 있다.
발명의 실시 예는 제2전극(151)이 관통홀 주변에 전류 차단층(161) 및 전류 확산층(171)과 결합됨으로써, 제2전극(151)의 필링 문제를 방지할 수 있고, 상기 제2전극(151)의 하부에서의 전류 차단 효과를 극대화할 수 있다. 상기한 제2전극(151)과 다른 층의 결합 관계에 대해 후술하기로 한다.
도 4의 (A)는 도 1 내지 도 3의 반도체 소자에서 제2전극의 주변 영역을 상세하게 나타낸 나타낸 평면도이며, (B)는 도 4의 (A)의 B-B측 단면도이며, 도 5는 도 4에서 전류 차단층, 전류 확산층, 제2전극 및 보호층을 설명하기 위한 도면이다.
도 4 및 도 5를 참조하면, 제2도전형 반도체층(119) 상에는 전류 차단층(161), 전류 확산층(171), 보호층(181) 및 제2전극(151)이 배치된다. 상기 전류 차단층(161)은 제1관통홀(R1)을 포함하며, 상기 전류 확산층(171)은 제2관통홀(R2)을 포함하며, 상기 보호층(181)은 제2관통홀(R3)을 포함할 수 있다.
상기 제2전극(151)은 상기 제1 내지 제3관통홀(R1,R2,R3)을 통해 관통되며 상기 제2도전형 반도체층(119)의 상면에 접촉될 수 있다. 상기 제1관통홀(R1)에는 상기 제2도전형 반도체층(119)의 상면이 노출되며, 상기 제2전극(151)의 하면이 배치될 수 있다. 상기 제1 내지 제3관통홀(R1,R2,R3) 각각은 상기 전류 차단층(161), 상기 전류 확산층(171) 및 보호층(181)의 각각의 상면과 하면을 관통할 수 있다.
상기 제2관통홀(R2)은 상기 제1관통홀(R1)보다 크며, 상기 제3관통홀(R3)은 상기 제2관통홀(R2)보다 클 수 있다. 예컨대, 제2관통홀(R2)의 너비(B2)는 상기 제1관통홀(R1)의 너비(B1)보다 클 수 있으며, 상기 제3관통홀(R3)의 너비(B4)는 상기 제2관통홀(R2)의 너비(B2)보다 클 수 있다. 상기 제1 내지 제3관통홀(R1,R2,R3)은 탑뷰 형상이 원 형상인 경우, 동심원 형상으로 형성될 수 있다. 상기 제2전극(151)은 탑뷰 형상이 원 형상일 수 있다. 다른 예로서, 상기 관통홀(R1,R2,R3)과 제2전극(151)은 타원 또는 다각형 형상일 수 있다.
상기 제1관통홀(R1)의 너비(B1)와 상기 제2관통홀(R2)의 너비(B2)는 상기 제2전극(151)의 상면 너비(B3)보다 작을 수 있다. 이에 따라 상기 제2전극(151)의 하부는 상기 제1,2관통홀(R1,R2)을 따라 두 층(161,171) 상에 스텝 구조로 결합될 수 있다. 상기 제1 및 제2관통홀(R1,R2)는 상기 제3관통홀(R3)과 수직 방향으로 중첩될 수 있다.
상기 제1관통홀(R1)의 하면 면적은 상기 제2전극(151)의 하면 면적 또는 상기 제2도전형 반도체층(119)과 접촉된 제2전극(151)의 하면 면적과 동일할 수 있다. 상기 제2관통홀(R2)에는 상기 전류 차단층(161)의 내측부가 노출될 수 있다. 여기서, 상기 전류 차단층(161)의 내측부(C2)는 외측부(C3)의 비율이나 면적과 같거나 더 작을 수 있다. 상기 외측부(C3)와 내측부(C2)의 비율을 보면, 1:1 내지 3:1의 비율로 배치되어, 제2전극(151)과의 결합력을 강화시켜 줄 수 있다. 상기 외측부(C3)와 내측부(C2)의 비율이 상기 범위보다 작은 경우, 제2전극(151)과의 결합력이 저하될 수 있고 상기 범위보다 크면 제2전극(151)과의 전류 차단 효과가 미미할 수 있으며 필링 문제가 발생될 수 있다.
여기서, 상기 전류 차단층(161)의 너비(C1)는 상기 제1관통홀(R1)의 둘레에 배치된 영역의 너비로서, 상기 제1관통홀(R1)의 너비(B1)보다 작을 수 있다. 여기서, 상기한 전류 차단층(161)는 도 2 및 도 3의 연장부 아래에 부분적으로 배치될 수 있다.
상기 제2전극(151)과 상기 보호층(181) 사이의 거리(D1)는 수평 방향으로 소정 이격되거나, 없을 수 있다. 상기 거리(D1)는 0.1nm 이상 예컨대, 0.1 내지 1000nm의 범위로 이격될 수 있다. 여기서, 상기 제2전극(151)의 외측부는 상기 전류 확산층(171)의 상면에 접촉됨으로써, 상기 전류 확산층(171)를 통해 입력되는 전원을 전달할 수 있다. 상기 제2전극(151)의 외측부는 상기 전류 차단층(161)과 수직 방향으로 중첩된 영역 상에 배치되므로, 상기 제2전극(151)의 외측부를 통해 수직한 방향으로의 전류 주입을 차단할 수 있다.
또한 상기 전류 차단층(161)의 외측 단부가 상기 제2전극(151)의 외측 면보다 더 외측에 배치됨으로써, 전류 차단 효과를 줄 수 있다. 또한 상기 전류 차단층(161)의 외측 단부가 상기 보호층(181)과 수직 방향으로 중첩되지 않는 영역에 배치됨으로써, 전류 차단 영역과 전류 확산 영역을 구분해 줄 수 있다.
상기 제2전극(151)은 상부에 다단 스텝 구조(ST1)를 갖는 리세스(R0) 즉, 복수의 리세스(R0)를 포함할 수 있다. 상기 복수의 리세스(R0)는 상기 반도체 구조물(120)를 향하여 오목하며 폭이 서로 상이할 수 있다. 예컨대, 상기 복수의 리세스(R0)는 상부로 갈수록 점차 넓은 폭을 가질 수 있다. 상기 복수의 리세스(R0)는 수직 방향으로 중첩될 수 있다. 상기 복수의 리세스(R0)는 상기 제1 내지 제3관통홀(R1,R2,R3)과 수직 방향으로 중첩될 수 있다.
발명의 실시 예는 제2전극(151) 상에 복수의 리세스(R0)를 제공하여, 본딩 시 와이어 또는 솔더 페이스트와의 접촉 면적을 개선시켜 줄 수 있다. 상기 제2전극(151)은 서로 다른 물질의 층(119,161,171)과 접촉됨으로써, 필링 문제를 방지할 수 있다. 또한 전류 차단층(161)은 제2전극(151)과 전류 차단층(161)과 접촉되므로, 습기 침투나 필링 문제를 제거할 수 있다.
도 6은 도 5의 다른 예이며, 상기한 구성과 동일한 부분의 설명은 상기의 구성을 참조하기로 한다.
도 6을 참조하면, 반도체 구조물(120)은 상부에 제2전극(151)과 수직한 영역에 오목한 상부 리세스(Rb)를 포함할 수 있다. 상기 제2도전형 반도체층(119)은 상부에 오목한 리세스(Rb)를 포함할 수 있다. 상기 제2도전형 반도체층(119)의 상부 리세스(Rb)는 상기 제2전극(151)과 수직 방향으로 중첩될 수 있다. 상기 상부 리세스(Rb)에는 상기 제2전극(151)의 하부가 돌출되어 배치될 수 있다. 상기 상부 리세스(Rb)의 너비(B7)는 상기 제1관통홀(R1)의 너비(B1)보다 작을 수 있다. 상기 상부 리세스(Rb)는 상기 제1관통홀(R1)의 아래에 배치되어, 제2전극(151)이 결합될 수 있다. 상기 상부 리세스(Rb)는 상기 제2도전형 반도체층(119)은 최상측 제1상면(Sa)으로부터 오목하게 함몰되며, 상기 제2도전형 반도체층(119)의 두께의 10% 이하로 형성될 수 있으며, 그 깊이는 0.1 내지 10nm의 범위일 수 있다.
상기 제2도전형 반도체층(119)은 최상측 제1상면(Sa), 상기 제1상면(Sa)보다 낮은 제2상면(Sc)을 포함하며, 상기 제1 및 제2상면(Sa,Sc)를 연결하는 내측면(Sb)를 포함할 수 있다. 상기 제1상면(Sa)은 상기 전류 차단층(161)의 내측에 노출되며, 그 너비(D2)는 제2상면(Sc)의 너비(B6)보다 작을 수 있다. 상기 내측면(Sb)은 경사진 면으로 형성될 수 있다. 상기 상부 리세스(Rb)의 내측면(Sb)와 제2상면(Sc)가 상기 제2전극(151)과 접촉되므로, 상기 제2전극(151)과의 접촉 면적이 증가될 수 있다. 이에 따라 상기 제2전극(151)의 필링 문제를 방지할 수 있다. 여기서, 상기 제2상면(Sc)은 상기 제1관통홀(R1)의 하면 면적의 80% 이상으로 배치되어, 상기 제2전극(151)의 상면에서의 러프한 표면을 줄여줄 수 있다.
상기 제2도전형 반도체층(119)은 최상측 제1상면(Sa)은 상기 상부 리세스(Rb)의 둘레에 노출되며 상기 제2전극(151)과 접촉될 수 있다. 상기 제2도전형 반도체층(119)은 최상측 제1상면(Sa)은 상기 전류 차단층(161)과 상기 상부 리세스(Rb) 사이에 배치될 수 있다. 상기 노출된 제1상면(Sa)의 면적은 상기 제2상면(Sc)이 면적보다 작게 배치될 수 있어, 제2전극(151)의 하부에서 전류 차단층(151)과 반도체층 표면과의 경계 부분에서의 접착력을 강화시켜 줄 수 있다.
도 7은 도 6의 다른 예이며, 상기한 구성과 동일한 부분의 설명은 상기의 구성을 참조하기로 한다.
도 7을 참조하면, 반도체 구조물(120)은 상부에 제2전극(151)과 수직한 영역에 오목한 상부 리세스(Rb)를 포함할 수 있다. 상기 제2도전형 반도체층(119)은 상부에 오목한 리세스(Rb)를 포함할 수 있다. 상기 제2도전형 반도체층(119)의 상부 리세스(Rb)는 상기 제2전극(151)과 수직 방향으로 중첩될 수 있다. 상기 상부 리세스(Rb)에는 상기 제2전극(151)의 하부가 돌출되어 배치될 수 있다. 상기 상부 리세스(Rb)의 너비(B7)는 상기 제1관통홀(R1)의 너비(B1)보다 작을 수 있다. 상기 상부 리세스(Rb)는 상기 제1관통홀(R1)의 아래에 배치되어, 제2전극(151)이 결합될 수 있다. 상기 상부 리세스(Rb)는 상기 제2도전형 반도체층(119)은 최상측 제1상면(Sa)으로부터 오목하게 함몰되며, 상기 제2도전형 반도체층(119)의 두께의 10% 이하로 형성될 수 있다.
상기 제2도전형 반도체층(119)은 최상측 제1상면(Sa), 상기 제1상면(Sa)보다 낮은 제2상면(Sc)을 포함하며, 상기 제1 및 제2상면(Sa,Sc)를 연결하는 내측면(Sb)를 포함할 수 있다. 상기 제1상면(Sa)은 상기 전류 차단층(161)의 내측에 노출되며, 그 너비(D2)는 제2상면(Sc)의 너비(B6)보다 작을 수 있다. 상기 내측면(Sb)은 경사진 면으로 형성될 수 있다. 상기 상부 리세스(Rb)의 내측면(Sb)와 제2상면(Sc)가 상기 제2전극(151)과 접촉되므로, 상기 제2전극(151)과의 접촉 면적이 증가될 수 있다. 이에 따라 상기 제2전극(151)의 필링 문제를 방지할 수 있다. 여기서, 상기 제2상면(Sc)은 상기 제1관통홀(R1)의 하면 면적의 80% 이상으로 배치되어, 상기 제2전극(151)의 상면에서의 러프한 표면을 줄여줄 수 있다.
여기서, 상기 전류 차단층(161)의 제1내 측면은 경사진 면으로 제공될 수 있다. 상기 제1내측면의 경사진 각도(g)는 수평한 직선에 대해 5도 이상 예컨대, 5도 내지 45도의 범위로 배치될 수 있다. 이러한 전류 차단층(161)은 경사진 각도를 갖는 제1내측면이 상기 제2전극(151)과 접촉되어, 제2전극(151)과의 접촉 면적을 증가시켜 줄 수 있다.
여기서, 상기 전류 확산층(161)의 제2내 측면은 경사진 면으로 제공될 수 있다. 상기 제2내측면의 경사진 각도(f)는 수평한 직선에 대해 1도 이상 예컨대, 5도 내지 30도의 범위로 배치될 수 있다. 이러한 전류 확산층(171)은 경사진 각도를 갖는 내측면이 상기 제2전극(151)과 접촉되어, 제2전극(151)과의 접촉 면적을 증가시켜 줄 수 있다. 이에 따라 상기 전류 확산층(171)의 경사진 제2내측면과 상면에 의해 전류 주입 면적이 증가될 수 있다. 여기서, 상기 제2내측면의 경사 각도(f)는 상기 제1내측면의 경사 각도(g)보다 작을 수 있다. 상기 제2전극(151)은 스텝 구조(ST1)이 경사진 면으로 연결될 수 있다.
도 8 내지 도 19는 발명의 실시 예에 따른 반도체 소자의 제조 과정을 설명하기 위한 도면이다.
도 8 및 도 9를 참조하면, 반도체 구조물의 제2도전형 반도체층(119)의 상면 중에서 제2전극이 형성될 영역에 전류 차단층(161)이 형성될 수 있다. 상기 전류 차단층(161) 및 제2도전형 반도체층(119) 상에는 전류 확산층(171)이 형성된다.
도 10 내지 도 12를 참조하면, 상기 전류 확산층(171) 상에는 제1마스크층(191)이 형성되며, 상기 제1마스크층(191)에는 홀(h1)을 상기 제2전극과 대응되는 영역에 형성하게 된다. 또한 상기 제1마스크층(191)은 제1전극이 형성될 영역이 제거될 수 있다. 상기 제1마스크층(191)의 홀(h1)과 상기 제1전극이 형성될 영역에 대해 메사 에칭을 수행하게 된다. 상기 메사 에칭은 습식 또는 건식 에칭 중 적어도 하나를 이용할 수 있다. 이때 상기 제1도전형 반도체층(115)과 상기 제2도전형 반도체층(119)의 일부 상면은 노출될 수 잇다. 상기 제2도전형 반도체층(119)의 상면은 낮은 제2상면이 형성될 수 있다. 이후, 습식 에칭을 통해 상기 홀(h1)의 아래에 배치된 전류 차단층(161)의 남은 부분을 에칭하여 제거하게 된다. 이는 전류 차단층(161)의 남은 부분이 제2전극(151)에 하면에 존재할 경우, 접촉력이 저하될 수 있다.
도 13 내지 도 14를 참조하면, 상기 제1마스크층(191)의 홀(h1)을 통해 상기 전류 확산층(171)의 내부를 에칭하여, 상기 전류 차단층(161)의 상면이 노출될 수 있다. 이에 따라 상기 전류 확산층(171)의 제2관통홀(R2)은 상기 전류 차단층(161)의 제1관통홀(R1)보다 크게 제공될 수 있다. 이후, 상기 제1마스크층(191)를 제거하게 된다.
도 15 내지 도 17과 같이, 상기 전류 차단층(161), 전류 확산층(171) 및 관통홀(R1,R2) 상에 보호층(181)을 형성하게 된다. 상기 보호층(181)은 상기 노출된 제1도전형 반도체층(115)의 상면에 연장될 수 있다. 상기 보호층(181) 상에 다른 제2마스크층(193)를 형성하여, 제2전극 형성 영역에 홀(h2) 및 제1전극 형성 영역을 위해 홀(h3)을 제공하게 된다. 이때의 홀(h2)의 너비는 상기 제2관통홀(R2)보다 크게 제공될 수 있다. 제1,2전극 형성을 위해 상기 보호층(181)을 선택적으로 제거하여, 제1도전형 반도체층(115)의 상면과, 상기 제2도전형 반도체층(119)의 상면을 노출하게 된다. 이때 상기 보호층(181)에는 상기 제2관통홀(R2) 상에 제3관통홀(R3)가 형성될 수 있다.
도 18 및 도 19와 같이, 상기 제2마스크층(193)의 홀(h2,h3)을 통해 제1 및 제2전극(141,151)을 형성하게 된다. 이후 제2마스크층(193)을 제거하게 되므로, 도 19와 같은 제2전극과 다른 층(119,161,171)의 결합 구조를 제공할 수 있다. 이때 상기 제2전극(151)은 상기 보호층(181)에 접촉될 수 있으며, 예컨대 상기 보호층(181)의 상면에 접촉될 수 있다.
도 20은 발명의 실시 예에 따른 반도체 소자를 갖는 반도체 소자 패키지의 예이다.
도 20을 참조하면, 반도체 소자 패키지(200)는, 몸체(210) 및 반도체 소자 예컨대, 발광소자(220)를 포함할 수 있다. 상기 몸체(210)는 제1몸체(215)와 제2몸체(210A)를 포함할 수 있다. 상기 제2 몸체(210A)는 캐비티(202)를 제공할 수 있다. 상기 제1 몸체(215)와 제2 몸체(210A)은 서로 일체형으로 형성될 수 있다. 다른 예로서, 제1 몸체(215)와 제2 몸체(210A)은 서로 별개로 형성된 후 부착되거나 결합될 수 있다.
상기 몸체(210)는 캐비티(202)를 포함할 수 있다. 예로서, 상기 몸체(210)는 수지 재질 또는 절연성 수지 재질일 수 있다. 상기 몸체(210)는 폴리프탈아미드(PPA: Polyphthalamide), PCT(Polychloro Tri phenyl), LCP(Liquid Crystal Polymer), PA9T(Polyamide9T), 실리콘, 에폭시, 에폭시 몰딩 컴파운드(EMC: Epoxy molding compound), 실리콘 몰딩 컴파운드(SMC), 세라믹, PSG(photo sensitive glass), 사파이어(Al2O3) 등을 포함하는 그룹 중에서 선택된 적어도 하나로 형성될 수 있다. 상기 몸체(210)는 수지 재질로 형성될 수 있으며, 그 내부에 TiO2와 SiO2와 같은 고굴절 재질의 필러를 포함할 수 있다. 상기 몸체(210)는 열 가소성 수지로 형성될 수 있다. 상기 몸체(210)는 제1방향의 서로 반대측에 배치된 제1 및 제2측면(S1,S2)과, 제2방향의 다른 양 측면을 포함할 수 있다.
상기 몸체(210)는 절연성 재질로 형성될 수 있다. 이러한 몸체(210)는 상면 또는 캐비티(202)의 바닥에 금속 프레임이 제거된 구조이므로, 금속 프레임을 갖는 구조에 비해 몸체 재질의 선택의 폭이 넓을 수 있다. 상기 몸체(210)는 금속 프레임 예컨대, 리드 프레임과 일체로 사출하지 않아, 금속부의 두께를 상기 리드 프레임의 두께보다 얇게 제공될 수 있다. 상기 몸체(210)는 리드 프레임과 미리 사출하지 않게게 되므로, 몸체(210)의 관통홀의 위치 변경, 캐비티(202)의 형상, 몸체(210)의 사이즈, 또는 패키지 사이즈에 대한 설계 변경이 용이할 수 있다.
상기 몸체(200)의 두께(t1)는 100 마이크로 미터 이상 예컨대, 100 내지 800 마이크로 미터의 범위일 수 있다. 상기 몸체(200)의 두께(t1)는 제1몸체(215)의 두께(t1)과 상기 제2몸체(210A)의 두께의 합일 수 있으며, 상기 제2몸체(210A)의 두께는 상기 발광소자(220)의 두께 이상일 수 있다. 이러한 제2몸체(210A)의 상면은 광의 지향각 분포를 위해 상기 발광소자(220)의 상면과 같거나 더 높은 위치에 배치될 수 있다.
상기 몸체(210)는 관통홀(TH1,TH2)을 구비할 수 있다. 상기 관통홀(TH1,TH2)은 서로 이격된 제1 및 제2관통홀(TH1,TH2)을 포함할 수 있다. 상기 제1 및 제2관통홀(TH1,TH2)은 상기 발광소자(220)의 아래에 배치된 상기 몸체(210)의 상면에서 하면을 관통할 수 있다. 상기 제1 및 제2관통홀(TH1,TH2)은 상기 제1몸체(215)의 상면에서 하면을 관통할 수 있다.
여기서, 상기 제1몸체(215)의 두께(t2)는 400 마이크로 미터 이하 예컨대, 80 내지 400 마이크로 미터의 범위 또는 100 내지 300 마이크로 미터의 범위로 제공될 수 있다. 상기 제1몸체(215)의 제1 및 제2관통홀(TH1,TH2)의 깊이는 상기 제1몸체(215)의 두께와 같거나 두꺼울 수 있다. 상기 제1몸체(215)의 두께는 상기 금속부(211,213)의 두께 즉, 관통홀(TH1,TH2)에서의 수평 방향 두께보다 클 수 있다. 상기 발광소자(220)의 하부에 배치된 상기 몸체(210)의 상면 및 하면 사이의 간격은 상기 금속부(211,213)의 두께 즉, 관통홀에서의 수평 방향 두께보다 클 수 있다. 상기 제1 및 제2관통홀(TH1,TH2)의 깊이는 상기 금속부(211,213)의 두께보다 클 수 있다.
상기 제1관통홀(TH1)은 상기 발광소자(220)의 제1본딩부(221) 아래에서 하나 또는 복수로 배치될 수 있다. 상기 제2관통홀(TH2)은 상기 발광소자(220)의 제2본딩부(222)의 아래에서 하나 또는 복수로 배치될 수 있다. 상기 발광소자(220)는 제1 본딩부(221), 제2 본딩부(222), 및 상기에 개시된 반도체 구조물(223)을 포함할 수 있다. 상기 발광소자(220)는 기판(224)을 포함할 수 있다. 상기 제1본딩부(221)는 도 1 내지 도 5에 개시된 제1전극일 수 있으며, 상기 제2본딩부(222)는 제2전극일 수 있다. 상기 반도체 구조물(223)의 기판(224)은 투광 층으로서, 절연성 재질 또는 반도체 재질로 형성될 수 있다.
상기 발광소자(220)는 상기 몸체(210)에 의해 제공되는 상기 캐비티(202) 내에 배치될 수 있다. 상기 캐비티(202)의 외측 둘레에 배치된 내 측면(232)은 경사지거나 수직할 수 있으며, 예컨대 경사진 면은 1단 이상 또는 2단 이상으로 경사지게 배치될 수 있다.
상기 제1 본딩부(221)와 제2 본딩부(222)는 상기 발광소자(220)의 하부 면에서 서로 이격되어 배치될 수 있다. 상기 제1 본딩부(221)는 상기 몸체(210) 또는 제1몸체(215) 위에 배치될 수 있다. 상기 제2 본딩부(222)는 상기 몸체(210) 또는 제1몸체(215) 위에 배치될 수 있다. 상기 제1 및 제2본딩부(221,222)는 상기 몸체(211) 또는 제1몸체(215)와 대면할 수 있다. 상기 제1 및 제2본딩부(221,222)는 제1방향으로 이격될 수 있다. 상기 제1 및 제2본딩부(221,222)는 상기 제1 및 제2관통홀(TH1,TH2)과 동일한 방향으로 이격될 수 있다.
상기 제1 및 제2본딩부(221,222)는 전극 또는 패드일 수 있다. 이에 따라, 상기 제1 본딩부(221) 및 상기 제2 본딩부(222)을 통하여 공급되는 구동 전원에 의하여 상기 발광소자(220)가 구동될 수 있게 된다. 그리고, 상기 발광소자(220)에서 발광된 빛은 상기 몸체(210)의 상부 또는 제2몸체(210A)의 상부 방향으로 추출될 수 있게 된다.
상기 제1 본딩부(221)과 상기 제2 본딩부(222)는 금속 재질 및 비금속 재질 중 적어도 하나 또는 모두를 포함할 수 있다. 상기 제1 및 제2본딩부(221,222)는 Ti, Al, In, Ir, Ta, Pd, Co, Cr, Mg, Zn, Ni, Si, Ge, Ag, Ag alloy, Au, Hf, Pt, Ru, Rh, ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, Ni/IrOx/Au/ITO를 포함하는 그룹 중에서 선택된 하나 이상의 물질 또는 합금을 이용하여 단층 또는 다층으로 형성될 수 있다.
제1수지(260)는 상기 제1 및 제2본딩부(221,222) 사이의 영역과 상기 발광소자(220)의 하면과 상기 몸체(210)의 상면 사이의 영역에 배치될 수 있다. 상기 제1수지(260)는 상기 발광소자(220)를 상기 몸체(210)에 부착시켜 줄 수 있다. 상기 제1수지(260)는 실리콘 또는 에폭시와 같은 수지 재질을 포함할 수 있다. 상기 제1수지(260)는 내부에 금속 산화물 또는 필러를 포함할 수 있다. 예를 들면, 상기 제1수지(260)는 TiO2, SiO2, Al2O3와 같은 금속 산화물 또는 불순물을 포함하는 물질로 구성될 수 있다. 상기 제1수지(260)는 솔더 페이스트와 같은 도전부가 형성되기 전에 상기 발광소자(220)의 하부에 디스펜싱되어, 상기 발광소자(220)를 상기 제1몸체(215) 상에 부착 및 고정시켜 줄 수 있다. 이에 따라 상기 발광소자(220)의 유동이나 틸트를 방지할 수 있다. 또한 상기 제1수지(260)는 상기 제1,2본딩부(221,222)의 접합 부분이나, 상기 도전부가 리멜팅되더라도, 상기 제1몸체(215)에 상기 발광소자(220)를 고정시켜 줄 수 있다.
발명의 실시 예에 따른 반도체 소자 패키지는 금속부(211,213)를 포함할 수 있다. 상기 금속부(211,213)는 서로 이격된 제1 및 제2금속부(211,213)를 포함할 수 있다. 상기 제1금속부(211)와 상기 제2금속부(213)는 물리적으로 분리될 수 있다. 상기 제1금속부(211)와 상기 제2금속부(213)는 수직 방향 또는 Z 방향으로 중첩되지 않게 배치될 수 있다.
상기 제1금속부(211)는 상기 제1관통홀(TH1)의 표면과 상기 몸체(210)의 바닥 중 적어도 하나 또는 모두에 배치될 수 있다. 상기 제2금속부(213)는 상기 제2관통홀(TH2)의 표면과 상기 몸체(210)의 바닥 중 적어도 하나 또는 모두에 배치될 수 있다. 상기 제1금속부(211)의 두께가 상기 제1관통홀(TH1)의 상부 폭 또는 제1,2방향의 폭 중 작은 폭의 1/2 미만으로 배치될 수 있으며, 이 경우 제1금속부(211)의 내부에는 제1관통홀(TH1)의 센터에 홀이 배치된 구조로 제공될 수 있다. 상기 제2금속부(213)의 두께가 상기 제2관통홀(TH2)의 상부 폭 또는 제1,2방향의 폭 중 작은 폭의 1/2 미만으로 배치될 수 있으며, 이 경우 제2금속부(213)의 내부에는 제2관통홀(TH2)의 센터에 홀이 배치된 구조로 제공될 수 있다. 상기 제1금속부(211)와 상기 제2금속부(213)의 합 두께는 상기 제 1 또는 제2관통홀(TH1)의 제1,2방향의 상부 폭보다 작을 수 있다. 이 경우, 제1 및 제2금속부(211,213)이 동일한 두께인 경우이다.
상기 제1금속부(211) 및 상기 제2금속부(213)는 금속으로 제공될 수도 있다. 상기 제1 및 제2금속부(211,213)은 예컨대, 구리(Cu), 티타늄(Ti), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag) 중에서 선택될 수 있으며, 단층 또는 다층으로 형성될 수 있다. 상기 제1금속부(211) 및 상기 제2금속부(213)는 다층으로서, 상기 몸체(210)에 접촉된 제1층 및 상기 제1층 아래의 제2층을 포함할 수 있으며, 상기 제1층은 Ti, Cr, Ta, Pt 중 적어도 하나를 포함하며, 상기 제2층은 Au, Ag, Cu 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2금속부(211,213)의 두께(t3)는 상기 발광소자(220)의 하부에 배치된 몸체(210)의 상면과 하면 사이의 두께(t2)보다 작을 수 있다. 상기 t3는 t2의 1/30 이하 예컨대, 1/30 내지 1/100 이하일 수 있다. 상기 t3:t2의 비율은 1: 30 내지 1: 100의 범위일 수 있다. 이는 상기 몸체(210)의 표면에 상기 금속부(211,213)를 증착 공정 또는 도금 공정을 통해 형성시켜 주어, 얇은 두께로 제공될 수 있다. 발명의 실시 예에 따른 반도체 소자 패키지는 리드 프레임과 몸체를 일체로 사출하지 않고 있어, 반도체 소자 하부에 배치된 리드 프레임과 몸체 결합 시 두 물질 간의 열 팽창 계수의 차이에 따른 문제를 해결할 수 있다. 또한 몸체(210)에 미리 제공된 관통홀(TH1,TH2)의 표면에 금속을 이용하여 증착 공정 또는 도금 공정을 수행함으로써, 상기 금속부의 두께는 상기 관통홀의 제1방향의 상부 폭의 1/3 이하일 수 있다. 즉, 상기 금속부의 두께가 상기 관통홀의 상부 폭의 1/3 이상일 경우, 관통홀의 상부 폭의 확보가 어려워 본딩부와 도전부의 접촉 면적이 감소될 수 있다.
상기 제1 및 제2금속부(211,213)의 두께는 5 마이크로 미터 이하 예컨대, 2 내지 5 마이크로 미터의 범위일 수 있다. 상기 금속부(211,213)의 두께가 상기 범위보다 크면 열 전도율의 개선이나 전기 전도 특성의 개선이 미미하며, 상기 범위보다 작으면 방열 효율이나 전기 전도특성이 저하될 수 있다. 상기 제1 및 제2금속부(211,213)는 상기 몸체(210)의 표면에 증착 공정, 또는 도금 공정을 통해 형성될 수 있다.
상기 제1금속부(211)는 상기 몸체(210)의 바닥으로 연장된 제1연장부(211B)를 포함할 수 있다. 상기 제1연장부(211B)는 상기 제1금속부(211)로부터 연장될 수 있다. 상기 제1연장부(211B)는 상기 제1관통홀(TH1)에 배치된 제1금속부(211)로부터 연장될 수 있다. 상기 제2금속부(213)는 상기 몸체(210)의 바닥으로 연장된 제2연장부(213B)를 포함할 수 있다. 상기 제2연장부(213B)는 상기 제2금속부(213)로부터 연장될 수 있다. 상기 제2연장부(213B)는 상기 제2관통홀(TH2)에 배치된 제2금속부(213)로부터 연장될 수 있다.
상기 제1 및 제2금속부(211,213) 사이에 배치된 상기 몸체(210)의 하면은 오목한 오목부(R5)를 구비할 수 있다. 상기 오목부(R5)는 상기 몸체(210)의 하면에서 상면 방향으로 오목하며, 곡면 또는 각진 면을 포함할 수 있다. 상기 오목부(R5)의 표면은 러프한 면을 포함할 수 있다. 상기 오목부(R5)는 상기 제1 및 제2연장부(211B,213B)가 제거된 영역으로서, 전기적으로 제1 및 제2금속부(211,213)를 분리시켜 줄 수 있다. 상기 오목부(R5)의 제2방향 길이는 상기 제1 및 제2연장부(211B,213B)의 길이와 동일할 수 있다. 이러한 오목부(R5)의 제조 공정을 보면, 몸체의 하부를 통해 금속부를 형성한 후 레이져 스크라이빙 공정을 통해 금속부의 일부 영역을 제거하여 두 금속부로 분리시켜 분리 영역 또는 오목부 영역이 형성될 수 있다. 상기 오목부(R5)의 깊이는 몸체 하면에서 1 마이크로 미터 이하 예컨대, 0.01 내지 1 마이크로 미터 범위일 수 있다. 상기 오목부(R5)의 깊이는 상기 금속부(211,213)의 두께 이하일 수 있다. 상기 오목부(R5)의 깊이가 상기 범위보다 큰 경우, 제1,2관통홀(TH1,TH2) 사이의 강성이 저하될 수 있다.
발명의 실시 예에 따른 발광소자 패키지(200)는, 몰딩부(290)를 포함할 수 있다. 상기 몰딩부(290)는 상기 발광소자(220) 위에 제공되고 상기 발광소자(220)를 덮을 수 있다. 상기 몰딩부(290)는 상기 몸체(210) 위에 배치될 수 있다. 상기 제1몰딩부(290)는 상기 제2몸체(210A)에 의하여 제공된 캐비티(202)에 배치될 수 있다.
상기 몰딩부(290)는 투명한 물질을 포함할 수 있다. 상기 몰딩부(290)는 투명한 절연물질을 포함할 수 있다. 상기 몰딩부(290)는 상기 발광소자(220)로부터 방출되는 빛을 입사 받고, 파장 변환된 빛을 제공하는 파장변환 수단을 포함할 수 있다. 예로서, 상기 몰딩부(290)는 형광체, 양자점 등을 포함하는 그룹 중에서 선택된 적어도 하나를 할 수 있다. 상기 발광소자(220)는 청색, 녹색, 적색, 백색, 적외선 또는 자외선의 광을 발광할 수 있다. 상기 형광체, 또는 양자점은 청색, 녹색, 적색의 광을 발광할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 반도체 소자
111: 기판
113: 버퍼층
115: 제1도전형 반도체층
117: 활성층
119: 제2도전형 반도체층
120: 반도체 구조물
141: 제1전극
151: 제2전극
161: 전류 차단층
171: 전류 확산층
181: 보호층

Claims (8)

  1. 제1도전형 반도체층, 상기 제1도전형 반도체층 상에 배치되는 제2도전형 반도체층, 및 상기 제1도전형 반도체층과 상기 제2도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물;
    상기 제1도전형 반도체층 상에 배치되고, 상기 제1 도전형 반도체층과 전기적으로 연결되는 제1전극;
    상기 제2도전형 반도체층 상에 배치되고, 상기 제2 도전형 반도체층과 전기적으로 연결되는 제2전극;
    상기 제2도전형 반도체층 상에 배치되는 전류 차단층;
    상기 전류 차단층 상에 배치되는 전류 확산층; 및
    상기 전류 확산층 상에 배치되는 보호층; 을 포함하고,
    상기 전류 차단층, 상기 전류 확산층 및 상기 보호층은 각각의 상면과 하면을 관통하는 제1, 제2, 및 제3 관통홀을 포함하고,
    상기 보호층의 제3 관통홀의 너비는 상기 전류 확산층의 제2 관통홀의 너비보다 크고,
    상기 전류 확산층의 제2 관통홀의 너비는 상기 전류 차단층의 제1 관통홀의 너비보다 크고,
    상기 제1 내지 제3 관통홀은 수직 방향으로 중첩되며,
    상기 제2 전극은 상기 전류 확산층의 상면으로부터 상기 제1 및 제2 관통홀을 관통하여 상기 제2 도전형 반도체층과 직접 접촉되고,
    상기 보호층은 상기 전류 차단층 및 상기 제2 전극과 수평방향으로 이격되고,
    상기 제2 전극의 상면은 상기 반도체 구조물을 향하여 오목하고, 너비가 상이한 복수의 리세스를 포함하고,
    상기 제2 전극의 복수의 리세스는 수직 방향으로 중첩된 반도체 소자.
  2. 제1항에 있어서, 상기 제2 도전형 반도체층의 상면은 상기 제2 도전형 반도체층의 하면으로 향하여 오목한 상부 리세스를 더 포함하며,
    상기 제2 도전형 반도체층의 상부 리세스의 너비는 상기 제1 관통홀의 폭보다 작고,
    상기 제1 관통홀과 상기 제2 도전형 반도체층의 상부 리세스 사이의 영역에 상기 제2 도전형 반도체층의 제1 상면이 노출되고,
    상기 제2 전극은 상기 제1 상면과 직접 접촉하는 반도체 소자.
  3. 제2항에 있어서, 상기 상부 리세스는 상기 제2도전형 반도체층의 최상 측 제1상면보다 낮은 제2상면과, 상기 제1상면과 상기 제2상면 사이에 경사진 내측면을 포함하는 반도체 소자.
  4. 제3항에 있어서, 상기 제2상면의 상면 면적은 상기 제1상면의 상면 면적보다 크며,
    상기 제2전극은 상기 제1 및 제2상면과 상기 경사진 내측면에 접촉되는 반도체 소자.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전류 차단층의 내 측면과 상기 전류 확산층의 내 측면은 경사진 면을 포함하는 반도체 소자.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 전류 차단층의 내측부는 상기 제2전극과 수직 방향으로 중첩되며, 외측부는 상기 전류 확산층과 수직 방향으로 중첩되며,
    상기 전류 차단층의 외 측면은 상기 제2전극의 외 측면보다 더 외측에 배치되는 반도체 소자.
  7. 제6항에 있어서, 상기 전류 차단층의 외 측면은 상기 보호층의 내 측면보다 더 내측에 배치되는 반도체 소자.
  8. 캐비티 및 복수의 관통홀을 갖는 몸체;
    상기 몸체 상에 반도체 소자;
    상기 복수의 관통홀 각각에 배치된 금속부; 및
    상기 캐비티에 몰딩부를 포함하며,
    상기 반도체 소자는 청구항 제1항 내지 제4항 중 어느 하나인 반도체 소자 패키지.
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