KR20180028098A - 표시장치 - Google Patents

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Abstract

본 발명에 따른 표시장치는 제1 방향으로 연장되고 제2 방향으로 배열된 복수의 게이트 라인, 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열된 복수의 데이터 라인, 및 상기 제1 및 제2 방향으로 배열된 복수의 도트를 포함하는 표시패널을 포함한다. 게이트 드라이버는 상기 복수의 게이트 라인에 게이트 신호를 순차적으로 공급하고, 데이터 드라이버는 상기 복수의 데이터 라인에 복수의 데이터 신호를 각각 공급한다. 상기 게이트 드라이버는 복수의 서브 게이트 드라이버를 포함한다. 상기 서브 게이트 드라이버들은 상기 제1 방향으로 분산 배치되어 각 게이트 라인의 적어도 2개 이상의 위치에서 상기 게이트 신호를 공급한다. 상기 서브 게이트 드라이버들 각각은 복수의 스테이지를 포함하고, 각 스테이지는 적어도 하나 이상의 도트에 배치된다.

Description

표시장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것이며, 베젤 영역의 크기를 줄일 수 있는 표시장치에 관한 것입니다.
평판형 표시장치는 표시 패널 및 상기 표시 패널을 구동하기 위한 드라이버를 포함한다. 일반적으로, 드라이버는 구동 칩의 형태로 구비되어, 표시패널에 전기적으로 연결된다. 이러한 연결 공정에는 구동칩의 실장 방식에 따라 COG(Chip On Glass) 실장방식과 TAB(Tape Automated Bonding) 실장 방식으로 구분된다.
COG 실장방식은 표시패널의 게이트 영역 및 데이터 영역에 직접 구동칩을 실장하여 표시패널에 전기적 신호를 전달하는 방식으로, 보통 이방성 도전 필름(ACF: Anisotropic Conductive Film)을 이용하여 구동칩을 표시패널에 본딩한다.
표시장치에 사용되는 칩의 개수를 감소하기 위하여, 드라이버 중 표시 패널의 복수의 화소에 게이트 신호를 공급하는 게이트 드라이버는 상기 화소들이 구비되는 표시영역에 인접한 비표시 영역에 화소 공정을 통해 직접적으로 제공된다. 여기서, 상기 표시 패널에서 상기 비표시 영역에 대응하는 베젤 영역이 정의될 수 있다.
본 발명의 목적은 베젤 영역의 크기를 줄일 수 있는 표시장치를 제공하는 것이다.
본 발명에 따른 표시장치는 제1 방향으로 연장되고 제2 방향으로 배열된 복수의 게이트 라인, 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열된 복수의 데이터 라인, 및 상기 제1 및 제2 방향으로 배열된 복수의 도트를 포함하는 표시패널; 상기 복수의 게이트 라인에 게이트 신호를 순차적으로 공급하는 게이트 드라이버; 및 상기 복수의 데이터 라인에 복수의 데이터 신호를 각각 공급하는 데이터 드라이버를 포함한다.
상기 게이트 드라이버는 복수의 서브 게이트 드라이버를 포함한다. 상기 서브 게이트 드라이버들은 상기 제1 방향으로 분산 배치되어 각 게이트 라인의 적어도 2개 이상의 위치에서 상기 게이트 신호를 공급한다. 상기 서브 게이트 드라이버들 각각은 복수의 스테이지를 포함하고, 각 스테이지는 적어도 하나 이상의 도트에 배치된다.
본 발명에 따르면, 게이트 드라이버가 표시 영역 내에 배치됨으로써, 표시 장치의 베젤 영역의 크기를 감소될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 2는 도 1에 도시된 하나의 화소의 등가 회로도이다.
도 3은 n번째 스테이지의 본 발명의 일 실시예에 따른 내부 회로도이다.
도 4는 도 3에 도시된 n번째 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다.
도 5는 도 4에 도시된 도트를 개념적으로 나타낸 평면도이다.
도 6은 도 3에 도시된 n번째 스테이지의 구동 트랜지스터들을 본 발명의 다른 실시예에 따라 표시 영역에 배치한 회로도이다.
도 7은 n번째 스테이지의 본 발명의 다른 실시예에 따른 내부 회로도이다.
도 8은 도 7에 도시된 n번째 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다.
도 9는 본 발명의 다른 실시예에 따른 도트를 개념적으로 나타낸 평면도이다.
도 10은 본 발명의 다른 실시예에 따른 도트를 개념적으로 나타낸 평면도이다.
도 11은 본 발명의 다른 실시예에 따른 도트를 개념적으로 나타낸 평면도이다.
도 12는 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.
도 13은 도 12에 도시된 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다.
도 14는 본 발명의 다른 실시예에 따른 표시장치의 평면도이다.
도 15는 도 14에 도시된 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다.
도 16은 본 발명의 또 다른 실시예에 따른 표시장치의 평면도이다.
도 17은 도 16에 도시된 도트의 구조를 개념적으로 나타낸 도면이다.
도 18은 도 16에 도시된 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "하에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 출원에서 "상에" 배치된다고 하는 것은 상부뿐 아니라 하부에 배치되는 경우도 포함하는 것일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
상술한 본 발명이 해결하고자 하는 과제, 과제 해결 수단, 및 효과는 첨부된 도면과 관련된 실시 예들을 통해서 용이하게 이해될 것이다. 각 도면은 명확한 설명을 위해 일부가 간략하거나 과장되게 표현되었다. 각 도면의 구성 요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 동일한 부호를 가지도록 도시되었음에 유의해야 한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 표시장치의 평면도이고, 도 2는 도 1에 도시된 하나의 화소의 등가 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시장치(500)는 영상을 표시하는 표시패널(100), 상기 표시패널(100)을 구동하기 위한 게이트 드라이버(200) 및 데이터 드라이버(300), 및 상기 게이트 드라이버(200)와 상기 데이터 드라이버(300)의 구동을 제어하기 위한 컨트롤러(400)를 포함한다.
상기 표시패널(100)은 하부 기판(110), 상기 하부 기판(110)에 마주하는 상부 기판(120), 및 두 기판(110, 120) 사이에 배치된 액정층(130)을 포함할 수 있다.
상기 표시패널(100)은 제1 방향(DR1)으로 연장하는 복수의 게이트 라인들(GL1∼GL2n)과 상기 제1 방향(DR1)에 교차하는 제2 방향(DR2)으로 연장하는 복수의 데이터 라인들(DL1∼DLm)을 포함한다. 상기 게이트 라인들(GL1~GL2n) 및 상기 데이터 라인들(DL1~DLm)은 화소 영역들을 정의하며, 상기 화소 영역들에는 영상을 표시하는 화소들(PX)이 일대일 대응하여 구비된다. 도 2에는, 상기 다수의 화소들(PX) 중 제1 게이트 라인(GL1)과 제1 데이터 라인(DL1)에 연결된 화소를 일 예로 도시하였다.
도 2를 참조하면, 상기 화소(PX)는 상기 제1 게이트 라인(GL1)과 상기 제1 데이터 라인(DL1)에 연결된 박막 트랜지스터(TR) 및 상기 박막 트랜지스터(TR)에 연결된 액정 커패시터(liquid crystal capacitor)(Clc)를 포함할 수 있다. 상기 액정 커패시터(Clc)는 상기 하부 기판(110)에 구비된 화소 전극(PE)과 상기 상부 기판(120)에 구비된 공통 전극(CE)을 두 단자로 하며, 두 전극(PE, CE) 사이의 상기 액정층(130)은 유전체로서 기능한다.
상기 박막 트랜지스터(TR)는 상기 하부 기판(110)에 구비될 수 있다. 상기 박막 트랜지스터(TR)의 게이트 전극은 상기 제1 게이트 라인(GL1)과 연결되고, 소스 전극은 제1 데이터 라인(DL1)과 연결되며, 드레인 전극은 상기 화소 전극(PE)과 연결될 수 있다. 상기 공통 전극(CE)은 상기 상부 기판(120)에 전면적으로 형성되고 공통 전압을 수신한다.
도 2에서와는 달리 상기 공통 전극(CE)이 상기 하부 기판(110)에 구비되는 경우도 있으며 이때에는 두 전극(PE, CE) 중 적어도 하나가 슬릿을 구비할 수 있다.
도 1 및 도 2에 도시하지는 않았지만, 상기 화소(PX)는 상기 액정 커패시터(Clc)에 병렬 연결된 스토리지 커패시터(storage capacitor)를 더 포함할 수 있다. 상기 스토리지 커패시터는 상기 액정 커패시터(Clc)의 보조적인 역할을 하며, 상기 화소 전극(PE), 스토리지 라인(미도시), 상기 화소 전극(PE)과 상기 스토리지 라인(미도시) 사이에 배치된 절연체를 포함할 수 있다. 상기 스토리지 라인(미도시)는 상기 하부 기판(110)에 구비되어 상기 화소 전극(PE)의 일부와 중첩할 수 있다. 상기 스토리지 라인(미도시)에는 스토리지 전압과 같은 일정한 전압이 인가된다.
도 2에는 도시하지는 않았지만, 본 발명의 다른 실시예로 상기 표시 장치(500)는 상기 화소들(PX) 각각이 두 개의 계조 영역으로 분리되는 시인성 구조를 가질 수 있다. 상기 시인성 구조에서 상기 각 화소(PX)는 적어도 두 개의 서브 화소로 이루어지고, 상기 두 개의 서브 화소 각각은 서로 다른 감마 곡선에 근거한 데이터 전압을 수신하여 동일 입력 영상 데이터에 대해서 서로 다른 계조를 표시할 수 있다.
상기 화소들(PX)은 주요색(primary color) 중 하나를 표시할 수 있다. 상기 주요색은 레드, 그린, 블루, 및 화이트 컬러일 수 있다. 상기 화소들(PX)은 옐로우, 시안, 마젠타 컬러를 더 표시할 수 있다. 상기 화소들(PX) 각각은 상기 주요색 중 하나를 나타내는 컬러 필터(CF)를 더 포함할 수 있다. 도 2에는 상기 컬러 필터(CF)가 상기 상부 기판(120)에 구비된 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니고, 상기 컬러 필터(CF)는 상기 하부 기판(110)에 구비될 수 있다.
도 1 및 도 2의 표시장치(500)에서는 상기 표시패널(100)이 액정표시패널인 것을 예를 들어 설명하지만, 실시예가 이에 한정되는 것은 아니다.
상기 컨트롤러(400)는 외부의 그래픽 제어부(도시하지 않음)로부터 영상 데이터(I-DAT) 및 제어 신호(I-CS)를 수신한다. 상기 컨트롤러(400)는 상기 영상 데이터(I-DAT)를 상기 데이터 드라이버(300)의 사양에 맞도록 변환하고, 변환된 영상 데이터(I-DAT`)를 상기 데이터 드라이버(300)에 출력한다. 상기 컨트롤러(400)는 상기 제어 신호(I-CS)에 근거하여 데이터 제어 신호(DCS) 및 게이트 제어 신호(GCS)를 생성한다. 상기 컨트롤러(400)는 상기 게이트 제어 신호(GCS)를 상기 게이트 드라이버(200)에 출력하고, 상기 데이터 제어 신호(DCS)를 상기 데이터 드라이버(300)에 출력한다.
상기 게이트 제어 신호(GCS)는 상기 게이트 드라이버(200)를 구동하기 위한 구동 전압 신호(VSS) 및 구동 제어 신호(CK/CKB)를 포함할 수 있다. 상기 구동 전압 신호(VSS)는 게이트 오프 전압일 수 있으며, 상기 구동 제어 신호(CK/CKB)는 클럭 신호(CK) 및 클럭바 신호(CKB)를 포함할 수 있다.
상기 게이트 드라이버(200)는 상기 복수의 게이트 라인(GL1~GL2n)들에 전기적으로 연결되어, 상기 복수의 게이트 라인(GL1~GL2n)들에 게이트 신호를 순차적으로 출력한다. 본 발명에 따르면, 상기 게이트 드라이버(200)는 상기 표시패널(100)의 표시 영역(DA) 내에 배치된다. 특히, 상기 게이트 드라이버(200)는 상기 표시 영역(DA)에 배치된 복수의 서브 게이트 드라이버(210, 220, 230)를 포함할 수 있다. 상기 복수의 서브 게이트 드라이버들(210, 220, 230)은 상기 표시 영역(DA) 내에서 상기 제1 방향(DR1)으로 서로 이격하여 배치된다.
도 1에 도시된 바와 같이, 상기 게이트 드라이버(200)가 상기 표시패널(100)의 상기 표시 영역(DA)에 배치되면, 상기 표시 영역(DA)의 외측에서 상기 표시 영역(DA)을 감싸도록 형성된 비표시 영역의 면적 또는 폭이 감소할 수 있다. 특히, 상기 복수의 게이트 라인(GL1~GL2n)의 일단 또는 양단에 인접한 비표시 영역에 상기 게이트 드라이버(200)를 구비할 경우, 상기 게이트 드라이버(200)에 의해서 상기 비표시 영역의 폭이 증가한다.
그러나, 상기 게이트 드라이버(200)를 상기 표시 영역(DA)에 배치하면, 상기 복수의 게이트 라인(GL1~GL2n)의 일단 또는 양단에 인접한 비표시 영역의 폭이 감소한다. 따라서, 상기 표시장치(500)의 베젤 영역의 크기를 전체적으로 감소시킬 수 있다.
도 1에서는 설명의 편의를 위하여, 상기 게이트 드라이버(200)가 제1 내지 제3 서브 게이트 드라이버(210, 220, 230)를 구비하는 구조를 도시하였으나, 상기 게이트 드라이버(200)가 구비하는 서브 게이트 드라이버의 개수는 이에 한정되지 않는다.
상기 제1 내지 제3 서브 게이트 드라이버(210, 220, 230) 각각은 서로 동일한 구조를 가질 수 있다. 상기 제1 서브 게이트 드라이버(210)는 서로 종속적으로 연결된 복수의 스테이지(S1_1~S1_2n)를 포함한다. 상기 복수의 스테이지(S1_1~S1_2n)는 상기 복수의 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된다. 상기 복수의 스테이지(S1_1~S1_2n)는 상기 제2 방향(DR2)으로 순차적으로 동작하면서, 상기 복수의 게이트 라인(GL1~GL2n)에 순차적으로 상기 게이트 신호를 출력할 수 있다.
상기 제2 서브 게이트 드라이버(220)는 서로 종속적으로 연결된 복수의 스테이지(S2_1~S2_2n)를 포함한다. 상기 복수의 스테이지(S2_1~S2_2n)는 상기 복수의 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된다. 상기 복수의 스테이지(S2_1~S2_2n)는 상기 제2 방향(DR2)으로 순차적으로 동작하면서, 상기 복수의 게이트 라인(GL1~GL2n)에 순차적으로 상기 게이트 신호를 출력할 수 있다.
상기 제3 서브 게이트 드라이버(230) 역시 서로 종속적으로 연결된 복수의 스테이지(S3_1~S3_2n)를 포함한다. 상기 복수의 스테이지(S3_1~S3_2n)는 상기 복수의 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된다. 상기 복수의 스테이지(S3_1~S3_2n)는 상기 제2 방향(DR2)으로 순차적으로 동작하면서, 상기 복수의 게이트 라인(GL1~GL2n)에 순차적으로 상기 게이트 신호를 출력할 수 있다.
상기 게이트 드라이버(200)가 각 게이트 라인의 일단부에 인접한 비표시 영역에 구비되면, 상기 각 게이트 라인에 공급되는 상기 게이트 신호가 특정 위치(예를 들어, 각 게이르 라인의 타단부)에서 딜레이될 수 있다. 그 결과, 상기 특정 위치에서 화소의 충전율이 저하되는 현상 및 화소간(즉, 일단부에 인접한 화소와 타단부에 인접한 화소 사이에서) 충전율의 편차 등이 발생할 수 있다.
그러나, 본 발명에 따르면, 상기 복수의 게이트 라인(GL1~GL2n) 각각에는 서로 다른 위치에서 상기 게이트 신호를 공급하기 위한 복수개의 스테이지가 연결될 수 있다. 위와 같이, 제1 내지 제3 서브 게이트 드라이버(210~230)를 구비하는 구조에서는 각 게이트 라인에 3개의 스테이지가 연결될 수 있다. 따라서, 상기 특정 위치에서 화소의 충전율이 저하되는 현상 및 화소간 충전율의 편차 등을 개선할 수 있다.
도면에 도시하지는 않았지만, 상기 스테이지들(S1_1~S1_2n) 각각은 복수의 구동 트랜지스터 및 커패시터를 포함하고, 이들이 유기적으로 연결되어 상기 게이트 신호를 출력할 수 있다. 상기 구동 트랜지스터 및 커패시터는 상기 표시패널(100)에 상기 화소들(PX)을 형성하는 화소 공정을 통해서 상기 화소들(PX)과 동시에 상기 표시 영역(DA)에 형성된다.
상기 데이터 제어 신호(DCS)는 상기 데이터 드라이버(300)를 구동하기 위한 신호이다. 상기 데이터 드라이버(300)는 상기 데이터 제어 신호(DCS)에 응답하여 상기 영상 데이터(I-DAT`)를 대응하는 계조 전압으로 변환하고, 상기 계조 전압을 상기 데이터 라인들(DL1~DLm) 중 해당 데이터 라인에 데이터 신호로서 출력한다.
상기 데이터 드라이버(300)는 복수의 칩으로 이루어져 상기 표시패널(100) 상에 실장되거나, 상기 표시패널(100)과 전기적으로 접속되는 별도의 필름 상에 실장될 수 있다.
상기 스테이지들(Sl_1~S1_2n)은 서로 동일한 회로 구조를 가질 수 있고, 상기 제1 서브 게이트 드라이버(210)의 상기 스테이지들(Sl_1~S1_2n)은 상기 제2 서브 게이트 드라이버(220)의 상기 스테이지들(S2_1~S2_2n)과 동일한 회로 구조를 가질 수 있다. 따라서, 도 3 내지 도 7에서는 상기 스테이지들(Sl_1~S1_2n) 중 n번째 스테이지(S1_n)의 회로도를 일 예로 설명하고, 나머지 스테이지들의 구성에 대한 설명은 중복을 피하기 위하여 생략하기로 한다.
도 3은 n번째 스테이지의 본 발명의 일 실시예에 따른 내부 회로도이고, 도 4는 도 3에 도시된 n번째 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다.
도 3을 참조하면, 상기 스테이지들(S1_1~S1_2n) 중 제n 게이트 라인(GLn)에 연결된 n번째 스테이지(S1_n)가 개시된다. 상기 n번째 스테이지(S1_n)는 제1 내지 제4 구동 트랜지스터(TR1, TR2, TR3, TR4) 및 커패시터(Cb)를 포함한다.
상기 제1 구동 트랜지스터(TR1)는 상기 클럭 신호(CK)를 수신하는 입력 전극, 제1 노드(N1)에 연결된 제어 전극 및 상기 제n 게이트 라인(GLn)에 연결된 출력 전극을 포함한다. 상기 커패시터(Cb)는 상기 제1 노드(N1)와 상기 제1 구동 트랜지스터(TR1)의 출력 전극 사이에 배치된다. 상기 제2 구동 트랜지스터(TR2)는 상기 게이트 오프 전압(VSS)을 수신하는 입력 전극, 상기 클럭바 신호(CKB)를 수신하는 제어 전극 및 상기 제n 게이트 라인(GLn)에 연결된 출력 전극을 포함한다.
상기 제3 구동 트랜지스터(TR3)는 제n-1 게이트 라인(GLn-1)에 연결된 입력 전극과 제어 전극, 및 상기 제1 노드(N1)에 연결된 출력 전극을 포함하고, 상기 제4 구동 트랜지스터(TR4)는 상기 게이트 오프 전압(VSS)을 수신하는 입력 전극, 제n+1 게이트 라인(GLn+1)에 연결된 제어 전극 및 상기 제1 노드(N1)에 연결된 출력 전극을 포함한다.
상기 n번째 스테이지(S1_n)의 동작을 간단히 설명하면, 상기 제n-1 게이트 라인(GLn-1)을 통해 입력되는 제n-1 게이트 신호의 하이 구간에 응답하여 상기 제3 구동 트랜지스터(TR3)가 턴-온된다. 그러면, 하이 상태의 상기 제n-1 게이트 신호에 의해서 상기 제1 노드(N1)의 전위가 상승한다. 상기 제1 노드(N1)의 전위가 상기 제1 구동 트랜지스터(TR1)의 문턱 전압 이상으로 상승하면, 상기 제1 구동 트랜지스터(TR1)가 턴-온된다. 상기 클럭 신호(CK)가 상기 턴-온된 제1 구동 트랜지스터(TR1)를 통해 상기 제n 게이트 라인(GLn)으로 출력된다. 상기 클럭 신호(CK)에 의해서 상기 제n 게이트 라인(GLn)으로 인가되는 제n 게이트 신호의 전위가 점차 상승한다.
상기 커패시터(Cb)는 상기 제n 게이트 라인(GLn)과 상기 제1 노드(N1) 사이에 구비된다. 따라서, 상기 제n 게이트 라인(GLn)으로 인가되는 상기 제n 게이트 신호의 전위가 상승하면 상기 커패시터(Cb)에 의해서, 상기 제1 노드(N1)의 전위가 상승한다. 따라서, 상기 제n 게이트 신호는 좀더 빠르게 하이 상태로 전환될 수 있다.
이후, 상기 클럭바 신호(CKB)의 하이 구간에서 상기 제2 구동 트랜지스터(TR2)가 턴-온되면, 상기 제n 게이트 라인(GLn)으로 인가된 상기 제n 게이트 신호는 상기 턴-온된 상기 제2 구동 트랜지스터(TR2)를 통해 상기 게이트 오프 전압(VSS)으로 방전된다. 또한, 상기 제n+1 게이트 라인(GLn+1)에 인가되는 제n+1 게이트 신호의 전위가 상승하면, 상기 제4 구동 트랜지스터(TR4)가 턴-온된다. 따라서, 상기 제1 노드(N1)의 전위는 상기 턴-온된 제4 구동 트랜지스터(TR4)를 통해 상기 게이트 오프 전압(VSS)으로 방전될 수 있다.
이로써, 상기 n번째 스테이지(S1_n)는 제n 게이트 신호를 출력할 수 있고, 상기 스테이지들(S1_1~S1_2n)은 제1 내지 제2n 게이트 신호를 순차적으로 발생시킬 수 있다.
도 4를 참조하면, 상기 제1 방향(DR1)으로 상기 제n-1, 제n, 및 제n+1 게이트 라인(GLn-1, GLn, GLn+1)이 연장된다. 상기 제n-1 게이트 라인(GLn-1)과 상기 제n 게이트 라인(GLn) 사이에는 상기 제1 방향(DR1)으로 배열된 복수의 화소가 배치되고, 상기 제n 게이트 라인(GLn)과 상기 제n+1 게이트 라인(GLn+1) 사이에는 상기 제1 방향(DR1)으로 배열된 복수의 화소가 배치된다.
상기 제2 방향(DR2)으로 제1 내지 제12 데이터 라인(DL1~DL12)이 연장된다. 상기 제1 내지 제12 데이터 라인(DL1~DL12)은 도 1에 도시된 상기 데이터 드라이버(300)로부터 데이터 신호를 수신한다. 상기 제1 내지 제12 데이터 라인(DL1~DL12)은 상기 제1 방향(DR1)으로 서로 이격되어 배치되고, 서로 인접하는 두 개의 데이터 라인 사이에는 상기 제2 방향(DR2)으로 배열된 복수의 화소가 배치될 수 있다.
본 발명의 일 실시예 따른 상기 게이트 드라이버(200, 도 1에 도시됨)는 제1 내지 제4 신호 배선(SL1~SL4)을 포함할 수 있다. 상기 제1 내지 제4 신호 배선(SL1~SL4)은 상기 제2 방향(DR2)을 따라 연장하고, 상기 제1 방향(DR1)으로 이격되어 배열될 수 있다.
상기 제1 및 제3 신호 배선(SL1, SL3)은 상기 게이트 오프 전압(VSS)을 수신하는 전압 배선이고, 상기 제2 신호 배선(SL2)은 상기 클럭 신호(CK)를 수신하는 클럭 배선이며, 상기 제4 신호 배선(SL4)은 상기 클럭바 신호(CKB)를 수신하는 클럭바 배선이다.
도면에 도시하지는 않았지만, 상기 게이트 드라이버(200)는 상기 제1 내지 제4 신호 배선(SL1~SL4) 이외에도 다른 신호 배선을 추가적으로 더 포함할 수 있다.
상기 표시패널(100, 도 1에 도시됨)은 영상을 표시하는 단위인 복수의 도트를 포함한다. 도 4에서는 설명의 편의를 위하여 상기 복수의 도트 중 8개의 도트(제1 내지 제8 도트(DOT1~DOT8))를 예시적으로 도시하였다. 상기 복수의 도트(DOT) 각각은 적어도 3개의 화소(이하, 제1 내지 제3 화소(PX1, PX2, PX3))를 포함할 수 있다. 상기 제1 내지 제3 화소(PX1~PX3)는 서로 다른 컬러를 표현할 수 있고, 상기 제1 내지 제3 화소들(PX1~PX3) 각각은 레드, 그린 및 블루 중 어느 하나의 컬러를 표현할 수 있다.
상기 제1 내지 제3 화소(PX1~PX3) 각각은 박막 트랜지스터(TR) 및 화소 전극(PE)을 포함할 수 있다.
도 5는 도 4에 도시된 제1 도트를 개념적으로 나타낸 평면도이다.
도 5를 참조하면, 상기 제1 도트(DOT1)는 유효 영역(PXA)과 구동 영역(DRA)으로 구분된다. 상기 유효 영역(PXA)은 상기 제1 내지 제3 화소(PX1, PX2, PX3)가 구비되어 영상을 표시하는 영역으로 정의된다. 상기 구동 영역(DRA)은 영상을 표시하는 영역은 아니며, 상기 제1 내지 제3 서브 게이트 드라이버(210, 220, 230)의 스테이지들을 구성하는 구동 트랜지스터(즉, 상기 제1 내지 제4 구동 트랜지스터(TR1~TR4) 중 적어도 하나), 커패시터(Cb) 또는 신호 배선(상기 제1 내지 제4 신호 배선(SL1~SL4) 중 적어도 하나) 중 어느 하나가 배치되는 영역일 수 있다.
도 5에 도시된 바와 같이, 상기 제1 도트(DOT1)의 상기 제1 방향(DR1)으로의 폭을 제1 폭(Px)으로 정의하고, 상기 제1 도트(DOT1)의 상기 제2 방향(DR2)으로의 폭을 제2 폭(Py)으로 정의할 수 있다. 여기서, 상기 유효 영역(PXA)의 상기 제1 방향(DR1)으로의 폭을 제3 폭(Px`)으로 정의하고, 상기 구동 영역(DRA)의 상기 제1 방향(DR1)으로의 폭을 제4 폭(Pα)으로 정의할 수 있다.
상기 제3 폭(Px`) 및 상기 제4 폭(Pα)의 합은 상기 제1 폭(Px)과 동일하며, 상기 제1 도트(DOT1)에서 상기 제1 내지 제3 화소(PX1, PX2, PX3) 각각의 상기 제1 방향(DR1)으로의 폭은 "Px`/3"와 동일한 값을 갖는다.
도 5에 도시하지 않았지만, 상기 표시 영역(DA) 중 특정 도트들(예를 들어, 도 4에 도시된 제3 도트(DOT3)임) 역시 상기 구동 영역(DRA)을 포함한다. 그러나, 상기 도트(DOT3)의 상기 구동 영역(DRA)에는 상기 구동 트랜지스터(TR1~TR4), 신호 배선(SL1~SL4) 및 커패시터(Cb) 등이 배치되지 않을 수 있다.
다시 도 4를 참조하면, 상기 제n 게이트 라인(GLn)에 제n 게이트 신호를 출력하는 n번째 스테이지(S1_n)는 제1 도트(DOT1), 제2 도트(DOT2), 제4 도트(DOT4), 및 제5 도트(DOT5)의 구동 영역들(DRA)에 분포하여 배치될 수 있다. 특히, 상기 제2 도트(DOT2)의 구동 영역(DRA)에는 상기 제1 구동 트랜지스터(TR1) 및 상기 커패시터(Cb)가 구비되고, 상기 제1 도트(DOT1)의 구동 영역(DRA)에는 상기 제3 구동 트랜지스터(TR3)가 배치된다. 또한, 상기 제4 도트(DOT4)의 구동 영역(DRA)에는 상기 제2 구동 트랜지스터(TR2)가 구비되고, 상기 제5 도트(DOT5)의 구동 영역(DRA)에는 상기 제4 구동 트랜지스터(TR4)가 구비된다. 여기서, 상기 제1 내지 제4 도트(DOT1~DOT4)는 상기 제n 게이트 라인(GLn)에 연결되고, 상기 제5 도트(DOT5)는 상기 제1 내지 제4 도트(DOT1~DOT4)와 다른 행에 배치되어 상기 제n+1 게이트 라인(GLn+1)에 연결된다.
본 발명의 일 예로, 상기 게이트 오프 전압(VSS)을 수신하는 제1 신호 배선(SL1)은 제3 데이터 라인(DL3)과 제4 데이터 라인(DL4) 사이에 배치되고, 상기 게이트 오프 전압(VSS)을 수신하는 제3 신호 배선(SL3)은 제9 데이터 라인(DL9)과 제10 데이터 라인(DL10) 사이에 배치된다. 상기 클럭 신호(CK)를 수신하는 제2 신호 배선(SL2)은 상기 제6 데이터 라인(DL6)과 제7 데이터 라인(DL7) 사이에 배치되고, 상기 클럭바 신호(CKB)를 수신하는 제4 신호 배선(SL4)은 제12 데이터 라인(DL12)에 인접하여 배치된다.
상기 제1 구동 트랜지스터(TR1)는 상기 제2 도트(DOT2)의 구동 영역(DRA)에 배치되고, 상기 제2 신호 배선(SL2)과 상기 제n 게이트 라인(GLn)에 연결된다. 구체적으로, 상기 제1 구동 트랜지스터(TR1)의 입력 전극은 상기 제2 신호 배선(SL2)에 연결되고, 제어 전극은 제1 노드(N1)에 연결되며, 출력 전극은 상기 제n 게이트 라인(GLn)에 연결된다. 상기 제2 도트(DOT2)의 상기 구동 영역(DRA)에는 상기 제1 노드(N1) 및 상기 제n 게이트 라인(GLn) 사이에 연결된 상기 커패시터(Cb)가 더 구비된다.
상기 제2 구동 트랜지스터(TR2)는 상기 제4 도트(DOT4)의 구동 영역(DRA)에 배치되고, 상기 제3 및 제4 신호 배선(SL3, SL4)과 상기 제n 게이트 라인(GLn)에 연결된다. 구체적으로, 상기 제2 구동 트랜지스터(TR2)의 입력 전극은 상기 제3 신호 배선(SL3)에 연결되고, 제어 전극은 상기 제4 신호 배선(SL4)에 연결되며, 출력 전극은 상기 제n 게이트 라인(GLn)에 연결된다.
상기 제3 구동 트랜지스터(TR3)는 상기 제1 도트(DOT1)의 상기 구동 영역(DRA)에 배치되고, 상기 제n-1 게이트 라인(GLn-1) 및 상기 제1 노드(N1)에 연결된다. 특히, 상기 제3 구동 트랜지스터(TR3)의 입력 및 제어 전극은 상기 제n-1 게이트 라인(GLn-1)에 연결되고, 출력 전극은 상기 제1 노드(N1)에 연결된다.
상기 제4 구동 트랜지스터(TR4)는 상기 제5 도트(DOT5)의 상기 구동 영역(DRA)에 배치되고, 상기 제n+1 게이트 라인(GLn+1) 및 상기 제1 신호 배선(SL1)에 연결된다. 구체적으로, 상기 제4 구동 트랜지스터(TR4)의 입력 전극은 상기 제1 신호 배선(SL1)에 연결되고, 제어 전극은 상기 제n+1 게이트 라인(GLn+1)에 연결되며, 출력 전극은 상기 제1 노드(N1)에 연결된다.
이처럼, 상기 제1, 제2, 제4 및 제5 도트(DOT1, DOT2, DOT4, DOT5)의 일부 영역이 상기 n번째 스테이지(S1_n)의 구동 트랜지스터 및 커패시터 또는 신호 배선들이 형성되는 공간으로 활용될 수 있다. 따라서, 상기 표시영역(DA)의 외측(주변)에 형성되는 비표시 영역의 베젤 영역의 크기를 감소시킬 수 있다.
이상, 도 4를 참조하여 상기 n번째 스테이지(S1_n)가 상기 제1, 제2, 제4 및 제5 도트(DOT1, DOT2, DOT4, DOT5)의 구동 영역(DRA)에 배치되는 구조를 설명하였다. 상기 제n+1 게이트 라인(GLn+1)에 제n+1 게이트 신호를 출력하는 n+1번째 스테이지(S1_n+1) 역시 상기 n번째 스테이지(S1_n)와 유사한 구조로 배치될 수 있다. 다만, 상기 n+1번째 스테이지(S1_n+1)의 제1 구동 트랜지스터(TR1)는 상기 제4 신호 배선(SL4)에 연결되고, 상기 제2 구동 트랜지스터(TR2)는 상기 제2 신호 배선(SL2)에 연결된다는 측면에서 상기 n번째 스테이지(S1_n)와 연결 구조가 상이할 수 있다.
도 6은 도 3에 도시된 n번째 스테이지의 제1 구동 트랜지스터들을 본 발명의 다른 실시예에 따라 표시 영역에 배치한 회로도이다.
도 6을 참조하면, 상기 n번째 스테이지(S1_n)의 상기 제1 구동 트랜지스터(TR1)는 상기 제n 게이트 라인(GLn)에 직접적으로 연결되어 상기 제n 게이트 라인(GLn)에 게이트 신호를 출력하는 출력 트랜지스터이다.
따라서, 상기 게이트 신호의 출력 특성을 향상시키기 위하여, 상기 제1 구동 트랜지스터(TR1)는 상기 제2 내지 제4 구동 트랜지스터(TR2~TR4)보다 큰 사이즈를 가질 수 있다. 그러나, 각 도트에서 구동 영역(DRA)의 면적이 한정되어 있으므로, 상기 제1 구동 트랜지스터(TR1)를 형성하는데 형성 공간이 부족할 수 있다. 이 경우, 상기 제1 구동 트랜지스터(TR1)는 복수개의 서브 구동 트랜지스터(TR1_1~TR1_k)로 분리되어 복수개의 도트에 분할하여 배치될 수 있다.
본 발명의 일 예로, 도 6에서 상기 제1 구동 트랜지스터(TR1)는 제1 내지 제k 서브 구동 트랜지스터(TR1_1~TR1_k)를 포함할 수 있다. 따라서, 상기 제1 내지 제k 서브 구동 트랜지스터(TR1_1~TR1_k)는 k개의 도트의 구동 영역에 각각 배치될 수 있다. 이 경우, 상기 커패시터(Cb)는 상기 제1 내지 제k 서브 구동 트랜지스터(TR1_1~TR1_k)에 각각 연결된 k개의 커패시터를 포함할 수 있다.
도면에 도시하지는 않았지만, 상기 n+1번째 스테이지(S1_n+1)의 제1 구동 트랜지스터(TR1) 역시 복수개의 서브 구동 트랜지스터를 포함할 수 있다. 이 경우, 복수개의 서브 구동 트랜지스터들은 복수개의 도트의 구동 영역에 각각 배치될 수 있다.
도 6에서는 상기 제1 구동 트랜지스터(TR1)에 한정하여 설명하였으나, 상기 제1 구동 트랜지스터(TR1) 뿐만 아니라, 비교적 사이즈가 커서 한 도트의 구동 영역 내에 형성하기 어려운 구동 트랜지스터는 복수개의 도트에 분할하여 배치할 수 있다.
도 7은 n번째 스테이지의 본 발명의 다른 실시예에 따른 내부 회로도이고, 도 8은 도 7에 도시된 n번째 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다. 도 7에 도시된 구성 요소 중 도 3에 도시된 구성 요소와 동일한 기능을 수행하는 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 중복되어 생략한다.
도 7을 참조하면, 본 발명의 다른 실시예에 따른 n번째 스테이지(S1_n`)는 제5 내지 제8 구동 트랜지스터(TR5, TR6, TR7, TR8)를 더 포함한다.
상기 제5 구동 트랜지스터(TR5)는 상기 게이트 오프 전압(VSS)을 수신하는 입력 전극, 제2 노드(N2)에 연결된 제어 전극 및 상기 제n 게이트 라인(GLn)에 연결된 출력 전극을 포함한다. 상기 제6 구동 트랜지스터(TR6)는 상기 클럭 신호(CK)를 수신하는 입력 및 제어 전극, 상기 제2 노드(N2)에 연결된 출력 전극을 포함한다. 상기 제7 구동 트랜지스터(TR7)는 상기 게이트 오프 전압(VSS)을 수신하는 입력 전극, 상기 제n 게이트 라인(GLn)에 연결된 제어 전극 및 상기 제2 노드(N2)에 연결된 출력 전극을 포함한다. 마지막으로, 상기 제8 구동 트랜지스터(TR8)는 상기 게이트 오프 전압(VSS)을 수신하는 입력 전극, 상기 제2 노드(N2)에 연결된 제어 전극 및 상기 제1 노드(N1)에 연결된 출력 전극을 포함한다.
상기 제5 구동 트랜지스터(TR5)는 상기 제2 노드(N2)의 전위에 따라 턴-온되어 상기 제n 게이트 신호를 상기 게이트 오프 전압(VSS)으로 방전시킨다. 상기 제n 게이트 신호가 하이 상태인 경우에는 상기 제7 구동 트랜지스터(TR7)가 턴-온됨으로써, 상기 제2 노드(N2)의 전위가 상기 게이트 오프 전압(VSS)으로 다운된다.
그러나, 상기 제n 게이트 신호가 로우 상태인 경우에, 상기 제2 노드(N2)의 전위는 상기 클럭 신호(CK)가 하이인 구간에서 턴-온된 상기 제6 구동 트랜지스터(TR6)에 의해서 상기 제2 노드(N2)의 전위가 상승한다. 상기 제2 노드(N2)의 전위가 상승하면, 상기 제5 및 제8 구동 트랜지스터(TR5, TR8)가 턴-온되고, 그 결과 상기 제n 게이트 신호는 상기 턴-온된 상기 제5 및 제8 구동 트랜지스터(TR5, TR8)에 의해서 상기 게이트 오프 전압(VSS)으로 홀딩될 수 있다.
도 8을 참조하면, 본 발명의 다른 실시예 따른 상기 게이트 드라이버(200, 도 1에 도시됨)는 제1 내지 제8 신호 배선(SL1~SL8)을 포함할 수 있다. 상기 제1 내지 제8 신호 배선(SL1~SL8)은 상기 제2 방향(DR2)을 따라 연장하고, 상기 제1 방향(DR1)으로 이격되어 배열될 수 있다.
상기 제1, 제3, 제5, 제7 신호 배선(SL1, SL3, SL5, SL7)은 상기 게이트 오프 전압(VSS)을 수신하는 구동 전압 배선이고, 상기 제2 및 제4 신호 배선(SL2, SL4)은 상기 클럭 신호(CK)를 수신하는 클럭 배선이며, 상기 제6 및 제8 신호 배선(SL6, SL8)은 상기 클럭바 신호(CKB)를 수신하는 클럭바 배선이다.
상기 제n 게이트 라인(GLn)에 제n 게이트 신호를 출력하는 상기 n번째 스테이지(S1_n`)는 제1 내지 제4 도트(DOT1~DOT4), 제7 내지 제9 도트(DOT7~DOT9)의 구동 영역들(DRA)에 분포하여 배치될 수 있다. 특히, 상기 제2 도트(DOT2)의 구동 영역(DRA)에는 상기 제1 구동 트랜지스터(TR1) 및 상기 커패시터(Cb)가 구비되고, 상기 제1 도트(DOT1)의 구동 영역(DRA)에는 상기 제3 구동 트랜지스터(TR3)가 배치된다. 또한, 상기 제8 도트(DOT4)의 구동 영역(DRA)에는 상기 제2 구동 트랜지스터(TR2)가 구비되고, 상기 제9 도트(DOT5)의 구동 영역(DRA)에는 상기 제4 구동 트랜지스터(TR4)가 구비된다. 상기 제3 도트(DOT3)의 구동 영역(DRA)에는 상기 제7 및 제8 구동 트랜지스터(TR7, TR8)가 구비되고, 상기 제4 도트(DOT4)의 구동 영역(DRA)에는 상기 제6 구동 트랜지스터(TR6)가 구비되며, 상기 제7 도트(DOT7)의 구동 영역(DRA)에는 상기 제5 구동 트랜지스터(TR5)가 구비된다.
여기서, 상기 제1 내지 제8 도트(DOT1~DOT8)는 상기 제n 게이트 라인(GLn)에 연결되고, 상기 제9 도트(DOT9)는 상기 제1 내지 제8 도트(DOT1~DOT8)와 다른 행에 배치되어 상기 제n+1 게이트 라인(GLn+1)에 연결된다.
상기 제1 구동 트랜지스터(TR1)는 상기 제2 도트(DOT2)의 구동 영역(DRA)에 배치되고, 상기 제2 신호 배선(SL2)과 상기 제n 게이트 라인(GLn)에 연결된다. 구체적으로, 상기 제1 구동 트랜지스터(TR1)의 입력 전극은 상기 제2 신호 배선(SL2)에 연결되고, 제어 전극은 상기 제1 노드(N1)에 연결되며, 출력 전극은 상기 제n 게이트 라인(GLn)에 연결된다. 상기 제2 도트(DOT2)의 상기 구동 영역(DRA)에는 상기 제1 노드(N1) 및 상기 제n 게이트 라인(GLn) 사이에 연결된 상기 커패시터(Cb)가 더 구비된다.
상기 제2 구동 트랜지스터(TR2)는 상기 제8 도트(DOT8)의 구동 영역(DRA)에 배치되고, 상기 제7 및 제8 신호 배선(SL7, SL8)과 상기 제n 게이트 라인(GLn)에 연결된다. 구체적으로, 상기 제2 구동 트랜지스터(TR2)의 입력 전극은 상기 제7 신호 배선(SL7)에 연결되고, 제어 전극은 상기 제8 신호 배선(SL8)에 연결되며, 출력 전극은 상기 제n 게이트 라인(GLn)에 연결된다.
상기 제3 구동 트랜지스터(TR3)는 상기 제1 도트(DOT1)의 상기 구동 영역(DRA)에 배치되고, 상기 제n-1 게이트 라인(GLn-1) 및 상기 제1 노드(N1)에 연결된다. 특히, 상기 제3 구동 트랜지스터(TR3)의 입력 및 제어 전극은 상기 제n-1 게이트 라인(GLn-1)에 연결되고, 출력 전극은 상기 제1 노드(N1)에 연결된다.
상기 제4 구동 트랜지스터(TR4)는 상기 제9 도트(DOT9)의 상기 구동 영역(DRA)에 배치되고, 상기 제n+1 게이트 라인(GLn+1) 및 상기 제1 신호 배선(SL1)에 연결된다. 구체적으로, 상기 제4 구동 트랜지스터(TR4)의 입력 전극은 상기 제1 신호 배선(SL1)에 연결되고, 제어 전극은 상기 제n+1 게이트 라인(GLn+1)에 연결되며, 출력 전극은 상기 제1 노드(N1)에 연결된다.
상기 제5 구동 트랜지스터(TR5)는 상기 제8 도트(DOT8)의 상기 구동 영역(DRA)에 배치되고, 상기 제n 게이트 라인(GLn), 상기 제2 노드(N2), 및 제7 신호 배선(SL7)에 연결된다. 특히, 상기 제5 구동 트랜지스터(TR5)의 입력 전극은 상기 제7 신호 배선(SL7)에 연결되고, 제어 전극은 상기 제2 노드(N2)에 연결되며, 출력 전극은 상기 제n 게이트 라인(GLn)에 연결된다.
상기 제6 구동 트랜지스터(TR6)는 상기 제4 도트(DOT4)의 상기 구동 영역(DRA)에 배치되고, 상기 제4 신호 배선(SL4) 및 상기 제2 노드(N2)에 연결된다. 특히, 상기 제6 구동 트랜지스터(TR6)의 입력 및 제어 전극은 상기 제4 신호 배선(SL4)에 연결되고, 출력 전극은 상기 제2 노드(N2)에 연결된다.
상기 제7 및 제8 구동 트랜지스터(TR7, TR8)는 상기 제3 도트(DOT3)의 상기 구동 영역(DRA)에 배치되고, 상기 제3 신호 배선(SL3) 및 상기 제2 노드(N2)에 연결된다. 상기 제7 구동 트랜지스터(TR7)의 입력 전극은 상기 제3 신호 배선(SL3)에 연결되고, 제어 전극은 상기 제n 게이트 라인(GLn)에 연결되며, 출력 전극은 상기 제2 노드(N2)에 연결된다. 상기 제8 구동 트랜지스터(TR8)의 입력 전극은 상기 제3 신호 배선(SL3)에 연결되고, 제어 전극은 상기 제2 노드(N2)에 연결되며, 출력 전극은 상기 제1 노드(N1)에 연결된다.
이처럼, 상기 제1 내지 제4 도트(DOT1~DOT4), 제7 내지 제9 도트(DOT7~DOT9)의 일부 영역이 상기 n번째 스테이지(S1_n`)의 구동 트랜지스터 및 커패시터 또는 신호 배선들이 형성되는 공간으로 활용될 수 있다. 따라서, 상기 표시영역(DA)의 외측(주변)에 형성되는 비표시 영역의 크기를 감소시킬 수 있다.
이상, 도 8을 참조하여 상기 n번째 스테이지(S1_n`)가 상기 제1 내지 제4 도트(DOT1~DOT4) 및 상기 제7 내지 제9 도트(DOT7~DOT9)의 구동 영역(DRA)에 배치되는 구조를 설명하였다. 상기 제n+1 게이트 라인(GLn+1)에 제n+1 게이트 신호를 출력하는 n+1번째 스테이지 역시 상기 n번째 스테이지(S1_n`)와 유사한 회로 구조를 갖고, 유사한 형태로 배치될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 도트를 개념적으로 나타낸 평면도이다.
도 9를 참조하면, 본 발명의 다른 실시예에 따른 도트(DOT)는 유효 영역(PXA)과 구동 영역(DRA)으로 구분된다. 상기 유효 영역(PXA)은 상기 제1 내지 제3 화소(PX1, PX2, PX3)가 구비되어 영상을 표시하는 영역으로 정의된다. 상기 구동 영역(DRA)은 영상을 표시하는 영역은 아니며, 상기 서브 게이트 드라이버(210, 220, 230, 도 1에 도시됨)의 스테이지를 구성하는 구동 트랜지스터(즉, 상기 제1 내지 제4 구동 트랜지스터(TR1~TR4) 중 적어도 하나), 커패시터(Cb) 또는 신호 배선(상기 제1 내지 제4 신호 배선(SL1~SL4) 중 적어도 하나) 중 어느 하나가 배치되는 영역일 수 있다.
도 5에 도시된 제1 도트(DOT1)와는 달리 본 발명의 다른 실시예에 따른 도 9에 도시된 도트(DOT)는 상기 제1 방향(DR1)으로 형성된 구동 영역을 더 포함할 수 있다.
구체적으로, 상기 도트(DOT)의 상기 구동 영역(DRA)은 제1 및 제2 구동 영역(DRA1, DRA2)을 포함한다. 상기 제1 구동 영역(DRA1)은 상기 화소 영역(PXA)에 상기 제1 방향(DR1)으로 인접하여 구비되고, 상기 제2 방향(DR2)으로 연장하여 형성된다. 상기 제2 구동 영역(DRA2)은 상기 유효 영역(PXA)에 상기 제2 방향(DR2)으로 인접하여 구비되고, 상기 제1 방향(DR1)으로 연장하여 형성된다.
상기 도트(DOT)는 상기 제1 방향(DR1)으로 제1 폭(Px)을 갖고, 상기 제2 방향(DR2)으로 제2 폭(Py)을 갖는다. 여기서, 상기 유효 영역(PXA)은 상기 제1 방향(DR1)으로 제3 폭(Px`)을 가지며, 상기 제1 구동 영역(DRA1)은 상기 제1 방향(DR1)으로 제4 폭(Pα)을 가질 수 있다. 또한, 상기 유효 영역(PXA)은 상기 제2 방향(DR2)으로 제5 폭(Py`)을 가지며, 상기 제2 구동 영역(DRA2)은 상기 제2 방향(DR2)으로 제6 폭(Pβ)을 가질 수 있다.
상기 제3 폭(Px`) 및 상기 제4 폭(Pα)의 합은 상기 제1 폭(Px)과 동일하고, 상기 도트(DOT`)에서 상기 제1 내지 제3 화소(PX1, PX2, PX3) 각각의 상기 제1 방향(DR1)으로의 폭은 "Px`/3"와 동일한 값을 갖는다. 상기 제5 폭(Py`) 및 상기 제6 폭(Pβ)의 합은 상기 제2 폭(Py)과 동일하고, 상기 도트(DOT`)에서 상기 제1 내지 제3 화소(PX1, PX2, PX3) 각각의 상기 제2 방향(DR2)으로의 폭은 "Py`"와 동일한 값을 갖는다.
상기 제1 및 제2 구동 영역(DRA1, DRA2) 중 어느 하나에는 상기 표시패널(100, 도 1에 도시됨)의 셀 갭을 형성하기 위한 컬럼 스페이서(150)가 형성될 수 있다. 도 9에서와 같이, 상기 제4 폭(Pα)이 상기 제6 폭(Pβ)보다 큰 경우, 상기 컬럼 스페이서(150)는 상기 제1 구동 영역(DRA1) 측에 배치되어, 상기 컬럼 스페이서(150)로 인한 개구율 손실을 최소화할 수 있다.
도면에 도시하지는 않았지만, 상기 컬럼 스페이서(150)는 상기 하부 기판(110, 도 2에 도시됨)과 상기 상부 기판(120, 도 2에 도시됨) 사이에 개재되어 상기 액정층(130, 도 2에 도시됨)이 형성되는 공간을 확보하고, 상기 표시 패널(100)의 셀 갭을 결정할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 도트를 개념적으로 나타낸 평면도이며, 도 11은 본 발명의 다른 실시예에 따른 도트를 개념적으로 나타낸 평면도이다.
도 10을 참조하면, 본 발명의 다른 실시예에 따른 도트(DOT`)는 유효 영역(PXA)과 구동 영역(DRA)으로 구분된다. 상기 유효 영역(PXA)은 상기 제1 내지 제4 화소(PX1, PX2, PX3, PX4)를 포함한다. 상기 제1 내지 제4 화소(PX1~PX4)는 서로 다른 컬러를 표현하고, 레드, 그린, 블루 및 화이트(R, G, B, W) 중 어느 하나의 컬러를 갖는다. 상기 제1 화소(PX1)는 레드 컬러(R)를 갖고, 제2 화소(PX2)는 그린 컬러(G)를 가지며, 상기 제1 및 제2 화소(PX1, PX2)는 상기 제1 방향(DR1)으로 배열된다. 상기 제3 화소(PX3)는 블루 컬러(B)를 갖고, 상기 제4 화소(PX4)는 화이트 컬러(W)를 가지며, 상기 제3 및 제4 화소(PX3, PX4)는 상기 제1 방향(DR1)으로 배열된다. 상기 제1 및 제3 화소(PX1, PX3)는 상기 제2 방향(DR2)으로 배열되며, 상기 제2 및 제4 화소(PX2, PX4)는 상기 제2 방향(DR2)으로 배열된다.
상기 구동 영역(DRA)은 영상을 표시하는 영역은 아니며, 상기 서브 게이트 드라이버(210, 220, 230, 도 1에 도시됨)의 스테이지를 구성하는 구동 트랜지스터(즉, 상기 제1 내지 제4 구동 트랜지스터(TR1~TR4) 중 적어도 하나), 커패시터(Cb) 또는 신호 배선(상기 제1 내지 제4 신호 배선(SL1~SL4) 중 적어도 하나) 중 어느 하나가 배치되는 영역일 수 있다.
상기 구동 영역(DRA)은 제1, 제2 및 제3 구동 영역(DRA1, DRA2, DRA3)을 포함한다. 상기 제1 구동 영역(DRA1)은 상기 유효 영역(PXA)에 상기 제1 방향(DR1)으로 인접하여 구비되고, 상기 제2 방향(DR2)으로 연장하여 형성된다. 상기 제2 구동 영역(DRA2_1)은 상기 제1 및 제2 화소(PX1, PX2)에 상기 제2 방향(DR2)으로 인접하여 구비되고, 상기 제1 방향(DR1)으로 연장하여 형성된다. 상기 제3 구동 영역(DRA2_2)은 상기 제1 및 제2 화소(PX1, PX2)에 상기 제2 방향(DR2)으로 인접하여 구비되고, 상기 제1 방향(DR1)으로 연장하여 형성된다.
상기 도트(DOT`)는 상기 제1 방향(DR1)으로 제1 폭(Px)을 갖고, 상기 제2 방향(DR2)으로 제2 폭(Py)을 갖는다. 여기서, 상기 유효 영역(PXA)은 상기 제1 방향(DR1)으로 제3 폭(Px`)을 가지며, 상기 제1 구동 영역(DRA1)은 상기 제1 방향(DR1)으로 제4 폭(Pα)을 가질 수 있다. 또한, 상기 화소 영역(PXA)은 상기 제2 방향(DR2)으로 제5 폭(Py`)을 가지며, 상기 제2 구동 영역(DRA2)은 상기 제2 방향(DR2)으로 제6 폭(Pβ1)을 갖고, 상기 제3 구동 영역(DRA3)은 상기 제2 방향(DR2)으로 제7 폭(Pβ2)을 가질 수 있다.
상기 제3 폭(Px`) 및 상기 제4 폭(Pα)의 합은 상기 제1 폭(Px)과 동일하고, 상기 도트(DOT`)에서 상기 제1 및 제2 화소(PX1, PX2) 각각의 상기 제1 방향(DR1)으로의 폭은 " "와 동일한 값을 갖는다. 즉, 상기 제1 및 제2 화소(PX1, PX2)의 상기 제1 방향(DR1)으로의 폭은 서로 동일하다. 또한, 상기 제3 및 제4 화소(PX3, PX4)의 상기 제1 방향(DR1)으로의 폭은 " "로 서로 동일하다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 도트(DOT``)는 유효 영역(PXA)과 구동 영역(DRA)으로 구분된다. 상기 유효 영역(PXA)은 상기 제1 내지 제4 화소(PX1, PX2, PX3, PX4)를 포함한다. 상기 제1 내지 제4 화소(PX1~PX4)는 레드, 그린, 및 블루(R, G, B) 중 어느 하나의 컬러를 갖는다. 상기 제1 화소(PX1)는 레드 컬러(R)를 갖고, 제2 화소(PX2)는 그린 컬러(G)를 가지며, 상기 제1 및 제2 화소(PX1, PX2)는 상기 제2 방향(DR2)으로 배열된다. 상기 제3 및 제4 화소(PX3, PX4)는 블루 컬러(B)를 갖고, 상기 제3 및 제4 화소(PX3, PX4)는 상기 제2 방향(DR2)으로 배열된다.
상기 구동 영역(DRA)은 제1, 제2 및 제3 구동 영역(DRA1, DRA2, DRA3)을 포함한다. 상기 제1 구동 영역(DRA1)은 상기 유효 영역(PXA)에 상기 제1 방향(DR1)으로 인접하여 구비되고, 상기 제2 방향(DR2)으로 연장하여 형성된다. 상기 제2 구동 영역(DRA2_1)은 상기 제1 및 제2 화소(PX1, PX2)에 상기 제2 방향(DR2)으로 인접하여 구비되고, 상기 제1 방향(DR1)으로 연장하여 형성된다. 상기 제3 구동 영역(DRA2_2)은 상기 제1 및 제2 화소(PX1, PX2)에 상기 제2 방향(DR2)으로 인접하여 구비되고, 상기 제1 방향(DR1)으로 연장하여 형성된다.
상기 도트(DOT``)는 상기 제1 방향(DR1)으로 제1 폭(Px)을 갖고, 상기 제2 방향(DR2)으로 제2 폭(Py)을 갖는다. 여기서, 상기 유효 영역(PXA)은 상기 제1 방향(DR1)으로 제3 폭(Px`)을 가지며, 상기 제1 구동 영역(DRA1)은 상기 제1 방향(DR1)으로 제4 폭(Pα)을 가질 수 있다.
상기 제3 폭(Px`) 및 상기 제4 폭(Pα)의 합은 상기 제1 폭(Px)과 동일하고, 상기 도트(DOT``)에서 상기 제1 및 제2 화소(PX1, PX2) 각각의 상기 제1 방향(DR1)으로의 폭은 " "와 동일한 값을 갖는다. 또한, 상기 제3 및 제4 화소(PX3, PX4) 각각의 상기 제1 방향(DR1)으로의 폭은 " "와 동일한 값을 갖는다. 즉, 상기 제3 및 제4 화소(PX3, PX4) 각각의 상기 제1 방향(DR1)으로의 폭( )은 상기 제1 및 제2 화소(PX1, PX2) 각각의 상기 제1 방향(DR1)으로의 폭( )보다 작은 값을 가질 수 있다.
위와 같이, 한 도트에서 4개의 화소가 구비되는 4-픽셀 구조에서, 두 개의 화소가 동일 컬러를 갖는 경우, 동일 컬러를 갖는 2개의 화소를 나머지 다른 화소에 비하여 상기 제1 구동 영역의 폭만큼 작게 형성할 수 있다.
도 9 내지 도 11에 도시된 구조 이외에도 상기 도트에 구동 영역을 형성하는 방법은 상기 도트를 구성하는 화소의 개수 및 배치 구조 등에 따라서 다양하게 변형될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 표시장치의 평면도이고, 도 13은 도 12에 도시된 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다. 도 12에 도시된 구성 요소 중 도 1에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 12를 참조하면, 본 발명의 다른 실시예에 따른 표시장치(510)는 제1 내지 제3 서브 게이트 드라이버(210, 220, 230)를 포함한다. 상기 제1 서브 게이트 드라이버(210)는 상기 복수의 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된 복수의 스테이지(S1_1~S1_2n)를 포함한다. 상기 스테이지들(S1_1~S1_2n) 중 홀수번째 스테이지들(S1_1, S1_3)과 짝수번째 스테이지들(S1_2, S1_4)은 서로 지그재그 형태로 배치된다.
이와 마찬가지로, 상기 제2 서브 게이트 드라이버(220)는 상기 복수의 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된 복수의 스테이지(S2_1~S2_2n)를 포함한다. 상기 제3 서브 게이트 드라이버(230) 역시 상기 복수의 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된 복수의 스테이지(S3_1~S3_2n)를 포함한다.
여기서, 상기 제2 서브 게이트 드라이버(220)의 상기 스테이지들(S2_1~S2_2n) 중 홀수번째 스테이지들(S2_1, S2_3)과 짝수번째 스테이지들(S2_2, S2_4)도 서로 지그재그 형태로 배치될 수 있다. 상기 제3 서브 게이트 드라이버(230)의 스테이지들(S3_1~S3_2n) 중 홀수번째 스테이지들(S3_1, S3_3)과 짝수번째 스테이지들(S3_2, S3_4) 역시 서로 지그재그 형태로 배치될 수 있다.
도 13을 참조하면, 상기 스테이지(S1_1~S1_2n)의 상기 홀수번째 스테이지들(S1_1, S1_3)은 제1 도트행 내지 제4 도트행에 배치되는 반면, 상기 제1 스테이지(S1_1~S1_2n)의 짝수번째 스테이지들(S1_2, S1_4)은 제3 도트행 내지 제6 도트행에 배치될 수 있다. 즉, 상기 짝수번째 스테이지들(S1_2, S1_4)은 상기 홀수번째 스테이지들(S1_1, S1_3)보다 상기 제1 방향(DR1)으로 2 도트만큼 쉬프트된 위치에 배치될 수 있다. 여기서, 도트행은 상기 제1 방향으로 배열된 도트들의 집합으로 정의할 수 있다.
도 13에서는 상기 짝수번째 스테이지들(S1_2, S1_4)이 상기 홀수번째 스테이지들(S1_1, S1_3)보다 상기 제1 방향(DR1)으로 2 도트만큼 쉬프트된 위치에 배치된 구조를 도시하였다. 그러나, 상기 짝수번째 스테이지들(S1_2, S1_4)이 상기 홀수번째 스테이지들(S1_1, S1_3)보다 상기 제1 방향(DR1)으로 쉬프트되는 도트의 개수는 이에 한정되지 않고, 다양하게 변형될 수 있다.
도 13에 도시된 바와 같이, 1번째 스테이지(S1_1)은 이전 스테이지가 존재하지 않으므로, 상기 제3 구동 트랜지스터(TR3)의 제어 전극에는 개시 신호(STV)가 별도로 공급될 수 있다.
도 14는 본 발명의 다른 실시예에 따른 표시장치의 평면도이고, 도 15는 도 14에 도시된 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다. 도 14에 도시된 구성 요소 중 도 12에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 14를 참조하면, 본 발명의 다른 실시예에 따른 표시장치(520)는 제1 내지 제3 서브 게이트 드라이버(210, 220, 230)를 포함한다. 상기 제1 서브 게이트 드라이버(210)는 상기 복수의 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된 복수의 스테이지(S1_1~S1_2n)를 포함한다. 상기 복수의 스테이지들(S1_1~S1_2n)은 상기 제2 방향(DR2)으로 진행할수록 상기 제1 방향(DR1)으로 적어도 하나 이상의 도트만큼 쉬프트되어 배치될 수 있다.
이와 같이, 상기 스테이지들(S1_1~S1_2n)이 사선으로 배치될 경우, 도 1 및 도 12와 같이 직선 또는 지그재그로 배치된 구조에 비하여, 상기 제1 서브 게이트 드라이버(210)는 상기 제1 방향(DR1)으로 배열될 많은 신호 배선들을 필요로 할 수 있다.
상기 제2 서브 게이트 드라이버(220)의 복수의 스테이지들(S2_1~S2_2n) 및 상기 제3 서브 게이트 드라이버(230)의 복수의 스테이지들(S3_1~S3_2n) 역시 상기 제2 방향(DR2)으로 진행할수록 상기 제1 방향(DR1)으로 적어도 하나 이상의 도트만큼 쉬프트되어 사선으로 배치될 수 있다.
도 15를 참조하면, 상기 스테이지(S1_1~S1_2n)의 첫번째 스테이지(S1_1)는 제1 도트행 내지 제4 도트열에 배치되는 반면, 두번째 스테이지(S1_2)는 제3 도트열 내지 제6 도트열에 배치될 수 있다. 또한, 세번째 스테이지(S1_3)는 제5 내지 제8 도트열에 배치될 수 있다.
도 15에서는 상기 스테이지들(S1_1~S1_2n)이 상기 제1 방향(DR1)으로 2 도트만큼 쉬프트된 위치에 배치된 구조를 도시하였다. 그러나, 상기 스테이지들(S1_1~S1_2n)이 상기 제1 방향(DR1)으로 쉬프트되는 도트의 개수는 이에 한정되지 않고, 다양하게 변형될 수 있다.
도 16은 본 발명의 또 다른 실시예에 따른 표시장치의 평면도이고, 도 17은 도 16에 도시된 도트의 구조를 개념적으로 나타낸 도면이며, 도 18은 도 16에 도시된 스테이지의 구동 트랜지스터들을 본 발명의 일 실시예에 따라 표시 영역에 배치한 회로도이다. 도 16에 도시된 구성 요소 중 도 14에 도시된 구성 요소와 동일한 구성 요소에 대해서는 동일한 참조 부호를 병기하고, 그에 대한 구체적인 설명은 생략한다.
도 16 및 도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 표시장치(530)는 표시패널(100), 제1 및 제2 서브 게이트 드라이버(210, 220) 및 데이터 드라이버(300)를 포함한다.
상기 표시패널(100)은 제1 내지 제m 데이터 라인(DL1~DLm) 및 상기 제1 내지 제m 데이터 라인(DL1~DLm)과 교차하는 제1 내지 제2n 게이트 라인(GL1~GL2n)을 포함한다. 상기 제1 데이터 라인(DL1)은 제1 화소열에 배치된 화소들 및 상기 제2 화소열에 배치된 화소들에 공통적으로 연결된다.
상기 제1 데이터 라인(DL1)과 상기 제2 데이터 라인(DL2) 사이에는 두 개의 화소열(즉, 제2 화소열 및 제3 화소열)이 배치되고, 상기 제2 화소열 및 제3 화소열 사이에 제1 신호 배선(SL1)이 배치된다. 여기서, 상기 제1 신호 배선(SL1)은 클럭 신호(CK)를 수신하는 클럭 배선일 수 있다.
상기 제2 데이터 라인(DL2)과 상기 제3 데이터 라인(DL3) 사이에는 두 개의 화소열(즉, 제4 화소열 및 제5 화소열)이 배치되고, 상기 제4 화소열 및 제5 화소열 사이에 제2 신호 배선(SL2)이 배치된다. 여기서, 상기 제2 신호 배선(SL2)은 게이트 오프 전압(VSS)을 수신하는 전압 배선일 수 있다.
상기 제3 데이터 라인(DL3)과 상기 제4 데이터 라인(Dl4) 사이에는 두 개의 화소열(즉, 제6 화소열 및 제7 화소열)이 배치되고, 상기 제6 화소열 및 제7 화소열 사이에 제3 신호 배선(SL3)이 배치된다. 여기서, 상기 제3 신호 배선(SL3)은 클럭바 신호(CKB)를 수신하는 클럭바 배선일 수 있다.
도 16을 참조하면, 상기 표시패널(100)에는 복수의 도트행이 구비된다. 상기 복수의 도트행 각각은 두 개의 게이트 라인에 연결될 수 있다. 구체적으로, 상기 복수의 도트행 중 제1 도트행은 제1 및 제2 게이트 라인(GL1, GL2) 사이에 배치되고, 제2 도트행은 제3 및 제4 게이트 라인(GL3, GL4) 사이에 배치된다.
여기서, 도트행은 상기 제1 방향(DR1)으로 배열된 도트들의 집합으로 정의할 수 있고, 화소열은 상기 제2 방향(DR2)으로 배열된 화소들의 집합으로 정의할 수 있다.
상기 제1 도트행의 화소들 중 홀수번째 화소열의 화소들은 상기 제2 게이트 라인(GL2)에 연결되고, 짝수번째 화소열의 화소들은 상기 제1 게이트 라인(GL1)에 연결될 수 있다. 상기 제2 도트행의 화소들 중 홀수번째 화소열의 화소들은 상기 제4 게이트 라인(GL4)에 연결되고, 짝수번째 화소열의 화소들은 상기 제3 게이트 라인(GL3)에 연결될 수 있다.
상기 제2 및 제3 게이트 라인(GL2, GL3) 사이에는 화소들이 구비되지 않는다. 상기 제1 및 제2 서브 게이트 드라이버(210, 220) 각각은 상기 제1 내지 제2n 게이트 라인(GL1~GL2n)에 일대일 대응하여 연결된 제1 내지 제2n 스테이지를 포함한다.
특히, 도 18에 도시된 바와 같이, 상기 제2 및 제3 게이트 라인(GL2, GL3) 사이에는 상기 제1 및 제2 게이트 라인(GL1, GL2)을 구동하기 위한 제1 및 제2 스테이지(ASG1, ASG2)가 구비될 수 있다. 상기 제1 및 제2 스테이지(ASG1, ASG2)는 상기 제1 방향(DR1)으로 서로 인접하여 배치된다.
도 16에서는 본 발명의 일 예로 게이트 드라이버가 제1 및 제2 서브 게이트 드라이버로 이루어진 구조를 도시하였다. 이 경우, 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에는 상기 제1 서브 게이트 드라이버(210)의 제2 스테이지(ASG2) 및 상기 제2 서브 게이트 드라이버(220)의 제2 스테이지(ASG2)가 구비될 수 있다. 또한, 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에는 상기 제1 서브 게이트 드라이버(210)의 제3 스테이지(ASG3) 및 상기 제2 서브 게이트 드라이버(220)의 제3 스테이지(ASG3)가 구비될 수 있다.
그러나, 상기 제2 및 제3 데이터 라인(DL2, DL3) 사이에 구비되는 상기 제2 및 제3 스테이지(ASG2, ASG3) 각각의 개수는 이에 한정되지 않는다. 서브 게이트 드라이버의 개수가 증가하면, 한 게이트 라인에 연결된 대응하는 스테이지의 개수 역시 그에 대응하여 증가할 수 있다.
도 17을 참조하면, 제1 도트(DOT1`)는 유효 영역(PXA)과 구동 영역(DRA)으로 구분된다. 상기 유효 영역(PXA)은 상기 제1 내지 제3 화소(PX1, PX2, PX3)가 구비되어 영상을 표시하는 영역으로 정의된다. 상기 구동 영역(DRA)은 영상을 표시하는 영역은 아니며, 구동 트랜지스터(즉, 상기 제1 내지 제4 구동 트랜지스터(TR1~TR4) 중 적어도 하나) 및 커패시터(Cb) 중 어느 하나가 배치되는 영역일 수 있다.
도 5에 도시된 제1 도트(DOT1)와는 달리 도 17에 도시된 제1 도트(DOT1`)에서, 상기 구동 영역(DRA)은 상기 제1 방향(DR1)으로 형성된다.
구체적으로, 상기 제1 도트(DOT1`)는 상기 제1 방향(DR1)으로 제1 폭(Px)을 갖고, 상기 제2 방향(DR2)으로 제2 폭(Py)을 갖는다. 여기서, 상기 유효 영역(PXA)은 상기 제1 방향(DR1)으로 상기 제1 폭(Px)을 가지며, 상기 제2 방향(DR2)으로 제5 폭(Py`)을 갖는다. 상기 구동 영역(DRA)은 상기 제2 방향(DR2)으로 제6 폭(Pβ)을 가질 수 있다.
상기 제1 도트(DOT1`)에서 상기 제1 내지 제3 화소(PX1, PX2, PX3) 각각의 상기 제1 방향(DR1)으로의 폭은 Px/3와 동일한 값을 갖는다. 상기 제5 폭(Py`) 및 상기 제6 폭(Pβ)의 합은 상기 제2 폭(Py)과 동일하고, 상기 제1 내지 제3 화소(PX1, PX2, PX3) 각각의 상기 제1 방향(DR1)으로의 폭은 "Py`"와 동일한 값을 갖는다.
도 16 및 도 18을 참조하면, 상기 제1 서브 게이트 드라이버(210)는 상기 제1 내지 제2n 게이트 라인(GL1~GL2n)에 제1 내지 제2n 게이트 신호를 순차적으로 출력하는 제1 내지 제2n 스테이지를 포함한다. 상기 제2 및 제3 게이트 라인(GL2, GL3)에 제2 및 제3 게이트 신호를 각각 출력하는 제2 스테이지(ASG2) 및 제3 스테이지(ASG3)는 첫번째 도트행에 배치된 도트들의 구동 영역들(DRA)에 분포하여 배치될 수 있다.
도면에 도시하지는 않았지만, 상기 제1 게이트 라인(GL1)에 제1 게이트 신호를 출력하는 제1 스테이지는 상기 표시 영역(DA)의 외측에 배치되는 비표시 영역에 형성될 수 있다. 또한, 상기 게이트 드라이버(200)가 상기 제1 내지 제2n 스테이지(ASG1~ASG2n) 이외에 구동을 위하여 추가적인 더미 스테이지를 더 포함하는 경우, 상기 더미 스테이지들 역시 상기 비표시 영역에 배치될 수 있다.
특히, 상기 제2 및 제3 스테이지(ASG2, ASG3) 각각은 하나 이상의 도트의 구동 영역을 공유하여 배치될 수 있다. 도 18에 도시된 바와 같이, 상기 제2 스테이지(ASG2)는 상기 제1 및 제2 도트(DOT1, DOT2)의 구동 영역을 공유하여 형성되며, 상기 제3 스테이지(ASG3)는 상기 제3 및 제4 도트(DOT3, DOT4)의 구동 영역을 공유하여 형성된다.
상기 제1 및 제2 도트(DOT1, DOT2)의 구동 영역(DRA)에는 상기 제1 내지 제4구동 트랜지스터(TR1) 및 상기 커패시터(Cb)가 구비된다. 또한, 상기 제3 및 제4 도트(DOT3, DOT4)의 구동 영역(DRA)에는 상기 제1 내지 제4구동 트랜지스터(TR1) 및 상기 커패시터(Cb)가 구비된다.
상기 제1 내지 제4구동 트랜지스터(TR1)와 상기 제1 내지 제4 신호 배선(SL1~SL4)과의 연결 관계는 앞서 설명된 부분과 중복되므로 그에 대한 구체적인 설명은 생략한다.
이처럼, 상기 제1 내지 제2n 스테이지들이 표시 영역(DA)에 형성됨으로써, 상기 표시영역(DA)의 외측(주변)에 형성되는 비표시 영역의 베젤 영역의 크기를 감소시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 표시패널 110 : 하부기판
120 : 상부기판 130 : 액정층
200 : 게이트 드라이버 210 : 제1 서브 게이트 드라이버
220 : 제2 서브 게이트 드라이버 230 : 제3 서브 게이트 드라이버
300 : 데이터 드라이버 400 : 컨트롤러
500, 510, 520, 530 : 표시장치

Claims (20)

  1. 제1 방향으로 연장되고 제2 방향으로 배열된 복수의 게이트 라인, 상기 제2 방향으로 연장되고 상기 제1 방향으로 배열된 복수의 데이터 라인, 및 상기 제1 및 제2 방향으로 배열된 복수의 도트를 포함하는 표시패널;
    상기 복수의 게이트 라인에 게이트 신호를 순차적으로 공급하는 게이트 드라이버; 및
    상기 복수의 데이터 라인에 복수의 데이터 신호를 각각 공급하는 데이터 드라이버를 포함하고,
    상기 게이트 드라이버는 복수의 서브 게이트 드라이버를 포함하고,
    상기 서브 게이트 드라이버들은 상기 제1 방향으로 분산 배치되어 각 게이트 라인의 적어도 2개 이상의 위치에서 상기 게이트 신호를 공급하며,
    상기 서브 게이트 드라이버들 각각은 복수의 스테이지를 포함하고, 각 스테이지는 적어도 하나 이상의 도트에 배치되는 것을 특징으로 하는 표시장치.
  2. 제1항에 있어서, 상기 도트들 각각은,
    적어도 3개의 화소가 배치되는 화소 영역 및 상기 화소 영역에 대해서 상기 제1 및 제2 방향 중 적어도 하나의 방향으로 인접하여 구비된 구동 영역을 포함하는 것을 특징으로 하는 표시장치.
  3. 제2항에 있어서, 상기 각 스테이지는 복수의 구동 트랜지스터를 포함하고,
    상기 구동 트랜지스터들은 상기 복수개의 도트 중 적어도 하나 이상의 도트의 상기 구동 영역에 분산 배치되는 것을 특징으로 하는 표시장치.
  4. 제2항에 있어서, 상기 서브 게이트 드라이버는 제어 신호 및 구동 전압을 수신하는 복수의 신호 배선을 더 포함하고,
    상기 복수의 신호 배선은 상기 제2 방향으로 연장되고, 상기 제1 방향으로 배열되는 것을 특징으로 하는 표시장치.
  5. 제4항에 있어서, 상기 구동 트랜지스터들은 서로 다른 채널 사이즈를 갖고,
    상기 구동 트랜지스터들 중 적어도 하나의 구동 트랜지스터는 복수의 도트의 구동 영역들에 분할 배치되는 것을 특징으로 하는 표시장치.
  6. 제5항에 있어서, 상기 적어도 하나의 구동 트랜지스터는 상기 게이트 라인에 연결되어 상기 게이트 신호를 출력하는 출력 트랜지스터인 것을 특징으로 하는 표시장치.
  7. 제4항에 있어서, 상기 신호 배선들 각각은 인접하는 도트의 구동 영역에 배치되는 것을 특징으로 하는 표시장치.
  8. 제4항에 있어서, 상기 복수의 신호 배선은,
    상기 구동 전압을 수신하는 복수의 구동 전압 배선;
    상기 제어 신호 중 클럭 신호를 수신하는 클럭 배선; 및
    상기 제어 신호 중 클럭바 신호를 수신하는 클럭바 배선을 포함하고,
    상기 구동 전압 배선, 상기 클럭 배선 및 상기 클럭바 배선은 상기 제1 방향으로 하나 이상의 도트 단위로 이격하여 배치되는 것을 특징으로 하는 표시장치.
  9. 제2항에 있어서, 상기 도트는,
    상기 화소 영역에서 상기 제1 방향으로 순차적으로 배열된 제1 내지 제3 화소를 포함하고,
    상기 구동 영역은 상기 제3 화소에 상기 제1 방향으로 인접하여 배치되는 제1 구동 영역을 포함하는 것을 특징으로 하는 표시장치.
  10. 제9항에 있어서, 상기 구동 영역은 상기 화소 영역에 상기 제2 방향으로 인접하여 배치되는 제2 구동 영역을 더 포함하는 것을 특징으로 하는 표시장치.
  11. 제2항에 있어서, 상기 구동 트랜지스터들은 서로 다른 채널 사이즈를 갖고,
    상기 구동 트랜지스터들 중 적어도 하나의 구동 트랜지스터는 복수의 도트의 구동 영역들에 분할 배치되는 것을 특징으로 하는 표시장치.
  12. 제2항에 있어서, 상기 도트는,
    상기 화소 영역에서 상기 제1 방향으로 순차적으로 배열된 제1 및 제2 화소; 및
    상기 화소 영역에서 상기 제1 화소에 대해서 상기 제2 방향으로 배열된 제3 화소; 및
    상기 제2 화소에 대해서 상기 제2 방향으로 배열되고, 상기 제3 화소와 상기 제1 방향으로 순차적으로 배열된 제4 화소를 포함하는 것을 특징으로 하는 표시장치.
  13. 제12항에 있어서, 상기 구동 영역은 상기 제2 및 제4 화소에 상기 제1 방향으로 인접하여 배치되는 제1 구동 영역을 포함하는 것을 특징으로 하는 표시장치.
  14. 제12항에 있어서, 상기 구동 영역은,
    상기 제1 및 제2 화소에 대해서 상기 제2 방향으로 인접하여 배치되는 제2 구동 영역; 및
    상기 제3 및 제4 화소에 대해서 상기 제2 방향으로 인접하여 배치되는 제3 구동 영역을 더 포함하는 것을 특징으로 하는 표시장치.
  15. 제2항에 있어서, 상기 도트는,
    상기 화소 영역에서 상기 제1 방향으로 순차적으로 배열된 제1 내지 제3 화소를 포함하고,
    상기 구동 영역은 상기 제3 화소에 상기 제2 방향으로 인접하여 배치되는 것을 특징으로 하는 표시장치.
  16. 제15항에 있어서, 한 도트행에 배치된 복수의 화소들 중 두 개의 화소는 상기 복수의 데이터 라인들 중 한 데이터 라인에 공통으로 연결되는 것을 특징으로 하는 표시장치.
  17. 제16항에 있어서, 상기 서브 게이트 드라이버는 제어 신호 및 구동 전압을 수신하는 복수의 신호 배선을 더 포함하고,
    상기 복수의 신호 배선 각각은 상기 제2 방향으로 연장되고, 인접하는 서로 다른 데이터 라인에 연결된 두 개의 화소 사이에 배치되며,
    상기 신호 배선들은 상기 제1 방향으로 이격하여 배치되는 것을 특징으로 하는 표시장치.
  18. 제1항에 있어서, 상기 스테이지들 각각은,
    상기 복수의 게이트 라인들 중 홀수번째 게이트 라인에 연결된 홀수번째 스테이지들 및 상기 복수의 게이트 라인들 중 짝수번째 게이트 라인에 연결된 짝수번째 스테이지들을 포함하고,
    상기 홀수번째 스테이지들과 상기 짝수번째 스테이지들은 지그재그 형태로 배치되는 것을 특징으로 하는 표시장치.
  19. 제1항에 있어서, 상기 스테이지들 각각은 상기 제2 방향으로 서로 인접한 스테이지와 상기 제1 방향으로 소정 간격으로 이격하여 배치되는 것을 특징으로 하는 표시장치.
  20. 제19항에 있어서, 상기 스테이지들 중 i번째 도트행에 구비된 스테이지는 i+1번째 도트행에 배치된 스테이지보다 상기 제1 방향으로 적어도 하나의 도트만큼 쉬프트되어 위치하는 것을 특징으로 하는 표시장치.
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