KR20180025566A - 박막 커패시터 - Google Patents

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KR20180025566A
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Abstract

본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며, 상기 바디 내에는 복수의 비아가 배치되고, 상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하고, 상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하며, 상기 제1 비아와 제2 비아는 각각 복수 개의 비아를 포함하는 유닛이고, 상기 제1 비아 유닛과 제2 비아 유닛은 상기 바디의 상면에 교대로 배치된 박막 커패시터를 제공한다.

Description

박막 커패시터 {THIN-FILM CERAMIC CAPACITOR}
본 발명은 박막 커패시터에 관한 것이다.
최근 들어 스마트폰, 웨어러블 장비 등의 휴대용 IT 제품의 박형화가 진행되고 있다. 이로 인해 전체적인 패키지의 두께 감소를 위한 수동 소자의 박형화의 필요성도 증대되고 있다.
이를 위해 적층 세라믹 커패시터보다 더 얇은 두께를 구현할 수 있는 박막 커패시터의 수요도 증가하고 있다.
한편, 박막 공법으로 제작된 커패시터 제품은 외부전극과 전극층을 연결하고 전극층 층간 연결을 위한 비아(via) 형성 방법이 중요하다. 이러한 비아 형성방법 및 최종 구조에 따라 박막 커패시터의 성능에 영향을 미친다.
종래 박막 박막 커패시터 제작방법은 유전체층과 전극층을 반복하여 적층 한 후 비아(via) 형성 시, 한 층의 전극에 한 개의 비아가 필요하며, 전극층수만큼 비아를 형성하는 방법이 있다.
다음으로는 전극층을 적층 시 패터닝하는 방법으로 짝수번째 전극층과 홀수번째 전극층의 형태를 달리하여 적층하고, 한쪽면을 에칭하면 짝수 혹은 홀수 전극층만 노출되어 전극을 연결하는 방법이 있다.
그러나, 상기의 방법들은 공정이 복잡하고 제조 비용이 증가하는 문제가 있어, 더욱 소형화된 박막 박막 커패시터를 용이하게 제작하는 기술이 요구된다.
한편, 다수의 유전체층을 박막 필름 기술로 적층할 경우 각 유전체층의 상부와 하부에 배치되는 다수의 전극층을 안정적으로 연결하는 것이 제품의 신뢰성을 향상시키는데 매우 중요하다.
일본특허공개공보 2000-514243
본 발명은 신뢰성이 우수하고 소형화된 고용량 박막 커패시터에 관한 것이다.
본 발명의 일 실시형태는 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며, 상기 바디 내에는 복수의 비아가 배치되고, 상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하고, 상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하며, 상기 제1 비아와 제2 비아는 각각 복수 개의 의 비아를 포함하는 유닛이고, 상기 제1 비아 유닛과 제2 비아 유닛은 상기 바디의 상면에 교대로 배치된 박막 커패시터를 제공한다.
본 발명의 일 실시형태에 의하면 유전체와 전극을 일괄 적층한 후 다단 형상의 비아로 전기적 연결을 할 수 있어, 박막 증착시 외부환경에 의한 데미지를 최소화할 수 있고, 제품의 두께를 더 얇게 한 소형화 제품을 구현할 수 있다.
또한, 비아 한 개로 전기적 연결이 필요한 각 층 모두를 연결할 수 있어, 비아로 인한 면적 감소를 최소화하여 용량을 증가 할 수 있다.
또한, 비아 내에 절연막 패터닝을 통해 제품 구조를 단순화할 수 있어, 박막 박막 커패시터의 적층수를 증가시킬 수 있으므로, 고용량 구현이 가능하다.
또한, 본 발명의 일 실시형태에 따른 박막 커패시터는 낮은 등가직렬인덕턴스 (ESL, Equivalent Series Inductance) 및 낮은 등가직렬저항 (ESR, Equivalent Series Resistance)을 가질 수 있다.
또한, 다수의 전극층을 연결하는 비아 제작시 각 층에서 전기적으로 연결되는 부분의 면적을 동일하게 함으로써, 유전층 면적 손실을 최소화할 수 있어 동일층이 적층된 적층 커패시터 기준 더 큰 커패시턴스를 얻을 수 있으며, 동일 크기의 커패시터에서 더 많은 층의 적층이 가능하다.
또한, 본 발명의 일 실시형태에 따른 박막 커패시터에 배치된 비아가 복수 개의 비아를 포함하는 유닛 형태로 구성됨으로써, 더 많은 수의 비아를 배치할 수 있어 ESL 및 ESR이 저감되고, 전극층의 적층수를 늘릴 수 있어 고용량 커패시터를 구현할 수 있다.
도 1은 본 개시의 일 실시 예에 따른 박막 커패시터의 개략적인 사시도이다.
도 2는 본 발명의 일 실시형태에 따른 박막 커패시터의 평면도이다.
도 3a는 도 2의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3c는 도 2의 Ⅲ-Ⅲ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3d는 도 2의 Ⅳ-Ⅳ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 4a 내지 도 4j는 본 발명의 일 실시형태에 따른 박막 커패시터 내부의 비아를 형성하는 공정도이다.
도 5a 내지 도 5d는 본 발명의 일 실시형태에 따른 박막 커패시터 내부의 비아에 절연층을 형성하는 공정도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태들을 설명한다.
그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 본 개시에 의한 박막 커패시터에 대하여 설명한다.
도 1은 본 개시의 일 실시 예에 따른 박막 커패시터의 개략적인 사시도이고, 도 2는 본 발명의 일 실시형태에 따른 박막 커패시터의 평면도이다.
도 1 및 도 2를 참조하면, 본 개시의 일 실시 예에 따른 박막 커패시터(100)는 기판(10) 상에 제1 및 제2 전극층과 유전체층이 교대로 적층되어 이루어진 바디(20), 바디(20) 내에는 복수의 비아(31, 32)가 배치되며, 복수의 비아 중 제1 비아(31)는 제1 전극층과 전기적으로 연결되고, 복수의 비아 중 제2 비아(32)는 제2 전극층과 전기적으로 연결된다.
또한, 본 개시의 일 실시 예에 따른 박막 커패시터(100)는 상기 바디(20)의 외부에 배치되며 적층 방향을 기준으로 각각 제1 및 제2 비아(31, 32)와 오버랩되지 않는 위치에 배치된 제1 및 제2 전극 패드(51, 52), 바디(20)의 외부에 배치되며 제1 전극 패드(51)와 제1 비아(31)를 연결하는 제1 연결 전극(41) 및 바디(20)의 외부에 배치되며 제2 전극 패드(52)와 제2 비아(32)를 연결하는 제2 연결 전극(42)을 포함한다.
이로써, 상기 복수의 비아 중 제1 비아(31)는 상기 제1 전극층과 제1 전극 패드(51)를 연결하고, 상기 복수의 비아 중 제2 비아(32)는 상기 제2 전극층과 제2 전극 패드(52)를 연결한다.
본 발명의 일 실시 형태에 따르면, 박막 커패시터의 '길이 방향'은 도 1의 'L' 방향, '폭 방향'은 'W' 방향, '두께 방향'은 도 1의 'T' 방향으로 정의될 수 있다. 상기 '두께 방향'은 유전체층과 전극층을 쌓아 올리는 방향 즉 '적층 방향'과 동일한 개념으로 사용할 수 있다.
상기 바디(20)의 형상에 특별히 제한은 없지만, 일반적으로 육면체 형상일 수 있다. 또한, 그 치수에 특별히 제한은 없으나, 예를 들면 0.6mm×0.3mm 크기일 수 있고, 1.0 ㎌ 이상의 고적층 및 고용량 박막 커패시터일 수 있다.
상기 기판(10)은 상기 제1 및 제2 전극층(21, 22)과 접하는 층(기판)이 절연성을 가지는 것이며, Al2O3, SiO2/Si, MgO, LaAlO3 및 SrTiO3 중 선택된 하나일 수 있으나, 이에 한정되는 것은 아니다. 상기 기판(10)은 충분한 평탄도와 표면 거칠기를 갖는 것이 바람직하다.
본 발명의 일 실시형태에 따르면, 상기 제1 비아(31)와 제2 비아(32)는 각각 복수 개의 비아를 포함하는 유닛이고, 상기 제1 비아(31) 유닛과 제2 비아(32) 유닛은 상기 바디(20)의 상면에 교대로 배치된다.
일반적으로 박막 커패시터에 있어서, 내부 전극을 연결하는 비아의 형상은 동심원 형태로서 단면 형상이 다단 형상일 경우, 내부 전극의 적층수가 증가함에 따라 상기 동심원 형상의 비아의 외경이 크게 증가하는 문제가 있다.
상기와 같은 구조의 경우 비아의 외경이 크게 증가함에 따라 비아의 배치 공간이 부족하여 내부전극의 적층수를 증가시킬 수 없는 문제가 있다.
그러나, 본 발명의 일 실시형태에 따르면 상기 제1 비아(31)와 제2 비아(32)는 각각 복수 개의 비아를 포함하는 유닛이고, 상기 제1 비아(31) 유닛과 제2 비아(32) 유닛은 상기 바디(20)의 상면에 교대로 배치됨으로써, 제1 및 제2 전극층의 적층수를 늘릴 수 있어 고용량 커패시터를 구현할 수 있다.
상기 제1 비아(31)와 제2 비아(32)가 포함하는 복수 개의 비아는 사각형 형상일 수 있으나 반드시 이에 제한되는 것은 아니다.
또한, 다수의 전극층을 연결하는 비아 제작시 각 층에서 전기적으로 연결되는 부분의 면적을 동일하게 함으로써, 유전층 면적 손실을 최소화할 수 있어, 동일층이 적층된 적층 커패시터 기준 더 큰 커패시턴스를 얻을 수 있으며, 동일 크기의 커패시터에서 더 많은 층의 적층이 가능하다.
또한, 본 발명의 일 실시형태에 따른 박막 커패시터에 배치된 비아가 복수 개의 비아를 포함하는 유닛 형태로 구성됨으로써, 더 많은 수의 비아를 배치할 수 있어 ESL 및 ESR이 저감되고, 전극층의 적층수를 늘릴 수 있어 고용량 커패시터를 구현할 수 있다.
상기 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 형상은 사각형 특히, 정사각형 형상을 가질 수 있으며, 도 1 및 도 2에서는 상기 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아가 정사각형 형상을 갖는 것으로 도시하고 있으나, 이에 제한되는 것은 아니며, 원형 형상일 수도 있다.
상기 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 형상은 사각형 형상을 갖도록 함으로써, 각 층에 연결된 비아들은 각 층에서 전기적으로 연결되는 부분의 면적이 동일할 수 있다.
즉, 각 층에서는 전극층의 상면이 노출되며, 이러한 노출된 전극층의 상면의 면적은 각 층에서 동일한 면적을 가질 수 있다.
동일한 층까지 연결된 비아들은 서로 동일한 면적을 가지며, 상기 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 형상은 사각형 형상을 갖도록 함으로써, 더 많은 수의 비아를 배치할 수 있어 ESL 및 ESR이 저감되고, 전극층의 적층수를 늘릴 수 있어 고용량 커패시터를 구현할 수 있다.
또한, 상기 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 형상은 사각형 형상을 갖도록 함으로써, 각 비아와 전극층 사이의 접촉 면적을 동일하게 할 수 있어 각 전극층으로 연결되는 전류 패스(path)의 저항 성분을 동일하게 유지할 수 있다.
구체적으로, 비아에서 전극층으로 전류가 흐를 때 비아-전극층 간 접촉 면적이 크면 저항이 줄어들고, 접촉 면적이 작으면 저항이 커진다.
따라서, 본 발명의 일 실시형태와 같이 상기 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 형상이 사각형 형상을 가질 경우 각 유전체층으로 연결되는 부위에 발생하는 저항을 동일하게 유지시킬 수 있어 전하가 특정 전극층에 집중되는 것을 막아 고르게 분포할 수 있도록 할 수 있다.
이와 같이, 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 형상이 사각형 형상을 가질 경우, 낮은 저항이 각 전극층에서 고르게 분포할 수 있도록 하여 ESR 조절이 보다 용이한 장점이 있다.
이하에서는, 상기 제1 비아(31) 유닛과 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 단면 형상에 대하여 보다 구체적으로 설명하도록 하며, 다만 이에 제한되는 것은 아니다.
도 3a는 도 2의 Ⅰ-Ⅰ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3b는 도 2의 Ⅱ-Ⅱ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3c는 도 2의 Ⅲ-Ⅲ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3d는 도 2의 Ⅳ-Ⅳ' 방향의 절단면을 개략적으로 도시한 단면도이다.
도 3a 내지 도 3d를 참조하면, 상기 바디(20)는 상기 기판(10) 상에 제1 전극층(21)이 형성되며, 상기 제1 전극층(21) 상에 유전체층(23)이 형성되고, 상기 유전체층(23) 상에 제2 전극층(22)이 형성되는 적층 구조로, 복수의 제1 전극층(21)과 제2 전극층(22)이 유전체층(23)을 사이에 두고 교대로 복수 개 적층된 형태일 수 있으며, 도면에서 개시된 적층수에 한정하지 않는다.
상기 바디(20)는 기판(10) 상에 유전체층(23)과 제1 및 제2 전극층(21, 22)이 번갈아 배치되도록 적층하여 형성될 수 있다.
보다 구체적으로, 상기 바디(20)는 복수의 유전체층(23)이 두께 방향으로 적층되고, 제1 및 제2 전극층(21, 22)이 유전체층(23)을 마주보며 교대로 적층하되, 일괄 적층하여 형성될 수 있다.
본 발명의 일 실시형태는 일괄 적층된 박막 커패시터의 내부 전극을 선택적으로 연결을 하기 위해 면적을 달리하여 층간 에칭함으로써, 비아 모양이 다단 형상 즉, 계단형을 갖도록 형성하는 것을 특징으로 한다.
또한, 계단형으로 에칭된 비아에서 노출된 내부 전극 중 절연되어야 할 내부 전극에 절연막을 형성하여 전기적 연결을 차단한다.
다음으로, 연결해야 할 전극만 노출한 후 무전해 도금 혹은 스퍼터 방식으로 시드층(seed layer)를 형성한 후 도금에 의하여 도전성 금속을 충진하여 전극 연결층을 형성한다.
본 발명의 일 실시형태에 따르면, 유전체층(23)과 제1 및 제2 전극층(21, 22)이 일괄 적층되어 박막 커패시터를 제작하기 때문에, 외부 환경에 노출되어 발생할 수 있는 데미지를 최소화할 수 있다.
상기 제1 및 제2 전극층(21, 22)과 유전체층(23)은 다층으로 적층할수록 커패시터의 ESR을 감소시킬 수 있다.
상기 제1 및 제2 전극층(21, 22)은 일정 패턴 없이 하나의 층으로 형성될 수 있다.
상기 제1 및 제2 전극층(21, 22)은 도전성 재료로 이루어질 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt), 이리듐(Ir), 루테늄(Ru) 등 일 수 있으나, 이에 한정되는 것은 아니다.
고유전율 박막인 유전체층이 형성하는 과정에서 고온의 열이력이 수반될 수 있는데, 이로 인하여 전극층이 유전체층으로 확산되거나 유전체층과 반응하는 것에 의하여, 커패시터에 누설전류가 증가하는 문제가 발생할 수 있다.
상기 제1 및 제2 전극층(21, 22)의 경우, 고융점 재료인 백금(Pt)으로 이루어짐으로써, 유전체층에 확산 또는 반응하는 것을 감소시킬 수 있다.
상기 유전체층(23)은 높은 유전율을 갖는 물질로서 페로브스카이트(perovskite)재료를 포함할 수 있다.
상기 페로브스카이트(perovskite) 재료는 이에 한정되는 것은 아니나, 유전율이 크게 변화할 수 있는 유전체 재료, 예를 들면, 티탄산바륨(BaTiO3)계 재료, 티탄산스트론튬(SrTiO3)계 재료 (Ba,Sr) TiO3계, PZT계 등 일 수 있다.
상기 제1 비아(31)는 상기 제1 전극층(21)과 전기적으로 연결되며, 상기 제2 비아(32)는 제2 전극층(22)과 전기적으로 연결되며, 제1 비아(31)와 제2 비아(32)는 서로 전기적으로 절연될 수 있다.
상기 제1 및 제2 비아(31, 32)는 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다. 이로 인해 상기 제1 및 제2 비아의 상면은 움푹 들어간 곳(딤플; dimple)이 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 비아(31, 32)는 복수 개로 형성된다. 상기 제1 및 제2 비아를 복수 개로 형성하면, 상기 제1 및 제2 전극층과 각각 접촉하는 접촉면이 증가하여 커패시터의 ESR을 낮출 수 있다.
도 1, 도 2 및 도 3a 내지 도 3d를 참조하면, 상기 제1 및 제2 연결 전극(41, 42)은 상기 제1 및 제2 비아(31, 32)와 상기 제1 및 제2 전극 패드(51, 52)를 각각 연결하도록 형성된다.
상기 제1 및 제2 연결 전극(41, 42)은 도전성 재료로 이루어질 수 있으며, 도금 공정으로 형성될 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
제1 및 제2 전극 패드(51, 52)는 바디(20)의 상면에 형성될 수 있으며, 바디(20)의 일면을 통해 노출된 복수의 비아(31, 32)를 통해 제1 및 제2 전극층(21, 22)과 접속되어 전기적으로 연결될 수 있다.
이러한 제1 및 제2 전극 패드(51, 52)는 바디(20)의 상면에 스퍼터링 또는 e-beam 증착과 같은 박막 형성 공정을 통해 형성할 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 도전성 재료를 포함할 수 있다.
상기 도전성 재료는 구리(Cu), 알루미늄(Al), 금(Au), 은(Ag), 백금(Pt)등 일 수 있으나, 이에 한정되는 것은 아니다.
상기 제1 및 제2 전극 패드(51, 52)는 씨드(seed)층(51a, 52a) 및 상기 씨드층으로부터 형성된 전극층(51b, 52b)을 포함할 수 있다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 유전체층과 전극층의 적층 방향을 기준으로 각각 상기 제1 및 제2 비아와 오버랩되지 않는 위치에 배치된다.
상기 제1 및 제2 전극 패드(51, 52)는 상기 제1 및 제2 연결 전극과 일체화된 형태일 수 있거나, 상기 제1 및 제2 연결 전극 상에 배치될 수 있다.
제1 및 제2 비아(31, 32)의 배치에 의하여, 상기 제1 및 제2 연결 전극(41, 42)은 빗 형상을 가질 수 있다. 상기 제1 및 제2 연결 전극의 빗 형상은 서로 맞물려 교대로 배치된 형태일 수 있다.
구체적으로, 상기 제1 연결 전극(41)은 상기 복수의 제1 비아 각각으로부터 연결된 복수의 제1 연결부 및 상기 복수의 제1 연결부와 연결된 제1 전극부를 포함하며, 상기 제2 연결 전극(32)은 상기 복수의 제2 비아 각각으로부터 연결된 복수의 제2 연결부 및 상기 복수의 전극부와 연결된 제2 전극부를 포함할 수 있다.
상기 제1 연결 전극과 제2 연결 전극 또한 서로 반대되는 극성이므로, 상기 제1 연결 전극과 제2 연결 전극 사이가 최대한 인접할수록 우수한 ESL 감소 효과를 확보할 수 있다.
상기 복수의 제1 및 제2 연결부는 상기 복수의 제1 및 제2 비아로부터 연장된 가지 형태일 수 있다.
상기 제1 비아(31)와 제2 비아(32)가 각각 제1 전극층(21)과 제2 전극층(22)에 전기적으로 연결할 수 있도록 하기 위하여, 절연층(27)을 형성한다.
상기 절연층(27)은 상기 제1 비아(31)와 상기 유전체층(23) 및 상기 제2 전극층(22) 사이 및 상기 제2 비아(32)와 상기 유전체층(23) 및 상기 제1 전극층(21) 사이에 형성될 수 있다.
즉, 상기 절연층은 제1 비아와 제2 전극층 간의 절연 및 제2 비아와 제2 전극층간의 절연을 확보할 수 있으며, 상기 유전체층의 표면에 형성됨으로써 이에 발생하는 기생 용량을 감소시킬 수 있다.
상기 절연층(27)은 BCB(벤조사이클로부텐)나 폴리이미드 등의 유기 재료 또는 SiO2, Si3N4 등 무기 재료를 사용할 수 있으며, 절연성이 높고 기생 용량을 작게 하기 위해 유전체층의 재료보다 저유전율인 것이 바람직하다.
상기 절연층의 형성방법은 입체적으로 복잡한 형상에 균일한 막 두께를 형성할 수 있는 화학기상증착(CVD;chemical vapor deposition)법으로 형성될 수 있다.
상기 보호층(25)은 상기 바디(20)와 제1 및 제2 연결 전극(41, 42)을 외부로부터의 습도와 산소와 일어날 수 있는 화학반응에 의한 재료의 열화 또는 오염 및 실장시 파손을 방지하기 위하여 형성될 수 있다.
상기 보호층(25)은 내열성이 높은 재료로 이루어질 수 있으며, 예를 들면, 폴리이미드와 같은 유기계의 열경화 재료 또는 광경화 재료로 이루어질 수 있다.
도 3a 및 도 3b를 참조하면, 상기 제2 비아(32) 유닛이 포함하는 복수 개의 비아의 단면 형상을 나타내고 있다.
도 3a에 도시된 제2 비아(32) 유닛이 포함하는 비아는 상기 제2 전극층(22)과 제2 전극 패드(52)를 연결하되, 바디(20)의 일면에서 상기 기판(10)에 인접한 최하층 제2 전극층(22)까지 관통한다.
즉, 상기 제2 비아(32) 유닛이 포함하는 복수 개의 비아 중 어느 하나는 상기 바디(20) 내에 배치된 제2 전극층(22) 전체와 연결될 수 있다.
도 3b에 도시된 제2 비아(32) 유닛이 포함하는 비아는 상기 바디(20)의 상면에서 첫번째 제2 전극층(22)을 연결하는 비아와 두번째 제2 전극층(22)까지 관통하여 연결하는 비아가 인접하여 배치된 형상을 나타낸다.
도 3a 및 도 3b에서는 제2 전극층(22)이 3층 적층된 형태를 나타내며, 도 3a에 도시된 비아는 3층 적층된 제2 전극층(22) 전체를 연결하고, 도 3b에 도시된 비아는 제2 전극층(22)을 각각 1개와 2개 연결하는 비아들을 나타내고 있다.
도 3c 및 도 3d를 참조하면, 상기 제1 비아(31) 유닛이 포함하는 복수 개의 비아의 단면 형상을 나타내고 있다.
도 3c에 도시된 제1 비아(31) 유닛이 포함하는 비아는 상기 제1 전극층(21)과 제1 전극 패드(51)를 연결하되, 바디(20)의 일면에서 상기 기판(10)에 인접한 최하층 제1 전극층(21)까지 관통하여 제1 전극층(21) 전체와 연결된다.
즉, 상기 제1 비아(31) 유닛이 포함하는 복수 개의 비아 중 어느 하나는 상기 바디(20) 내에 배치된 제1 전극층(21) 전체와 연결될 수 있다.
또한, 상기 제1 전극층(21) 전체와 연결된 비아와 인접하여 상기 바디(20)의 상면에서 첫번째 제1 전극층(21)을 연결하는 비아가 배치된다.
도 3d에 도시된 제1 비아(31) 유닛이 포함하는 비아는 상기 바디(20)의 상면에서 두번째 제1 전극층(21)까지 관통하여 제1 전극층을 연결하는 비아와 세번째 제1 전극층(21)까지 관통하여 제1 전극층을 연결하는 비아가 인접하여 배치된 형상을 나타낸다.
도 3c 및 도 3d에서는 제1 전극층(21)이 4층 적층된 형태를 나타내며, 도 3c에 도시된 비아는 4층 적층된 제1 전극층(21) 전체를 연결하는 비아와 바디(20)의 상면에서 첫번째 제1 전극층(21)을 연결하는 비아가 인접하여 배치되고, 도 3d에 도시된 비아는 제1 전극층(21)을 각각 2개와 3개 연결하는 비아들을 나타내고 있다.
본 발명의 일 실시형태에 따르면, 상기 복수의 비아(31, 32)는 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 바디(20)의 상부로 갈수록 커진다.
또한, 제1 및 제2 비아(31, 32)의 각 단의 폭이 기판(10)에서 바디(20)의 상부로 갈수록 커지기 때문에, 상기 제1 비아(31) 내에 노출된 제1 전극층(21)과 상기 제2 비아(32) 내에 노출된 제2 내부전극(22)은 에칭된 절단면 상에 절연층(27)이 배치되고, 상면은 노출될 수 있다.
제1 비아(31) 중 제1 전극층(21) 전체와 연결되는 비아는 제1 내부전극(21)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 바디(110)의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층(27)이 배치되고, 제1 전극층(21)의 상면만 노출될 수 있다.
이로 인하여, 제1 전극층(21)은 제1 비아(31)를 통하여 제1 전극 패드(51)와 전기적으로 연결될 수 있다.
한편, 제2 비아(32) 중 제2 전극층(22) 전체와 연결되는 비아는 제2 전극층(22)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 바디(20)의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층(27)이 배치되고, 제2 전극층(22)의 상면만 노출될 수 있다.
이로 인하여, 제2 전극층(22)은 제2 비아(32)를 통하여 제2 전극 패드(52)와 전기적으로 연결될 수 있다.
또한, 상기 제1 비아(31) 내에 노출된 제2 전극층(22)과 상기 제2 비아(32) 내에 노출된 제1 전극층(21) 상에는 절연층(27)이 배치될 수 있다.
구체적으로, 상기 제1 비아(31) 내에 노출된 제2 전극층(22)과 상기 제2 비아(32) 내에 노출된 제1 전극층(21)은 그 에칭된 절단면에 절연층(27)이 배치될 수 있다.
상기 제1 비아(31) 유닛은 복수 개이며, 복수의 제1 비아(31) 유닛 중 동일한 형상의 비아는 서로 동일한 깊이를 갖고, 상기 제2 비아(32) 유닛도 복수 개이며, 복수의 제2 비아(32) 중 동일한 형상의 비아는 서로 동일한 깊이를 갖는다.
본 발명의 일 실시형태에 따르면, 각 층의 비아에 있어서 각 전극층은 상면이 노출되며, 노출된 상면은 전극층을 전극 패드와 전기적으로 연결시키는 부분으로서 각 층의 전기적 연결부인 전극층의 노출된 부분의 면적은 동일하다.
다수의 전극층을 연결하는 비아 제작시 각 층에서 전기적으로 연결되는 부분의 면적을 동일하게 함으로써, 유전층 면적 손실을 최소화할 수 있어 동일층이 적층된 적층 커패시터 기준 더 큰 커패시턴스를 얻을 수 있으며, 동일 크기의 커패시터에서 더 많은 층의 적층이 가능하다.
또한, 본 발명의 일 실시형태에 따른 박막 커패시터에 배치된 비아가 복수 개의 비아를 포함하는 유닛 형태로 구성됨으로써, 더 많은 수의 비아를 배치할 수 있어 ESL 및 ESR이 저감되고, 전극층의 적층수를 늘릴 수 있어 고용량 커패시터를 구현할 수 있다.
이하에서는, 본 발명의 일 실시형태에 따른 박막 커패시터를 제작하는 실시예에 대하여 설명하지만, 본 발명이 이러한 실시예로 한정되는 것은 아니다.
도 4a 내지 도 4j는 본 발명의 일 실시형태에 따른 박막 커패시터 내부의 비아를 형성하는 공정도이다.
이하에서는 도 4a 내지 도 4j를 참고하여 박막 커패시터 내부의 비아를 형성하는 공정에 대하여 설명하도록 한다.
도 4a를 참고하면, 기판(10) 상에 유전체층(23)과 제1 및 제2 전극층(21, 22)이 번갈아 배치되도록 적층하여 적층체를 마련할 수 있다.
상기 기판(10)은 특별히 제한되지 않으며, 예를 들어 프리프레그일 수 있다.
티탄산바륨(BaTiO3) 등의 페록스카이트 계열의 유전체 재료를 기판(10) 상에 증착하여 유전체층(23)을 형성하고, 그 상부에 스퍼터링, e-beam 증착 등의 박막 형성 공정을 이용하여 도전성 금속을 증착하여 제1 전극층(21)을 형성하고, 그 상부에 다시 유전체층(23)과 제2 전극층(22)을 형성한다.
이로써, 상기 유전체층(23)의 대향하는 양 단면을 통해 번갈아 적층되도록 복수의 제1 및 제2 전극층(21, 22)을 형성한다.
유전체층(23)과 제1 및 제2 전극층(21, 22)의 적층은 증착에 의하여 수행되나, 이에 한정되는 것은 아니며, CSD (Chemical Solution Deposition)과 같은 공정을 통해서도 형성할 수 있다.
유전체층(23)과 제1 및 제2 전극층(21, 22)의 적층은 진공 상태에서 별도의 패터닝 공정 없이 일괄 적층하여 수행된다.
도 4b를 참조하면, 상기 적층체 내에 배치된 층간 전극들을 노출하기 위해 상기 적층체의 상부면에 포토레지스트(60)를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트(60)를 패터닝한다.
도 4c를 참조하면, 소정의 전극층까지 에칭하여 비아를 형성한다.
도 4c에 도시된 상기 비아는 제1 비아로서, 상기 적층체의 상부면에서 가장 인접하는 제1 전극층이 노출되도록 상기 적층체의 상부면에 인접한 제1 전극층까지 에칭하여 비아를 형성한다.
도 4d를 참조하면, 상기 패터닝된 포토레지스트(60)를 제거한다.
도 4e를 참조하면, 상기 적층체의 상부면에서 상기 비아의 하부면 즉, 노출된 제1 전극층의 상면까지 포토레지스트(60)를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트(60)를 패터닝한다.
상기 패터닝한 포토레지스트(60)는 도 4b에서 패터닝한 포토레지스트(60)보다 좁은 면적으로 패터닝한다.
도 4f를 참조하면, 다음으로 소정의 전극층까지 에칭하여 비아를 형성하는 공정을 수행한다.
도 4f에 도시된 상기 비아는 제1 비아로서, 제1 전극층과 연결되도록 상기 적층체의 상부면에서 기판 방향으로 상부면에서 가장 인접한 제1 전극층의 다음 제1 전극층이 노출되도록 상기 제1 전극층까지 에칭하여 비아를 형성한다.
상기 에칭 과정에서 상부면에서 가장 인접한 제1 전극층과 그 다음의 제1 전극층 사이에 배치된 유전체층과 제2 전극층이 동시에 노출된다.
즉, 에칭 공정 1회 당 관통되는 층은 2개 이상의 전극과 유전체층을 포함한다.
상기 비아는 상기 적층체의 상부면에서 가장 인접하는 제1 전극층이 노출되도록 에칭하여 형성된 비아보다 폭이 작도록 형성된다.
본 발명의 실시형태에 따르면, 상기 공정을 반복하여 수행함으로써, 복수의 비아를 형성하되, 각 비아는 인접하는 상부의 비아보다 그 폭이 작도록 형성하는데 특징이 있다.
구체적으로, 도 4g를 참조하면, 패터닝된 포토레지스트(60)를 제거한다.
도 4h를 참조하면, 상기 적층체의 상부면에서 상기 도 4f에서 형성된 비아의 하부면 즉, 노출된 제1 전극층의 상면까지 포토레지스트(60)를 도포하고 노광 및 현상 공정을 통해 상기 포토레지스트(60)를 패터닝한다.
상기 패터닝한 포토레지스트(60)는 도 4e에서 패터닝한 포토레지스트(60)보다 좁은 면적으로 패터닝한다.
도 4i를 참조하면, 다음으로 소정의 전극층까지 에칭하여 비아를 형성하는 공정을 수행한다.
도 4i에 도시된 바와 같이, 도 4f에서 노출된 제1 전극층의 하부에 배치된 제1 전극층이 노출되도록 에칭하여 비아를 형성한다.
상기 에칭 과정에서 도 4f에서 노출된 제1 전극층과 그 하부에 배치된 제1 전극층 사이에 배치된 유전체층과 제2 전극층이 동시에 노출된다.
상기 비아는 도 4f에서 형성된 비아보다 폭이 작도록 형성된다.
도 4j를 참조하면, 패터닝된 포토레지스트(60)를 제거한다.
도 5a 내지 도 5d는 본 발명의 다른 실시형태에 따른 박막 커패시터 내부의 비아에 절연층을 형성하는 공정도이다.
도 5a 내지 도 5d는 노출된 전극을 선택적으로 연결하기 위해 절연층을 패터닝 하는 공정을 나타낸다.
즉, 제1 비아의 경우에는 제1 전극층과 연결되어야 하며, 동시에 노출된 제2 전극층은 절연되어야 하며, 제2 비아의 경우에는 제2 전극층과 연결되어야 하며, 동시에 노출된 제1 전극층은 절연되어야 한다.
따라서, 제1 비아의 경우에는 제2 전극층을, 그리고 제2 비아의 경우에는 제1 전극층을 유전체 혹은 절연층으로 전기적 연결을 차단하여야 한다.
도 5a는 상기 도 4a 내지 도 4j의 공정을 통해 내부에 제1 비아와 제2 비아가 형성된 상태의 적층체의 단면을 나타내고 있다.
상기 제1 비아는 적층체의 일면에서 기판(10)에 인접한 최하층 제1 전극층까지 관통하고, 상기 제2 비아는 적층체의 일면에서 기판(10)에 인접한 최하층 제2 전극층까지 관통한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 비아는 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 적층체의 상부로 갈수록 커진다.
상기와 같이 제1 및 제2 비아의 각 단의 폭이 기판(10)에서 적층체의 상부로 갈수록 커지도록 제작함으로써, 제1 비아는 제1 전극층 전체와 연결되고, 제2 비아는 제2 전극층 전체와 연결될 수 있다.
도 5b를 참조하면, 상기 적층체 내에 다단 형상의 복수의 비아를 형성하는 단계 이후에, 상기 기판(10) 상부 및 적층체 전체를 절연 물질로 도포한다.
도 5c를 참조하면, 상기 절연 물질을 식각하여 상기 복수의 비아(31, 32) 내에 절연층을 형성하고, 보호층(25)을 형성한다.
상기 절연층은 복수의 비아(31, 32) 내에서 유전체층(23)과 제1 및 제2 전극층(21, 22)의 식각된 절단면 상에 형성된다.
제1 및 제2 비아의 각 단의 폭이 기판(10)에서 적층체의 상부로 갈수록 커지기 때문에, 상기 제1 비아(31) 내에 노출된 제1 전극층(21)과 상기 제2 비아(32) 내에 노출된 제2 전극층(22)은 에칭된 절단면 상에 절연층이 배치되고, 상면은 노출될 수 있다.
또한, 제1 비아(31)는 제1 전극층(21)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 적층체의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층이 배치되고, 제1 전극층(21)의 상면만 노출될 수 있다.
한편, 제2 비아(32)는 제2 전극층(22)이 노출되는 층까지 복수 회 에칭을 반복하며, 계단 형상인 다단 형상이고, 각 단의 폭은 기판(10)에서 적층체의 상부로 갈수록 커지기 때문에, 절연 공정 이후에는 유전체층(23)과 제1 및 제2 전극층(21, 22)의 에칭된 절단면 상에는 절연층이 배치되고, 제2 전극층(22)의 상면만 노출될 수 있다.
본 발명의 일 실시형태에 따르면, 제1 비아(31) 중 어느 하나는 상기 적층체 내에 배치된 제1 전극층(21) 전체와 연결되고, 상기 제2 비아(32) 중 어느 하나는 상기 적층체 내에 배치된 제2 전극층(22) 전체와 연결될 수 있다.
상기 제1 비아(31) 유닛은 복수 개이며, 복수의 제1 비아(31) 유닛 중 동일한 형상의 비아는 서로 동일한 깊이를 갖고, 상기 제2 비아(32) 유닛도 복수 개이며, 복수의 제2 비아(32) 중 동일한 형상의 비아는 서로 동일한 깊이를 갖는다.
도 5d를 참조하면, 상기 제1 및 제2 비아(31, 32) 내에 도전성 금속을 충진한다.
상기 제1 및 제2 비아(31, 32) 내에 도전성 금속을 충진하는 공정은 노출된 각 전극층 표면에 시드층(seed layer)를 형성한 후 도금 공정에 의하여 도전성 금속을 충진하여 전극층과 외부전극을 연결할 수 있도록 수행된다.
이상에서 본 발명의 실시 형태에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고, 청구 범위에 기재된 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능 하다는 것은 당 기술 분야의 통상의 지식을 가진 자에게는 자명할 것이다.
10: 기판 20: 바디
21, 22: 제1 및 제2 전극층 23: 유전체층
31, 32: 제1 및 제2 비아
41, 42: 제1 및 제2 연결 전극
51, 52: 제1 및 제2 전극 패드
60: 포토 레지스트

Claims (8)

  1. 기판 상에 복수의 유전체층과 제1 및 제2 전극층이 번갈아 배치된 바디 및 상기 바디의 외측에 배치된 제1 및 제2 전극 패드를 포함하며,
    상기 바디 내에는 복수의 비아가 배치되고,
    상기 복수의 비아 중 제1 비아는 상기 제1 전극층과 제1 전극 패드를 연결하고,
    상기 복수의 비아 중 제2 비아는 상기 제2 전극층과 제2 전극 패드를 연결하며,
    상기 제1 비아와 제2 비아는 각각 복수 개의 비아를 포함하는 유닛이고, 상기 제1 비아 유닛과 제2 비아 유닛은 상기 바디의 상면에 교대로 배치된 박막 커패시터.
  2. 제 1항에 있어서,
    상기 제1 비아 유닛과 제2 비아 유닛이 포함하는 복수 개의 비아에 있어서, 각 층에서 전기적으로 연결되는 부분의 면적이 서로 동일한 박막 커패시터.
  3. 제 1항에 있어서,
    상기 제1 비아는 복수 개이며, 복수의 제1 비아 중 동일한 형상의 비아는 동일한 깊이를 갖는 박막 커패시터.
  4. 제 1항에 있어서,
    상기 제2 비아는 복수 개이며, 복수의 제2 비아 중 동일한 형상의 비아는 동일한 깊이를 갖는 박막 커패시터.
  5. 제 1항에 있어서,
    상기 제1 비아 내에 노출된 제2 전극층과 상기 제2 비아 내에 노출된 제1 전극층 상에는 절연층이 배치된 박막 커패시터.
  6. 제 1항에 있어서,
    상기 제1 비아 내에 노출된 제1 전극층과 상기 제2 비아 내에 노출된 제2 전극층은 상면이 노출된 박막 커패시터.
  7. 제 1항에 있어서,
    상기 복수의 비아에 있어서, 각 단의 폭은 기판에서 바디의 상부로 갈수록 커지는 박막 커패시터.
  8. 제 1항에 있어서,
    상기 제1 비아와 제2 비아가 포함하는 복수 개의 비아는 사각형 형상인 박막 커패시터.
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