KR20180022828A - 로직 및 메모리 디바이스들을 위한 금속 스핀 초격자 - Google Patents

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Abstract

장치가 제공되는데, 이 장치는: 제1 전하 전류를 수신하고 대응하는 스핀 전류를 생성하는 입력 강자성체; 및 상기 대응하는 스핀 전류를 제2 전하 전류로 변환하도록 구성된 금속 층들의 스택을 포함하고, 상기 금속 층들의 스택은 상기 입력 자성체에 결합된다.

Description

로직 및 메모리 디바이스들을 위한 금속 스핀 초격자
자성체의 상태를 검출하는 것은 자기 메모리 및 자기 로직 디바이스들의 기본적인 계산 단계이다. 자성체의 상태는 그것이 로직 0을 저장하고 있는지 로직 1을 저장하고 있는지를 결정한다. 자기 메모리의 예는 스핀 전달 토크(Spin Transfer Torque, STT) 자기 랜덤 액세스 메모리(Magnetic Random Access Memory, MRAM)이다. STT MRAM에서, 자기 메모리의 상태는 메모리의 자기 디바이스의 저항을 감지한 다음, 그 저항을 기준 저항과 비교함으로써 결정된다. 자기 상태를 전하 변수(charge variable)로 변환하는 것은 자기 스핀 로직 및 인터커넥트들을 위해서도 중요하다. 예를 들어, 전류와 같은 전하 변수가 긴 인터커넥트들을 통해 다른 자기 스핀 로직으로 흐를 수 있다. 그러나, 기존의 자성체 검출은 자기 터널 접합(magnetic tunnel junction, MTJ)들 및/또는 스핀 전류 인터커넥트들에 기초하는데, 이는 몇 가지 제한이 있다.
예를 들어, 터널링 자기 저항(Tunneling Magneto Resistance, TMR)의 영향을 받는 스핀 전류에서 전하 변수로의 변환은 제한된 변환 효율을 가지며, 메모리로부터의 TMR 기반 판독은 디바이스 저항을 4k 내지 8K 옴의 범위로 제한하고, 스핀 전류 기반 인터커넥트들은 인터커넥트의 길이를 따른 스핀 열화로 인해 인터커넥트 길이가 제한된다. 이러한 제한들 및 제약들은 스핀 로직에 대한 제한된 인터커넥트 옵션뿐만 아니라 STT MRAM의 제한된 판독 속도를 야기한다.
본 개시의 실시예들은 아래에 주어진 상세한 설명으로부터 그리고 본 개시의 다양한 실시예들의 첨부 도면들로부터 더 충분히 이해될 것이지만, 이들은 본 개시를 특정 실시예들로 제한하는 것으로 간주되어서는 안 되며, 단지 설명 및 이해를 위한 것이다.
도 1a는 MTJ의 전형적인 터널 자기 저항(Tunnel Magneto Resistance, TMR) 기반 판독을 갖는 전형적인 자기 터널링 접합(Magnetic Tunneling Junction, MTJ)을 도시한다.
도 1b는 스핀 홀 효과(Spin Hall Effect, SHE) 재료로 형성된 전극에 결합된 MTJ를 갖는 층들의 스택을 도시하는 것으로, 여기서 SHE 재료는 전하 전류를 스핀 전류로 변환한다.
도 1c는 도 1c의 스택의 평면도를 도시한다.
도 2는 일부 실시예들에 따른, 스핀-전하 변환 초격자 스택 및 대응하는 그 원자 구조의 측면도를 도시한다.
도 3은 본 개시의 일부 실시예들에 따른, BiAg2를 사용하는 스핀-전하 변환 초격자 스택 및 대응하는 그 원자 구조의 평면도를 도시한다.
도 4는 본 개시의 일부 실시예들에 따른, 초격자 스택의 층들에 걸친 스핀-전하 변환을 도시한다.
도 5a 및 도 5b는 본 개시의 일부 실시예들에 따른, 상이한 은(Ag) 확산 길이들에 대한 스핀-전하 변환 효율을 보여주는 플롯들을 도시한다.
도 6a 및 도 6b는 본 개시의 일부 실시예들에 따른, 스핀-전하 변환을 위한 초격자 스택을 갖는 자기-전기 로직 디바이스들을 도시한다.
도 7a는 본 개시의 일부 실시예들에 따른, 스핀-전하 변환을 위한 초격자를 포함하는 자기 메모리 디바이스를 도시한다.
도 7b는 본 개시의 일부 실시예들에 따른, 도 7a의 자기 메모리 디바이스의 평면도를 도시한다.
도 8은 본 개시의 일부 실시예들에 따른, 초격자 스택을 사용한 스핀-전하 변환을 위한 방법의 흐름도를 도시한다.
도 9는 일부 실시예들에 따른, 스핀-전하 변환 초격자 스택을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다.
터널 자기 저항(TMR) 기반 스핀-전하 변수 변환은 제한된 변환 효율을 갖는다. 도 1a는 자기 터널링 접합(MTJ)(100)의 전형적인 TMR 기반 판독을 도시한다. 일례에서, MTJ(101/102)는 터널링 유전체(예를 들어, MgO)를 갖는 강자성 층(예를 들어, 자유 자성체)과 또 다른 강자성 층(고정 자성체)을 적층하는 것을 포함한다. 중앙의 플롯은 고정 자성체에 대한 자유 자성체의 두 자화 방향에 대한 MTJ(101/102)를 가로지르는 전압에 대한 저항(RMTJ)의 의존성을 도시하는 것으로, 여기서 저항은 옴(Ohms) 단위이고 전압은 볼트(Volts) 단위이다. 여기서, MTJ(101)는 자유 자성체의 자화가 고정 자성체의 자화와 동일한 방향인(즉, 자화의 방향들이 서로 평행(P)인) 낮은 저항 상태를 도시한다. MTJ(102)는 자유 자성체의 자화 방향이 고정 자성체의 자화 방향과 반대 방향인(즉, 자화의 방향들이 서로 반평행(AP)인) 높은 저항 상태를 도시한다.
여기서, 자화의 판독은 4k 옴 정도의 MTJ(101/102)를 가로지르는 저항 변화(이는 10μA 판독 전류에서 40mV 내지 80mV의 전압으로 변환됨)의 감지를 통해 획득된다. 이 예에서 10μA의 판독 전류는 총 판독 시간을 5ns 내지 10ns로 제한하는데, 이는 느리다. 이에 따라, MTJ(101/102)의 TMR 기반 판독은 그것이 생성할 수 있는 신호 강도 및 속도가 매우 제한된다.
도 1b는 스핀 홀 효과(SHE) 재료로 형성된 전극에 결합된 MTJ를 갖는 층들의 스택(120)을 도시하는 것으로, 여기서 SHE 재료는 전하 전류 IW(또는 기입 전류)를 스핀 전류 IS로 변환한다. 스택(120)은 SHE 유도 기입 메커니즘 및 MTJ 기반 판독 출력을 갖는 3 단자 메모리 셀을 형성한다. 스택(120)은 MTJ(121), SHE 인터커넥트 또는 전극(122), 및 비자성 금속(들)(123a/b)을 포함한다. 일례에서, MTJ(121)는 터널링 유전체를 갖는 적층된 강자성 층과 또 다른 강자성 층을 포함한다. SHE 인터커넥트(122)의 수평 방향을 따르는 한쪽 또는 양쪽 단부는 비자성 금속들(123a/b)로 형성된다.
MTJ(121)의 재료 적층을 위해 다양한 재료 조합이 사용될 수 있다. 예를 들어, 재료들의 스택은: CoxFeyBz, MgO, CoxFeyBz, Ru, CoxFeyBz, IrMn, Ru, Ta 및 Ru를 포함하며, 여기서 'x', 'y' 및 'z'는 합금들 내의 원소들의 분율들이다. MTJ(121)를 형성하기 위해 다른 재료들이 사용될 수도 있다. MTJ(121) 스택은 자유 자성 층, MgO 터널링 산화물, 합성 반강자성체(Synthetic Anti-Ferromagnet, SAF) 기반이라고 지칭되는 CoFe/Ru/CoFe 층들의 조합인 고정 자성 층, 및 반강자성체(Anti-Ferromagnet, AFM) 층을 포함한다. SAF 층은 2개의 CoFe 층 내의 자화들이 반대인 특성을 갖고, 표유 쌍극자 장(stray dipole field)이 자유 자성 층을 제어하지 않도록 자유 자성 층 주위의 쌍극자 장들을 상쇄시키는 것을 가능하게 한다.
SHE 인터커넥트(122)(또는 기입 전극)는 이리듐, 비스무트 및 높은 스핀 궤도 결합을 나타낼 수 있는 주기율표 내의 3d, 4d, 5d 및 4f, 5f 주기 그룹들의 원소들 중 임의의 원소와 같은 원소들이 도핑된 β-탄탈륨(β-Ta), Ta, β- 텅스텐(β-W), W, Pt , 구리(Cu) 중 하나 이상으로 이루어진다. SHE 인터커넥트(122)는 SHE 인터커넥트(122)의 저항을 감소시키기 위해 높은 전도성의 비자성 금속(들)(123a/b)으로 전이한다. 비자성 금속(들)(123a/b)은 Cu, Co, α-Ta, Al, CuSi, 또는 NiSi 중 하나 이상으로부터 형성된다.
하나의 경우에, 고정 자성 층의 자화 방향은 자유 자성 층의 자화 방향에 대해 수직이다(즉, 자유 자성 층 및 고정 자성 층의 자화 방향들은 평행하지 않고, 오히려 직각이다). 예를 들면, 자유 자성 층의 자화 방향은 평면 내(in-plane)이고, 고정 자성 층의 자화 방향은 평면 내에 대해 수직이다. 또 다른 경우에, 고정 자성 층의 자화 방향은 평면 내고 자유 자성 층의 자화 방향은 평면 내에 대해 수직이다.
강자성 층(즉, 고정 또는 자유 자성 층)의 두께는 그 자화 방향을 결정한다. 예를 들어, 강자성 층의 두께가 특정 임계 값(자성체의 재료에 따라 다르고, 예를 들어, CoFe의 경우 약 1.5nm)을 초과하는 경우, 강자성 층은 평면 내인 자화 방향을 나타낸다. 마찬가지로, 강자성 층의 두께가 특정 임계 값((자성체의 재료에 따라 다름) 미만인 경우, 강자성 층은 자성 층의 평면에 대해 수직인 자화 방향을 나타낸다.
다른 인자들이 자화의 방향을 결정할 수도 있다. 예를 들어, 표면 이방성(인접 층들 또는 강자성 층의 다층 조성에 따라 다름) 및/또는 결정 이방성(응력 및 FCC, BCC 또는 L10-타입의 결정과 같은 결정 격자 구조 변경에 따라 다르고, L10은 수직 자화를 나타내는 결정 등급의 한 타입임)과 같은 인자들이 자화의 방향을 결정할 수도 있다.
이 예에서, 인가된 전류(Iw)는 SHE 인터커넥트(122)에 의해 스핀 전류 Is로 변환된다. 이 스핀 전류는 자유 층의 자화의 방향을 스위칭하여 MTJ(121)의 저항을 변화시킨다. 그러나, MTJ(121)의 상태를 판독하기 위해서는, 저항 변화를 감지하기 위한 감지 메카니즘이 필요하다. 도 1a의 경우, 이 저항 변화는 4k 옴보다 상당히 높을 수 있으며, 따라서 감지하기가 더 용이하다. 전하 전류-스핀 전류의 변환은 도 1c를 참조하여 설명된다.
도 1c는 도 1c의 스택의 평면도(130)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 1c의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다. 평면도(130)는 적절한 스핀 주입을 위해 SHE 인터커넥트(122)의 폭을 따라 자성체가 배향된 것을 도시한다.
자기 셀은 SHE 인터커넥트(122)를 통해 전하 전류를 인가함으로써 기입된다. 자기 기입의 방향(자유 자성체 층에서)은 인가된 전하 전류의 방향에 의해 결정된다. 양의 전류(즉, +y 방향으로 흐르는 전류)는 수송 방향(+z 방향을 따른) 및 +x 방향을 가리키는 스핀을 갖는 스핀 주입 전류를 생성한다. 주입된 스핀 전류는 차례로 +x 또는 -x 방향으로 자유 자성체(SHE 재료에 결합됨)를 정렬시키기 위해 스핀 토크를 생성한다. 기입 전극에서 전하 전류
Figure pct00001
에 의해 발생된 주입된 스핀 전류
Figure pct00002
는:
Figure pct00003
에 의해 주어지고, 여기서, 스핀 전류
Figure pct00004
의 벡터는 스핀 방향을 따른 그리고 반대 방향의 스핀을 갖는 전류들의 차이이고,
Figure pct00005
는 계면에 수직인 단위 벡터이고,
Figure pct00006
는 가로 스핀 전류 대 측방 전하 전류의 크기의 비율인 스핀 홀 주입 효율이고,
Figure pct00007
는 자성체의 폭이고,
Figure pct00008
는 SHE 인터커넥트(122)의 두께이고,
Figure pct00009
는 SHE 인터커넥트(122)의 스핀 플립 길이이고,
Figure pct00010
는 SHE 인터커넥트(122)와 자유 강자성 층 계면에 대한 스핀 홀 각도이다. 스핀 토크에 대한 책임이 있는 주입된 스핀 각 운동량은:
Figure pct00011
에 의해 주어진다.
도 1a 내지 도 1c를 참조하여 설명된 스핀-전하 변환은 생성된 신호 강도가 매우 제한되는 TMR에 기초한다. 이에 따라, TMR 기반 스핀-전하 변환은 낮은 효율(즉, 1 미만)을 갖는다.
일부 실시예는 스핀 전류들을 전하 전류들로 변환하기 위한 고효율의 변환 방법 및 관련 장치를 설명한다. 일부 실시예들에서, 입력 자성체로부터 주입된 스핀 전류가 전하 전류를 생성하는 금속 계면들에서의 스핀 궤도 상호 작용을 통해(즉, 역 라쉬바-에델스타인 효과(Inverse Rashba-Edelstein Effect) 및/또는 SHE를 사용하여) 스핀-전하 변환이 달성된다. 표 1은 벌크 재료들 및 계면들에 대해 스핀 전류를 전하 전류로 그리고 전하 전류를 스핀 전류로 변환하기 위한 변환 메커니즘들을 요약한다.
Figure pct00012
일부 실시예들에서, 전하 전류의 부호는 자화의 방향에 의해 결정된다. 일부 실시예들에서, 스핀-전하 변환을 향상시키는(즉, 변환 효율을 향상시키는) 금속 초격자가 설명된다. 일부 실시예들에서, 고품질의 스핀 주입을 위해 원자 스케일에서 초격자에 구조적으로 매칭되는 금속 스택이 설명된다.
다양한 실시예들의 많은 기술적 효과들이 존재한다. 예를 들어, 일부 실시예들에서, 1의 스핀-전하 변수 효율 변환이 달성된다. 일부 경우들에서, 스핀-전하 변환의 순 이득도 관찰된다. 스핀을 전하로 효율적으로 변환함으로써, 장거리 인터커넥트들을 사용하여 전하를 전달할 수 있으며, 이 전하는 나중에 스핀 로직에 의한 로직 동작들을 위해 다시 스핀으로 변환될 수 있다. 다른 기술적 효과들은 다양한 실시예에 의해 명백할 것이다.
다음의 설명에서는, 본 개시의 실시예들의 더 철저한 설명을 제공하기 위해 다수의 상세 사항들이 논의된다. 그러나, 본 기술분야의 통상의 기술자에게는, 본 개시의 실시예들이 이러한 구체적인 상세 사항들 없이도 실시될 수 있다는 점이 명백할 것이다. 다른 경우들에서는, 본 개시의 실시예들을 불명료하게 하는 것을 회피하기 위해서, 잘 알려진 구조들 및 디바이스들이, 상세하게 도시되기보다는, 블록도 형태로 도시된다.
실시예들의 대응 도면들에서, 신호들은 라인들로 표현된다는 점에 주목하자. 일부 라인들은, 더 많은 구성 신호 경로들을 나타내기 위해, 더 두꺼울 수 있으며, 및/또는, 주요 정보 흐름 방향을 표시하기 위해, 하나 이상의 단부에 화살표들을 가질 수 있다. 이러한 표시들은 제한하려는 것이 아니다. 오히려, 라인들은 회로 또는 로직 유닛의 더 쉬운 이해를 촉진하기 위해 하나 이상의 예시적인 실시예들과 관련하여 사용된다. 임의의 표현된 신호는, 설계 요구사항들 또는 선호도들에 의해 지시되는 바와 같이, 어느 한 방향으로 이동할 수 있고 임의의 적합한 타입의 신호 스킴으로 구현될 수 있는 하나 이상의 신호들을 실제로 포함할 수 있다.
명세서 전체를 통해, 및 청구항들에서, 용어 "접속된"은, 임의의 중간 디바이스도 없이, 접속이 이루어지는 물체들 간의 직접적인 물리적, 전기적, 또는 무선 접속을 의미한다. 용어 "결합된"은, 접속이 이루어지는 물체들 간의 직접적인 전기적 또는 무선 접속 또는 하나 이상의 수동 또는 능동 중간 디바이스들을 통한 간접적인 전기적 또는 무선 접속을 의미한다. 용어 "회로"는, 원하는 기능을 제공하기 위해 서로 협력하도록 배열된 하나 이상의 수동 및/또는 능동 컴포넌트를 의미한다. 용어 "신호"는 적어도 하나의 전류 신호, 전압 신호, 자기 신호, 전자기 신호, 또는 데이터/클록 신호를 의미한다. 단수 표현("a", "an" 및 "the")의 의미는 복수의 참조를 포함한다. 에서(in)의 의미는 "에서(in)" 및 "상에(on)"를 포함한다.
"실질적으로(substantially)", "근접한(close)", "대략(approximately)", "근처의(near)" 및 "약(about)"이라는 용어들은 일반적으로 목표 값의 ±10% 내에 있는 것을 말한다(구체적으로 특정되지 않는 한). 달리 특정되지 않는 한, 공통 대상을 설명하기 위해 서수 형용사 "제1", "제2" 및 "제3" 등을 이용하는 것은, 유사한 대상들의 상이한 경우들이 언급되고 있다는 것을 나타낼 뿐이며, 이렇게 설명된 대상들이, 시간적으로, 공간적으로, 순위적으로 또는 임의의 다른 방식으로, 주어진 순서로 있어야 한다는 것을 암시하려고 하는 것은 아니다.
본 개시의 목적을 위해, "A 및/또는 B" 및 "A 또는 B"는 (A), (B) 또는 (A 및 B)를 의미한다. 본 개시의 목적을 위해, "A, B 및/또는 C"는 (A), (B), (C), (A 및 B), (A 및 C), (B 및 C), 또는 (A, B 및 C)를 의미한다.
실시예들의 목적을 위해, 여기에 기술된 다양한 회로 및 로직 블록 내의 트랜지스터들은 드레인, 소스, 게이트, 및 벌크 단자들을 포함하는 금속 산화물 반도체(MOS) 트랜지스터들이다. 트랜지스터들은 Tri-Gate 및 FinFET 트랜지스터들, GAAC(Gate All Around Cylindrical) 트랜지스터들, TFET(Tunneling FET), Square Wire, 또는 Rectangular Ribbon 트랜지스터들 또는 탄소 나노튜브들이나 스핀트로닉 디바이스들과 같이 트랜지스터 기능성을 구현하는 다른 디바이스들을 또한 포함한다. MOSFET 대칭적 소스 및 드레인 단자들은, 즉 동일한 단자들이고 여기에서 교환 가능하게 사용된다. TFET 디바이스는, 반면에, 비대칭적 소스 및 드레인 단자들을 갖는다. 관련분야의 통상의 기술자들은 다른 트랜지스터들, 예를 들어, Bi-polar 접합 트랜지스터들-BJT PNP/NPN, BiCMOS, CMOS, eFET 등이 본 개시의 범위를 벗어나지 않고 사용될 수 있다는 점을 이해할 것이다. 용어 "MN"은 n-타입 트랜지스터(예를 들어, NMOS, NPN BJT 등)를 나타내고, 용어 "MP"는 p-타입 트랜지스터(예를 들어, PMOS, PNP BJT 등)을 나타낸다.
도 2는 일부 실시예들에 따른, 스핀-전하 변환 초격자 스택(201) 및 대응하는 그 원자 구조(202)의 측면도를 도시한다. 초격자 스택(201)은 도 1b의 스핀 홀 인터커넥트(122), 그 측면도(201)와 기능적으로 등가이다. 일부 실시예들에서, 초격자 스택(201)은 구리(Cu), 은(Ag), 금(Au)과 같은 금속들의 층들, 및 표면 합금, 예를 들어 Ag 상의 비스무트(Bi)의 층들을 포함한다. 일부 실시예들에서는, 초격자(201)의 상부에 강자성(FM) 층이 퇴적되고, FM 층은 CFGG(즉, 코발트(Co), 철(Fe), 게르마늄(Ge), 또는 갈륨(Ga) 또는 이들의 조합)로 이루어진다. 일부 실시예들에서, 표면 합금 및 금속의 'N' 개수의 층이 교호 방식으로 적층되며, 여기서 'N'은 정수이다. 일례에서, N = 10은 입력 스핀 전류를 1 이상의 효율로 대응하는 전하 전류로 변환하기에 충분하다. 다른 예들에서, 스택의 면적 대 변환 효율을 트레이드 오프하기 위해 다른 수의 층들이 사용될 수 있다.
일부 실시예들에서, 초격자(201) 상부의 FM 층은 Co2FeGeGa, Co2FeAl, 또는 다른 호이슬러 합금 등으로 형성된다. 일부 실시예들에서, 표면 합금은 Bi-Ag, 안티몬-비스무트(Sb- Bi), Sb-Ag, 또는 납-니켈(Pb-Ni) 등 중 하나이다. 일부 실시예들에서, 금속은 주기율표의 그룹 4d 및/또는 5d의 다른 원소들로 도핑된 귀금속(예를 들어, Ag, Cu, Au)이다. 일부 실시예들에서, 표면 합금의 금속들 중 하나는 중금속 또는 높은 스핀 궤도 결합(SOC)을 갖는 재료들의 합금이며, 여기서 SOC 강도는 금속의 원자 수의 4제곱에 정비례한다.
일부 실시예들에서, 모든 금속 층들은 동일한 타입의 금속이다. 예를 들어, 스택(201)의 모든 금속 층들은 Ag로 형성된다. 다른 실시예들에서, 층들의 금속 부분에 대해 동일한 스택에서 상이한 금속 층들이 사용될 수 있다. 예를 들어, 스택(201)의 일부 금속 층들은 Ag으로 형성되고 다른 것들은 Cu로 형성된다.
일부 실시예들에서, 측면도(202)의 원자 구조는 Cu 또는 다른 금속들의 층들 사이에 샌드위치된 표면 합금의 Ag 및 Bi 원자들의 불균일한 패턴들을 나타낸다. 여기서, Ag 및 Bi의 결정들은 격자 부정합을 갖는데, 즉, Ag 및 Bi의 이웃하는 원자들 사이의 거리가 상이하다. 일부 실시예들에서, 표면 합금은 격자 부정합에 기인하는 표면 주름을 갖도록 형성되는데, 즉, Bi 원자들의 위치들은 밑에 있는 금속의 결정 평면에 평행한 평면으로부터 변화하는 거리만큼 오프셋된다. 표면 합금은 결정 평면에 의해 정의된 미러 반전(mirror inversion)에 대하여 대칭이 아닌 구조이다. 이 반전 비대칭은 표면 근처의 전자들에서 스핀-궤도 결합으로 이어진다(라쉬바 효과라고도 함).
도 3은 본 개시의 일부 실시예들에 따른, Ag/Bi/Ag를 사용하는 스핀-전하 변환 초격자 스택(301)(즉, 측면도(301)) 및 대응하는 그 원자 구조의 평면도(302)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 3의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다. 도 3의 원자 구조는 스택(201)의 Cu가 Ag로 대체되고 그 도면이 스택(301)의 평면도인 것을 제외하고는 도 2와 유사하다. 스택(201)에서와 같이 상이한 재료들의 표면 합금들은 스택(301)보다 큰 스핀-궤도 결합을 생성하지만, 제조하기가 더 어려울 수 있다.
일부 실시예들에서, 스택(201/301)상의 입력 나노 자성체들(FM)은 높은 SOC 재료 스택 내로 스핀 분극된 전류를 주입한다. 일부 실시예들에서, 입력 나노 자성체들(FM)은 Ag에 정합된 호이슬러 합금(Heusler alloy) 격자인데, 즉, 호이슬러 합금은 Ag의 격자 상수에 가까운(예를 들어, 3% 이내) 격자 상수를 갖도록 엔지니어링된다. 일부 실시예들에서, 스핀 분극의 방향은 입력 자성체의 자화 방향에 의해 결정된다.
일부 실시예들에서, BiAg2/PbAg2의 계면 표면 합금은 높은 라쉬바 SOC를 갖는 고밀도 2차원(2D) 전자 가스를 포함한다. 스핀-전하 변환을 담당하는 스핀 궤도 메커니즘은 2D 전자 가스들에서의 라쉬바 효과에 의해 기술된다. 일부 실시예들에서, 2D 전자 가스들이 Bi와 Ag 사이에 형성되고, 전류가 2D 전자 가스들을 통해 흐를 때, 그것은 2D 스핀 가스가 되는데 그 이유는 전하가 흐름에 따라, 전자들이 분극되기 때문이다.
라쉬바 효과에 대응하는 2D 전자 가스에서의 SOC 전자들의 해밀턴 에너지 HR은:
Figure pct00013
으로서 표현되고, 여기서
Figure pct00014
은 라쉬바(Rashba) 계수이고, 'k'는 전자들의 운동량의 연산자이고,
Figure pct00015
는 2D 전자 가스에 수직인 단위 벡터이고,
Figure pct00016
는 전자들의 스핀의 연산자이다.
평면 내(xy 평면 내)의 분극의 방향을 갖는 스핀 분극된 전자들은 스핀 방향에 의존하는 실효 자계를 경험하며, 이는:
Figure pct00017
으로서 주어지고, 여기서
Figure pct00018
는 보어 마그네톤(Bohr magneton)이다.
이에 따라 스핀 전류 Is에 비례하는 전하 전류가 인터커넥트에서 발생한다. Ag/Bi 계면에서의 스핀 궤도 상호 작용(즉, 역 라쉬바-에델스타인 효과(IREE))은 다음과 같이 표현되는 수평 방향으로의 전하 전류 Ic를 생성한다:
Figure pct00019
여기서
Figure pct00020
은 자성체의 폭이고,
Figure pct00021
는
Figure pct00022
에 비례하는 IREE 상수(길이의 단위를 가짐)이다.
IREE 효과는 10nm 자성체 폭에서 기존 재료들로 약 0.1의 스핀-전하 전류 변환을 생성한다. 스케일링된 나노 자성체들(예를 들어, 5nm 폭) 및 Bi2Se3와 같은 탐사 SHE 재료들에 대해, 일부 실시예들에 따라, 스핀-전하 변환 효율은 1 내지 2.5일 수 있다. 구동 전하 전류 Id에서 자화 의존 전하 전류로의 순 변환은:
Figure pct00023
이고, 여기서
Figure pct00024
는 스핀 분극이다.
도 4는 본 개시의 일부 실시예들에 따른, 초격자 스택(401)의 층들에 걸친 스핀-전하 변환을 보여주는 플롯들(402 및 403)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 4의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다.
플롯들(402 및 403)은 초격자 스택(401)의 두께의 함수로서 변환 효율을 도시한다. 여기서, 플롯(402)에 대해, x-축은 주입된 스핀 전류 Is(z-방향)이고, y-축은 초격자 스택(401)의 두께(나노미터(nm) 단위)이고, 플롯(403)에 대해, x-축은 전하 전류 Ic(x-방향)이고, y-축은 초격자 스택(401)의 두께이다. 수평 파선들은 플롯들(402 및 403)에 대한 초격자 스택(401)의 층들의 계면들을 나타낸다.
플롯(402)은 Ag에서의 스핀 결어긋남(de-coherence)으로 인해 초격자 스택(401)에서의 주입된 스핀 전류 Is의 지수적 감쇠(exponential decay)를 나타낸다. 일부 실시예들에 따르면, 이 감쇠는 초격자 스택(401)의 두께를 따라 발생한다. 스핀 전류 Is는 스택(401)의 금속과 표면 합금의 계면에서 단계적으로 떨어지고, 일부 실시예들에 따르면, 표면 사이의 구배(gradient)이다. 플롯(403)은 금속과 표면 합금의 모든 계면에서 주입된 스핀 전류 Is가 전하 전류 Ic로 변환되는 것을 나타낸다. 예를 들어, 일부 실시예들에 따르면, Bi와 Ag의 모든 계면에서 스핀-전하 변환이 발생하여 면 내 전하 전류의 생성으로 이어진다. 일부 실시예들에서, 초격자 스택(401)의 금속 층들과 표면 합금의 10개의 층 다음에, 주입된 스핀 전류 Is의 대부분이 감쇠된다(즉, 스핀 전류는 전하 전류로 변환된다).
도 5a 및 도 5b는 본 개시의 일부 실시예들에 따른, 상이한 Ag 확산 길이들에 대한 스핀-전하 변환 효율을 보여주는 플롯들(500 및 520)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 5a 및 도 5b의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다. 플롯들(500 및 520) 양쪽 모두에 대해, x-축은 nm 단위의 전극 두께(즉, 초격자 스택(401)의 두께)이고, 왼쪽의 y-축은 스핀 분극(즉, 스핀 전류 Ic 대 전하 전류 Is의 비율)이고, 오른쪽의 y-축은 스핀-전하 변환의 비율(즉, Ic/Is)이다.
플롯(500)은 실선과 파선의 두 가지 파형을 도시한다. 이 예에서, Ag의 스핀 확산 길이는 15nm(즉, λAg = 15nm), λIREE이고, 자성체의 폭 Wm = 20nm이다. 실선 파형은 스핀 전류가 초격자 스택(401)의 층들을 통과함에 따라 전하 전류가 어떻게 증가하는지를 나타낸다. 전하 전류의 단계적인 상승이 Bi/Ag의 계면에서 일어난다. 초격자 스택(401)의 끝에서(이 예에서는, 20nm의 스택 두께 근처에서), 스핀 전류 Is의 85%가 전하 전류 Ic로 변환된다(즉, 효율은 0.85임). 점선 파형은 전극 두께의 함수로서 스핀 분극을 나타낸다. 스핀 전류가 초격자 스택(401)의 층들을 통해 아래로 흐름에 따라, 그것은 전하 전류로 변환되기 때문에 분극을 잃는다. 초격자 스택(401)의 끝에서(이 예에서는, 20nm의 스택 두께에서), 대부분의 스핀 전류가 사라진다(즉, 전하 전류로 변환된다).
플롯(520)은 플롯(500)과 유사하지만, Ag의 스핀 확산 길이는 15nm에서 200nm로 증가된다. 플롯(520)은 전하 전류에서의 이득(즉, 1보다 큰 스핀-전하 전류 변환 효율)을 나타낸다. 여기서, 200nm의 스핀 확산 길이로 4의 순 변환 효율이 달성될 수 있다.
도 6a 및 도 6b는 본 개시의 일부 실시예들에 따른, 스핀-전하 변환을 위한 초격자 스택(601)(201/301/401)을 갖는 자기-전자 로직 디바이스들(600 및 620)을 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 6a 및 도 6b의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다.
일부 실시예들에서, 자기-전기 로직 디바이스들(600 및 620)은 (초격자 스택(601)의 일부로 간주될 수 있는) 제1 자성체(602)에 결합된 초격자 스택(601)을 갖는 제1 단자(즉, 입력 단자), 비자성 금속 인터커넥트(예를 들어, Cu 인터커넥트), 제2 자성체(603), 및 자기전기(ME) 재료(604)의 계면을 포함한다. 단상 자기 전기 재료(604)의 일부 예들은 Cr2O3 및 다강체 재료들(예를 들어, TbMnO3, HoMn2O5, LuFe2O4 및 PZTFT)이다. 다른 예들은 BiFeO3 및 BiMnO3와 같은 Bi 화합물들, 비-페로브스카이트 산화물 LiCu2O2, 및 자기 및 전기 질서 파라미터들 간의 결합을 나타내는 스피넬 칼코겐화물들(예를 들어, ZnCr2Se4) 및 BaNiF4와 같은 비산화물들이다. 복합 자기전기 재료들은 강자성 및 압전 재료들과 같은 자기 변형 및 전기 변형 재료들의 조합들이다. 일부 실시예들에서, ME 재료(604)는 절연체이고, 따라서 Cu 인터커넥트 내의 전하 전류는 ME의 금속 계면들을 충전한다. 그 충전으로 인해, ME 재료(604)를 가로질러 전압이 형성된다. 이 전압이 있는 데서, 자기 전기 효과는 제2 자성체(603) 내의 자화를 스위칭한다.
제1 자성체(602)는 입력 자성체로도 지칭되고, 제2 자성체(603)는 출력 자성체로도 지칭된다. 일부 실시예들에서, 트랜지스터 MN1이 제1 자성체(602)에 결합되어 클로킹 전압 Vcl(예를 들어, 주기적 입력 전압)이 트랜지스터 임계 전압 위로 상승할 때 제1 자성체에 구동 전류 Idrive(또는 전하 전류)를 제공한다. 여기서, 트랜지스터 MN1의 소스 단자는 제1 자성체(602)에 결합되고, MN1의 드레인 단자는 전력 공급 노드 Vdd에 결합된다. 일부 실시예들에서, 트랜지스터 MN1은 p-타입 트랜지스터(MP1)로 대체될 수 있고 관련 로직이 그에 따라 조정될 수 있다.
일부 실시예들에서, 트랜지스터 MN1이 턴온될 때, Idrive가 제1 자성체(602) 내로 주입되고, 여기서 그것은 스핀 분극된 전류 Is가 된다. 일부 실시예들에서, 초격자 스택(601)은 스핀 분극된 전류 Is를 대응하는 전하 전류 Ic로 변환하고, 그 부호는 제1 자성체(602)의 자화 방향에 의해 결정된다.
일부 실시예들에서, 스핀 전류 Is가 높은 SOC를 갖는 초격자(601)에서 Bi와 Ag 사이에 2D 전자 가스를 통해 흐를 때, 전하 전류 Ic가 생성된다. 예를 들어, 초격자 스택(601)의 10개의 층을 통해 전파한 후에, 스핀 전류 Is는 일부 실시예들에 따라 전하 전류 Ic로 완전히 변환된다. 그 후 전하 전류 Ic는 초격자 스택(601)에 결합된 비자성 인터커넥트 Cu를 통해 전파하고, 이에 따라 전하 전류는 제1 단자(602)(Vdd에 결합됨)로부터 제2 단자(603)(접지에 결합됨)로 흐른다.
도 6a에 도시된 것과 같은 일부 실시예들에서, 자기-전기 로직 디바이스(600)는 리피터(즉, 버퍼)로서 기능하도록 동작 가능하다. 주입된 전하 전류는 자기-전기 스택(604)을 충전하여 출력 자성체(603) 상에 큰 실효 자계를 생성하여 그 자화를 602의 자화에 평행하도록 정렬시킨다.
일부 실시예들에서, 도 6b의 자기-전기 로직 디바이스(620)는 인버터로서 기능하도록 동작 가능하다. 이 예에서, 자성체(602) 위의 제1 단자는 마이너스 전력 공급(즉, -Vdd<0)에 결합되고, 자성체(602) 아래의 제2 단자는 접지(즉, 0V)에 결합된다. 이 경우, 전하 전류 Ic의 방향은 도 6a의 경우의 전하 전류 Ic에 대해 반전된다. 다시 도 6b를 참조하면, 주입된 전하 전류는 자기-전기 스택(604)을 충전하여 출력 자성체(즉, 제2 자성체(603)) 상에 큰 실효 자계를 생성하여 그 자화를 602의 자화와 반대가 되도록 정렬시킨다.
도 7a는 본 개시의 일부 실시예들에 따른, 스핀-전하 변환을 위한 초격자를 포함하는 자기 메모리 디바이스(700)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7a의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다.
MRAM 스케일링의 현저한 문제점들 중 하나는 MTJ들의 TMR 및 도전율 스케일링(즉, 저항과 면적의 곱의 스케일링)의 어려움과 관련되며, 이는 MRAM의 기입 및 판독 성능 양쪽 모두를 제한한다. 이러한 제한은 일부 실시예들에 따른 자기 메모리 디바이스(700)를 사용하여 완화된다.
일부 실시예들에서, 자기 메모리 디바이스(700)는 비자성 인터커넥트(예를 들어, Cu)에 결합된 스택(601)(또는 201/301/401 중 하나) 및 자유 자성체(예를 들어, CoFeB) 및 고정 자성체(예를 들어, CoFeB)를 포함하는 자기 스택을 포함한다. 일부 실시예들에서, 자유 자성체와 고정 자성체 사이의 층은 비자성 금속(예를 들어, Cu)이다. 이에 따라, 자유 자성체 및 고정 자성체를 갖는 스택은 MgO와 같은 비금속 층(들)을 갖는 스택들에 비해 더 낮은 저항을 제공하는 완전 금속 스택이다. 일부 실시예들에서, 자유 자성체와 고정 자성체 사이의 층은 절연체(예를 들어, MgO)이다. 일부 실시예들에서, 고정 자성체는 도시된 바와 같이 CoFeB, IrMn, Ru, 및 Ta의 스택에 의해 형성된다. 일부 실시예들에서, 고정 자성체는 도 1b를 참조하여 기술된 바와 같이 층들(예를 들어, SAF)의 스택으로 형성된다.
다시 도 7a를 참조하면, 일부 실시예들에서, 기입 동작은 고정 및 자유 자성체들을 스택으로부터의 순 라쉬바 효과를 사용하여 수행된다. 예를 들어, 기입 전류 Iw가 수평으로 스택(601)을 통과하고, 스택은 전하 전류 Ic를 수직으로 스핀 전류 Is로 변환하고 이 스핀 전류 Is가 자유 자성체의 자화 방향을 설정한다. 이에 따라, 자기 메모리 디바이스(700)에 데이터가 기입된다.
일부 실시예들에서, 판독 동작은 종래의 자기 RAM에서의 판독 동작과 유사하게 수행된다. 예를 들어, 자유 자성체와 고정 자성체 사이의 MTJ를 통해 수직으로 판독 전류가 전도된다. 평행 및 반평행 자화들에 대한 저항들의 차이는 감지 증폭기(도시되지 않음)로 감지된다. 다른 실시예들에서, 자화는 금속 초격자(601)를 통한 역 라쉬바 효과를 사용하여 감지된다. 판독 전류 Iread는 자유 자성체를 통해 수직으로 전도된다. 그후, 스핀 분극된 전류 Is는 전하 전류 Ic로서 자유 자성체로부터 방출되고, 여기서 전하 전류 Ic의 방향은 초격자 스택(601)상의 자유 자성체의 자화의 방향에 의해 결정된다.
자기 메모리 디바이스(700)를 구현하기 위해 초격자 스택(601)을 사용하는 것의 많은 기술적 효과들이 있다. 예를 들어, 자기 메모리 디바이스(700)는 MTJ 기반 자기 메모리 디바이스와 비교하여 더 낮은 전압에서 동작될 수 있고, 자기 메모리 디바이스(700)는 자유 자성체와 고정 자성체 사이의 MgO 유전체가 금속(예를 들어, Cu)으로 대체될 때 더 높은 신뢰도를 제공하고, 자기 메모리 디바이스(700)는 스핀 전류를 전하 전류로 변환하는 데 있어서 TMR의 제한들이 표면 합금들 및 금속들의 초격자 스택에 의해 완화되기 때문에 MTJ 기반 자기 메모리 디바이스보다 더 빠른 속도를 제공한다.
도 7b는 본 개시의 일부 실시예들에 따른, 도 7a의 자기 메모리 디바이스의 평면도(720)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 7b의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다. 일부 실시예들에서, Iread가 주입될 때, 자성체의 폭 'w'를 가로질러 전압이 발생된다.
도 8은 본 개시의 일부 실시예들에 따른, 초격자를 사용한 스핀-전하 변환을 위한 방법의 흐름도(800)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 8의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다.
도 8을 참조한 흐름도 내의 블록들은 특정 순서로 도시되어 있지만, 동작들의 순서는 수정될 수 있다. 따라서, 도시된 실시예들은 상이한 순서로 수행될 수 있고, 일부 동작들/블록들은 병행하여 수행될 수 있다. 도 8에 열거된 블록들 및/또는 동작들의 일부는 특정 실시예들에 따라 옵션이다. 제시된 블록들의 넘버링은 명료성을 위한 것이며, 다양한 블록들이 발생해야 하는 동작들의 순서를 규정하려는 것은 아니다. 또한, 다양한 흐름들로부터의 동작들이 다양한 조합으로 이용될 수 있다.
블록 801에서는, 제1 전하 전류가 강자성체에 대한 입력으로서 제공된다. 예를 들어, 도 6b를 참조하여 설명된 바와 같이 Idrive 전하 전류가 입력 나노 자성체들에 의해 수신된다. 다시 도 8을 참조하면, 블록 802에서는, 전하 전류로부터 스핀 전류가 생성된다. 블록 802에서는, 스핀 전류가 금속 초격자(601)의 층들을 통해 전파함에 따라 스핀 전류가 전하 전류(즉, 제2 전하 전류)로 변환된다. 일부 실시예들에서, 전하 전류의 방향은 Bi/Ag 스택에 결합된 자성체의 자화 방향에 의존한다. 그 후 이 전하 전류는 비자성 인터커넥트들(예를 들어, Cu)을 사용하여 (스핀 전류에 비해) 더 장거리에 걸쳐 전송될 수 있다.
도 9는 일부 실시예들에 따른, 스핀-전하 변환 초격자 스택을 갖는 스마트 디바이스 또는 컴퓨터 시스템 또는 SoC(System-on-Chip)를 도시한다. 임의의 다른 도면의 요소들과 동일한 참조 번호들(또는 명칭들)을 갖는 도 9의 그 요소들은 설명된 것과 유사한 임의의 방식으로 동작 또는 기능할 수 있지만, 그러한 것으로 한정되지 않는다는 점에 주목한다.
도 9는 평평한 표면 인터페이스 커넥터들이 사용될 수 있는 모바일 디바이스의 실시예의 블록도를 도시한다. 일부 실시예들에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 태블릿, 모바일 폰 또는 스마트-폰, 무선-가능형 e-리더, 또는 다른 무선 모바일 디바이스와 같은 모바일 컴퓨팅 디바이스를 나타낸다. 특정 컴포넌트들이 일반적으로 도시되며, 이러한 디바이스의 모든 컴포넌트들이 컴퓨팅 디바이스(1600)에 도시된 것은 아니라는 점이 이해될 것이다.
일 실시예에서, 컴퓨팅 디바이스(1600)는 논의된 일부 실시예들에 따른, 스핀-전하 변환 초격자 스택을 갖는 제1 프로세서(1610)를 포함한다. 컴퓨팅 디바이스(1600)의 다른 블록들도 일부 실시예들에 따른, 스핀-전하 변환 초격자 스택을 포함할 수 있다. 본 개시의 다양한 실시예들은 시스템 실시예가 무선 디바이스, 예를 들어 셀 폰 또는 개인 휴대 정보 단말기에 통합될 수 있도록 무선 인터페이스와 같은 1670 내의 네트워크 인터페이스를 또한 포함할 수 있다.
일부 실시예들에서, 프로세서(1610)(및/또는 프로세서(1690))는, 마이크로프로세서들, 애플리케이션 프로세서들, 마이크로컨트롤러들, 프로그램 가능 로직 디바이스들, 또는 다른 처리 수단과 같은 하나 이상의 물리적 디바이스를 포함할 수 있다. 프로세서(1610)에 의해 수행되는 처리 동작들은, 애플리케이션들 및/또는 디바이스 기능들이 실행되는 운영 플랫폼 또는 운영 체제의 실행을 포함한다. 이 처리 동작들은 인간 사용자와의 또는 다른 디바이스들과의 I/O(input/output)에 관련된 동작들, 전력 관리에 관련된 동작들, 및/또는 컴퓨팅 디바이스(1600)를 또 다른 디바이스에 접속하는 것에 관련된 동작들을 포함한다. 이 처리 동작들은 오디오 I/O 및/또는 디스플레이 I/O에 관련된 동작들을 또한 포함할 수 있다.
일부 실시예들에서, 컴퓨팅 디바이스(1600)는, 컴퓨팅 디바이스에 오디오 기능들을 제공하는 것과 관련된 하드웨어(예를 들어, 오디오 하드웨어 및 오디오 회로들) 및 소프트웨어(예를 들어, 드라이버들, 코덱들) 컴포넌트들을 나타내는 오디오 서브시스템(1620)을 포함한다. 오디오 기능들은 스피커 및/또는 헤드폰 출력뿐만 아니라 마이크로폰 입력을 포함할 수 있다. 이러한 기능들을 위한 디바이스들은 컴퓨팅 디바이스(1600) 내로 통합될 수 있거나, 컴퓨팅 디바이스(1600)에 접속될 수 있다. 일 실시예에서, 사용자는 프로세서(1610)에 의해 수신되고 처리되는 오디오 명령들을 제공하는 것에 의해 컴퓨팅 디바이스(1600)와 상호 작용한다.
일부 실시예들에서, 컴퓨팅 디바이스(1600)는 디스플레이 서브시스템(1630)을 포함한다. 디스플레이 서브시스템(1630)은 사용자가 컴퓨팅 디바이스(1600)와 상호 작용하기 위한 시각적 및/또는 촉각적 디스플레이를 제공하는 하드웨어(예를 들어, 디스플레이 디바이스들) 및 소프트웨어(예를 들어, 드라이버들) 컴포넌트들을 나타낸다. 디스플레이 서브시스템(1630)은, 사용자에게 디스플레이를 제공하는 데 사용되는 특정 스크린 또는 하드웨어 디바이스를 포함하는 디스플레이 인터페이스(1632)를 포함한다. 일 실시예에서, 디스플레이 인터페이스(1632)는 디스플레이에 관련된 적어도 일부의 처리를 수행하기 위해 프로세서(1610)와 별개인 로직을 포함한다. 일 실시예에서, 디스플레이 서브시스템(1630)은 사용자에게 출력 및 입력 양자 모두를 제공하는 터치 스크린(또는 터치 패드) 디바이스를 포함한다.
일부 실시예들에서, 컴퓨팅 디바이스(1600)는 I/O 제어기(1640)를 포함한다. I/O 제어기(1640)는 사용자와의 상호 작용에 관련된 하드웨어 디바이스들 및 소프트웨어 컴포넌트들을 나타낸다. I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)의 일부인 하드웨어를 관리하도록 동작 가능하다. 또한, I/O 제어기(1640)는, 그것을 통해 사용자가 시스템과 상호 작용할 수 있는 컴퓨팅 디바이스(1600)에 접속하는 추가적인 디바이스들에 대한 접속 포인트를 도시한다. 예를 들어, 컴퓨팅 디바이스(1600)에 부착될 수 있는 디바이스로는, 마이크로폰 디바이스, 스피커 또는 스테레오 시스템, 비디오 시스템 또는 다른 디스플레이 디바이스, 키보드 또는 키패드 디바이스, 또는 카드 리더 또는 다른 디바이스 등의 특정 응용에서 사용하기 위한 다른 I/O 디바이스가 포함될 수 있다.
위에 언급된 바와 같이, I/O 제어기(1640)는 오디오 서브시스템(1620) 및/또는 디스플레이 서브시스템(1630)과 상호 작용할 수 있다. 예를 들어, 마이크로폰 또는 다른 오디오 디바이스를 통한 입력은 컴퓨팅 디바이스(1600)의 하나 이상의 애플리케이션 또는 기능에 입력 또는 명령들을 제공할 수 있다. 또한, 디스플레이 출력 대신에, 또는 그에 부가적으로 오디오 출력이 제공될 수 있다. 또 다른 예에서, 디스플레이 서브시스템(1630)이 터치 스크린을 포함하면, 디스플레이 디바이스는 I/O 제어기(1640)에 의해 적어도 부분적으로 관리될 수 있는 입력 디바이스로서의 역할도 한다. I/O 제어기(1640)에 의해 관리되는 I/O 기능들을 제공하기 위한 추가적인 버튼들 또는 스위치들이 컴퓨팅 디바이스(1600) 상에 또한 존재할 수 있다.
일부 실시예들에서, I/O 제어기(1640)는, 가속도계들, 카메라들, 광 센서들 또는 다른 환경 센서들, 또는 컴퓨팅 디바이스(1600)에 포함될 수 있는 다른 하드웨어와 같은 디바이스들을 관리한다. 입력은 (노이즈에 대한 필터링, 밝기 검출을 위한 디스플레이들의 조정, 카메라에 대한 플래시의 적용, 또는 다른 피처들과 같이) 그 동작들에 영향을 주기 위해 환경적 입력을 시스템에 제공하는 것뿐만 아니라, 직접적인 사용자 상호 작용의 일부일 수 있다.
일부 실시예들에서, 컴퓨팅 디바이스(1600)는, 배터리 전력 사용, 배터리의 충전, 및 전력 절감 동작에 관련된 특징들을 관리하는 전력 관리(1650)를 포함한다. 메모리 서브시스템(1660)은 컴퓨팅 디바이스(1600)에 정보를 저장하는 메모리 디바이스들을 포함한다. 메모리는 비휘발성(메모리 디바이스에 대한 전력이 차단되는 경우 상태가 변화하지 않음) 및/또는 휘발성(메모리 디바이스에 대한 전력이 차단되는 경우 상태가 불확정적임) 메모리 디바이스들을 포함할 수 있다. 메모리 서브시스템(1660)은 애플리케이션 데이터, 사용자 데이터, 음악, 사진, 문서, 또는 다른 데이터뿐만 아니라 컴퓨팅 디바이스(1600)의 애플리케이션들 및 기능들의 실행과 관련된 시스템 데이터(장기적이거나 임시적임)를 저장할 수 있다.
실시예의 요소들은 또한 컴퓨터 실행가능 명령어들(예를 들어, 본 명세서에서 논의된 임의의 다른 프로세스들을 구현하기 위한 명령들)을 저장하기 위한 머신 판독가능 매체(예를 들어, 메모리(1660))로서 제공된다. 이 머신 판독가능 매체(예를 들어, 메모리(1660))는, 플래시 메모리, 광 디스크들, CD-ROM들, DVD ROM들, RAM들, EPROM들, EEPROM들, 자기 또는 광학 카드들, 상변화 메모리(PCM), 또는 전자적 또는 컴퓨터 실행가능 명령어들을 저장하기에 적합한 다른 타입의 머신 판독가능 매체를 포함할 수 있지만, 이에 한정되는 것은 아니다. 예를 들어, 본 개시의 실시예들은 통신 링크(예를 들어, 모뎀 또는 네트워크 접속)를 경유하는 데이터 신호들에 의해 원격 컴퓨터(예를 들어, 서버)로부터 요청 컴퓨터(예를 들어, 클라이언트)에 전송될 수 있는 컴퓨터 프로그램(예를 들어, BIOS)으로서 다운로드될 수 있다.
일부 실시예들에서, 컴퓨팅 디바이스(1600)는 접속성(connectivity)(1670)을 포함한다. 접속성(1670)은, 컴퓨팅 디바이스(1600)가 외부 디바이스들과 통신하는 것을 가능하게 하는 하드웨어 디바이스들(예를 들어, 무선 및/또는 유선 커넥터들 및 통신 하드웨어) 및 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는, 헤드셋들, 프린터들, 또는 다른 디바이스들과 같은 주변 장치들뿐만 아니라, 다른 컴퓨팅 디바이스들, 무선 액세스 포인트들 또는 기지국들과 같은 별개의 디바이스들일 수 있다.
접속성(1670)은 다수의 상이한 타입의 접속성을 포함할 수 있다. 일반화하기 위해서, 컴퓨팅 디바이스(1600)는 셀룰러 접속성(1672) 및 무선 접속성(1674)을 갖는 것으로 도시된다. 셀룰러 접속성(1672)은, GSM(global system for mobile communications) 또는 변형물들이나 파생물들, CDMA(code division multiple access) 또는 변형물들이나 파생물들, TDM(time division multiplexing) 또는 변형물들이나 파생물들, 또는 다른 셀룰러 서비스 표준들과 같은, 무선 캐리어들에 의해 제공되는 셀룰러 네트워크 접속성을 일반적으로 지칭한다. 무선 접속성(또는 무선 인터페이스)(1674)은 셀룰러가 아닌 무선 접속성을 지칭하며, (블루투스(Bluetooth), 니어 필드(Near Field) 등과 같은) 개인 영역 네트워크들, (와이-파이(Wi-Fi)와 같은) 근거리 네트워크들, 및/또는(와이맥스(WiMax)와 같은) 광역 네트워크들, 또는 다른 무선 통신을 포함할 수 있다.
일부 실시예들에서, 컴퓨팅 디바이스(1600)는 주변 장치 접속들(1680)을 포함한다. 주변 장치 접속들(1680)은 주변 장치 접속들을 이루는 하드웨어 인터페이스들 및 커넥터들뿐만 아니라, 소프트웨어 컴포넌트들(예를 들어, 드라이버들, 프로토콜 스택들)을 포함한다. 컴퓨팅 디바이스(1600)는 다른 컴퓨팅 디바이스로의 주변 장치들("~로"(1682))일 수 있는 것은 물론, 자신에 접속된 주변 장치들("~로부터의"(1684))을 가질 수 있다는 점을 이해할 것이다. 컴퓨팅 디바이스(1600)는 흔히, 컴퓨팅 디바이스(1600) 상에서 콘텐츠를 관리(예를 들어, 다운로딩 및/또는 업로딩, 변경, 동기화)하는 것 등의 목적을 위해 다른 컴퓨팅 디바이스에 접속하기 위한 "도킹" 커넥터를 가진다. 또한, 도킹 커넥터는, 예를 들어, 시청각 또는 다른 시스템들에 출력되는 콘텐츠를 컴퓨팅 디바이스(1600)가 제어하게 하기 위해 특정 주변 장치들에 컴퓨팅 디바이스(1600)가 접속하게 할 수 있다.
전용 도킹 커넥터(proprietary docking connector) 또는 다른 전용 접속 하드웨어에 추가적으로, 컴퓨팅 디바이스(1600)는 공통의 또는 표준-기반의 커넥터들을 통해 주변 장치 접속들(1680)을 이룰 수 있다. 공통 타입들은 USB(Universal Serial Bus) 커넥터(다수의 상이한 하드웨어 인터페이스 중 임의의 것을 포함할 수 있음), MDP(MiniDisplayPort)를 포함하는 디스플레이포트(DisplayPort), HDMI(High Definition Multimedia Interface), Firewire 또는 다른 타입들을 포함할 수 있다.
본 명세서에서 "실시예", "일 실시예", "일부 실시예들", 또는 "다른 실시예들"이라는 언급은, 실시예들과 관련하여 설명된 특정한 특징, 구조, 또는 특성이, 반드시 모든 실시예가 아니라, 적어도 일부 실시예들에 포함된다는 것을 의미한다. "실시예", "일 실시예", 또는 "일부 실시예들"의 다양한 등장들은 모두가 반드시 동일 실시예를 언급하는 것은 아니다. 명세서에서 컴포넌트, 특징, 구조, 또는 특성이 "포함될 수도(may, might)", 또는 "포함될 수(could)" 있다고 진술한다면, 그 특정한 컴포넌트, 특징, 구조, 또는 특성은 포함될 것이 요구되는 것은 아니다. 명세서 또는 청구항에서 "한(a, an)" 요소를 언급한다면, 이것은 그 요소가 단 하나만 있다는 것을 의미하는 것은 아니다. 명세서 또는 청구항에서, "추가적인" 요소를 언급하고 있다면, 그것은 하나보다 많은 추가적인 요소가 있다는 것을 배제하지 않는다.
또한, 특정한 특징들, 구조들, 기능들, 또는 특성들은 하나 이상의 실시예들에서 임의의 적합한 방식으로 조합될 수 있다. 예를 들어, 제1 실시예 및 제2 실시예와 관련된 특정한 특징들, 구조들, 기능들, 또는 특성들이 상호 배타적이지 않다면 어디서든 제1 실시예는 제2 실시예와 조합될 수 있다.
본 개시가 그 구체적인 실시예들과 함께 설명되었지만, 관련분야의 통상의 지식을 가진 자들에게는 전술한 설명을 고려하여 이러한 실시예들의 다수의 대안들, 수정들 및 변형들이 명백할 것이다. 본 개시의 실시예들은 이러한 대안들, 수정들 및 변형들 모두를 첨부된 청구항들의 폭넓은 범위 내에 들어가는 것으로 포괄하도록 의도된다.
또한, 집적 회로(IC) 칩들 및 다른 컴포넌트들로의 잘 알려진 전력/접지 접속들은, 설명 및 논의를 간단히 하고, 개시를 불명료하게 하지 않기 위해, 제시된 도면들 내에 보여질 수도 있고 그렇지 않을 수도 있다. 또한, 배열들은 블록도 형태로 도시될 수 있는데, 이는 개시를 불명료하게 하는 것을 회피하기 위한 것이며, 또한 이러한 블록도 배열들의 구현에 대한 상세 사항들이 본 개시가 구현될 플랫폼에 매우 의존한다는 사실을 고려한 것이다(즉, 이러한 상세 사항들은 관련 기술분야의 통상의 기술자의 이해의 범위 내에 있을 것이다). 구체적인 상세 사항들(예를 들어, 회로들)이 본 개시의 예시적인 실시예들을 설명하기 위해 제시되는 경우, 관련 기술분야의 통상의 기술자에게는 본 개시가 이러한 구체적인 상세 사항들 없이도, 또는 이러한 구체적인 상세 사항들을 변경하여 실시될 수 있다는 점이 명백할 것이다. 따라서, 설명은 제한적인 것 대신에 예시적인 것으로 간주되어야 한다.
다음의 예들은 추가의 실시예들에 관한 것이다. 이러한 예들에서의 상세 사항들은 하나 이상의 실시예에서 어디에서든 사용될 수 있다. 본 명세서에서 설명된 장치의 모든 옵션인 특징들은 방법 또는 프로세스에 관하여 구현될 수도 있다.
예를 들어, 장치가 제공되는데, 이 장치는: 제1 전하 전류를 수신하고 대응하는 스핀 전류를 생성하는 입력 강자성체; 및 상기 대응하는 스핀 전류를 제2 전하 전류로 변환하도록 구성된 금속 층들의 스택을 포함하고, 상기 금속 층들의 스택은 상기 입력 강자성체에 결합된다. 일부 실시예들에서, 상기 금속 층들의 스택은 표면 합금을 갖는 스핀 금속 초격자를 형성한다. 일부 실시예들에서, 상기 표면 합금은 표면 주름을 갖는다. 일부 실시예들에서, 상기 표면 합금의 금속들 중 하나는 중금속이다.
일부 실시예들에서, 상기 스핀 금속 초격자는 상기 표면 합금 및 비합금 금속의 격자이다. 일부 실시예들에서, 상기 스택의 비합금 금속은 상기 입력 강자성체에 결합된다. 일부 실시예들에서, 상기 비합금 금속은 Ag, Cu, 또는 Au 중 적어도 하나이다. 일부 실시예들에서, 상기 표면 합금은 Bi와 Ag; 및 Bi와 Cu; 또는 Pb와 Ag 중 적어도 하나이다. 일부 실시예들에서, 상기 대응하는 스핀 전류가 상기 표면 합금 및 상기 비합금 금속을 통해 흐름에 따라 상기 대응하는 스핀 전류는 상기 제2 전하 전류로 변환된다.
일부 실시예들에서, 상기 표면 합금은 높은 라쉬바 스핀 궤도 결합을 갖는 고밀도 2차원(2D) 전자 가스를 갖는다. 일부 실시예들에서, 상기 제2 전하 전류가 상기 2D 전자 가스를 통해 흐를 때 상기 2D 전자 가스는 2D 스핀 가스가 된다. 일부 실시예들에서, 상기 스핀 금속 초격자는 상기 입력 강자성체에 매칭된다. 일부 실시예들에서, 상기 스핀 금속 초격자의 상기 비합금 금속은 상기 입력 강자성체에 매칭되고, 상기 비합금 금속 다음에 상기 표면 합금의 계면이 온다. 일부 실시예들에서, 상기 입력 강자성체는 호이슬러 합금이다. 일부 실시예들에서, 상기 제2 전하 전류의 부호 또는 방향은 상기 입력 강자성체의 자화의 방향에 따른다.
또 다른 예에서, 시스템이 제공되는데, 이 시스템은: 메모리; 상기 메모리에 결합된 프로세서 - 상기 프로세서는 전술한 장치에 따른 장치를 가짐 -; 및 상기 프로세서가 또 다른 디바이스와 통신할 수 있게 하는 무선 인터페이스를 포함한다.
또 다른 예에서, 자기 메모리 디바이스가 제공되는데, 이 자기 메모리 디바이스는: 고정 자성 층; 중간 층을 통해 상기 고정 자성 층에 결합된 자유 자성 층; 및 표면 합금 및 비합금 금속을 갖는 스핀 금속 초격자로 형성된 금속 층들의 스택을 포함하며, 상기 비합금 금속은 상기 자유 자성 층에 결합된다. 일부 실시예들에서, 상기 고정 자성 층은 입력 전하 전류를 수신하고, 상기 자유 자성 층은 대응하는 스핀 전류를 생성하고, 상기 금속 층들의 스택은 상기 대응하는 스핀 전류를 출력 전하 전류로 변환하도록 구성된다.
일부 실시예들에서, 상기 자기 메모리 디바이스는 상기 스택에 결합되어 상기 출력 전하 전류를 또 다른 디바이스에 제공하는 금속 인터커넥트를 포함한다. 일부 실시예들에서, 상기 스택은 순 라쉬바 효과에 의한 기입 동작을 위해 동작 가능하다. 일부 실시예들에서, 상기 스택은 역 라쉬바-에델스타인 효과에 의한 판독 동작을 위해 동작 가능하다. 일부 실시예들에서, 상기 중간 층은 금속 층 또는 절연체 층 중 어느 하나이다.
또 다른 예에서, 시스템이 제공되는데, 이 시스템은: 프로세서; 상기 프로세서에 결합된 메모리 - 상기 메모리는 전술한 자기 메모리 디바이스에 따른 자기 메모리 디바이스를 가짐 -; 및 상기 프로세서가 또 다른 디바이스와 통신할 수 있게 하는 무선 인터페이스를 포함한다.
또 다른 예에서, 방법이 제공되는데, 이 방법은: 입력 강자성체에 의해, 제1 전하 전류를 수신하고 대응하는 스핀 전류를 생성하는 단계; 및 금속 층들의 스택에 의해, 상기 대응하는 스핀 전류를 제2 전하 전류로 변환하는 단계를 포함하고, 상기 금속 층들의 스택은 상기 입력 강자성체에 결합된다. 일부 실시예들에서, 상기 방법은 표면 합금을 갖는 스핀 금속 초격자를 형성함으로써 상기 금속 층들의 스택을 형성하는 단계를 추가로 포함한다. 일부 실시예들에서, 상기 표면 합금은 표면 주름을 갖는다. 일부 실시예들에서, 상기 표면 합금의 금속들 중 하나는 중금속이다.
일부 실시예들에서, 상기 스핀 금속 초격자는 상기 표면 합금 및 비합금 금속의 격자이다. 일부 실시예들에서, 상기 방법은 상기 스택의 비합금 금속을 상기 입력 강자성체에 결합하는 단계를 포함한다. 일부 실시예들에서, 상기 비합금 금속은 Ag, Cu, 또는 Au 중 적어도 하나이다. 일부 실시예들에서, 상기 표면 합금은 Bi와 Ag; 및 Bi와 Cu; 또는 Pb와 Ag 중 적어도 하나이다. 일부 실시예들에서, 상기 대응하는 스핀 전류가 상기 표면 합금 및 상기 비합금 금속을 통해 흐름에 따라 상기 대응하는 스핀 전류를 상기 제2 전하 전류로 변환하는 단계가 수행된다.
일부 실시예들에서, 상기 표면 합금은 높은 라쉬바 스핀 궤도 결합을 갖는 고밀도 2차원(2D) 전자 가스를 갖는다. 일부 실시예들에서, 상기 방법은: 상기 제2 전하 전류가 상기 2D 전자 가스를 통해 흐를 때 상기 2D 전자 가스를 2D 스핀 가스로 변환하는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 상기 스핀 금속 초격자를 상기 입력 강자성체에 매칭시키는 단계를 포함한다. 일부 실시예들에서, 상기 방법은 상기 스핀 금속 초격자의 비합금 금속을 상기 입력 강자성체에 매칭시키는 단계를 포함하고, 상기 비합금 금속 다음에 상기 표면 합금의 계면이 온다. 일부 실시예들에서, 상기 입력 강자성체는 호이슬러 합금이다. 일부 실시예들에서, 상기 제2 전하 전류의 부호 또는 방향은 상기 입력 강자성체의 자화의 방향에 따른다.
또 다른 예에서, 장치가 제공되는데, 이 장치는: 제1 전하 전류를 수신하는 수단; 상기 제1 전하 전류에 대응하는 스핀 전류를 생성하는 수단; 및 금속 층들의 스택에 의해, 상기 대응하는 스핀 전류를 제2 전하 전류로 변환하는 수단을 포함하고, 상기 금속 층들의 스택은 상기 수신하는 수단에 결합된다. 일부 실시예들에서, 상기 장치는 표면 합금을 갖는 스핀 금속 초격자를 형성함으로써 상기 금속 층들의 스택을 형성하는 수단을 포함한다.
일부 실시예들에서, 상기 표면 합금은 표면 주름을 갖는다. 일부 실시예들에서, 상기 표면 합금의 금속들 중 하나는 중금속이다. 일부 실시예들에서, 상기 스핀 금속 초격자는 상기 표면 합금 및 비합금 금속의 격자이다. 일부 실시예들에서, 상기 비합금 금속은 Ag, Cu, 또는 Au 중 적어도 하나이다. 일부 실시예들에서, 상기 표면 합금은 Bi와 Ag; 및 Bi와 Cu; 또는 Pb와 Ag 중 적어도 하나이다.
독자가 본 기술적 개시의 속성 및 요점을 확인할 수 있게 할 요약서가 제공된다. 이 요약서는 청구항들의 범위나 의미를 한정하는 데 사용되지 않을 것이라는 이해와 함께 제출된다. 다음의 청구항들은 이로써 상세한 설명에 통합되며, 각각의 청구항은 별개의 실시예로서 자립한다

Claims (23)

  1. 장치로서,
    제1 전하 전류를 수신하고 대응하는 스핀 전류를 생성하는 입력 강자성체; 및
    상기 대응하는 스핀 전류를 제2 전하 전류로 변환하도록 구성된 금속 층들의 스택
    을 포함하고, 상기 금속 층들의 스택은 상기 입력 강자성체에 결합되는, 장치.
  2. 제1항에 있어서, 상기 금속 층들의 스택은 표면 합금을 갖는 스핀 금속 초격자를 형성하는, 장치.
  3. 제2항에 있어서, 상기 표면 합금은 표면 주름을 갖는, 장치.
  4. 제2항에 있어서, 상기 표면 합금의 금속들 중 하나는 중금속인, 장치.
  5. 제2항에 있어서, 상기 스핀 금속 초격자는 상기 표면 합금 및 비합금 금속의 격자인, 장치.
  6. 제5항에 있어서, 상기 스택의 비합금 금속은 상기 입력 강자성체에 결합되는, 장치.
  7. 제6항에 있어서, 상기 비합금 금속은:
    Ag,
    Cu, 또는
    Au 중 적어도 하나인, 장치.
  8. 제5항에 있어서, 상기 표면 합금은:
    Bi와 Ag;
    Bi와 Cu; 또는
    Pb와 Ag 중 적어도 하나인, 장치.
  9. 제5항에 있어서, 상기 대응하는 스핀 전류가 상기 표면 합금 및 상기 비합금 금속을 통해 흐름에 따라 상기 대응하는 스핀 전류는 상기 제2 전하 전류로 변환되는, 장치.
  10. 제2항에 있어서, 상기 표면 합금은 높은 라쉬바 스핀 궤도 결합을 갖는 고밀도 2차원(2D) 전자 가스를 갖는, 장치.
  11. 제10항에 있어서, 상기 제2 전하 전류가 상기 2D 전자 가스를 통해 흐를 때 상기 2D 전자 가스는 2D 스핀 가스가 되는, 장치.
  12. 제2항에 있어서, 상기 스핀 금속 초격자는 상기 입력 강자성체에 매칭되는, 장치.
  13. 제5항에 있어서, 상기 스핀 금속 초격자의 상기 비합금 금속은 상기 입력 강자성체에 매칭되고, 상기 비합금 금속 다음에 상기 표면 합금의 계면이 오는, 장치.
  14. 제1항에 있어서, 상기 입력 강자성체는 호이슬러 합금인, 장치.
  15. 제1항에 있어서, 상기 제2 전하 전류의 부호 또는 방향은 상기 입력 강자성체의 자화의 방향에 따르는, 장치.
  16. 자기 메모리 디바이스로서,
    고정 자성 층;
    중간 층을 통해 상기 고정 자성 층에 결합된 자유 자성 층; 및
    표면 합금 및 비합금 금속을 갖는 스핀 금속 초격자로 형성된 금속 층들의 스택
    을 포함하며, 상기 비합금 금속은 상기 자유 자성 층에 결합되는, 자기 메모리 디바이스.
  17. 제16항에 있어서, 상기 고정 자성 층은 입력 전하 전류를 수신하고, 상기 자유 자성 층은 대응하는 스핀 전류를 생성하고, 상기 금속 층들의 스택은 상기 대응하는 스핀 전류를 출력 전하 전류로 변환하도록 구성되는, 자기 메모리 디바이스.
  18. 제17항에 있어서, 상기 스택에 결합되어 상기 출력 전하 전류를 또 다른 디바이스에 제공하는 금속 인터커넥트를 포함하는, 자기 메모리 디바이스.
  19. 제16항에 있어서, 상기 스택은 순 라쉬바 효과에 의한 기입 동작을 위해 동작 가능한, 자기 메모리 디바이스.
  20. 제16항에 있어서, 상기 스택은 역 라쉬바-에델스타인 효과에 의한 판독 동작을 위해 동작 가능한, 자기 메모리 디바이스.
  21. 제16항에 있어서, 상기 중간 층은 금속 층 또는 절연체 층 중 어느 하나인, 자기 메모리 디바이스.
  22. 시스템으로서,
    메모리;
    상기 메모리에 결합된 프로세서 - 상기 프로세서는 제1항 내지 제15항 중 어느 한 항에 따른 장치를 가짐 -; 및
    상기 프로세서가 또 다른 디바이스와 통신할 수 있게 하는 무선 인터페이스
    를 포함하는, 시스템.
  23. 시스템으로서,
    프로세서;
    상기 프로세서에 결합된 메모리 - 상기 메모리는 제16항 내지 제21항 중 어느 한 항에 따른 자기 메모리 디바이스를 가짐 -; 및
    상기 프로세서가 또 다른 디바이스와 통신할 수 있게 하는 무선 인터페이스
    를 포함하는, 시스템.
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