KR20180019578A - 공유된 비트 라인을 가지는 비트 셀 - Google Patents

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Abstract

상보 비트 셀은 제1 액세스 트랜지스터에 커플링된 자유 층 및 비트 라인에 커플링된 피닝된 층을 가지는 제1 MTJ(magnetic tunnel junction) 디바이스를 포함한다. 상보 비트 셀은 또한 동일한 비트 라인에 커플링된 자유 층 및 제2 액세스 트랜지스터에 커플링된 피닝된 층을 가지는 제2 MTJ 디바이스를 포함한다.

Description

공유된 비트 라인을 가지는 비트 셀
[0001] 본 출원은 2015년 6월 19일 출원되고 발명의 명칭이 "BIT CELL WITH SHARED BIT LINE"인 공통으로 소유된 미국 정식 특허 출원 번호 14/744,984호(위임 도킷 번호 150174)에 대해 우선권을 주장하고, 이 출원의 내용들은 그 전체가 인용에 의해 본원에 명시적으로 통합된다.
[0002] 본 개시내용은 일반적으로 비트 셀에 관한 것이다.
[0003] 기술의 진보로 인해, 더 작고 더 강력한 컴퓨팅 디바이스들이 만들어져 왔다. 예컨대, 무선 컴퓨팅 디바이스들, 이를테면 휴대용 무선 전화들, PDA(personal digital assistant)들, 태블릿 컴퓨터들 및 페이징 디바이스들을 비롯하여, 다양한 휴대용 퍼스널 컴퓨팅 디바이스들이 현재 존재하고 있으며, 이들은 작고 경량이어서 사용자들이 휴대하기가 용이하다. 많은 그런 컴퓨팅 디바이스들은 본원에 통합된 다른 디바이스들을 포함한다. 예컨대, 무선 전화는 또한 디지털 스틸(still) 카메라, 디지털 비디오 카메라, 디지털 레코더, 및 오디오 파일 플레이어를 포함할 수 있다. 또한, 그런 컴퓨팅 디바이스들은 소프트웨어 애플리케이션들, 이를테면 인터넷에 액세스하기 위하여 사용될 수 있는 웹 브라우저 애플리케이션 및 스틸 또는 비디오 카메라를 활용하고 멀티미디어 재생 기능성을 제공하는 멀티미디어 애플리케이션들을 비롯하여, 실행가능 명령들을 프로세싱할 수 있다.
[0004] 무선 디바이스는 데이터를 저장하기 위한 하나 또는 그 초과의 메모리 디바이스들을 포함할 수 있다. 메모리 디바이스는 2개의 트랜지스터들 및 2개의 MTJ(magnetic tunnel junction) 디바이스들(예컨대, "2T2MTJ" 비트 셀)을 가지는 상보(complementary) 비트 셀을 포함할 수 있다. 통상적으로, 상보 비트 셀은 2개의 비트 라인들 및 2개의 소스 라인들을 포함한다. 예컨대, 상보 비트 셀은 제1 소스 라인에 커플링된 제1 액세스 트랜지스터, 제1 비트 라인에 커플링된 제1 MTJ 디바이스, 제2 소스 라인(예컨대, 제1 소스 라인과 "반대" 전위를 가진 소스 라인)에 커플링된 제2 액세스 트랜지스터, 및 제2 비트라인(예컨대, 제1 비트 라인과 "반대" 전위를 가진 비트 라인)에 커플링된 제2 MTJ 디바이스를 포함할 수 있다. 결과로서, 상보 비트 셀은 2개의 비트 라인들(예컨대, 제1 비트 라인 및 제2 비트 라인(또는 비트 라인 "bar"))을 사용하는 것을 수용하기 위하여 비교적 대면적(예컨대, 라우팅 영역)을 요구할 수 있다.
[0005] 공유된 비트 라인을 가지는 상보 비트 셀을 형성하기 위한 기법들이 개시된다. 상보 비트 셀은 공통 비트 라인에 커플링된 2개의 MTJ(magnetic tunnel junction) 디바이스들을 포함할 수 있다. 예컨대, 제1 MTJ 디바이스의 피닝된(pinned) 층은 비트 라인에 커플링될 수 있고 제2 MTJ 디바이스의 자유(free) 층은 비트 라인에 커플링될 수 있다. 비트 라인에 대한 제1 MTJ 디바이스의 피닝된 층의 커플링은 "정상 연결"로서 지칭될 수 있고 비트 라인에 대한 제2 MTJ 디바이스의 자유 층의 커플링은 "역방향 연결"로서 지칭될 수 있다. 공통 비트 라인을 활용하는 것은 종래의 2T2MTJ 상보 비트 셀과 비교할 때 상보 비트 셀의 라우팅 영역을 감소시키고 금속 트레이스들의 양을 감소시킨다(예컨대, 비트 라인 바("bar")와 연관된 금속 트레이스를 감소시킴).
[0006] 특정 양상에서, 상보 비트 셀은 제1 액세스 트랜지스터에 커플링된 자유 층 및 비트 라인에 커플링된 피닝된 층을 가지는 제1 MTJ(magnetic tunnel junction) 디바이스를 포함한다. 상보 비트 셀은 또한 비트 라인에 커플링된 자유 층 및 제2 액세스 트랜지스터에 커플링된 피닝된 층을 가지는 제2 MTJ 디바이스를 포함한다.
[0007] 다른 특정 양상에서, 상보 비트 셀을 형성하기 위한 방법은 제1 액세스 트랜지스터에 제1 MTJ(magnetic tunnel junction) 디바이스의 자유 층을 커플링하는 단계 및 비트 라인에 제1 MTJ 디바이스의 피닝된 층을 커플링하는 단계를 포함한다. 방법은 또한 비트 라인에 제2 MTJ 디바이스의 자유 층을 커플링하는 단계 및 제2 액세스 트랜지스터에 제2 MTJ 디바이스의 피닝된 층을 커플링하는 단계를 포함한다.
[0008] 다른 특정 양상에서, 비-일시적 컴퓨터-판독가능 매체는 제조 장비가 상보 비트 셀을 형성하게 할 수 있도록 가능하게 하는 데이터를 포함한다. 제조 장비에 의해 사용될 때, 데이터는, 제조 장비가 제1 액세스 트랜지스터에 제1 MTJ(magnetic tunnel junction) 디바이스의 자유 층을 커플링하게 하고 비트 라인에 제1 MTJ 디바이스의 피닝된 층을 커플링하게 한다. 데이터는 또한 제조 장비가 비트 라인에 제2 MTJ 디바이스의 자유 층을 커플링하게 하고 제2 액세스 트랜지스터에 제2 MTJ 디바이스의 피닝된 층을 커플링하게 한다.
[0009] 다른 특정 양상에서, 상보 비트 셀은 제1 데이터 값을 저장하기 위한 제1 수단을 포함하고, 저장하기 위한 제1 수단은 제1 액세스 트랜지스터에 커플링된 제1 자유 층 및 비트 라인에 커플링된 제1 피닝된 층을 가진다. 상보 비트 셀은 또한 제2 데이터 값을 저장하기 위한 제2 수단을 포함하고, 저장하기 위한 제2 수단은 비트 라인에 커플링된 제2 자유 층 및 제2 액세스 트랜지스터에 커플링된 제2 피닝된 층을 가진다.
[0010] 개시된 양상들 중 적어도 하나의 양상에 의해 제공된 하나의 특정 장점은 종래의 2T2MTJ 상보 비트 셀과 비교할 때 상보 비트 셀의 감소된 라우팅 영역 및 금속 트레이스들의 감소된 양이다. 본 개시내용의 다른 양상들, 장점들 및 특징들은 다음 섹션들: 도면들의 간단한 설명, 상세한 설명 및 청구항들을 비롯하여, 전체 출원의 검토 후 자명하게 될 것이다.
[0011] 도 1은 공유된 비트 라인을 가지는 상보 비트 셀의 특정 예시적인 양상의 다이어그램이다.
[0012] 도 2는 도 1의 상보 비트 셀의 토폴로지(topology)의 특정 예시적인 양상의 다이어그램이다.
[0013] 도 3은 도 1의 상보 비트 셀에 대한 제1 기록 동작을 예시하는 다이어그램이다.
[0014] 도 4는 도 1의 상보 비트 셀에 대한 제1 기록 동작을 예시하는 다이어그램이다.
[0015] 도 5는 도 1의 상보 비트 셀에 대한 판독 동작을 예시하는 다이어그램이다.
[0016] 도 6은 공유된 비트 라인들을 가진 상보 비트 셀들의 어레이의 특정 예시적인 양상의 다이어그램이다.
[0017] 도 7은 상보 비트 셀을 형성하기 위한 방법의 특정 예시적인 양상의 흐름도이다.
[0018] 도 8은 도 1의 상보 비트 셀을 포함하는 디바이스의 블록 다이어그램이다.
[0019] 도 9는 도 1의 상보 비트 셀을 제작하기 위한 제작 프로세스의 특정 예시적인 양상의 데이터 흐름도이다.
[0020] 도 1을 참조하면, 공유된 비트 라인을 가지는 상보 비트 셀(100)의 특정 예시적인 양상이 도시된다. 상보 비트 셀(100)은 제1 액세스 트랜지스터(102), 제1 MTJ(magnetic tunnel junction) 디바이스(104), 제2 액세스 트랜지스터(106) 및 제2 MTJ 디바이스(108)를 포함한다. 예시된 상보 비트 셀(100)은 2개의 트랜지스터-2개의 MTJ 비트 셀(예컨대, "2T2MTJ" 비트 셀)이다. 특정 양상에서, 상보 비트 셀(100)은 STT-MRAM(spin-transfer torque magnetic random access memory) 디바이스 또는 STT-MRAM 어레이에 포함될 수 있다. STT-MRAM 디바이스는 모바일 폰, 통신 디바이스, PDA(personal digital assistant), 태블릿, 내비게이션 디바이스, 뮤직 플레이어, 비디오 플레이어 또는 엔터테인먼트 유닛에 통합될 수 있다.
[0021] 제1 MTJ 디바이스(104)는 자유 층(이중 화살표에 의해 예시됨) 및 피닝된 층(단일 화살표에 의해 예시됨)을 포함할 수 있다. 제1 MTJ 디바이스(104)는 평행 상태(로지컬 "0" 데이터 값을 나타냄) 또는 역평행 상태(로지컬 "1" 데이터 값을 나타냄)로 프로그래밍될 수 있다. 평행 상태에서, 제1 MTJ 디바이스(104)의 피닝된 층의 분극 및 제1 MTJ 디바이스(104)의 자유 층의 분극은 유사한 배향을 가진다. 역평행 상태에서, 제1 MTJ 디바이스(104)의 피닝된 층의 분극 및 제1 MTJ 디바이스(104)의 자유 층의 분극은 반대 배향을 가진다. 제1 MTJ 디바이스(104)는 평행 상태에서 비교적 낮은 저항(예컨대, 대략 2000 오움 내지 4000 오움)을 가질 수 있고, 제1 MTJ 디바이스(104)는 역평행 상태에서 비교적 높은 저항(예컨대, 대략 4000 오움 내지 8000 오움)을 가질 수 있다.
[0022] 제2 MTJ 디바이스(108)는 또한 자유 층(이중 화살표에 의해 예시됨) 및 피닝된 층(단일 화살표에 의해 예시됨)을 포함할 수 있다. 제2 MTJ 디바이스(108)는 평행 상태(로지컬 "0" 데이터 값을 나타냄) 또는 역평행 상태(로지컬 "1" 데이터 값을 나타냄)로 프로그래밍될 수 있다. 평행 상태에서, 제2 MTJ 디바이스(108)의 피닝된 층의 분극 및 제2 MTJ 디바이스(108)의 자유 층의 분극은 유사한 배향을 가진다. 역평행 상태에서, 제2 MTJ 디바이스(108)의 피닝된 층의 분극 및 제2 MTJ 디바이스(108)의 자유 층의 분극은 반대 배향을 가진다. 제2 MTJ 디바이스(108)는 평행 상태에서 비교적 낮은 저항(예컨대, 대략 2000 오움 내지 4000 오움)을 가질 수 있고, 제2 MTJ 디바이스(108)는 역평행 상태에서 비교적 높은 저항(예컨대, 대략 4000 오움 내지 8000 오움)을 가질 수 있다.
[0023] MTJ 디바이스들(104, 108)이 상보 비트 셀(예컨대, 상보 비트 셀(100))에 포함되기 때문에, 제1 MTJ 디바이스(104)의 상태는 제2 MTJ 디바이스(108)의 상태와 반대이다. 예컨대, 제1 MTJ 디바이스(104)가 평행 상태로 프로그래밍되면, 제2 MTJ 디바이스(108)는 역평행 상태로 프로그래밍된다. 다른 예로서, 제1 MTJ 디바이스(104)가 역평행 상태로 프로그래밍되면, 제2 MTJ 디바이스(108)는 평행 상태로 프로그래밍된다.
[0024] 비록 도 1에 묘사된 MTJ 디바이스들(104, 108)이 수직 자기 배향을 가지더라도, 본원에 설명된 개념들은 또한 "평면 내" 배향을 가지는 MTJ 디바이스들에 적용가능할 수 있다. 부가적으로, 본원에 설명된 개념들은 상이한 MTJ 디바이스 층 시퀀스들을 가지는 MTJ 디바이스들에 적용가능할 수 있다. 비-제한적 예로서, 그 개념들은, 자유 층이 피닝된 층 위에 있는 시나리오들, 또는 그 반대의 시나리오들에 적용가능할 수 있다.
[0025] 제1 액세스 트랜지스터(102)의 제1 단자(예컨대, 소스)는 제1 소스 라인(SL1)에 커플링될 수 있고, 제1 액세스 트랜지스터(102)의 제2 단자(예컨대, 드레인)는 제1 MTJ 디바이스(104)의 자유 층에 커플링될 수 있다. 특정 양상에서, 제1 액세스 트랜지스터(102)는 NMOS(n-type metal oxide semiconductor) 트랜지스터이다. 제1 액세스 트랜지스터(102)의 게이트 단자는 워드 라인(WL)에 커플링될 수 있고, 제1 MTJ 디바이스(104)의 피닝된 층은 비트 라인(BL)에 커플링될 수 있다. 제1 액세스 트랜지스터(102)를 제1 MTJ 디바이스(104)의 자유 층에 커플링하는 것은 "정상 연결"로서 지칭될 수 있다.
[0026] 비록 제1 액세스 트랜지스터(102)의 제2 단자가 제1 MTJ 디바이스(104)의 자유 층에 직접 커플링되는 것으로 예시되지만, 다른 양상들에서, 제1 MTJ 디바이스(104)는 자유 층 위에 부가적인 층들(예컨대, 하나 또는 그 초과의 캡핑(capping) 층들 및/또는 "최상부" 전극)을 포함할 수 있고, 제1 액세스 트랜지스터(102)의 제2 단자는 부가적인 층들 중 하나의 층에 커플링될 수 있다. 유사하게, 비트 라인(BL)이 제1 MTJ 디바이스(104)의 피닝된 층에 직접 커플링되는 것으로 예시되지만, 다른 양상들에서, 제1 MTJ 디바이스(104)는 피닝된 층 아래에 부가적인 층들(예컨대, 하나 또는 그 초과의 피닝 층들 및/또는 "최하부" 전극)을 포함할 수 있고, 비트 라인(BL)은 부가적인 층들 중 하나의 층에 커플링될 수 있다. 따라서, 본원에 설명된 "정상 연결"은, 액세스 트랜지스터가 자유 층(또는 자유 층 "위의" 임의의 층)에 커플링되는 시나리오를 지칭할 수 있다.
[0027] 제2 액세스 트랜지스터(106)의 제1 단자(예컨대, 소스)는 제2 소스 라인(SL2)에 커플링될 수 있고, 제2 액세스 트랜지스터(106)의 제2 단자(예컨대, 드레인)는 제2 MTJ 디바이스(108)의 피닝된 층에 커플링될 수 있다. 특정 양상에서, 제2 액세스 트랜지스터(106)는 NMOS 트랜지스터이다. 제2 액세스 트랜지스터(106)의 게이트 단자는 워드 라인(WL)에 커플링될 수 있고, 제2 MTJ 디바이스(108)의 자유 층은 비트 라인(BL)에 커플링될 수 있다. 제2 액세스 트랜지스터(106)를 제2 MTJ 디바이스(108)의 피닝된 층에 커플링하는 것은 "역방향 연결"로서 지칭될 수 있다.
[0028] 비록 제2 액세스 트랜지스터(106)의 제2 단자가 제2 MTJ 디바이스(108)의 피닝된 층에 직접 커플링되는 것으로 예시되지만, 다른 양상들에서, 제2 MTJ 디바이스(108)는 피닝된 층 아래에 부가적인 층들(예컨대, 하나 또는 그 초과의 피닝 층들 및/또는 "최하부" 전극)을 포함할 수 있고, 제2 액세스 트랜지스터(106)의 제2 단자는 부가적인 층들 중 하나의 층에 커플링될 수 있다. 유사하게, 비트 라인(BL)이 제2 MTJ 디바이스(108)의 자유 층에 직접 커플링되는 것으로 예시되지만, 다른 양상들에서, 제2 MTJ 디바이스(108)는 자유 층 위에 부가적인 층들(예컨대, 하나 또는 그 초과의 캡핑 층들 및/또는 "최상부" 전극)을 포함할 수 있고, 비트 라인(BL)은 부가적인 층들 중 하나의 층에 커플링될 수 있다. 따라서, 본원에 설명된 "역방향 연결"은, 액세스 트랜지스터가 피닝된 층(또는 피닝된 층 "아래의" 임의의 층)에 커플링되는 시나리오를 지칭할 수 있다.
[0029] 도 1의 상보 비트 셀(100)은 종래의 2T2MTJ 상보 비트 셀과 비교할 때 라우팅 영역을 감소시키고 금속 트레이스들의 양을 감소시키기 위하여(예컨대, 비트 라인 "바"와 연관된 금속 트레이스를 감소시키기 위하여) 공유된 비트 라인(BL)을 활용한다. 금속 트레이스들의 수를 감소시키는 것은 상보 비트 셀(100)이 더 컴팩트되게 한다(예컨대, 종래의 2T2MTJ 상보 비트 셀과 비교할 때 상보 비트 셀(100)이 "고밀도 셀"이 되게 할 수 있고 그리고/또는 상보 비트 셀(100)의 사이즈를 감소시킬 수 있음).
[0030] 금속 트레이스들의 수를 감소시키는 것은 또한 비트 라인 및 비트 라인 "바"를 가지는 종래의 2T2MTJ 상보 비트 셀과 비교할 때 상보 비트 셀(예컨대, 상보 비트 셀(100))에 존재하는 기생 저항의 양을 감소시킬 수 있다. 예컨대, 부가적인 금속 트레이스들(예컨대, 비트 라인 "바")은 성능을 저하시킬 수 있는(예컨대, MTJ 디바이스들에 대한 TMR(tunneling magneto-resistive) 효과를 감소시키고 스위칭 전압들을 증가시킴) 기생 저항을 부가할 수 있다. 따라서, MTJ 디바이스들(104, 108) 간에 비트 라인(BL)을 공유하는 것은 (종래의 2T2MTJ 상보 비트 셀과 비교할 때) MTJ 디바이스들(104, 108)에 대한 TMR을 증가시키고 스위칭 전압들을 감소시킬 수 있다. 아래에 설명된 바와 같이, 공유된 비트 라인(BL)은 또한 비교적 높은 속도들로 차동 감지를 가능하게 할 수 있고, 동시에(예컨대, 함께) 각각의 MTJ 디바이스(104, 106)가 프로그래밍되게 그리고 감지되게(예컨대, 판독되게) 할 수 있다.
[0031] 도 2는 도 1의 상보 비트 셀(100)의 토폴로지(200)의 특정 예시적인 양상이다. 토폴로지에 따라, 제1 워드 라인(WL)은 제1 금속 층(M1)에 위치되고 소스 라인들(SL1, SL2)은 제2 금속 층(M2)에 위치될 수 있다. 비트 라인(BL)은 제4 금속 층(M4)에 위치될 수 있다.
[0032] 도 2에서, 제1 MTJ 디바이스(104) 및 제2 MTJ 디바이스(108)는 상이한 층들에 위치될 수 있다. 예컨대, 제1 MTJ 디바이스(104)는 제3 금속 층(M3)(도시되지 않음)과 제4 금속 층(M4) 사이에 위치될 수 있고, 제2 MTJ 디바이스는 제4 금속 층(M4)과 제5 금속 층(M5)(도시되지 않음) 사이에 위치될 수 있다. 따라서, 제4 금속 층(M4)의 비트 라인(BL)은 제1 MTJ 디바이스(104) 및 제2 MTJ 디바이스(108)에 커플링될 수 있다.
[0033] 도 2의 토폴로지(200)는 비트 셀(100)의 상이한 층들에 제1 MTJ 디바이스(104)와 제2 MTJ 디바이스(108)를 배치함으로써 단일 층에서 MTJ 밀도를 감소시킬 수 있다. 예컨대, MTJ 에칭이 더 작은 토폴로지들(예컨대, 30 나노미터(nm) 이하 기술들)에 대해 어려움이 증가하게 되기 때문에, 토폴로지(200)는 하나의 층에서 MTJ 밀도를 감소시키고 MTJ 디바이스들(104, 108)과 연관된 피치(pitch)를 증가시킬 수 있다. (별개의 층들에 MTJ 디바이스들(104, 108)을 배치함으로써) MTJ 밀도를 감소시키고 피치를 증가시키는 것은 MTJ 디바이스들(104, 108)과 연관된 에칭 제약들을 완화시킬 수 있다. 별개의 층들에 MTJ 디바이스들(104, 108)을 배치하는 것은 또한 상보 비트 셀(100)이 더 컴팩트하게 할 수 있다.
[0034] 비록 토폴로지(200)가 별개의 층들의 MTJ 디바이스들(104, 108)을 묘사하지만, MTJ 디바이스들(104, 108)은 대안적으로 동일한 층에 위치될 수 있고 도 1에 대해 설명된 바와 같은 유사한 영역 절약 이익들을 달성할 수 있다. 예컨대, 각각의 MTJ 디바이스(104, 108)는 제3 금속 층(M3)과 제4 금속 층(M4) 사이에 위치될 수 있다.
[0035] 도 3을 참조하면, 도 1의 상보 비트 셀(100)에 대한 제1 기록 동작의 특정 예시적인 예가 도시된다. 도 3의 예에 따라, 제1 MTJ 디바이스(104)는 평행 상태(예컨대, 로지컬 "0" 데이터 값을 나타냄)로 프로그래밍되고 제2 MTJ 디바이스(108)는 역평행 상태(예컨대, 로지컬 "1" 데이터 값을 나타냄)로 프로그래밍된다.
[0036] 제1 MTJ 디바이스(104)를 평행 상태로 프로그래밍하기 위하여, 제1 소스 라인(SL1)은 로지컬 하이(high) 전압 레벨(Vhigh)(예컨대, 기록 전압)로 바이어싱되고 비트 라인(BL)은 로지컬 로우 전압 레벨(Vlow)(예컨대, 접지)로 바이어싱된다. 제1 기록 전류(점선에 의해 예시됨)는 소스 라인/비트 라인 바이어싱에 기반하여 하이 전위로부터 로우 전위로 전파될 수 있다. 예컨대, 제1 기록 전류는 제1 소스 라인(SL1)으로부터 제1 액세스 트랜지스터(102)를 통하여 제1 MTJ 디바이스(104)의 자유 층으로 전파될 수 있고, 그리고 제1 기록 전류는 제1 MTJ 디바이스(104)를 통하여 비트 라인(BL)으로 전파될 수 있다. 제1 기록 전류는 제1 MTJ 디바이스(104)의 자유 층의 분극을 제1 MTJ 디바이스(104)의 피닝된 층의 분극과 평행이도록 변경할 수 있다. 따라서, 제1 기록 전류는 제1 MTJ 디바이스(104)를 평행 상태로 프로그래밍할 수 있다.
[0037] 제2 MTJ 디바이스(108)를 역평행 상태로 프로그래밍하기 위하여, 제2 소스 라인(SL2)은 로지컬 하이 전압 레벨(Vhigh)(예컨대, 기록 전압)로 바이어싱되고 비트 라인(BL)은 로지컬 로우 전압 레벨(Vlow)(예컨대, 접지)로 바이어싱된다. 특정 양상에서, 소스 라인들(SL1, SL2)은 동일한 전압 레벨로 바이어싱될 수 있다. 다른 양상에서, 소스 라인들(SL1, SL2)은 상이한 전압 레벨들로 바이어싱될 수 있다. 제2 기록 전류(점선에 의해 예시됨)는 또한 소스 라인/비트 라인 바이어싱에 기반하여 하이 전위로부터 로우 전위로 전파될 수 있다. 예컨대, 제2 기록 전류는 제2 소스 라인(SL2)으로부터 제2 액세스 트랜지스터(106)를 통하여 제2 MTJ 디바이스(108)의 피닝된 층으로 전파될 수 있고, 그리고 제2 기록 전류는 제2 MTJ 디바이스(108)를 통하여 비트 라인(BL)으로 전파될 수 있다. 제2 기록 전류는 제2 MTJ 디바이스(108)의 자유 층의 분극을 제2 MTJ 디바이스(108)의 피닝된 층의 분극과 역평행이도록 변경할 수 있다. 따라서, 제2 기록 전류는 제2 MTJ 디바이스(108)를 역팽행 상태로 프로그래밍할 수 있다.
[0038] 도 3에 대해 설명된 제1 기록 동작은 상보 비트 셀(100)의 단일 비트 라인(BL) 아키텍처를 지원할 수 있다. 예컨대, 단일 비트 라인(BL)은 종래의 2T2MTJ 상보 비트 셀의 2개의 비트 라인들(예컨대, 비트 라인 및 비트 라인 "바")을 바이어싱하는 것과 대조적으로, 제1 MTJ 디바이스(104)를 평행 상태로 그리고 제2 MTJ 디바이스(108)를 역평행 상태로 프로그래밍하도록 바이어싱될 수 있다.
[0039] 도 4를 참조하면, 도 1의 상보 비트 셀(100)에 대한 제2 기록 동작의 특정 예시적인 예가 도시된다. 도 4의 예에 따라, 제1 MTJ 디바이스(104)는 역평행 상태(예컨대, 로지컬 "1" 데이터 값을 나타냄)로 프로그래밍되고 제2 MTJ 디바이스(108)는 평행 상태(예컨대, 로지컬 "0" 데이터 값을 나타냄)로 프로그래밍된다.
[0040] 제1 MTJ 디바이스(104)를 역평행 상태로 프로그래밍하기 위하여, 제1 소스 라인(SL1)은 로지컬 로우 전압 레벨(Vlow)(예컨대, 접지)로 바이어싱되고 비트 라인(BL)은 로지컬 하이 전압 레벨(Vhigh)(예컨대, 기록 전압)로 바이어싱된다. 제1 기록 전류(점선에 의해 예시됨)는 소스 라인/비트 라인 바이어싱에 기반하여 하이 전위로부터 로우 전위로 전파될 수 있다. 예컨대, 제1 기록 전류는 비트 라인(BL)으로부터 제1 MTJ 디바이스(104)의 피닝된 층으로 전파될 수 있고, 제1 기록 전류는 제1 MTJ 디바이스(104) 및 제1 액세스 트랜지스터(102)를 통하여 제1 소스 라인(SL1)으로 전파될 수 있다. 제1 기록 전류는 제1 MTJ 디바이스(104)의 자유 층의 분극을 제1 MTJ 디바이스(104)의 피닝된 층의 분극과 역평행이도록 변경할 수 있다. 따라서, 제1 기록 전류는 제1 MTJ 디바이스(104)를 역평행 상태로 프로그래밍할 수 있다.
[0041] 제2 MTJ 디바이스(108)를 평행 상태로 프로그래밍하기 위하여, 제2 소스 라인(SL2)은 로지컬 로우 전압 레벨(Vlow)(예컨대, 접지)로 바이어싱되고 비트 라인(BL)은 로지컬 하이 전압 레벨(Vhigh)로 바이어싱된다. 제2 기록 전류(점선에 의해 예시됨)는 또한 소스 라인/비트 라인 바이어싱에 기반하여 하이 전위로부터 로우 전위로 전파될 수 있다. 예컨대, 제2 기록 전류는 비트 라인(BL)으로부터 제2 MTJ 디바이스(108)의 자유 층으로 전파될 수 있고, 제2 기록 전류는 제2 MTJ 디바이스(108) 및 제2 액세스 트랜지스터(106)를 통하여 제2 소스 라인(SL2)으로 전파될 수 있다. 제2 기록 전류는 제2 MTJ 디바이스(108)의 자유 층의 분극을 제2 MTJ 디바이스(108)의 피닝된 층의 분극과 평행이도록 변경할 수 있다. 따라서, 제2 기록 전류는 제2 MTJ 디바이스(108)를 팽행 상태로 프로그래밍할 수 있다.
[0042] 도 4에 대해 설명된 제2 기록 동작은 상보 비트 셀(100)의 단일 비트 라인(BL) 아키텍처를 지원할 수 있다. 예컨대, 단일 비트 라인(BL)은 종래의 2T2MTJ 상보 비트 셀의 2개의 비트 라인들(예컨대, 비트 라인 및 비트 라인 "바")을 바이어싱하는 것과 대조적으로, 제1 MTJ 디바이스(104)를 역평행 상태로 그리고 제2 MTJ 디바이스(108)를 평행 상태로 프로그래밍하도록 바이어싱될 수 있다.
[0043] 도 5를 참조하면, 도 1의 상보 비트 셀(100)에 대한 판독 동작의 특정 예시적인 예가 도시된다. 도 5의 예에 따라, 제1 MTJ 디바이스(104)는 평행 상태(예컨대, 로지컬 "0" 데이터 값을 나타냄)로 프로그래밍되고 제2 MTJ 디바이스(108)는 역평행 상태(예컨대, 로지컬 "1" 데이터 값을 나타냄)로 프로그래밍된다.
[0044] 판독 동작을 수행하기 위하여, 제1 소스 라인(SL1)은 비교기 회로(도시되지 않음)의 하나의 단자에 커플링되고 제2 소스 라인(SL2)은 비교기 회로의 다른 단자에 커플링된다. 비교기 회로는 감지 증폭기(도시되지 않음)에 포함될 수 있다. 비트 라인(BL)은 판독 전압(Vread)에 의해 바이어싱될 수 있다. 특정 양상에서, 판독 전압(Vread)은 차동 감지(아래에 설명된 바와 같이)를 가능하게 하기에 충분히 크지만, MTJ 디바이스들(104, 108)의 자유 층들의 분극을 변경하기에 너무 크지 않은 큰 판독 전류(점선에 의해 예시됨)를 생성하기 위하여 기록 전압보다 더 작다(예컨대, 판독 전압(Vread)은 도 3-도 4에 대해 설명된 기록 전압만큼 크지 않음).
[0045] 비트 라인(BL)이 판독 전압(Vread)에 의해 바이어싱될 때, 제1 판독 전류는 비트 라인(BL)으로부터 제1 MTJ 디바이스(104)의 피닝된 층으로 전파될 수 있고, 그리고 제1 MTJ 디바이스(104) 및 제1 액세스 트랜지스터(102)를 통하여 제1 소스 라인(SL1)으로 전파될 수 있다. 부가적으로, 제2 판독 전류는 비트 라인(BL)으로부터 제2 MTJ 디바이스(108)의 자유 층으로 전파될 수 있고, 그리고 제2 MTJ 디바이스(108) 및 제2 액세스 트랜지스터(106)를 통하여 제2 소스 라인(SL2)으로 전파될 수 있다. 비교기 회로는, 제1 소스 라인(SL1) 상의 판독 전류 및 제2 소스 라인(SL2) 상의 판독 전류가 감지 회로에 의해 제어되는 바와 실질적으로 동일하면, 제1 소스 라인(SL1)의 전압을 제2 소스 라인(SL2)의 전압에 비교하기 위하여 차동 감지 동작을 수행할 수 있다. 제1 판독 전류가 제2 판독 전류와 거의 동일하기 때문에, 소스 라인들(SL1, SL2)의 전압 비교는 대부분, 각각 MTJ 디바이스들(104, 108)의 저항들에 기반할 수 있다. 예컨대, 제1 MTJ 디바이스(104)가 평행 상태로 프로그래밍되고 제2 MTJ 디바이스(108)가 역평행 상태로 프로그래밍되면(도 5에 예시됨), 제1 MTJ 디바이스(104)는 비교적 작은 저항을 가질 수 있고 제2 MTJ 디바이스(108)는 비교적 큰 저항을 가질 수 있다. 따라서, 제1 MTJ 디바이스(104) 양단의 전압 강하는 제2 MTJ 디바이스(108) 양단의 전압 강하보다 더 작을 수 있다. 결과로서, 제1 소스 라인(SL1)의 전압은 제2 소스 라인(SL2)의 전압보다 더 클 수 있다.
[0046] 비교기 회로는 각각의 MTJ 디바이스(104, 108)의 상태(예컨대, 대표적인 데이터 값)를 결정하기 위하여 차동 감지를 수행할 수 있다. 예컨대, 비교기 회로는 제1 소스 라인(SL1)의 전압을 제2 소스 라인(SL2)의 전압에 비교할 수 있다. 제1 소스 라인(SL1)의 전압이 제2 소스 라인(SL2)의 전압보다 더 크면, 비교기 회로는, 제1 MTJ 디바이스(104)가 평행 상태(예컨대, 로지컬 "0" 데이터 값을 나타냄)로 프로그래밍되고 제2 MTJ 디바이스(108)가 역평행 상태(예컨대, 로지컬 "1" 데이터 값을 나타냄)로 프로그래밍되는 것을 결정할 수 있다. 이런 시나리오는 도 5에 예시된다. 대안적으로, 제1 소스 라인(SL1)의 전압이 제2 소스 라인(SL2)의 전압보다 더 작으면, 비교기 회로는, 제1 MTJ 디바이스(104)가 역평행 상태(예컨대, 로지컬 "1" 데이터 값을 나타냄)로 프로그래밍되고 제2 MTJ 디바이스(108)가 평행 상태(예컨대, 로지컬 "0" 데이터 값을 나타냄)로 프로그래밍되는 것을 결정할 수 있다.
[0047] 도 5에 대해 설명된 판독 동작(예컨대, 차동 감지 동작)은 종래의 2T2MTJ 상보 비트 셀과 연관된 감지 속도와 비교할 때 감지 속도를 개선(예컨대, 증가)시킬 수 있다. 예컨대, 각각의 MTJ 디바이스(104, 108)의 상태들(및 따라서 대표 로지컬 데이터 값들)을 결정하기 위하여 소스 라인들(SL1, SL2)의 전압들을 비교하는 것은 제1 MTJ 디바이스(104)의 상태를 결정하기 위하여 제1 소스 라인(SL1)의 전압을 기준 전압에 비교하는 것 및 제2 MTJ 디바이스(108)의 상태를 결정하기 위하여 제2 소스 라인(SL2)의 전압을 기준 전압에 비교하는 것보다 더 빠를 수 있다. 판독 동작은 또한 종래의 2T2MTJ 상보 비트 셀의 감지 윈도우와 비교할 때 감지 윈도우를 개선(예컨대, 증가)시킬 수 있다. 예컨대, 제1 소스 라인(SL1)의 전압은 제2 소스 라인(SL2)의 전압과 실질적으로 상이하여 에러에 대한 큰 마진(예컨대, 비교적 큰 판독 마진)으로 비교적 정확한 판독을 가능하게 할 수 있다.
[0048] 도 6을 참조하면, 공유된 비트 라인들을 가진 상보 비트 셀들의 어레이(600)의 특정 예시적인 예가 도시된다. 특정 양상에서, 상보 비트 셀들의 어레이(600)는 STT-MRAM 어레이를 포함할 수 있다. 상보 비트 셀들의 어레이(600)는 도 1의 상보 비트 셀(100), 상보 비트 셀(602), 상보 비트 셀(604) 및 상보 비트 셀(606)을 포함한다. 상보 비트 셀들의 어레이(600)는 무선 디바이스에 통합될 수 있다. 예컨대, 상보 비트 셀들의 어레이(600)는 모바일 폰, 통신 디바이스, PDA, 태블릿, 내비게이션 디바이스, 뮤직 플레이어, 비디오 플레이어 또는 엔터테인먼트 유닛에 통합될 수 있다.
[0049] 각각의 상보 비트 셀(602, 604, 606)은 상보 비트 셀(100)과 실질적으로 유사한 아키텍처를 가질 수 있다. 예컨대, 각각의 상보 비트 셀(602, 604, 606)은 2개의 액세스 트랜지스터들 및 2개의 MTJ 디바이스들을 포함할 수 있다(예컨대, 각각의 상보 비트 셀(602, 604, 606)은 2T2MTJ 상보 비트 셀일 수 있음). 각각의 상보 비트 셀(602, 604, 606)에서 하나의 액세스 트랜지스터-MTJ 디바이스 쌍은 위에서 설명된 바와 같이 "정상 연결"을 포함할 수 있고, 각각의 상보 비트 셀(602, 604, 606)에서 다른 액세스 트랜지스터-MTJ 디바이스 쌍은 위에서 설명된 바와 같이 "역방향 연결"을 포함할 수 있다. 부가적으로, 각각의 상보 비트 셀(602, 604, 606)은 단일 비트 라인(예컨대, 공유된 비트 라인)을 포함할 수 있다. 예컨대, 각각의 상보 비트 셀(602, 604, 606)의 하나의 MTJ 디바이스의 피닝된 층은 개별 공유된 비트 라인에 커플링될 수 있고, 각각의 상보 비트 셀(602, 604, 606)의 다른 MTJ 디바이스의 자유 층은 개별 공유된 비트 라인에 커플링될 수 있다.
[0050] 어레이(600)의 제1 행의 상보 셀(100, 602) 상에서 판독 및/또는 기록 동작을 수행하기 위하여, 워드 라인(WL)은 로지컬 하이 전압 레벨로 바이어싱될 수 있고 워드 라인(WL)은 로지컬 로우 전압 레벨로 바이어싱될 수 있다. 비트 라인들(BL, BL1) 및 소스 라인들(SL1, SL2, SL3, SL4)은 상보 비트 셀(100) 또는 상보 비트 셀(602)을 선택하기 위하여 바이어싱될 수 있다. 예컨대, 비트 셀(100) 상에서 동작을 수행하기 위하여, 비트 라인(BL1) 및 소스 라인들(SL3, SL4)은 (예컨대, 상보 비트 셀(602)을 "선택해제"하도록) 상보 비트 셀(602)의 전류 흐름을 감소(예컨대, 금지)시키기 위하여 로지컬 로우 전압 레벨로 바이어싱될 수 있다. 비트 셀(602) 상에서 동작을 수행하기 위하여, 비트 라인(BL) 및 소스 라인들(SL1, SL2)은 상보 비트 셀(100)의 전류 흐름을 감소시키기 위하여 로지컬 로우 전압 레벨로 바이어싱될 수 있다.
[0051] 어레이(600)의 제2 행의 상보 셀(604, 606) 상에서 판독 및/또는 기록 동작을 수행하기 위하여, 워드 라인(WL)은 로지컬 로우 전압 레벨로 바이어싱될 수 있고 워드 라인(WL)은 로지컬 하이 전압 레벨로 바이어싱될 수 있다. 비트 라인들(BL, BL1) 및 소스 라인들(SL1, SL2, SL3, SL4)은 상보 비트 셀(604) 또는 상보 비트 셀(606)을 선택하기 위하여 바이어싱될 수 있다. 예컨대, 비트 셀(604) 상에서 동작을 수행하기 위하여, 비트 라인(BL1) 및 소스 라인들(SL3, SL4)은 (예컨대, 상보 비트 셀(606)을 "선택해제"하도록) 상보 비트 셀(606)의 전류 흐름을 감소(예컨대, "금지")하기 위하여 로지컬 로우 전압 레벨로 바이어싱될 수 있다. 비트 셀(606) 상에서 동작을 수행하기 위하여, 비트 라인(BL) 및 소스 라인들(SL1, SL2)은 상보 비트 셀(604)의 전류 흐름을 감소시키기 위하여 로지컬 로우 전압 레벨로 바이어싱될 수 있다.
[0052] 일단 특정 상보 비트 셀(100, 602, 604, 606)이 위에서 설명된 바와 같이, 워드 라인들, 소스 라인들 및 비트 라인들을 바이어싱함으로써 선택되면, 상보 비트 셀들의 어레이(600)에서 선택된 상보 비트 셀(100, 604, 604, 606)의 동작들(예컨대, 프로그래밍 및 감지 동작들)은 도 3-도 5에 대해 설명된 바와 실질적으로 유사한 방식으로 기능할 수 있다. 예컨대, 선택된 상보 비트 셀(100, 604, 604, 606)에서 공유된 비트 라인 및 소스 라인들은 프로그래밍 및 감지 동작들을 수행하기 위하여 도 3-도 5의 기법들에 따라 바이어싱될 수 있다.
[0053] 비록 위에 설명된 예들이 판독 또는 기록 동작을 수행하기 위하여 한번에 하나의 상보 비트 셀을 선택하는 것을 교시하지만, 다른 양상들에서, 판독 동작들(또는 기록 동작들)은 어레이(600)의 동일한 행의 상보 비트 셀들에서 동시에 수행될 수 있다. 비제한적 예로서, 상보 비트 셀들(100, 602)에 대한 판독 동작들을 동시에 수행하기 위하여, 워드 라인(WL)은 로지컬 하이 전압 레벨로 바이어싱될 수 있고 소스 라인들(SL1, SL2, SL3, SL4) 및 비트 라인들(BL, BL1)은 도 3-도 5에 대해 설명된 기법들에 따라 바이어싱될 수 있다.
[0054] 도 6의 상보 비트 셀들의 어레이(600)는 종래의 2T2MTJ 상보 비트 셀들과 비교할 때 라우팅 영역을 감소시키고 금속 트레이스들의 양을 감소시키기 위하여(예컨대, 비트 라인 "바"와 연관된 금속 트레이스를 감소시키기 위하여) 공유된 비트 라인들을 활용할 수 있다. 금속 트레이스들의 수를 감소시키는 것은 상보 비트 셀들의 어레이(600)를 더 컴팩트하게 할 수 있다.
[0055] 도 7을 참조하면, 상보 비트 셀을 형성하기 위한 방법(700)의 특정 예시적인 예의 흐름도가 도시된다. 방법(700)은 제작 장비(예컨대, 제조 장비), 이를테면 도 9에 대해 설명되는 제작 장비를 사용하여 수행될 수 있다.
[0056] 방법(700)은 702에서, 제1 MTJ 디바이스의 자유 층을 제1 액세스 트랜지스터에 커플링하는 단계 및 제1 MTJ 디바이스의 피닝된 층을 비트 라인에 커플링하는 단계를 포함한다. 예컨대, 도 1을 참조하면, 제1 MTJ 디바이스(104)의 자유 층은 제1 액세스 트랜지스터(102)에 커플링될 수 있고 제1 MTJ 디바이스(104)의 피닝된 층은 비트 라인(BL)에 커플링될 수 있다.
[0057] 704에서, 제2 MTJ 디바이스의 자유 층은 비트 라인에 커플링될 수 있고 제2 MTJ 디바이스의 피닝된 층은 제2 액세스 트랜지스터에 커플링될 수 있다. 예컨대, 도 1을 참조하면, 제2 MTJ 디바이스(108)의 자유 층은 비트 라인(BL)에 커플링될 수 있고 제2 MTJ 디바이스(108)의 피닝된 층은 제2 액세스 트랜지스터(106)에 커플링될 수 있다.
[0058] 도 7의 방법(700)은 종래의 2T2MTJ 상보 비트 셀과 비교할 때 라우팅 영역을 감소시키고 금속 트레이스들의 양을 감소시키기 위하여(예컨대, 비트 라인 "바"와 연관된 금속 트레이스를 감소시키기 위하여) 공유된 비트 라인(BL)을 활용하는 상보 비트 셀을 형성할 수 있다. 금속 트레이스들의 수를 감소시키는 것은 상보 비트 셀을 더 컴팩트하게 할 수 있다(예컨대, 종래의 2T2MTJ 상보 비트 셀과 비교할 때 상보 비트 셀이 "고밀도 셀"이 되게 할 수 있고 그리고/또는 상보 비트 셀의 사이즈를 감소시킬 수 있음). 금속 트레이스들의 수를 감소시키는 것은 또한 비트 라인 및 비트 라인 "바"를 가지는 종래의 2T2MTJ 상보 비트 셀과 비교할 때 상보 비트 셀에 존재하는 기생 저항의 양을 감소시킬 수 있다.
[0059] 도 8을 참조하면, 공유된 비트 라인을 가지는 상보 비트 셀(100)을 포함하는 무선 디바이스(800)의 블록 다이어그램이 도시된다. 무선 디바이스(800)는 메모리(832)에 커플링된 프로세서(810), 이를테면 DSP(digital signal processor)를 포함한다. 메모리(832)는 명령들(852)을 포함하는 비-일시적 프로세서-판독가능 저장 매체일 수 있다. 프로세서(810)는 도 1의 상보 비트 셀(100)을 포함할 수 있다.
[0060] 무선 디바이스(800)는 또한 프로세서(810) 및 디스플레이(828)에 커플링된 디스플레이 제어기(826)를 포함할 수 있다. 코더/디코더(CODEC)(834)는 또한 프로세서(810)에 커플링될 수 있다. 스피커(836) 및 마이크로폰(838)은 CODEC(834) 및 프로세서(810)에 커플링될 수 있다. 도 8은 또한, 무선 제어기(840)가 프로세서(810)에 커플링될 수 있는 것을 표시한다. 무선 제어기(840)는 또한 라디오 주파수(RF) 인터페이스(890)를 통하여 안테나(842)에 커플링될 수 있다.
[0061] 특정 양상에서, 프로세서(810), 디스플레이 제어기(826), 메모리(832), CODEC(834) 및 무선 제어기(840)는 시스템-인-패키지(system-in-package) 또는 시스템-온-칩(system-on-chip) 디바이스(822)에 포함된다. 특정 양상에서, 입력 디바이스(830) 및 전원(844)은 시스템-온-칩 디바이스(822)에 커플링된다. 게다가, 도 8에 예시된 바와 같이, 디스플레이(828), 입력 디바이스(830), 스피커(836), 마이크로폰(838), 안테나(842) 및 전원(844)은 시스템-온-칩 디바이스(822) 외부에 있다. 그러나, 디스플레이(828), 입력 디바이스(830), 스피커(836), 마이크로폰(838), 안테나(842) 및 전원(844)의 각각이 시스템-온-칩 디바이스(822)의 컴포넌트, 이를테면 인터페이스 또는 제어기에 커플링될 수 있다.
[0062] 메모리 디바이스(898)(예컨대, STT-MRAM 메모리 디바이스)는 또한 프로세서(810)에 커플링될 수 있다. 메모리 디바이스(898)는 상보 비트 셀(815)을 포함할 수 있다. 상보 비트 셀(815)은 상보 비트 셀(100)과 유사한 구성을 가질 수 있다. 예컨대, 상보 비트 셀(815)은 공유된 비트 라인을 가지는 2T2MTJ 상보 비트 셀일 수 있다. 특정 구현들에서, 무선 디바이스(800)의 다른 컴포넌트들은 본원에 설명된 바와 같이, 상보 비트 셀들(예컨대, 공유된 비트 라인을 가지는 2T2MTJ 상보 비트 셀들)을 포함할 수 있다. 예컨대, 디스플레이 제어기(826), 디스플레이(828), 입력 디바이스(830), CODEC(834), 스피커(836), 마이크로폰(838), 무선 제어기(840) 또는 이들의 임의의 조합은 상보 비트 셀(100)을 포함할 수 있다.
[0063] 설명된 양상들과 함께, 장치는 제1 데이터 값을 저장하기 위한 제1 수단을 포함하고, 저장하기 위한 제1 수단은 제1 액세스 트랜지스터에 커플링된 제1 자유 층 및 비트 라인에 커플링된 제1 피닝된 층을 가진다. 예컨대, 저장하기 위한 제1 수단은 도 1의 제1 MTJ 디바이스(104)를 포함할 수 있다.
[0064] 장치는 또한 제2 데이터 값을 저장하기 위한 제2 수단을 포함하고, 저장하기 위한 제2 수단은 비트 라인에 커플링된 제2 자유 층 및 제2 액세스 트랜지스터에 커플링된 제2 피닝된 층을 가진다. 예컨대, 저장하기 위한 제2 수단은 도 1의 제2 MTJ 디바이스(108)를 포함할 수 있다. 저장하기 위한 제1 수단 및 제2 데이터 값을 저장하기 위한 제2 수단은 상보 비트 셀에 포함될 수 있다.
[0065] 위에 개시된 디바이스들 및 기능성들은 컴퓨터-판독가능 매체들 상에 저장된 컴퓨터 파일들(예컨대, RTL, GDSII, GERBER 등)로 설계되고 구성될 수 있다. 일부 또는 모든 그런 파일들은 그런 파일들에 기반하여 디바이스들을 제조하기 위한 제조 핸들러(handler)들에 제공될 수 있다. 결과적인 제품들은 웨이퍼들을 포함하고 웨이퍼들은 그 다음으로 다이들로 커팅되고 칩들로 패키징된다. 그 다음으로, 칩들은 위에 설명된 디바이스들에 이용된다. 도 9는 전자 디바이스 제작 프로세스(900)의 특정 예시적 양상을 묘사한다.
[0066] 물리적 디바이스 정보(902)는 제작 프로세스(900), 이를테면 연구 컴퓨터(906)에서 수신된다. 물리적 디바이스 정보(902)는 반도체 디바이스의 적어도 하나의 물리적 특성, 이를테면 도 1의 상보 비트 셀(100)의 물리적 특성을 표현하는 설계 정보를 포함할 수 있다. 예컨대, 물리적 디바이스 정보(902)는 연구 컴퓨터(906)에 커플링된 사용자 인터페이스(904)를 통하여 입력되는 물리적 파라미터들, 재료 특징들 및 구조 정보를 포함할 수 있다. 연구 컴퓨터(906)는 컴퓨터-판독가능 매체, 이를테면 메모리(910)에 커플링된 프로세서(908), 이를테면 하나 또는 그 초과의 프로세싱 코어들을 포함한다. 메모리(910)는 프로세서(908)로 하여금 파일 포맷을 따르고 라이브러리 파일(912)을 생성하도록 물리적 디바이스 정보(902)를 변환시키도록 실행가능한 컴퓨터-판독가능 명령들을 저장할 수 있다.
[0067] 특정 양상에서, 라이브러리 파일(912)은 변환된 설계 정보를 포함하는 적어도 하나의 데이터 파일을 포함한다. 예컨대, 라이브러리 파일(912)은 도 1의 상보 비트 셀(100)을 비롯하여, EDA(electronic design automation) 툴(920)과 함께 사용하기 위하여 제공되는 반도체 디바이스들의 라이브러리를 포함할 수 있다.
[0068] 라이브러리 파일(912)은 메모리(918)에 커플링된 프로세서(916), 이를테면 하나 또는 그 초과의 프로세싱 코어들을 포함하는 설계 컴퓨터(914)에서 EDA 툴(920)과 함께 사용될 수 있다. EDA 툴(920)은 메모리(918)에 프로세서 실행가능 명령들로서 저장되어, 설계 컴퓨터(914)의 사용자가 라이브러리 파일(912)을 사용하여 도 1의 상보 비트 셀(100)을 포함하는 회로를 설계하도록 할 수 있다. 예컨대, 설계 컴퓨터(914)의 사용자는 설계 컴퓨터(914)에 커플링된 사용자 인터페이스(924)를 통하여 회로 설계 정보(922)를 입력할 수 있다. 회로 설계 정보(922)는 반도체 디바이스, 이를테면 도 1의 상보 비트 셀(100)의 적어도 하나의 물리적 특성을 표현하는 설계 정보를 포함할 수 있다. 예시하자면, 회로 설계 특성은 특정 회로들의 식별 및 회로 설계의 다른 엘리먼트들에 대한 관계, 포지셔닝 정보, 피처(feature) 사이즈 정보, 상호연결 정보, 또는 전자 디바이스의 물리적 특성을 표현하는 다른 정보를 포함할 수 있다.
[0069] 설계 컴퓨터(914)는 파일 포맷을 따르도록, 회로 설계 정보(922)를 포함하는 설계 정보를 변환하도록 구성될 수 있다. 예시하자면, 파일 포메이션은 평면 기하학적 형상들, 텍스트 라벨들, 및 GDSII(Graphic Data System) 파일 포맷 같은 계층적 포맷의 회로 레이아웃에 관한 다른 정보를 표현하는 데이터베이스 이진 파일 포맷을 포함할 수 있다. 설계 컴퓨터(914)는 다른 회로들 또는 정보 외에, 변환된 설계 정보를 포함하는 데이터 파일, 이를테면 도 1의 상보 비트 셀(100)을 설명하는 정보를 포함하는 GDSII 파일(926)을 생성하도록 구성될 수 있다. 예시하자면, 데이터 파일은 도 1의 상보 비트 셀(100)을 포함하고, 그리고 또한 SOC 내의 부가적인 전자 회로들 및 컴포넌트들을 포함하는 SOC(system-on-chip) 또는 칩 인터포저 컴포넌트에 대응하는 정보를 포함할 수 있다.
[0070] GDSII 파일(926)은 GDSII 파일(926)의 변환된 정보에 따라 도 1의 상보 비트 셀(100)을 제작하기 위하여 제조 프로세스(928)에서 수신될 수 있다. 예컨대, 디바이스 제작 프로세스는 대표 마스크(932)로서 도 9에 예시된 하나 또는 그 초과의 마스크들, 이를테면 포토리소그래피 프로세싱에 사용될 마스크들을 생성하기 위하여 GDSII 파일(926)을 마스크 제작기(930)에 제공하는 것을 포함할 수 있다. 마스크(932)는 테스트될 수 있고 다이들, 이를테면 대표 다이(936)로 분리될 수 있는 하나 또는 그 초과의 웨이퍼들(933)을 생성하기 위한 제조 프로세스 동안 사용될 수 있다. 다이(936)는 도 1의 상보 비트 셀(100)을 포함하는 회로를 포함한다.
[0071] 특정 양상에서, 제조 프로세스(928)는 프로세서(934)에 의해 개시되거나 제어될 수 있다. 프로세서(934)는 실행가능 명령들, 이를테면 컴퓨터-판독가능 명령들 또는 프로세서-판독가능 명령들을 포함하는 메모리(935)를 액세스할 수 있다. 실행가능 명령들은 컴퓨터, 이를테면 프로세서(934)에 의해 실행가능한 하나 또는 그 초과의 명령들을 포함할 수 있다.
[0072] 제조 프로세스(928)는 완전히 자동화되거나 부분적으로 자동화된 제조 시스템에 의해 구현될 수 있다. 예컨대, 제조 프로세스(928)는 자동화될 수 있고 스케줄에 따라 프로세싱 단계들을 수행할 수 있다. 제조 시스템은 전자 디바이스를 형성하기 위하여 하나 또는 그 초과의 동작들을 수행하기 위한 제조 장비(예컨대, 프로세싱 툴들)를 포함할 수 있다. 예컨대, 제조 장비는 집적 회로 제작 프로세스들(예컨대, 습식 에칭, 화학 기상 에칭, 건식 에칭, 증착, 화학 기상 증착, 평탄화, 리소그래피, 인-시튜 베이킹(in-situ baking), 또는 이들의 조합)을 사용하여 도 7의 방법(700)을 참조하여 설명된 프로세스들 중 하나 또는 그 초과를 수행하도록 구성될 수 있다.
[0073] 제조 시스템은 분산형 아키텍처(예컨대, 계층)를 가질 수 있다. 예컨대, 제조 시스템은 하나 또는 그 초과의 프로세서들, 이를테면 프로세서(934), 하나 또는 그 초과의 메모리들, 이를테면 메모리(935), 및/또는 분산형 아키텍처에 따라 분산형 제어기들을 포함할 수 있다. 분산형 아키텍처는 하나 또는 그 초과의 저급 시스템들의 동작들을 제어하거나 개시하는 고급 프로세서를 포함할 수 있다. 예컨대, 제조 프로세스(928)의 고급 부분은 하나 또는 그 초과의 프로세서들, 이를테면 프로세서(934)를 포함할 수 있고, 저급 시스템들은 각각, 하나 또는 그 초과의 대응하는 제어기들을 포함할 수 있거나 이들에 의해 제어될 수 있다. 특정 저급 시스템의 특정 제어기는 고급 시스템으로부터 하나 또는 그 초과의 명령들(예컨대, 커맨드들)을 수신하고, 서브-커맨드들을 하위 모듈들 또는 프로세스 툴들에 발행하고, 그리고 상태 데이터를 다시 고급 시스템에 통신할 수 있다. 하나 또는 그 초과의 저급 시스템들 각각은 제조 장비(예컨대, 프로세싱 툴들)의 하나 또는 그 초과의 대응하는 피스들과 연관될 수 있다. 특정 양상에서, 제조 시스템은 제조 시스템에 분산된 다수의 프로세서들을 포함할 수 있다. 예컨대, 제조 시스템의 저급 시스템 컴포넌트의 제어기는 프로세서, 이를테면 프로세서(934)를 포함할 수 있다.
[0074] 특정 양상에서, 메모리(935)는 제조 장비(예컨대, 제조 프로세스(928)를 구현하는 제조 시스템)가 도 1의 상보 비트 셀(100)을 형성하게 할 수 있는 데이터를 포함하는 비-일시적 컴퓨터-판독가능 매체일 수 있다. 데이터는, 제조 장비에 의해 사용될 때, 제조 장비가 제1 액세스 트랜지스터(102)에 제1 MTJ 디바이스(104)의 자유 층의 커플링 및 비트 라인(BL)에 제1 MTJ 디바이스(104)의 피닝된 층의 커플링을 가능하게 할 수 있다. 데이터는 또한, 제조 장비에 의해 사용될 때, 제조 장비가 비트 라인(BL)에 제2 MTJ 디바이스(108)의 자유 층의 커플링 및 제2 액세스 트랜지스터(106)에 제2 MTJ 디바이스(108)의 피닝된 층의 커플링을 가능하게 할 수 있다.
[0075] 대안적으로, 프로세서(934)는 제조 시스템의 컴포넌트, 서브 시스템, 또는 고급 시스템의 일부일 수 있다. 다른 양상에서, 프로세서(934)는 다양한 레벨들에 있는 분산된 프로세싱 및 제조 시스템의 컴포넌트들을 포함한다.
[0076] 다이(936)는, 다이(936)가 대표 패키지(940)에 통합되는 패키징 프로세스(938)에 제공될 수 있다. 예컨대, 패키지(940)는 단일 다이(936) 또는 다수의 다이들, 이를테면 SiP(system-in-package) 어레인지먼트를 포함할 수 있다. 패키지(940)는 하나 또는 그 초과의 표준들 또는 규격들, 이를테면 JEDEC(Joint Electron Device Engineering Council) 표준들을 따르도록 구성될 수 있다.
[0077] 패키지(940)에 대한 정보는 이를테면 컴퓨터(946)에 저장된 컴포넌트 라이브러리를 통하여 다양한 제품 설계자들에 분산될 수 있다. 컴퓨터(946)는 메모리(950)에 커플링된 프로세서(948), 이를테면 하나 또는 그 초과의 프로세싱 코어들을 포함할 수 있다. PCB(printed circuit board) 툴은 컴퓨터(946)의 사용자로부터 사용자 인터페이스(944)를 통하여 수신된 PCB 설계 정보(942)를 프로세싱하기 위한 프로세서 실행가능 명령들로서 메모리(950)에 저장될 수 있다. PCB 설계 정보(942)는 회로 기판상에 패키징된 전자 디바이스의 물리적 포지셔닝 정보를 포함할 수 있고, 패키징된 전자 디바이스는 도 1의 상보 비트 셀(100)을 포함하는 패키지(940)에 대응한다.
[0078] 컴퓨터(946)는 데이터 파일, 이를테면 회로 기판상에 패키징된 전자 디바이스의 물리적 포지셔닝 정보뿐 아니라, 전기 연결부들, 이를테면 트레이스들 및 비아들의 레이아웃을 포함하는 데이터를 가진 GERBER 파일(952)을 생성하기 위하여 PCB 설계 정보(942)를 변환하도록 구성될 수 있고, 여기서 패키징된 전자 디바이스는 도 1의 상보 비트 셀(100)을 포함하는 패키지(940)에 대응한다. 다른 양상들에서, 변환된 PCB 설계 정보에 의해 생성된 데이터 파일은 GERBER 포맷 이외의 포맷을 가질 수 있다.
[0079] GERBER 파일(952)은 보드(board) 어셈블리 프로세스(954)에서 수신되고 GERBER 파일(952) 내에 저장된 설계 정보에 따라 제작되는 PCB들, 이를테면 대표 PCB(956)를 생성하기 위하여 사용될 수 있다. 예컨대, GERBER 파일(952)은 PCB 생산 프로세스의 다양한 단계들을 수행하기 위하여 하나 또는 그 초과의 머신들에 업로드될 수 있다. PCB(956)는 대표 PCA(printed circuit assembly)(958)를 형성하기 위하여 패키지(940)를 포함하는 전자 컴포넌트들로 파퓰레이팅(populate)될 수 있다.
[0080] PCA(958)는 생산 제작기(960)에서 수신되고 하나 또는 그 초과의 전자 디바이스들, 이를테면 제1 대표 전자 디바이스(962) 및 제2 대표 전자 디바이스(964)에 통합될 수 있다. 예시적인 비-제한적 예로서, 제1 대표 전자 디바이스(962), 제2 대표 전자 디바이스(964), 또는 둘 모두는 셋톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, PDA(personal digital assistant), 고정 위치 데이터 유닛, 및 컴퓨터로부터 선택될 수 있고, 이들에 도 1-도 7 및 도 9를 참조하여 설명된 반도체 디바이스가 통합된다. 다른 예시적인 비-제한적 예로서, 전자 디바이스들(962 및 964) 중 하나 또는 그 초과는 원격 유닛들, 이를테면 모바일 폰들, 핸드-헬드 PCS(personal communication systems) 유닛들, 휴대용 데이터 유닛들, 이를테면 퍼스널 데이터 어시스턴트들, GPS(global positioning system) 가능 디바이스들, 내비게이션 디바이스들, 고정 위치 데이터 유닛들, 이를테면 계측 장비, 또는 데이터 또는 컴퓨터 명령들을 저장하거나 리트리빙하는 임의의 다른 디바이스, 또는 이들의 임의의 조합일 수 있다. 비록 도 9가 본 개시내용의 교시들에 따른 원격 유닛들을 예시하지만, 본 개시내용은 이들 예시된 유닛들로 제한되지 않는다. 본 개시내용의 양상들은 메모리 및 온-칩 회로를 포함하는 활성 집적 회로를 포함하는 임의의 디바이스에 적합하게 이용될 수 있다.
[0081] 도 1의 상보 비트 셀(100)을 포함하는 디바이스는 예시적인 제작 프로세스(900)에 설명된 바와 같이, 전자 디바이스로 제조되고, 프로세싱되고 이에 통합될 수 있다. 도 1-도 6에 대해 개시된 양상들 중 하나 또는 그 초과의 양상들은 다양한 프로세싱 스테이지들에, 이를테면 라이브러리 파일(912), GDSII 파일(926), 및 GERBER 파일(952) 내에 포함될 뿐 아니라, 연구 컴퓨터(906)의 메모리(910), 설계 컴퓨터(914)의 메모리(918), 컴퓨터(946)의 메모리(950), 다양한 스테이지들, 이를테면 보드 어셈블리 프로세스(954)에 사용되는 하나 또는 그 초과의 다른 컴퓨터들 또는 프로세서들(도시되지 않음)의 메모리에 저장될 수 있고, 그리고 또한 하나 또는 그 초과의 다른 물리적 양상들, 이를테면 마스크(932), 다이(936), 패키지(940), PCA(958), 다른 제품들 이를테면 프로토타입 회로들 또는 디바이스들(도시되지 않음), 또는 이들의 임의의 조합에 통합될 수 있다. 비록 다양한 대표 스테이지들이 도 1-도 6을 참조하여 묘사되었지만, 다른 양상들에서 더 적은 수의 스테이지들이 사용될 수 있거나 부가적인 스테이지들이 포함될 수 있다. 유사하게, 도 9의 프로세스(900)는 제작 프로세스(900)의 다양한 스테이지들을 수행하는 하나 또는 그 초과의 엔티티들 또는 단일 엔티티에 의해 수행될 수 있다.
[0082] 당업자들은, 본원에 개시된 양상들과 관련하여 설명된 다양한 예시적인 로지컬 블록들, 구성들, 모듈들, 회로들 및 알고리즘 단계들이 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합들로서 구현될 수 있다는 것을 추가로 인지할 것이다. 다양한 예시적 컴포넌트들, 블록들, 구성들, 모듈들, 회로들, 및 단계들은 그들의 기능성 측면에서 일반적으로 위에서 설명되었다. 그런 기능성이 하드웨어로서 구현되는지 소프트웨어로서 구현되는지는 특정 애플리케이션 및 전체 시스템상에 부과되는 설계 제약들에 따른다. 당업자들은 각각의 특정 애플리케이션에 대해 다양한 방식들로 설명된 기능성을 구현할 수 있지만, 그런 구현 결정들이 본 개시내용의 범위로부터 벗어남을 유발하는 것으로서 해석되지 않아야 한다.
[0083] 본원에 개시된 양상들과 관련하여 설명된 방법 또는 알고리즘의 단계들은 하드웨어로, 프로세서에 의해 실행되는 소프트웨어 모듈로, 또는 2개의 조합으로 직접 구현될 수 있다. 소프트웨어 모듈은 RAM(random access memory), 플래시 메모리, ROM(read-only memory), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable programmable read-only memory), 레지스터들, 하드 디스크, 제거가능 디스크, CD-ROM(compact disc read-only memory), 또는 기술 분야에서 알려진 임의의 다른 형태의 저장 매체에 상주할 수 있다. 예시적인 비-일시적(예컨대, 유형의) 저장 매체는 프로세서에 커플링되어, 프로세서는 저장 매체로부터 정보를 판독하고, 저장 매체에 정보를 기록할 수 있다. 대안적으로, 저장 매체는 프로세서와 일체형일 수 있다. 프로세서 및 저장 매체는 ASIC(application-specific integrated circuit)에 상주할 수 있다. ASIC는 컴퓨팅 디바이스 또는 사용자 단말에 상주할 수 있다. 대안적으로, 프로세서 및 저장 매체는 컴퓨팅 디바이스 또는 사용자 단말에 이산 컴포넌트들로서 상주할 수 있다.
[0084] 개시된 양상들의 이전 설명은 당업자가 개시된 양상들을 만들거나 사용하게 할 수 있도록 제공된다. 이들 양상들에 대한 다양한 수정들은 당업자들에게 쉽게 자명할 것이고, 그리고 본원에 정의된 원리들은 본 개시내용의 범위를 벗어남이 없이 다른 양상들에 적용될 수 있다. 따라서, 본 개시내용은 본원에 도시된 양상들로 제한되는 것으로 의도되는 것이 아니라 다음 청구항들에 의해 정의되는 바와 같은 원리들 및 신규 피처들과 일치하는 가장 넓은 범위에 부합될 것이다.

Claims (30)

  1. 장치로서,
    제1 액세스 트랜지스터에 커플링된 자유 층 및 비트 라인에 커플링된 피닝된(pinned) 층을 가지는 제1 MTJ(magnetic tunnel junction) 디바이스; 및
    동일한 상기 비트 라인에 커플링된 자유 층 및 제2 액세스 트랜지스터에 커플링된 피닝된 층을 가지는 제2 MTJ 디바이스
    를 포함하고,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 상보(complementary) 비트 셀에 포함되고,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 상이한 데이터 비트들을 저장하도록 구성되는,
    장치.
  2. 제1 항에 있어서,
    상기 상보 비트 셀은 상보 비트 셀들의 어레이 또는 STT-MRAM(spin-transfer torque magnetic random access memory) 디바이스에 포함되는,
    장치.
  3. 제1 항에 있어서,
    상기 제1 액세스 트랜지스터에 커플링된 제1 소스 라인; 및
    상기 제2 액세스 트랜지스터에 커플링된 제2 소스 라인
    을 더 포함하는,
    장치.
  4. 제1 항에 있어서,
    상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터는 NMOS(n-type metal oxide semiconductor) 트랜지스터들인,
    장치.
  5. 제1 항에 있어서,
    상보 비트 셀들의 어레이를 더 포함하고, 상기 상보 비트 셀들의 어레이 내 각각의 상보 비트 셀은 공통 비트 라인에 커플링된 2개의 MTJ 디바이스들을 포함하는,
    장치.
  6. 제1 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 동시에 프로그래밍되도록 구성되는,
    장치.
  7. 제1 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 수직 자기 배향을 가지는,
    장치.
  8. 제1 항에 있어서,
    상기 제1 MTJ 디바이스의 데이터 값 및 상기 제2 MTJ 디바이스의 데이터 값을 동시에 감지하도록 구성된 감지 증폭기를 더 포함하는,
    장치.
  9. 제1 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 상기 상보 비트 셀의 상이한 층들에 위치되는,
    장치.
  10. 제1 항에 있어서,
    상기 상보 비트 셀은 모바일 폰, 통신 디바이스, PDA(personal digital assistant), 태블릿, 내비게이션 디바이스, 뮤직 플레이어, 비디오 플레이어 또는 엔터테인먼트 유닛에 통합되는,
    장치.
  11. 상보 비트 셀을 형성하기 위한 방법으로서,
    제작 장비를 사용하여 제1 액세스 트랜지스터에 제1 MTJ(magnetic tunnel junction) 디바이스의 자유 층을 커플링하는 단계 및 상기 제작 장비를 사용하여 비트 라인에 상기 제1 MTJ 디바이스의 피닝된 층을 커플링하는 단계; 및
    상기 제작 장비를 사용하여 동일한 상기 비트 라인에 제2 MTJ 디바이스의 자유 층을 커플링하는 단계 및 상기 제작 장비를 사용하여 제2 액세스 트랜지스터에 상기 제2 MTJ 디바이스의 피닝된 층을 커플링하는 단계
    를 포함하고,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 상이한 데이터 비트들을 저장하도록 구성되는,
    상보 비트 셀을 형성하기 위한 방법.
  12. 제11 항에 있어서,
    상기 상보 비트 셀은 상보 비트 셀들의 어레이 또는 STT-MRAM(spin-transfer torque magnetic random access memory) 디바이스에 포함되는,
    상보 비트 셀을 형성하기 위한 방법.
  13. 제11 항에 있어서,
    상기 제작 장비를 사용하여 상기 제1 액세스 트랜지스터에 제1 소스 라인을 커플링하는 단계; 및
    상기 제작 장비를 사용하여 상기 제2 액세스 트랜지스터에 제2 소스 라인을 커플링하는 단계
    를 더 포함하는,
    상보 비트 셀을 형성하기 위한 방법.
  14. 제11 항에 있어서,
    상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터는 NMOS(n-type metal oxide semiconductor) 트랜지스터들인,
    상보 비트 셀을 형성하기 위한 방법.
  15. 제11 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 수직 자기 배향을 가지는,
    상보 비트 셀을 형성하기 위한 방법.
  16. 제11 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 상기 상보 비트 셀의 상이한 층들에 위치되는,
    상보 비트 셀을 형성하기 위한 방법.
  17. 제11 항에 있어서,
    상보 비트 셀들의 어레이를 형성하는 단계를 더 포함하고, 상기 상보 비트 셀들의 어레이 내 각각의 상보 비트 셀은 공통 비트 라인에 커플링된 2개의 MTJ 디바이스들을 포함하는,
    상보 비트 셀을 형성하기 위한 방법.
  18. 제11 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 동시에 프로그래밍되도록 구성되는,
    상보 비트 셀을 형성하기 위한 방법.
  19. 제조 장비가 상보 비트 셀을 형성할 수 있게 하는 데이터를 포함하는 비-일시적 컴퓨터-판독가능 저장 매체로서,
    상기 데이터는, 상기 제조 장비에 의해 사용될 때, 상기 제조 장비로 하여금:
    제1 액세스 트랜지스터에 제1 MTJ(magnetic tunnel junction) 디바이스의 자유 층을 커플링하게 하고 비트 라인에 상기 제1 MTJ 디바이스의 피닝된 층을 커플링하게 하고; 그리고
    상기 비트 라인에 제2 MTJ 디바이스의 자유 층을 커플링하게 하고 제2 액세스 트랜지스터에 상기 제2 MTJ 디바이스의 피닝된 층을 커플링하게 하고,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 상이한 데이터 비트들을 저장하도록 구성되는,
    비-일시적 컴퓨터-판독가능 저장 매체.
  20. 제19 항에 있어서,
    상기 상보 비트 셀은 상보 비트 셀들의 어레이 또는 STT-MRAM(spin-transfer torque magnetic random access memory) 디바이스에 포함되는,
    비-일시적 컴퓨터-판독가능 저장 매체.
  21. 제19 항에 있어서,
    상기 데이터는 추가로 상기 제조 장비로 하여금:
    상기 제1 액세스 트랜지스터에 제1 소스 라인을 커플링하게 하고; 그리고
    상기 제2 액세스 트랜지스터에 제2 소스 라인을 커플링하게 하는,
    비-일시적 컴퓨터-판독가능 저장 매체.
  22. 제19 항에 있어서,
    상기 제1 액세스 트랜지스터 및 상기 제2 액세스 트랜지스터는 NMOS(n-type metal oxide semiconductor) 트랜지스터들인,
    비-일시적 컴퓨터-판독가능 저장 매체.
  23. 제19 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 수직 자기 배향을 가지는,
    비-일시적 컴퓨터-판독가능 저장 매체.
  24. 제19 항에 있어서,
    상기 제1 MTJ 디바이스 및 상기 제2 MTJ 디바이스는 상기 상보 비트 셀의 상이한 층들에 위치되는,
    비-일시적 컴퓨터-판독가능 저장 매체.
  25. 장치로서,
    제1 데이터 값을 저장하기 위한 제1 수단 ― 상기 저장하기 위한 제1 수단은 제1 액세스 트랜지스터에 커플링된 제1 자유 층 및 비트 라인에 커플링된 제1 피닝된 층을 가짐 ―; 및
    제2 데이터 값을 저장하기 위한 제2 수단
    을 포함하고,
    상기 저장하기 위한 제2 수단은 동일한 상기 비트 라인에 커플링된 제2 자유 층 및 제2 액세스 트랜지스터에 커플링된 제2 피닝된 층을 가지며, 상기 저장하기 위한 제1 수단 및 상기 저장하기 위한 제2 수단은 상보 비트 셀에 포함되는,
    장치.
  26. 제25 항에 있어서,
    상기 상보 비트 셀은 STT-MRAM(spin-transfer torque magnetic random access memory) 디바이스에 포함되는,
    장치.
  27. 제25 항에 있어서,
    상기 저장하기 위한 제1 수단은 제1 MTJ(magnetic tunnel junction) 디바이스를 포함하고, 그리고 상기 저장하기 위한 제2 수단은 제2 MTJ 디바이스를 포함하는,
    장치.
  28. 제25 항에 있어서,
    상보 비트 셀들의 어레이를 더 포함하고, 상기 저장하기 위한 제1 수단 및 상기 저장하기 위한 제2 수단은 상기 상보 비트 셀들의 어레이에 포함되는,
    장치.
  29. 제25 항에 있어서,
    상기 저장하기 위한 제1 수단 및 상기 저장하기 위한 제2 수단은 동시에 프로그래밍되도록 구성되는,
    장치.
  30. 제25 항에 있어서,
    상기 저장하기 위한 제1 수단 및 상기 저장하기 위한 제2 수단은 상기 상보 비트 셀의 상이한 층들에 위치되는,
    장치.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10707265B2 (en) * 2017-05-31 2020-07-07 Iinolux Corporation Display devices
US11361215B2 (en) * 2017-11-29 2022-06-14 Anaflash Inc. Neural network circuits having non-volatile synapse arrays
US10679685B2 (en) * 2017-12-27 2020-06-09 Spin Memory, Inc. Shared bit line array architecture for magnetoresistive memory
CN110197682B (zh) * 2018-02-27 2021-04-13 中电海康集团有限公司 存储单元、存储器以及数据写入方法
US10446213B1 (en) * 2018-05-16 2019-10-15 Everspin Technologies, Inc. Bitline control in differential magnetic memory
CN111354392B (zh) * 2020-03-06 2023-08-08 上海新微技术研发中心有限公司 磁性存储器阵列及读写控制方法
TWI801832B (zh) * 2020-03-31 2023-05-11 台灣積體電路製造股份有限公司 記憶體電路、記憶體單元以及記憶體單元的操作方法
CN113497083B (zh) 2020-04-01 2023-09-22 联华电子股份有限公司 具有共用源极线和位线的磁性存储器装置
CN113823656A (zh) * 2020-06-19 2021-12-21 长鑫存储技术有限公司 存储器及其形成方法、控制方法
US11222678B1 (en) 2020-10-02 2022-01-11 Sandisk Technologies Llc MRAM cross-point memory with reversed MRAM element vertical orientation
CN114639772A (zh) 2020-12-15 2022-06-17 长鑫存储技术有限公司 一种半导体结构和存储电路
CN113689893A (zh) * 2021-08-26 2021-11-23 北京磐芯微电子科技有限公司 闪存阵列

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6473336B2 (en) * 1999-12-16 2002-10-29 Kabushiki Kaisha Toshiba Magnetic memory device
JP2004185755A (ja) * 2002-12-05 2004-07-02 Sharp Corp 不揮発性半導体記憶装置
US6958502B2 (en) 2003-10-22 2005-10-25 International Business Machines Corporation Magnetic random access memory cell
TWI226636B (en) * 2003-12-19 2005-01-11 Ind Tech Res Inst Magnetic random access memory with high selectivity and low power and production method thereof
JP2006185477A (ja) * 2004-12-27 2006-07-13 Fujitsu Ltd 磁気メモリ装置並びにその読み出し方法及び書き込み方法
US7376006B2 (en) 2005-05-13 2008-05-20 International Business Machines Corporation Enhanced programming performance in a nonvolatile memory device having a bipolar programmable storage element
WO2007142138A1 (ja) 2006-06-08 2007-12-13 Nec Corporation ２t２mtjセルを用いたmram
JP4987386B2 (ja) 2006-08-16 2012-07-25 株式会社東芝 抵抗変化素子を有する半導体メモリ
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
CN101872647B (zh) * 2009-04-27 2014-01-08 复旦大学 一次编程电阻随机存储单元、阵列、存储器及其操作方法
US7940548B2 (en) * 2009-07-13 2011-05-10 Seagate Technology Llc Shared bit line and source line resistive sense memory structure
US8437181B2 (en) 2010-06-29 2013-05-07 Magic Technologies, Inc. Shared bit line SMT MRAM array with shunting transistors between the bit lines
US9048137B2 (en) * 2012-02-17 2015-06-02 Flashsilicon Incorporation Scalable gate logic non-volatile memory cells and arrays

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