KR20180018069A - 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법 Download PDF

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KR20180018069A
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Abstract

각 메모리 셀들로부터 리드된 제1데이터에 기초한 경판정 오류 정정 디코딩이 실패한 경우, 각 메모리 셀들로부터 제2데이터를 리드하는 단계; 및 상기 각 메모리 셀들로부터 리드된 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 각 메모리 셀들로부터 리드된 제1 및 2데이터에 기초한 상기 각 메모리 셀들로부터 리드된 상기 제1데이터의 로그 우도 비(LLR : Log Likelihood Ratio)를 이용하여 연판정 오류 정정 디코딩을 수행하는 단계를 포함하는 컨트롤러의 동작 방법을 제공한다.

Description

메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법{MEMORY CONTROLLER, SEMICONDUCTOR MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static RAM) 등과 같은 휘발성 메모리 장치와 ROM(Read Only Memory), MROM(Mask ROM), PROM(Programmable ROM), EPROM(Erasable ROM), EEPROM(Electrically Erasable ROM), FRAM(Ferromagnetic ROM), PRAM(Phase change RAM), MRAM(Magnetic RAM), RRAM(Resistive RAM), 플래시 메모리 등과 같은 비휘발성 메모리 장치로 구분된다.
휘발성 메모리 장치는 전원이 차단되면 저장된 데이터를 잃지만, 비휘발성 메모리는 전원이 차단되더라도 저장된 데이터를 보존할 수 있다. 특히, 플래시 메모리는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지기 때문에, 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
비휘발성 메모리, 예를 들어 플래시 메모리는, 각각의 메모리 셀에 저장되는 비트 수에 따라서 각각의 메모리 셀에 저장 가능한 데이터 상태들이 결정될 수 있다. 하나의 메모리 셀에 1 비트 데이터를 저장하는 메모리 셀은 단일 비트 셀(single-bit cell) 또는 단일 레벨 셀(single-level cell; SLC)이다. 하나의 메모리 셀에 2 비트 데이터를 저장하는 메모리 셀은 멀티 비트 셀(multi-bit cell), 멀티 레벨 셀(multi-level cell; MLC), 또는 멀티 스테이트 셀(multi-state cell)이다. 그리고 하나의 메모리 셀에 3 비트 데이터를 저장하는 메모리 셀은 트리플 레벨 셀(triple-level cell; TLC)이다. MLC 및 TLC는 메모리의 고집적화에 유리한 장점을 갖는다. 그러나 하나의 메모리 셀에 프로그램되는 비트의 수가 증가할수록 신뢰성은 떨어지고, 판독 실패율(read failure rate)은 증가하게 된다.
예를 들어, 하나의 메모리 셀에 k개의 비트를 프로그램하려면, 2**k 개의 문턱 전압들 중 어느 하나가 상기 메모리 셀에 형성된다. 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들의 문턱 전압들은 일정한 범위의 문턱 전압 산포(threshold voltage distribution)를 형성한다. 각각의 문턱 전압 산포는 k개의 비트에 의해 생성될 수 있는 2k 개의 데이터 값 각각에 대응된다.
그러나 문턱 전압 산포들이 배치될 수 있는 전압 윈도우(voltage window)는 제한되어 있기 때문에, k가 증가할수록 인접한 문턱 전압 산포들 간의 거리는 줄어들게 되고, 인접한 문턱 전압 산포들이 서로 중첩될 수 있게 된다. 인접한 문턱 전압 산포들이 중첩됨에 따라, 읽혀진 데이터에는 많은 에러 비트들(예를 들면, 수개의 에러 비트들 또는 수십 개의 에러 비트들)이 포함될 수 있다.
도 1은 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3 비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
TLC 비휘발성 메모리 장치, 예를 들어 TLC 플래시 메모리의 싱글 메모리 셀에 3개의 비트(즉, k=3)를 프로그램하면, 23, 즉, 8 개의 문턱 전압 산포들 중 어느 하나가 상기 메모리 셀에 형성된다.
다수의 메모리 셀들 간의 미세한 전기적 특성의 차이로 인해, 동일한 데이터가 프로그램된 메모리 셀들 각각의 문턱 전압들 각각은 일정한 범위의 문턱 전압 산포를 형성한다. 3 비트 TLC의 경우, 도면에 도시된 바와 같이 7개의 프로그램 상태(state)의 문턱 전압의 산포(P1 to P7)와 하나의 소거 상태(state)의 문턱 전압 산포(E)가 형성된다. 도 1은 이상적인 산포도로 상태 산포가 하나도 겹치지 아니하고, 각 문턱 전압의 산포 별로 일정 범위의 리드 전압 마진을 가지게 된다.
도 2에 도시된 바와 같이, 플래시 메모리의 경우, 시간이 지남에 따라, 플로팅 게이트(floating gate) 또는 터널 산화물(tunnel oxide)에 포획(trap)된 전자들이 방출되는 차지 로스(charge loss)가 발생할 수 있다. 또한, 프로그램 및 소거를 반복하면서 터널 산화물이 열화 되어 차지 로스(charge loss)를 더욱 증가할 수 있다. 차지 로스(charge loss)는 문턱 전압을 감소시킬 수 있다. 예들 들어 문턱 전압의 산포는 왼쪽으로 이동될 수 있다.
또한, 프로그램 디스터번스, 소거 디스터번스, 및/또는 백 패턴 디펜던시(back pattern dependency) 현상은 서로 문턱 전압의 산포를 증가시킬 수 있다. 따라서, 상술한 이유로 인한 메모리 셀의 특성 열화로 기인하여, 도1B에 도시된 바와 같이 인접한 각 상태(E and P1 to P7)의 문턱 전압 산포가 서로 중첩될 수 있다.
문턱 전압 산포가 중첩되면, 리드되는 데이터에는 많은 오류가 포함될 수 있다. 예를 들면, 제3 리드 전압(Vread3)이 인가되었을 때, 당해 메모리 셀이 온(on)상태이면 당해 메모리 셀은 제2 프로그램 상태(P2)를 가지는 것으로 판단되며, 당해 메모리 셀이 오프(off) 상태이면 당해 메모리 셀은 제3 프로그램 상태(P3)를 가지는 것으로 판단된다. 그러나 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3)가 중첩되어 있는 구간에서 제3 리드 전압(Vread3)가 인가되면, 당해 메모리 셀이 오프(off) 상태임에도 불구하고, 온(on) 상태로 리드될 수 있다. 따라서, 문턱 전압 산포가 중첩됨에 따라, 리드된 데이터에는 많은 에러 비트들이 포함될 수 있다.
따라서 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 신속하게 리드할 수 있는 기술이 요구된다.
본 발명의 일실시예는 메모리 셀에 저장된 데이터를 신속하게 리드할 수 있는 메모리 컨트롤러, 반도체 메모리 시스템 및 그것의 동작 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따르면, 각 메모리 셀들로부터 리드된 제1데이터에 기초한 경판정 오류 정정 디코딩이 실패한 경우, 각 메모리 셀들로부터 제2데이터를 리드하는 단계; 및 상기 각 메모리 셀들로부터 리드된 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 각 메모리 셀들로부터 리드된 제1 및 2데이터에 기초한 상기 각 메모리 셀들로부터 리드된 상기 제1데이터의 로그 우도 비(LLR : Log Likelihood Ratio)를 이용하여 연판정 오류 정정 디코딩을 수행하는 단계를 포함하는 컨트롤러의 동작 방법을 제공한다.
바람직하게는, 상기 각 메모리 셀들은 n 비트의 제3데이터를 저장하고, 상기 제1데이터는 상기 제3데이터 중 i번째 비트에 대응하며, 상기 제2데이터는 상기 제3데이터 중 상기 i번째 비트를 제외한 비트들에 대응하고, 상기 n 및 i는 1 이상의 정수일 수 있다.
바람직하게는, 상기 제1데이터는 상기 제3데이터의 최상위 비트에 대응할 수 있다.
바람직하게는, 상기 각 메모리 셀들은 2 비트의 제3데이터를 저장할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 워드 라인에 위치할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 워드 라인을 기준으로 상기 각 메모리 셀들에 인접할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 비트 라인에 위치할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 비트 라인을 기준으로 상기 각 메모리 셀들에 인접할 수 있다.
바람직하게는, 상기 제1데이터의 로그 우도 비는 상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터에 따라 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 조건부 확률과 1일 조건부 확률의 로그 우도 비일 수 있다.
바람직하게는, 상기 제1데이터의 로그 우도 비는 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 1일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률과 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률의 로그 우도 비일 수 있다.
본 발명의 일실시예에 따르면, 각 메모리 셀들로부터 리드된 제1데이터에 기초한 경판정 오류 정정 디코딩이 실패한 경우, 각 메모리 셀들로부터 제2데이터를 리드하는 제1수단; 및 상기 각 메모리 셀들로부터 리드된 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 각 메모리 셀들로부터 리드된 제1 및 2데이터에 기초한 상기 각 메모리 셀들로부터 리드된 상기 제1데이터의 로그 우도 비(LLR : Log Likelihood Ratio)를 이용하여 연판정 오류 정정 디코딩을 수행하는 제2수단을 포함하는 메모리 컨트롤러를 제공할 수 있다.
바람직하게는, 상기 각 메모리 셀들은 n 비트의 제3데이터를 저장하고, 상기 제1데이터는 상기 제3데이터 중 i번째 비트에 대응하며, 상기 제2데이터는 상기 제3데이터 중 상기 i번째 비트를 제외한 비트들에 대응하고, 상기 n 및 i는 1 이상의 정수일 수 있다.
바람직하게는, 상기 제1데이터는 상기 제3데이터의 최상위 비트에 대응할 수 있다.
바람직하게는, 상기 각 메모리 셀들은 2 비트의 제3데이터를 저장할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 워드 라인에 위치할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 워드 라인을 기준으로 상기 각 메모리 셀들에 인접할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 비트 라인에 위치할 수 있다.
바람직하게는, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 비트 라인을 기준으로 상기 각 메모리 셀들에 인접할 수 있다.
바람직하게는, 상기 제1데이터의 로그 우도 비는 상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터에 따라 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 조건부 확률과 1일 조건부 확률의 로그 우도 비일 수 있다.
바람직하게는, 상기 제1데이터의 로그 우도 비는 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 1일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률과 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률의 로그 우도 비일 수 있다.
본 발명의 일실시예에 따르면, 반도체 메모리 장치의 메모리 셀에 저장된 데이터를 신속하게 리드할 수 있다.
도 1은 각각 3 비트 트리플 레벨 셀(TLC) 비휘발성 메모리 장치의 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 2는 3비트 트리플 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템을 나타내는 상세 블록도이다.
도 4b는 도 4a에 도시된 메모리 블록을 나타내는 블록도이다.
도 5a는 도 4a에 도시된 메모리 컨트롤러의 동작을 나타내는 흐름도이다.
도 5b는 2비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 6은 테너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 7은 LDPC 코드 구조를 나타내는 개념도이다.
도 8은 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치를 나타내는 블록도이다.
도 14는 도 13에 도시된 전자 장치를 포함하는 데이터 처리 시스템을 나타내는 블록도이다.
도 3은 본 발명의 일실시예에 따른 반도체 메모리 시스템(10)을 나타내는 블록도이다.
도 4a는 도 3에 도시된 반도체 메모리 시스템(10)을 나타내는 상세 블록도이며, 도 4b는 도 4a에 도시된 메모리 블록(211)을 나타내는 블록도이다.
도 3 내지 4B를 참조하면, 반도체 메모리 시스템(10)은 반도체 메모리 장치(200) 및 메모리 컨트롤러(100)를 포함할 수 있다.
반도체 메모리 장치(200)는 메모리 컨트롤러(100)의 제어에 따라 소거, 쓰기 및 읽기 동작 등을 수행할 수 있다. 반도체 메모리 장치(200)는 입출력 라인을 통해 메모리 컨트롤러(100)로부터 커맨드(CMD), 어드레스(ADDR), 그리고 데이터(DATA)를 수신할 수 있다. 또한, 반도체 메모리 장치(200)는 전원 라인을 통해 메모리 컨트롤러(100)로부터 전원(PWR)을 수신하고, 제어 라인을 통해 메모리 컨트롤러(100)로부터 제어 신호(CTRL)를 수신할 수 있다. 제어 신호(CTRL)에는 커맨드 래치 인에이블(CLE), 어드레스 래치 인에이블(ALE), 칩 인에이블(nCE), 쓰기 인에이블(nWE), 읽기 인에이블(nRE) 등이 포함될 수 있다.
메모리 컨트롤러(100)는 전반적으로 반도체 메모리 장치(200) 동작을 제어할 수 있다. 메모리 컨트롤러(200)는 에러 비트를 정정하는 ECC 부(130)를 포함할 수 있다. ECC 부(130)는 ECC 인코더(131) 및 ECC 디코더(132)를 포함할 수 있다.
ECC 인코더(131)는 반도체 메모리 장치(200)에 프로그램될 데이터를 오류정정 인코딩을 하여, 패리티(parity) 비트가 부가된 데이터를 형성할 수 있다. 패리티 비트는 반도체 메모리 장치(200)에 저장될 수 있다.
ECC 디코더(133)는 반도체 메모리 장치(200)로부터 리드한 데이터에 대하여 에러 정정 디코딩을 수행할 수 있다. ECC 디코더(133)는 에러 정정 디코딩의 성공 여부를 판단하고 판단 결과에 따라 지시 신호를 출력할 수 있다. ECC 디코더(133)는 ECC 인코딩 과정에서 생성된 페리티(parity) 비트를 사용하여 데이터의 에러 비트를 정정할 수 있다.
한편, ECC 부(130)는 에러 비트 개수가 정정 가능한 에러 비트 한계치 이상 발생하면, 에러 비트를 정정할 수 없다. 이때에는 에러 정정 페일(fail) 신호가 발생될 수 있다.
ECC 부(130)는 LDPC(low density parity check) code, BCH code, turbo code, 리드-솔로몬 코드(Reed-Solomon code), convolution code, RSC(recursive systematic code), TCM(trellis-coded modulation), BCM(Block coded modulation) 등의 코디드 모듈레이션(coded modulation)을 사용하여 에러 정정을 할 수 있으며 이에 한정되는 것은 아니다. ECC 부(130)는 오류정정을 위한 회로, 시스템 또는 장치를 모두 포함할 수 있다.
본 발명의 일실시예에 따르면, ECC 부(130)는 하드 디시젼 데이터 및 소프트 디시젼 데이터를 사용하여 에러 비트 정정을 수행할 수 있다.
컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 솔리드 스테이트 드라이브(SSD, Solid State Drive)를 구성할 수 있다. 솔리드 스테이트 드라이브는 반도체 메모리에 데이터를 저장하도록 구성되는 저장 장치를 포함할 수 있다. 반도체 메모리 시스템(10)이 솔리드 스테이트 드라이브(SSD)로 이용되는 경우, 반도체 메모리 시스템(10)에 연결되는 호스트(Host)의 동작 속도는 획기적으로 개선될 수 있다.
컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 컨트롤러(100) 및 반도체 메모리 장치(200)는 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.
다른 예로서, 반도체 장치(10)는 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 태블릿 컴퓨터(tablet computer), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 스마트폰(smart phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), DMB (Digital Multimedia Broadcasting) 재생기, 3차원 텔레비전(3-dimensional television), 스마트 텔레비전(smart television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 데이터 센터를 구성하는 스토리지, 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등을 구성할 수 있다.
도 4a를 참조하면, 메모리 컨트롤러(100)는 저장부(110), CPU(120), ECC 부(130), 호스트 인터페이스(140), 메모리 인터페이스(150), 시스템 버스(160) 및 로그우도비(log likelihood ratio; LLR) 관리부(170)를 포함할 수 있다. 저장부(110)는 CPU(120)의 동작 메모리로 이용될 수 있다. 저장부(110)는 후술되는 바와 같이 확률 테이블을 저장할 수 있다.
호스트 인터페이스(140)는 USB(Universal Serial Bus), MMC(Multi-Media Card), PCI-E(Peripheral Component Interconnect-Express), SAS(Serial-attached SCSI), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer System Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 적어도 하나를 통해 호스트와 통신하도록 구성될 수 있다.
ECC 부(130)는 앞서 설명한 바와 같이 메모리 장치(200)로부터 리드된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(150)는 반도체 메모리 장치(200)와 인터페이싱 할 수 있다. CPU(120)은 전반적인 제반 제어 동작을 수행할 수 있다.
반도체 메모리 장치(200)는 셀 어레이(210), 제어 회로(220), 전압 공급부(230), 전압 전달부(240), 읽기/쓰기 회로(250) 및 컬럼 선택부(260)를 포함할 수 있다.
셀 어레이(210)는 다수의 메모리 블록들(211)을 포함할 수 있다. 메모리 블록(211)에는 사용자의 데이터가 저장될 수 있다.
도 4b를 참조하면, 메모리 블록(211)은 비트 라인들(BL0 to BLm-1)에 각각 연결된 복수의 셀 스트링들(221)을 포함할 수 있다. 각 열의 셀 스트링(221)은 적어도 하나의 드레인 선택 트랜지스터(DST)와, 적어도 하나의 소스 선택 트랜지스터(SST)를 포함할 수 있다. 선택 트랜지스터들(DST, SST) 사이에는, 복수 개의 메모리 셀들, 또는, 메모리 셀 트랜지스터들(MC0 to MCn-1)이 직렬로 연결될 수 있다. 각각의 메모리 셀(MC0 to MCn-1)은 셀 당 복수의 비트의 데이터 정보를 저장하는 MLC로 구성될 수 있다. 스트링들(221)은 대응하는 비트 라인들(BL0 to BLm-1)에 각각 전기적으로 연결될 수 있다.
도 4b는 낸드형 플래시 메모리 셀로 구성된 메모리 블록(211)을 예시적으로 도시하고 있다. 그러나 본 발명의 메모리 장치의 메모리 블록(211)은 낸드 플래시 메모리에만 국한되는 것은 아니라 노어 플래시 메모리(NOR-type Flash memory), 적어도 두 종류 이상의 메모리 셀들이 혼합된 하이브리드 플래시 메모리, 메모리 칩 내에 컨트롤러가 내장된 One-NAND 플래시 메모리 등으로도 구성될 수 있다. 반도체 장치의 동작 특성은 전하 저장층이 전도성 부유 게이트로 구성된 플래시 메모리 장치는 물론, 전하 저장층이 절연막으로 구성된 차지 트랩형 플래시(Charge Trap Flash; CTF)에도 적용될 수 있다.
도 4a로 돌아와, 제어 회로(220)는 메모리 장치(200)의 프로그램, 소거, 및 읽기 동작과 관련된 제반 동작을 제어할 수 있다.
전압 공급 회로(230)는 동작 모드에 따라서 각각의 워드 라인들로 공급될 워드 라인 전압들(예를 들면, 프로그램 전압, 리드 전압, 패스 전압 등)과, 메모리 셀들이 형성된 벌크(예를 들면, 웰 영역)로 공급될 전압을 제공할 수 있다. 전압 공급 회로(230)의 전압 발생 동작은 제어 회로(220)의 제어에 의해 수행될 수 있다.
전압 공급 회로(230)는 다수의 리드 데이터를 생성하기 위해 복수의 가변 리드 전압들을 생성할 수 있다.
전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 메모리 셀 어레이(210)의 메모리 블록들(또는 섹터들) 중 하나를 선택하고, 선택된 메모리 블록의 워드 라인들 중 하나를 선택할 수 있다. 전압 전달부(240)는 제어 회로(220)의 제어에 응답해서 전압 공급 회로(230)로부터 발생된 워드라인 전압을 선택된 워드 라인 및 비선택된 워드 라인들로 각각 제공할 수 있다.
읽기/쓰기 회로(250)는 제어 회로(220)에 의해서 제어되며, 동작 모드에 따라 감지 증폭기(sense amplifier)로서 또는 기입 드라이버(write driver)로서 동작할 수 있다. 예를 들면, 검증/정상 읽기 동작의 경우 읽기/쓰기 회로(250)는 메모리 셀 어레이(210)로부터 데이터를 읽기 위한 감지 증폭기로서 동작할 수 있다. 정상 읽기 동작 시 컬럼 선택부(260)는 열 어드레스 정보에 응답하여 읽기/쓰기 회로(250)로부터 읽혀진 데이터를 외부(예를 들면, 컨트롤러)로 출력할 수 있다. 이와 달리, 검증 읽기 동작시 읽혀진 데이터는 메모리 장치(200) 내부의 패스/페일 검증 회로(미도시)로 제공되어, 메모리 셀들의 프로그램 성공 여부를 판단하는데 이용될 수 있다.
프로그램 동작의 경우 읽기/쓰기 회로(250)는 셀 어레이(210)에 저장될 데이터에 따라 비트 라인들을 구동하는 기입 드라이버로서 동작할 수 있다. 읽기/쓰기 회로(250)는 프로그램 동작 시 셀 어레이(210)에 쓰일 데이터를 버퍼(미도시)로부터 수신하고, 입력된 데이터에 따라 비트라인들을 구동할 수 있다. 이를 위해 읽기/쓰기 회로(250)는 열들(또는 비트 라인들) 또는 열쌍(또는 비트 라인 쌍들)에 각각 대응되는 복수 개의 페이지 버퍼들(PB)(251)로 구성될 수 있다. 각각의 페이지 버퍼(251) 내부에는 복수의 래치들이 구비될 수 있다.
도 5a는 반도체 메모리 시스템(10)에 포함된 메모리 컨트롤러(100)의 동작을 나타내는 흐름도이다.
도 5b는 2비트 멀티 레벨 셀 비휘발성 메모리 장치의 특성 열화로 인하여 변형될 수 있는 프로그램 상태 및 소거 상태를 나타내는 문턱 전압 산포 그래프이다.
도 4a 및 도 5a를 참조하면, 메모리 컨트롤러(100)의 동작 방법은 제1 ECC 디코딩 단계(S510)로 구성되며, 제2 ECC 디코딩 단계(S530)가 추가적으로 구성될 수 있다.
예를 들어, 제1 ECC 디코딩 단계(S510)는 하드 리드 전압(VHD)으로 메모리 장치(200)의 메모리 셀로부터 리드된 데이터에 대한 하드 디시젼 ECC 디코딩 단계일 수 있다. 제1 ECC 디코딩 단계(S510)는 단계 S511 내지 단계 S515로 구성될 수 있다. 여기서, 메모리 셀로부터 리드된 데이터는 메모리 셀에 저장된 n 비트의 데이터 중 i번째 데이터를 리드한 데이터일 수 있다. n 및 i는 1 이상의 정수이다.
예를 들어, 제2 ECC 디코딩 단계(S530)는, 제1 ECC 디코딩 단계(S510)에서 i번째 데이터에 대한 하드 디시젼 ECC 디코딩이 최종적으로 실패한 경우에, i번째 데이터에 대하여 소프트 디시젼 ECC를 수행하는 소프트 디시젼 ECC 디코딩 단계일 수 있다. 제2 ECC 디코딩 단계(S530)는 단계 S531 내지 단계 S535로 구성될 수 있다. 여기서, 소프트 디시젼 데이터는 하드 디시젼 데이터에 대한 로그 우도비(LLR: Log Likelihood Ratio)일 수 있다.
단계 S511에서, 컨트롤러(100)는 사전 결정된 하드 리드 전압들(VHD)로 메모리 장치(200)로부터 하드 디시젼 데이터, 즉, 코드워드를 리드할 수 있다. 메모리 컨트롤러(100)는 읽기 커맨드 및 주소를 메모리 장치(200)로 전송할 수 있다. 메모리 장치(200)는 읽기 커맨드 및 주소에 응답하여, 사전 결정된 리드 전압들로 메모리 장치(200)로부터 하드 디시젼 데이터를 리드할 수 있다. 리드된 데이터는 메모리 컨트롤러(100)로 전송될 수 있다.
도 5b를 참조하면, 메모리 장치(200)의 메모리 셀이 멀티 레벨 셀인 경우, 사전 결정된 하드 리드 전압들(VHD)은 제1 내지 3리드 전압(Vread1, Vread2, Vread3)일 수 있다. 예를 들어, 메모리 셀에 저장된 2 비트의 데이터 중 MSB(Most Significant Bit)를 리드할 제1 및 3리드 전압(Vread1, Vread3)이 이용되며, 메모리 셀에 저장된 2 비트의 데이터 중 LSB(Least Significant Bit)를 리드할 경우 제2리드 전압(Vread2)이 이용된다.
단계 S513에서, ECC 부(130)는 제1 ECC 디코딩으로서 하드 디시젼 ECC 디코딩을 수행할 수 있다. ECC 부(130)는 메모리 장치(200)로부터 리드된 하드 디시젼 데이터를 에러 정정 코드를 이용하여 하드 디시젼 ECC 디코딩을 수행할 수 있다.
단계 S515에서, ECC 부(130)는 하드 디시젼 ECC 디코딩이 성공하였는지 판별한다. 즉, 단계 S515에서는 단계 S513에서 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터의 에러가 정정되었는지 판별된다. 예를 들어, ECC 부(130)는 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 단계 S515의 판단 결과, 단계 S513의 하드 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, ECC 부(130)는 에러 정정 디코딩을 종료할 수 있다. 단계 S513의 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터는 에러 정정된 데이터로서 메모리 컨트롤러(100) 외부로 출력되거나 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S515의 판단 결과, 단계 S513의 하드 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, ECC 부(130)는 제2 ECC 디코딩 단계(S530)를 수행할 수 있다.
단계 S531에서, ECC 부(130)는 메모리 장치(200)의 메모리 셀로부터 소프트 리드 전압들(VSD)로 데이터를 리드한 후, 메모리 셀의 상태를 판정하여, S511 단계에서 리드된 하드 디시젼 데이터에 대한 소프트 디시젼 데이터를 계산할 수 있다. ECC 부(130)는 저장부(110)에 저장된 확률 테이블을 이용하여 메모리 셀 및 그 이웃 메모리 셀로부터 리드된 데이터의 상태에 따른 메모리 셀로부터 리드된 하드 디시젼 데이터에 대한 소프트 디시젼 데이터를 계산할 수 있다. 여기서, 도 5b를 참조하면, 소프트 리드 전압들(VSD)은 제1 내지 3리드 전압(Vread1, Vread2, Vread3) 중 S511 단계에서 이용된 리드 전압 이외의 리드 전압이다. 예를 들어, S511 단계에서 메모리 셀에 저장된 MSB를 리드한 경우, 단계 S531에서 ECC 부(130)는 제2리드 전압(Vread2)으로 LSB를 리드한다. 마찬가지로, S511 단계에서 메모리 셀에 저장된 LSB를 리드한 경우, 단계 S531에서 ECC 부(130)는 제1, 3리드 전압(Vread1, Vread3)으로 MSB를 리드한다. 즉, 단계 S531에서의 소프트 리드 전압들(VSD)은 S511 단계에서의 하드 리드 전압들(VHD)을 제외한 리드 전압들이다. 여기서, 소프트 디시젼 데이터는 하드 디시젼 데이터에 대한 로그 우도비(LLR)일 수 있다.
확률 테이블에는 오류 확률이 저장될 수 있다. 여기서, 오류 확률은 리드 메모리 셀 및 각 이웃 메모리 셀들의 각각에 저장된 데이터의 상태에 따라 리드 메모리 셀로부터 리드된 하드 디시젼 데이터가 리드 메모리 셀에 저장된 데이터의 i번째 비트와 상이할 확률이다. 리드 메모리 셀 및 이웃 메모리 셀들의 각각에 저장된 데이터의 상태는 프로그램 상태 및 소거 상태 중 어느 하나이다.
이웃 메모리 셀은 리드 메모리 셀에 인접한 메모리 셀이며, 예를 들어, 리드 메모리 셀이 워드 라인 WL1 및 비트 라인 BL1에 의해 제어되는 메모리 셀인 경우, 이웃 메모리 셀은 워드 라인 WL0, WL1, WL2 및 비트 라인 BL0, Bl1, Bl2에 의해 제어되는 메모리 셀일 수 있다. 이하에서는 간명한 설명을 위하여, 리드 메모리 셀 및 이웃 메모리 셀들이 동일한 워드 라인에 의해 제어되는 메모리 셀들인 것으로 가정한다. 예를 들어, 리드 메모리 셀이 워드 라인 WL1 및 비트 라인 BL1에 의해 제어되는 메모리 셀인 경우, 이웃 메모리 셀들은 워드 라인 WL1 및 비트 라인 BL0, Bl2에 의해 제어되는 메모리 셀들일 수 있다. 즉, 이웃 메모리 셀들은 워드 라인을 기준으로 리드 메모리 셀의 좌우에 위치하는 메모리 셀들 및/또는 비트 라인을 기준으로 리드 메모리 셀의 좌우에 위치하는 메모리 셀들일 수 있다. 그러나, 이에 한정되는 것은 아니다.
이하에서는 ECC 부(130)가 단계 S531에서 메모리 장치(200)로부터 리드된 하드 디시젼 데이터에 기초하여 소프트 디시젼 데이터를 계산하는 제1기법을 설명하기로 한다.
메모리 셀이 n 비트의 데이터를 저장하는 메모리 셀인 경우, 리드 메모리 셀에 저장된 데이터의 i번째 비트의 오류 확률은 하기 수학식 1과 같이 나타낼 수 있다.
Figure pat00001
여기서, P는 리드 메모리 셀 및 이웃 메모리 셀들에 저장된 데이터의 상태에 따라 리드 메모리 셀로부터 리드된 하드 디시젼 데이터가 메모리 셀에 저장된 데이터의 i번째 비트와 상이할 확률, 즉, 오류 확률이고, y는 리드 메모리 셀로부터 리드된 하드 디시젼 데이터이고, x는 리드 메모리 셀에 저장된 데이터의 i번째 비트이며, Xr은 리드 메모리 셀에 저장된 데이터의 상태이며, Xn은 각 이웃 메모리 셀들에 저장된 데이터의 상태이다.
하기 표 1은, 리드 메모리 셀 및 이웃 메모리 셀들이 2비트의 데이터를 저장하는 메모리 셀, 즉 멀티 레벨 셀인 경우, 리드 메모리 셀의 MSB의 오류 확률을 나타내는 확률 테이블의 일 예를 나타낸다.
Xn1 Xr Xn2 MSB의 P
P3 E P3 1.26×10-2
E P1 E 1.44×10-2
P3 P2 P3 1.48×10-2
E P3 E 1.79×10-3
P3 P3 P3 6.35×10-4
여기서, 'P1' 내지 'P3'는 메모리 셀에 저장된 데이터가 제1 내지 3프로그램 상태인 경우를 의미하며, 'E'는 메모리 셀에 저장된 데이터가 소거 상태인 경우를 의미한다. 여기서, 표 1을 참조하면, 리드 메모리 셀에 저장된 데이터의 상태가 'E'이며, 이웃 메모리 셀들에 저장된 데이터의 상태가 'P3'인 경우, 메모리 셀로부터 리드된 MSB의 값이 잘못된 값일 확률이 1.26×10-2임을 알 수 있다. 여기서, Xn1은 리드 메모리 셀의 왼쪽에 위치한 이웃 메모리 셀이며, Xn2는 리드 메모리 셀의 왼쪽에 위치한 이웃 메모리 셀이다.
하기 표 2는 메모리 셀이 2비트의 데이터를 저장하는 메모리 셀, 즉 멀티 레벨 셀인 경우, 메모리 셀의 LSB의 오류 확률을 나타내는 확률 테이블의 일 예를 나타낸다.
Xn1 Xr Xn2 LSB의 P
P3 E P3 4.60×10-3
E P1 E 4.44×10-3
P3 P2 P3 4.21×10-3
E P3 E 1.20×10-3
P3 P3 P3 4.58×10-4
ECC 부(130)는 상기 확률 테이블을 이용하여 메모리 장치(200)로부터 리드된 하드 디시젼 데이터에 기초하여 소프트 디시젼 데이터를 계산할 수 있다.
구체적으로, ECC 부(130)는 하기 수학식 2를 이용하여 하드 디시젼 데이터에 대한 소프트 디시젼 데이터, 즉, 로그 우도 비(LLR : Log Likelihood Ratio, 이하 'LLR'이라고 함)을 계산할 수 있다.
Figure pat00002
여기서, LLR은 로그 우도 비이고, x는 리드 메모리 셀에 저장된 데이터의 i번째 비트이고, Yr은 리드 메모리 셀로부터 리드된 데이터의 상태이며, Yn은 각 이웃 메모리 셀들로부터 리드된 데이터의 상태이다. 상기 수학식 2는 LLR이 양수이면 리드 메모리 셀에 저장된 데이터의 i번째 비트가 "1"일 확률이 상대적으로 높다는 것을 의미하며, LLR가 음수이면 메모리 셀에 저장된 데이터의 i번째 비트가 "0"일 확률이 상대적으로 높다는 것을 의미한다. LLR의 크기가 클수록, 리드 메모리 셀에 저장된 데이터의 i번째 비트가 "1" 또는 "0"일 확률의 신뢰도가 높아진다.
수학식 2의 리드 메모리 셀 및 이웃 메모리 셀들로부터 리드된 데이터의 상태가 주어졌을 때, 메모리 셀에 저장된 데이터의 i번째 비트가 "1" 또는 "0"일 확률은 확률 테이블에 기록되어 있지 않으므로, 수학식 2의 LLR은 수학식 3 및 확률 테이블을 통해 근사될 수 있다.
Figure pat00003
여기서, y는 리드 메모리 셀로부터 리드된 하드 디시젼 데이터이고, x는 메모리 셀에 저장된 i번째 비트의 값이다. 수학식 2 및 3을 참조하면, Yn은 Xn으로 근사할 수 있으며, Yr은 Xr로 근사할 수 있다. 이에 따라, 수학식 2의 LLR은 수학식 3을 통해 계산될 수 있다. 그리고 수학식 3의 조건부 확률은 수학식 1 및 확률 테이블을 통해 계산될 수 있다. 따라서, 수학식 2의 LLR은 수학식 3 및 확률 테이블을 통해 계산될 수 있다.
상술한 바와 같이, 단계 S531에서 ECC 부(130)는 상기 수학식 1 내지 3과 확률 테이블, 즉, 표 1 및 2를 이용하여 리드 메모리 셀에 저장된 데이터의 i번째 비트의 LLR(즉, 하드 디시젼 데이터에 대한 소프트 디시젼 데이터)를 계산할 수 있다.
상술한 바와 같은 제1기법은 리드 메모리 셀 및 이웃 메모리 셀들의 상태를 고려하여 메모리 셀에 저장된 각 비트들의 LLR을 계산하는 기법이다.
이하에서는 ECC 부(130)가 단계 S531에서 메모리 장치(200)의 리드 메모리 셀로부터 리드된 하드 디시젼 데이터에 기초하여 소프트 디시젼 데이터를 계산하는 제2기법을 설명하기로 한다.
메모리 셀이 n 비트의 데이터를 저장하는 메모리 셀인 경우, 리드 메모리 셀로부터 리드된 데이터의 오류 확률은 하기 수학식 4와 같이 나타낼 수 있다.
Figure pat00004
여기서, P는 리드 메모리 셀 및 이웃 메모리 셀들에 저장된 데이터의 상태에 따라 메모리 셀로부터 리드된 데이터의 상태가 'Yr'일 확률을 의미하며, Yr는 리드 메모리 셀로부터 리드된 데이터의 상태로서 프로그램 상태 또는 소거 상태 중 하나이고, Xr는 메모리 셀에 저장된 데이터의 상태이며, Xn은 메모리 셀의 각 이웃 메모리 셀들에 저장된 데이터의 상태이다.
하기 표 3은, 리드 메모리 셀 및 이웃 메모리 셀들이 2비트의 데이터를 저장하는 메모리 셀, 즉 멀티 레벨 셀인 경우, 리드 메모리 셀로부터 리드된 데이터의 상태 확률을 나타내는 확률 테이블의 일 예를 나타낸다.
Xn1 Xr Xn2 Yr P


P3

E

P3		 E 9.88×10-1
P1 1.26×10-2
P2 2.42×10-6
P3 0


E

P1

E		 E 8.63×10-3
P1 9.86×10-1
P2 5.76×10-3
P3 0
여기서, 표 3을 참조하면, 리드 메모리 셀에 저장된 데이터의 상태가 'E'이며, 각 이웃 메모리 셀들에 저장된 데이터의 상태가 'P3'인 경우, 리드 메모리 셀로부터 리드된 데이터의 상태는 'E'일 확률이 9.88×10-1이며, 'P1'일 확률이 1.26×10-2임을 알 수 있다. 따라서, 리드 메모리 셀로부터 리드된 데이터의 상태가 리드 메모리 셀에 저장된 데이터의 상태와 동일할 확률은 대략 99%임을 알 수 있다.
ECC 부(130)는 상기 확률 테이블을 이용하여 메모리 장치(200)로부터 리드된 하드 디시젼 데이터에 기초하여 소프트 디시젼 데이터를 계산할 수 있다.
구체적으로, ECC 부(130)는 하기 수학식 5를 이용하여 하드 디시젼 데이터에 대한 소프트 디시젼 데이터, 즉, LLR을 계산할 수 있다.
Figure pat00005
여기서, LLR은 메모리 셀에 저장된 데이터의 i번째 비트에 대한 로그 우도 비이고, x는 메모리 셀에 저장된 데이터의 i번째 비트이고, Yr는 리드 메모리 셀로부터 리드된 데이터의 상태이며, Yn은 메모리 셀의 각 이웃 메모리 셀들로부터 리드된 데이터의 상태이다.
수학식 5를 참조하면, LLR은 리드 메모리 셀에 저장된 데이터의 i번째 비트가 0인 경우, 리드 메모리 셀로부터 리드된 데이터의 상태가 'Yr'이고, 각 이웃 메모리 셀들로부터 리드된 데이터의 상태가 'Yn'인 확률과 리드 메모리 셀에 저장된 데이터의 i번째 비트가 1인 경우, 리드 메모리 셀로부터 리드된 데이터의 상태가 'Yr'이고, 각 이웃 메모리 셀들로부터 리드된 데이터의 상태가 'Yn'인 확률에 대한 로그 우도 비이다. 여기서, 'Yr' 및 'Yn'은 프로그램 상태 또는 소거 상태 중 어느 하나이다.
하기 수학식 6은 수학식 5의 LLR을 계산하기 위한 확률 계산식을 나타낸다.
Figure pat00006
여기서,
Figure pat00007
는 리드 메모리 셀에 저장된 데이터의 상태가 'Xr'로 주어졌을 때 리드 메모리 셀 및 이웃 메모리 셀들로부터 리드된 데이터들의 상태가 각각 'Yr' 또는 'Yn'일 확률이다. Ns은 메모리 셀이 가질 수 있는 상태의 개수이며, 본 실시예에서는 멀티 레벨 셀(MLC)이므로 4이다. NC는 리드 메모리 셀 및 이웃 메모리 셀과 이웃 메모리 셀의 이웃 메모리 셀의 개수의 개수이며, 본 실시예에서는 리드 메모리셀이 1개, 메모리 셀의 이웃 메모리셀이 2개, 이웃 메모리의 이웃 메모리 셀이 2개이므로 Nc는 5이다. 그리고, 수학식 6의
Figure pat00008
은 이웃 메모리 셀 및 이웃 메모리 셀의 이웃 메모리 셀들에 저장된 데이터의 상태에 따라 이웃 메모리 셀로부터 리드된 데이터의 상태가 'Yn'일 확률이며, 이웃 메모리 셀의 개수만큼 계산되어 수학식 6에 곱해지며, 본 실시예에서는 리드 메모리 셀의 이웃 메모리 셀이 2개이므로, 각각의 이웃 메모리 셀마다 확률이 계산되어 곱해진다. Ynn는 이웃 메모리 셀의 이웃 메모리 셀로부터 리드된 데이터의 상태로서 프로그램 상태 또는 소거 상태 중 하나이다.
수학식 6의
Figure pat00009
및
Figure pat00010
는 수학식 4 및 표 3을 참조하여 계산될 수 있다.
상술한 바와 같이, 단계 S531에서 ECC 부(130)는 상기 수학식 5 및 6과 확률 테이블, 즉, 표 3을 이용하여 리드 메모리 셀에 저장된 데이터의 i번째 비트의 LLR(즉, 하드 디시젼 데이터에 대한 소프트 디시젼 데이터)을 계산할 수 있다.
상술한 바와 같은 제2기법도 제1기법과 마찬가지로 리드 메모리 셀 및 이웃 메모리 셀들의 상태를 고려하여 메모리 셀에 저장된 데이터의 i번째 비트의 LLR을 계산하는 기법이다.
상술한 바와 같이 ECC 부(130)는 제1 또는 2기법을 이용하여 리드 메모리 셀 및 이웃 메모리 셀들의 상태에 따른 리드 메모리 셀에 저장된 데이터의 i번째 비트의 LLR을 계산하고, 계산된 LLR을 이용하여 소프드 디시젼 ECC 디코딩을 수행할 수 있다. 또는 저장부(100)가 제1 또는 2기법을 이용하여 계산된 리드 메모리 셀 및 이웃 메모리 셀들의 상태에 따른 리드 메모리 셀에 저장된 데이터의 i번째 비트의 LLR을 LLR 테이블에 저장한 후, ECC 부(130)가 상기 LLR 테이블에 저장된 LLR을 이용하여 소프드 디시젼 ECC 디코딩을 수행할 수도 있다.
단계 S533에서, 제2 ECC 디코딩으로서 소프트 디시젼 ECC 디코딩이 수행될 수 있다. 소프트 디시젼 ECC 디코딩은 소프트 디시젼 데이터에 기반하여 수행될 수 있다.
단계 S535에서, 소프트 디시젼 ECC 디코딩이 성공되었는지 판별된다. 즉, 단계 S535에서는 단계 S533에서 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터의 에러가 정정되었는지 판별된다. 예를 들어, 메모리 컨트롤러(100)는 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터 및 패리티 검사 행렬(Parity Check Matrix)을 이용하여, 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터의 에러가 정정되었는지 판별한다. 예를 들어, 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')일 때, 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터는 올바른 데이터인 것으로 판별될 수 있다. 반면, 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터와 패리티 검사 행렬의 연산 결과가 영행렬('0')이 아닐 때, 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터는 올바른 데이터가 아닌 것으로 판별될 수 있다.
상기 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터와 패리티 검사 행렬의 연산, 그리고 하드 디시젼 ECC 디코딩된 하드 디시젼 데이터와 패리티 검사 행렬의 연산은 동일하게 수행될 수 있다.
상기 단계 S535의 판단 결과, 단계 S533의 소프트 디시젼 ECC 디코딩이 성공적인 것으로 판별된 경우, 단계 S520에서는 단계 S531의 동작이 성공적인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다. 단계 S533의 소프트 디시젼 ECC 디코딩된 소프트 디시젼 데이터는 에러 정정된 데이터로서 메모리 컨트롤러(100) 외부로 출력되거나 메모리 컨트롤러(100)의 내부에서 사용될 수 있다.
상기 단계 S535의 판단 결과, 단계 S533의 소프트 디시젼 ECC 디코딩이 실패인 것으로 판별된 경우, 단계 S540에서는 단계 S531의 동작이 실패인 것으로 평가되며 에러 정정 디코딩은 종료될 수 있다.
도 6은 태너 그래프로 표현되는 LDPC 디코딩을 나타내는 개념도이다.
도 7은 LDPC 코드 구조를 나타내는 개념도이다.
도 8은 LDPC 디코딩에 따른 신드롬 체크 과정을 나타내는 개념도이다.
ECC는 저장 시스템에서 통상적으로 사용될 수 있다. 저장 디바이스에서 발생하는 다양한 물리적 현상은 저장되는 정보를 손상시키는 잡음 효과를 야기한다. 에러 보정 코딩 스킴은 저장된 정보를 최종적인 에러로부터 보호하기 위해 사용될 수 있다. 이것은 메모리　디바이스 내의 저장 이전에 정보를 인코딩함으로써 수행될 수 있다. 인코딩 프로세스는 정보에 리던던시를 추가함으로써 그 정보 비트 시퀀스를 코드워드로 변환한다. 이러한 리던던시는 디코딩 프로세스를 통해 어떻게든 손상된 코드워드로부터 정보를 복구하기 위해 사용될 수 있다.
반복 코딩 스킴에서, 코드는 몇가지 단순한 구성 코드의 연속으로 구성되고, 그 단순 코드의 구성 디코더 사이에서 정보를 교환함으로써 반복 디코딩 알고리즘을 사용하여 디코딩될 수 있다. 통상적으로, 이러한 코드는 구성 코드 간의 상호연결을 나타내는 태너 그래프(Tanner graph) 또는 이분 그래프(bipartite graph)를 사용하여 정의될 수 있다. 이러한 경우에, 디코딩은 그래프 에지를 통해 패싱하는 반복적인 메시지로 보여질 수 있다.
대중적인 종류의 반복적 코드는 저밀도 패리티 체크(Low Density Parity Check; LDPC) 코드이다. LDPC 코드는 저밀도의(sparse) 패리티 체크 행렬 H에 의해 형성되는 선형 이진 블록 코드이다.
도 6을 참조하면, 상기 LDPC 코드는 코드를 정의하는 패리티 검사행렬(Parity check matrix)의 각 행과 열에 1의 수가 매우 적은 부호로서, 체크 노드(check node)들(610)과 변수 노드(variable node)들(620)과, 상기 검사노드들(610)과 변수노드들(620)을 연결하는 에지(Edge)들(615)로 구성된 태너 그래프에 의해 그 구조가 정의될 수 있다. 상기 체크 노드(610)로부터 검사노드 프로세싱 후에 변수노드(620)로 전달되는 값은 체크 노드 메시지(615A)이고, 상기 변수 노드(620)에서 변수노드 프로세싱 후 상기 체크 노드(610)로 전달되는 값은 변수 노드 메시지(615B)이다.
최초로 처리되는 메시지는 상기 변수 노드(620)가 처리하는 입력 로그 우도 비(log likelihood ratio; LLR) 값이다.
상기 LDPC 코드의 디코딩은 일반적으로 sum-product 알고리즘에 의한 반복 디코딩(iterative decoding)이다. 상기 sum-product 알고리즘을 단순화한 Min-sum 알고리즘과 같은 준최적 방법의 message-passing 알고리즘을 이용한 디코딩도 가능하다.
예를 들어, 도 7을 참조하면, LDPC 코드의 태너 그래프는 정해진 LDPC 코드의 패리티 검사식을 나타내는 4개의 체크 노드(610)와, 각 심볼을 나타내는 8개의 변수 노드(620) 및 이들의 연관성을 나타내는 에지들(615)들로 이루어진다. 상기 에지들(615)은 각 체크 노드(610)에서 상기 체크 노드(610)가 나타내는 패리티 검사식에 포함되는 코드 심볼에 해당하는 변수 노드(620)에 연결 될 수 있다. 도 7은, 모든 체크 노드(610) 각각에 연결된 변수 노드의 수가 4개로 일정하고, 모든 변수 노드(620) 각각에 연결된 검사노드의 수가 2개로 일정한, 정규 LDPC 코드를 예시하고 있다.
도 8을 참조하면, 상기 태너 그래프에 대응되는 패리티 검사 행렬(H)이 도시된다. 이것은 패리티 검사식들의 그래픽 표현과 유사하여, 상기 패리티 검사행렬(H)의 각 열 및 각 행에는 동일한 개수의 1이 있다. 즉, 패리티 검사행렬(H)의 각 열은 각 변수 노드들(620)에 더한 상기 체크 노드들(610)의 연결을 나타내는 2개의 1을 가지며, 각 행은 상기 각 체크 노드들(610)에 대한 상기 변수 노드들(620)의 연결을 나타내는 4개의 1을 갖는다.
상기 LCPC 디코딩에서, 태너 그래프상의 변수 노드(620)와 체크 노드(610)들이 각 노드별로 생성 및 업데이트 한 메시지들을 서로 교환하는 과정을 반복한다. 이때, 각 노드는 sum-product 알고리듬 혹은 그와 유사한 준 최적의 방법을 이용하여 메시지를 업데이트할 수 있다.
메모리 블록(211)의 메모리 셀로부터 리드된 소정 길이의 코드워드에 대한 LDPC 디코딩은, 변수 노드(620)의 초기 업데이트 이후, 체크 노드(610) 업데이트와, 변수 노드(620) 업데이트와, 신드롬 체크로 구성되는 1 반복(iteration)이 복수 회로 구성될 수 있다. 상기 1 반복 후에, 상기 신드롬 체크의 결과가 소정 조건을 만족하면 상기 LDPC 디코딩을 종료하고, 상기 신드롬 체크의 결과가 소정 조건을 만족하지 못하면, 상기 메모리 블록(211)의 당해 메모리 셀에 대해 상기 1 반복을 다시금 수행할 수 있다. 상기 복수 회의 1 반복은 소정 회수로 제한되며, 상기 소정 회수에 도달할 때까지 상기 소정 조건을 만족하지 못하면, 상기 코드워드에 대한 LDPC 디코딩, 즉 ECC 디코딩은 실패한 것으로 평가될 수 있다.
도 8을 참조하면, 상기 신드롬 체크는 상기 변수 노드(620) 업데이트의 결과로 획득되는 벡터(v)와 상기 패리티 검사행렬(H)의 곱(product; Hv t) 연산 결과가 상기 소정 조건을 만족하는지 여부를 확인하는 과정이며, 상기 곱(product) 연산 결과로서 영 벡터(0)가 획득되면 상기 소정 조건을 만족하게 된다.
도 8은 상기 신드롬 체크 과정을 나타내고 있다. 도 8은 예시적으로 상기 곱(product) 연산 결과로서 영이 아닌 벡터 "01000"을 도시하고 있으며, 따라서 도 8이 나타내는 신드롬 체크는 상기 소정 조건을 만족하지 못한 것이어서 상기 1 반복을 다시 수행해야 한다는 것을 보여주고 있다.
도 9는 본 발명의 일실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(15000) 및 반도체 메모리 장치(16000)를 포함하는 전자 장치(10000)의 블록도이다.
도 9를 참조하면, 이동 전화기(cellular phone), 스마트 폰(smart phone), 또는 태블릿(tablet) PC와 같은 전자 장치(10000)는 예를 들어 플래시 메모리 장치로 구현될 수 있는 반도체 메모리 장치(16000)와, 반도체 메모리 장치(16000)의 동작을 제어할 수 있는 메모리 컨트롤러(15000)를 포함할 수 있다.
반도체 메모리 장치(16000)는 도3 내지 도4b를 참조하여 설명된 반도체 메모리 장치(200)에 대응된다. 반도체 메모리 장치(16000)는 랜덤 데이터를 저장 할 수 있다.
메모리 컨트롤러(15000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100)에 대응된다. 메모리 컨트롤러(15000)는 전자 장치의 전반적인 동작을 제어하는 프로세서(11000)에 의하여 제어될 수 있다.
반도체 메모리 장치(16000)에 저장된 데이터는 프로세서(11000)의 제어에 따라 동작하는 메모리 컨트롤러(15000)의 제어에 따라 디스플레이(13000)를 통하여 디스플레이될 수 있다.
무선 송수신기(12000)는 안테나(ANT)를 통하여 무선 신호를 주거나 받을 수 있다. 예들 들어, 무선 송수신기(12000)는 안테나(ANT)를 통하여 수신된 무선 신호를 프로세서(11000)가 처리할 수 있는 신호로 변환할 수 있다. 따라서 프로세서(11000)는 무선 송수신기(12000)로부터 출력된 신호를 처리하고, 처리된 신호를 메모리 컨트롤러(15000)를 통하여 반도체 메모리 장치(16000)에 저장하거나 또는 디스플레이(13000)를 통하여 디스플레이할 수 있다.
무선 송수신기(12000)는 프로세서(11000)로부터 출력된 신호를 무선 신호로 변환하고, 변환된 무선 신호를 안테나(ANT)를 통하여 외부로 출력할 수 있다.
입력 장치(14000)는 프로세서(11000)의 동작을 제어하기 위한 제어 신호 또는 프로세서(11000)에 의하여 처리될 데이터를 입력할 수 있는 장치로서, 터치 패드 (touch pad)와 컴퓨터 마우스(computer mouse)와 같은 포인팅 장치(pointing device), 키패드(keypad), 또는 키보드로 구현될 수 있다.
프로세서(11000)는 반도체 메모리 장치(16000)로부터 출력된 데이터, 무선 송수신기(12000)로부터 출력된 무선 신호, 또는 입력 장치(14000)로부터 출력된 데이터가 디스플레이(13000)를 통하여 디스플레이될 수 있도록 디스플레이(13000)를 제어할 수 있다.
도 10은 본 발명의 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 일실시예에 따른 메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)를 포함하는 전자 장치(20000)의 블록도이다.
메모리 컨트롤러(24000) 및 반도체 메모리 장치(25000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 10을 참조하면, PC(personal computer), 태블릿 컴퓨터(tablet computer), 넷-북(net-book), e-리더(e-reader), PDA(personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어와 같은 데이터 처리 장치로 구현될 수 있는 전자 장치(20000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(25000)와, 반도체 메모리 장치(25000)의 동작을 제어할 수 있는 메모리 컨트롤러(24000)를 포함할 수 있다.
전자 장치(20000)는 전자 장치(20000)의 전반적인 동작을 제어하기 위한 프로세서(21000)를 포함할 수 있다. 메모리 컨트롤러(24000)는 프로세서(21000)에 의하여 제어될 수 있다.
프로세서(21000)는 입력 장치(22000)에 의하여 발생한 입력 신호에 따라 반도체 메모리 장치에 저장된 데이터를 디스플레이를 통하여 디스플레이할 수 있다. 예들 들어, 입력 장치(22000)는 터치 패드 또는 컴퓨터 마우스와 같은 포인팅 장치, 키패드, 또는 키보드로 구현될 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)를 포함하는 전자 장치(30000)의 블록도이다.
메모리 컨트롤러(32000) 및 반도체 메모리 장치(34000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 11을 참조하면, 전자 장치(30000)는 카드 인터페이스(31000), 메모리 컨트롤러(32000), 및 반도체 메모리 장치(34000), 예들 들어 플래시 메모리 장치를 포함할 수 있다.
전자 장치(30000)는 카드 인터페이스(31000)를 통하여 호스트(HOST)와 데이터를 주거나 받을 수 있다. 일실시예에 따라, 카드 인터페이스(31000)는 SD(secure digital) 카드 인터페이스 또는 MMC(multi-media card) 인터페이스일 수 있으나 이에 한정되는 것은 아니다. 카드 인터페이스(31000)는 전자 장치(30000)와 통신할 수 있는 호스트(HOST)의 통신 프로토콜에 따라 호스트(HOST)와 메모리 컨트롤러(32000) 사이에서 데이터 교환을 인터페이스할 수 있다.
메모리 컨트롤러(32000)는 전자 장치(30000)의 전반적인 동작을 제어하며, 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 데이터의 교환을 제어할 수 있다. 또한 메모리 컨트롤러(32000)의 버퍼 메모리(325)는 카드 인터페이스(31000)와 반도체 메모리 장치(34000) 사이에서 주고받는 데이터를 버퍼링할 수 있다.
메모리 컨트롤러(32000)는 데이터 버스(DATA) 및 어드레스 버스(ADDRESS)를 통하여 카드 인터페이스(31000)와 반도체 메모리 장치(34000)와 접속될 수 있다. 일실시예에 따라 메모리 컨트롤러(32000)는 카드 인터페이스(31000)로부터 리드 또는 라이트하고자 하는 데이터의 어드레스를 어드레스 버스(ADDRESS)를 통하여 수신하고 이를 반도체 메모리 장치(34000)로 전송할 수 있다.
또한, 메모리 컨트롤러(32000)는 카드 인터페이스(31000) 또는 반도체 메모리 장치(34000) 각각에 접속된 데이터 버스(DATA)를 통하여 리드 또는 라이트하고자 하는 데이터를 수신하거나 전송할 수 있다.
도 11의 전자 장치(30000)가 PC, 태블릿 PC, 디지털 카메라, 디지털 오디오 플레이어, 이동 전화기, 콘솔 비디오 게임 하드웨어, 또는 디지털 셋-탑 박스와 같은 호스트(HOST)에 접속될 때, 호스트(HOST)는 카드 인터페이스(31000)와 메모리 컨트롤러(32000)를 통하여 반도체 메모리 장치(34000)에 저장된 데이터를 주거나 받을 수 있다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)를 포함하는 전자 장치의 블록도를 나타낸다.
메모리 컨트롤러(44000) 및 반도체 메모리 장치(45000)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 12를 참조하면, 전자 장치(40000)는 플래시 메모리 장치와 같은 반도체 메모리 장치(45000), 반도체 메모리 장치(45000)의 데이터 처리 동작을 제어하기 위한 메모리 컨트롤러(44000), 및 전자 장치(40000)의 전반적인 동작을 제어할 수 있는 이미지 센서(41000)를 포함할 수 있다.
전자 장치(40000)의 이미지 센서(42000)는 광학 신호를 디지털 신호로 변환하고, 변환된 디지털 신호는 이미지 센서(41000)의 제어하에 반도체 메모리 장치(45000)에 저장되거나 또는 디스플레이(43000)를 통하여 디스플레이될 수 있다. 또한, 반도체 메모리 장치(45000)에 저장된 디지털 신호는 이미지 센서(41000)의 제어하에 디스플레이(43000)를 통하여 디스플레이될 수 있다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 메모리 시스템을 포함하는 전자 장치로서, 본 발명의 또 다른 일실시예에 따른 메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)를 포함하는 전자 장치(60000)의 블록도이다.
메모리 컨트롤러(61000) 및 반도체 메모리 장치(62000A, 62000B, 62000C)는 도3 내지 도8e를 참조하여 설명된 메모리 컨트롤러(100) 및 반도체 메모리 장치(200)에 대응될 수 있다.
도 13을 참조하면, 전자 장치(60000)는 SSD(solid state drive)와 같은 데이터 저장 장치로 구현될 수 있다.
전자 장치(60000)는 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C)과, 다수개의 반도체 메모리 장치들(62000A, 62000B, 62000C) 각각의 데이터 처리 동작을 제어할 수 있는 메모리 컨트롤러(61000)를 포함할 수 있다.
전자 장치(60000)는 메모리 시스템 또는 메모리 모듈로 구현될 수 있다.
일실시예에 따라 메모리 컨트롤러(61000)는 전자 장치(60000)의 내부 또는 외부에 구현될 수 있다.
도 14는 도 13에 도시된 전자 장치(60000)를 포함하는 데이터 처리 시스템의 블록도이다.
도 13 및 도 14를 참조하면, RAID(Redundant Array of Independent Disks) 시스템으로 구현될 수 있는 데이터 저장 장치(70000)는 RAID 컨트롤러(71000)와, 다수개의 메모리 시스템들(72000A, 72999B to 72000N)을 포함할 수 있다.
다수개의 메모리 시스템들(72000A, 72999B to 72000N) 각각은 도 13에 도시된 전자 장치(60000)일 수 있다. 다수개의 메모리 시스템들(72000A, 72999B to 72000N)은 RAID 어레이를 구성할 수 있다. 데이터 저장 장치(70000)는 SSD로 구현될 수 있다.
프로그램 동작 동안, RAID 컨트롤러(71000)는 호스트로부터 출력된 프로그램 데이터를 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라 다수개의 메모리 시스템들(72000A, 72999B to 72000N) 중에서 어느 하나의 메모리 시스템으로 출력할 수 있다.
또한, 리드 동작 동안, RAID 컨트롤러(71000)는 다수개의 RAID 레벨들 중에서 호스트로부터 출력된 RAID 레벨 정보에 기초하여 선택된 어느 하나의 RAID 레벨에 따라서 다수개의 메모리 시스템중(72000A, 72999B to 72000N)에서 어느 하나의 메모리 시스템으로부터 리드된 데이터를 호스트로 전송할 수 있다.
본 발명의 상세한 설명에서는 구체적인 일실시예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 수 있다.

Claims (20)

  1. 메모리 컨트롤러의 동작 방법에 있어서,
    각 메모리 셀들로부터 리드된 제1데이터에 기초한 경판정 오류 정정 디코딩이 실패한 경우, 각 메모리 셀들로부터 제2데이터를 리드하는 단계; 및
    상기 각 메모리 셀들로부터 리드된 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 각 메모리 셀들로부터 리드된 제1 및 2데이터에 기초한 상기 각 메모리 셀들로부터 리드된 상기 제1데이터의 로그 우도 비(LLR : Log Likelihood Ratio)를 이용하여 연판정 오류 정정 디코딩을 수행하는 단계
    를 포함하는 메모리 컨트롤러의 동작 방법.
  2. 제 1 항에 있어서,
    상기 각 메모리 셀들은 n 비트의 제3데이터를 저장하고,
    상기 제1데이터는 상기 제3데이터 중 i번째 비트에 대응하며,
    상기 제2데이터는 상기 제3데이터 중 상기 i번째 비트를 제외한 비트들에 대응하고,
    상기 n 및 i는 1 이상의 정수인,
    메모리 컨트롤러의 동작 방법.
  3. 제 2 항에 있어서,
    상기 제1데이터는 상기 제3데이터의 최상위 비트에 대응하는
    메모리 컨트롤러의 동작 방법.
  4. 제 2 항에 있어서,
    상기 각 메모리 셀들은 2 비트의 제3데이터를 저장하는
    메모리 컨트롤러의 동작 방법.
  5. 제 1 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 워드 라인에 위치하는
    메모리 컨트롤러의 동작 방법.
  6. 제 5 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 워드 라인을 기준으로 상기 각 메모리 셀들에 인접하는
    메모리 컨트롤러의 동작 방법.
  7. 제 1 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 비트 라인에 위치하는
    메모리 컨트롤러의 동작 방법.
  8. 제 7 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 비트 라인을 기준으로 상기 각 메모리 셀들에 인접하는
    메모리 컨트롤러의 동작 방법.
  9. 제 2 항에 있어서,
    상기 제1데이터의 로그 우도 비는
    상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터에 따라 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 조건부 확률과 1일 조건부 확률의 로그 우도 비인
    메모리 컨트롤러의 동작 방법.
  10. 제 2 항에 있어서,
    상기 제1데이터의 로그 우도 비는
    상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 1일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률과 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률의 로그 우도 비인
    메모리 컨트롤러의 동작 방법.
  11. 메모리 컨트롤러에 있어서,
    각 메모리 셀들로부터 리드된 제1데이터에 기초한 경판정 오류 정정 디코딩이 실패한 경우, 각 메모리 셀들로부터 제2데이터를 리드하는 제1수단; 및
    상기 각 메모리 셀들로부터 리드된 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 각 메모리 셀들로부터 리드된 제1 및 2데이터에 기초한 상기 각 메모리 셀들로부터 리드된 상기 제1데이터의 로그 우도 비(LLR : Log Likelihood Ratio)를 이용하여 연판정 오류 정정 디코딩을 수행하는 제2수단
    을 포함하는 메모리 컨트롤러.
  12. 제 11 항에 있어서,
    상기 각 메모리 셀들은 n 비트의 제3데이터를 저장하고,
    상기 제1데이터는 상기 제3데이터 중 i번째 비트에 대응하며,
    상기 제2데이터는 상기 제3데이터 중 상기 i번째 비트를 제외한 비트들에 대응하고,
    상기 n 및 i는 1 이상의 정수인,
    메모리 컨트롤러.
  13. 제 12 항에 있어서,
    상기 제1데이터는 상기 제3데이터의 최상위 비트에 대응하는
    메모리 컨트롤러.
  14. 제 12 항에 있어서,
    상기 각 메모리 셀들은 2 비트의 제3데이터를 저장하는
    메모리 컨트롤러.
  15. 제 11 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 워드 라인에 위치하는
    메모리 컨트롤러.
  16. 제 15 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 워드 라인을 기준으로 상기 각 메모리 셀들에 인접하는
    메모리 컨트롤러.
  17. 제 11 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 각 메모리 셀들과 동일한 비트 라인에 위치하는
    메모리 컨트롤러.
  18. 제 17 항에 있어서,
    상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들은 상기 비트 라인을 기준으로 상기 각 메모리 셀들에 인접하는
    메모리 컨트롤러.
  19. 제 12 항에 있어서,
    상기 제1데이터의 로그 우도 비는
    상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터 및 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 리드된 상기 제1 및 2데이터에 따라 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 조건부 확률과 1일 조건부 확률의 로그 우도 비인
    메모리 컨트롤러.
  20. 제 12 항에 있어서,
    상기 제1데이터의 로그 우도 비는
    상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 1일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률과 상기 각 메모리 셀들에 저장된 상기 제3데이터의 i번째 비트가 0일 때 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드되고, 상기 각 메모리 셀들에 이웃한 상기 각 메모리 셀들로부터 상기 제1 및 2데이터가 리드될 조건부 확률의 로그 우도 비인
    메모리 컨트롤러.
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