KR20180011330A - 광학 매체에 대한 저전력 모드 신호 브릿지 - Google Patents

광학 매체에 대한 저전력 모드 신호 브릿지 Download PDF

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KR20180011330A
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Abstract

2 개의 디바이스들 간에 데이터의 송신을 용이하게 하는 시스템, 방법들 및 장치가 설명된다. 데이터 전송 방법은, 제 1 인터페이스로부터 제 1 데이터를 수신하는 단계로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 제 1 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 제 1 데이터를 수신하는 단계, 제 1 데이터를 제 2 디바이스로 송신하기 위해 사용될 통신 링크에 대한 동작 모드를 결정하는 단계, 제 1 동작 모드에서 통신 링크의 광학 경로를 통해 제 1 데이터를 제 2 디바이스로 송신하는 단계, 제 2 동작 모드에서 통신 링크의 전기 경로를 통해 제 1 프로토콜에 따라 제 1 데이터를 제 2 디바이스로 송신하는 단계, 및 제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 제 1 데이터를 변환하는 단계, 및 전기 경로를 통해 제 2 프로토콜에 따라 제 2 데이터를 제 2 디바이스로 송신하는 단계를 포함한다.

Description

광학 매체에 대한 저전력 모드 신호 브릿지{LOW-POWER MODE SIGNAL BRIDGE FOR OPTICAL MEDIA}
관련 출원에 대한 상호참조
본 출원은 2015 년 7 월 17 일자로 미국 특허 상표청에서 출원된 가출원 제 14/802,408 호를 우선권 주장하고 그 이점을 청구하며, 그 전체 내용은 참조에 의해 본원에 통합된다.
기술분야
적어도 하나의 양태는 일반적으로 고속 데이터 통신 인터페이스들에 관한 것이고, 더 상세하게는, 집적 회로 디바이스들 간에 통신하기 위해 사용된 표준-정의된 인터페이스들의 범위를 확장하는 것에 관한 것이다.
셀룰러 폰들과 같은 모바일 디바이스들의 제조업자들은 상이한 제조업자들을 포함하여 다양한 소스들로부터 모바일 디바이스들의 컴포넌트들을 획득할 수도 있다. 예를 들어, 셀룰러 폰에서의 애플리케이션 프로세서는 제 1 제조업자로부터 획득될 수도 있고, 셀룰러 폰용 디스플레이는 제 2 제조업자로부터 획득될 수도 있다. 추가로, 다수의 표준들은 모바일 디바이스들의 특정 컴포넌트들을 상호접속하기 위해 정의된다. 예를 들어, 모바일 디바이스의 카메라 컴포넌트들 및 디스플레이 및 애플리케이션 프로세서 간에 통신들을 위해 다수의 타입들의 인터베이스가 정의된다. 일부 컴포넌트들은 MIPI (Mobile Industry Processor Interface) 연합에 의해 명시된 하나 이상의 표준들에 부합하는 인터페이스를 채용한다. 예를 들어, MIPI 연합은 카메라 직렬 인터페이스 (CSI) 및 디스플레이 직렬 인터페이스 (DSI) 를 위한 프로토콜들을 정의한다.
MIPI CSI-2 및 MIPI DSI 또는 DSI-2 표준들은 카메라와 애플리케이션 프로세서 간에, 또는 애플리케이션 프로세서와 디스플레이 간에 유선 인터페이스를 정의한다. 이들 애플리케이션들의 각각에서 저레벨 물리 계층 (PHY) 인터페이스는 MIPI C-PHY 또는 MIPI D-PHY 일 수 있다. 광학 매체는 MIPI C-PHY 또는 D-PHY 물리 계층들의 범위를 확장하는데 사용될 수 있다. 그러나, 일부 인터페이스들은 양방향성 및/또는 저전력 동작 모드들이 구현될 것을 요구하고, 그 요건들 중 어느 것도 본래 단방향성인 종래의 광학 인터페이스에 의해 충족될 수 없다.
따라서, 개선된 범위-확장 인터페이스가 요구된다.
본원에 개시된 실시형태들은, 애플리케이션 프로세서가 임의의 복수의 인터페이스 표준들을 사용하여 디스플레이와 양방향성으로 그리고 저전력 모드에서 통신할 수 있게 하는, 시스템들, 방법들 및 장치들을 제공한다. 본원에 설명된 특정 양태들에 따르면, 2 이상의 집적 회로 (IC) 디바이스들은 전자 장치에서 수집되고 복수의 인터페이스 표준들 중 하나로 구성될 수 있는 하나 이상의 데이터 링크들을 통해 통신가능하게 커플링될 수도 있다.
본 개시의 일 양태에서, 장치에서 2 개의 디바이스들 중 하나 상에 동작하는 데이터 전송 방법은, 제 1 인터페이스로부터 제 1 데이터를 수신하는 단계로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 제 1 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 제 1 데이터를 수신하는 단계, 제 1 데이터를 제 2 디바이스로 송신하기 위해 사용될 통신 링크에 대한 동작 모드를 결정하는 단계로서, 상기 통신 링크는 광학 경로 및 전기 경로를 포함하는, 상기 동작 모드를 결정하는 단계, 제 1 동작 모드에서 광학 경로를 통해 제 1 데이터를 제 2 디바이스로 송신하는 단계, 제 2 동작 모드에서 전기 경로를 통해 제 1 프로토콜에 따라 제 1 데이터를 제 2 디바이스로 송신하는 단계, 및 제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 제 1 데이터를 변환하는 단계, 및 전기 경로를 통해 제 2 프로토콜에 따라 제 2 데이터를 제 2 디바이스로 송신하는 단계를 포함한다.
본 개시의 일 양태에서, 장치는 광학 신호들에서의 정보를 통신하기 위해 사용된 광학 매체, 광학 매체에 커플링되고 광학 신호들을 송신하도록 적응된 제 1 집적 회로 (IC) 디바이스, 광학 매체에 커플링되고 광학 신호들을 수신하도록 적응된 제 2 IC 디바이스, 및 제 1 IC 디바이스와 제 2 IC 디바이스를 커플링하는 복수의 전기 커넥터들을 포함하는 전기 경로를 갖는다. 제 1 IC 디바이스와 제 2 IC 디바이스는, 제 1 인터페이스로부터 제 1 데이터를 수신하는 것으로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 제 1 IC 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 제 1 데이터를 수신하고, 제 1 IC 디바이스와 제 2 IC 디바이스 간에 통신하기 위한 동작 모드를 결정하고, 제 1 동작 모드에서 광학 매체를 통해 제 1 데이터를 제 2 IC 디바이스로 송신하고, 제 2 동작 모드에서 복수의 전기 커넥터들 중 2 이상의 전기 커넥터들을 사용하여 제 1 프로토콜에 따라 제 1 데이터를 제 2 IC 디바이스로 송신하고, 그리고 제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 제 1 데이터를 변환하고, 그리고 복수의 전기 커넥터들을 사용하여 제 2 프로토콜에 따라 제 2 데이터를 제 2 IC 디바이스로 송신하도록 구성된 브릿지 회로를 포함한다.
본 개시의 일 양태에서, 브릿지 회로는, 광학 매체에 커플링된 제 1 인터페이스 회로를 포함하여, 광학 매체를 통해 광학 신호들에서의 제 1 정보를 통신하는 수단, 복수의 전기 커넥터들에 커플링된 제 2 인터페이스 회로를 포함하여, 복수의 전기 커넥터들을 통해 전기 신호들에서의 제 2 정보를 통신하는 수단, 및 프로세싱 회로를 포함하여, 제 1 인터페이스 회로 및 제 2 인터페이스 회로와 입력 데이터의 하나 이상의 소스들을 선택적으로 커플링하는 수단을 포함한다. 프로세싱 회로는, 제 1 프로토콜에 따라 인코딩된 제 1 데이터를 수신하고, 제 1 데이터를 통신하기 위한 동작 모드를 결정하고, 제 1 동작 모드에서 광학 매체를 통해 제 1 데이터를 송신하고, 제 2 동작 모드에서 복수의 전기 커넥터들 중 2 이상의 전기 커넥터들을 사용하여 제 1 프로토콜에 따라 제 1 데이터를 송신하며, 그리고 제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 제 1 데이터를 변환하고, 그리고 복수의 전기 커넥터들을 사용하여 제 2 프로토콜에 따라 제 2 데이터를 송신하도록 구성될 수도 있다.
본 개시의 일 양태에서, 프로세서 판독가능 저장 매체는 저장된 코드를 가질 수도 있다. 코드는, 제 1 인터페이스로부터 제 1 데이터를 수신하는 것으로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 제 1 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 제 1 데이터를 수신하는 것, 제 1 데이터를 제 2 디바이스로 송신하기 위해 사용될 통신 링크에 대한 동작 모드를 결정하는 것으로서, 상기 통신 링크는 광학 경로 및 전기 경로를 포함하는, 상기 동작 모드를 결정하는 것, 제 1 동작 모드에서 광학 경로를 통해 제 1 데이터를 제 2 디바이스로 송신하는 것; 제 2 동작 모드에서 전기 경로를 통해 제 1 프로토콜에 따라 제 1 데이터를 제 2 디바이스로 송신하는 것, 및 제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 제 1 데이터를 변환하는 것, 및 전기 경로를 통해 제 2 프로토콜에 따라 제 2 데이터를 제 2 디바이스로 송신하는 것을 위한 명령들을 포함할 수도 있다.
도 1 은 복수의 사용가능한 표준들 중 하나에 따라 선택적으로 동작하는 집적 회로 (IC) 디바이스들 간에 데이터 링크를 채용하는 장치를 도시한다.
도 2 는 IC 디바이스들 간에 데이터 링크를 채용하는 장치에 대한 시스템 아키텍처를 도시한다.
도 3 은 3-상 극성 데이터 인코더의 일 예를 도시한다.
도 4 는 3-상 극성 인코딩된 인터페이스의 일 예에서의 시그널링을 도시한다.
도 5 는 3-와이어, 3-상 인터페이스 (C-PHY) 에서 수신기의 일 예를 도시한다.
도 6 은 D-PHY 인터페이스가 고속 모드에서 동작될 때 채용될 수도 있는 예시적인 차동 시그널링 레인들을 도시한다.
도 7 은 D-PHY 구성의 일반화된 예를 도시한다.
도 8 은 D-PHY 인터페이스의 일 예에서 파형들을 도시한다.
도 9 는 본원에 개시된 특정 양태들에 따라 적응될 수도 있는 카메라 서브시스템 및 디스플레이 서브시스템과 연관된 특정 인터페이스 구성들을 도시한다.
도 10 은 광학 매체가 MIPI DSI 접속을 확장하는데 사용될 수도 있는 제 1 예를 도시한다.
도 11 은 이미지 센서를 애플리케이션 서버에 커플링하는데 사용된 양방향성의, 멀티링크 인터페이스의 일 예를 도시한다.
도 12 는 본원에 개시된 특정 양태들에 따른 플렉시블 광학 인터페이스를 도시한다.
도 13 은 본원에 개시된 특정 양태들에 따른 송신 브릿지 회로의 일 예를 도시한다.
도 14 는 본원에 개시된 특정 양태들에 따른 수신 브릿지 회로의 일 예를 도시한다.
도 15 는 본원에 개시된 특정 양태들에 따른, 플렉시블 광학 인터페이스를 구성하기 위한 방법을 도시하는 다이어그램이다.
도 16 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성의 제 1 예를 도시하는 블록 개략도이다.
도 17 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성의 제 2 예를 도시하는 블록 개략도이다.
도 18 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성의 제 3 예를 도시하는 블록 개략도이다.
도 19 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성의 제 4 예를 도시하는 블록 개략도이다.
도 20 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성의 제 5 예를 도시하는 블록 개략도이다.
도 21 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성의 제 6 예를 도시하는 블록 개략도이다.
도 22 은 본원에 개시된 특정 양태들에 따라 적응될 수도 있는 프로세싱 회로를 채용하는 장치의 일 예를 도시하는 블록 다이어그램이다.
도 23 은 장치에서 2 개의 디바이스들 중 하나에서 동작하는 데이터 전송 방법의 플로우 차트이다.
도 24 는 본원에 개시된 특정 양태들에 따라 적응된 프로세싱 회로를 채용한 프로세싱을 채용하는 장치에 대한 하드웨어 구현의 일 예를 도시한 다이어그램이다.
첨부된 도면들과 연계하여 하기에 설명되는 상세한 설명은, 여러 구성들의 설명으로서 의도된 것이며 본원에서 설명되는 개념들이 실시될 수도 있는 구성들만을 나타내도록 의도된 것은 아니다. 상세한 설명은 여러 개념들의 완전한 이해를 제공하기 위한 목적으로 특정 상세들을 포함한다. 그러나, 이들 개념들이 이들 특정 상세들 없이 실시될 수도 있음이 당업자에게는 명백할 것이다. 몇몇 예시들에서, 이러한 개념들을 모호하게 하는 것을 방지하기 위해 공지의 구조들 및 컴포넌트들이 블록도의 형태로 도시된다.
데이터 통신 시스템들의 여러 양태들이 다음에 여러 장치 및 방법들을 참조하여 제시될 것이다. 이들 장치 및 방법들은 다음의 상세한 설명에 설명되며, 여러 블록들, 모듈들, 구성요소들, 회로들, 단계들, 프로세스들, 알고리즘들 등 (일괄하여, "엘리먼트들" 로서 지칭됨) 에 의해 첨부 도면들에 예시될 것이다. 이들 엘리먼트들은 전자적 하드웨어, 컴퓨터 소프트웨어, 또는 이들의 임의의 조합을 이용하여 구현될 수도 있다. 이러한 엘리먼트들이 하드웨어 또는 소프트웨어로 구현되는지 여부는 전체 시스템에 부과되는 특정의 애플리케이션 및 설계 제약들에 의존한다.
일 예로서, 엘리먼트, 또는 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 조합은 하나 이상의 프로세서들을 포함하는 "프로세싱 시스템" 으로 구현될 수도 있다. 프로세서들의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서들 (DSPs), 필드 프로그래밍가능 게이트 어레이들 (FPGAs), 프로그래밍가능 로직 디바이스들 (PLDs), 상태 머신들, 게이트 로직, 별개의 하드웨어 회로들, 및 본 개시물 전반에 걸쳐서 설명되는 여러 기능을 수행하도록 구성된 다른 적합한 하드웨어를 포함한다. 프로세싱 시스템에서의 하나 이상의 프로세서들이 소프트웨어를 실행할 수도 있다. 소프트웨어는 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 디스크립션 언어, 또는 이외로 지칭되든, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 오브젝트들, 실행가능물들 (executables), 실행 스레드들, 프로시저들, 함수들 등을 넓게 의미하는 것으로 해석되어야 할 것이다.
이에 따라, 하나 이상의 예시적인 실시형태들에 있어서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합에서 구현될 수도 있다. 소프트웨어에서 구현된다면, 그 기능들은 하나 이상의 명령들 또는 코드로서 컴퓨터 판독가능 매체 상으로 저장 또는 인코딩될 수도 있다. 컴퓨터-판독가능 매체는 컴퓨터 저장 매체를 포함한다. 저장 매체는, 컴퓨터에 의해 액세스될 수 있는 임의의 가용 매체일 수도 있다. 한정이 아닌 예로서, 그러한 컴퓨터 판독가능 매체는 판독 전용 메모리 (ROM) 또는 랜덤 액세스 메모리 (RAM), 컴팩트 디스크 (CD) 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 저장 디바이스들, 또는 원하는 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 수록 또는 저장하는데 이용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 사용하여 구현된 ROM 을 포함하는 전기적으로 소거가능한 프로그래밍가능 ROM (EEPROM) 을 포함할 수 있다. 본 명세서에서 사용되는 바와 같은 디스크 (disk) 및 디스크 (disc) 는 CD, 레이저 디스크, 광학 디스크, 디지털 다기능 디스크 (DVD), 및 플로피 디스크를 포함하며, 여기서, 디스크 (disk) 는 통상적으로 데이터를 자기적으로 재생하지만 디스크 (disc) 는 레이저들을 이용하여 데이터를 광학적으로 재생한다. 위의 조합들도 컴퓨터 판독가능 매체들의 범위 내에 포함되어야 한다.
도 1 은 IC 디바이스들 사이에 통신 링크를 채용할 수도 있는 장치 (100) 를 도시한다. 일 예에서, 장치 (100) 는 무선 액세스 네트워크 (RAN), 코어 액세스 네트워크, 인터넷 및/또는 다른 네트워크와 무선 주파수 (RF) 통신 트랜시버 (106) 를 통해 통신하는 무선 통신 디바이스를 포함할 수도 있다. 통신 트랜시버 (106) 는 프로세싱 회로 (102) 에 동작가능하게 커플링될 수도 있다. 프로세싱 회로 (102) 는 애플리케이션용 IC (ASIC; 108) 와 같은 하나 이상의 IC 디바이스들을 포함할 수도 있다. ASIC (108) 는 하나 이상의 프로세싱 디바이스들, 로직 회로들, 등을 포함할 수도 있다. 프로세싱 회로 (102) 는 프로세싱 회로 (102) 에 의한 실행 또는 다른 사용을 위한 명령들 및 데이터를 저장하고 유지할 수 있는, 메모리 디바이스 (112) 와 같은 프로세서 판독가능 스토리지를 포함하고 및/또는 그에 커플링될 수도 있다. 프로세싱 회로 (102) 는, 무선 디바이스의 메모리 디바이스 (112) 와 같은 저장 매체들에 상주하는 소프트웨어 모듈들의 실행을 지원 및 가능케 하는 어플리케이션 프로그래밍 인터페이스 (API) (110) 계층 및 오퍼레이팅 시스템 중 하나 이상에 의해 제어될 수도 있다. 메모리 디바이스 (112) 는 프로세싱 시스템들 및 컴퓨팅 플랫폼들에서 사용될 수 있는, ROM 또는 RAM, EEPROM, 플래시 카드들, 또는 임의의 메모리 디바이스를 포함할 수도 있다. 프로세싱 유닛 (102) 은 장치 (100) 를 구성하고 동작시키는데 사용된 동작 파라미터들 및 다른 정보를 보유할 수 있는 로컬 데이터베이스 (114) 를 포함하거나 로컬 데이터베이스 (114) 에 액세스할 수도 있다. 로컬 데이터베이스 (114) 는 데이터베이스 모듈, 플래시 메모리, 자기 매체, EEPROM, 광학 매체, 테이프, 소프트 또는 하드 디스크, 등등 중 하나 이상을 사용하여 구현될 수도 있다. 프로세싱 회로는 또한, 안테나 (122), 디스플레이 (124), 다른 컴포넌트들 중 버튼 (128) 및 키패드 (126) 와 같은 오퍼레이터 제어부들과 같은 외부 디바이스들에 동작가능하게 커플링될 수도 있다.
도 2 는 다양한 서브컴포넌트들을 접속하기 위해 통신 링크 (220) 를 채용하는 모바일 장치와 같은 장치 (200) 의 특정 양태들을 도시하는 블록 개략도이다. 일 예에서, 장치 (200) 는 통신 링크 (220) 를 통해 데이터 및 제어 정보를 교환하는 복수의 IC 디바이스들 (202 및 230) 을 포함한다. 통신 링크 (220) 는, 서로 매우 근접하게 위치되거나 장치 (200) 의 상이한 부분들에서 물리적으로 위치된 IC 디바이스들 (202 및 230) 을 접속시키기 위해 사용될 수도 있다. 일 예에서, 통신 링크 (220) 는 IC 디바이스들 (202 및 230) 을 운반하는 칩 캐리어, 기판 또는 회로 보드 상에 제공될 수도 있다. 다른 예에서, 제 1 IC 디바이스 (202) 는 모바일 컴퓨팅 디바이스의 키패드 섹션에 위치될 수도 있는 반면, 제 2 IC 디바이스 (230) 는 모바일 컴퓨팅 디바이스의 디스플레이 섹션에 위치될 수도 있다. 또 다른 예에서, 통신 링크 (220) 의 일부분은 케이블 또는 광학 접속부를 포함할 수도 있다.
통신 링크 (220) 는 다중 채널들 (222, 224 및 226) 을 제공할 수도 있다. 하나 이상의 채널들 (226) 은 양방향성일 수도 있고, 반이중 모드에서 및/또는 전이중 모드들에서 동작할 수도 있다. 하나 이상의 채널들 (222 및 224) 은 단방향성일 수도 있다. 통신 링크 (220) 는 비대칭적이며, 일 방향에서 더 높은 대역폭을 제공할 수도 있다. 본원에 설명된 일 예에서, 제 1 통신 채널 (222) 은 순방향 채널 (222) 로 지칭될 수도 있는 반면, 제 2 통신 채널 (224) 은 역방향 채널 (224) 로 지칭될 수도 있다. 양자의 IC 디바이스들 (202 및 230) 이 통신 채널 (222) 상에서 송신 및 수신하도록 구성되는 경우에도, 제 1 IC 디바이스 (202) 는 호스트 시스템 또는 송신기로서 지정될 수도 있지만, 제 2 IC 디바이스 (230) 는 클라이언트 시스템 또는 수신기로서 지정될 수도 있다. 일 예에서, 순방향 채널 (222) 은 제 1 IC 디바이스 (202) 로부터 제 2 IC 디바이스 (230) 로 데이터를 통신할 때 더 높은 데이터 레이트로 동작할 수도 있지만, 역방향 채널 (224) 은 제 2 IC 디바이스 (230) 로부터 제 1 IC 디바이스 (202) 로 데이터를 통신할 때 더 낮은 데이터 레이트로 동작할 수도 있다.
IC 디바이스들 (202 및 230) 은 각각, 프로세서 또는 다른 프로세싱 및/또는 컴퓨팅 회로 또는 디바이스 (206, 306) 를 가질 수도 있다. 일 예에서, 제 1 IC 디바이스 (202) 는 무선 트랜시버 (204) 와 안테나 (214) 를 통한 무선 통신들을 유지하는 것을 포함하는 장치 (200) 의 핵심 기능들을 수행할 수도 있지만, 제 2 IC 디바이스 (230) 는 디스플레이 제어기 (232) 를 관리하거나 동작시키는 사용자 인터페이스를 지원할 수도 있다. 그 예에서, 제 2 IC 디바이스 (230) 는 카메라 제어기 (234) 를 사용하여 카메라 또는 비디오 입력 디바이스의 동작들을 제어하도록 적응될 수도 있다. IC 디바이스들 (202 및 230) 중 하나 이상에 의해 지원된 다른 특징들은 키보드, 음성 인식 컴포넌트, 및 다른 입력 또는 출력 디바이스들을 포함할 수도 있다. 디스플레이 제어기 (232) 는 액정 디스플레이 (LCD) 패널, 터치-스크린 디스플레이, 표시장치들 등등과 같은 디스플레이들을 지원하는 회로들 및 소프트웨어 드라이버들을 포함할 수도 있다. 저장 매체 (208 및 238) 는 개별 프로세서들 (206 및 236), 및/또는 IC 디바이스들 (202 및 230) 의 다른 컴포넌트들에 의해 사용된 명령들 및 데이터를 보유하도록 구성된 일시적 및/또는 비-일시적 저장 디바이스들을 포함할 수도 있다. 각각의 프로세서 (206, 236) 와 그 대응하는 저장 매체 (208 및 238) 및 다른 모듈들 및 회로들 간의 통신은 각각 하나 이상의 버스 (212 및 242) 에 의해 용이하게 될 수도 있다.
역방향 링크 (224) 는 순방향 채널 (222) 과 동일한 방식으로 동작될 수도 있고, 순방향 링크 (222) 와 역방향 채널 (224) 은 비교할만한 속도들로 또는 상이한 속도들로 송신할 수도 있으며, 여기서 속도는 데이터 전송 레이트 및/또는 클록킹 레이트들로 표현될 수도 있다. 순방향 및 역방향 데이터 레이트들은 애플리케이션에 의존하여, 실질적으로 동일하거나 크기 순서들에 따라 상이할 수도 있다. 일부 애플리케이션들에서, 단일 양방향 채널 (226) 은 제 1 IC 디바이스 (202) 및 제 2 IC 디바이스 (230) 간의 통신들을 지원할 수도 있다. 순방향 채널 (222) 및/또는 역방향 채널 (224) 은 예컨대, 순방향 및 역방향 채널들 (222 및 224) 이 동일한 물리적 접속들을 공유하고 반이중 방식으로 동작할 경우, 양방향 모드로 동작하도록 구성가능할 수도 있다. 일 예에서, 통신 링크 (220) 는 산업 표준 또는 다른 표준에 따라 제 1 IC 디바이스 (202) 와 제 2 IC 디바이스 (230) 간에 제어, 커맨드 및 다른 정보를 통신하도록 동작될 수도 있다.
일부 예시들에서, 순방향 및 역방향 채널들 (222 및 224) 은 WVGA (wide video graphics array) 를, 프레임 버퍼 없는 초당 80 개 프레임들의 LCD 드라이버 IC 를 지원하도록 구성되거나 적응될 수도 있고, 디스플레이 리프레시를 위해 픽셀 데이터를 810 Mbps 로 전달한다. 다른 예에서, 순방향 및 역방향 채널들 (222 및 224) 은 동적 랜덤 액세스 메모리 (DRAM), 예컨대 더블 데이터 레이트 동기식 동적 랜덤 액세스 메모리 (SDRAM) 간에 통신들을 가능하게 하도록 구성되거나 적응될 수도 있다. 드라이버들 (210, 240) 은 클록당 다수 비트들의 트랜지션을 인코딩하도록 구성될 수 있는 인코딩 디바이스들을 포함할 수도 있고, 와이어들의 다수의 세트들은 SDRAM 로부터의 데이터, 제어 신호들, 어드레스 신호들, 및 다른 신호들을 송신 및 수신하는데 사용될 수 있다.
순방향 및 역방향 채널들 (222 및 224) 은 애플리케이션용 산업 표준들을 준수하거나 또는 호환가능할 수도 있다. 일 예에서, MIPI 표준은 애플리케이션 프로세서 IC 디바이스 (202) 와 모바일 디바이스에서 카메라 또는 디스플레이를 지원하는 IC 디바이스 (230) 간에 물리 계층 인터페이스들을 정의한다. MIPI 표준은 모바일 디바이스들에 대한 MIPI 사양들을 준수하는 제품들의 동작 특성들을 통제하는 사양들을 포함한다. 일부 예시들에서, MIPI 표준은 상보형 금속 산화물 반도체 (CMOS) 병렬 버스들을 채용하는 인터페이스들을 정의할 수도 있다.
MIPI 연합은 안테나, 주변기기들, 모뎀 및 애플리케이션 프로세서들을 포함하여, 모바일 디바이스에서 동작들의 모든 양태들에 영향을 주는 통신들을 어드레싱할 수도 있는 표준들 및 사양들을 정의한다. 예를 들어, MIPI 연합은 카메라 직렬 인터페이스 (CSI) 및 디스플레이 직렬 인터페이스 (DSI) 를 위한 프로토콜들을 정의한다. MIPI CSI-2 는 카메라와 애플리케이션 프로세서 간의 유선 인터페이스를 정의하고, MIPI DSI 또는 DSI-2 는 애플리케이션 프로세서와 디스플레이 간의 유선 인터페이스를 정의한다. 이들 애플리케이션들의 각각에서 저레벨 물리 계층 (PHY) 인터페이스는 MIPI C-PHY 또는 MIPI D-PHY 일 수 있다.
MIPI C-PHY 인터페이스
본원에 개시된 특정 양태들에 따르면, 시스템들 및 장치는 IC 디바이스들 (202 및 230) 간에 통신하기 위해 다상 (multi-phase) 데이터 인코딩 및 디코딩 인터페이스 방법들을 채용할 수도 있다. 다상 인코더는 복수의 컨덕터들 (즉, M 컨덕터들) 을 구동할 수도 있다. M 컨덕터들은 통상적으로 3 이상의 컨덕터들을 포함하며, 각각의 컨덕터는 와이어로 지칭될 수도 있지만, M 컨덕터들은 회로 기판 상에 또는 반도체 IC 디바이스의 전도층 내에 전도성 트레이스들을 포함할 수도 있다. 일 예에서, MIPI 연합-정의된 "C-PHY" 물리 계층 인터페이스 기술은 카메라 및 디스플레이 디바이스들 (230) 을 애플리케이션 프로세서 디바이스 (202) 에 접속하는데 사용될 수도 있다. C-PHY 인터페이스는 3-와이어 레인들 또는 "트리오들" 상에서 데이터 심볼들을 송신하기 위해 3-상 심볼 인코딩을 채용하며, 여기서 각각의 트리오는 내장된 클록을 포함한다.
M 컨덕터들은 복수의 송신 그룹들로 분할될 수도 있고, 각각의 그룹은 송신될 데이터의 블록의 일부를 인코딩한다. N-상 인코딩 방식이 정의되며, 여기서 데이터의 비트들은 M 컨덕터들 상의 위상 트랜지션들 및 극성 변화들에서 인코딩된다. 디코딩은 독립적인 컨덕터들 또는 컨덕터들의 쌍들에 의존하지 않으며, 타이밍 정보는 M 컨덕터들에서의 위상 및/또는 극성 트랜지션들로부터 직접 도출될 수 있다. N-상 극성 데이터 전송은 전기, 광학 및 무선 주파수 (RF) 인터페이스들을 포함하는 임의의 물리적인 시그널링 인터페이스에 적용될 수 있다.
C-PHY 예에서, 3-와이어 시스템에 대한 3-상 인코딩 방식은 3 개의 위상 상태들 및 2 개의 극성들을 정의할 수도 있고, 6 개의 상태들과 각각의 상태로부터 5 개의 가능한 트랜지션들을 제공한다. 결정적인 전압 및/또는 전류 변화들은 3 개 와이어들로부터 데이터를 추출하기 위해 검출되고 디코딩될 수도 있다.
도 3 은 도 2 에 도시된 통신 링크 (220) 의 특정 양태들을 구현하기 위한 N-상 극성 인코딩의 사용을 도시하는 개략도이다. 도시된 예는 3-와이어 링크 또는 3 초과의 와이어들을 갖는 링크의 일부에 관한 것일 수도 있다. 통신 링크 (220) 는 모바일 디스플레이 디지털 인터페이스 (MDDI) 와 같은 고속 디지털 인터페이스에서 3-상 인코딩된 데이터를 전달하도록 구성될 수도 있는, 복수의 신호 와이어들을 갖는 유선 버스를 포함할 수도 있다. 채널들 (222, 224 및 226) 중 하나 이상은 3-상 극성 인코딩을 사용하도록 구성되거나 적응될 수도 있다. 물리 계층 드라이버들 (210 및 240) 은 링크 (220) 상에서 송신되는 3-상 극성 인코딩된 데이터를 인코딩하고 디코딩하도록 적응될 수도 있다. 3-상 극성 인코딩의 사용은 고속 데이터 전송을 제공하고, 다른 인터페이스들의 전력의 1/2 또는 그 미만을 소비할 수도 있는데, 이는 3 보다 적은 드라이버들이 임의의 시간에 3-상 극성 인코딩된 데이터 링크들 (220) 에서 활성이기 때문이다. 물리 계층 드라이버들 (210 및/또는 240) 에서 3-상 극성 인코딩 회로들은 통신 링크 (220) 에서 트래지션 마다 다수의 비트들을 인코딩할 수 있다. 일 예에서, 3-상 인코딩 및 극성 인코딩의 조합은 WVGA (wide video graphics array) 를, 프레임 버퍼 없는 초당 80 개 프레임들의 LCD 드라이버 IC 를 지원하는데 사용할 수도 있고, 3 이상의 와이어들에 걸쳐 디스플레이 리프레시를 위해 픽셀 데이터를 810 Mbps 로 전달한다.
도시된 C-PHY 예 (300) 에서, M-와이어, N-상 극성 인코딩 송신기는 M = 3 및 N = 3 에 대하여 구성된다. 3-와이어, 3-상 인코딩의 예는 오직 본 개시물의 특정 양태들의 설명들을 간략화하기 위한 목적으로 선택된다. 3-와이어, 3-상 인코더들에 대하여 개시된 원칙들 및 기법들은 M-와이어, N-상 극성 인코더들의 다른 구성들에 적용될 수 있고, 다른 인터페이스 표준들을 준수하거나 또는 호환가능할 수도 있다.
3-상 극성 인코딩이 사용될 경우, 3-상 버스 상의 신호 와이어들 (310a, 310b 및 310c) 과 같은 커넥터들은 구동되지 않거나, 포지티브로 구동되거나, 또는 네거티브로 구동될 수도 있다. 구동되지 않은 신호 와이어 (310a, 310b 또는 310c) 는 고-임피던스 상태에 있을 수도 있다. 구동되지 않은 신호 와이어 (310a, 310b 또는 310c) 는 구동된 신호 와이어들에서 제공된 포지티브 전압 레벨과 네거티브 전압 레벨 간에 실질적으로 중간에 놓인 전압 레벨로 구동되거나 풀링될 수도 있다. 구동되지 않은 신호 와이어 (310a, 310b 또는 310c) 는 어떤 전류도 그를 통해 흐르지 않을 수도 있다. 예 (300) 에서, 각각의 신호 와이어 (310a, 310b 및 310c) 는 드라이버들 (308) 을 사용하여 (+1, -1, 또는 0 로 표시된) 3 개의 상태들 중 하나에 있을 수도 있다. 일 예에서, 드라이버들 (308) 은 단위-레벨 (unit-level) 전류 모드 드라이버들을 포함할 수도 있다. 다른 예에서, 드라이버들 (308) 은 신호 와이어들 (310a 및 310b) 상에서 송신된 2 개의 신호들 상에서 상반된 극성 전압들을 구동할 수도 있는 반면, 제 3 신호 와이어 (310c) 는 고 임피던스에 있고 및/또는 접지로 풀링된다. 각각의 송신된 심볼 인터벌 동안, 적어도 하나의 신호는 미구동된 (0) 상태에 있지만, 포지티브로 구동된 (+1 상태) 신호들의 수는 네거티브로 구동된 (-1 상태) 신호들의 수와 동일하여, 수신기로 흐르는 전류의 합은 항상 0 이 된다. 각각의 심볼에 대하여, 적어도 하나의 신호 와이어 (310a, 310b 또는 310c) 의 상태는 이전의 송신 인터벌에서 송신된 심볼로부터 변화된다.
예, 300 에서, 맵퍼 (302) 는 16 비트 데이터 (318) 를 수신할 수도 있고, 맵퍼 (302) 는 신호 와이어들 (310a, 310b 및 310c) 을 통해 실질적으로 송신하기 위해 입력 데이터 (318) 를 7 개 심볼들 (312) 로 맵핑할 수도 있다. 3-와이어, 3-상 인코딩을 위해 구성된 M-와이어, N-상 인코더 (306) 는 맵퍼에 의해 한번에 하나의 심볼 (314) 씩 생성된 7 개 심볼들 (312) 을 수신하고, 신호 와이어들 (310a, 310b 및 310c) 의 직전의 상태에 기초하여, 각각의 심볼 인터벌에 대한 각각의 신호 와이어(310a, 310b 및 310c) 의 상태를 계산한다. 7 개 심볼들 (312) 은 예컨대, 병렬-직렬 컨버터들 (304) 을 사용하여 직렬화될 수도 있다. 인코더 (306) 는 입력 심볼 (314) 및 신호 와이어들 (310a, 310b 및 310c) 의 이전 상태들에 기초하여 신호 와이어들 (310a, 310b 및 310c) 의 상태들을 선택한다.
M-와이어, N-상 인코딩의 사용은, 다수의 비트들이 복수의 심볼들에서 인코딩되는 것을 허용하며, 여기서 심볼당 비트들은 정수가 아니다. 3-와이어, 3-상 시스템의 간단한 예에서, 동시에 구동될 수도 있는 2 개 와이어들의 3 개의 사용가능한 조합들, 및 동시에 구동되는 와이어들의 임의의 쌍에서 극성의 2 개의 가능한 조합들이 존재하며, 6 개의 가능한 상태들을 발생한다. 각각의 트랜지션이 현재 상태로부터 발생하기 때문에, 6 개 상태들 중 5 개 상태들이 매 트랜지션마다 사용가능하다. 적어도 하나의 와이어의 상태는 통상적으로 각각의 트랜지션에서 변화하도록 요구된다. 5 개 상태들로, log2(5)
Figure pct00001
2.32 비트들이 심볼마다 인코딩될 수도 있다. 따라서, 심볼당 2.32 비트들을 전달하는 7 개 심볼들이 16.24 비트들을 인코딩할 수 있기 때문에, 맵퍼는 16-비트 워드를 수용하여 7 개 심볼들로 컨버팅할 수도 있다. 즉, 5 개 상태들을 인코딩하는 7 개 심볼들의 조합은 57 (78,125) 치환들을 갖는다. 따라서, 7 개 심볼들은 16 비트들의 216 (65,536) 치환들을 인코딩하는데 사용될 수도 있다.
도 4 는 원형 상태 트랜지션 다이어그램 (450) 에 기초하여 3-상 변조 데이터-인코딩 방식을 채용하는 시그널링 (400) 의 일 예를 도시한다. 데이터-인코딩 방식에 따르면, 3-상 신호는 2 개 방향들로 회전할 수도 있고, 3 개의 신호 와이어들 (310a, 310b 및 310c) 에서 송신될 수도 있다. 3 개 신호들의 각각은 신호 와이어들 (310a, 310b, 310c) 에서 독립적으로 구동된다. 이들 신호들의 각각은 3-상 신호를 포함하며, 각각의 신호는 다른 2 개의 신호들에 대하여 120 도 이상이다. 임의의 시점에, 3 개 신호 와이어들 (310a, 310b, 310c) 의 각각은 상태들 {+1, 0, -1} 중 상이한 하나에 있다. 임의의 시점에, 3-와이어 시스템에서 3 개 신호 와이어들 (310a, 310b, 310c) 의 각각은 다른 2 개 와이어들과 상이한 상태에 있다. 3 초과의 컨덕터들 또는 와이어들이 사용될 때, 2 이상의 와이어들의 쌍들이 동일한 상태에 있을 수도 있다. 도시된 인코딩 방식은 또한, +1 및 -1 상태들로 능동적으로 구동되는 2 개의 신호 와이어들 (310a, 310b 및/또는 310c) 의 극성에 있어서의 정보를 인코딩할 수도 있다. 도시된 상태들의 순서에 대하여, 극성이 408 에 도시된다.
도시된 3-와이어 예에서의 임의의 위상 상태에서, 신호 와이어들 (310a, 310b, 310c) 중 정확히 2 개는 효과적으로 그 위상 상태에 대한 차동 신호인, 신호를 전달하는 반면, 제 3 신호 와이어 (310a, 310b 또는 310c) 는 구동되지 않는다. 각각의 신호 와이어 (310a, 310b, 310c) 에 대한 위상 상태는 신호 와이어 (310a, 310b 또는 310c) 와 적어도 하나의 다른 신호 와이어 (310a, 310b 및/또는 310c) 간의 전압 차이에 의해, 또는 신호 와이어 (310a, 310b 또는 310c) 에서 전류 흐름의 방향 또는 전류 흐름의 부족에 의해 결정될 수도 있다. 상태 트랜지션 다이어그램 (450) 에 도시된 것과 같이, 3 상 상태들 (S1, S2 및 S3) 이 정의된다. 신호는 위상 상태 (S1) 로부터 위상 상태 (S2) 로, 위상 상태 (S2) 로부터 위상 상태 (S3) 로, 및/또는 위상 상태 (S3) 로부터 위상 상태 (S1) 로 시계방향으로 흐를 수도 있고, 신호는 위상 상태 (S1) 로부터 위상 상태 (S3) 로, 위상 상태 (S3) 로부터 위상 상태 (S2) 로, 및/또는 위상 상태 (S2) 로부터 위상 상태 (S1) 로 반시계방향으로 흐를 수도 있다. N 의 다른 값들에 대하여, N 상태들 간의 트랜지션들은 상태 트랜지션들 간의 원형 회전을 획득하기 위해 대응하는 상태 다이어그램에 따라 옵션적으로 정의될 수도 있다.
3-와이어, 3-상 통신 링크의 예에서, 상태 트랜지션 (410) 에서의 시계방향 회전들 (S1 부터 S2 로), (S2 부터 S3 로), 및/또는 (S3 부터 S1 로) 은 로직 1 을 인코딩하는데 사용될 수도 있는 반면, 상태 트랜지션 (410) 에서의 반시계방향 회전들 (S1 부터 S3 로), (S3 부터 S2 로), 및/또는 (S2 부터 S1 로) 은 로직 0 을 인코딩하는데 사용될 수도 있다. 따라서, 비트는 신호가 시계 방향으로 또는 반시계방향으로 "회전중" 인지 여부를 제어하기 위해 각각의 트랜지션에서 인코딩될 수도 있다. 예를 들어, 로직 1 은 3 개의 신호 와이어들 (310a, 310b, 310c) 이 위상 상태 (S1) 로부터 위상 상태 (S2) 로 트랜지션할 때 인코딩될 수도 있고, 로직 0 은 3 개의 신호 와이어들 (310a, 310b, 310c) 이 위상 상태 (S1) 로부터 위상 상태 (S3) 로 트랜지션할 때 인코딩될 수도 있다. 도시된 간단한 3-와이어 예에서, 회전의 방향은 3 개 신호 와이어들 (310a, 310b, 310c) 중 어느 것이 트랜지션 이전에 그리고 이후에 구동되지 않는지에 기초하여 용이하게 결정될 수도 있다.
정보는 또한, 구동된 컨덕터들 (310a, 310b, 310c) 의 상태 (408) 의 극성에서 및/또는 극성의 변화들에서, 또는 2 개의 신호 와이어들 (310a, 310b, 310c) 간의 전류 흐름의 방향에서 또는 전류 흐름의 방향의 변화들에서 인코딩될 수도 있다. 신호들 (402, 404, 및 406) 은 3-와이어, 3-상 링크에서의 각각의 위상 상태에서 각각 신호 와이어들 (310a, 310b, 310c) 에 적용된 전압 레벨들을 도시한다. 임의의 시간에, 제 1 신호 와이어 (310a, 310b, 310c) 는 더 포지티브인 전압 (예컨대, +V) 에 커플링되고, 제 2 신호 와이어 (310a, 310b, 310c) 는 더 네거티브인 전압 (예컨대, -V) 에 커플링되는 반면, 제 3 신호 와이어 (310a, 310b, 310c) 는 회로 개방될 수도 있다. 이와 같이, 하나의 극성 인코딩 사애는 제 1 및 제 2 신호 와이어들 (310a, 310b, 310c) 간의 전류 흐름 또는 제 1 및 제 2 신호 와이어들 (310a, 310b, 310c) 의 전압 극성들에 의해 결정될 수도 있다. 일부 구현들에서, 데이터 (412) 의 2 개의 비트들은 각각의 상태 트랜지션 (410) 에서 인코딩될 수도 있다. 디코더는 제 1 비트를 획득하기 위한 신호 위상 회전의 방향을 결정할 수도 있다. 제 2 비트는 신호들 (402, 404 및 406) 중 2 개 신호 간의 극성 차이에 기초하여 결정될 수도 있다. 일부 예시들에서, 제 2 비트는 신호 와이어들 (310a, 310b, 310c) 의 쌍에서 송신된 차동 신호의 극성에서 변화 또는 변화의 부족에 기초하여 결정될 수도 있다. 결정된 회전 방향을 갖는 디코더는 2 개의 활성 신호 와이어들 (310a, 310b 및/또는 310c) 간에 적용된 전압의 위상 상태 및 극성, 또는 2 개의 활성 신호 와이어들 (310a, 310b 및/또는 310c) 을 통해 흐르는 전류의 방향을 결정할 수 있다.
본원에 설명된 3-와이어, 3-상 링크의 예에서, 데이터의 하나의 비트는 3-와이어, 3-상 링크에서의 위상 변화에서 또는 회전에서 인코딩될 수도 있고, 추가의 비트가 2 개의 구동된 와이어들의 극성에서의 변화들 또는 극성에서 인코딩될 수도 있다. 특정 실시형태들은 현재 상태로부터 임의의 가능한 상태들로의 트랜지션을 허용함으로써 3-와이어, 3-상 인코딩 시스템의 각각의 트랜지션에서 2 초과의 비트들을 인코딩한다. 각각의 위상에 대하여 3 개의 회전 상태들 및 2 개의 극성들이 주어질 때, 5 개 상태들이 임의의 전류 상태로부터 사용가능하도록, 6 개 상태들이 정의된다. 따라서, 심볼마다 log2(5)
Figure pct00002
2.32 비트들 (트랜지션) 이 발생할 수도 있고, 맵퍼는 16-비트 워드를 수용하여 이를 7 개 심볼들로 컨버팅할 수도 있다.
일 예에서, 인코더는 각 상태에 대하여 구동된 와이어들의 2 개 쌍들로 6 개의 와이어들을 사용하여 심볼들을 송신할 수도 있다. 6 개 와이어들은 A 부터 F 까지 라벨링될 수도 있어서, 일 상태에서, 와이어들 (A 및 F) 은 포지티브 구동되고, 와이어들 (B 및 E) 은 네거티브 구동되고, C 및 D 는 구동되지 않는다 (또는 어떤 전류도 전달하지 않는다). 6 개의 와이어들에 대하여, 각각의 위상 상태에 대하여 극성의
Figure pct00003
개의 상이한 조합들로, 능동적으로 구동된 와이어들의
Figure pct00004
개의 가능한 조합들이 발생할 수도 있다.
능동적으로 구동된 와이어들의 15 개의 상이한 조합들은 다음을 포함할 수도 있다:
Figure pct00005
구동된 4 개의 와이어들 중에서, 2 개의 와이어들의 가능한 조합들이 포지티브 구동된다 (그리고 다른 2 개의 와이어들은 네거티브 구동되어야만 한다). 극성의 조합들은 다음을 포함할 수도 있다:
Figure pct00006
따라서, 상이한 상태들의 전체 개수는 15 x 6 = 90 으로 계산될 수도 있다. 심볼들 간의 트랜지션을 보장하기 위해, 89 개 상태들이 임의의 현재 상태로부터 사용가능하고, 각 심볼에서 인코딩될 수도 있는 비트들의 수는: 심볼당 log2(89)
Figure pct00007
6.47 비트들로 계산될 수도 있다. 이러한 예에서, 32-비트 워드는, 5 x 6.47 = 32.35 비트들이 주어질 때, 맵퍼에 의해 5 개 심볼들로 인코딩될 수 있다.
임의의 사이즈의 버스에 대하여 구동될 수 있는 와이어들의 조합들의 수에 대한 일반적인 식은, 버스에서 와이어들의 개수와 동시에 구동된 와이어들의 개수의 함수로서:
Figure pct00008
구동되고 있는 와이어들에 대한 극성의 조합들의 개수에 대한 식은:
Figure pct00009
심볼 당 비트들의 수는:
Figure pct00010
도 5 는 3-와이어, 3-상 PHY 에서 수신기의 일 예 (500) 를 도시한다. 3-와이어, 3-상 예는 M-와이어, N-상 수신기들의 다른 구성들에 적용가능한 동작들의 특정 원리들의 예시이다. 비교기들 (502) 및 디코더 (504) 는 3 개의 송신 라인들 (512a, 512b 및 512c) 의 각각의 상태뿐만 아니라, 이전 심볼 주기에서 송신된 상태와 비교하여 3 개 송신 라인들의 상태에서의 변화의 디지털 표현을 제공하도록 구성된다. 7 개의 연속하는 상태들은 예컨대, 저항기들을 사용하여 구현될 수도 있는, 선입 선출 (FIFO) 저장 디바이스 (510) 에 버퍼링될 수도 있는 데이터의 16 비트들을 획득하기 위해 디맵퍼 (508) 에 의해 프로세싱될 7 개 심볼들의 세트를 생성하기 위해 직병렬 컨버터들 (506) 에 의해 어셈블리된다.
본원에 개시된 특정 양태들에 따르면, 복수의 3-상태 증폭기들은 설명된 3 개 상태들 중 하나를 가정할 수 있는 와이어들 또는 커넥터들에서 정보를 인코딩하는, 차동 인코더, N-상 극성 인코더, 또는 다른 인코더에 의해 정의된 출력 상태들의 세트를 생성하도록 제어될 수 있다.
도 2 및 도 3 을 다시 참조하여, 통신 링크 (220) 는 차동 인코딩 방식과 N-상 극성 인코딩 양자를 지원하도록 구성될 수 있는 고속 디지털 인터페이스를 포함할 수도 있다. 물리 계층 드라이버들 (210 및 240) 은 신호 와이어들 (310a, 310b 및 310c) 을 구동하기 위한 라인 드라이버들, 및 인터페이스 상에서 트랜지션 마다 다수의 비트들을 인코딩할 수 있는 N-상 극성 인코더들 및 디코더들을 포함할 수도 있다. 라인 드라이버들은 포지티브 또는 네거티브 전압을 가질 수 있는 능동 출력 또는 고 임피던스 출력을 생성하는 증폭기들로 구성될 수도 있고, 따라서 신호 와이어들 (310a, 310b 또는 310c) 은 외부 전기 컴포넌트들에 의해 정의되는 상태 또는 정의되지 않은 상태에 있다. 따라서, 출력 드라이버들 (308) 은 데이터 및 출력 제어 (고-임피던스 모드 제어) 를 포함하는 한 쌍의 신호들 (316) 에 의해 수신할 수도 있다. 이와 관련하여, N-상 극성 인코딩 및 차동 인코딩을 위해 사용된 3-상태 증폭기들은 동일한 또는 유사한 3 개 출력 상태들을 생성할 수 있다.
MIPI D-PHY 인터페이스
본원에 개시된 특정 양태들에 따르면, 시스템들 및 장치는 IC 디바이스들 (202 및 230) 간에 통신하기 위해 차동 및 단일-단부 인코딩의 임의의 조합을 채용할 수도 있다. 일 예에서, MIPI 연합-정의된 "D-PHY" 물리 계층 인터페이스 기술은 카메라 및 디스플레이 디바이스들 (230) 을 애플리케이션 프로세서 디바이스 (202) 에 접속하는데 사용될 수도 있다. D-PHY 인터페이스는 대량의 데이터의 전송을 용이하게 하기 위해 또는 전력을 소비하고 배터리 수명을 연장시키기 위해 요구되는 것과 같이, 차동 (고속) 모드와 단일-단부 (저전력) 모드 간에 실시간으로 스위칭할 수 있다. D-PHY 인터페이스는 단방향성 (마스터 대 슬레이브) 클록 레인을 갖는 다수의 데이터 레인들 또는 단일 데이터 레인으로 단일 또는 이중 구성에서 동작하는 것이 가능하다.
도 6 은 통신 링크 (220; 도 2 를 참조) 의 D-PHY 구현이 고속 모드에서 동작될 때 채용될 수도 있는 차동 시그널링 레인들을 도시하는 개략적인 다이어그램 (600) 이다. 차동 시그널링은 차동 쌍으로 지칭될 수도 있는 한 쌍의 와이어들 (610a, 610b 또는 610c) 에서 전송된 2 개의 상보적인 신호들을 사용하여 정보를 전기적으로 송신하는 것을 수반한다. 차동 쌍들의 사용은 차동 쌍에서 양자의 와이어들에 영향을 주는 공통-모드 간섭의 영향을 상쇄함으로써, 전자기 간섭 (EMI) 을 상당히 감소시킬 수 있다. 순방향 채널 (222) 상에서, 한 쌍의 와이어들 (610a) 이 호스트 차동 드라이버 (604) 에 의해 구동될 수도 있다. 차동 드라이버 (604) 는 입력 데이터 스트림 (602) 을 수신하고, 입력 (602) 의 포지티브 및 네거티브 버전들을 생성하며, 이들은 그 후 와이어들의 쌍 (610a) 에 제공된다. 클라이언트 측에서의 차동 수신기 (606) 는 와이어들의 쌍 (610a) 에서 전달된 신호들의 비교를 수행함으로써 출력 데이터 스트림 (608) 을 생성한다.
역방향 채널 (224) 에서, 와이어들의 하나 이상의 쌍들 (610c) 은 클라이언트-측 차동 드라이버 (626) 에 의해 구동될 수도 있다. 차동 드라이버 (626) 는 입력 데이터 스트림 (628) 을 수신하고, 입력 (628) 의 포지티브 및 네거티브 버전들을 생성하며, 이들은 그 후 와이어들의 쌍 (610c) 에 제공된다. 호스트 상의 차동 수신기 (624) 는 와이어들의 쌍 (610c) 에서 전달된 신호들의 비교를 수행함으로써 출력 데이터 스트림 (622) 을 생성한다.
양방향성 채널 (226) 에서, 호스트 및 클라이언트는 반이중 모드를 위해 구성될 수도 있고, 동일한 와이어 쌍 (610b) 상에서 데이터를 송신 및 수신할 수도 있다. 양방향성 버스는 대안적으로 또는 부가적으로, 다수의 와이어 쌍들 (610a, 610c) 을 구동하기 위해 순방향 및 역방향 링크 드라이버들 (604, 626) 의 조합들을 사용하여 전이중 모드에서 동작될 수도 있다. 양방향성 채널 (226) 에 대하여 도시된 반이중 양방향성 구현에서, 차동 드라이버들 (614 및 614') 은 차동 드라이버들 (614 및 614') 을 고 임피던스 상태가 되도록 하기 위해 예컨대, 출력 인에이블 (OE) 제어부 (620a, 620c) 를 (각각) 사용하여 동시에 와이어 상 (610b) 을 구동하는 것이 방지될 수도 있다. 차동 수신기 (616') 는 입력/출력 (612) 을 구동하는 것이 방지될 수도 있는 반면, 차동 드라이버 (614) 는 활성이고, 차동 수신기 (616') 를 고 임피던스 상태가 되도록 하기 위해 통상적으로 OE 제어부 (620b) 를 사용한다. 차동 수신기 (616) 는 입력/출력 (618) 을 구동하는 것이 방지될 수도 있는 반면, 차동 드라이버 (614') 는 활성이고, 차동 수신기 (616) 를 고 임피던스 상태가 되도록 하기 위해 통상적으로 OE 제어부 (620d) 를 사용한다. 일부 예시들에서, 차동 드라이버들 (614 및 614') 및 차동 수신기들 (616 및 616') 의 출력들은 인터페이스가 활성이 아닐 때 고-임피던스 상태에 있을 수도 있다. 따라서, 차동 드라이버들 (614, 614') 및 차동 수신기들 (616 및 616') 의 OE 제어부들 (620a, 620c, 620b 및 620c) 은 서로 독립적으로 동작될 수도 있다.
차동 드라이버들 (604, 614, 614' 및 626) 의 각각은 증폭기들의 쌍을 포함할 수도 있고, 하나의 증폭기는 하나의 입력에서 다른 증폭기의 입력의 반전을 수신한다. 차동 드라이버들 (604, 614, 614' 및 626) 은 각각 단일 입력을 수신할 수도 있고, 한 쌍의 증폭기들로의 사용을 위해 반전 입력을 생성하는 내부 인버터를 가질 수도 있다. 차동 드라이버들 (604, 614, 614' 및 626) 은 도한 2 개의 개별적으로 제어되는 증폭기들을 사용하여 구성되어, 그들의 개별 출력들이 서로 독립적으로 고 임피던스 모드에 위치될 수 있도록 한다.
통신 링크 (220) (도 2 를 참조) 의 D-PHY 구현이 저전력 모드에서 동작될 때, 신호들은 단일 유선 데이터 및/또는 클록 레인들 상에서 송신될 수도 있다. 일 예에서, 차동 드라이버들 (604, 614, 및/또는 626) 은 활성 레인의 한 쌍의 와이어들 (610a, 610b 또는 610c) 에서 와이어들 중 오직 하나만이 구동되도록 재구성되거나 제어될 수도 있다. 다른 예들에서, 차동 드라이버들 (604, 614, 및/또는 626) 은 고-임피던스 출력 모드에서 턴 오프되거나 위치될 수도 있고, 별개의, 단일-단부 라인 드라이버 (634) 및 수신기 (636) 는 단일-와이어, 단일-단부 링크 (640) 를 통한 통신들을 위해 사용될 수도 있다. 일부 예시들에서, 단일-단부 링크 (640) 의 입력 (632) 및 출력 (638) 은 양방향성일 수도 있고, 양자의 송신 및 수신 디바이스들은 하나 이상의 프로토콜들에 따라 제어되는 라인 드라이버 (634) 와 수신기 (636) 양자를 포함하는 트랜시버를 채용할 수도 있다.
도 7 은 마스터 디바이스 (702) 와 슬레이브 디바이스 (704) 를 포함하는 일반화된 D-PHY 구성 (700) 을 도시한다. 마스터 디바이스 (702) 는 와이어들 (710) 상의 송신들을 제어하는 클록 신호들을 생성한다. 클록 신호는 클록 레인 (706) 상에서 송신되고, 데이터는 하나 이상의 데이터 레인들 (7081-708N) 에서 송신된다. 디바이스에서 제공되거나 활성인 데이터 레인들 (7081-708N) 의 수는 애플리케이션 요구들, 전송될 데이터의 볼륨들 및 전력 절약 요구들에 기초하여 동적으로 구성될 수도 있다.
도 8 은 D-PHY 인터페이스의 일 예에서 파형들의 그래픽 표현 (800) 이다. 그 예는 저전력 모드 (810) 및/또는 고속 모드 (812) 에서 동작하도록 구성될 수도 있는 2 개의 와이어들 (802, 804) 에 관련된다. 저전력 모드 (810) 에서, 제 1 와이어는 상대적으로 낮은 데이터 레이트로 및 대략 1.2 볼트의 전압 레벨 스윙 (swing) 으로 데이터 신호들을 전달한다. 제 2 와이어 (804) 는 저전력 모드 (810) 에서 다른 목적을 위해 사용되거나 유휴될 수도 있다. 고속 모드 (812) 에서, 제 1 및 제 2 와이어들 (802, 804) 은 저전력 모드 (810) 의 데이터 레이트보다 빠른 자릿수인 데이터 레이트를 가질 수도 있는 저전압 차동 신호를 전달한다. 예를 들어, 저전력 모드 (810) 는 초당 10 메가 비트 (Mbps) 까지의 데이터 레이트들을 지원할 수도 있는 반면, 고속 모드 (812) 는 80 Mbps 와 초당 1 기가 비트 (Gbps) 간의 데이터 레이트들을 지원할 수도 있다. 고속 모드 (812) 에서, 차동 신호의 포지티브 버전은 제 1 와이어 (802) 에서 전달될 수도 있는 반면, 네거티브 버전은 제 2 와이어 (804) 에서 전달될 수도 있다. 차동 신호는 일 예에서 대략 200 밀리볼트 (mV) 일 수도 있는, 상대적으로 낮은 진폭의 전압 스윙을 가질 수도 있다.
C-PHY 및 D-PHY 인터페이스들에 대한 시그널링 범위를 확장하는 것
CSI 및 DSI 인터페이스들은 현재, 다양한 전기 시그널링 특성들 및 효과들에 의해 부과되는 제한들에 기초하여 상호접속들의 길이를 제한한다. 일부 예시들에서, 광학 매체는 MIPI C-PHY 또는 D-PHY 물리 계층들의 범위를 확장하는데 사용된다. 광학 매체의 사용은 MIPI 연합에 의해 정의된 인터페이스들과 함께 사용될 때, 특히 다수의 프로토콜들이 MIPI-정의된 인터페이스들을 사용하여 접속된 디바이스에서 사용될 때 특정한 추가의 복잡도들 및 이슈들을 도입한다.
도 9 는 예컨대, 모바일 디바이스 내에 배치될 수도 있는 카메라 서브시스템 (900) 및 디스플레이 서브시스템 (950) 과 연관된 특정 인터페이스 구성들을 도시한다. 카메라 서브시스템 (900) 은 이미지 센서 (902) 와 애플리케이션 프로세서 (912) 간에 CSI-2 정의된 통신 링크를 포함할 수도 있다. 통신 링크는 송신기 (906) 를 사용하여 이미지 데이터를 애플리케이션 프로세서 (912) 를 송신하기 위해, 이미지 센서 (902) 에 의해 사용된 높은 데이터 레이트 데이터 전송 링크 (910) 를 포함할 수도 있다. 높은 데이터 레이트 데이터 전송 링크 (910) 는 D-PHY 또는 C-PHY 프로토콜들에 따라 구성되고 동작될 수도 있다. 애플리케이션 프로세서 (912) 는 송신기 (906) 의 동작을 제어하는 클록 신호 (922) 를 생성하기 위해 수정 발진기 (XO; 914) 또는 다른 클록 소스를 포함할 수도 있다. 클록 신호 (922) 는 이미지 센서 (902) 에서 위상 고정 루프 (PLL) (904) 에 의해 프로세싱될 수도 있다. 일부 예시들에서, 클록 신호 (922) 는 또한, 애플리케이션 서버 (912) 에서 D-PHY 또는 C-PHY 수신기 (916) 에 의해 사용될 수도 있다. 통신 링크는 I2C (Inter-Integrated Circuit) 인터페이스와 현실적으로 유사한 CCI (Camera Control Interface) 를 포함할 수도 있다. CCI 버스는 클록 신호를 전달하는 직렬 클록 (SCL) 라인 및 데이터를 전달하는 직렬 데이터 (SDA) 라인을 포함할 수도 있다. CCI 링크 (920) 는 양방향성일 수도 있고, 높은 데이터 레이트 데이터 전송 링크 (910) 보다 더 낮은 데이터 레이트로 동작할 수도 있다. CCI 링크 (920) 는 애플리케이션 서버 (912) 에 의해, 제어 및 데이터 정보를 이미지 센서 (902) 로 송신하고 이미지 센서 (902) 로부터 제어 및 구성 정보를 수신하는데 사용될 수도 있다. 애플리케이션 프로세서 (912) 는 CCI 버스 마스터 (918) 를 포함할 수도 있고, 이미지 센서 (902) 는 CCI 슬레이브 (908) 를 포함할 수도 있다.
디스플레이 서브시스템 (950) 은 D-PHY 또는 C-PHY 프로토콜들에 따라 구성되고 동작될 수도 있는, 단방향성 데이터 링크 (958) 를 포함할 수도 있다. 애플리케이션 프로세서 (952) 에서, PLL (954) 과 같은 클록 소스는 데이터 링크 (958) 상의 송신들을 제어하기 위한 클록 신호를 생성하는데 사용될 수도 있다. 디스플레이 드라이버 (960) 에서, D-PHY 또는 C-PHY 수신기 (962) 는 데이터 링크 상에서 송신된 심볼들의 시퀀스들로부터, 또는 데이터 링크 (958) 에 제공된 클록 레인으로부터 삽입된 클록 정보를 추출할 수도 있다.
본원에 개시된 특정 양태들에 따라 적응된 디바이스들은 MIPI 표준들을 준수하거나 호환가능한 통신 링크들의 길이를 확장하기 위한 광학 매체의 사용과 연관된 복잡도들 및 방해물들로부터 발생하는 이슈들을 해결할 수도 있다. 본원에 개시된 특정 양태들은 광범위의 인터페이스 프로토콜들을 지원하고, 상이한 물리적 매체를 사용하여 동작할 수 있는 시스템들, 장치들 및 방법들에 관한 것이다. 예컨대, 도 9 에 도시된 것과 같이, 카메라 서브시스템 (900) 및/또는 디스플레이 서브시스템 (950) 은 D-PHY 또는 C-PHY 프로토콜들을 사용하여 높은 데이터 레이트 정보를 통신할 수도 있고, 일부 구성들에서, 이미지 센서 (902) 또는 다른 디바이스의 구성을 위해 역방향 채널 (예컨대, CCI 링크 (920)) 를 사용하여 통신할 수도 있다. 일부 예시들에서, 저전력 동작 모드는 D-PHY 또는 C-PHY 프로토콜들을 사용하는 링크들을 위해 정의될 수도 있다. 광학 인터페이스들은 저전력 동작 모드들에 적합하지 않을 수도 있고, 송신 거리들을 확장하기 위한 광학 매체의 사용은 통신 링크의 전력 소비를 증가시킬 수 있다. 광학 인터페이스들은 통상적으로 단방향성이다. 다수의 채널들이 단방향성 송신들에서 광학 매체를 통한 송신을 위해 멀티플렉싱될 수도 있지만, 2 개의 광학 링크들은 양방향성 통신 링크들을 지원하는데 필요할 수도 있다.
도 10 은 광학 매체가 MIPI DSI 접속을 확장하는데 사용될 수도 있는 제 1 예 (1000) 를 도시한다. 애플리케이션 프로세서 (1002) 는 송신 신호들을 직렬화기 (1006) 에 제공하는 C-PHY 및/또는 D-PHY 인코더/송신기 컴포넌트 (1004) 를 포함할 수도 있다. 직렬화기 (1006) 의 출력은, 레이저 다이오드 (1010) 를 구동하기 위해 직렬 C-PHY/D-PHY 신호들을 포맷화하는 레이저 드라이버 (1008) 에 제공된다. 레이저 다이오드 (1010) 에 의해 생성된 광 신호들은 광 섬유 (1012) 를 통해 검출기, 예컨대 포토다이오드 (1014) 에 전달된다. 트랜스인덕턴스 증폭기 (TIA; 1016) 는 포토다이오드 (1014) 에 의해 생성된 신호를 증폭하고 컨디셔닝한다. 역직렬화기 (1018) 는 TIA (1016) 의 증폭된 출력을, 디스플레이 정보를 획득하기 위해 디스플레이 드라이버 IC (1020) 에서 C-PHY/D-PHY 수신기/디코더 (1022) 에 의해 디코딩될 수도 있는, 병렬 C-PHY 또는 D-PHY 포맷화된 신호들로 컨버팅한다. 디스플레이 드라이버 IC (1020) 는 디스플레이 정보로부터 디스플레이 데이터를 추출하고, 디스플레이 데이터를 사용하여 신호를 디스플레이에 제공한다. 디스플레이에 제공된 신호는 예컨대, 발진기 및/또는 위상-고정 루프에 의해 생성된 기준 클록을 사용할 수도 있는, 디스플레이 타이밍 로직 (1026) 에 의해 생성된 하나 이상의 클록 신호들에 따라 포맷화될 수도 있다.
디스플레이 애플리케이션들은 데이터가 C-PHY 또는 D-PHY 인터페이스 신호들을 통해 오직 하나의 방향으로 흘러야하는 일부 구현들에서 광학 매체 서브시스템 (1030) 을 사용하는 통신 링크 확장에 적합할 수도 있다. 즉, 애플리케이션 프로세서 (1002) 는 디스플레이 데이터 및 제어 정보를 디스플레이 드라이버 IC (1020) 로 송신할 수도 있는 반면, 디스플레이 드라이버 IC (1020) 는 어떤 정보도 애플리케이션 프로세서 (1002) 도 송신하지 않아야 한다. 광학 매체 서브시스템 (1030) 은 디바이스들 및/또는 양방향성 데이터 링크들 간에 1 초과의 데이터 링크를 채용하는 애플리케이션들에 덜 적합하다. 그러나, 다수의 예시들에서, 애플리케이션 프로세서 (1002) 는 디스플레이 드라이버 IC (1020) 에서 레지스터들을 판독해야할 수도 있고, 양방향성 통신 링크들은 그러한 예시들에서 채용된다.
도 11 은, 양방향성의, 멀티링크 인터페이스가 이미지 센서 (1102) 를 애플리케이션 서버 (1120) 에 커플링하는데 사용되는, 일 예 (1100) 이다. 광학 매체 서브시스템 (1130) 은 MIPI 카메라 직렬 인터페이스 (MIPI CSI-2) 의 도달을 확장하는데 사용될 수도 있다. 이미지 센서 (1102) 는 송신 신호들을 광학 매체 서브시스템 (1130) 의 직렬화기 (1106) 에 제공하는 C-PHY 또는 D-PHY 인코더/송신기 컴포넌트 (1104) 를 포함할 수도 있다. 직렬화기 (1106) 의 출력은, 레이저 다이오드 (1110) 를 구동하기 위해 직렬 C-PHY/D-PHY 신호들을 포맷화하는 레이저 드라이버 (1108) 에 제공된다. 레이저 다이오드 (1110) 에 의해 생성된 광 신호들은 광 섬유 (1112) 를 통해 검출기, 예컨대 포토다이오드 (1114) 에 전달된다. 트랜스인덕턴스 증폭기 (TIA; 1116) 는 포토다이오드 (1114) 에 의해 생성된 신호를 증폭하고, 그렇지 않으면 컨디셔닝하는데 사용될 수도 있다. 역직렬화기 (1018) 는 TIA (1116) 의 증폭된 출력을, 애플리케이션 프로세서 (1120) 에서의 C-PHY 또는 D-PHY 수신기/디코더 (1122) 가 데이터를 디코딩하고 및/또는 추출할 수도 있는, 병렬 C-PHY 또는 D-PHY 포맷화된 신호들로 컨버팅한다.
CCI 링크 (1124) 는 더 낮은 속도 제어 및 구성 정보를 통신하기 위한 양방향성 채널을 제공한다. 애플리케이션 프로세서는 CCI 마스터 디바이스 (1126) 를 포함할 수도 있는 반면, 이미지 센서는 CCI 슬레이브 디바이스 (1128) 를 포함한다. 애플리케이션 프로세서는 CCI 링크 (1124) 의 제 1 와이어 (SCL (1124a)) 를 통해 클록 신호를 송신하고, CCI 링크 (1124) 의 제 2 와이어 (SDA (1124b)) 를 통해 데이터 흐름의 방향을 제어한다. 광학 매체 서브시스템 (1130) 은 통상적으로 단방향성이고, 고속 데이터를 이미지 센서 (1102) 로부터 애플리케이션 프로세서 (1120) 로 전달한다. 따라서, 광학 매체 서브시스템 (1130) 은 양자의 신호들이 데이터를 애플리케이션 프로세서 (1120) 로부터 이미지 센서 (1102) 로 전달하도록 동작하기 때문에, SCL (1124a) 또는 SDA (1124b) 상에서 전달되는 신호들에 의존하도록 구성되지 않을 수도 있다.
도 11 에 도시된 예 (1100) 는 양방향성 통신 링크들이 디바이스들 간에 데이터를 교환하는데 사용되는 다수의 애플리케이션들의 표현일 수도 있다. 실질적으로 더 큰 대역폭들 및/또는 비트 레이트들이 역방향에서보다 양방향성 통신 링크를 통해 일 방향에서 송신들을 위해 제공될 수도 있고, 및/또는 1 초과의 타입의 물리적 링크는 하나 또는 양자의 방향들에서 지원될 수도 있다. 도 11 의 예 (1100) 에서, 더 높은 대역폭의 데이터 링크는 비디오 스트림들, 프레임들, 픽셀 또는 다른 이미지 데이터를 이미지 센서로부터 애플리케이션 프로세서로 전달하기 위해 채용될 수도 있지만, 더 낮은 대역폭의 데이터 링크는 이미지 센서에서 저항기들의 초기화, 구성, 제어 및/또는 판독을 위해 채용될 수도 있다. 도시된 것과 같이, 더 낮은 대역폭의 데이터 링크는 CCI 프로토콜들에 따라 저속 보조 인터페이스로서 구현될 수도 있지만, I2C 프로토콜을 포함하는 다른 프로토콜들이 사용될 수도 있다. 광학 매체가 양방향성 통신 링크의 도달을 확장하는데 사용될 때, 광학 매체는 통상적으로 고속 방향으로 배치되지만, 양방향성 링크는 저속 CCI, I2C 또는 다른 저속 링크로서 유지될 수도 있다. 양방향성 링크에 대한 최대 확장은 저속 방향 (즉, 비-광학 경로) 의 시그널링 특징들에 의해 좌우될 수도 있다. 2 개의 광학 경로들의 사용은 허용불가능한 전력 소비, 부동산 (real estate) 및/또는 금융 비용들을 설계자에게 부과할 수도 있다.
양방향성, 전력-민감형 인터페이스들에 광학 매체를 포함시키는 것
본원에 개시된 특정 양태들은 장치 내의 디바이스들 간의 다수의, 양방향성의, 전력-민감형 인터페이스들을 채용하는 광범위의 애플리케이션들에서 광학 데이터 링크들의 사용을 인에이블할 수도 있다. 특정 C-PHY 및 D-PHY 인터페이스들은 2 개의 모드들로 동작하도록 정의된다: 저전압 시그널링을 사용하여 고속 모드에서 데이터를 전송하는 것; 또는 저전력 (LP) 모드에서 매우 낮은 전력 소비로 저속으로 데이터를 전송하는 것. DSI 는 PHY 가 감소된 전력으로 동작하는 LP 모드를 제공하고, 저전력 신호들은 C-PHY 또는 D-PHY 인터페이스를 통해 양자의 방향들에서 송신된다. 예를 들어, 고속 데이터는 오직 일 방향에서, 애플리케이션 프로세서로부터 디스플레이 드라이버로 흐를 수도 있는 반면, 저속 제어 정보는 양자의 방향들에서 흐를 수도 있다. LP 모드에서 고속 드라이버들 및 수신기들은 디스에이블될 수도 있고, 표준 디지털 CMOS 로직 레벨들이 통신을 위해 사용된다. 고속 모드는 애플리케이션 프로세서로부터 디스플레이 드라이버로의 단방향성인 반면, LP 모드는 프로세서가 디스플레이 드라이버 내의 저항기들을 판독 및 기록할 수 있도록 양방향성이다. 광학 링크는 그 특성상 단방향성이기 때문에, 양방향성 LP 통신 링크들은 단일 광학 링크를 통해 재지향되지 않을 수도 있다.
도 12 는 본원에 개시된 특정 양태들에 따라 적응된 플렉시블 광학 인터페이스를 도시하는 블록 개략도 (1200) 이다. 다이어그램 (1200) 에서, 플렉시블 광학 인터페이스의 특정 양태들은 이미지 센서 (1202) 를 애플리케이션 서버 (1220) 에 커플링하는데 사용된 카메라 인터페이스의 예를 사용하여 도시된다. 상기 예에서, 고속 및/또는 고-볼륨 데이터는 광학 링크 (1212) 를 통해 이미지 센서 (1202) 로부터 애플리케이션 프로세서 (1220) 로 일 방향에서 송신된다. 광학 링크 (1212) 는 적합한 광섬유 매체를 사용하여 구현될 수도 있다. 다른 예에서, 디스플레이 인터페이스 (950) (도 9 를 참조) 는 애플리케이션 프로세서 (952) 로부터 디스플레이 드라이버 (960) 로 고속 및/또는 고볼륨 데이터를 전달하는 광학 인터페이스를 제공하도록 적응될 수도 있다. 후자의 예 및 도 12 에 도시된 예에서, 데이터는 광학 링크 (1212) 를 통해 일 방향에서 송신된다. 본원에 개시된 특정 양태들은 양방향성 광학 인터페이스, 또는 임의의 2 개의 IC 디바이스들 및/또는 장치의 서브시스템들 간에 배치된 재구성가능 인터페이스를 동작시키도록 채용될 수도 있는 것이 고려된다. 본원에 개시된 특정 양태들은 다수의 데이터 소스들 및 데이터 싱크들 간의 통신, 2 이상의 IC 디바이스들, 회로 기판들 또는 다른 디바이스들을 관리하도록 채용될 수도 있는 것이 추가로 고려된다. 예를 들어, 광학 인터페이스는 디스플레이 및 이미징 센서 또는 카메라를 포함하는 회로 기판 또는 서브-시스템과 애플리케이션 프로세서 간의 통신들을 용이하게 하도록 채용될 수도 있다.
광학 링크 (1212) 는 MIPI CSI-2 프로토콜에 따라 정의된 포맷으로 수신된 데이터를 통신하기 위해 선택적으로 사용될 수도 있다. 이미지 센서 (1102) 는 저속, 양방향성 통신 경로를 제공하는 CCI 슬레이브 (1228) 및 C-PHY/D-PHY 인코더 (1204) 를 포함할 수도 있다. C-PHY/D-PHY 인코더 (1204) 및 CCI 슬레이브 (1228) 는, 고속 동작 모드에서, 직렬 데이터 신호를 레이저 드라이버 (1208) 에 제공하도록 구성될 수도 있는 직렬화기를 포함하는 제 1 브릿지 (1206) 에 커플링된다. 레이저 드라이버 (1208) 는 레이저 다이오드 (1210) 를 구동하기 위한 직렬 데이터 신호를 포맷화할 수도 있다. 레이저 다이오드 (1210) 에 의해 생성된 광 신호들은 광학 링크 (1212) 를 통해 검출기, 예컨대 포토다이오드 (1214) 에 전달된다. TIA (1216) 는 포토다이오드 (1214) 에 의해 생성된 신호를 증폭하고, 그렇지 않으면 컨디셔닝하는데 사용될 수도 있다. 제 2 브릿지 (1218) 에서의 역직렬화기는 TIA (1216) 의 증폭된 출력을, 애플리케이션 프로세서 (1220) 에서의 C-PHY 또는 D-PHY 수신기/디코더 (1222) 가 데이터를 디코딩하고 및/또는 추출할 수도 있는, 병렬 C-PHY 또는 D-PHY 포맷화된 신호들로 컨버팅한다.
제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 는 고속 단방향성 데이터와 저속, 저전력, 및/또는 양방향성 신호 양자에 대한 경로를 선택하도록 동작할 수도 있다. 일 예에서, 제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 는 저전력 동작 모드에서 광학 회로들을 디스에이블할 수도 있고, 전기적으로 전도성의 와이어들 또는 트레이스트들을 포함할 수도 있는 비-광학 통신 링크 (보조 버스 (1224)) 를 통해 고속 데이터를 재지향할 수도 있다. 다른 예에서, 제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 는 CCI, I2C 또는 다른 낮은 데이터 레이트 신호들을 통과하여 낮은 데이터 레이트 트래픽을 핸들링하기에 적합한 보조 버스 (1224) 의 2 이상의 와이어들 (12241-1224N) 로 이동할 수도 있다. 다른 예에서, 제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 는 확장된 거리에 걸쳐 CCI/I2C 데이터 레이트 데이터를 핸들링할 수 있는 보조 버스 (1224) 의 다수의 와이어들 (12241-1224N) 및 프로토콜을 사용하여 송신을 위해 CCI, I2C 또는 다른 낮은 데이터 레이트 신호들을 컨버팅할 수도 있다.
제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 에 의해 제공된 브릿징 기능은 PHY 가 LP 모드에서 데이터를 전송중일 때를 인식하도록 구성된 프로세서들에 의해 제어될 수도 있다. 제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 는 동작 모드를 구성하기 위해 임의의 사용가능한 링크를 통해 메세지들을 교환할 수도 있다. 브릿징 기능은 고속 데이터 (즉, 일차 데이터 스트림) 으로부터 LP 모드 데이터를 분리하도록 구성될 수도 있다. 분리된 LP 모드 데이터는 대역외 통신 링크로서 동작할 수도 있는, 보조 버스 (1224) 를 통해 송신될 수도 있다. 즉, 보조 버스 (1224) 는 프로토콜들이 제 1 브릿지 (1206) 및/또는 제 2 브릿지 (1218) 에 제공된 데이터를 인코딩하는데 사용한 상이한 특성 또는 표준-정의된 프로토콜을 채용할 수도 있다. 제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 는 또한, C-PHY 또는 D-PHY 프로토콜들에 따라 데이터를 통신할 수도 있다. 예를 들어, 저전력 동작 모드에서, 제 1 브릿지 (1206) 는 LP 통신들이 보조 버스 (1224) 의 커넥터들로 브릿징될 수 있도록, C-PHY 또는 D-PHY LP 모드 프로토콜을 구현하도록 구성될 수도 있다. 후자의 예에서, 제 2 브릿지 (1218) 는 보조 버스 (1224) 로부터 수신된 데이터를 C-PHY 또는 D-PHY 인터페이스 상에 병합하도록 구성될 수도 있다.
특정 양태들에 따르면, 제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 는 하나 또는 양자의 방향들에서 LP 모드 데이터를 지원하도록 구성될 수도 있다. 예를 들어, MIPI CSI-2 및 MIPI DSI 또는 DSI-2 사양들은 카메라와 애플리케이션 프로세서 간에, 또는 애플리케이션 프로세서와 디스플레이 간에 유선 인터페이스를 정의한다. 이들 애플리케이션들의 각각에서 저레벨 PHY 인터페이스는 MIPI C-PHY 또는 MIPI D-PHY 일 수 있다. C-PHY 및 D-PHY 인터페이스들은 2 개의 모드들로 동작하거나, 저전압 시그널링을 사용하여 고속 모드에서 데이터를 전송하거나, 또는 데이터를 저속으로 전송하고 LP 모드를 사용하여 매우 적은 양의 전력을 소비하도록 정의된다. LP 모드에서 고속 드라이버들 및 수신기들은 디스에이블되고, 표준 디지털 CMOS 로직 레벨들이 통신을 위해 사용될 수도 있다. 고속 모드는 애플리케이션 프로세서로부터 디스플레이로의 단방향성이지만, LP 모드는 프로세서가 디스플레이 내의 저항기들을 판독 및 기록할 수 있도록 양방향성이다. 제 1 브릿지 (1206) 및 제 2 브릿지 (1218) 에서 LP 모드 프로토콜 기능은 버스 턴-어라운드 (BTA) 에 대한 지원을 포함할 수도 있다.
도 13 은 본원에 개시된 특정 양태들에 따른 송신 브릿지 회로 (1302) 의 특정 양태들을 도시하는 간략화된 블록 다이어그램 (1300) 이다. 송신 브릿지 회로 (1302) 는 예컨대, 레이저 드라이버 (1208) 를 포함하거나 커플링될 수도 있다. 도시된 송신 브릿지 회로 (1302) 는 예컨대, 도 12 의 제 1 브릿지 (1206) 에 대응할 수도 있다. 송신 브릿지 회로 (1302) 는 송신 브릿지 회로 (1302) 가 도 12 의 제 2 브릿지 (1218) 로서의 사용을 위해 구성되게 하는 다른 컴포넌트들, 예컨대, TIA, 직렬화기들, 역직렬화기들, 프레이머들, 디프레이머들 등등 (비도시) 을 포함할 수도 있다. 송신 브릿지 회로 (1302) 의 다양한 구성들이 도 16 내지 도 20 에 도시된다.
송신 브릿지 회로 (1302) 는 송신 브릿지 회로 (1302) 및 그 서브컴포넌트들의 다양한 양태를 구성하고, 모니터링하고, 동작하고, 그렇지 않으면 제어하는 프로세싱 회로에서 구현될 수도 있는 제어기 (1334) 를 포함하거나 그와 협력할 수도 있다. 송신 브릿지 회로 (1302) 의 서브컴포넌트들은 스위칭 로직, 멀티플렉서들, 디-멀티플렉서들, 드라이버들, 수신기들, 클록 복원 회로들, 등등을 포함할 수도 있다. 송신 브릿지 회로 (1302) 의 특정 서브컴포넌트들은 하드웨어와 소프트웨어의 일부 조합으로 구현될 수도 있다.
송신 브릿지 회로 (1302) 는 하나 이상의 프로토콜들 및/또는 인터페이스 시그널링 사양들에 따라 제공된 신호들을 수신, 중계, 및/또는 프로세싱하도록 구성된 인터페이스 회로들 (1312, 1314, 1316, 1318, 1320) 을 포함할 수도 있다. 예를 들어, 송신 브릿지 회로 (1302) 는 클록 신호를 추출하고 클록 신호에 따라 C-PHY/D-PHY 신호들 (1304) 을 프로세싱하는, C-PHY 인터페이스 (1312), 및/또는 D-PHY 인터페이스를 포함할 수도 있다. 송신 브릿지 회로 (1302) 는 또한, 저전력 모드에서 MIPI-준수 디바이스 (여기서 이미지 센서) 에 의해 송신된 신호를 핸들링할 수 있는 C-PHY/D-PHY 저전력 인터페이스 (1316) 를 포함할 수도 있다. 송신 브릿지 회로 (1302) 는 또한, CCI 인터페이스 (1318), I2C 인터페이스 (1320), 또는 대역외 채널 (1306) 을 통해 신호들을 송신하고 수신하도록 구성된 다른 인터페이스를 포함할 수도 있다. 일 예에서, CCI 인터페이스 (1318) 는 CCI 프로토콜들에 따라 송신된 신호들을 수신하고 컨디셔닝하도록 동작하는 라인 드라이버들 및 수신기들을 포함할 수도 있다.
송신 브릿지 회로 (1302) 의 제어기 (1334) 는 C-PHY/D-PHY 신호들 (1304) 및/또는 대역외 채널 (1306) 에 의해 전달된 신호들과 연관된 동작 모드를 결정하도록 구성될 수도 있다. 일 예에서, 인터페이스 회로들 (1312, 1314, 1316, 1318, 1320) 은 C-PHY/D-PHY 신호들 (1304) 과 연관된 프로토콜을 식별할 수도 있고, 클록 레이트들, 사용된 레인들의 수, 및 레인들 및/또는 신호 라인들의 방향성과 같은 다른 정보를 추가로 표시할 수도 있다. 로직 (1322, 1324) 의 송신 브릿지 회로 (1302) 에 의해 제어된 하나 이상의 통신 링크들에 대한 동작 모드를 결정하도록 구성될 수도 있고, C-PHY/D-PHY 신호들 (1304) 및/또는 대역외 채널 (1306) 에 의해 전달된 신호들에 대한 프로세싱 모드를 선택하도록 추가로 구성될 수도 있다. 제 1 동작 모드에서, 하나 이상의 통신 링크들은 높은 데이터 레이트 모드로 동작될 수도 있고, PHY/D-PHY 신호들 (1304) 은 광학 링크 (1308) 를 통한 송신을 위해 직렬화된 데이터 신호를 제공하기 위해 적절히 구성된 직렬화기 (1326, 1328) 에 제공될 수도 있다. 제 1 모드에서, 대역외 채널 (1306) 에 의해 전달된 신호들은 전기적으로 전도성의 와이어들, 트레이스들, 컨덕터들, 또는 보조 버스 (1310) 의 컨덕터들에 커플링될 수도 있다. 대역외 채널 (1306) 에 의해 전달된 신호들은 대역외 채널 (1306) 에 의해 전달된 신호들에 대하여 더 큰 송신 거리를 획득하기 위해 상이한 프로토콜 및/또는 시그널링 표준으로 변환될 수도 있다. 예를 들어, CCI 인터페이스와 연관된 시그널링은 더 양호한 시그널링 특징들을 획득하기 위해, 더 낮은 클록 레이트를 사용하거나, 또는 차동 송신기들 및 수신기들을 사용하여 송신될 수도 있다. 일 예에서, CCI 신호들은 2 개의 레인들에 걸쳐 분할되고 송신될 수도 있으며, 2 개의 레인들의 각각은 원래의 CCI 시그널링에서 제공된 클록보다 더 낮은 클록 레이트로 동작한다.
제 2 동작 모드에서, 하나 이상의 통신 링크들은 광학 링크가 디스에이블되는 "강제 (forced)" 저전력 모드에서 동작될 수도 있고, 높은 데이터 레이트 C-PHY/D-PHY 신호들 (1304) 은 보조 버스 (1310) 를 통한 통신들에 적합한 시그널링 포맷으로의 컨버전을 위해 프로토콜 변환기 (1330) 에 제공될 수도 있다. 제 2 모드는 C-PHY 또는 D-PHY 채널과 독립적으로 개시될 수도 있다. 제 2 모드에서, 송신 브릿지 회로 (1302) 또는 송신 브릿지 회로 (1302) 와 연관된 프로세싱 회로는 C-PHY/D-PHY 신호들 (1304) 의 데이터 레이트, 보조 버스 (1310) 에서 사용가능한 커넥터들의 수, 커넥터들에 의해 횡단되는 거리, 및 보조 버스 (1310) 와 연관된 다른 시그널링 특징들에 기초하여, 보조 버스 (1310) 에 대한 구성을 결정할 수도 있다. 프로토콜 변환기 (1330) 및 트랜시버들 (1332) 은 그 후, 선택된 구성과 일치하는 데이터를 송신하도록 구성될 수도 있다. 일 예에서, 데이터는 다수의 더 낮은 레이트 D-PHY 또는 C-PHY 인터페이스들을 통해 확산될 수도 있다. 다른 예에서, 데이터는 멀티-레벨 펄스 진폭 변조 방식을 사용하여 인코딩된 다수의 레인들을 통해 송신될 수도 있다. 제 2 모드에서, 대역외 채널 (1306) 에 의해 전달된 신호들은 대역외 채널 (1306) 에 의해 전달된 신호들에 대하여 더 큰 송신 거리를 획득하기 위해 상이한 프로토콜 및/또는 시그널링 표준으로 변환될 수도 있다. 예를 들어, CCI 인터페이스와 연관된 시그널링은 더 양호한 시그널링 특징들을 획득하기 위해, 더 낮은 클록 레이트를 사용하거나, 또는 차동 송신기들 및 수신기들을 사용하여 송신될 수도 있다. 일 예에서, CCI 신호들은 2 개의 레인들에 걸쳐 분할되고 송신될 수도 있으며, 2 개의 레인들의 각각은 원래의 CCI 시그널링에서 제공된 클록보다 더 낮은 클록 레이트로 동작한다.
제 3 동작 모드에서, C-PHY/D-PHY 신호들 (1304) 은 MIPI-정의된 저전력 모드에서 인코딩될 수도 있다. C-PHY/D-PHY 신호들 (1304) 은 대응하는 표준에 따라 저전력 모드 시그널링을 위해 구성된 보조 버스 (1310) 로, 송신 브릿지 회로 (1302) 를 관통할 수도 있다. 일부 예시들에서, 보조 버스 (1310) 의 재구성이 표시될 수도 있다. 예를 들어, 보조 버스 (1310) 에서 하나 이상의 커넥터들의 길이는 신뢰할만한 통신들을 위한 최대 거리를 초과할 수도 있고, 보조 버스 (1310) 는 더 낮은 데이터 레이트들로 동작된 다수의 레인들 또는 인터페이스들에 걸쳐 전달될 데이터를 확산하도록 재구성될 수도 있고, 여기서 결합된 데이터 레이트는 적절한 표준들 또는 사양들에 의해 명시된 스루풋을 지원하는데 충분하다. 제 3 모드에서, 대역외 채널 (1306) 에 제공된 신호들은 대역외 채널 (1306) 에 제공된 신호들에 대하여 더 큰 송신 거리를 획득하기 위해 상이한 프로토콜 및/또는 시그널링 표준으로 변환될 수도 있다. 예를 들어, CCI 인터페이스와 연관된 시그널링은 더 양호한 시그널링 특징들을 획득하기 위해, 더 낮은 클록 레이트를 사용하거나, 또는 차동 송신기들 및 수신기들을 사용하여 송신될 수도 있다. 일 예에서, CCI 신호들은 2 개의 레인들에 걸쳐 분할되고 송신될 수도 있으며, 2 개의 레인들의 각각은 원래의 CCI 시그널링에서 제공된 클록보다 더 낮은 클록 레이트로 동작한다.
일부 예시들에서, 프로토콜 변환은 인코딩 방식을 변경하고 및/또는 시그널링 방식을 변경하는 것을 포함한다. 프로토콜 변환은 멀티플렉서들 및/또는 디멀티플렉서들을 사용하여 데이터를 분할하거나 결합하는 것, 송신을 위해 데이터를 트랜스코딩하는 것을 포함할 수도 있다.
도 14 는 본원에 개시된 특정 양태들에 따른 수신 브릿지 회로 (1402) 의 특정 양태들을 도시하는 간략화된 블록 다이어그램 (1400) 이다. 수신 브릿지 회로 (1402) 는 예컨대, 포토다이오드 (1214) 및 TIA (1216) 를 포함할 수도 있는 광학 수신기를 포함하거나 커플링될 수도 있다. 수신 브릿지 회로 (1402) 는 도 12 에 도시된 제 2 브릿지 (1218) 에 대응할 수도 있다. 수신 브릿지 회로 (1402) 는, 수신 브릿지 회로 (1402) 가 도 12 의 제 1 브릿지 (1206) 로서의 사용을 위해 구성되게 하는 다른 컴포넌트들, 예컨대, 레이저 드라이버 (1208) 및 레이저 다이오드 (1210), 직렬화기들, 역직렬화기들, 프레이머들, 디프레이머들 등등 (비도시) 을 포함할 수도 있다. 수신 브릿지 회로 (1402) 의 다양한 구성들이 도 16 내지 도 20 에 도시된다.
수신 브릿지 회로 (1402) 는 수신 브릿지 회로 (1402) 및 그 서브컴포넌트들의 다양한 양태를 구성하고, 모니터링하고, 동작하고, 그렇지 않으면 제어하는 프로세싱 회로에서 구현될 수도 있는 제어기 (1434) 를 포함하거나 그와 협력할 수도 있다. 수신 브릿지 회로 (1402) 의 서브컴포넌트들은 스위칭 로직, 멀티플렉서들, 디-멀티플렉서들, 드라이버들, 수신기들, 클록 복원 회로들, 등등을 포함할 수도 있다. 수신 브릿지 회로 (1402) 의 특정 서브컴포넌트들은 하드웨어와 소프트웨어의 일부 조합으로 구현될 수도 있다.
수신 브릿지 회로 (1402) 는 고속 데이터 신호들 및 다른 데이터 단방향성 및 양방향성 데이터 신호들을 수신 디바이스의 PHY 로 구동하기 위해 제공하는 인터페이스 회로들 (1412, 1414, 1416, 1418, 1420) 을 포함할 수도 있다. 이들 신호들은 하나 이상의 프로토콜들 및/또는 인터페이스 시그널링 사양들에 따라 제공된다. 예를 들어, 수신 브릿지 회로 (1402) 는 클록 신호에 따라 C-PHY/D-PHY 신호들 (1404) 을 제공하는, C-PHY 인터페이스 (1412), 및/또는 D-PHY 인터페이스를 포함할 수도 있다. 수신 브릿지 회로 (1402) 는 또한, 저전력 모드에서 MIPI_준수 디바이스에 의해 송신된 신호를 핸들링할 수 있는 C-PHY/D-PHY 저전력 인터페이스 (1416) 를 포함할 수도 있다. 수신 브릿지 회로 (1402) 는 또한, CCI 인터페이스 (1418), I2C 인터페이스 (1420), 또는 대역외 채널 (1406) 로부터 신호들을 송신하고 수신하도록 구성된 다른 인터페이스를 포함할 수도 있다. 일 예에서, CCI 인터페이스 (1418) 는 CCI 프로토콜들에 따라 송신된 신호들을 수신하고 컨디셔닝하도록 동작하는 라인 드라이버들 및 수신기들을 포함할 수도 있다.
수신 브릿지 회로 (1402) 는 C-PHY/D-PHY 신호들 (1404) 및/또는 대역외 채널 (1406) 로부터 수신된 신호들과 연관된 동작 모드를 결정하도록 구성될 수도 있다. 동작 모드는 광학 링크 (1408, 1308) 의 송신 단부에서 송신 브릿지 회로 (1302) 와의 통신을 통해 및/또는 구성에 의해 결정될 수도 있다.
도 15 는 본원에 개시된 특정 양태들에 따른, 플렉시블 광학 인터페이스를 동적으로 구성하기 위한 방법의 일 예를 도시하는 플로우차트 (1500) 이다. 도 13 의 브릿지 회로 (1302), 도 14 의 브릿지 회로 (1402) 또는 브릿지 회로 (1302, 1402) 를 관리하거나, 구성하거나 제어하는 다른 프로세싱 회로와 같은 프로세싱 회로에 의해 수행될 수도 있다. 도 15 에 의해 도시된 예에서, 데이터 통신 링크를 통한 송신을 위한 데이터가 블록 (1502) 에서 수신될 수도 있다. 데이터는 하나 이상의 미리 정의된 통신 프로토콜들, 예컨대 C-PHY 프로토콜, D-PHY 프로토콜, I2C 프로토콜, 및/또는 CCI 프로토콜과 같은 하나 이상의 미리 정의된 통신 프로토콜들에 따른 송신을 위해 포맷화될 수도 있다. 다수의 데이터 소스들은 데이터 통신 링크를 통한 통신을 위해 데이터를 제공할 수도 있다. 일 예에서, 장치는 이미지 센서 및 디스플레이 드라이버와 통신하는 하나 이상의 애플리케이션 프로세서들을 가질 수도 있다. 다른 예에서, 애플리케이션 서버는 고속 데이터를 통신하기 위한 C-PHY 인터페이스, 및 저속 데이터를 통신하기 위한 CCI 인터페이스를 사용할 수도 있다. 적어도 일부 예시들에서, 상이한 소스들로부터 수신된 데이터는 MIPI 연합과 같은 표준 기구에 의해 정의된 프로토콜들 및/또는 전매특허 프로토콜들을 포함할 수도 있는 상이한 프로토콜들에 따라 인코딩될 수도 있다.
블록 (1504) 에서, 브릿지 회로 (1302, 1402) 는 광학 경로가 디바이스들 사이에서 통신하기 위해 사용가능한지 여부를 결정할 수도 있다. 광학 경로가 사용가능한지 여부의 결정은 광학 회로의 존재를 검출하는 것, 광학 회로가 원하는 방향에서 데이터의 송신을 위해 사용되거나 구성될 수 있는지 여부를 식별하는 것, 및 광학 회로가 데이터를 송신하기 위해 그 사용을 배제하는 방식으로 다른 애플리케이션에 의해 사용되는지 여부를 결정하는 것을 포함할 수도 있다. 일 예에서, 이미지 센서 (1202) 에 의해 애플리케이션 프로세서 (1220) 에 제공된 고속 데이터를 전달하는데 사용된 광학 링크 (1308, 1408) 는 상반된 방향으로 (즉, 이미지 센서 (1202) 로) CCI 제어 데이터를 전달하는 것이 불가능할 수도 있다.
일부 예들에서, 브릿지 회로 (1302, 1402), 애플리케이션 프로세서 (1220), 및/또는 다른 프로세싱 회로 또는 디바이스에 의해 유지되는 구성 파라미터들로부터, 광학 회로의 존재가 검출되고 그 능력들 및 구성가능성이 식별될 수도 있다. 광학 링크 (1308, 1408) 의 현재 동작 모드를 식별하는 정보는 또한, 브릿지 회로 (1302, 1402) 에 의해 유지되거나 또는 애플리케이션 프로세서 (1220) 를 통해 액세스될 수도 있다. 광학 회로가 사용가능하지 않은 것으로 결정된다면, 그 후 브릿지 회로 (1302, 1402) 는 블록 (1506) 에서 데이터가 대역외 채널 (1306, 1406) 을 사용하여 통신되어야만 한다고 결정할 수도 있고, 그 후 프로세스는 블록 (1512) 에서 계속된다.
브릿지 회로 (1302, 1402) 가 블록 (1506) 에서 광학 링크 (1308, 1408) 의 성능들에 기초하여 데이터가 광학 링크 (1308, 1408) 를 사용하여 통신될 수 있다고 결정할 때, 브릿지 회로 (1302, 1402) 는 블록 (1508) 에서 광학 링크 (1308, 1408) 이 인에이블되었는지 여부를 결정할 수도 있다. 일부 예시들에서, 광학 링크 (1308, 1408) 는 디바이스 관리 기능이 배터리 수명이 전력 소비의 감소를 요구한다고 결정할 때 전력을 보존하기 위해 무조건적으로 디스에이블될 수도 있다. 다른 예시들에서, 광학 링크 (1308, 1408) 는 특정 트래픽에 대하여 디스에이블되지만 다른 트래픽에 대하여 사용가능할 수도 있다. 예를 들어, 특정 데이터 타입들은 높은 데이터 레이트들에서의 송신을 필요로 하는 서비스 품질 요건들을 따를 수도 있지만, 다른 데이터 타입들은 낮은 데이터 레이트를 특징으로 할 수도 있거나 또는 지연을 허용하는 저 우선순위, 높은 데이터 레이트 트래픽일 수도 있고 대역외 채널 (1306, 1406) 로 재지향될 수 있다. 일부 예시들에서, 광학 링크 (1308, 1408) 는 송신될 데이터의 볼륨이 특정 임계치들을 초과할 때 전력-제한된 동작 모드들에서 사용가능할 수도 있다. 다른 예시들에서, 데이터 패킷들은 전력-제한된 동작 모드들 동안 드롭될 수도 있다. 브릿지 회로 (1302, 1402) 가 블록 (1508) 에서 광학 링크 (1308, 1408) 가 송신될 데이터의 타입에 대하여 디스에이블된다고 결정할 때, 프로세스는 블록 (1512) 에서 계속된다. 그렇지 않으면, 브릿지 회로 (1302, 1402) 는 블록 (1510) 에서 광학 통신을 위해 데이터를 프로세싱하고, 프로세싱된 데이터를 광학 링크 (1308, 1408) 상에서 송신할 수도 있다.
블록 (1512) 에서, 데이터는 대역외 채널 (1306, 1406) 을 통해 송신될 것이며, 브릿지 회로 (1302, 1402) 는 데이터가 상이한 프로토콜에서 다시 코딩되어야만하는지 여부를 결정할 수도 있다. 결정은 데이터가 고속 데이터인지 또는 저속 데이터인지 여부를 식별하는 것을 포함할 수도 있다. 예를 들어, 데이터는 고속 인터페이스로부터 제공될 때, 고속 데이터로서 지정될 수도 있다. 다른 예에서, 데이터는 대역외 채널 (1306, 1406) 의 성능을 잠재적으로 초과하는 레이트로 도달할 때, 고속 데이터로서 지정될 수도 있다. 데이터의 다른 특징들, 그 도달 레이트, 및 대역외 채널 (1306, 1406) 의 능력은 데이터가 다시 코딩되어야만 하는지 여부를 결정하기 위해 고려되어야할 수도 있다. 일부 예시들에서, 특정 타입들의 저속 데이터는 포맷 또는 프로토콜의 상당한 변경 없이 블록 (1514) 에서 송신될 수도 있다. 예를 들어, CCI 데이터는 대역외 채널 (1306, 1406) 의 2 이상의 채널들이 CCI 버스로서 구성될 때 변경 없이 송신될 수도 있다.
블록 (1512) 에서, 브릿지 회로 (1302, 1402) 가 데이터가 다시 코딩될 것이라고 결정하였을 수도 있다면, 브릿지 회로 (1302, 1402) 는 블록 (1518) 에서 대역외 채널 (1306, 1406) 상의 송신 이전에, 블록 (1516) 에서 데이터가 상이한 포맷 및/또는 프로토콜로 변환되게 할 수도 있다. CCI 및 I2C 데이터를 포함하는 저속 데이터의 특정 타입들은, 그러한 저속 데이터와 연관된 초기 프로토콜이 대역외 채널 (1306, 1406) 에 의해 제시된 것과 같이 수용될 수 없거나, 또는 대역외 채널 (1306, 1406) 상에서 사용되는 시그널링과 호환불가능할 때, 다시 코딩될 수도 있다. 특정 타입들의 고속 데이터가 블록 (1516) 에서 다시 코딩될 수도 있다. 일 예에서, 브릿지 회로 (1302, 1402) 는 풀 레이트 C-PHY 데이터를 1/4 레이트 C-PHY 데이터로서 송신할 수도 있고, 여기서 풀 레이트 및 1/4 레이트 C-PHY 송신 모드들 양자는 MIPI 표준들에 의해 정의된다. 일부 예시들에서, 브릿지 회로 (1302, 1402) 는 소스들이 고속 데이터의 데이터 레이트를 감소시키게 하는, 구성 정보를 고속 데이터의 소스들에 제공할 수도 있다. C-PHY 데이터 예에서, 데이터 소스는 브릿지 회로 (1302) 가 광학 링크 (1306, 1406) 를 사용불가능한 것으로 식별할 때, 1/4 레이트 C-PHY 데이터를 제공할 수도 있다. 다른 예에서, 브릿지 회로 (1302, 1402) 는 CCI 동작을 위해 구성된 대역외 채널 (1306, 1406) 의 와이어들의 하나 이상의 쌍들을 통한 송신을 위해 특정 타입들의 데이터를 컨버팅할 수도 있다. 다른 예에서, 브릿지 회로 (1302, 1402) 는 특정 고속 데이터를, 대역외 채널 (1306, 1406) 의 증가된 수의 와이어들을 통해 송신될 수도 있는 포맷으로 컨버팅할 수도 있다.
일부 예시들에서, 브릿지 회로 (1302, 1402) 는 고속 데이터의 데이터 레이트들을 대역외 채널 (1306, 1406) 의 송신 능력과 매칭하기 위해 블록 (1516) 에서 고속 데이터를 세그먼트화하거나, 패킷화하거나, 또는 그렇지 않으면 분할하고 버퍼링할 수도 있다. 일부 예시들에서, 브릿지 회로 (1302, 1402) 는 대역외 채널 (1306, 1406) 을 통한 데이터의 흐름의 레이트들을 관리하고 제어하기 위해 데이터 소스들로의 시그널링과 협력하고, 및/또는 이를 제공할 수도 있다. 브릿지 회로 (1302, 1402) 는 광학 링크 (1308, 1408) 의 사용불가능으로부터 발생할 수도 있는 체크포인트들 및/또는 신뢰도 문제들을 식별하기 위해, 광학 링크 (1308, 1408) 의 활동을 제어하는 디바이스 관리 기능들과 통신할 수도 있다.
광학 인터페이스의 예시적인 구성들
도 16 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성 (1600) 의 제 1 예를 도시하는 블록 개략도이다. 상기 구성 (1600) 에서, 브릿지는 단방향성의 대역외 시그널링을 갖는 C-PHY 직렬화기로서 구성된다. 다이어그램은 C-PHY 수신기들 (1602, 1604, 1606) 과 레이저 드라이버에 제공된 데이터 신호를 제어하는 광학 프레이머, 멀티플렉서 및 드라이버 (1608) 간의, 그리고 C-PHY 수신기들 (1602, 1604, 1606) 과 저전력 인터페이스 (1610) 간의 접속들을 도시한다. 저전력 인터페이스 (1610) 는 CCI 프로토콜들, 또는 버스의 물리적 길이를 포함하여, 전기적으로 전도성인 버스의 특징들을 핸들링하기 적합한 다른 프로토콜에 따라 구성될 수도 있다.
이러한 구성 (1600) 에서, 순방향 LP 모드 데이터는 광학 링크를 통해 전송되고, 역방향 LP 모드 데이터는 대역외 보조 버스를 통해 전송된다. C-PHY 수신기들 (1602, 1604, 1606) 은 LP 모드 수신기들과 LP 모드 드라이버들뿐만 아니라, C-PHY 데이터에 대한 고속 수신기들을 포함할 수도 있다. 이러한 구성 (1600) 에서, LP 모드 수신기들은 LP 모드 데이터를 광섬유 링크 상으로 멀티플렉싱하기 위해, 광학 프레이머, 멀티플렉서 및 드라이버 (1608) 를 사용하여 광학 매체를 통해 고속 데이터 및 LP 데이터를 송신할 수도 있다. LP 역방향 링크는 대역외 신호들로부터 수신되고, C-PHY 링크가 LP 모드 데이터가 역방향으로 전달되는 모드에서 동작하고 있을 때, C-PHY 수신기들에서 결합된다.
도 17 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성 (1700) 의 제 2 예를 도시하는 블록 개략도이다. 상기 구성 (1700) 에서, 브릿지는 단방향성의 대역외 시그널링을 갖는 C-PHY 역직렬화기로서 구성된다. 다이어그램은 C-PHY 송신기들 (1702, 1704, 1706) 과, 포토다이오드 및 TIA 로부터 수신된 데이터 신호를 프로세싱하는 광학 클록 및 데이터 복원 (CDR), 디프레이머, 디멀티플렉서 및 드라이버 (1708) 간의, 그리고 C-PHY 송신기들 (1702, 1704, 1706) 과 저전력 인터페이스 (1710) 간의 접속들을 도시한다. 저전력 인터페이스 (1710) 는 CCI 프로토콜들, 또는 버스의 물리적 길이를 포함하여, 전기적으로 전도성인 버스의 특징들을 핸들링하기 적합한 다른 프로토콜에 따라 구성될 수도 있다.
이러한 구성 (1700) 에서, 결합된 고속 데이터 및 순방향 링크 LP 모드 시그널링은 광학 링크를 통해 수신되고, CDR, 디프레이머, 디멀티플렉서 및 드라이버 (1708) 에서 디프레이밍되고 디멀티플렉싱된다. 순방향에서 LP 모드 데이터는 디멀티플렉싱 회로로부터 C-PHY 송신기로 전송된다. 역방향 LP 모드 데이터는 C-PHY 송신기 내부의 회로에 의해 수신되고 LP 인터페이스 (1710) 의 LP 모드 멀티플렉싱 및 송신기 회로들로 전송되며, 여기서 LP 모드 데이터는 대역외 LP 신호들을 통해 전송되기 위해 적합한 방식으로 결합된다.
도 18 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성 (1800) 의 제 3 예를 도시하는 블록 개략도이다. 상기 구성 (1800) 에서, 브릿지는 양방향성의 대역외 시그널링을 갖는 C-PHY 직렬화기로서 구성된다. 다이어그램은 C-PHY 수신기들 (1802, 1806, 1802) 과, 레이저 드라이버에 제공된 데이터 신호를 제어하는 광학 프레이머, 멀티플렉서 및 드라이버 (1806) 간의, 그리고 C-PHY 수신기들 (1802, 1804, 1806) 과 저전력 인터페이스 (1810) 간의 접속들을 도시한다. 저전력 인터페이스 (1810) 는 CCI 프로토콜들, 또는 버스의 물리적 길이를 포함하여, 전기적으로 전도성인 버스의 특징들을 핸들링하기 적합한 다른 프로토콜에 따라 구성될 수도 있다.
이러한 구성 (1800) 에서, 양자의 순방향 및 역방향 LP 모드 데이터는 대역외 보조 버스를 통해 전송되는 반면, 고속 데이터는 광학 링크를 통해 송신된다. C-PHY 및 D-PHY LP 데이터가 반이중이기 때문에, 양자의 순방향 및 역방향 LP 데이터는 동일한 대역외 통신 신호 와이어들을 공유할 수 있다. 구성 (1800) 에서 도시된 것과 같이, 2 이상의 컨덕터들은 대역외 LP 통신을 위해 할당될 수도 있고, LP 모드 디멀티플렉서 및 LP 모드 멀티플렉서는 대역외 인터페이스의 최대 신호 길이 및 속도 성능에 의존하여, LP 신호들을 임의의 수의 대역외 신호 와이어들 상으로 집중시키도록 구성될 수 있다.
도 19 는 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성 (1900) 의 제 4 예를 도시하는 블록 개략도이다. 상기 구성 (1900) 에서, 브릿지는 양방향성의 대역외 시그널링을 갖는 C-PHY 역직렬화기로서 구성된다. 다이어그램은 C-PHY 송신기들 (1902, 1904, 1906) 과, 포토다이오드 및 TIA 로부터 수신된 데이터 신호를 프로세싱하는 광학 CDR, 디프레이머, 디멀티플렉서 및 드라이버 (1908) 간의, 그리고 C-PHY 송신기들 (1902, 1904, 1906) 과 저전력 인터페이스 (1910) 간의 접속들을 도시한다. 저전력 인터페이스 (1910) 는 CCI 프로토콜들, 또는 버스의 물리적 길이를 포함하여, 전기적으로 전도성인 버스의 특징들을 핸들링하기 적합한 다른 프로토콜에 따라 구성될 수도 있다.
이러한 구성 (1900) 에서, 고속 데이터는 광학 링크로부터 수신되고, CDR, 디프레이머, 디멀티플렉서 및 드라이버 (1908) 에서 디프레이밍되고 디멀티플렉싱된다. 순방향에서 LP 모드 데이터는 저전력 인터페이스 (1910) 에서의 디멀티플렉싱 회로들로부터 C-PHY 송신기들 (1902, 1904, 1906) 로 전송된다. 역방향 LP 모드 데이터는 C-PHY 송신기들 (1902, 1904, 1906) 내부의 회로에 의해 수신되고 저전력 인터페이스 (1910) 에서의 멀티플렉싱 회로들에 이해 프로세싱되며, 여기서 LP 모드 데이터는 대역외 LP 보조 버스를 통해 통신되기 위해 적합한 방식으로 결합된다. C-PHY 역직렬화기는 광학 링크를 통해 오직 고속 데이터만을 수신하고, 대역외 LP 보조 버스를 통해 모든 LP 모드 데이터를 전송 및 수신하도록 구성된다.
도 20 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성 (2000) 의 제 5 예를 도시하는 블록 개략도이다. 상기 구성 (2000) 에서, 브릿지는 단방향성의 대역외 시그널링을 갖는 D-PHY 직렬화기로서 구성된다. 다이어그램은 D-PHY 수신기들 (2002, 2004, 2006, 2008, 2010) 과, 레이저 드라이버에 제공된 데이터 신호를 제어하는 광학 프레이머, 멀티플렉서 및 드라이버 회로 (2012) 간의, 그리고 D-PHY 수신기들 (2002, 2004, 2006, 2008) 과 저전력 인터페이스 (2014) 간의 접속들을 도시한다. 저전력 인터페이스 (2014) 는 CCI 프로토콜들, 또는 버스의 물리적 길이를 포함하여, 전기적으로 전도성인 버스의 특징들을 핸들링하기 적합한 다른 프로토콜에 따라 구성될 수도 있다.
이러한 구성 (2000) 은 D-PHY 수신기들 (2002, 2004, 2006, 2008, 2010) 로서 구성되거나 재구성된 수신 로직으로, 도 16 에서의 구성 (1600) 과 유사한 방식으로 동작한다. D-PHY 직렬화기는 클록 레인에 커플링하기 위해 전용된 별개의 D-PHY 수신기 (2010) 를 갖고, 이러한 D-PHY 수신기 (2010) 는 클록 신호를 광학 프레이머, 멀티플렉서 및 드라이버 회로 (2012) 에 제공한다.
도 21 은 본원에 개시된 특정 양태들에 따라 제공된 브릿지 구성 (2100) 의 제 6 예를 도시하는 블록 개략도이다. 상기 구성 (2100) 에서, 브릿지는 양방향성의 대역외 시그널링을 갖는 D-PHY 직렬화기로서 구성된다. 다이어그램은 D-PHY 수신기들 (2102, 2104, 2106, 2108, 2110) 과, 레이저 드라이버에 제공된 데이터 신호를 제어하는 광학 프레이머, 멀티플렉서 및 드라이버 회로 (2112) 간의, 그리고 D-PHY 수신기들 (2102, 2104, 2106, 2108, 2110) 과 저전력 인터페이스 (2114) 간의 접속들을 도시한다. 저전력 인터페이스 (2114) 는 CCI 프로토콜들, 또는 버스의 물리적 길이를 포함하여, 전기적으로 전도성인 버스의 특징들을 핸들링하기 적합한 다른 프로토콜에 따라 구성될 수도 있다.
이러한 구성 (2100) 은 D-PHY 수신기들 (2102, 2104, 2106, 2108, 2110) 로서 구성되거나 재구성된 수신 로직으로, 도 18 에서의 구성 (1800) 과 유사한 방식으로 동작한다. D-PHY 직렬화기는 클록 레인에 커플링하기 위해 전용된 별개의 D-PHY 수신기 (2110) 를 갖고, 이러한 D-PHY 수신기 (2110) 는 클록 신호를 광학 프레이머, 멀티플렉서 및 드라이버 회로 (2112) 에 제공한다.
프로세싱 회로들에 관련된 추가의 설명들
도 22 는 본원에 개시된 하나 이상의 기능들을 수행하도록 구성될 수도 있는 프로세싱 회로 (2202) 를 채용하는 장치에 대한 하드웨어 구현의 간략화된 예를 도시하는 개념 다이어그램 (2200) 이다. 본 개시의 다양한 양태들에 따라, 본원에 개시된 것과 같은 일 엘리먼트, 또는 일 엘리먼트의 임의의 부분, 또는 엘리먼트들의 임의의 조합은 프로세싱 회로 (2202) 를 사용하여 구현될 수도 있다. 프로세싱 회로 (2202) 는 하드웨어 및 소프트웨어 모듈들의 임의의 조합에 의해 제어되는 하나 이상의 프로세서들 (2204) 을 포함할 수도 있다. 프로세서들 (2204) 의 예들은 마이크로프로세서들, 마이크로제어기들, 디지털 신호 프로세서들 (DSP들), 필드 프로그래밍가능 게이트 어레이들 (FPGA들), 프로그래밍가능 로직 디바이스들 (PLD들), 상태 머신들, 게이트 로직, 별개의 하드웨어 회로들, 및 본 개시물 전반에 걸쳐서 설명되는 여러 기능을 수행하도록 구성된 다른 적합한 하드웨어를 포함한다. 하나 이상의 프로세서들 (2204) 은 특정 기능들을 수행하고, 소프트웨어 모듈들 (2216) 중 하나에 의해 구성되거나, 증강되거나, 제어될 수도 있는 특수화된 프로세서들을 포함할 수도 있다. 하나 이상의 프로세서들 (2204) 은 초기화동안 로딩되는 소프트웨어 모듈들 (2216) 의 조합을 통해 구성되고, 동작 동안 하나 이상의 소프트웨어 모듈들 (2216) 을 로딩 또는 언로딩함으로써 추가로 구성될 수도 있다.
도시된 예에서, 프로세싱 회로 (2202) 는 일반적으로 버스 (2210) 로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (2210) 는 프로세싱 회로 (2202) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속 버스들 및 브릿지들을 포함할 수도 있다. 버스 (2210) 는 하나 이상의 프로세서들 (2204) 및 스토리지 (2206) 를 포함하는 다양한 회로들을 함께 링크시킨다. 스토리지 (2206) 는 메모리 디바이스들 및 대용량 스토리지 디바이스들을 포함할 수도 있고, 본원에서 컴퓨터 판독가능 매체 및/또는 프로세서 판독가능 매체로서 지칭될 수도 있다. 버스 (2210) 는 또한 타이밍 소스들, 타이머들, 주변장치들, 전압 레귤레이터들 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다. 버스 인터페이스 (2208) 는 버스 (2210) 와 라인 인터페이스 회로들 (2212) 간에 인터페이스를 제공할 수도 있다. 라인 인터페이스 회로 (2212) 는 프로세싱 회로에 의해 지원되는 각각의 네트우 워킹 기술을 위해 제공될 수도 있다. 일부 예시들에서, 다수의 네트워킹 기술들은 라인 인터페이스 회로 (2212) 에서 발견된 회로 또는 프로세싱 모듈들 중 일부 또는 전부를 공유할 수도 있다. 각각의 라인 인터페이스 회로 (2212) 는 송신 매체를 통해서 여러 다른 장치와 통신하는 수단을 제공한다. 장치들의 특성에 의존하여, 사용자 인터페이스 (2218) (예컨대, 키패드, 디스플레이, 스피커, 마이크로폰, 조이스틱) 가 또한 제공될 수도 있고, 직접 또는 버스 인터페이스 (2208) 를 통해 버스 (2210) 에 통신가능하게 커플링될 수도 있다.
프로세서 (2204) 는 버스 (2210) 를 관리하는 것 및 스토리지 (2206) 를 포함할 수도 있는 컴퓨터 판독가능 매체에 저장된 소프트웨어의 실행을 포함할 수도 있는 일반적인 프로세싱을 담당할 수도 있다. 이와 관련하여, 프로세서 (2204) 를 포함하는 프로세싱 회로 (2202) 가 본원에 개시된 방법들, 기능들 및 기술들 중 임의의 것을 구현하는데 사용될 수도 있다. 스토리지 (2206) 는 소프트웨어를 실행중일 경우, 프로세서 (2204) 에 의해 조종되는 데이터를 저장하기 위해 사용될 수도 있고, 소프트웨어는 본원에 개시된 방법들 중 임의의 방법을 구현하도록 구성될 수도 있다.
프로세싱 회로 (2202) 에 있어서의 하나 이상의 프로세서들 (2204) 은 소프트웨어를 실행할 수도 있다. 소프트웨어는 소프트웨어, 펌웨어, 미들웨어, 마이크로코드, 하드웨어 디스크립션 언어, 또는 이외로 지칭되든, 명령들, 명령 세트들, 코드, 코드 세그먼트들, 프로그램 코드, 프로그램들, 서브프로그램들, 소프트웨어 모듈들, 애플리케이션들, 소프트웨어 애플리케이션들, 소프트웨어 패키지들, 루틴들, 서브루틴들, 오브젝트들, 실행가능물들 (executables), 실행 쓰레드들, 프로시저들, 함수들, 알고리즘들 등을 의미하는 것으로 넓게 해석되어야 할 것이다. 소프트웨어는 스토리지 (2206) 로부터 컴퓨터 판독가능하게 또는 외부 컴퓨터 판독가능 매체에 상주할 수도 있다. 외부 컴퓨터 판독가능 매체 및/또는 스토리지 (2206) 는 비-일시적인 컴퓨터 판독가능 매체를 포함할 수도 있다. 비-일시적인 컴퓨터 판독가능 매체는, 예로서, 자기 저장 디바이스 (예를 들어, 하드 디스크, 플로피 디스크, 자기 스트립), 광학 디스크 (예를 들어, 컴팩트 디스크 (CD) 또는 디지털 다기능 디스크 (DVD)), 스마트 카드, 플래시 메모리 디바이스 (예를 들어, "플래시 드라이버", 카드, 스틱, 또는 키 드라이브), 랜덤 액세스 메모리 (RAM), 판독 전용 메모리 (ROM), 프로그램가능 ROM (PROM), 소거가능 PROM (EPROM), 전기적으로 소거가능 PROM (EEPROM), 레지스터, 착탈가능 디스크, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 저장하기 위한 임의의 다른 적절한 매체를 포함한다. 컴퓨터 판독가능 매체 및/또는 스토리지 (2206) 는 또한, 예를 들어 반송파, 송신선, 및 컴퓨터에 의해 액세스 및 판독될 수도 있는 소프트웨어 및/또는 명령들을 송신하기 위한 임의의 다른 적절한 매체를 포함할 수도 있다. 컴퓨터 판독가능 매체 및/또는 스토리지 (2206) 는 프로세싱 회로 (2202) 에, 프로세서 (2204) 에, 프로세싱 회로 (2202) 외부에 상주할 수도 있거나, 또는 프로세싱 회로 (2202) 를 포함하는 다중의 엔터티들에 걸쳐 분산될 수도 있다. 컴퓨터 판독가능 매체 및/또는 스토리지 (2206) 는 컴퓨터 프로그램 제품에서 구현될 수도 있다. 예로서, 컴퓨터 프로그램 제품은 패키징 재료들에 컴퓨터 판독가능 매체를 포함할 수도 있다. 전체 시스템에 부과된 특정 애플리케이션 및 전체 시스템 제약들에 의존하여 본 개시물 전반에서 제시된 기술된 기능을 최적으로 구현하는 방법을, 당업자는 인식할 것이다.
스토리지 (2206) 는 본원에서 소프트웨어 모듈들 (2216) 로서 지칭될 수도 있는 로딩가능한 코드 세그먼트들, 모듈들, 애플리케이션들, 프로그램들, 등등에서 보유되고 및/또는 조직되는 소프트웨어를 보유할 수도 있다. 소프트웨어 모듈들 (2216) 의 각각은, 프로세싱 회로 (2202) 상에 설치되거나 로딩되고 하나 이상의 프로세서들 (2204) 에 의해 실행될 경우, 하나 이상의 프로세서들 (2204) 의 동작을 제어하는 런타임 이미지 (2214) 에 기여하는 명령들 및 데이터를 포함할 수도 있다. 실행될 경우, 특정 명령들은 프로세싱 회로 (2202) 가 본원에서 설명된 특정 방법들, 알고리즘들 및 프로세스들에 따라 기능들을 수행하게 할 수도 있다.
소프트웨어 모듈들 (2216) 의 일부는 프로세싱 회로 (2202) 의 초기화 동안 로딩될 수도 있고, 이들 소프트웨어 모듈들 (2216) 은 본원에 개시된 다양한 기능들의 수행을 가능하게 하도록 프로세싱 회로 (2202) 를 구성할 수도 있다. 예를 들어, 일부 소프트웨어 모듈들 (2216) 은 프로세서 (2204) 의 내부 디바이스들 및/또는 로직 회로들 (2222) 을 구성할 수도 있고, 라인 인터페이스 회로 (2212), 버스 인터페이스 (2208), 사용자 인터페이스 (2218), 타이머들, 수학적 코프로세서들 (mathematical coprocessors), 등등과 같은 외부 디바이스들로의 액세스를 관리할 수도 있다. 소프트웨어 모듈들 (2216) 은 인터럽트 핸들러들 및 디바이스 드라이버들과 상호작용하고, 프로세싱 회로 (2202) 에 의해 제공된 다양한 리소스들로의 액세스를 제어하는 제어 프로그램 및/또는 오퍼레이팅 시스템을 포함할 수도 있다. 리소스들은 메모리, 프로세싱 시간, 라인 인터페이스 회로 (2212) 로의 액세스, 사용자 인터페이스 (2218), 등등을 포함할 수도 있다.
프로세싱 회로 (2202) 의 하나 이상의 프로세서들 (2204) 은 다기능적일 수도 있고, 따라서 소프트웨어 모듈들 (2216) 의 일부는 상이한 기능들 또는 동일한 기능의 상이한 경우들을 수행하도록 로딩되고 구성된다. 하나 이상의 프로세서들 (2204) 은 추가로, 예컨대 사용자 인터페이스 (2218), 라인 인터페이스 회로 (2212) 및 디바이스 드라이버들로부터의 입력들에 응답하여 개시된 백그라운드 작업들을 관리하도록 구성될 수도 있다. 다수의 기능들의 수행을 지원하기 위해, 하나 이상의 프로세서들 (2204) 은 멀티태스킹 환경을 제공하도록 구성될 수도 있고, 따라서 복수의 기능들의 각각은 필요하거나 요구되는 바에 따라 하나 이상의 프로세서들 (2204) 에 의해 서비스되는 작업들의 세트로서 구현된다. 일 예에서, 멀티태스킹 환경은 상이한 작업들 사이에서 프로세서 (2204) 의 제어를 패스하는 타임 쉐어 프로그램 (2220) 을 사용하여 구현될 수도 있고, 따라서 각각의 작업은 임의의 중요한 동작들의 완료시 및/또는 인터럽트와 같은 입력에 응답하여, 하나 이상의 프로세서들 (2204) 의 제어를 타임 쉐어 프로그램 (2220) 으로 리턴시킨다. 작업이 하나 이상의 프로세서들 (2204) 의 제어를 가질 경우, 프로세싱 회로는 제어 작업과 연관된 기능에 의해 어드레싱되는 목적들을 위해 효율적으로 특수화된다. 타임 쉐어 프로그램 (2220) 은 오퍼레이팅 시스템, 라운드-로빈 기반의 제어를 전송하는 메인 루프, 기능들의 우선순위화에 따라 하나 이상의 프로세서들 (2204) 의 제어를 할당하는 기능, 및/또는 하나 이상의 프로세서들 (2204) 의 제어를 핸들링 기능에 제공함으로써 외부 이벤트들에 응답하는 인터럽트 구동된 메인 루프를 포함할 수도 있다.
도 23 은 단말기에서 2 개의 디바이스들 중 하나에서 동작하는 방법의 플로우 차트 (2300) 이다.
블록 (2302) 에서, 제 1 데이터는 제 1 인터페이스로부터 수신된다. 제 1 데이터는 제 1 프로토콜에 따라 제 1 디바이스에 의해 송신된 시그널링에서 수신될 수도 있다.
블록 (2304) 에서, 동작 모드는 제 1 데이터를 제 2 디바이스로 송신하기 위해 사용될 통신 링크에 대하여 결정될 수도 있다. 통신 링크는 광학 경로 및 전기 경로를 포함할 수도 있다.
블록 (2306) 에서, 모드는 어떻게 데이터 송신들이 핸들링될 것인지를 결정한다. 블록 (2308) 에서, 제 1 데이터는 제 1 동작 모드에서 광학 경로를 통해 제 2 디바이스로 송신된다. 블록 (2310) 에서, 제 1 데이터는 제 1 프로토콜에 따라, 제 2 동작 모드에서 전기 경로를 통해 제 2 디바이스로 송신된다.
블록 (2312) 에서, 데이터 송신들은 제 3 동작 모드에 따라 핸들링된다. 제 3 모드에서, 제 1 데이터는 제 2 데이터를 획득하기 위해 변환된다. 그 후에, 제 2 데이터는 제 2 프로토콜에 따라 전기 경로를 통해 제 2 디바이스로 송신될 수도 있다.
일부 예들에서, 전기 경로의 복수의 커넥터들의 하나 이상의 특징들이 결정된다. 하나 이상의 특징들은 복수의 커넥터들의 길이를 포함할 수도 있다. 제 2 프로토콜은 하나 이상의 특징들에 기초하여 선택될 수도 있다. 제 1 시그널링 모드에서, 제 2 인터페이스와 제 2 디바이스 간에 통신된 제 3 데이터는 변환 없이 중계될 수도 있다. 제 2 시그널링 모드에서, 제 3 프로토콜에 따라 제 2 인터페이스로부터 수신된 제 3 데이터는 제 4 데이터를 획득하기 위해 변환될 수도 있다. 제 4 데이터는 제 4 프로토콜에 따라 전기 경로를 통해 제 2 디바이스로 송신될 수도 있다.
일부 예들에서, 제 1 데이터와 연관된 데이터 레이트가 결정될 수도 있다. 제 2 프로토콜은 데이터 레이트에 기초하여 선택될 수도 있다. 제 3 동작 모드에서, 제 2 데이터를 통신하기 위해 사용된 시그널링 모드는 제 1 데이터와 연관된 데이터 레이트 및 전기 경로의 복수의 커넥터들의 하나 이상의 특징들에 기초하여 선택될 수도 있다. 하나 이상의 특징들은 복수의 커넥터들에서 하나 이상의 커넥터들의 길이, 복수의 커넥터들에서 2 이상의 커넥터들의 근접도, 복수의 커넥터들에서 2 이상의 커넥터들의 공통-모드 거부 특징들, 및/또는 복수의 커넥터들에서 하나 이상의 커넥터들의 물리적 라우팅과 연관된 특징들을 포함할 수도 있다.
일부 예들에서, 제 2 데이터는, 제 1 데이터가 제 1 인터페이스로부터 수신되는 데이터 레이트보다 더 낮은 데이터 레이트로 전기 경로를 통해 송신될 수도 있다. 일부 예시들에서, 제 2 프로토콜은 CCI 프로토콜, I2C 프로토콜 또는 전매특허 프로토콜일 수도 있다.
일부 예들에서, 제 2 인터페이스로부터 수신된 제 3 데이터는 전기 경로에서 제 1 의 복수의 커넥터들을 통해 제 2 디바이스로 중계될 수도 있다. 제 3 동작 모드에서, 제 2 데이터는 전기 경로에서 제 2 의 복수의 커넥터들 상으로 송신되며, 제 2 의 복수의 커넥터들은 제 1 의 복수의 커넥터들과 상이하다. 제 2 동작 모드에서, 제 1 데이터는 전기 경로의 커넥터들의 제 1 그룹 상으로 송신될 수도 있고, 제 3 데이터는 전기 경로의 커넥터들의 제 2 그룹 상으로 송신될 수도 있다. 커넥터들의 제 1 그룹 및 커넥터들의 제 2 그룹은 하나 이상의 상이한 커넥터들을 포함할 수도 있다. 커넥터들의 제 1 그룹은 커넥터들의 제 2 그룹에서 발견된 어떤 커넥터들도 포함하지 않을 수도 있다.
도 24 는 프로세싱 회로 (2402) 를 채용하는 장치 (2400) 에 대한 하드웨어 구현의 단순화된 예를 예시한 다이어그램이다. 프로세싱 회로는 통상적으로, 마이크로 프로세서, 마이크로제어기, 디지털 신호 프로세서, 시퀀서, 및 상태 머신 중 하나 이상을 포함할 수도 있는 프로세서 (2416) 를 갖는다. 프로세싱 회로 (2402) 는 일반적으로 버스 (2420) 로 표현되는 버스 아키텍처로 구현될 수도 있다. 버스 (2420) 는 프로세싱 회로 (2402) 의 특정 애플리케이션 및 전체 설계 제약들에 의존하여 임의의 수의 상호접속 버스들 및 브릿지들을 포함할 수도 있다. 버스 (2420) 는 프로세서 (2416), 모듈들 또는 회로들 (2404, 2406, 2408, 및 2410), 광학 및 전기 커넥터들 또는 와이어들 (2414) 및 컴퓨터 판독가능 저장 매체 (2418) 를 통신하도록 구성가능한 인터페이스 회로들 (2412) 을 포함하는 다양한 회로들을 함께 링크시킨다. 버스 (2420) 는 또한, 당업계에 널리 공지되고 따라서 어떠한 추가로 설명되지 않을 타이밍 소스들, 주변기기들, 전압 레귤레이터들, 및 전력 관리 회로들과 같은 다양한 다른 회로들을 링크시킬 수도 있다.
프로세서 (2416) 는 컴퓨터-판독가능 저장 매체 (2418) 상에 저장된 소프트웨어의 실행을 포함한, 일반적인 프로세싱을 담당한다. 소프트웨어는, 프로세서 (2416) 에 의해 실행될 경우, 프로세싱 회로 (2402) 로 하여금 임의의 특정의 장치에 대해 위에서 설명한 여러 기능들을 수행하게 한다. 프로세서 판독가능 저장 매체 (2418) 는 또한, 데이터 레인들 및 클록 레인들로서 구성될 수도 있는 커넥터들 (2414) 상으로 송신된 심볼들로부터 디코딩된 데이터를 포함하여, 소프트웨어를 실행할 경우 프로세서 (2416) 에 의해 조작되는 데이터를 저장하기 위해 사용될 수도 있다. 프로세싱 회로 (2402) 는 추가로, 모듈들 (2404, 2406, 2408 및 2410) 중 적어도 하나를 포함한다. 모듈들 (2404, 2406, 2408, 및 2410) 은 컴퓨터 판독가능 저장 매체 (2418) 에 상주/저장된, 프로세서 (2416) 에서 구동하는 소프트웨어 모듈들, 프로세서 (2416) 에 커플링된 하나 이상의 하드웨어 모듈들, 또는 이들의 일부 조합일 수도 있다. 2404, 2406, 2408, 및/또는 2410 은 마이크로제어기 명령들, 상태 머신 구성 파라미터들, 또는 이들의 일부 조합을 포함할 수도 있다.
일 구성에서, 데이터 통신을 위한 장치 (2400) 는 제 1 인터페이스로부터 제 1 데이터를 수신하도록 구성된 모듈들 및/또는 회로들 (2408) 로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 제 1 IC 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 모듈들 및/또는 회로들 (2408), 제 1 IC 디바이스와 제 2 IC 디바이스 간에 통신하기 위한 동작 모드를 결정하도록 구성된 모듈들 및/또는 회로들 (2404, 2406), 제 1 동작 모드에서 광학 매체를 통해 제 1 데이터를 제 2 IC 디바이스로 송신하고, 제 2 동작 모드에서 복수의 전기 커넥터들 중 2 이상의 전기 커넥터들을 사용하여 제 1 프로토콜에 따라 제 1 데이터를 제 2 IC 디바이스로 송신하고, 그리고 제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 제 1 데이터를 변환하고, 그리고 복수의 전기 커넥터들을 사용하여 제 2 프로토콜에 따라 제 2 데이터를 제 2 IC 디바이스로 송신하도록 구성된 모듈들 및/또는 회로들 (2408, 2410, 2412) 을 포함한다.
개시된 프로세스들에서 단계들의 특정의 순서 또는 계위는 예시적인 접근법들의 예시인 것이 이해된다. 설계 선호사항들에 기초하여, 프로세스들에서 단계들의 특정의 순서 또는 계위가 재배열될 수도 있는 것으로 이해된다. 수반하는 방법은 여러 단계들의 현재의 엘리먼트들을 간단한 순서로 청구하며, 제시되는 특정의 순서 또는 계층에 한정시키려고 의도된 것이 아니다.
이전 설명은 임의의 당업자가 여러 본원에서 설명하는 양태들을 실시할 수 있도록 하기 위해서 제공된다. 이들 양태들에 대한 여러 변경들은 당업자들에게 매우 자명할 것이며, 본원에서 정의하는 일반 원리들은 다른 양태들에 적용될 수도 있다. 따라서, 청구항들은 본원에서 나타낸 양태들에 한정시키려고 의도된 것이 아니며, 전문용어 청구항들 (language claims) 에 부합하는 전체 범위를 부여하려는 것이며, 여기서, 엘리먼트에 대한 단수형 참조는 "하나 및 오직 하나" 로 구체적으로 달리 말하지 않는 한, "하나 및 오직 하나" 를 의미하기 보다는, "하나 이상" 을 의미하도록 의도된다. 달리 구체적으로 언급하지 않는 한, 용어 "일부 (some)" 는 하나 이상을 지칭한다. 당업자들에게 알려져 있거나 또는 추후 알려지는, 본 개시물을 통해서 설명한 여러 양태들의 엘리먼트들에 대한 모든 구조적 및 기능적 균등물들이 본원에 참조로 명백히 포함되며, 청구항들에 의해 포괄되도록 의도된다. 더욱이, 본원에서 개시된 어떤 것도 이런 개시물이 청구항들에 명시적으로 인용되는지에 상관없이, 대중에 지정되도록 의도된 것이 아니다. 어떤 청구항 엘리먼트도 그 엘리먼트가 어구 "하는 수단" 을 이용하여 명백히 언급되지 않는 한, 기능식 (means plus function) 청구항으로서 해석되지 않아야 한다.

Claims (28)

  1. 제 1 인터페이스로부터 제 1 데이터를 수신하는 단계로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 제 1 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 제 1 데이터를 수신하는 단계;
    상기 제 1 데이터를 제 2 디바이스로 송신하기 위해 사용될 통신 링크에 대한 동작 모드를 결정하는 단계로서, 상기 통신 링크는 광학 경로 및 전기 경로를 포함하는, 상기 동작 모드를 결정하는 단계;
    제 1 동작 모드에서 상기 광학 경로를 통해 상기 제 1 데이터를 상기 제 2 디바이스로 송신하는 단계;
    제 2 동작 모드에서 상기 전기 경로를 통해 상기 제 1 프로토콜에 따라 상기 제 1 데이터를 상기 제 2 디바이스로 송신하는 단계; 및
    제 3 동작 모드에서,
    제 2 데이터를 획득하기 위해 상기 제 1 데이터를 변환하는 단계, 및
    상기 전기 경로를 통해 제 2 프로토콜에 따라 상기 제 2 데이터를 상기 제 2 디바이스로 송신하는 단계를 포함하는, 데이터 전송 방법.
  2. 제 1 항에 있어서,
    상기 전기 경로의 복수의 커넥터들의 하나 이상의 특징들을 결정하는 단계로서, 상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 상기 하나 이상의 특징들을 결정하는 단계; 및
    상기 하나 이상의 특징들에 기초하여 상기 제 2 프로토콜을 선택하는 단계를 더 포함하는, 데이터 전송 방법.
  3. 제 1 항에 있어서,
    상기 제 1 데이터와 연관된 데이터 레이트를 결정하는 단계; 및
    상기 데이터 레이트에 기초하여 상기 제 2 프로토콜을 선택하는 단계를 더 포함하는, 데이터 전송 방법.
  4. 제 1 항에 있어서,
    상기 제 3 동작 모드에서, 상기 제 1 데이터와 연관된 데이터 레이트 및 상기 전기 경로의 복수의 커넥터들의 하나 이상의 특징들에 기초하여 상기 제 2 데이터를 통신하기 위해 사용된 시그널링 모드를 결정하는 단계를 더 포함하며,
    상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 데이터 전송 방법.
  5. 제 1 항에 있어서,
    상기 제 2 데이터는, 상기 제 1 데이터가 상기 제 1 인터페이스로부터 수신되는 데이터 레이트보다 더 낮은 데이터 레이트로 상기 전기 경로를 통해 송신되는, 데이터 전송 방법.
  6. 제 1 항에 있어서,
    상기 제 2 프로토콜은 카메라 제어 인터페이스 (CCI) 프로토콜 또는 상호-집적 회로 (I2C) 프로토콜인, 데이터 전송 방법.
  7. 제 1 항에 있어서,
    제 2 인터페이스로부터 수신된 제 3 데이터를 상기 전기 경로에서 제 1 의 복수의 커넥터들을 통해 상기 제 2 디바이스로 중계하는 단계를 더 포함하는, 데이터 전송 방법.
  8. 제 7 항에 있어서,
    상기 제 3 동작 모드에서, 상기 제 2 데이터는 상기 전기 경로에서 제 2 의 복수의 커넥터들 상으로 송신되며, 상기 제 2 의 복수의 커넥터들은 상기 제 1 의 복수의 커넥터들과 상이한, 데이터 전송 방법.
  9. 광학 신호들에서의 정보를 통신하도록 적응된 광학 매체;
    상기 광학 매체에 커플링되고 상기 광학 신호들을 송신하도록 적응된 제 1 집적 회로 (IC) 디바이스;
    상기 광학 매체에 커플링되고 상기 광학 신호들을 수신하도록 적응된 제 2 IC 디바이스; 및
    상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스를 커플링하는 복수의 전기 커넥터들을 포함하는 전기 경로를 포함하며,
    상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스는 브릿지 회로를 포함하고,
    상기 브릿지 회로는,
    제 1 인터페이스로부터 제 1 데이터를 수신하는 것으로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 상기 제 1 IC 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 제 1 데이터를 수신하고,
    상기 제 1 IC 디바이스와 상기 제 2 IC 디바이스 간에 통신하기 위한 동작 모드를 결정하고,
    제 1 동작 모드에서 상기 광학 매체를 통해 상기 제 1 데이터를 상기 제 2 IC 디바이스로 송신하고,
    제 2 동작 모드에서 상기 복수의 전기 커넥터들 중 2 이상의 전기 커넥터들을 사용하여 상기 제 1 프로토콜에 따라 상기 제 1 데이터를 상기 제 2 IC 디바이스로 송신하고, 그리고
    제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 상기 제 1 데이터를 변환하고, 그리고 상기 복수의 전기 커넥터들을 사용하여 제 2 프로토콜에 따라 상기 제 2 데이터를 상기 제 2 IC 디바이스로 송신하도록
    구성되는, 장치.
  10. 제 9 항에 있어서,
    상기 동작 모드는 상기 전기 경로의 복수의 커넥터들의 하나 이상의 특징들에 기초하여 결정되고, 상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 장치.
  11. 제 9 항에 있어서,
    상기 브릿지 회로는 상기 전기 경로의 복수의 커넥터들의 하나 이상의 특징들에 기초하여 상기 제 2 프로토콜을 선택하며, 상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 장치.
  12. 제 9 항에 있어서,
    상기 브릿지 회로는 상기 전기 경로의 복수의 커넥터들의 하나 이상의 특징들에 기초하여 대역외 통신들을 위한 시그널링 모드를 선택하도록 구성되며, 상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 장치.
  13. 제 12 항에 있어서,
    상기 브릿지 회로는 상기 전기 경로의 커넥터들의 제 1 그룹 상으로 상기 제 1 데이터를 송신하고 상기 전기 경로의 커넥터들의 제 2 그룹 상으로 상기 제 2 데이터를 송신하도록 구성되며, 상기 커넥터들의 제 1 그룹은 상기 커넥터들의 제 2 그룹과 상이한, 장치.
  14. 제 9 항에 있어서,
    상기 제 2 프로토콜은 카메라 제어 인터페이스 (CCI) 프로토콜 또는 상호-집적 회로 (I2C) 프로토콜인, 장치.
  15. 브릿지 회로로서,
    광학 매체에 커플링된 제 1 인터페이스 회로를 포함하여, 상기 광학 매체를 통해 광학 신호들에서의 제 1 정보를 통신하는 수단;
    복수의 전기 커넥터들에 커플링된 제 2 인터페이스 회로를 포함하여, 상기 복수의 전기 커넥터들을 통해 전기 신호들에서의 제 2 정보를 통신하는 수단; 및
    프로세싱 회로를 포함하여, 상기 제 1 인터페이스 회로 및 상기 제 2 인터페이스 회로와 입력 데이터의 하나 이상의 소스들을 선택적으로 커플링하는 수단을 포함하며,
    상기 프로세싱 회로는,
    제 1 프로토콜에 따라 인코딩된 제 1 데이터를 수신하고,
    상기 제 1 데이터를 통신하기 위한 동작 모드를 결정하고,
    제 1 동작 모드에서 상기 광학 매체를 통해 상기 제 1 데이터를 송신하고,
    제 2 동작 모드에서 상기 복수의 전기 커넥터들 중 2 이상의 전기 커넥터들을 사용하여 상기 제 1 프로토콜에 따라 상기 제 1 데이터를 송신하며, 그리고
    제 3 동작 모드에서, 제 2 데이터를 획득하기 위해 상기 제 1 데이터를 변환하고, 그리고 상기 복수의 전기 커넥터들을 사용하여 제 2 프로토콜에 따라 상기 제 2 데이터를 송신하도록
    구성되는, 브릿지 회로.
  16. 제 15 항에 있어서,
    상기 동작 모드는 상기 복수의 전기 커넥터들의 하나 이상의 특징들에 기초하여 결정되고, 상기 하나 이상의 특징들은 상기 복수의 전기 커넥터들의 길이를 포함하는, 브릿지 회로.
  17. 제 15 항에 있어서,
    상기 제 2 프로토콜은 상기 복수의 전기 커넥터들의 하나 이상의 특징들에 기초하여 선택되며, 상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 브릿지 회로.
  18. 제 15 항에 있어서,
    상기 브릿지 회로는 상기 제 1 데이터와 연관된 데이터 레이트에 기초하여 대역외 통신들을 위한 시그널링 모드를 선택하도록 구성되는, 브릿지 회로.
  19. 제 15 항에 있어서,
    상기 제 1 데이터는 상기 복수의 전기 커넥터들 중 커넥터들의 제 1 그룹 상으로 송신되고 상기 제 2 데이터는 상기 복수의 전기 커넥터들 중 커넥터들의 제 2 그룹 상으로 송신되며, 상기 커넥터들의 제 1 그룹은 상기 커넥터들의 제 2 그룹과 상이한, 브릿지 회로.
  20. 제 15 항에 있어서,
    상기 제 2 프로토콜은 카메라 제어 인터페이스 (CCI) 프로토콜 또는 상호-집적 회로 (I2C) 프로토콜인, 브릿지 회로.
  21. 코드를 포함하는 프로세서 판독가능 저장 매체로서,
    상기 코드는,
    제 1 인터페이스로부터 제 1 데이터를 수신하는 것으로서, 상기 제 1 데이터는 제 1 프로토콜에 따라 제 1 디바이스에 의해 송신된 시그널링에서 수신되는, 상기 제 1 데이터를 수신하는 것;
    상기 제 1 데이터를 제 2 디바이스로 송신하기 위해 사용될 통신 링크에 대한 동작 모드를 결정하는 것으로서, 상기 통신 링크는 광학 경로 및 전기 경로를 포함하는, 상기 동작 모드를 결정하는 것;
    제 1 동작 모드에서 상기 광학 경로를 통해 상기 제 1 데이터를 상기 제 2 디바이스로 송신하는 것;
    제 2 동작 모드에서 상기 전기 경로를 통해 상기 제 1 프로토콜에 따라 상기 제 1 데이터를 상기 제 2 디바이스로 송신하는 것; 및
    제 3 동작 모드에서,
    제 2 데이터를 획득하기 위해 상기 제 1 데이터를 변환하는 것, 및
    상기 전기 경로를 통해 제 2 프로토콜에 따라 상기 제 2 데이터를 상기 제 2 디바이스로 송신하는 것
    을 위한 것인, 프로세서 판독가능 저장 매체.
  22. 제 21 항에 있어서,
    상기 전기 경로의 복수의 커넥터들의 하나 이상의 특징들을 결정하는 것으로서, 상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 상기 하나 이상의 특징들을 결정하는 것; 및
    상기 하나 이상의 특징들에 기초하여 상기 제 2 프로토콜을 선택하는 것
    을 위한 코드를 더 포함하는, 프로세서 판독가능 저장 매체.
  23. 제 21 항에 있어서,
    상기 제 1 데이터와 연관된 데이터 레이트를 결정하는 것; 및
    상기 데이터 레이트에 기초하여 상기 제 2 프로토콜을 선택하는 것
    을 위한 코드를 더 포함하는, 프로세서 판독가능 저장 매체.
  24. 제 21 항에 있어서,
    상기 제 3 동작 모드에서, 상기 제 1 데이터와 연관된 데이터 레이트 및 상기 전기 경로의 복수의 커넥터들의 하나 이상의 특징들에 기초하여 상기 제 2 데이터를 통신하기 위해 사용된 시그널링 모드를 결정하는 것
    을 위한 코드를 더 포함하며, 상기 하나 이상의 특징들은 상기 복수의 커넥터들의 길이를 포함하는, 프로세서 판독가능 저장 매체.
  25. 제 21 항에 있어서,
    상기 제 2 데이터는, 상기 제 1 데이터가 상기 제 1 인터페이스로부터 수신되는 데이터 레이트보다 더 낮은 데이터 레이트로 상기 전기 경로를 통해 송신되는, 프로세서 판독가능 저장 매체.
  26. 제 21 항에 있어서,
    상기 제 2 프로토콜은 카메라 제어 인터페이스 (CCI) 프로토콜 또는 상호-집적 회로 (I2C) 프로토콜인, 프로세서 판독가능 저장 매체.
  27. 제 21 항에 있어서,
    제 2 인터페이스로부터 수신된 제 3 데이터를 상기 전기 경로에서 제 1 의 복수의 커넥터들을 통해 상기 제 2 디바이스로 중계하는 것
    을 위한 코드를 더 포함하는, 프로세서 판독가능 저장 매체.
  28. 제 27 항에 있어서,
    상기 제 3 동작 모드에서, 상기 제 2 데이터는 상기 전기 경로에서 제 2 의 복수의 커넥터들 상으로 송신되며, 상기 제 2 의 복수의 커넥터들은 상기 제 1 의 복수의 커넥터들과 상이한, 프로세서 판독가능 저장 매체.
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