KR20180006967A - Oled 애플리케이션들을 위한 필름 스택들의 캡슐화 - Google Patents

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KR20180006967A
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잘쟌 제리 첸
장진 루이
최수영
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어플라이드 머티어리얼스, 인코포레이티드
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Abstract

본원에 설명되는 실시예들은 일반적으로, OLED 구조를 캡슐화하기 위한 방법 및 장치에 관한 것으로, 더 상세하게는, OLED 구조에 대한 TFE 구조에 관한 것이다. TFE 구조는 적어도 하나의 유전체 층 및 적어도 2개의 배리어 층들을 포함하며, TFE 구조는 OLED 구조 위에 형성된다. 적어도 하나의 유전체 층은 원자 층 증착(ALD)에 의해 증착된다. ALD에 의해 형성되는 적어도 하나의 유전체 층을 TFE 구조에서 갖는 것은, TFE 구조의 배리어 성능을 개선시킨다.

Description

OLED 애플리케이션들을 위한 필름 스택들의 캡슐화
[0001] 본원에 설명되는 실시예들은 일반적으로, OLED(organic light emitting diode) 구조를 캡슐화(encapsulate)하기 위한 방법 및 장치에 관한 것으로, 더 상세하게는, OLED 구조에 대한 박막 캡슐화(TFE; thin film encapsulation) 구조에 관한 것이다.
[0002] OLED(organic light emitting diode) 디스플레이들은 그들의 더 빠른 응답 시간들, 더 큰 시야 각들, 더 높은 명암비, 더 가벼운 중량, 더 낮은 전력, 및 플렉서블(flexible) 기판들에 대한 순응성(amenability) 때문에 최근 디스플레이 애플리케이션들에서 상당한 관심을 받고 있다. 일반적으로, 종래의 OLED는, 광을 방출하기 위해, 2개의 전극들 사이에 샌드위치된(sandwiched) 유기 재료들의 하나 또는 그 초과의 층들을 사용함으로써 가능해진다. 유기 재료들의 하나 또는 그 초과의 층들은, 단극성 (정공) 수송이 가능한 하나의 층, 및 전기 루미네선스(electroluminescence)를 위한 다른 층을 포함하며, 그에 따라, OLED 디스플레이에 대한 요구되는 동작 전압을 낮춘다.
[0003] OLED에서 사용되는 유기 재료들에 부가하여, 소분자(small molecule) FOLED(flexible organic light emitting diode) 및 PLED(polymer light emitting diode) 디스플레이들을 위한 많은 폴리머 재료들이 또한 개발되었다. 이들 유기 및 폴리머 재료들 중 대부분은, 다양한 기판들 상에서의 복잡한 다중-층 디바이스들의 제조에 대해 플렉서블해서, 그 디바이스들을 얇은 FPD(flat panel display), 전기적으로 펌핑된(pumped) 유기 레이저, 및 유기 광 증폭기와 같은 다양한 투명 다중-컬러 디스플레이 애플리케이션들에 대해 이상적이게 만든다.
[0004] OLED 구조들은, 전기 루미네선스 효율의 감소 및 구동 전압의 증가에 의해 특성화되는 제한된 수명(lifetime)을 가질 수 있다. OLED 구조들의 열화의 주된 이유는, 습기 또는 산소 침투로 인한 비-방사성(non-emissive)인 어두운 스폿들의 형성 때문이다. 이러한 이유로 인해, OLED 구조들은 통상적으로, 배리어 층들 사이에 샌드위치된 버퍼 층에 의해 캡슐화된다. 버퍼 층은, 제2 배리어 층이 증착을 위한 실질적으로 균일한 표면을 갖도록, 제1 배리어 층의 임의의 공극(void)들 또는 결손(defect)들을 채우는 데 활용된다. 버퍼 층 및 배리어 층들은, 상이한 내습성, 막 광 투명도, 및 프로세스 요건들에 대한 필요에 따라 유기 재료들 또는 무기 재료들을 포함하는 상이한 재료들로 제조될 수 있다. 그러나, 상이한 재료들, 특히 유기 및 무기 재료들은 종종 상이한 막 특성들을 가지며, 그에 의해, 유기 층과 무기 층이 접촉하는 계면에서 불량한 표면 접착이 초래된다. 불량한 계면 접착은 종종 막 박리(peeling) 또는 입자 발생을 허용하며, 그에 의해, 디바이스 구조가 불리하게 오염되고 결과적으로 디바이스 장애가 유발된다. 부가적으로, 유기 재료와 무기 재료 간의 계면들에서의 불량한 접착이 또한 막 균열의 가능성을 증가시킬 수 있으며, 그에 의해, 디바이스 구조 내로의 습기 또는 대기(air)의 진입(sneak into)이 허용됨에 따라, 디바이스 전기 성능이 악화된다.
[0005] 따라서, OLED 구조를 캡슐화하기 위한 개선된 방법 및 장치가 요구된다.
[0006] 본원에 설명되는 실시예들은 일반적으로, OLED 구조를 캡슐화하기 위한 방법 및 장치에 관한 것으로, 더 상세하게는, OLED 구조에 대한 TFE 구조에 관한 것이다. TFE 구조는 적어도 하나의 유전체 층 및 적어도 2개의 배리어 층들을 포함하며, TFE 구조는 OLED 구조 위에 형성된다. 적어도 하나의 유전체 층은 원자 층 증착(ALD; atomic layer deposition)에 의해 증착된다. TFE 구조에서, 적어도, ALD에 의해 형성되는 유전체 층을 갖는 것은, 원하는 광 특성들 및 막 투명도를 유지하면서 TFE 구조의 배리어 성능을 개선시킨다.
[0007] 일 실시예에서, TFE 구조는, ALD 프로세스에 의해 형성되는 적어도 하나의 유전체 층, 및 적어도 2개의 배리어 층들을 포함한다.
[0008] 다른 실시예에서, OLED 디바이스는, OLED 구조, 및 OLED 구조 위에 형성되는 TFE 구조를 포함한다. TFE 구조는, ALD 프로세스에 의해 형성되는 적어도 하나의 유전체 층, 및 적어도 2개의 배리어 층들을 포함한다.
[0009] 또 다른 실시예에서, 방법은, OLED 구조 위에 TFE 구조를 형성하는 단계를 포함한다. TFE 구조를 형성하는 단계는, 화학 기상 증착 프로세스를 사용하여 제1 배리어 층을 형성하는 단계, 원자 층 증착 프로세스를 사용하여 제1 배리어 층 위에 제1 유전체 층을 형성하는 단계, 및 화학 기상 증착 프로세스를 사용하여 제1 유전체 층 위에 제2 배리어 층을 형성하는 단계를 포함한다.
[0010] 또 다른 실시예에서, OLED 디바이스에 대한 박막 캡슐화 구조를 제조하기 위한 클러스터(cluster) 시스템은 클러스터 프로세싱 시스템을 포함하며, 클러스터 프로세싱 시스템은, 이송 챔버, 이송 챔버에 커플링되는 로드 록(load lock) 챔버 ― 상기 로드 록 챔버는, 클러스터 프로세싱 시스템 외부의 주변 환경으로부터 이송 챔버 내부의 진공 환경으로 4변형(quadrilateral) 형태의 기판을 이송하도록 구성됨 ―; 및 기판에 대해 프로세스들을 수행하도록 구성되는, 이송 챔버에 커플링되는 복수의 프로세싱 챔버들을 포함하고, 여기서, 복수의 프로세싱 챔버들은, 적어도 화학 기상 증착 챔버 및/또는 물리 기상 증착 챔버 및 원자 층 증착 챔버를 포함한다.
[0011] 본 개시내용의 상기 인용된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략하게 요약된 본 개시내용의 보다 구체적인 설명이 실시예들을 참조하여 이루어질 수 있으며, 이러한 실시예들 중 일부가 첨부된 도면들에 예시되어 있다. 하지만, 첨부된 도면들은 본 개시내용의 단지 통상적인 실시예들을 예시하는 것이므로 본 개시내용의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시내용이 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0012] 도 1a-1f는 본원에 설명되는 다양한 실시예들에 따른, TFE 구조에 의해 캡슐화된 OLED 구조의 개략적인 단면도들이다.
[0013] 도 1ca-1ea는 본원에 설명되는 다양한 실시예들에 따른, TFE 구조에 의해 캡슐화된 OLED 구조의 개략적인 단면도들이다.
[0014] 도 2는 본원에 설명되는 다양한 실시예들에 따른, OLED 구조 위에 TFE 구조를 형성하기 위한 방법의 흐름도이다.
[0015] 도 3a-3e는, 도 2의 방법의 상이한 스테이지들 동안의 OLED 디바이스의 개략적인 단면도들을 예시한다.
[0016] 도 4는 본원에 설명되는 다양한 실시예들에 따른, OLED 구조 위에 TFE 구조를 형성하기 위한 방법의 흐름도이다.
[0017] 도 5a-5d는, 도 2의 방법의 상이한 스테이지들 동안의 OLED 디바이스의 개략적인 단면도들을 예시한다.
[0018] 도 6a-6c는, 도 1a-1f에 도시된 TFE 구조를 갖는 것에 대한 이점을 예시하는 차트들이다.
[0019] 도 7은, 본원에 설명되는 방법들을 수행하는 데 사용될 수 있는 PECVD 챔버의 개략적인 단면도이다.
[0020] 도 8은, 본원에 설명되는 방법들을 수행하는 데 사용될 수 있는 ALD 챔버의 개략적인 단면도이다.
[0021] 도 9는, 본원에 설명되는 방법들을 수행하는 데 사용될 수 있는 PVD 챔버의 개략적인 단면도이다.
[0022] 도 10은, 본원에 설명되는 프로세싱 챔버들을 포함하는 다중-챔버 기판 프로세싱 시스템의 개략도이다.
[0023] 이해를 촉진시키기 위해, 도면들에 대해 공통적인 동일한 엘리먼트들을 가리키기 위해 가능한 경우 동일한 도면부호들이 사용되었다. 일 실시예의 엘리먼트들 및 피쳐(feature)들은, 추가의 언급없이 다른 실시예들에 유리하게 포함될 수 있음이 고려된다.
[0024] 본원에 설명되는 실시예들은 일반적으로, OLED 구조를 캡슐화하기 위한 방법 및 장치에 관한 것으로, 더 상세하게는, OLED 구조를 캡슐화하기 위한 TFE 구조를 제조하기 위한 방법 및 장치에 관한 것이다. TFE 구조는 적어도 하나의 유전체 층 및 적어도 2개의 배리어 층들을 포함하며, TFE 구조는 OLED 구조 위에 형성된다. 적어도 하나의 유전체 층은 원자 층 증착(ALD)에 의해 증착된다. ALD 프로세스에 의해 형성된 유전체 층은, TFE 구조의 양호한 내습성, 바람직한 광 특성들 및 배리어 성능이 획득 및 개선될 수 있도록, 비교적 높은 막 밀도뿐만 아니라 강한 원자 결합 구조들과 같은 바람직한 막 특성들을 갖는다.
[0025] 도 1a-1f는 본원에 설명되는 다양한 실시예들에 따른, TFE 구조(104)에 의해 캡슐화된 OLED 구조(102)의 개략적인 단면도들이다. 도 1a에 도시된 바와 같이, OLED 구조(102)는 기판(106) 위에 배치될 수 있고, 기판(106)과 OLED 구조(102) 사이에 접촉 층(108)이 배치될 수 있다. TFE 구조(104)는, OLED 구조(102) 상에 배치되는 제1 배리어 층(110), 제1 배리어 층(110) 상에 배치되는 유전체 층(112), 유전체 층(112) 상에 배치되는 버퍼 층(114), 및 버퍼 층(114) 상에 배치되는 제2 배리어 층(116)을 포함할 수 있다.
[0026] 일 예에서, 기판(106)은, 유리 또는 플라스틱, 이를테면 폴리에틸렌테레프탈레이트(PET) 또는 폴리에틸렌나프탈레이트(PEN)로 제조될 수 있다. 접촉 층(108)은 실리콘 질화물(SiN) 및/또는 실리콘 산화물(SiO2)로 제조될 수 있다.
[0027] 제1 배리어 층(110)은, 무기 층, 이를테면, 실리콘 질화물(SiN), 실리콘 산질화물(SiON), 실리콘 이산화물(SiO2), 알루미늄 산화물(Al2O3), 알루미늄 질화물(AlN)을 포함하는 유전체 층 또는 다른 적절한 유전체 층일 수 있다. 일 실시예에서, 제1 배리어 층(110)은 실리콘 질화물 층이다. 제1 배리어 층(110)은, 적절한 증착 기법, 이를테면 화학 기상 증착(CVD), PECVD, 물리 기상 증착(PVD), 스핀-코팅, 또는 다른 적절한 기법에 의해 증착될 수 있다. 버퍼 층(114)은, 헥사메틸디실록산(HMDSO) 층과 같은 유기 층, 예컨대 플루오르화 플라즈마-중합화 HMDSO(pp-HMDSO:F)일 수 있다. 버퍼 층(114)은 PECVD와 같은 적절한 증착 기법에 의해 증착될 수 있다. 제2 배리어 층(116)은, 무기 층, 이를테면 제1 배리어 층(110)과 유사하거나 동일한 유전체 층일 수 있고, 제2 배리어 층(116)은, 적절한 증착 기법, 이를테면 CVD, PVD, ALD, 스핀-코팅, 또는 다른 적절한 기법에 의해 증착될 수 있다.
[0028] TFE 구조(104)는, ALD에 의해 증착되는 적어도 하나의 유전체 층, 이를테면 유전체 층(112)을 포함한다. 도 1a에 도시된 바와 같이, 유전체 층(112)은, 제1 배리어 층(110)과 버퍼 층(114) 사이에 배치된다. 제1 배리어 층(110)이 존재하지 않는 예에서, 유전체 층(112)은, 기판(106) 또는 접촉 층(108) 상에 직접 형성될 수 있고 그리고 OLED 구조(102)와 직접 접촉할 수 있다. 유전체 층(112)은, 무기 층, 이를테면, 무기 산화물 층, 산화물 층, 실리콘 함유 유전체 층, 금속 함유 유전체 층, 또는 필요에 따른 임의의 적절한 유전체 층 또는 위에 언급된 유전체 층의 임의의 조합들의 다중 층 스택(stack)일 수 있다. 일 예에서, 유전체 층(112)은 Al2O3, 티타늄 산화물(TiO2), 지르코늄(IV) 산화물(ZrO2), 알루미늄 티타늄 산화물(AlTiO), 알루미늄 지르코늄 산화물(AlZrO), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), AlON, SiON, AlN, 또는 임의의 적절한 무기 층들일 수 있다.
[0029] 일부 실시예들에서, 유전체 층(112)은 다수의 층들을 갖는 복합 구조들을 포함할 수 있다. 유전체 층(112)의 두께는 약 100 옹스트롬 내지 약 600 옹스트롬의 범위, 이를테면 약 300 옹스트롬일 수 있다. 원자 층 증착(ALD) 프로세스에 의해 형성된 유전체 층(112)은, 원하는 내습성 및 막 투명도를 제공할 수 있는 막 특성들을 가질 수 있는 것으로 믿어진다. ALD 프로세스는, 주의 깊게 선택된 기판 표면 상에 형성된 원자들의 제2 단분자층(monolayer) 상에 흡착(absorbe) 및 접착되는 원자들의 제1 단분자층을 갖는 느린 증착 프로세스로 가능해지는 것으로 믿어진다. 각각의 층들에서의 원자들의 강한 접착 및 기판의 표면 상으로의 원자들의 층들의 흡착성은, 습기 또는 오염물이 막에 침투하는 것을 효율적으로 방지할 수 있는 (화학 기상 증착 프로세스에 비해) 높은 막 밀도를 갖는 막 특성을 나타내게 하도록, 컴팩트(compact)하고 안정된 결합 구조들을 막 구조들에 제공한다. 더욱이, 유전체 층(112)의 느린 ALD 증착 레이트는 또한, 기판 표면으로부터의 막 결손들을 보수하는 것을 보조하기 위해, 기판 표면(예컨대, 도 1a의 예들에서 제1 배리어 층(110))으로부터 발생될 수 있는 기공(pinhole)들, 세공(pore)들, 피트(pit)들, 또는 결손들을 유전체 층(112)으로부터의 원자들이 점진적으로 채우는 것을 허용한다. 대조적으로, 종래의 플라즈마 강화 화학 기상 증착 프로세스(PECVD)는 종종, 높은 스루풋과 함께 상대적으로 빠른 증착 프로세스를 제공하지만, 결과적인 막 층에 대해 상대적으로 다공성의 막 구조들을 나타내게 한다. 따라서, 종래의 PECVD 프로세스로부터의 그러한 다공성의 막 구조들을 캡슐화 구조에서의 배리어 또는 패시베이션(passivation) 층으로서 활용할 때, 대기 또는 환경으로부터의 원하지 않는 오염물, 먼지, 또는 습기들은 종종, 증착된 막 층들의 원자 공격자점(vacancy)들 또는 다공성 구조들 내로 진입할 가능성이 비교적 높아서, 동작 시간 기간 이후, 재료 구조가 빨리 열화되거나 막 구조가 손상되는 것이 초래된다. 따라서, ALD 프로세스에 의해 형성되는 유전체 층(112)을 활용함으로써, 대기 또는 환경으로부터의 습기가 하부의 OLED 디바이스(102) 내로 침투하여 디바이스 성능을 바람직하지 않게 변경하는 것을 방지하기 위한 내습성 층으로서 기능하는, 높은 밀도를 갖는 막 층이 효율적으로 획득될 수 있다. 제조 주기(cycle)들의 높은 스루풋이 요구되는 예에서, 원하는 정도의 막 밀도를 계속 유지하면서 (ALD 또는 열 ALD에 비해) 상대적으로 더 높은 증착 레이트의 증착 프로세스를 제공하기 위해, 플라즈마 보조 원자 층 증착(PE-ALD; plasma assisted atomic layer deposition) 프로세스가 대신 활용될 수 있다.
[0030] 일 예에서, 유전체 층(112)은 또한, 후속하여 강한 접착으로 상부에 층들이 형성되는 것을 가능하게 하기 위해, 60도 미만의 수 접촉각(water contact angle)을 갖는 습윤성을 가질 수 있다.
[0031] ALD 프로세스에 의해 형성되는 유전체 층은, TFE 구조(104) 내의 상이한 위치들에 배치될 수 있다. 예컨대, 도 1b에 도시된 예에서, TFE 구조(104)는, OLED 구조(102) 상에 배치되는 유전체 층(118), 유전체 층(118) 상에 배치되는 제1 배리어 층(110), 제1 배리어 층(110) 상에 배치되는 버퍼 층(114), 및 버퍼 층(114) 상에 배치되는 제2 배리어 층(116)을 포함한다. 유전체 층(118)은 유전체 층(112)과 유사할 수 있고, 유전체 층(118)은 또한 ALD 프로세스에 의해 형성된다.
[0032] 도 1c에 도시된 예에서, TFE 구조(104)는, OLED 구조(102) 상에 배치되는 제1 배리어 층(110), 제1 배리어 층(110) 상에 배치되는 버퍼 층(114), 버퍼 층(114) 상에 배치되는 유전체 층(120), 및 유전체 층(120) 상에 배치되는 제2 배리어 층(116)을 포함한다. 유전체 층(120)은, 도 1a 및 도 1b에 각각 도시된 유전체 층(112) 유전체 층(118)과 유사할 수 있고, 유전체 층(120)은 또한 ALD 프로세스에 의해 형성된다. 버퍼 층(114)이, 제1 배리어 층(110)의 전체 표면을 실질적으로 커버하지 않는 더 작은 치수를 갖는 예에서, 유전체 층(120)의 부분은, 도 1ca에 도시된 바와 같이, 버퍼 층(114)이 존재하지 않는 곳에서 하부의 제1 배리어 층(110)과 직접 접촉할 수 있다. 유사하게, 도 1a 및 도 1b에 도시된 버퍼 층(114)이 또한, 각각 유전체 층(112) 또는 제1 배리어 층(110)의 전체 표면을 실질적으로 커버하지 않는 더 작은 치수를 가질 때, 제2 배리어 층(116)의 부분은, 버퍼 층(114)이 존재하지 않는 곳에서 하부의 유전체 층(112) 또는 제1 배리어 층(110)과 직접 접촉할 수 있다.
[0033] 도 1d에 도시된 바와 같이, TFE 구조(104)는, OLED 구조(102) 상에 배치되는 제1 배리어 층(110), 제1 배리어 층(110) 상에 배치되는 버퍼 층(114), 버퍼 층(114) 상에 배치되는 제2 배리어 층(116), 및 제2 배리어 층(116) 상에 배치되는 유전체 층(121)을 포함한다. 유사하게, 버퍼 층(114)이, 제1 배리어 층(110)의 전체 표면을 실질적으로 커버하지 않는 더 작은 치수를 갖는 예에서, 제2 배리어 층(116)의 부분은, 도 1da에 도시된 바와 같이, 버퍼 층(114)이 존재하지 않는 곳에서 하부의 제1 배리어 층(110)과 직접 접촉할 수 있다. 유전체 층(121)은 도 1a에 도시된 유전체 층(112)과 유사할 수 있고, 유전체 층(121)은 또한 ALD 프로세스에 의해 형성된다.
[0034] 일부 실시예들에서, TFE 구조(104)는, ALD 프로세스들에 의해 형성되는 다수의 유전체 층들을 포함할 수 있다. 도 1e에 도시된 바와 같이, TFE 구조(104)는, OLED 구조(102) 상에 배치되는 제1 배리어 층(110), 제1 배리어 층(110) 상에 배치되는 유전체 층(112), 유전체 층(112) 상에 배치되는 버퍼 층(114), 버퍼 층(114) 상에 배치되는 부가적인 유전체 층(120), 및 부가적인 유전체 층(120) 상에 배치되는 제2 배리어 층(116)을 포함한다. 유전체 층들(112, 120)의 위치들은, 각각, 제1 배리어 층(110)과 버퍼 층(114) 사이 및 버퍼 층(114)과 제2 배리어 층(116) 사이로 제한되지 않는다. 유사하게, 버퍼 층(114)이, 유전체 층들(112)의 전체 표면을 실질적으로 커버하지 않는 더 작은 치수를 갖는 예에서, 부가적인 유전체 층(120)의 부분은, 도 1ea에 도시된 바와 같이, 버퍼 층(114)이 존재하지 않는 곳에서 하부의 유전체 층들(112)과 직접 접촉할 수 있다. 도 1a-1e에 도시된 유전체 층들의 임의의 조합이 TFE 구조(104)에 대해 적절할 수 있다.
[0035] 일부 실시예들에서, TFE 구조(104)에서 버퍼 층(114)이 존재하지 않는다. 일부 실시예들에서, TFE 구조(104)는, 도 1f에 도시된 바와 같이, OLED 구조(102) 상에 배치되는 제1 배리어 층(122), 제1 배리어 층(122) 상에 배치되는 제1 유전체 층(124), 및 제1 유전체 층(124) 상에 배치되는 제2 배리어 층(126)을 포함할 수 있다. 배리어 층들(122, 126)은 약 1200 옹스트롬 또는 그 미만의 두께를 가질 수 있고, 제1 유전체 층(124)은 약 600 옹스트롬 또는 그 미만의 두께를 가질 수 있다. 일부 실시예들에서, TFE 구조(104)는, 도 1f에 도시된 바와 같이, 제2 배리어 층(126) 상에 배치되는 제2 유전체 층(128), 및 제2 유전체 층(128) 상에 배치되는 제3 배리어 층(130)을 더 포함한다. 배리어 층들(122, 126, 130)은 약 800 옹스트롬 또는 그 미만의 두께를 가질 수 있고, 유전체 층들(124, 128)은 약 300 옹스트롬 또는 그 미만의 두께를 가질 수 있다. 따라서, 3개의 층들(122, 124, 126)을 갖는 TFE 구조(104)의 총 두께는, 5개의 층들(122, 124, 126, 128, 130)을 갖는 TFE 구조(104)의 총 두께와 동일할 수 있다. 배리어 층들(122, 126, 130)은 배리어 층(110)과 유사할 수 있고, 유전체 층들(124, 128)은 도 1a에 도시된 유전체 층(112)과 유사할 수 있다. 유전체 층들(124, 128)은 ALD 프로세스에 의해 형성된다. 배리어 및 ALD 형성 유전체 층들의 교번으로, 높은 내습성뿐만 아니라 높은 광학 막 투명도를 갖는 TFE 구조(104)의 배리어 성능이 획득된다.
[0036] 도 2는 본원에 설명되는 다양한 실시예들에 따른, OLED 구조(102) 위에 캡슐화 구조(104)를 형성하기 위한 방법(200)의 흐름도이다. 도 3a-3e는, 도 2의 방법(200)의 상이한 스테이지들 동안의 OLED 디바이스(300)의 개략적인 단면도들을 예시한다. 방법(200)은, 프로세스(202)에서, 상부에 배치된 사전형성된 OLED 구조(102)를 갖는 기판(106)을 프로세싱 챔버 내로 도입시킴으로써 시작된다. 기판(106)은, 도 3a에 도시된 바와 같이, 상부에 배치된 접촉 층(108)을 가질 수 있으며, 접촉 층(108) 상에 OLED 구조(102)가 배치된다.
[0037] 프로세스(204)에서, 도 3a에 도시된 바와 같이, 마스크(309)는, 마스크(309)에 의해 보호되지 않는 개구(307)를 통해 OLED 구조(102)가 노출되도록, 기판(106) 위에 정렬된다. 마스크(309)는, OLED 구조(102)에 인접한 접촉 층(108)의 부분(305)이 마스크(309)에 의해 커버됨으로써 임의의 후속하여 증착되는 재료가 부분(305) 상에 증착되지 않도록, 포지셔닝된다. 접촉 층(108)의 부분(305)은 OLED 디바이스(300)에 대한 전기 접촉이다. 마스크(309)는, 금속 재료, 이를테면 INVAR®로 제조될 수 있다.
[0038] 프로세스(206)에서, 도 3a에 도시된 바와 같이, 기판(106) 상에 제1 배리어 층(110)이 증착된다. 제1 배리어 층(110)은, 제1 부분(308a) 및 제2 부분(308b)을 갖고 그리고 약 5000 옹스트롬 내지 약 10000 옹스트롬의 두께를 갖는다. 제1 배리어 층(110)의 제1 부분(308a)은, 마스크(309)에 의해 노출되는 기판(106)의 구역(OLED 구조(102), 및 접촉 층(108)의 부분을 포함함) 상에 개구(307)를 통해 증착된다. 제1 배리어 층(110)의 제2 부분(308b)은, 기판(106)의 제2 구역(접촉 층(108)의 부분(305)을 포함함)을 커버하는 마스크(309) 상에 증착된다.
[0039] 프로세스(208)에서, 기판(106) 상에 제1 배리어 층(110)이 형성된 후, 그 다음에, 도 3b에 도시된 바와 같이, 유전체 층(112), 이를테면 무기 층이 기판(106) 상의 제1 배리어 층(110) 상에 형성된다. 유전체 층(112)의 제1 부분(312a)은, 마스크(309)에 의해 노출되는 기판(106)의 구역 상에서 마스크(309)의 개구(307)를 통해 기판(106) 상에 증착되어, 제1 배리어 층(110)의 제1 부분(308a)을 커버한다. 유전체 층(112)의 제2 부분(312b)은, 마스크(309)(접촉 층(108)의 부분(305)을 커버함) 상에 배치되는 제1 배리어 층(110)의 제2 부분(308b) 상에 증착된다.
[0040] 유전체 층(112)은, 플라즈마 보조 ALD 또는 열 ALD와 같은 ALD 프로세스에 의해 증착될 수 있다. 원자 층 증착(ALD) 프로세스는, 자기-종결/제한 성장(self-terminating/limiting growth)을 갖는 증착 프로세스이다. ALD 프로세스는, 증착의 각각의 주기에 대해 단지 몇 옹스트롬 또는 단분자층 레벨의 두께를 산출한다. ALD 프로세스는, 프로세싱 챔버 내로 화학물질 및 반응물질을 순차적으로 분배함으로써 제어되며, 이는 주기적으로 반복된다. ALD 프로세스에 의해 형성되는 유전체 층(112)의 두께는 반응 주기들의 횟수에 의존한다. 제1 반응은 기판 상에 흡착되는 분자 층의 제1 원자 층을 제공하고, 제2 반응은 제1 원자 층 상에 흡착되는 분자 층의 제2 원자 층을 제공한다.
[0041] 일 실시예에서, 유전체 층(112)은, Al2O3 층과 같은 무기 층이다. 증착된 알루미늄 산화물(Al2O3) 층은, 높은 열 안정성, 양호한 전기 저항성, 양호한 내습성, 및 높은 순도를 가질 뿐만 아니라 원하는 정도의 막 투명도를 유지하며, 따라서, 알루미늄 산화물(Al2O3) 층이 OLED에 대한 캡슐화 구조에서 배리어/차단 층으로서 사용하기에 양호한 후보자이게 된다. 유사한 막 특성들을 갖는 다른 유사한 무기 층(금속 유전체 층을 포함함), 이를테면 티타늄 산화물(TiO2), 지르코늄(IV) 산화물(ZrO2), 알루미늄 티타늄 산화물(AlTiO), 알루미늄 지르코늄 산화물(AlZrO), 아연 산화물(ZnO), 인듐 주석 산화물(ITO), AlON, SiON, TiON 등이 또한 그러한 배리어/차단 층으로서 활용될 수 있다.
[0042] 일 예에서, Al2O3 층을 형성하기 위해 ALD 프로세스에서 사용되는 전구체(precursor)들은, 적어도 금속 함유 전구체, 이를테면 알루미늄 함유 가스, 및 반응 가스를 포함한다. 알루미늄 함유 가스의 적절한 예들은, RxAlyR'zR''v 또는 RxAly(OR')z의 화학식을 가질 수 있으며, 여기서, R, R', 및 R''는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기이고, x, y, z 및 v는 1 내지 8의 범위를 갖는 정수들이다. 다른 실시예에서, 알루미늄 함유 화합물은 Al(NRR')3의 화학식을 가질 수 있으며, 여기서, R 및 R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴기일 수 있고, R'는 H, CH3, C2H5, C3H7, CO, NCO, 알킬 또는 아릴 기일 수 있다. 적절한 알루미늄 함유 화합물들의 예들은, 디에틸알루미늄 에톡시드(Et2AlOEt), 트리에틸-트리-2차-부톡시 다이알루미늄(Et3Al2OBu3, 또는 EBDA), 트리메틸알루미늄(TMA), 트리메틸다이알루미늄 에톡시드, 디메틸 알루미늄 이소프로폭시드, 디케부톡시 알루미늄 에톡시드, (OR)2AlR'이며, 여기서, R, R', 및 R''는 메틸, 에틸, 프로필, 이소프로필, 부틸, 이소부틸, 3차 부틸, 및 더 많은 수의 탄소 원자들을 갖는 다른 알킬 기들 등일 수 있다.
[0043] 알루미늄 함유 가스와 함께 공급될 수 있는 반응 가스는, 산소 함유 가스, 이를테면 산소(O2), 오존(O3), 질소(N2), N2O, NO, CO, CO2 등을 포함한다.
[0044] 유전체 층(112)을 형성하는 데 선택된 ALD 프로세스가 열 ALD 프로세스일 때, 결과적인 유전체 층(112)은 인장 응력(tensile stress) 막 구조를 갖는 경향이 있는 한편, 선택된 ALD 프로세스가, 제어된 상이한 프로세스 파라미터들에 기반하는 플라즈마 보조 ALD 프로세스일 때, 결과적인 유전체 층(112)은 압축 또는 인장 응력 막 구조 중 어느 하나를 갖는 경향이 있음을 유의한다. 따라서, 유전체 층(112)의 응력이 증착 프로세스의 상이한 스테이지들에서 조정 또는 변경되기를 원하는 예들에서, 수행되는 ALD 프로세스는, 인장/압축 막 응력을 조정하는 것을 필요로 할 때, 증착 동안 열 ALD로부터 플라즈마 보조 ALD 프로세스로(또는 그 반대로) 스위칭될 수 있거나, 스위칭된 프로세스 파라미터들로 스위칭될 수 있다. 유전체 층(112)의 굴절률은 1.61 내지 1.65, 이를테면 약 1.63인 것이 바람직하다.
[0045] 유전체 층(112)을 증착한 후, 도 3c에 도시된 바와 같이, 프로세스(210)에서 버퍼 층(114)이 증착된다. 버퍼 층(114)은, PECVD 챔버에서 증착된 HMDSO, 이를테면 pp-HMDSO:F일 수 있다. 버퍼 층(114)의 제1 부분(314a)은, 마스크(309)에 의해 노출되는 기판(106)의 구역 상에서 마스크(309)의 개구(307)를 통해 기판(106) 상에 증착되어, 유전체 층(112)의 제1 부분(312a)을 커버한다. 버퍼 층(114)의 제2 부분(314b)은, 마스크(309)(접촉 층(108)의 부분(305)을 커버함) 상에 배치되는 유전체 층(112)의 제2 부분(312b) 상에 증착된다. 버퍼 층(114)은 약 2 ㎛ 내지 약 5 ㎛의 두께를 가질 수 있다.
[0046] 일부 실시예들에서, 제2 유전체 층(120)은, 도 3d에 도시된 프로세스(212)에서와 같이, 버퍼 층(114) 상에 증착될 수 있다. 유전체 층(120)의 제1 부분(316a)은, 마스크(309)에 의해 노출되는 기판(106)의 구역 상에서 마스크(309)의 개구(307)를 통해 기판(106) 상에 증착되어, 버퍼 층(114)의 제1 부분(314a)을 커버한다. 유전체 층(120)의 제2 부분(316b)은, 마스크(309)(접촉 층(108)의 부분(305)을 커버함) 상에 배치되는 버퍼 층(114)의 제2 부분(314b) 상에 증착된다. 유전체 층(120)은 유전체 층(112)과 유사할 수 있고, ALD 프로세스, 이를테면 플라즈마 보조 ALD에 의해 증착될 수 있다.
[0047] 프로세스(214)에서, 도 3e에 도시된 바와 같이, 제2 배리어 층(116)이 기판(106) 위에 형성되어 유전체 층(120)을 커버한다. 제2 배리어 층(116)은, 유전체 층(120)의 제1 부분(316a) 위에 증착된 제1 부분(318a), 및 유전체 층(120)의 제2 부분(316b) 위에 증착된 제2 부분(318b)을 포함한다. 제2 배리어 층(116)은 제1 배리어 층(110)과 유사한 유전체 층일 수 있다. 도 3e에 도시된 바와 같이, TFE 구조(104)는, 제1 배리어 층(110), 제1 유전체 층(112), 버퍼 층(114), 제2 유전체 층(120), 및 제2 배리어 층(116)을 포함할 수 있다. 대안적으로, TFE 구조(104)는, 도 1a, 도 1b, 도 1c에 도시된 바와 같이 단일 유전체 층을 포함할 수 있거나, TFE 구조(104) 내의 상이한 위치들에 로케이팅된 다수의 유전체 층들을 포함할 수 있다.
[0048] 도 4는 본원에 설명되는 다양한 실시예들에 따른, OLED 구조(102) 위에 캡슐화 구조(104)를 형성하기 위한 방법(400)의 흐름도이다. 도 5a-5d는, 도 4의 방법(400)의 상이한 스테이지들 동안의 OLED 디바이스(500)의 개략적인 단면도들을 예시한다. 방법(400)은, 프로세스(402)에서, 상부에 배치된 사전형성된 OLED 구조(102)를 갖는 기판(106)을 프로세싱 챔버 내로 도입시킴으로써 시작된다. 기판(106)은, 도 5a에 도시된 바와 같이, 상부에 배치된 접촉 층(108)을 가질 수 있으며, 접촉 층(108) 상에 OLED 구조(102)가 배치된다.
[0049] 프로세스(404)에서, 도 5b에 도시된 바와 같이, 제1 배리어 층(122)이 OLED 구조(102) 및 접촉 층(108) 상에 증착된다. 방법(200)과 달리, 방법(400)은, 기판(106)의 부분을 커버하는 마스크(309)를 포함하지 않는다. 제1 배리어 층(122)은, 약 1200 옹스트롬의 두께를 갖는 실리콘 질화물 층일 수 있다. 프로세스(406)에서, 도 5c에 도시된 바와 같이, 제1 유전체 층(124)이 제1 배리어 층(122) 상에 증착된다. 제1 유전체 층(124)은, 유전체 층(112)과 유사한 방법에 의해 증착될 수 있다. 일 실시예에서, 제1 유전체 층(124)은, 약 600 옹스트롬의 두께를 갖는 Al2O3 층이다. 프로세스(408)에서, 도 5d에 도시된 바와 같이, 제2 배리어 층(126)이 제1 유전체 층(124) 상에 증착된다. 제2 배리어 층(126)은, 약 1200 옹스트롬의 두께를 갖는 실리콘 질화물 층일 수 있다. 도 5d에 도시된 바와 같이, TFE 구조(104)는, 제1 배리어 층(122), 제1 유전체 층(124), 및 제2 배리어 층(126)을 포함한다. 대안적으로, TFE 구조(104)는, 도 1f에 도시된 바와 같이, 제2 유전체 층(128) 및 제3 배리어 층(130)을 더 포함할 수 있다.
[0050] 도 6a-6c는, 도 1a-1e에 도시된 TFE 구조(104)를 갖는 것에 대한 이점을 예시하는 차트들이다. 도 6a-6c는, 60 ℃/90 % 상대 습도(RH; relative humidity) 또는 85 ℃/85 % 상대 습도(RH) 환경에서 OLED 디스플레이 디바이스 스토리지 시간(storage time)의 함수로써 플롯팅된(plotted), 디스플레이 디바이스에 발견되는 어두운 영역(dark area) 퍼센티지를 도시한다. 도 6a의 경우, 각각의 트레이스(trace) 라인들 A, B, C는, 85 ℃/85 % 상대 습도(RH) 환경에서의 상이한 어두운 영역 발생 퍼센티지 대 OLED 디스플레이 디바이스 스토리지 시간을 표시한다. 트레이스 라인 A는, 2개의 배리어 층들, 이를테면, 사이에 ALD 유전체 층이 없는 배리어 층들(110, 116)을 포함하는 TFE 구조를 나타낸다. 트레이스 라인 B는, 2개의 배리어 층들 사이에 샌드위치된 ALD 유전체 층을 포함하는 3개의 층들을 갖는 TFE 구조를 나타낸다. ALD 유전체 층은 유전체 층(124)일 수 있고, 배리어 층들은 배리어 층들(122, 126)일 수 있다. 트레이스 라인 C는, 도 1e에 도시된 TFE 구조(104)와 같은, 5개의 층들을 갖는 TFE 구조를 나타낸다. 도 6a에 도시된 바와 같이, 내부에 형성된 ALD 유전체 층을 갖는 TFE 구조는, 트레이스 라인 B 및 C에서 표시된 바와 같이, 디스플레이 디바이스 상의 어두운 영역의 발생을 둔화시킨다. 따라서, TFE 구조에서 ALD 유전체 층을 활용함으로써, 85 ℃/85 % 상대 습도(RH) 환경에서의 동일한 OLED 디스플레이 스토리지 시간량 하에서, ALD 유전체 층이 없는 TFE 구조에 비해 어두운 영역 발생률이 현저하게 감소되며, 이에 따라, 디스플레이 디바이스의 서비스 수명이 효율적으로 증가된다.
[0051] 도 6b는 또한, OLED 디바이스에서 사용되는 4개의 TFE 구조들에 대한, 60 ℃/90 % 상대 습도(RH) 환경에서의 어두운 영역 퍼센티지들 대 디스플레이 디바이스 스토리지 시간을 예시한다. 트레이스 라인 A는 도 1b에 도시된 TFE 구조(104)를 나타내며, 유전체 층(118)은 약 300 옹스트롬의 두께를 갖고, 제1 배리어 층(110)은 약 2500 옹스트롬의 두께를 갖고, 버퍼 층(114)은 약 1 미크론의 두께를 갖고, 그리고 제2 배리어 층(116)의 두께는 약 2500 옹스트롬의 두께를 갖는다. 트레이스 라인 B는 도 1a에 도시된 TFE 구조(104)를 나타내며, 제1 배리어 층(110)은 약 2500 옹스트롬의 두께를 갖고, 유전체 층(112)은 약 300 옹스트롬의 두께를 갖고, 버퍼 층(114)은 약 1 미크론의 두께를 갖고, 그리고 제2 배리어 층(116)은 약 2500 옹스트롬의 두께를 갖는다. 트레이스 라인 C는 도 1c에 도시된 TFE 구조(104)를 나타내며, 제1 배리어 층(110)은 약 2500 옹스트롬의 두께를 갖고, 버퍼 층(114)은 약 1 미크론의 두께를 갖고, 유전체 층(120)은 약 300 옹스트롬의 두께를 갖고, 그리고 제2 배리어 층(116)은 약 2500 옹스트롬의 두께를 갖는다. 트레이스 라인 D는 도 1d에 도시된 TFE 구조(104)를 나타내며, 제1 배리어 층(110)은 약 2500 옹스트롬의 두께를 갖고, 버퍼 층(114)은 약 1 미크론의 두께를 갖고, 제2 배리어 층(116)은 약 2500 옹스트롬의 두께를 갖고, 그리고 유전체 층(121)은 약 300 옹스트롬의 두께를 갖는다. 도 6b에 도시된 바와 같이, 트레이스 라인 B가 어두운 영역이 없는 가장 긴 동작 시간을 도시한다. 부가하여, 트레이스 라인들 A, B, C, D 전부는, 약 150 시간 동안 매우 작은 퍼센티지들의 어두운 영역이 존재한다는 것을 나타낸다. 도 6a의 트레이스 라인 A와 비교하면, ALD 유전체 층을 포함하지 않는 TFE 구조의 경우, 약 150 시간에서 약 60 %의 어두운 영역이 존재한다. 따라서, TFE 구조에서 ALD 유전체 층을 활용함으로써, 동일한 OLED 디스플레이 동작 시간량 하에서, ALD 유전체 층이 없는 TFE 구조에 비해 어두운 영역 발생률이 현저하게 감소되며, 이에 따라, 디스플레이 디바이스의 서비스 수명이 효율적으로 증가된다.
[0052] 도 6c는 또한, OLED 디바이스에서 사용되는 3개의 TFE 구조들에 대한, 60 ℃/90 % 상대 습도(RH) 환경에서의 어두운 영역 퍼센티지들 대 디바이스 스토리지 시간을 예시한다. 트레이스 라인 A는, 300 옹스트롬 두께의 2개의 유전체 층들(이를테면, 유전체 층들(112, 120)) 간에 샌드위치된 1.5 미크론 두께의 버퍼 층(이를테면, 버퍼 층(114))을 포함하는 TFE 구조를 나타낸다. 트레이스 라인 B는 도 1a에 도시된 TFE 구조(104)를 나타내며, 제1 배리어 층(110)은 약 7500 옹스트롬의 두께를 갖고, 유전체 층(112)은 약 300 옹스트롬의 두께를 갖고, 버퍼 층(114)은 약 1.5 미크론의 두께를 갖고, 그리고 제2 배리어 층(116)은 약 7500 옹스트롬의 두께를 갖는다. 트레이스 라인 C는 도 1a에 도시된 TFE 구조(104)를 나타내며, 제1 배리어 층(110)은 약 2500 옹스트롬의 두께를 갖고, 유전체 층(112)은 약 300 옹스트롬의 두께를 갖고, 버퍼 층(114)은 약 1.5 미크론의 두께를 갖고, 그리고 제2 배리어 층(116)은 약 7500 옹스트롬의 두께를 갖는다. 도 6c에 도시된 바와 같이, 트레이스 라인 B는 가장 양호한 배리어 성능을 도시하는데, 즉, 어두운 영역의 형성이 없는 가장 긴 수명을 갖는다.
[0053] 도 7은, 본원에 설명되는 동작들을 수행하는 데 사용될 수 있는 PECVD 챔버(700)의 개략적인 단면도이다. PECVD 챔버(700) 내부에 배치된 기판(720) 상에 하나 또는 그 초과의 막들이 증착될 수 있다. 챔버(700)는 일반적으로, 프로세스 볼륨을 정의하는, 벽들(702), 최하부(704), 및 샤워헤드(showerhead)(706)를 포함한다. 프로세스 볼륨 내에 기판 지지부(718)가 배치된다. 프로세스 볼륨은, 기판(720)이 챔버(700) 안팎으로 이송될 수 있도록, 슬릿 밸브 개구(708)를 통해 액세스된다. 기판 지지부(718)는, 기판 지지부(718)를 상승 및 하강시키기 위해 액추에이터(actuator)(716)에 커플링된다. 기판(720)을 기판 수용 표면으로 또는 그로부터 이동시키기 위해, 기판 지지부(718)를 통해 리프트 핀(lift pin)들(722)이 이동가능하게 배치된다. 기판 지지부(718)는 또한, 기판 지지부(718)를 미리결정된 온도에서 유지하기 위해, 가열 및/또는 냉각 엘리먼트들(724)을 포함한다. 기판 지지부(718)는 또한, 기판 지지부(718)의 주변부에 RF 복귀 경로를 제공하기 위해, RF 복귀 스트랩(strap)들(726)을 포함한다.
[0054] 샤워헤드(706)는, 체결 메커니즘(750)에 의해 배킹(backing) 플레이트(712)에 커플링된다. 샤워헤드(706)는, 샤워헤드(706)의 처짐(sag)을 방지하고 그리고/또는 진직도/곡률(straightness/curvature)을 제어하는 것을 돕기 위해, 하나 또는 그 초과의 체결 메커니즘들(750)에 의해 배킹 플레이트(712)에 커플링된다.
[0055] 샤워헤드(706)의 가스 통로들을 통해 샤워헤드(706)와 기판(720) 사이의 프로세싱 영역으로 가스를 제공하기 위해, 가스 소스(732)가 배킹 플레이트(712)에 커플링된다. 미리결정된 압력에서 프로세스 볼륨을 유지하기 위해, 진공 펌프(710)가 챔버(700)에 커플링된다. 샤워헤드(706)에 RF 전류를 제공하기 위해, RF 소스(728)가 매치(match) 네트워크(790)를 통해 배킹 플레이트(712)에 그리고/또는 샤워헤드(706)에 커플링된다. RF 전류는, 샤워헤드(706)와 기판 지지부(718) 사이의 가스들로부터 플라즈마가 생성될 수 있도록, 샤워헤드(706)와 기판 지지부(718) 사이에 전기장을 생성한다.
[0056] 가스 소스(732)와 배킹 플레이트(712) 사이에 원격 플라즈마 소스(730), 이를테면 유도성으로 커플링된 원격 플라즈마 소스(730)가 커플링된다. 기판들을 프로세싱하는 사이에, 원격 플라즈마 소스(730)에 세정 가스가 제공되어 원격 플라즈마가 생성될 수 있다. 원격 플라즈마로부터의 라디칼(radical)들은 챔버(700) 컴포넌트들을 세정하기 위해 챔버(700)에 제공될 수 있다. 세정 가스는, 샤워헤드(706)에 제공되는 RF 소스(728)에 의해 추가로 여기(excite)될 수 있다.
[0057] 샤워헤드(706)는, 샤워헤드 서스펜션(suspension)(734)에 의해 배킹 플레이트(712)에 부가적으로 커플링된다. 일 실시예에서, 샤워헤드 서스펜션(734)은 플렉서블 금속 스커트(flexible metal skirt)이다. 샤워헤드 서스펜션(734)은, 그 위에 샤워헤드(706)가 놓일 수 있는 립(lip)(736)을 가질 수 있다. 배킹 플레이트(712)는, 챔버(700)를 시일링(seal)하도록 챔버 벽들(702)과 커플링되는 렛지(ledge)(714)의 상부 표면 상에 놓일 수 있다.
[0058] 도 8은, 본원에 설명되는 동작들을 수행하는 데 사용될 수 있는 ALD 챔버(800)의 개략적인 단면도이다. 챔버(800)는 일반적으로, 챔버 바디(802), 리드(lid) 조립체(804), 기판 지지 조립체(806), 및 프로세스 키트(850)를 포함한다. 리드 조립체(804)는 챔버 바디(802) 상에 배치되고, 기판 지지 조립체(806)는 챔버 바디(802) 내에 적어도 부분적으로 배치된다. 챔버 바디(802)는, 프로세싱 챔버(800)의 내부로의 액세스를 제공하도록 챔버 바디(802)의 측벽에 형성되는 슬릿 밸브 개구(808)를 포함한다. 일부 실시예들에서, 챔버 바디(802)는, 진공 시스템(예컨대, 진공 펌프)과 유체 연통하는 하나 또는 그 초과의 애퍼쳐(aperture)들을 포함한다. 애퍼쳐들은, 챔버(800) 내의 가스들에 대한 출구를 제공한다. 진공 시스템은, ALD 프로세스들에 적절한 ALD 챔버(800) 내의 압력을 유지하도록 프로세스 제어기에 의해 제어된다. 리드 조립체(804)는, 하나 또는 그 초과의 차동 펌프들 및 퍼지(purge) 조립체들(820)을 포함할 수 있다. 차동 펌프 및 퍼지 조립체들(820)은 벨로우즈(bellows)(822)를 이용하여 리드 조립체(804)에 장착된다. 벨로우즈(822)는, 펌프 및 퍼지 조립체들(820)이, 가스 누설들에 대한 시일을 계속 유지하면서 리드 조립체(804)에 대해 수직으로 이동하는 것을 허용한다. 프로세스 키트(850)가 프로세싱 포지션으로 상승될 때, 프로세스 키트(850) 상의 컴플라이언트(compliant) 제1 시일(886) 및 컴플라이언트 제2 시일(888)은 차동 펌프 및 퍼지 조립체들(820)과 접촉하게 된다. 차동 펌프 및 퍼지 조립체들(820)은 진공 시스템(도시되지 않음)과 연결되어 낮은 압력에서 유지된다.
[0059] 도 8에 도시된 바와 같이, 리드 조립체(804)는, 챔버(800) 내에 그리고/또는 프로세스 키트(850) 내에 반응성 종들(reactive species)의 플라즈마를 생성할 수 있는 RF 캐소드(810)를 포함한다. RF 캐소드(810)는, 예컨대 전기 가열 엘리먼트들(도시되지 않음)에 의해 가열되고 그리고 예컨대 냉각 유체들의 순환에 의해 냉각될 수 있다. 가스들을 반응성 종들로 활성화하고 그리고 반응성 종들의 플라즈마를 유지할 수 있는 임의의 전력 소스가 사용될 수 있다. 예컨대, RF 또는 MW(microwave) 기반 전력 디스차지(discharge) 기법들이 사용될 수 있다. 활성화는 또한, 열 기반 기법, 가스 분해(breakdown) 기법, 고강도 광 소스(예컨대, UV 에너지), 또는 x-선 소스에 대한 노출에 의해 발생될 수 있다.
[0060] 기판 지지 조립체(806)는 챔버 바디(802) 내에 적어도 부분적으로 배치될 수 있다. 기판 지지 조립체(806)는, 챔버 바디 내에서의 프로세싱을 위해 기판(832)을 지지하기 위한 기판 지지 부재 또는 서셉터(susceptor)(830)를 포함할 수 있다. 서셉터(830)는, 챔버 바디(802)의 최하부 표면에 형성된 하나 또는 그 초과의 개구들(826)을 통해 연장되는 샤프트(824) 또는 샤프트들(824)을 통해 기판 리프트 메커니즘(도시되지 않음)에 커플링될 수 있다. 기판 리프트 메커니즘은, 샤프트들(824) 주위로부터의 진공 누설을 방지하는 벨로우즈(828)에 의해 챔버 바디(802)에 플렉서블하게(flexibly) 시일링될 수 있다. 기판 리프트 메커니즘은, 서셉터(830)가, 도시된 바와 같은 하부 로봇 진입 포지션과, 프로세싱, 프로세스 키트 이송, 및 기판 이송 포지션들 사이로, ALD 챔버(800) 내에서 수직으로 이동되는 것을 허용한다. 일부 실시예들에서, 기판 리프트 메커니즘은 설명된 것들보다 더 적은 포지션들 사이를 이동한다.
[0061] 일부 실시예들에서, 기판(832)은, 진공 척(chuck)(도시되지 않음), 정전 척(도시되지 않음), 또는 기계식 클램프(도시되지 않음)를 사용하여 서셉터에 고정될 수 있다. 서셉터(830)의 온도는, 기판(832) 및 프로세스 키트(850)의 온도에 영향을 주어 ALD 프로세싱의 성능을 개선하기 위해, ALD 챔버(800)에서의 프로세싱 동안 (예컨대, 프로세스 제어기에 의해) 제어될 수 있다. 서셉터(830)는, 예컨대, 서셉터(830) 내의 전기 가열 엘리먼트들(도시되지 않음)에 의해 가열될 수 있다. 서셉터(830)의 온도는, 예컨대, 챔버(800)의 고온계(pyrometer)들(도시되지 않음)에 의해 결정될 수 있다.
[0062] 도 8에 도시된 바와 같이, 서셉터(830)는, 하나 또는 그 초과의 리프트 핀들(836)을 수용하기 위한, 서셉터(830)를 통한 하나 또는 그 초과의 보어(bore)들(834)을 포함할 수 있다. 각각의 리프트 핀(836)은, 그들이 보어(834) 내에서 자유롭게 슬라이딩(slide)할 수 있도록 장착된다. 지지 조립체(806)는, 지지 조립체(806)가 하부 포지션에 있을 때, 리프트 핀들(836)의 상부 표면이 서셉터(830)의 기판 지지 표면(838) 위에 로케이팅될 수 있도록 이동가능하다. 반대로, 리프트 핀들(836)의 상부 표면은, 지지 조립체(806)가 상승된 포지션에 있을 때, 서셉터(830)의 상부 표면(838) 아래에 로케이팅된다. 챔버 바디(802)에 접촉할 때, 리프트 핀들(836)은, 기판(832)의 하부 표면에 대해 푸시(push)하여 서셉터(830)로부터 기판을 리프팅(lifting)한다. 반대로, 서셉터(830)는 기판(832)을 리프트 핀들(836)로부터 상승시킬 수 있다.
[0063] 일부 실시예들에서, 서셉터는, 하나 또는 그 초과의 컴플라이언트 시일들(839)을 포함할 수 있는 프로세스 키트 절연 버튼들(837)을 포함한다. 프로세스 키트 절연 버튼들(837)은, 서셉터(830) 상에 프로세스 키트(850)를 전달하는 데 사용될 수 있다. 프로세스 키트 절연 버튼들(837)의 하나 또는 그 초과의 컴플라이언트 시일들(839)은, 서셉터가 프로세스 키트(850)를 프로세싱 포지션으로 리프팅할 때 압축된다.
[0064] 도 9는 금속 함유 재료에 적절한 예시적인 반응성 스퍼터(sputter) 프로세싱 챔버(900)를 예시한다. 프로세싱 챔버(900)는, 다수의 프로세싱 챔버들을 갖는 진공 프로세싱 시스템(1000)의 일부일 수 있으며, 이는 아래에서 후술될 것이다. 본 개시내용으로부터 이익을 얻도록 적응될 수 있는 프로세스 챔버의 일 예는, California 주 Santa Clara에 위치된 Applied Materials, Inc.로부터 상업적으로 입수가능한 물리 기상 증착(PVD) 프로세스 챔버이다. 다른 제조자들로부터의 것들을 포함하는 다른 스퍼터 프로세스 챔버들이 본 발명을 실시하도록 적응될 수 있는 것으로 고려된다.
[0065] 프로세싱 챔버(900)는, 리드 조립체(904)에 의해 둘러싸이고 그리고 내부에 정의되는 프로세싱 볼륨(918)을 갖는 챔버 바디(908)를 포함한다. 챔버 바디(908)는 측벽들(910) 및 최하부(946)를 갖는다. 챔버 바디(908) 및 프로세스 챔버(900)의 관련된 컴포넌트들의 치수들은 제한되지 않으며, 일반적으로, 내부에서 프로세싱될 기판의 사이즈보다 비례적으로 더 크다. 그러므로, 임의의 적절한 기판 사이즈가 적절한 사이즈를 갖는 프로세스 챔버에서 프로세싱될 수 있다. 적절한 기판 사이즈들의 예들은, 약 2000 또는 그 초과의 제곱 센티미터의 평면 표면 면적을 갖는 기판들을 포함한다.
[0066] 챔버 바디(908)는, 알루미늄 또는 다른 적절한 재료로 제조될 수 있다. 기판 액세스 포트(930)가 챔버 바디(908)의 측벽(910)을 통해 형성되어, 프로세스 챔버(900) 안팎으로의 기판(902)(즉, 평판(flat panel) 디스플레이 기판 또는 태양 전지판, 플라스틱 또는 플렉서블 기판, 반도체 웨이퍼, 또는 다른 작업부재)의 이송이 가능하게 된다. 액세스 포트(930)는, 이송 챔버 및/또는 기판 프로세싱 시스템의 다른 챔버들에 커플링될 수 있다.
[0067] 프로세싱 볼륨(918) 내로 프로세스 가스들을 공급하기 위해 가스 소스(928)가 챔버 바디(908)에 커플링된다. 가스 소스(928)에 의해 제공될 수 있는 프로세스 가스들의 예들은, 불활성 가스들, 비-반응성 가스들, 및 반응성 가스들을 포함한다. 일 실시예에서, 가스 소스(928)에 의해 제공되는 프로세스 가스들은, 다른 것들 중에서도, 아르곤 가스(Ar), 헬륨(He), 질소 가스(N2), 산소 가스(O2), 및 H2O를 포함(그러나 이에 제한되지 않음)할 수 있다.
[0068] 챔버 바디(908)의 최하부(946)를 통해 펌핑 포트(950)가 형성된다. 펌핑 디바이스(952)가 프로세싱 볼륨(918)에 커플링되어 그 내부의 압력을 진공배기(evacuate) 및 제어한다. 일 실시예에서, 프로세스 챔버(900)의 압력 레벨은 약 1 토르 또는 그 미만에서 유지될 수 있다.
[0069] 리드 조립체(904)는 일반적으로, 타겟(target)(920), 및 그에 커플링되거나 그에 근접하게 포지셔닝되는 그라운드 실드(ground shield) 조립체(926)를 포함한다. 타겟(920)은, PVD 프로세스 동안 기판(902)의 표면 상에 스퍼터링 및 증착될 수 있는 재료 소스를 제공한다. 타겟(920) 또는 타겟 플레이트는, 증착 종으로서 활용되는 재료로 제조될 수 있다. 타겟(920)으로부터의 재료들을 스퍼터링하는 것을 가능하게 하기 위해, 고전압 전력 공급부, 이를테면 전력 소스(932)가 타겟(920)에 연결된다. 일 실시예에서, 타겟(920)은, 금속 함유 재료, 이를테면, 티타늄(Ti), 탄탈룸(Ta), 알루미늄 산화물(Al2O3), 마그네슘(Mg), 은(Si), 인듐(In), 주석(Sn), 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄(Al), 텅스텐(W), 금(Au), 몰리브덴(Mo), 수은(Hg), 크롬(Cr), 금속, 금속 합금, 또는 다른 적절한 재료들로 제조될 수 있다. 다른 실시예에서, 타겟(920)은, 인듐 주석 합금 등을 포함하는 재료들로 제조될 수 있다.
[0070] 타겟(920)은 일반적으로, 주변 부분(924) 및 중앙 부분(916)을 포함한다. 주변 부분(924)은 챔버(900)의 측벽들(910) 위에 배치된다. 타겟(920)의 중앙 부분(916)은, 기판 지지부(938) 상에 배치되는 기판(902)의 표면을 향해 약간 연장되는 곡률 표면을 가질 수 있다. 타겟(920)과 기판 지지부(938) 간의 간격은 약 50 mm 내지 약 150 mm로 유지된다. 타겟(920)의 치수, 형상, 재료들, 구성, 및 직경은 특정 프로세스 또는 기판 요건들에 따라 변할 수 있음이 유의된다. 일 실시예에서, 타겟(920)은, 기판 표면 상에 스퍼터링되기를 원하는 재료로 결합 및/또는 제조된 중앙 부분을 갖는 배킹 플레이트를 더 포함할 수 있다. 타겟(920)은 또한, 함께 타겟을 형성하는 복수의 타일들 또는 세그먼트 재료들을 포함할 수 있다.
[0071] 리드 조립체(904)는, 프로세싱 동안 타겟(920)으로부터의 재료의 효율적인 스퍼터링을 향상시키는, 타겟(920) 위에 장착된 마그네트론(magnetron) 조립체(901)를 더 포함할 수 있다. 마그네트론 조립체의 예들은, 다른 것들 중에서도, 선형 마그네트론, 서펜타인(serpentine) 마그네트론, 나선형 마그네트론, 더블-디지테이트형(double-digitated) 마그네트론, 직사각형화(rectangularized) 나선형 마그네트론을 포함한다.
[0072] 리드 조립체(904)의 그라운드 실드 조립체(926)는, 그라운드 프레임(906) 및 그라운드 실드(912)를 포함한다. 그라운드 실드 조립체(926)는 또한, 다른 챔버 실드 부재들, 타겟 실드 부재, 암공간(dark space) 실드, 및 암공간 실드 프레임을 포함할 수 있다. 그라운드 실드(912)는, 프로세싱 볼륨(918)에서 타겟(920)의 중앙 부분(916) 아래의 상부 프로세싱 구역(954)을 정의하는 그라운드 프레임(906)에 의해 주변 부분(924)에 커플링된다. 그라운드 프레임(906)은, 측벽들(910)을 통한 프로세스 챔버(900)의 챔버 바디(908)로의 그라운드 경로를 제공하면서, 그라운드 실드(912)를 타겟(920)으로부터 전기적으로 절연시킨다. 그라운드 실드(912)는, 타겟(920)의 중앙 부분(916)으로부터 이탈된(dislodged) 타겟 소스 재료가 챔버 측벽들(910)보다는 주로 기판 표면 상에 증착되도록, 프로세싱 동안 생성되는 플라즈마를 상부 프로세싱 구역(954) 내로 억제한다. 일 실시예에서, 그라운드 실드(912)는 하나 또는 그 초과의 컴포넌트들에 의해 형성될 수 있다.
[0073] 챔버 바디(908)의 최하부(946)를 통해 연장되는 샤프트(940)는, 기판 지지부(938)를 리프트 메커니즘(944)에 커플링시킨다. 리프트 메커니즘(944)은, 기판 지지부(938)를 하부 이송 포지션과 상부 프로세싱 포지션 사이에서 이동시키도록 구성된다. 벨로우즈(942)는 샤프트(940)를 둘러싸고, 그 사이에 플렉서블 시일을 제공하도록 기판 지지부(938)에 커플링되며, 이에 의해, 챔버 프로세싱 볼륨(918)의 진공 무결성이 유지된다.
[0074] 섀도우(shadow)프레임(922)은, 기판 지지부(938)의 주변 구역 상에 배치되고, 타겟(920)으로부터 스퍼터링되는 소스 재료의 증착을 기판 표면의 원하는 부분으로 한정하도록 구성된다. 기판 지지부(938)가 하강된 포지션에 있을 때, 섀도우 프레임(922)은, 챔버 바디(908)의 측벽(910)으로부터 연장되는 챔버 실드(936)의 립(956)으로부터 기판 지지부(938) 위에 서스펜딩(suspend)된다. 기판 지지부(938)가 프로세싱을 위해 상부 포지션으로 상승됨에 따라, 기판 지지부(938) 상에 배치된 기판(902)의 바깥쪽 에지가 섀도우 프레임(922)과 접촉하여, 섀도우 프레임(922)이 리프팅되고 그리고 챔버 실드(936)로부터 이격되게 된다. 하강된 포지션으로 이동할 시 또는 이동하는 동안, 리프트 핀들(도시되지 않음)은, 이송 로봇 또는 다른 적절한 이송 메커니즘에 의한 기판(902)에 대한 액세스를 가능하게 하기 위해, 기판 지지부(938) 위에 기판(902)을 리프팅하도록 기판 지지부(938)를 통해 선택적으로 이동된다.
[0075] 제어기(948)는 프로세싱 챔버(900)에 그리고 선택적으로 프로세싱 챔버(900)에 커플링된다. 제어기(948)는, CPU(central processing unit)(260), 메모리(958), 및 지원 회로들(962)을 포함한다. 제어기(948)는, 가스 소스(928)로부터 챔버(900) 내로의 가스 유동들을 조절하고 그리고 타겟(920)의 이온 충격(bombardment)을 제어하는 프로세스 시퀀스의 제어에 활용된다. CPU(960)는 산업 현장(industrial setting)에서 사용될 수 있는 임의의 형태의 범용 컴퓨터 프로세서일 수 있다. 소프트웨어 루틴(routine)들은 메모리(958), 이를테면, 랜덤 액세스 메모리, 판독 전용 메모리, 플로피, 또는 하드 디스크 드라이브, 또는 다른 형태의 디지털 저장소에 저장될 수 있다. 지원 회로들(962)은 통상적으로 CPU(960)에 커플링되고, 캐시, 클록 회로들, 입력/출력 서브시스템들, 전력 공급부들 등을 포함할 수 있다. 소프트웨어 루틴들은, CPU(960)에 의해 실행될 때, CPU를, 본 발명에 따라 프로세스들이 수행되도록 프로세싱 챔버(900)를 제어하는 특수 목적 컴퓨터(제어기)(948)로 변환한다. 소프트웨어 루틴들은 또한, 챔버(900)로부터 원격으로 로케이팅되는 제2 제어기(도시되지 않음)에 의해 저장 및/또는 실행될 수 있다.
[0076] 프로세싱 동안, 타겟(920) 및 기판 지지부(938)는, 가스 소스(928)에 의해 공급된 프로세스 가스들로부터 형성되는 플라즈마를 유지하도록 전력 소스(932)에 의해 서로에 대해 바이어싱된다. 플라즈마로부터의 이온들이 타겟(920)을 향해 가속되어 타겟(920)에 부딪힘으로써, 타겟 재료가 타겟(920)으로부터 이탈되게 된다. 이탈된 타겟 재료는 기판(902) 상에 층을 형성한다. 특정 프로세스 가스들이 챔버(900) 내로 공급되는 실시예들에서, 챔버(900) 내에 존재하는 프로세스 가스들과 이탈된 타겟 재료가 반응하여 기판(902) 상에 복합 막을 형성한다.
[0077] 도 10은, 편평한 매체 상에서의 태양 전지 제조, TFT(thin-film transistor)들 및 OLED(organic light emitting diode)들의 제조에 적절한 다중-챔버 기판 프로세싱 시스템(1000)의 상부 평면도이다. 시스템(1000)은, 중앙 이송 챔버(1015) 주위에 포지셔닝되는 복수의 프로세싱 챔버들(700, 800, 900, 1500) 및 하나 또는 그 초과의 로드 록 챔버들(1005, 1007)을 포함한다. 프로세싱 챔버들(700, 800, 900, 1500)은, 편평한 매체, 이를테면 큰 면적 기판(1006)(파선들로 윤곽이 표시됨)의 원하는 프로세싱을 달성하기 위해 다수의 상이한 프로세싱 단계들을 완료하도록 구성될 수 있다. 로드 록 챔버들(1005, 1007)은, 다중-챔버 기판 프로세싱 시스템(1000) 외부의 주변 환경으로부터 이송 챔버(1015) 내부의 진공 환경으로 4변형(quadrilateral) 형태의 기판을 이송하도록 구성된다.
[0078] 엔드 이펙터(end effector)(1030)를 갖는 이송 로봇(1025)이 이송 챔버(1015) 내에 포지셔닝된다. 엔드 이펙터(1030)는, 기판(1006)을 이송하도록, 이송 로봇(1025)과 독립적으로 지지되고 그리고 이동하게 구성된다. 엔드 이펙터(1030)는, 기판(1006)을 지지하도록 적응된 복수의 핑거(finger)들(1040) 및 리스트(wrist)(1035)를 포함한다. 일 실시예에서, 이송 로봇(1025)은, 수직 축을 중심으로 회전되고 그리고/또는 수직 방향(Z 방향)에서 선형으로 구동되도록 구성되는 한편, 엔드 이펙터(1030)는, 이송 로봇(1025)과 독립적으로, 그리고 이송 로봇(1025)에 대해, 수평 방향(X 및/또는 Y 방향)에서 선형으로 이동하도록 구성된다. 예컨대, 이송 로봇(1025)은, 엔드 이펙터(1030)를 프로세싱 챔버들(700, 800, 900, 1500) 및 로드 록 챔버들(1005, 1007)의 개구들과 정렬시키기 위해, 이송 챔버(1015) 내의 다양한 높이(elevation)들로 엔드 이펙터(1030)를 (Z 방향으로) 상승 및 하강시킨다. 이송 로봇(1025)이 적절한 높이에 있을 때, 엔드 이펙터(1030)는, 프로세싱 챔버들(700, 800, 900, 1500) 및 로드 록 챔버들(1005, 1007) 중 임의의 챔버 안팎으로 기판(1006)을 이송 및/또는 포지셔닝하기 위해, 수평으로(X 또는 Y 방향으로) 연장된다. 부가적으로, 이송 로봇(1025)은, 엔드 이펙터(1030)를 다른 프로세싱 챔버들(700, 800, 900, 1500) 및 로드 록 챔버들(1005, 1007)과 정렬시키도록 회전될 수 있다.
[0079] 일 예에서, 다중-챔버 기판 프로세싱 시스템(1000)에 포함된 프로세싱 챔버들(700, 800, 900, 1500)은, 도 7에 도시된 플라즈마 강화 화학 기상 증착(PECVD) 챔버(700), 도 8에 도시된 원자 층 증착(ALD) 챔버(800), 또는 도 9에 도시된 물리 기상 증착(PVD) 챔버(900), 또는 다른 적절한 챔버들, 이를테면, HDP-CVD, 열 어닐링, 표면 처리, 전자 빔(e-빔) 처리, 플라즈마 처리, 에칭 챔버들, 이온 주입 챔버들, 표면 세정 챔버, 계측 챔버들, 스핀-코팅 챔버, 폴리머 스피닝(spinning) 증착 챔버 또는 필요에 따른 임의의 적절한 챔버들일 수 있다. 다중-챔버 기판 프로세싱 시스템(1000)에 도시된 일 예에서, 시스템(1000)은, 화학 기상 증착(이를테면, PECVD) 챔버(700), 원자 층 증착(ALD) 챔버(800), 물리 기상 증착(PVD) 챔버(900), 및 필요에 따른 다른 적절한 챔버들(1500)을 포함한다. 그러한 어레인지먼트(arrangement)에 의해, ALD 프로세스에 의해 형성된 유전체 층(112, 118, 120, 121, 124, 128), PECVD 프로세스에 의해 형성된 배리어 층(110, 116, 122, 126, 130), 또는 CVD 프로세스 또는 스핀-코팅 프로세스에 의해 형성된 버퍼 층(114)이 또한, 환경으로부터의 원하지 않는 오염물 및 잔류물들 없이 기판의 청정도(cleanliness)를 유지하기 위해 진공을 깨뜨리지 않으면서 단일 챔버에서 수행하도록 통합될 수 있다.
[0080] 프로세싱 동안 큰 면적 기판(1006)을 수용 및 지지하도록 적응되는 기판 지지부 또는 서셉터(1050)를 노출시키기 위해, 로드 록 챔버(1005)의 내부의 부분이 제거되었다. 서셉터(1050)는, 큰 면적 기판(1006)의 이송을 가능하게 하기 위해, 서셉터(1050)의 상부 표면에 대해 이동가능한 복수의 리프트 핀들(1055)을 포함한다. 큰 면적 기판(1006)의 이송 프로세스의 일 예에서, 리프트 핀들(1055)은, 서셉터(1050)의 상부 표면으로부터 멀리 또는 그 위로 연장된다. 엔드 이펙터(1030)는, 연장된 리프트 핀들 위의 프로세싱 챔버(700, 800, 900, 1500) 또는 로드 록 챔버들(1005, 1007) 내로 X 방향으로 연장된다. 이송 로봇(1025)은, 큰 면적 기판(1006)이 리프트 핀들(1055)에 의해 지지될 때까지, Z 방향으로 엔드 이펙터(1030)를 하강시킨다. 리프트 핀들(1055)은, 엔드 이펙터(1030)의 핑거들(1040)이 간섭 없이 리프트 핀들(1055)을 통과하는 것을 허용하도록 이격된다. 엔드 이펙터(1030)는, 큰 면적 기판(1006)과 핑거들(140) 간의 간극을 보장하기 위해 추가적으로 하강될 수 있으며, 엔드 이펙터(1030)는, 이송 챔버(1015) 내로 X 방향으로 수축(retract)된다. 리프트 핀들(1055)은, 큰 면적 기판(1006)을 서셉터(1050)와 접촉하게 하여 서셉터(1050)가 큰 면적 기판(1006)을 지지하게 하기 위해, 서셉터(1050)의 상부 표면과 실질적으로 같은 높이에 있는 포지션으로 수축될 수 있다. 이송 챔버(1015)와 로드 록 챔버(1005, 1007)(또는 프로세싱 챔버 또는 700, 800, 900, 1500) 사이의 슬릿 밸브 또는 도어(1060)는 시일링될 수 있고, 프로세싱은 로드 록 챔버(1005, 1007)(또는 프로세싱 챔버 또는 700, 800, 900, 1500)에서 착수될 수 있다. 프로세싱 후 큰 면적 기판(1006)을 제거하기 위해, 이송 프로세스가 반전될 수 있는데, 여기서, 리프트 핀들(1055)은 큰 면적 기판(1006)을 상승시키고, 엔드 이펙터(1030)는 큰 면적 기판(1006)을 회수(retrieve)할 수 있다. 일 예에서, 기판(1006)은, 제1 로드 록 챔버(1005)를 통해 다중-챔버 기판 프로세싱 시스템(1000) 내로 이송될 수 있다. 기판(1006)이 원하는 포지션으로 배향 및 정렬된 후, 그 다음에, 기판(1006)은, 기판(1006) 상에 디바이스 구조를 형성하는 데 필요한 바에 따라 임의의 적절한 프로세스들을 수행하기 위해, 이송 챔버(1015)를 통해 프로세싱 챔버들(700, 800, 900, 1500) 중 임의의 챔버로 이송된다. 프로세싱 챔버들(700, 800, 900, 1500)에서 프로세서들이 완료된 후, 그 다음에, 기판(1006)은, 필요에 따라, 다중-챔버 기판 프로세싱 시스템(1000)으로부터 제거되어 제2 로드 록 챔버(1007)로부터 다중-챔버 기판 프로세싱 시스템(1000) 밖으로 이송된다.
[0081] 기판 프로세싱 시스템(1000) 내의 환경은 주변 압력(즉, 시스템(1000) 외부 압력)으로부터 격리되고, 하나 또는 그 초과의 진공 펌프들(도시되지 않음)에 의해 음압(negative pressure)에서 유지된다. 프로세싱 동안, 프로세싱 챔버들(700, 800, 900, 1500)은, 박막 증착 및 다른 프로세스들을 가능하게 하도록 구성되는 미리-결정된 압력들로 펌핑 다운(pump down)된다. 마찬가지로, 이송 챔버(1015)는, 프로세싱 챔버들(700, 800, 900, 1500)과 이송 챔버(1015) 간의 최소의 압력 경도(gradient)를 가능하게 하기 위해, 큰 면적 기판들의 이송 동안 감소된 압력에서 유지된다. 일 실시예에서, 이송 챔버(1015) 내의 압력은 주변 압력보다 낮은 압력에서 유지된다. 예컨대, 이송 챔버 내의 압력은 약 7 토르 내지 약 10 토르일 수 있는 한편, 프로세싱 챔버들(700, 800, 900, 1500) 내의 압력은 더 낮을 수 있다. 일 실시예에서, 이송 챔버(1015) 내의 유지되는 압력은, 시스템(1000)에서의 실질적으로 등화된(equalized) 압력을 가능하게 하기 위해, 프로세싱 챔버들(700, 800, 900, 1500) 및/또는 로드 록 챔버들(1005 및 1007) 내의 압력과 실질적으로 동일할 수 있다.
[0082] 이송 챔버(1015) 및 프로세싱 챔버들(700, 800, 900, 1500)에서의 큰 면적 기판(1006)의 이송 동안, 큰 면적 기판(1006)의 충돌들 및/또는 손상을 방지하기 위해, 큰 면적 기판(1006)의 적절한 정렬이 필수적이다. 부가적으로, 시스템(1000)의 내부는 청결하게 유지되어야 하고, 기판의 깨진 조각들, 깨진 장비, 및 다른 미립자 오염물과 같은 잔해가 없어야 한다. 일부 종래의 시스템들이 다양한 챔버들(700, 800, 900, 1500)의 내부를 보는 시선을 허용하는 시야 윈도우들을 포함하지만, 윈도우들은, 큰 면적 기판들 및 다양한 챔버들(700, 800, 900, 1500) 내부에 대한 완전한 시야 및/또는 정밀한 검사를 허용하지는 않을 수 있다. 또한, 종래의 시스템들은, 큰 면적 기판들이 시스템에 있는 동안, 큰 면적 기판(1006)을 보도록 그리고 프로세싱 결과들의 메트릭(metric)을 제공하도록 구성되지 않는다.
[0083] 이송 로봇(1025)은, 필요에 따라 이송 로봇(1025) 상에 배치된 하나 또는 그 초과의 광 이미지 센서들(1065 및 1070)을 포함한다. 하나 또는 그 초과의 광 이미지 센서들(1065, 1070)은, 광 스캐너들, 이미저(imager)들 또는 카메라들, 이를테면 CCD(charged-coupled device), CMOS(complimentary metal oxide semiconductor) 디바이스, 비디오 카메라 등일 수 있다. 일 실시예에서, 광 이미지 센서들(1065, 1070) 중 하나 또는 그 초과는, 센서들(1065, 1070)의 시선의 시야에서 큰 면적 기판(1006), 핑거들(1040), 및 임의의 오브젝트를 보기 위한 포지션에서 이송 로봇(1025) 상에 장착된다. 이러한 실시예에서, 이미지 센서들(1065, 1070)은, 이송 로봇(1025)이 정지되어 있거나 시스템(1000)에서 이동함에 따라 실질적으로 X 및 Y 방향뿐만 아니라 Z 방향에서 오브젝트들을 보도록 배향될 수 있다. 이미지 센서들(1065, 1070)은, 더 넓은 시계(field of view)를 가능하게 하기 위해 광각 광학계들(wide angle optics), 이를테면 어안(fisheye) 렌즈들을 포함할 수 있다.
[0084] 요약하면, OLED 구조는 TFE 구조에 의해 캡슐화된다. TFE 구조는, ALD에 의해 형성되는 유전체 층 및 적어도 2개의 배리어 층들을 포함한다. ALD에 의해 형성되는 부가적인 유전체 층을 TFE 구조에 포함시킴으로써, TFE 구조의 배리어 성능이 개선된다.
[0085] 전술한 내용들이 본 개시내용의 실시예들에 관한 것이지만, 본 개시내용의 다른 그리고 추가적인 실시예들이 본 발명의 기본적인 범위로부터 벗어나지 않으면서 안출될 수 있으며, 본 발명의 범위는 하기의 청구항들에 의해 결정된다.

Claims (20)

  1. 박막 캡슐화(encapsulation) 구조로서,
    원자 층 증착 프로세스에 의해 형성되는 적어도 하나의 유전체 층; 및
    적어도 2개의 배리어 층들을 포함하는, 박막 캡슐화 구조.
  2. 제1항에 있어서,
    상기 적어도 하나의 유전체 층은 상기 적어도 2개의 배리어 층들 사이에 샌드위치(sandwich)되며,
    상기 배리어 층들은 유사한 막 특성들을 갖는, 박막 캡슐화 구조.
  3. 제2항에 있어서,
    상기 적어도 하나의 유전체 층은 알루미늄 산화물 층이고, 상기 적어도 2개의 배리어 층들은 실리콘 질화물 층들인, 박막 캡슐화 구조.
  4. 제1항에 있어서,
    상기 적어도 2개의 배리어 층들 사이에 배치되는 버퍼 층을 더 포함하는, 박막 캡슐화 구조.
  5. 제4항에 있어서,
    상기 버퍼 층은 헥사메틸디실록산 층인, 박막 캡슐화 구조.
  6. 제4항에 있어서,
    상기 적어도 2개의 배리어 층들은 제1 배리어 층 및 제2 배리어 층을 포함하며,
    상기 유전체 층은 상기 제1 배리어 층 상에 배치되고, 상기 버퍼 층은 상기 유전체 층 상에 배치되고, 그리고 상기 제2 배리어 층은 상기 버퍼 층 상에 배치되는, 박막 캡슐화 구조.
  7. 제6항에 있어서,
    상기 제1 배리어 층은 상기 유전체 층 상에 배치되고, 상기 버퍼 층은 상기 제1 배리어 층 상에 배치되고, 그리고 상기 제2 배리어 층은 상기 버퍼 층 상에 배치되는, 박막 캡슐화 구조.
  8. 제6항에 있어서,
    상기 버퍼 층은 상기 제1 배리어 층 상에 배치되고, 상기 제2 배리어 층은 상기 버퍼 층 상에 배치되고, 그리고 상기 유전체 층은 상기 제2 배리어 층 상에 배치되는, 박막 캡슐화 구조.
  9. 제1항에 있어서,
    상기 적어도 하나의 유전체 층은 제1 무기 층 및 제2 무기 층을 포함하고, 상기 적어도 2개의 배리어 층들은 제1 배리어 층 및 제2 배리어 층을 포함하는, 박막 캡슐화 구조.
  10. 제9항에 있어서,
    버퍼 층을 더 포함하며,
    상기 제1 무기 층은 상기 제1 배리어 층 상에 배치되고, 상기 버퍼 층은 상기 제1 무기 층 상에 배치되고, 상기 제2 무기 층은 상기 버퍼 층 상에 배치되고, 그리고 상기 제2 배리어 층은 상기 제2 무기 층 상에 배치되는, 박막 캡슐화 구조.
  11. 제1항에 있어서,
    상기 적어도 하나의 유전체 층은 제1 무기 층 및 제2 무기 층을 포함하고, 상기 적어도 2개의 배리어 층들은 제1 배리어 층, 제2 배리어 층, 및 제3 배리어 층을 포함하며,
    상기 제1 무기 층은 상기 제1 배리어 층 상에 배치되고, 상기 제2 배리어 층은 상기 제1 무기 층 상에 배치되고, 상기 제2 무기 층은 상기 제2 배리어 층 상에 배치되고, 그리고 상기 제3 배리어 층은 상기 제2 무기 층 상에 배치되는, 박막 캡슐화 구조.
  12. OLED 디바이스로서,
    OLED 구조; 및
    상기 OLED 구조 위에 형성되는 박막 캡슐화 구조를 포함하며,
    상기 박막 캡슐화 구조는,
    원자 층 증착 프로세스에 의해 형성되는 적어도 하나의 유전체 층, 및
    유사한 막 특성들을 갖는 적어도 2개의 배리어 층들
    을 포함하는, OLED 디바이스.
  13. 제12항에 있어서,
    상기 박막 캡슐화 구조는, 상기 적어도 2개의 배리어 층들 사이에 배치되는 버퍼 층을 더 포함하는, OLED 디바이스.
  14. 제13항에 있어서,
    상기 적어도 2개의 배리어 층들은 제1 배리어 층 및 제2 배리어 층을 포함하고, 상기 적어도 하나의 유전체 층은 제1 무기 층을 포함하며,
    상기 제1 무기 층은 상기 제1 배리어 층 상에 배치되고, 상기 버퍼 층은 상기 제1 무기 층 상에 배치되고, 그리고 상기 제2 배리어 층은 상기 버퍼 층 상에 배치되는, OLED 디바이스.
  15. 제14항에 있어서,
    상기 적어도 하나의 유전체 층은 제2 무기 층을 더 포함하며,
    상기 제2 무기 층은 상기 버퍼 층과 상기 제2 배리어 층 사이에 배치되는, OLED 디바이스.
  16. 제12항에 있어서,
    상기 적어도 하나의 유전체 층은 제1 무기 층 및 제2 무기 층을 포함하고, 상기 적어도 2개의 배리어 층들은 제1 배리어 층, 제2 배리어 층, 및 제3 배리어 층을 포함하며,
    상기 제1 무기 층은 상기 제1 배리어 층 상에 배치되고, 상기 제2 배리어 층은 상기 제1 무기 층 상에 배치되고, 상기 제2 무기 층은 상기 제2 배리어 층 상에 배치되고, 그리고 상기 제3 배리어 층은 상기 제2 무기 층 상에 배치되는, OLED 디바이스.
  17. 방법으로서,
    OLED 구조 위에 박막 캡슐화 구조를 형성하는 단계를 포함하며,
    상기 박막 캡슐화 구조를 형성하는 단계는,
    화학 기상 증착 프로세스를 사용하여 제1 배리어 층을 형성하는 단계;
    원자 층 증착 프로세스를 사용하여 상기 제1 배리어 층 위에 제1 유전체 층을 형성하는 단계; 및
    화학 기상 증착 프로세스를 사용하여 상기 제1 유전체 층 위에 상기 제1 배리어 층과 유사한 제2 배리어 층을 형성하는 단계
    를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 원자 층 증착 프로세스 동안의 기판 지지부의 온도는 약 섭씨 90 도인, 방법.
  19. OLED 디바이스에 대한 박막 캡슐화 구조를 제조하기 위한 클러스터(cluster) 시스템으로서,
    클러스터 프로세싱 시스템을 포함하며,
    상기 클러스터 프로세싱 시스템은,
    이송 챔버;
    상기 이송 챔버에 커플링되는 로드 록(load lock) 챔버 ― 상기 로드 록 챔버는, 상기 클러스터 프로세싱 시스템 외부의 주변 환경으로부터 상기 이송 챔버 내부의 진공 환경으로 4변형(quadrilateral) 형태의 기판을 이송하도록 구성됨 ―; 및
    상기 기판에 대해 프로세스들을 수행하도록 구성되는, 상기 이송 챔버에 커플링되는 복수의 프로세싱 챔버들
    을 포함하고,
    상기 복수의 프로세싱 챔버들은, 적어도 화학 기상 증착 챔버 및/또는 물리 기상 증착 챔버, 및 원자 층 증착 챔버를 포함하는, OLED 디바이스에 대한 박막 캡슐화 구조를 제조하기 위한 클러스터 시스템.
  20. 제19항에 있어서,
    상기 클러스터 프로세싱 시스템의 상기 원자 층 증착 챔버는, OLED 디바이스 상에 형성되는 상기 박막 캡슐화 구조에 금속 유전체 층을 형성하도록 구성되는, OLED 디바이스에 대한 박막 캡슐화 구조를 제조하기 위한 클러스터 시스템.
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