KR20180005322A - 멀티-비트 데이터 저장을 위한 이피롬 장치 및 이피롬 장치의 리드 회로 - Google Patents

멀티-비트 데이터 저장을 위한 이피롬 장치 및 이피롬 장치의 리드 회로 Download PDF

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Abstract

이피롬(EPROM) 장치는, 프로그램전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀과, 비트라인 및 프로그램전압 공급라인 사이에 배치되어, 입력되는 스위칭 제어신호에 따라 프로그램전압 공급라인과 단위셀 사이의 전기적 결합을 스위칭하는 스위칭부와, 이진 데이터의 입력에 따라 복수개의 출력신호들을 발생시키는 디코더와, 디코더의 출력신호들의 일부에 의해 인에이블되어, 복수개의 기준전압들 각각과 비트라인전압을 비교하여 프로그램모드 출력신호를 발생시키는 비교부와, 그리고 디코더의 출력신호들 중 적어도 어느 하나의 출력신호와, 프로그램모드 출력신호를 입력받아, 디코더의 출력신호 또는 상기 프로그램모드 출력신호를 스위칭 제어신호로 출력하는 레벨시프터를 포함한다.

Description

멀티-비트 데이터 저장을 위한 이피롬 장치 및 이피롬 장치의 리드 회로{EPROM device for storing multi-bit data and read circuit of the EPROM device}
본 개시의 여러 실시예들은, 일반적으로 불휘발성 메모리 장치에 관한 것으로서, 특히 멀티-비트 데이터 저장을 위한 이피롬 장치 및 이피롬 장치의 리드 회로에 관한 것이다.
반도체 메모리 소자는 휘발성에 따라 RAM(RORom Access Memory) 소자와 ROM(Read Only Memory) 소자로 분류될 수 있다. RAM 소자는 휘발성으로 이진 정보가 쓰여진 메모리 셀의 전압이 전원 전압이 존재할 때만 회로에 의해 유지되고 전원이 제거되면 모두 방전된다. ROM 소자는 불휘발성으로서 전원이 제거되더라도 정보가 제거되지 않는다. ROM 소자는, 사용자측에서 데이터를 입력하는 것이 가능한지의 여부에 따라 분류될 수 있다. PROM(Programmable ROM) 소자는, 쓰임새에 따라 제조시 데이터가 프로그램되지 않은 상태로 판매되어 사용자가 직접 필요한 정보를 현장에서 프로그램하여 쓸 수 있다. 마스크 ROM 소자는, 제조시 사용자의 주문에 의한 데이터를 미리 프로그램하여 판매된다. PROM 소자는 입력방식에 따라서 OTPROM(One Time PROM), EPROM(Electrically Programmable PROM), EEPROM(Electrically Erasable PROM) 등이 있다. 이중 EPROM 소자는 프로그램 동작이 이루어진 후에는 전기적인 수단을 통해 데이터를 변경할 수 었으며, 예컨대 자외선(UV) 조사 등의 물리적 수단을 통해서 데이터를 소거시킬 수 있다.
EPROM 소자의 셀 트랜지스터로 N채널 트랜지스터 구조가 사용될 수 있으며, 또한 P채널 트랜지스터가 사용될 수도 있다. 셀 트랜지스터로 P채널 트랜지스터가 사용되는 경우, P채널 트랜지스터는, 턴 오프 상태인 오프 셀 상태의 초기 상태를 갖지만, 프로그램되면 턴 온 상태인 온 셀 상태가 된다. 따라서 P채널 트랜지스터에 프로그램 전류가 흐르는지의 여부를 센싱함으로써 리드(read) 동작이 이루어질 수 있다.
본 출원이 해결하고자 하는 과제는, 멀티-비트 데이터가 저장되도록 할 수 있는 이피롬 장치를 제공하는 것이다.
본 출원이 해결하고자 하는 다른 과제는, 이와 같은 이피롬 장치의 리드 회로를 제공하는 것이다.
본 개시의 일 예에 따른 이피롬 장치는, 프로그램전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀과, 비트라인 및 프로그램전압 공급라인 사이에 배치되어, 입력되는 스위칭 제어신호에 따라 프로그램전압 공급라인과 단위셀 사이의 전기적 결합을 스위칭하는 스위칭부와, 이진 데이터의 입력에 따라 복수개의 출력신호들을 발생시키는 디코더와, 디코더의 출력신호들의 일부에 의해 인에이블되어, 복수개의 기준전압들 각각과 비트라인전압을 비교하여 프로그램모드 출력신호를 발생시키는 비교부와, 그리고 디코더의 출력신호들 중 적어도 어느 하나의 출력신호와, 프로그램모드 출력신호를 입력받아, 디코더의 출력신호 또는 상기 프로그램모드 출력신호를 스위칭 제어신호로 출력하는 레벨시프터를 포함한다.
본 개시의 다른 예에 따른 이피롬 장치는, 프로그램전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀과, 비트라인 및 프로그램전압 공급라인 사이에 배치되어 입력되는 스위칭 제어신호에 따라 프로그램전압 공급라인과 단위셀 사이의 전기적 결합을 스위칭하는 스위칭부와, 이진 데이터의 입력에 따라 제1 기준전압, 제2 기준전압, 및 제3 기준전압을 선택적으로 출력하는 멀티플렉서와, 그리고 멀티플렉서의 출력신호와 비트라인을 비교하여 스위칭 제어신호를 발생시키는 비교기를 포함한다.
본 개시의 또 다른 예에 따른 이피롬 장치는, 프로그램전압 공급라인으로부터 분지되어 열들을 구성하는 복수개의 비트라인들과, 행들을 구성하는 복수개의 선택인에이블신호라인들의 교차점들 각각에 단위셀이 배치되어 구성되는 셀 어레이와, 행들 중 선택 단위셀이 포함되는 행을 선택하기 위한 선택인에이블신호들과, 프로그램 모드에 따른 이진 데이터와, 그리고 열들 중 선택 단위셀이 포함되는 열을 선택하기 위한 비트라인선택신호들을 출력하는 컨트롤러와, 프로그램전압 공급라인과 비트라인들 각각의 사이에 배치되어, 입력되는 스위칭 제어신호에 따라 프로그램전압 공급라인과 각각의 비트라인에 결합되는 단위셀들 사이의 전기적 결합을 스위칭하는 스위칭부와, 이진 데이터의 입력에 따라 복수개의 출력신호들을 발생시키는 디코더와, 디코더의 출력신호들의 일부에 의해 인에이블되어, 입력되는 복수개의 기준전압들 각각과 비트라인전압을 비교하여 프로그램모드 출력신호를 발생시키는 비교부와, 디코더의 출력신호들 중 적어도 어느 하나의 출력신호와, 프로그램모드 출력신호를 입력받아, 디코더의 출력신호 또는 프로그램모드 출력신호를 출력하는 레벨시프터와, 스위칭부와 레벨시프터 사이에 배치되어 비트라인선택신호들 중 하나와 레벨시프터의 출력신호를 입력받아 스위칭 제어신호를 발생시키는 OR 게이트와, 그리고 비트라인들에서의 비트라인전압들을 입력받아, 비트라인선택신호들에 의해 비트라인전압들 중 선택된 비트라인의 비트라인전압을 출력하여 비교부에 입력하는 비트라인전압 선택부를 포함한다.
본 개시의 또 다른 예에 따른 이피롬 장치는, 프로그램전압 공급라인으로부터 분지되어 열들을 구성하는 복수개의 비트라인들과, 행들을 구성하는 복수개의 선택인에이블신호라인들의 교차점들 각각에 단위셀이 배치되어 구성되는 셀 어레이와, 행들 중 선택 단위셀이 포함되는 행을 선택하기 위한 선택인에이블신호들과, 프로그램 모드에 따른 이진 데이터와, 그리고 열들 중 선택 단위셀이 포함되는 열을 선택하기 위한 비트라인선택신호들을 출력하는 컨트롤러와, 프로그램전압 공급라인과 비트라인들 각각의 사이에 배치되어, 입력되는 스위칭 제어신호에 따라 프로그램전압 공급라인과 각각의 비트라인에 결합되는 단위셀들 사이의 전기적 결합을 스위칭하는 스위칭부와, 이진 데이터의 입력에 따라 제1 기준전압, 제2 기준전압, 및 제3 기준전압을 선택적으로 출력하는 멀티플렉서와, 입력되는 멀티플렉서의 출력신호와 비트라인의 비교 결과에 따른 출력신호를 발생시키는 비교기와, 스위칭부와 비교기 사이에 배치되어 비트라인선택신호들 중 하나와 비교기의 출력신호를 입력받아 스위칭 제어신호를 발생시키는 OR 게이트와, 그리고 비트라인들에서의 비트라인전압들을 입력받아, 비트라인선택신호들에 의해 선택된 비트라인의 비트라인전압을 출력하여 비교부에 입력하는 비트라인전압 선택부를 포함한다.
본 개시의 또 다른 예에 따른 이피롬 장치의 리드 회로는, 리드전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀을 포함하는 이피롬 장치의 리드 회로에 관한 것으로서, 비트라인전압과, 리드전압보다 작은 크기의 제1 리드기준전압을 입력받아 제1 출력신호를 발생시키는 제1 비교기와, 비트라인전압과, 제1 리드기준전압보다 작은 크기의 제2 리드기준전압을 입력받아 제2 출력신호를 발생시키는 제2 비교기와, 비트라인전압과, 제2 리드기준전압보다 작은 크기의 제3 리드기준전압을 입력받아 제3 출력신호를 발생시키는 제3 비교기와, 그리고 제1 출력신호, 제2 출력신호, 및 제3 출력신호의 조합에 따른 이진 데이터를 출력하는 엔코더를 포함한다.
본 개시의 또 다른 예에 따른 이피롬 장치의 리드 회로는, 리드전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀을 포함하는 이피롬 장치의 리드 회로에 관한 것으로서, 제1 리드기준전압과, 제1 리드기준전압보다 작은 크기의 제2 리드기준전압과, 그리고 제2 리드기준전압보다 작은 크기의 제3 리드기준전압을 순차적으로 출력하는 멀티플렉서와, 멀티플렉서로부터 순차적으로 입력되는 제1 리드기준전압, 제2 리드기준전압, 및 제3 리드기준전압과, 비트라인전압을 순차적으로 비교하여 출력신호들을 순차적으로 발생시키는 비교기와, 그리고 비교기로부터 순차적으로 출력되는 출력신호들을 입력받고 이 출력신호들의 조합에 따른 이진 데이터를 출력하는 엔코더를 포함한다.
여러 실시예들에 따르면, 이피롬 장치를 구성하는 단위셀에 2비트 이상의 멀티-비트 데이터 저장이 가능하도록 할 수 있으며, 이에 따라 이피롬 장치의 집적도를 향상시킬 수 있다는 이점이 제공된다.
도 1은 본 개시의 일 예에 따른 이피롬 장치의 단위셀을 구성하는 셀 트랜지스터가 초기 상태인 경우를 나타내 보인 단면도이다.
도 2는 본 개시의 일 예에 따른 이피롬 장치의 단위셀을 구성하는 셀 트랜지스터가 프로그램 상태인 경우를 나타내 보인 단면도이다.
도 3은 본 개시의 일 예에 따른 이피롬 장치를 나타내 보인 도면이다.
도 4는 본 개시의 일 예에 따른 이피롬 장치를 구성하는 디코더의 이진 데이터 입력에 따른 프로그램 모드 및 출력신호들을 나타내 보인 표이다.
도 5는 본 개시의 일 예에 따른 이피롬 장치의 제1 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 6은 본 개시의 일 예에 따른 이피롬 장치의 제1 프로그램 모드에서의 프로그램 동작이 수행되는 동안의 프로그램 전류 및 비트라인전압의 변화를 나타내 보인 그래프이다.
도 7은 본 개시의 일 예에 따른 이피롬 장치의 제2 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 8은 본 개시의 일 예에 따른 이피롬 장치의 제2 프로그램 모드에서의 프로그램 동작이 수행되는 동안의 프로그램 전류 및 비트라인전압의 변화를 나타내 보인 그래프이다.
도 9는 본 개시의 일 예에 따른 이피롬 장치의 제3 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 10은 본 개시의 일 예에 따른 이피롬 장치의 제3 프로그램 모드에서의 프로그램 동작이 수행되는 동안의 프로그램 전류 및 비트라인전압의 변화를 나타내 보인 그래프이다.
도 11은 본 개시의 일 예에 따른 이피롬 장치의 프로그램 전류에 대한 단위셀 분포를 프로그램 모드별로 나타내 보인 그래프이다.
도 12는 본 개시의 일 예에 따른 이피롬 장치의 비트라인전압에 대한 단위셀 분포를 프로그램 모드별로 나타내 보인 그래프이다.
도 13은 본 개시의 다른 예에 따른 이피롬 장치를 나타내 보인 회로도이다.
도 14는 본 개시의 다른 예에 다른 이피롬 장치의 제1 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 15는 본 개시의 다른 예에 다른 이피롬 장치의 제2 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 16은 본 개시의 다른 예에 다른 이피롬 장치의 제3 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다.
도 17은 본 개시의 또 다른 예에 따른 이피롬 장치를 나타내 보인 회로도이다.
도 18은 본 개시의 또 다른 예에 따른 이피롬 장치의 비트라인전압 선택부를 나타내 보인 회로도이다.
도 19는 본 개시의 또 다른 예에 따른 이피롬 장치를 나타내 보인 회로도이다.
도 20은 본 개시의 일 예에 따른 이피롬 장치의 리드 회로를 나타내 보인 회로도이다.
도 21은 본 개시의 일 예에 따른 이피롬 장치의 리드 회로의 동작을 설명하기 위해 나타내 보인 비트라인전압에 대한 단위셀 분포를 나타내 보인 그래프이다.
도 22는 본 개시의 일 예에 따른 이피롬 장치의 단위셀의 프로그램 모드에 따른 출력 데이터를 나타내 보인 표이다.
도 23은 본 개시의 다른 예에 따른 이피롬 장치의 리드 회로를 나타내 보인 회로도이다.
본 출원의 예의 기재에서 "제1" 및 "제2"와 같은 기재는 부재를 구분하기 위한 것이며, 부재 자체를 한정하거나 특정한 순서를 의미하는 것으로 사용된 것은 아니다. 또한, 어느 부재의 "상"에 위치하거나 "상부", "하부", 또는 "측면"에 위치한다는 기재는 상대적인 위치 관계를 의미하는 것이지 그 부재에 직접 접촉하거나 또는 사이 계면에 다른 부재가 더 도입되는 특정한 경우를 한정하는 것은 아니다. 또한, 어느 한 구성 요소가 다른 구성 요소에 "연결되어 있다"거나 "접속되어 있다"의 기재는, 다른 구성 요소에 전기적 또는 기계적으로 직접 연결되어 있거나 또는 접속되어 있을 수 있으며, 또는, 중간에 다른 별도의 구성 요소들이 개재되어 연결 관계 또는 접속 관계를 구성할 수도 있다.
도 1은 본 개시의 일 예에 따른 이피롬 장치의 단위셀(220I)을 구성하는 셀 트랜지스터가 초기 상태인 경우를 나타내 보인 단면도이다. 도 1을 참조하면, 초기 상태의 단위셀(220I)은, P형 기판(101) 내에 배치되는 N형 웰영역(102)을 포함한다. P형 기판(101) 상부에는 액티브영역을 한정하는 트랜치 소자분리층(103)이 배치될 수 있다. N형 웰영역(102) 상부의 제1 영역에는 제1 P+형 접합영역(111), 제2 P+형 접합영역(112), 및 제3 P+형 접합영역(113)이 상호 이격되도록 배치된다. N형 웰영역(102) 상부의 제2 영역에는 N+형 컨택영역(120)이 배치된다. N형 웰영역(102) 상부의 제1 영역과 제2 영역은 트랜치 소자분리층(103)에 의해 상호 격리될 수 있다. 제1 P+형 접합영역(111) 및 제2 P+형 접합영역(112)은 제1 채널영역(131)에 의해 이격된다. 제2 P+형 접합영역(112) 및 제3 P+형 접합영역(113)은 제2 채널영역(132)에 의해 이격된다.
제1 채널영역(131) 위에는 선택게이트절연층(141) 및 선택게이트전극층(151)이 배치된다. 제2 채널영역(132) 위에는 플로팅게이트절연층(142) 및 플로팅게이트전극층(152)이 배치된다. 제1 P+형 접합영역(111), 제1 채널영역(131), 제2 P+형 접합영역(112), 선택게이트절연층(141), 및 선택게이트전극층(151)은, 선택 트랜지스터로서 제1 P채널 트랜지스터(PM1)를 구성한다. 제2 P+형 접합영역(112), 제2 채널영역(132), 제3 P+형 접합영역(113), 플로팅게이트절연층(142), 및 플로팅게이트전극층(152)은, 셀 트랜지스터로서 제2 P채널 트랜지스터(PM2)를 구성한다.
선택 트랜지스터인 제1 P채널 트랜지스터(PM1)의 선택게이트전극층(151)은 선택인에이블신호라인(201)에 결합된다. 선택게이트전극층(151)은, 선택인에이블신호라인(201)을 통해 선택인에이블신호(SELEN)를 인가받을 수 있다. 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층(152)은 직접적인 전기적 연결라인에 결합되지 않는 플로팅 상태를 갖는다. 제1 P+형 접합영역(111) 및 제2 P+형 접합영역(112)은, 각각 제1 P채널 트랜지스터(PM1)의 소스 및 드레인을 구성한다. 제2 P+형 접합영역(112) 및 제3 P+형 접합영역(113)은, 각각 제2 P채널 트랜지스터(PM2)의 소스 및 드레인을 구성한다. 따라서 제2 P+형 접합영역(112)은, 제1 P채널 트랜지스터(PM1)의 드레인으로도 작용하고, 제2 P채널 트랜지스터(PM2)의 소스로도 작용한다. 제2 P+형 접합영역(112)은 플로팅 상태로 배치된다. 제1 P+형 접합영역(111)은 비트라인(BL)에 결합된다. 제3 P+형 접합영역(113)은 그라운드에 결합된다.
셀 트랜지스터인 제2 P채널 트랜지스터(PM2)가 초기 상태인 경우 제2 채널영역(132)에 반전층(inversion layer)이 형성되지 않은 상태이다. 플로팅게이트전극층(152)이 플로팅 상태이므로, 제2 P채널 트랜지스터(PM2)는 오프 상태(off-state)를 유지한다. 이 경우 비록 선택 트랜지스터인 제1 P채널 트랜지스터(PM1)가 턴 온 되더라도, 즉 제1 채널영역(131)에 반전층이 형성되더라도, 제2 P채널 트랜지스터(PM2)가 턴 오프 상태를 유지하므로, 누설전류의 존재를 무시할 때, 비트라인(BL)과 그라운드 사이로 전류가 흐르지 않는다.
도 2는 본 개시의 일 예에 따른 이피롬 장치의 단위셀(220P)을 구성하는 셀 트랜지스터가 프로그램된 상태인 경우를 나타내 보인 단면도이다. 도 2에서 도 1과 동일한 참조부호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략하기로 한다. 도 2를 참조하면, 프로그램된 단위셀(220P) 형성을 위해, 제1 P채널 트랜지스터(PM1)의 선택게이트전극층(151)에 로우 레벨의 선택인에이블신호(SELEN), 예컨대 0V를 인가한다. 제1 P채널 트랜지스터(PM1)의 소스, 즉 제1 P+형 접합영역(111)에는 포지티브 프로그램비트라인전압(+Vpbl)을 인가한다. 0V가 선택게이트전극층(151)에 인가됨에 따라, 제1 P채널 트랜지스터(PM1)는 턴 온 된다. 그리고 제1 P+형 접합영역(111)에 인가된 포지티브 프로그램비트라인전압(+Vpbl)은 플로팅 상태의 제2 P+형 접합영역(112)에 유도된다. 제3 P+형 접합영역(113)은 그라운드에 결합되어 있으므로, 제2 P+형 접합영역(112)과 제3 P+형 접합영역(113) 사이의 전계에 의해 핫 일렉트론들(hot electrons)이 제2 P+형 접합영역(112) 부근에서 유도되고, 이 핫 일렉트론들이 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층(152)으로 주입된다. 플로팅게이트전극층(152)으로 일렉트론들이 주입됨에 따라, 제2 채널영역(132)에는 P형 반전층이 형성되며, 이에 따라 제2 P채널 트랜지스터(PM2)는 턴 온 상태를 유지하는 온 상태가 된다. 이 과정에서, 도면에 나타내지는 않았지만, N+형 컨택영역(120)에는 포지티브 프로그램비트라인전압(+Vpbl)이 인가될 수 있다.
이와 같이 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)가 프로그램되고 나면, 제2 채널영역(132)에 P형 반전층이 형성되어 있는 상태이며, 따라서 제2 P채널 트랜지스터(PM2)는 온 상태(on-state)를 유지한다. 이 경우 리드 동작에 의해 선택 트랜지스터인 제1 P채널 트랜지스터(PM1)가 턴 온 되면, 즉 제1 채널영역(131)에 반전층이 형성되면, 비트라인(BL)과 그라운드 사이로 전류가 흐르게 된다.
도 3은 본 개시의 일 예에 따른 이피롬 장치를 나타내 보인 도면이다. 도 3을 참조하면, 이피롬 장치(200)는, 컨트롤러(210)와, 단위셀(220)과, 스위칭부(230)와, 레벨시프터(240)와, 비교부(250)와, 그리고 디코더(260)를 포함하여 구성된다. 컨트롤러(210)는, 프로그램/리드 명령(PC/RC) 및 어드레스 신호(ADR)를 입력받는다. 프로그램 명령(PC) 입력시 프로그램 모드(PM) 정보도 함께 입력된다. 어드레스 신호(ADR)에 의해, 프로그램 또는 리드 대상인 단위셀(220)이 지정될 수 있다. 프로그램 명령(PC) 또는 리드 명령(RC)이 입력되면, 컨트롤러(210)는, 선택인에이블신호라인(201)을 통해 선택인에이블신호(SELEN)를 발생시키고, 데이터 출력라인들(203, 204)을 통해 2진 데이터(A, B)를 발생시킨다. 선택인에이블신호(SELEN)는 단위셀(220)에 입력되며, 2진 데이터(A, B)는 디코더(260)에 입력된다.
단위셀(220)은, 비트라인(BL)과 그라운드 전압 사이에서 직렬로 배치되는 제1 P채널 트랜지스터(PM1)와 제2 P채널 트랜지스터(PM2)로 구성된다. 도 1 및 도 2를 참조하여 설명한 바와 같이, 제1 P채널 트랜지스터(PM1)는 선택 트랜지스터를 구성하고, 제2 P채널 트랜지스터(PM2)는 셀 트랜지스터를 구성한다. 제1 P채널 트랜지스터(PM1)의 게이트는, 선택인에이블신호라인(201)을 통해 컨트롤러(210)와 결합된다. 따라서 제1 P채널 트랜지스터(PM1)의 게이트에는 선택인에이블신호(SELEN)가 인가될 수 있다. 제1 P채널 트랜지스터(PM1)의 소스 및 드레인은, 각각 제2 P채널 트랜지스터(PM2)의 드레인 및 비트라인(BL)에 결합된다. 제2 P채널 트랜지스터(PM2)의 게이트는 플로팅 상태로 구성된다. 제2 P채널 트랜지스터(PM2)의 소스 및 드레인은, 각각 그라운드 전압 및 제1 P채널 트랜지스터(PM1)의 소스에 결합된다. 선택 트랜지스터인 제1 P채널 트랜지스터(PM1)의 게이트에 로우 레벨의 선택인에이블신호(SELEN)가 인가되면, 제1 P채널 트랜지스터(PM1)는 턴 온 된다. 그리고 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)와 비트라인(BL)이 전기적으로 연결되어, 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작 또는 리드 동작이 수행될 수 있다. 반면에 제1 P채널 트랜지스터(PM1)의 게이트에 하이 레벨의 선택인에이블신호(SELEN)가 인가되면, 제1 P채널 트랜지스터(PM1)는 턴 오프 된다. 이 경우 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)와 비트라인(BL)은 전기적으로 차단되며, 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작 또는 리드 동작이 수행되지 않는다.
스위칭부(230)는, 프로그램전압 공급라인(202)과 비트라인(BL) 사이에 배치되는 제3 P채널 트랜지스터(PM3)를 포함하여 구성될 수 있다. 제3 P채널 트랜지스터(PM3)의 게이트에는 레벨시프터(LS)(240)로부터의 출력신호(LS_OUT)가 인가된다. 제3 P채널 트랜지스터(PM3)의 드레인 및 소스는, 각각 프로그램전압 공급라인(202) 및 비트라인(BL)에 결합된다. 제3 P채널 트랜지스터(PM3)의 스위칭 동작은, 게이트에 인가되는 레벨시프터(LS)(240)의 출력신호(LS_OUT)에 따라 이루어진다.
일 예에서 레벨시프터(LS)(240)로부터의 로우 레벨의 출력신호(LS_OUT)가 제3 P채널 트랜지스터(PM3)의 게이트에 인가되면, 제3 P채널 트랜지스터(PM3)는 턴 온 된다. 이 경우, 제3 P채널 트랜지스터(PM3)의 저항성분을 무시할 때, 비트라인(BL)에는 프로그램전압 공급라인(202)을 통해 공급되는 프로그램 공급전압(VPP)이 인가된다. 단위셀(220)의 제1 P채널 트랜지스터(PM1)와 스위칭부(230)의 제3 P채널 트랜지스터(PM3)가 모두 턴 온 되는 동안 단위셀(220)의 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행될 수 있다. 반면에 레벨시프터(LS)(240)로부터의 하이 레벨의 출력신호(LS_OUT)가 제3 P채널 트랜지스터(PM3)의 게이트에 인가되면, 제3 P채널 트랜지스터(PM3)는 턴 오프 된다. 단위셀(220)의 제1 P채널 트랜지스터(PM1)가 턴 온 되더라도, 스위칭부(230)의 제3 P채널 트랜지스터(PM3)가 턴 오프 되면, 단위셀(220)의 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작은 수행되지 않는다.
레벨시프터(LS)(240)는, 제1 입력단 및 제2 입력단을 통해 각각 제1 입력신호(LS_IN1) 및 제2 입력신호(LS_IN2)를 입력받는다. 이 제1 입력신호(LS_IN1) 및 제2 입력신호(LS_IN2)에 따라, 레벨시프터(LS)(240)는, 스위칭부(230)의 제3 P채널 트랜지스터(PM3)의 스위칭 동작을 제어하는 출력신호(LS_OUT)를 발생시킨다. 제1 입력신호(LS_IN1)는 디코더(260)로부터 출력되는 출력신호들 중 하나의 출력신호(D0)와 동일하다 제2 입력신호(LS_IN2)는 비교부(250)로부터 출력되는 프로그램모드 출력신호(PM_OUT)와 동일하다. 일 예에서 제1 입력신호(LS_IN1)가 하이 레벨인 경우, 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)와 무관하게 하이 레벨의 출력신호(LS_OUT)를 발생시킨다. 이 경우 스위칭부(230)의 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 제1 입력신호(LS_IN1)가 로우 레벨인 경우, 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)를 그대로 출력시킨다. 즉, 제2 입력신호(LS_IN2)가 로우 레벨인 경우 로우 레벨의 출력신호(LS_OUT)를 발생시키고, 제2 입력신호(LS_IN2)가 하이 레벨인 경우 하이 레벨의 출력신호(LS_OUT)를 발생시킨다.
비교부(250)는, 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253)를 포함하여 구성될 수 있다. 본 예에서 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253)는 선택적으로 동작한다. 즉 프로그램 동작이 시작되면, 프로그램 모드(PM)에 따라서 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253) 중 어느 하나만 인에이블되고, 나머지는 모두 디스에이블된다. 구체적으로, 제1 비교기(251)는 디코더(260)의 출력신호(D1)에 의해 인에이블되거나 디스에이블된다. 제2 비교기(252)는 디코더(260)의 출력신호(D2)에 의해 인에이블되거나 디스에이블된다. 제3 비교기(253)는 디코더(260)의 출력신호(D3)에 의해 인에이블되거나 디스에이블된다. 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253) 중 어느 하나만을 선택적으로 동작시키기 위해, 디코더(260)의 출력신호들(D1-D3) 중 어느 하나만 인에이블신호로 구성되고, 나머지 출력신호들은 모두 디스에이블신호로 구성된다.
제1 비교기(251)의 출력단과, 제2 비교기(252)의 출력단과, 그리고 제3 비교기(253)의 출력단은, 공통의 출력단을 구성하고, 이 공통의 출력단을 통해 프로그램 모드 출력신호(PM_OUT)가 출력된다. 이 프로그램모드 출력신호(PM_OUT)는 레벨시프터(LS)(240)에 입력되는 제2 입력신호(LS_IN2)를 구성한다. 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)가 로우 레벨인 경우, 스위칭부(230)의 제3 P채널 트랜지스터(PM3)의 스위칭 동작은, 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253) 중 어느 하나의 출력신호에 따라 이루어질 수 있다. 예컨대 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)가 로우 레벨이고, 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253) 중 어느 하나가 로우 레벨의 프로그램모드 출력신호(PM_OUT)를 출력하는 경우, 레벨시프터(LS)(240)는 로우 레벨의 출력신호(LS_OUT)를 제3 P채널 트랜지스터(PM3)의 게이트에 인가하고, 이에 따라 제3 P채널 트랜지스터(PM3)는 턴 온 된다. 반면에 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)가 로우 레벨이고, 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253) 중 어느 하나가 하이 레벨의 프로그램모드 출력신호(PM_OUT)를 출력하는 경우, 레벨시프터(LS)(240)는 하이 레벨의 출력신호(LS_OUT)를 제3 P채널 트랜지스터(PM3)의 게이트에 인가하고, 이에 따라 제3 P채널 트랜지스터(PM3)는 턴 오프 된다.
제1 비교기(251)는 제1 기준전압(VREF1)과 비트라인전압(VBL)을 입력받는다. 제2 비교기(252)는 제2 기준전압(VREF2)과 비트라인전압(VBL)을 입력받는다. 제3 비교기(253)는 제3 기준전압(VREF3)과 비트라인전압(VBL)을 입력받는다. 비트라인전압(VBL)은 제1 노드(N1)에서의 전압을 나타낸다. 제1 노드(N1)는, 단위셀(220)을 구성하는 제1 P채널 트랜지스터(PM1)의 드레인과, 스위칭부(230)를 구성하는 제3 P채널 트랜지스터(PM3)의 소스가 만나는 지점을 의미한다. 제1 기준전압(VREF1)은 프로그램 공급전압(VPP)보다 작은 크기를 갖는다. 제2 기준전압(VREF2)은 제1 기준전압(VREF1)보다 작은 크기를 갖는다. 그리고 제3 기준전압(VREF3)은 제2 기준전압(VREF2)보다 작은 크기를 갖는다.
일 예에서 제1 비교기(251)는, 디코더(260)로부터의 하이 레벨의 출력신호(D1)가 입력되어 인에이블되면 로우 레벨의 프로그램모드 출력신호(PM_OUT)를 출력하기 시작한다. 인에이블된 제1 비교기(251)는, 제1 기준전압(VREF1) 및 비트라인전압(VBL)을 비교하고, 비교 결과 비트라인전압(VBL)이 제1 기준전압(VREF1)과 같아지거나 작아지면, 하이 레벨로 전환된 프로그램모드 출력신호(PM_OUT)를 발생시킨다. 제2 비교기(252)는, 디코더(260)로부터의 하이 레벨의 출력신호(D2)가 입력되어 인에이블되면 로우 레벨의 프로그램모드 출력신호(PM_OUT)를 출력하기 시작한다. 인에이블된 제2 비교기(252)는, 제2 기준전압(VREF2) 및 비트라인전압(VBL)을 비교하고, 비교 결과 비트라인전압(VBL)이 제2 기준전압(VREF2)과 같아지거나 작아지면, 하이 레벨로 전환된 프로그램모드 출력신호(PM_OUT)를 발생시킨다. 제3 비교기(253)는, 디코더(260)로부터의 하이 레벨의 출력신호(D3)가 입력되어 인에이블되면 로우 레벨의 프로그램모드 출력신호(PM_OUT)를 출력하기 시작한다. 인에이블된 제3 비교기(253)는, 제3 기준전압(VREF3) 및 비트라인전압(VBL)을 비교하고, 비교 결과 비트라인전압(VBL)이 제3 기준전압(VREF3)과 같아지거나 작아지면, 하이 레벨로 전환된 프로그램모드 출력신호(PM_OUT)를 발생시킨다.
디코더(260)는, 컨트롤러(210)로부터의 이진 코드(A, B)를 입력받고, 4개의 출력신호들(D0-D3)을 발생시킨다. 디코더(260)에 인가되는 이진 코드(A, B)는, 프로그램 동작 수행 여부와, 프로그램 동작 수행시의 프로그램 모드를 결정하는 정보로 기능한다. 디코더(260)로부터의 출력신호(D0)는 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성한다. 디코더(260)로부터의 출력신호(D1)는, 제1 비교기(251)의 동작 여부를 결정한다. 일 예에서 하이 레벨의 출력신호(D1)는 제1 비교기(251)의 인에이블신호로 작용하고, 로우 레벨의 출력신호(D1)는 제1 비교기(251)의 디스에이블신호로 작용한다. 디코더(260)로부터의 출력신호(D2)는, 제2 비교기(252)의 동작 여부를 결정한다. 일 예에서 하이 레벨의 출력신호(D2)는 제2 비교기(252)의 인에이블신호로 작용하고, 로우 레벨의 출력신호(D2)는 제2 비교기(252)의 디스에이블신호로 작용한다. 디코더(260)로부터의 출력신호(D3)는, 제3 비교기(253)의 동작 여부를 결정한다. 일 예에서 하이 레벨의 출력신호(D3)는 제3 비교기(253)의 인에이블신호로 작용하고, 로우 레벨의 출력신호(D3)는 제3 비교기(253)의 디스에이블신호로 작용한다.
이하에서는 본 개시의 일 예에 따른 이피롬 장치의 프로그램 모드에 따른 프로그램 동작들을 상세하게 설명하기로 한다.
도 4는 본 개시의 일 예에 따른 이피롬 장치를 구성하는 디코더의 이진 데이터 입력에 따른 프로그램 모드 및 출력신호들을 나타내 보인 표이다. 도 4를 도 3과 함께 참조하면, 컨트롤러(210)는, 프로그램 명령(PC) 및 프로그램 모드(PM)가 입력되면, 로우 레벨의 선택인에이블신호(SELEN) 및 프로그램 모드에 따른 2진 데이터(A, B)를 출력한다. 디코더(260)에 입력되는 2진 데이터(A, B)는 프로그램 모드(PM)에 따라 4가지 조합으로 이루어질 수 있다. 본 예에서 프로그램 모드(PM)는, 비 프로그램 모드(PM0), 제1 프로그램 모드(PM1), 제2 프로그램 모드(PM2), 및 제3 프로그램 모드(PM3)로 구분된다. 먼저 디코더(260)에 입력되는 2진 데이터(A, B)가 "00"일 때, 디코더(260)는 비 프로그램 모드(PM0)를 위한 출력신호들(D0-D3)을 발생시킨다. 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성하는 출력신호(D0)는 하이 레벨을 갖는다. 나머지 출력신호들(D1-D3)은 모두 로우 레벨을 갖는다. 따라서 비 프로그램 모드(PM0)에서, 레벨시프터(LS)(240)는 제2 입력신호(LS-IN2)의 신호 레벨과 무관하게 하이 레벨의 신호를 출력한다. 하이 레벨의 출력신호(LS_OUT)는 제3 P모스 트랜지스터(PM3)를 턴 오프 시킨다. 디코더(260)에 입력되는 2진 데이터(A, B)가 "01"일 때, 디코더(260)는 제1 프로그램 모드(PM1)를 위한 출력신호들(D0-D3)을 발생시킨다. 이 경우 디코더(260)의 출력신호(D1)만 하이 레벨이고, 나머지 출력신호들(D0, D2, D3)은 모두 로우 레벨이다. 디코더(260)에 입력되는 2진 데이터(A, B)가 "10"일 때, 디코더(260)는 제2 프로그램 모드(PM2)를 위한 출력신호들(D0-D3)을 발생시킨다. 이 경우 디코더(260)의 출력신호(D2)만 하이 레벨이고, 나머지 출력신호들(D0, D1, D3)은 모두 로우 레벨이다. 디코더(260)에 입력되는 2진 데이터(A, B)가 "11"일 때, 디코더(260)는 제3 프로그램 모드(PM3)를 위한 출력신호들(D0-D3)을 발생시킨다. 이 경우 디코더(260)의 출력신호(D3)만 하이 레벨이고, 나머지 출력신호들(D0, D1, D2)은 모두 로우 레벨이다.
도 5는 본 개시의 일 예에 따른 이피롬 장치의 제1 프로그램 모드에서의 동작을 설명하기 위해 나타내 보인 타이밍도이다. 그리고 도 6은 본 개시의 일 예에 따른 이피롬 장치의 제1 프로그램 모드에서의 프로그램 동작이 수행되는 동안의 프로그램 전류 및 비트라인전압의 변화를 나타내 보인 그래프이다. 먼저 도 5를 도 3 및 도 4와 함께 참조하면, 컨트롤러(210)로 리드 명령(RC)이 입력되거나, 프로그램 및 리드 동작이 이루어지지 않는 아이들(idle) 상태인 경우, 컨트롤러(210)는 비 프로그램 모드(PM0)에 대응되는 2진 데이터(A, B)로서 "00"의 데이터를 디코더(260)에 입력시킨다. 디코더(260)는, 출력신호들(D0-D3) 중 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성하는 출력신호(D0)만 하이 신호(High)가 되도록 하고, 나머지 출력신호들(D1, D2, D3)은 모두 로우 신호(Low)가 되도록 한다. 출력신호들(D1, D2, D3)이 모두 로우 신호(Low)로 구성됨에 따라, 비교부(250)를 구성하는 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253)는 모두 디스에이블 상태가 되고, 따라서 비교부(250)의 프로그램모드 출력신호(PM_OUT)는 발생되지 않는다. 출력신호(D0)가 하이 신호(High)이므로, 레벨시프터(LS)(240)에는 하이 신호(High)의 제1 입력신호(LS_IN1)가 입력된다. 그리고 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)와 무관하게 출력신호(LS_OUT)로서 하이 신호(High)를 발생시킨다. 이 하이 신호(High)는 비교부(230)를 구성하는 제3 P채널 트랜지스터(PM3)의 게이트에 인가된다. 제3 P채널 트랜지스터(PM3)는 턴 오프되고, 단위셀(120)에 대한 프로그램 동작은 수행되지 않는다.
이 상태에서 컨트롤러(210)로 제1 프로그램 모드(PM1)로의 프로그램 명령(RC)이 입력되면, 컨트롤러(210)는 제1 프로그램 모드(PM1)에 대응되는 2진 데이터(A, B)로서 "01"의 데이터를 디코더(260)에 입력시킨다. 디코더(260)는, 출력신호들(D0-D3) 중 비교부(250)의 제1 비교기(251)에 공급되는 출력신호(D1)만 하이 신호(High)가 되도록 하고, 나머지 출력신호들(D0, D2, D3)은 모두 로우 신호(Low)가 되도록 한다. 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성하는 출력신호(D0)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는 제2 입력신호(LS_IN2)와 동일한 레벨의 출력신호(LS_OUT)를 발생시킨다. 출력신호들(D2, D3)이 모두 로우 신호(Low)로 구성됨에 따라, 비교부(250)를 구성하는 제2 비교기(252), 및 제3 비교기(253)는 모두 디스에이블 상태가 된다. 반면에 출력신호(D1)가 하이 신호(High)로 구성됨에 따라, 비교부(250)를 구성하는 제1 비교기(251)는 인에이블된다. 그리고 비교부(250)의 프로그램모드 출력신호(PM_OUT)는 제1 비교기(251)의 출력신호로 구성된다.
디코더(260)로부터의 하이 레벨의 출력신호(D1)에 의해 인에이블되는 제1 비교기(251)는, 프로그램모두 출력신호(PM_OUT)로서 로우 신호(Low)를 발생시킨다. 이 로우 신호(Low)는 제2 입력신호(LS_IN2)로 레벨시프터(LS)(240)에 입력된다. 제1 입력신호(LS_IN1)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는 제2 입력신호(LS_IN2)와 동일한 레벨의 신호, 즉 로우 신호(Low)를 출력한다. 이 로우 신호(Low)는 제3 P채널 트랜지스터(PM3)의 게이트에 인가되어, 제3 P채널 트랜지스터(PM3)를 턴 온 시킨다. 제3 P채널 트랜지스터(PM3)가 턴 온 됨에 따라 단위셀(220)의 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행된다.
도 6에 나타낸 바와 같이, 제1 프로그램 모드(PM1)에 따른 프로그램 동작이 수행되면, 도 2를 참조하여 설명한 바와 같이, 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층에 전자들이 주입됨에 따라 프로그램 전류(IP)가 흐르기 시작한다. 프로그램 동작이 지속됨에 따라, 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층에 주입되는 전자들의 양이 점점 증가하고, 그 결과 단위셀(220)에 흐르는 프로그램 전류(IP)도 점점 증가한다. 단위셀(220)에 흐르는 프로그램 전류(IP)가 증가함에 따라, 제1 P채널 트랜지스터(PM1) 및 제2 P채널 트랜지스터(PM2)의 저항 성분에 의한 전압 강하량도 증가하여, 제1 노드(N1)에서의 비트라인전압(VBL)은 프로그램 공급전압(VPP)으로부터 점점 감소하기 시작한다. 제1 시점(T1)에서, 프로그램 전류(IP)는 제1 프로그램 전류(IP1)까지 증가되고, 비트라인전압(VBL)은 제1 기준전압(VREF1)까지 감소된다. 본 예에서 제1 프로그램 전류(IP1)는, 비트라인전압(VBL)이 제1 기준전압(VREF1)을 나타낼 때에 단위셀(220)에 흐르는 프로그램 전류(IP)로 정의될 수 있다.
다시 도 5를 도 3과 함께 참조하면, 제1 비교기(251)는 제1 기준전압(VREF1) 및 비트라인전압(VBL)을 비교한다. 비교 결과, 비트라인전압(VBL)이 제1 기준전압(VREF1)보다 큰 동안에는 프로그램모드 출력신호(PM_OUT)로서 로우 신호(Low)를 유지한다. 그리고 단위셀(220)에 대한 프로그램 동작은 계속 수행된다. 비트라인전압(VBL)이 제1 기준전압(VREF1)에 도달하는 제1 시점(T1)에서, 제1 비교기(251)는 하이 신호(High)로 전환된 프로그램모드 출력신호(PM_OUT)를 발생시킨다. 이 하이 신호(High)는, 제2 입력신호(LS_IN2)로서 레벨시프터(LS)(240)에 입력된다. 제1 입력신호(LS_IN1)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)와 동일한 레벨, 즉 하이 신호의 출력신호(LS_OUT)를 발생시킨다. 이 하이 신호는, 비교부(230)의 제3 P채널 트랜지스터(PM3)의 게이트에 인가되고, 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 제3 P채널 트랜지스터(PM3)가 턴 오프됨에 따라, 단위셀(220)에 대한 프로그램 동작은 더 이상 수행되지 않는다. 따라서 제1 프로그램 모드(PM1)로 프로그램된 단위셀(220)은 제1 프로그램 전류(IP1)를 흘릴 수 있는 상태가 된다.
도 7은 본 개시의 일 예에 따른 이피롬 장치의 제2 프로그램 모드에서의 동작을 설명하기 위해 나타내 보인 타이밍도이다. 그리고 도 8은 본 개시의 일 예에 따른 이피롬 장치의 제2 프로그램 모드에서의 프로그램 동작이 수행되는 동안의 프로그램 전류 및 비트라인전압의 변화를 나타내 보인 그래프이다. 먼저 도 7을 도 3 및 도 4와 함께 참조하면, 컨트롤러(210)로 리드 명령(RC)이 입력되거나, 프로그램 및 리드 동작이 이루어지지 않는 아이들(idle) 상태인 경우, 컨트롤러(210)는 비 프로그램 모드(PM0)에 대응되는 2진 데이터(A, B)로서 "00"의 데이터를 디코더(260)에 입력시킨다. 디코더(260)는, 출력신호들(D0-D3) 중 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성하는 출력신호(D0)만 하이 신호(High)가 되도록 하고, 나머지 출력신호들(D1, D2, D3)은 모두 로우 신호(Low)가 되도록 한다. 출력신호들(D1, D2, D3)이 모두 로우 신호(Low)로 구성됨에 따라, 비교부(250)를 구성하는 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253)는 모두 디스에이블 상태가 되고, 따라서 비교부(250)의 프로그램모드 출력신호(PM_OUT)는 발생되지 않는다. 출력신호(D0)가 하이 신호(High)이므로, 레벨시프터(LS)(240)에는 하이 신호(High)의 제1 입력신호(LS_IN1)가 입력된다. 그리고 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)와 무관하게 출력신호(LS_OUT)로서 하이 신호(High)를 발생시킨다. 이 하이 신호(High)는 비교부(230)를 구성하는 제3 P채널 트랜지스터(PM3)의 게이트에 인가된다. 제3 P채널 트랜지스터(PM3)는 턴 오프되고, 단위셀(120)에 대한 프로그램 동작은 수행되지 않는다.
이 상태에서 컨트롤러(210)로 제2 프로그램 모드(PM2)로의 프로그램 명령(RC)이 입력되면, 컨트롤러(210)는 제2 프로그램 모드(PM2)에 대응되는 2진 데이터(A, B)로서 "10"의 데이터를 디코더(260)에 입력시킨다. 디코더(260)는, 출력신호들(D0-D3) 중 비교부(250)의 제2 비교기(252)에 공급되는 출력신호(D2)만 하이 신호(High)가 되도록 하고, 나머지 출력신호들(D0, D1, D3)은 모두 로우 신호(Low)가 되도록 한다. 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성하는 출력신호(D0)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는 제2 입력신호(LS_IN2)와 동일한 레벨의 출력신호(LS_OUT)를 발생시킨다. 출력신호들(D1, D3)이 모두 로우 신호(Low)로 구성됨에 따라, 비교부(250)를 구성하는 제1 비교기(251), 및 제3 비교기(253)는 모두 디스에이블 상태가 된다. 반면에 출력신호(D2)가 하이 신호(High)로 구성됨에 따라, 비교부(250)를 구성하는 제2 비교기(252)는 인에이블된다. 그리고 비교부(250)의 프로그램모드 출력신호(PM_OUT)는 제2 비교기(252)의 출력신호로 구성된다.
디코더(260)로부터의 하이 레벨의 출력신호(D2)에 의해 인에이블되는 제2 비교기(252)는, 프로그램모두 출력신호(PM_OUT)로서 로우 신호(Low)를 발생시킨다. 이 로우 신호(Low)는 제2 입력신호(LS_IN2)로 레벨시프터(LS)(240)에 입력된다. 제1 입력신호(LS_IN1)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는 제2 입력신호(LS_IN2)와 동일한 레벨의 신호, 즉 로우 신호(Low)를 출력한다. 이 로우 신호(Low)는 제3 P채널 트랜지스터(PM3)의 게이트에 인가되어, 제3 P채널 트랜지스터(PM3)를 턴 온 시킨다. 제3 P채널 트랜지스터(PM3)가 턴 온 됨에 따라 단위셀(220)의 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행된다.
도 8에 나타낸 바와 같이, 제2 프로그램 모드(PM2)에 따른 프로그램 동작이 수행되면, 도 2를 참조하여 설명한 바와 같이, 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층에 전자들이 주입됨에 따라 프로그램 전류(IP)가 흐르기 시작한다. 프로그램 동작이 지속됨에 따라, 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층에 주입되는 전자들의 양이 점점 증가하고, 그 결과 단위셀(220)에 흐르는 프로그램 전류(IP)도 점점 증가한다. 단위셀(220)에 흐르는 프로그램 전류(IP)가 증가함에 따라, 제1 P채널 트랜지스터(PM1) 및 제2 P채널 트랜지스터(PM2)의 저항 성분에 의한 전압 강하량도 증가하여, 제1 노드(N1)에서의 비트라인전압(VBL)은 프로그램 공급전압(VPP)으로부터 점점 감소하기 시작한다. 제2 시점(T2)에서, 프로그램 전류(IP)는 제2 프로그램 전류(IP2)까지 증가되고, 비트라인전압(VBL)은 제2 기준전압(VREF2)까지 감소된다. 본 예에서 제2 프로그램 전류(IP2)는, 비트라인전압(VBL)이 제2 기준전압(VREF2)을 나타낼 때에 단위셀(220)에 흐르는 프로그램 전류(IP)로 정의될 수 있다. 제2 기준전압(VREF2)은 제1 기준전압(VREF1)보다 작은 크기를 가지며, 따라서 제2 프로그램 전류(IP2)는 제1 프로그램 전류(IP1)보다 큰 크기를 갖는다.
다시 도 7을 도 3과 함께 참조하면, 제2 비교기(252)는 제2 기준전압(VREF2) 및 비트라인전압(VBL)을 비교한다. 비교 결과, 비트라인전압(VBL)이 제2 기준전압(VREF2)보다 큰 동안에는 프로그램모드 출력신호(PM_OUT)로서 로우 신호(Low)를 유지한다. 그리고 단위셀(220)에 대한 프로그램 동작은 계속 수행된다. 비트라인전압(VBL)이 제2 기준전압(VREF2)에 도달하는 제2 시점(T2)에서, 제2 비교기(252)는 하이 신호(High)로 전환된 프로그램모두 출력신호(PM_OUT)를 발생시킨다. 이 하이 신호(High)는, 제2 입력신호(LS_IN2)로서 레벨시프터(LS)(240)에 입력된다. 제1 입력신호(LS_IN1)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)와 동일한 레벨, 즉 하이 신호의 출력신호(LS_OUT)를 발생시킨다. 이 하이 신호는, 비교부(230)의 제3 P채널 트랜지스터(PM3)의 게이트에 인가되고, 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 제3 P채널 트랜지스터(PM3)가 턴 오프됨에 따라, 단위셀(220)에 대한 프로그램 동작은 더 이상 수행되지 않는다. 따라서 제2 프로그램 모드(PM2)로 프로그램된 단위셀(220)은 제2 프로그램 전류(IP2)를 흘릴 수 있는 상태가 된다.
도 9는 본 개시의 일 예에 따른 이피롬 장치의 제3 프로그램 모드에서의 동작을 설명하기 위해 나타내 보인 타이밍도이다. 그리고 도 10은 본 개시의 일 예에 따른 이피롬 장치의 제3 프로그램 모드에서의 프로그램 동작이 수행되는 동안의 프로그램 전류 및 비트라인전압의 변화를 나타내 보인 그래프이다. 먼저 도 9를 도 3 및 도 4와 함께 참조하면, 컨트롤러(210)로 리드 명령(RC)이 입력되거나, 프로그램 및 리드 동작이 이루어지지 않는 아이들(idle) 상태인 경우, 컨트롤러(210)는 비 프로그램 모드(PM0)에 대응되는 2진 데이터(A, B)로서 "00"의 데이터를 디코더(260)에 입력시킨다. 디코더(260)는, 출력신호들(D0-D3) 중 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성하는 출력신호(D0)만 하이 신호(High)가 되도록 하고, 나머지 출력신호들(D1, D2, D3)은 모두 로우 신호(Low)가 되도록 한다. 출력신호들(D1, D2, D3)이 모두 로우 신호(Low)로 구성됨에 따라, 비교부(250)를 구성하는 제1 비교기(251), 제2 비교기(252), 및 제3 비교기(253)는 모두 디스에이블 상태가 되고, 따라서 비교부(250)의 프로그램모드 출력신호(PM_OUT)는 발생되지 않는다. 출력신호(D0)가 하이 신호(High)이므로, 레벨시프터(LS)(240)에는 하이 신호(High)의 제1 입력신호(LS_IN1)가 입력된다. 그리고 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)와 무관하게 출력신호(LS_OUT)로서 하이 신호(High)를 발생시킨다. 이 하이 신호(High)는 비교부(230)를 구성하는 제3 P채널 트랜지스터(PM3)의 게이트에 인가된다. 제3 P채널 트랜지스터(PM3)는 턴 오프되고, 단위셀(120)에 대한 프로그램 동작은 수행되지 않는다.
이 상태에서 컨트롤러(210)로 제3 프로그램 모드(PM3)로의 프로그램 명령(RC)이 입력되면, 컨트롤러(210)는 제3 프로그램 모드(PM3)에 대응되는 2진 데이터(A, B)로서 "11"의 데이터를 디코더(260)에 입력시킨다. 디코더(260)는, 출력신호들(D0-D3) 중 비교부(250)의 제3 비교기(253)에 공급되는 출력신호(D3)만 하이 신호(High)가 되도록 하고, 나머지 출력신호들(D0, D1, D2)은 모두 로우 신호(Low)가 되도록 한다. 레벨시프터(LS)(240)의 제1 입력신호(LS_IN1)를 구성하는 출력신호(D0)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는 제2 입력신호(LS_IN2)와 동일한 레벨의 출력신호(LS_OUT)를 발생시킨다. 출력신호들(D1, D2)이 모두 로우 신호(Low)로 구성됨에 따라, 비교부(250)를 구성하는 제1 비교기(251), 및 제2 비교기(252)는 모두 디스에이블 상태가 된다. 반면에 출력신호(D3)가 하이 신호(High)로 구성됨에 따라, 비교부(250)를 구성하는 제3 비교기(253)는 인에이블된다. 그리고 비교부(250)의 프로그램모드 출력신호(PM_OUT)는 제3 비교기(253)의 출력신호로 구성된다.
디코더(260)로부터의 하이 레벨의 출력신호(D3)에 의해 인에이블되는 제3 비교기(253)는, 프로그램모드 출력신호(PM_OUT)로서 로우 신호(Low)를 발생시킨다. 이 로우 신호(Low)는 제2 입력신호(LS_IN2)로 레벨시프터(LS)(240)에 입력된다. 제1 입력신호(LS_IN1)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는 제2 입력신호(LS_IN2)와 동일한 레벨의 신호, 즉 로우 신호(Low)를 출력한다. 이 로우 신호(Low)는 제3 P채널 트랜지스터(PM3)의 게이트에 인가되어, 제3 P채널 트랜지스터(PM3)를 턴 온 시킨다. 제3 P채널 트랜지스터(PM3)가 턴 온 됨에 따라 단위셀(220)의 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행된다.
도 10에 나타낸 바와 같이, 제3 프로그램 모드(PM3)에 따른 프로그램 동작이 수행되면, 도 2를 참조하여 설명한 바와 같이, 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층에 전자들이 주입됨에 따라 프로그램 전류(IP)가 흐르기 시작한다. 프로그램 동작이 지속됨에 따라, 제2 P채널 트랜지스터(PM2)의 플로팅게이트전극층에 주입되는 전자들의 양이 점점 증가하고, 그 결과 단위셀(220)에 흐르는 프로그램 전류(IP)도 점점 증가한다. 단위셀(220)에 흐르는 프로그램 전류(IP)가 증가함에 따라, 제1 P채널 트랜지스터(PM1) 및 제2 P채널 트랜지스터(PM2)의 저항 성분에 의한 전압 강하량도 증가하여, 제1 노드(N1)에서의 비트라인전압(VBL)은 프로그램 공급전압(VPP)으로부터 점점 감소하기 시작한다. 제3 시점(T3)에서, 프로그램 전류(IP)는 제3 프로그램 전류(IP3)까지 증가되고, 비트라인전압(VBL)은 제3 기준전압(VREF3)까지 감소된다. 본 예에서 제3 프로그램 전류(IP3)는, 비트라인전압(VBL)이 제3 기준전압(VREF3)을 나타낼 때에 단위셀(220)에 흐르는 프로그램 전류(IP)로 정의될 수 있다. 제3 기준전압(VREF3)은 제2 기준전압(VREF2)보다 작은 크기를 가지며, 따라서 제3 프로그램 전류(IP3)는 제2 프로그램 전류(IP2)보다 큰 크기를 갖는다.
다시 도 9를 도 3과 함께 참조하면, 제3 비교기(253)는 제3 기준전압(VREF3) 및 비트라인전압(VBL)을 비교한다. 비교 결과, 비트라인전압(VBL)이 제3 기준전압(VREF3)보다 큰 동안에는 프로그램모드 출력신호(PM_OUT)로서 로우 신호(Low)를 유지한다. 그리고 단위셀(220)에 대한 프로그램 동작은 계속 수행된다. 비트라인전압(VBL)이 제3 기준전압(VREF3)에 도달하는 제3 시점(T3)에서, 제2 비교기(252)는 하이 신호(High)로 전환된 프로그램모두 출력신호(PM_OUT)를 발생시킨다. 이 하이 신호(High)는, 제2 입력신호(LS_IN2)로서 레벨시프터(LS)(240)에 입력된다. 제1 입력신호(LS_IN1)가 로우 신호(Low)이므로, 레벨시프터(LS)(240)는, 제2 입력신호(LS_IN2)와 동일한 레벨, 즉 하이 신호의 출력신호(LS_OUT)를 발생시킨다. 이 하이 신호는, 비교부(230)의 제3 P채널 트랜지스터(PM3)의 게이트에 인가되고, 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 제3 P채널 트랜지스터(PM3)가 턴 오프됨에 따라, 단위셀(220)에 대한 프로그램 동작은 더 이상 수행되지 않는다. 따라서 제3 프로그램 모드(PM3)로 프로그램된 단위셀(220)은 제3 프로그램 전류(IP3)를 흘릴 수 있는 상태가 된다.
도 11은 본 개시의 일 예에 따른 이피롬 장치의 프로그램 전류에 대한 단위셀 분포를 프로그램 모드별로 나타내 보인 그래프이다. 도 11을 참조하면, 프로그램된 단위셀들에는 프로그램 모드에 따라 다른 크기의 프로그램 전류(IP)들이 흐른다. 제1 프로그램 모드(PM1)로 프로그램된 제1 단위셀들(220P1)에는 제1 프로그램 전류(IP1) 둘레의 프로그램 전류(IP)가 흐른다. 제2 프로그램 모드(PM2)로 프로그램된 제2 단위셀들(220P2)에는 제1 프로그램 전류(IP1)보다 큰 제2 프로그램 전류(IP2) 둘레의 프로그램 전류(IP)가 흐른다. 제3 프로그램 모드(PM3)로 프로그램된 제3 단위셀들(220P3)에는 제2 프로그램 전류(IP2)보다 큰 제3 프로그램 전류(IP3) 둘레의 프로그램 전류(IP)가 흐른다. 프로그램되지 않은 단위셀들, 즉 초기 상태의 단위셀들에는 프로그램 전류(IP)가 흐르지 않으므로, 프로그램 전류(IP)의 존재 여부에 따라 프로그램 상태 또는 초기 상태인지의 여부가 판별될 수 있으며, 프로그램 전류(IP)의 크기에 따라 어떤 프로그램 모드로 프로그램되었는지가 판별될 수 있다.
도 12는 본 개시의 일 예에 따른 이피롬 장치의 비트라인전압에 대한 단위셀 분포를 프로그램 모드별로 나타내 보인 그래프이다. 도 12를 참조하면, 초기 상태의 단위셀들(220I)의 경우, 프로그램 전류(IP)가 흐르지 않으므로, 개방회로(open circuit)가 되며, 비트라인전압(VBL)은 프로그램 공급전압(VPP)의 크기를 갖는다. 제1 프로그램 모드(PM1)로 프로그램된 제1 단위셀들(220P1)의 경우, 비트라인전압(VBL)은 제1 기준전압(VREF1) 둘레의 크기를 갖는다. 제2 프로그램 모드(PM2)로 프로그램된 제2 단위셀들(220P2)의 경우, 비트라인전압(VBL)은 제1 기준전압(VREF1)보다 작은 제2 기준전압(VREF2) 둘레의 크기를 갖는다. 제3 프로그램 모드(PM3)로 프로그램된 제3 단위셀들(220P3)의 경우, 비트라인전압(VBL)은 제2 기준전압(VREF2)보다 작은 제3 기준전압(VREF3) 둘레의 크기를 갖는다.
도 13은 본 개시의 다른 예에 따른 이피롬 장치를 나타내 보인 회로도이다. 도 13을 참조하면, 본 예에 따른 이피롬 장치(300)는, 컨트롤러(310)와, 단위셀(320)과, 스위칭부(330)와, 비교기(340)와, 그리고 멀티플렉서(350)를 포함하여 구성된다. 컨트롤러(310)는, 호스트(host)로부터 프로그램/리드 명령(PC/RC)을 입력받는다. 프로그램 명령(PC) 입력시 프로그램 모드(PM) 정보도 함께 입력된다. 프로그램 명령(PC) 또는 리드 명령(RC)이 입력되면, 컨트롤러(310)는, 선택인에이블신호라인(301)을 통해 선택인에이블신호(SELEN)를 발생시키고, 선택라인들(303, 304)을 통해 2진 데이터(A, B)를 발생시키며, 그리고 비교기 인에이블신호라인(305)을 통해 비교기 인에이블신호(COMEN)를 발생시킨다. 선택인에이블신호(SELEN)는 단위셀(320)에 입력된다. 2진 데이터(A, B)는 멀티플렉서(350)에 입력된다. 비교기 인에이블신호(COMEN)는 비교기(340)에 입력된다.
단위셀(320)은, 비트라인(BL)과 그라운드 전압 사이에서 직렬로 배치되는 제1 P채널 트랜지스터(PM1)와 제2 P채널 트랜지스터(PM2)로 구성된다. 도 1 및 도 2를 참조하여 설명한 바와 같이, 제1 P채널 트랜지스터(PM1)는 선택 트랜지스터를 구성하고, 제2 P채널 트랜지스터(PM2)는 셀 트랜지스터를 구성한다. 제1 P채널 트랜지스터(PM1)의 게이트는, 선택인에이블신호라인(301)을 통해 컨트롤러(310)와 결합된다. 따라서 제1 P채널 트랜지스터(PM1)의 게이트에는 선택인에이블신호(SELEN)가 인가될 수 있다. 제1 P채널 트랜지스터(PM1)의 소스 및 드레인은, 각각 제2 P채널 트랜지스터(PM2)의 드레인 및 비트라인(BL)에 결합된다. 제2 P채널 트랜지스터(PM2)의 게이트는 플로팅 상태로 구성된다. 제2 P채널 트랜지스터(PM2)의 소스 및 드레인은, 각각 그라운드 전압 및 제1 P채널 트랜지스터(PM1)의 소스에 결합된다. 선택 트랜지스터인 제1 P채널 트랜지스터(PM1)의 게이트에 로우 레벨의 선택인에이블신호(SELEN)가 인가되면, 제1 P채널 트랜지스터(PM1)는 턴 온 된다. 그리고 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)와 비트라인(BL)이 전기적으로 연결되어, 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작 또는 리드 동작이 수행될 수 있다. 반면에 제1 P채널 트랜지스터(PM1)의 게이트에 하이 레벨의 선택인에이블신호(SELEN)가 인가되면, 제1 P채널 트랜지스터(PM1)는 턴 오프 된다. 이 경우 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)와 비트라인(BL)은 전기적으로 차단되며, 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작 또는 리드 동작이 수행되지 않는다.
스위칭부(330)는, 프로그램전압 공급라인(302)과 비트라인(BL) 사이에 배치되는 제3 P채널 트랜지스터(PM3)를 포함하여 구성될 수 있다. 제3 P채널 트랜지스터(PM3)의 게이트에는 비교기(340)의 출력신호(COM_OUT)가 인가된다. 제3 P채널 트랜지스터(PM3)의 드레인 및 소스는, 각각 프로그램전압 공급라인(302) 및 비트라인(BL)에 결합된다. 제3 P채널 트랜지스터(PM3)의 스위칭 동작은, 게이트에 인가되는 비교기(340)의 출력신호(COM_OUT)에 따라 이루어진다.
일 예에서 비교기(340)로부터의 로우 레벨의 출력신호(COM_OUT)가 제3 P채널 트랜지스터(PM3)의 게이트에 인가되면, 제3 P채널 트랜지스터(PM3)는 턴 온 된다. 이 경우, 제3 P채널 트랜지스터(PM3)의 저항성분을 무시할 때, 비트라인(BL)에는 프로그램전압 공급라인(302)을 통해 공급되는 프로그램 공급전압(VPP)이 인가된다. 단위셀(320)의 제1 P채널 트랜지스터(PM1)와 스위칭부(330)의 제3 P채널 트랜지스터(PM3)가 모두 턴 온 되는 동안 단위셀(320)의 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행될 수 있다. 반면에 비교기(340)로부터의 하이 레벨의 출력신호(COM_OUT)가 제3 P채널 트랜지스터(PM3)의 게이트에 인가되면, 제3 P채널 트랜지스터(PM3)는 턴 오프 된다. 단위셀(320)의 제1 P채널 트랜지스터(PM1)가 턴 온 되더라도, 스위칭부(330)의 제3 P채널 트랜지스터(PM3)가 턴 오프 되면, 단위셀(320)의 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작은 수행되지 않는다.
비교기(340)는, 컨트롤러(310)로부터의 비교기 인에이블신호(COMEN)에 의해 인에이블되며, 제1 입력단 및 제2 입력단을 통해 각각 멀티플렉서(350)의 출력신호(MUX_OUT) 및 비트라인전압(VBL)를 입력받는다. 그리고 비교기 인에이블신호(COMEN)의 신호 레벨과, 멀티플렉서의 출력신호(MUX_OUT) 및 비트라인전압(VBL)의 크기에 따라, 스위칭부(330)의 제3 P채널 트랜지스터(PM3)의 스위칭 동작을 제어하는 출력신호(COM_OUT)를 발생시킨다. 비트라인전압(VBL)은 제1 노드(N1)에서의 전압을 나타낸다. 제1 노드(N1)는, 단위셀(320)을 구성하는 제1 P채널 트랜지스터(PM1)의 드레인과, 스위칭부(330)를 구성하는 제3 P채널 트랜지스터(PM3)의 소스가 만나는 지점을 의미한다. 일 예에서 하이 레벨의 비교기 인에이블신호(COMEN)가 인가되면, 비교기(340)는 인에이블되고, 로우 레벨의 출력신호(COM_OUT)를 발생시킨다. 반면에 로우 레벨의 비교기 인에이블신호(COMEN)가 인가되면, 비교기(340)는 디스에이블된다. 일 예에서 비교기(340)가 디스에이블되면, 하이 레벨의 비교기 출력신호(COM_OUT)를 발생시킬 수 있다. 비교기(340)가 인에이블된 상태에서, 멀티플렉서의 출력신호(MUX_OUT) 및 비트라인전압(VBL)을 비교하고, 비교 결과 비트라인전압(VBL)이 멀티플렉서의 출력신호(MUX_OUT)와 같아지거나 작아지면, 하이 레벨로 전환된 비교기 출력신호(COM_OUT)를 발생시킨다.
멀티플렉서(350)는, 2개의 선택라인들(303, 304)을 통해 입력되는 2진 데이터(A, B)에 의해 제1 기준전압(VREF1), 제2 기준전압(VREF2), 및 제3 기준전압(VREF3) 중 어느 하나를 선택하여 출력시킨다. 제1 기준전압(VREF1)은 프로그램 공급전압(VPP)보다는 작지만 제2 기준전압(VREF2)보다는 큰 크기를 갖는다. 제2 기준전압(VREF2)은 제3 기준전압(VREF3)보다는 큰 크기를 갖는다. 멀티플렉서(350)에 인가되는 2진 데이터(A, B)는, 프로그램 동작 수행시의 프로그램 모드를 결정하는 정보로 기능한다. 예컨대 제1 프로그램 모드로의 프로그램 동작을 수행하는 경우, 2진 데이터(A, B)에 의해 멀티플렉서(350)로부터 제1 기준전압(VREF1)이 출력된다. 제2 프로그램 모드로의 프로그램 동작을 수행하는 경우, 2진 데이터(A, B)에 의해 멀티플렉서(350)로부터 제2 기준전압(VREF2)이 출력된다. 그리고 제3 프로그램 모드로의 프로그램 동작을 수행하는 경우, 2진 데이터(A, B)에 의해 멀티플렉서(350)로부터 제3 기준전압(VREF3)이 출력된다.
도 14는 본 개시의 다른 예에 다른 이피롬 장치의 제1 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다. 도 14를 도 13과 함께 참조하면, 컨트롤러(310)로 프로그램 및 리드 동작이 이루어지지 않는 아이들(idle) 상태인 경우, 컨트롤러(310)는, 선택인에이블신호(SELEN)로서 하이 신호(High)를 제1 P채널 트랜지스터(PM1)의 게이트에 인가하여, 제1 P채널 트랜지스터(PM1)를 턴 오프 시킨다. 또한 비교기 인에이블신호(COMEN)로서 로우 신호(Low)를 비교기(340)에 인가하여, 비교기(340)를 디스에이블시킨다. 비교기(340)가 디스에이블됨에 따라, 비교기 출력신호(COM_OUT)로서 하이 신호(High)가 발생될 수 있다. 이 경우 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 또한 컨트롤러(310)는, 비 프로그램 모드(PM0)에 대응되는 2진 데이터(A, B)로서 "00"의 선택데이터를 멀티플렉서(350)에 입력시킨다. "00"의 선택데이터가 멀티플렉서(350)에 입력되면, 멀티플렉서(350)는, 멀티플렉서 출력신호(MUX_OUT)를 발생시키지 않는다. 따라서 비교기 출력신호(COM_OUT)로서의 하이 신호(High)는 유지된다. 단위셀(320)의 선택 트랜지스터인 제1 P채널 트랜지스터(PM1)가 턴 오프되고, 또한 비교부(330)의 제3 P채널 트랜지스터(PM3)가 턴 오프됨에 따라, 단위셀(320)의 셀 트랜지스터인 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작은 수행되지 않는다.
이 상태에서 컨트롤러(310)로 제1 프로그램 모드(PM1)로의 프로그램 명령(RC)이 입력되면, 컨트롤러(310)는, 선택인에이블신호(SELEN)으로의 로우 신호(Low)와, 비교기 인에이블신호(COMEN)로서의 하이 신호(High)를 발생시킨다. 선택인에이블신호(SELEN)으로의 로우 신호(Low)는 제1 P채널 트랜지스터(PM1)의 게이트에 인가되어, 제1 P채널 트랜지스터(PM1)가 턴 온 되도록 한다. 비교기 인에이블신호(COMEN)로서의 하이 신호(High)는 비교기(340)를 인에이블시킨다. 인에이블된 비교기(340)는 비교기 출력신호(COM_OUT)로서의 로우 신호(Low)를 출력시킨다. 이 로우 신호(Low)는 제3 P채널 트랜지스터(PM3)를 턴 온 시킨다. 이와 같이, 제1 P채널 트랜지스터(PM1) 및 제3 P채널 트랜지스터(PM3)가 모두 턴 온 됨에 따라, 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행되기 시작한다.
컨트롤러(310)는, 제1 프로그램 모드(PM1)에 대응되는 선택데이터(A, B)로서 "01"의 데이터를 멀티플렉서(350)에 입력시킨다. 데이터 "0"은 로우 신호(Low)를 의미하고, 데이터 "1"은 하이 신호(High)를 의미한다. 멀티플렉서(350)는, "01"의 선택데이터(A, B)에 의해서 제1 기준전압(VREF1), 제2 기준전압(VREF2), 및 제3 기준전압(VREF3)의 3개의 입력신호들 중 제1 기준전압(VREF1)을 비교기 출력신호(COM_OUT)로 출력시킨다. 이 제1 기준전압(VREF1)은 비트라인전압(VBL)과 함께 비교기(340)의 입력단자들에 각각 입력된다. 비교기(340)는 제1 기준전압(VREF1) 및 비트라인전압(VBL)을 비교하고, 그 결과 비트라인전압(VBL)이 제1 기준전압(VREF1)보다 큰 동안에는 비교기 출력신호(COM_OUT)로서 로우 신호(Low)를 유지한다. 비교기 출력신호(COM_OUT)가 로우 신호(Low)를 유지하는 동안, 제1 프로그램 모드에 따른 프로그램 동작은 계속 수행된다.
도 11을 참조하여 설명한 바와 같이, 제1 프로그램 모드(PM1)에 따른 프로그램 동작이 지속됨에 따라, 단위셀(320)에 흐르는 프로그램 전류(IP)가 점점 증가하고, 이에 따라 제1 노드(N1)에서의 비트라인전압(VBL)은 프로그램 공급전압(VPP)으로부터 점점 감소된다. 비트라인전압(VBL)이 제1 기준전압(VREF1)까지 감소하는 제1 시점(T1)에 이르면, 비교기(340)는 하이 신호(High)로 전환된 비교기 출력신호(COM_OUT)를 발생시킨다. 이 하이 신호(High)는, 비교부(330)의 제3 P채널 트랜지스터(PM3)의 게이트에 인가되고, 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 제3 P채널 트랜지스터(PM3)가 턴 오프됨에 따라, 단위셀(320)에 대한 프로그램 동작은 더 이상 수행되지 않는다. 따라서 제1 프로그램 모드(PM1)로 프로그램된 단위셀(320)은 제1 기준전압(VREF1)에 근접하는 크기의 비트라인전압(VBL)을 나타낸다.
도 15는 본 개시의 다른 예에 다른 이피롬 장치의 제2 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다. 도 15를 도 13과 함께 참조하면, 비 프로그램 모드(PM0)에 의해 프로그램 동작이 수행되고 있지 않은 상태에서 컨트롤러(310)로 제2 프로그램 모드(PM2)로의 프로그램 명령(RC)이 입력되면, 컨트롤러(310)는, 선택인에이블신호(SELEN)으로의 로우 신호(Low)와, 비교기 인에이블신호(COMEN)로서의 하이 신호(High)를 발생시킨다. 선택인에이블신호(SELEN)으로의 로우 신호(Low)는 제1 P채널 트랜지스터(PM1)의 게이트에 인가되어, 제1 P채널 트랜지스터(PM1)가 턴 온 되도록 한다. 비교기 인에이블신호(COMEN)로서의 하이 신호(High)는 비교기(340)를 인에이블시킨다. 인에이블된 비교기(340)는 비교기 출력신호(COM_OUT)로서의 로우 신호(Low)를 출력시킨다. 이 로우 신호(Low)는 제3 P채널 트랜지스터(PM3)를 턴 온 시킨다. 이와 같이, 제1 P채널 트랜지스터(PM1) 및 제3 P채널 트랜지스터(PM3)가 모두 턴 온 됨에 따라, 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행되기 시작한다.
컨트롤러(310)는, 제2 프로그램 모드(PM2)에 대응되는 선택데이터(A, B)로서 "10"의 데이터를 멀티플렉서(350)에 입력시킨다. 멀티플렉서(350)는, "10"의 선택데이터(A, B)에 의해서 제1 기준전압(VREF1), 제2 기준전압(VREF2), 및 제3 기준전압(VREF3)의 3개의 입력신호들 중 제2 기준전압(VREF2)을 비교기 출력신호(COM_OUT)로 출력시킨다. 이 제2 기준전압(VREF2)은 비트라인전압(VBL)과 함께 비교기(340)의 입력단자들에 각각 입력된다. 비교기(340)는 제2 기준전압(VREF2) 및 비트라인전압(VBL)을 비교하고, 그 결과 비트라인전압(VBL)이 제2 기준전압(VREF2)보다 큰 동안에는 비교기 출력신호(COM_OUT)로서 로우 신호(Low)를 유지한다. 비교기 출력신호(COM_OUT)가 로우 신호(Low)를 유지하는 동안, 제2 프로그램 모드에 따른 프로그램 동작은 계속 수행된다.
도 11을 참조하여 설명한 바와 같이, 제2 프로그램 모드(PM2)에 따른 프로그램 동작이 지속됨에 따라, 단위셀(320)에 흐르는 프로그램 전류(IP)가 점점 증가하고, 이에 따라 제1 노드(N1)에서의 비트라인전압(VBL)은 프로그램 공급전압(VPP)으로부터 점점 감소된다. 비트라인전압(VBL)이 제2 기준전압(VREF2)까지 감소하는 제2 시점(T2)에 이르면, 비교기(340)는 하이 신호(High)로 전환된 비교기 출력신호(COM_OUT)를 발생시킨다. 이 하이 신호(High)는, 비교부(330)의 제3 P채널 트랜지스터(PM3)의 게이트에 인가되고, 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 제3 P채널 트랜지스터(PM3)가 턴 오프됨에 따라, 단위셀(320)에 대한 프로그램 동작은 더 이상 수행되지 않는다. 따라서 제2 프로그램 모드(PM2)로 프로그램된 단위셀(320)은 제1 기준전압(VREF1)보다 작은 제2 기준전압(VREF2)에 근접하는 크기의 비트라인전압(VBL)을 나타낸다.
도 16은 본 개시의 다른 예에 다른 이피롬 장치의 제3 프로그램 모드에서의 프로그램 동작을 설명하기 위해 나타내 보인 타이밍도이다. 도 16을 도 13과 함께 참조하면, 비 프로그램 모드(PM0)에 의해 프로그램 동작이 수행되고 있지 않은 상태에서 컨트롤러(310)로 제3 프로그램 모드(PM3)로의 프로그램 명령(RC)이 입력되면, 컨트롤러(310)는, 선택인에이블신호(SELEN)으로의 로우 신호(Low)와, 비교기 인에이블신호(COMEN)로서의 하이 신호(High)를 발생시킨다. 선택인에이블신호(SELEN)으로의 로우 신호(Low)는 제1 P채널 트랜지스터(PM1)의 게이트에 인가되어, 제1 P채널 트랜지스터(PM1)가 턴 오프 되도록 한다. 비교기 인에이블신호(COMEN)로서의 하이 신호(High)는 비교기(340)를 인에이블시킨다. 인에이블된 비교기(340)는 비교기 출력신호(COM_OUT)로서의 로우 신호(Low)를 출력시킨다. 이 로우 신호(Low)는 제3 P채널 트랜지스터(PM3)를 턴 온 시킨다. 이와 같이, 제1 P채널 트랜지스터(PM1) 및 제3 P채널 트랜지스터(PM3)가 모두 턴 온 됨에 따라, 제2 P채널 트랜지스터(PM2)에 대한 프로그램 동작이 수행되기 시작한다.
컨트롤러(310)는, 제3 프로그램 모드(PM3)에 대응되는 선택데이터(A, B)로서 "11"의 데이터를 멀티플렉서(350)에 입력시킨다. 멀티플렉서(350)는, "11"의 선택데이터(A, B)에 의해서 제1 기준전압(VREF1), 제2 기준전압(VREF2), 및 제3 기준전압(VREF3)의 3개의 입력신호들 중 제3 기준전압(VREF3)을 비교기 출력신호(COM_OUT)로 출력시킨다. 이 제3 기준전압(VREF3)은 비트라인전압(VBL)과 함께 비교기(340)의 입력단자들에 각각 입력된다. 비교기(340)는 제3 기준전압(VREF3) 및 비트라인전압(VBL)을 비교하고, 그 결과 비트라인전압(VBL)이 제3 기준전압(VREF3)보다 큰 동안에는 비교기 출력신호(COM_OUT)로서 로우 신호(Low)를 유지한다. 비교기 출력신호(COM_OUT)가 로우 신호(Low)를 유지하는 동안, 제3 프로그램 모드에 따른 프로그램 동작은 계속 수행된다.
도 11을 참조하여 설명한 바와 같이, 제3 프로그램 모드(PM3)에 따른 프로그램 동작이 지속됨에 따라, 단위셀(320)에 흐르는 프로그램 전류(IP)가 점점 증가하고, 이에 따라 제1 노드(N1)에서의 비트라인전압(VBL)은 프로그램 공급전압(VPP)으로부터 점점 감소된다. 비트라인전압(VBL)이 제3 기준전압(VREF3)까지 감소하는 제3 시점(T3)에 이르면, 비교기(340)는 하이 신호(High)로 전환된 비교기 출력신호(COM_OUT)를 발생시킨다. 이 하이 신호(High)는, 비교부(330)의 제3 P채널 트랜지스터(PM3)의 게이트에 인가되고, 제3 P채널 트랜지스터(PM3)는 턴 오프된다. 제3 P채널 트랜지스터(PM3)가 턴 오프됨에 따라, 단위셀(320)에 대한 프로그램 동작은 더 이상 수행되지 않는다. 따라서 제2 프로그램 모드(PM2)로 프로그램된 단위셀(320)은 제2 기준전압(VREF2)보다 작은 제3 기준전압(VREF3)에 근접하는 크기의 비트라인전압(VBL)을 나타낸다.
본 예에 따른 이피롬 장치에 있어서, 프로그램 모드에 따라서 프로그램 전류에 대한 단위셀의 분포는 도 11에 나타낸 바와 동일하다. 또한 프로그램 모두에 따라서 비트라인전압에 대한 단위셀의 분포는 도 12에 나타낸 바와 동일하다. 따라서 제1 프로그램 모드(PM1)로 프로그램된 단위셀들의 경우에는 제1 프로그램 전류(IP1) 둘레의 프로그램 전류(IP)가 흐르고, 제2 프로그램 모드(PM2)로 프로그램된 제2 단위셀들의 경우에는 제1 프로그램 전류(IP1)보다 큰 제2 프로그램 전류(IP2) 둘레의 프로그램 전류(IP)가 흐르며, 그리고 제3 프로그램 모드(PM3)로 프로그램된 제3 단위셀들의 경우에는 제2 프로그램 전류(IP2)보다 큰 제3 프로그램 전류(IP3) 둘레의 프로그램 전류(IP)가 흐른다. 마찬가지로 제1 프로그램 모드(PM1)로 프로그램된 제1 단위셀들의 경우, 비트라인전압(VBL)은 제1 기준전압(VREF1) 둘레의 크기를 가지고, 제2 프로그램 모드(PM2)로 프로그램된 제2 단위셀들의 경우, 비트라인전압(VBL)은 제1 기준전압(VREF1)보다 작은 제2 기준전압(VREF2) 둘레의 크기를 가지며, 그리고 제3 프로그램 모드(PM3)로 프로그램된 제3 단위셀들의 경우, 비트라인전압(VBL)은 제2 기준전압(VREF2)보다 작은 제3 기준전압(VREF3) 둘레의 크기를 갖는다.
도 17은 본 개시의 또 다른 예에 따른 이피롬 장치를 나타내 보인 회로도이다. 그리고 도 18은 본 개시의 또 다른 예에 따른 이피롬 장치의 비트라인전압 선택부를 나타내 보인 회로도이다. 도 17에서 도 3과 동일한 참조부호는 동일한 구성요소를 나타내며, 이하에서 중복되는 설명은 생략하기로 한다. 먼저 도 17을 참조하면, 본 예에 따른 이피롬 장치(400)는, 컨트롤러(210)와, 셀 어레이(420)와, 복수개의 스위칭부들(230-1, …, 230-n)과, 복수개의 OR 게이트들(430-1, …, 430-n)과, 레벨시프터(240)와, 비교부(250)와, 디코더(260)와, 그리고 비트라인전압 선택부(440)를 포함하여 구성된다. 셀 어레이(420)는, 복수개의 단위셀들(220-11, …, 220-1n, …, 220-m1, …, 220-mn)로 구성된다. 단위셀들(220-11, …, 220-1n, …, 220-m1, …, 220-mn) 각각은, 복수개의 비트라인들(BL1, …, BLn) 및 선택인에이블라인들(201-1, …, 201-m)이 교차하는 교차점들 각각에 배치된다. 이에 따라 셀 어레이(420)는, mxn의 매트릭스 형태를 갖는다. 비트라인들(BL1, …, BLn) 각각은 셀 어레이(420)의 열(column)을 구성하고, 선택인에이블라인들(201-1, …, 201-m)은 셀 어레이(420)의 행(row)을 구성한다. 첫번째 선택인에이블라인(201-1)은 첫번째 행에 배치되는 단위셀들(220-11, …, 220-1n)에 공통으로 결합된다. m번째 선택인에이블라인(201-m)은 m번째 행에 배치되는 단위셀들(220-m1, …, 220-mn)에 공통으로 결합된다. 첫번째 비트라인(BL1)은 첫번째 열에 배치되는 단위셀들(220-11, …, 220-m1)에 공통으로 결합된다. n번째 비트라인(BLn)은 n번째 열에 배치되는 단위셀들(220-1n, …, 220-mn)에 공통으로 결합된다.
단위셀들(220-11, …, 220-1n, …, 220-m1, …, 220-mn) 각각은, 도 1 및 도 2를 참조하여 설명한 구조와 동일하게 구성된다. 첫번째 행 및 첫번째 열의 단위셀(220-11)은, 첫번째 비트라인(BL1)과 그라운드 사이에서 직렬로 배치되는 제1 P채널 트랜지스터(PM1-11) 및 제2 P채널 트랜지스터(PM2-11)를 포함한다. 제1 P채널 트랜지스터(PM1-11) 및 제2 P채널 트랜지스터(PM2-11)는, 각각 단위셀(220-11)의 선택 트랜지스터 및 셀 트랜지스터를 구성한다. 첫번째 행 및 n번째 열의 단위셀(220-1n)은, n번째 비트라인(BLn)과 그라운드 사이에서 직렬로 배치되는 제1 P채널 트랜지스터(PM1-1n) 및 제2 P채널 트랜지스터(PM2-1n)를 포함한다. 제1 P채널 트랜지스터(PM1-1n) 및 제2 P채널 트랜지스터(PM2-1n)는, 각각 단위셀(220-1n)의 선택 트랜지스터 및 셀 트랜지스터를 구성한다. m번째 행 및 첫번째 열의 단위셀(220-m1)은, 첫번째 비트라인(BL1)과 그라운드 사이에서 직렬로 배치되는 제1 P채널 트랜지스터(PM1-m1) 및 제2 P채널 트랜지스터(PM2-m1)를 포함한다. 제1 P채널 트랜지스터(PM1-m1) 및 제2 P채널 트랜지스터(PM2-m1)는, 각각 단위셀(220-m1)의 선택 트랜지스터 및 셀 트랜지스터를 구성한다. m번째 행 및 n번째 열의 단위셀(220-mn)은, n번째 비트라인(BLn)과 그라운드 사이에서 직렬로 배치되는 제1 P채널 트랜지스터(PM1-mn) 및 제2 P채널 트랜지스터(PM2-mn)를 포함한다. 제1 P채널 트랜지스터(PM1-mn) 및 제2 P채널 트랜지스터(PM2-mn)는, 각각 단위셀(220-mn)의 선택 트랜지스터 및 셀 트랜지스터를 구성한다.
첫번째 행의 단위셀들(220-11, …, 220-1n)의 제1 P채널 트랜지스터들(PM1-11, …, PM1-1n)의 게이트들은 첫번째 선택인에이블라인(201-1)에 공통으로 결합된다. m번째 행의 단위셀들(220-m1, …, 220-mn)의 제1 P채널 트랜지스터들(PM1-m1, …, PM1-mn)의 게이트들은 m번째 선택인에이블라인(201-m)에 공통으로 결합된다. 첫번째 열의 단위셀들(220-11, …, 220-m1)의 제2 P채널 트랜지스터들(PM1-11, PM1-ml)의 소스들은 첫번째 비트라인(BL1)에 공통으로 결합된다. n번째 열의 단위셀들(220-1n, …, 220-mn)의 제2 P채널 트랜지스터들(PM1-1n, PM1-mn)의 소스들의 n번째 비트라인(BLn)에 공통으로 결합된다.
복수개의 스위칭부들(230-1, …, 230-n) 각각은, 프로그램 공급전압라인(202)과 각각의 비트라인 사이에 배치된다. 첫번째 비트라인(BL1)은, 프로그램 공급전압라인(202)으로부터 첫번째 노드(VN1)에서 분지된다. 첫번째 노드(VN1)와 첫번째 비트라인(BL1) 사이에는 첫번째 스위칭부(230-1)가 배치된다. 도 3을 참조하여 설명한 바와 같이, 첫번째 스위칭부(230-1)는 첫번째 제3 P채널 트랜지스터(PM3-1)로 구성될 수 있다. 첫번째 제3 P채널 트랜지스터(PM3-1)의 소스 및 드레인은, 각각 첫번째 노드(VN1) 및 첫번째 비트라인(BL1)에 결합된다. 유사하게, n번째 비트라인(BLn)은, 프로그램 공급전압라인(202)으로부터 n번째 노드(VNn)에서 분지된다. n번째 노드(VNn)와 n번째 비트라인(BLn) 사이에는 n번째 스위칭부(230-n)가 배치된다. 도 3을 참조하여 설명한 바와 같이, n번째 스위칭부(230-n)는 n번째 제3 P채널 트랜지스터(PM3-n)로 구성될 수 있다. n번째 제3 P채널 트랜지스터(PM3-n)의 소스 및 드레인은, 각각 n번째 노드(VNn) 및 n번째 비트라인(BLn)에 결합된다.
복수개의 OR 게이트들(430-1, …, 430-n) 각각은, 제3 P채널 트랜지스터들(PM3-1, …, PM3-n) 각각의 게이트에 결합된다. 구체적으로 첫번째 제3 P채널 트랜지스터(PM3-1)의 게이트는 첫번째 OR 게이트(430-1)의 출력라인에 결합된다. 유사하게 n번째 제3 P채널 트랜지스터(PM3-n)의 게이트는 n번째 OR 게이트(430-n)의 출력라인에 결합된다. 첫번째 OR 게이트(430-1)의 입력단들은, 각각 컨트롤러(210)로부터의 첫번째 비트라인선택신호라인(401-1) 및 레벨시프터(LS)(240)의 출력라인에 결합된다. n번째 OR 게이트(430-n)의 입력단들은, 각각 컨트롤러(210)로부터의 n번째 비트라인선택신호라인(401-n) 및 레벨시프터(LS)(240)의 출력라인에 결합된다. 레벨시프터(LS)(240)의 출력라인은, 첫번째 OR 게이트(430-1)부터 n번째 OR 게이트(430-n)까지 모든 OR 게이트들의 입력단들에 공통으로 결합된다.
비트라인전압 선택부(440)는, 복수개의 비트라인들(BL1, …, BLn)과 비교부(250) 사이에 배치된다. 도 18에 나타낸 바와 같이, 비트라인전압 선택부(440)는 복수개의 스위칭소자들(440-1, 440-2, …, 440-n)로 구성될 수 있다. 복수개의 스위칭소자들(440-1, 440-2, …, 440-n) 각각은 P채널 트랜지스터로 구성될 수 있다. 첫번째 스위칭소자(440-1)의 소스는 첫번째 비트라인(BL1)에 결합된다. 두번째 스위칭소자(440-2)의 소스는 두번째 비트라인(BL2)에 결합된다. 유사하게 n번째 스위칭소자(440-n)의 소스는 n번째 비트라인(BLn)에 결합된다. 스위칭소자들(440-1, 440-2, …, 440-n) 각각의 드레인은 공통의 출력라인(442)에 결합된다. 첫번째 스위칭소자(440-1)의 게이트는 첫번째 비트라인선택신호라인(401-1)에 결합된다. 두번째 스위칭소자(440-2)의 게이트는 두번째 비트라인선택신호라인(401-2)에 결합된다. 유사하게 n번째 스위칭소자(440-n)의 게이트는 n번째 비트라인선택신호라인(401-n)에 결합된다.
비트라인전압 선택부(440)는, 복수개의 비트라인들(BL1, BL2, …, BLn) 중 어느 하나의 비트라인의 비트라인전압(VBL)을 선택적으로 출력시킨다. 비트라인전압(VBL)의 선택은, 복수개의 비트라인선택신호라인들(401-1, …, 401-n)로부터 입력되는 비트라인선택신호들(BLS1, BLS2, …, BLSn)에 의해 수행된다. 일 예로, 첫번째 비트라인(BL1)이 선택되는 경우, 첫번째 비트라인선택신호(BLS1)는 로우 신호이고, 나머지 비트라인선택신호들(BLS2, …, BLSn)은 모두 하이 신호가 된다. 이 경우 첫번째 스위칭소자(440-1)만 턴 온 되고, 나머지 스위칭소자들(440-2, …, 440-n)은 모두 턴 오프된다. 따라서 비트라인전압 선택부(440)는 첫번째 비트라인(BL1)의 비트라인전압(VBL)을 선택적으로 출력한다.
본 예에 따른 이피롬 장치(400)에 있어서, 프로그램 동작이나 리드 동작을 위해서는, 셀 어레이(420)를 구성하는 단위셀들(220-11, …, 220-1n, …, 220-m1, …, 220-mn) 중 프로그램 대상이나 리드 대상인 단위셀(이하 선택 단위셀)을 선택하여야 한다. 이를 위해 선택 단위셀에 결합되는 행 및 열을 선택할 필요가 있다. 선택 단위셀이 포함되는 행은, 컨트롤러(210)로부터 발생되는 선택인에이블신호들(SELEN1, …, SELENm)에 의해 선택될 수 있다. 일 예로, 첫번째 행 및 첫번째 열의 단위셀(220-11)(이하 선택 단위셀)을 프로그램하고자 하는 경우, 선택 단위셀(220-11)이 포함되는 첫번째 행을 선택하기 위해, 컨트롤러(210)는 첫번째 선택인에이블신호(SELEN1)로서 로우 신호를 발생시키고, 나머지 선택인에이블신호들(…, SELENm)로서 모두 하이 신호를 발생시킨다. 이 경우 첫번째 행의 단위셀들(220-11, …, 220-1n)의 제1 P채널 트랜지스터들(PM1-11, …, PM1-1n)은 모두 턴 온 되는 반면, 나머지 행들 각각의 단위셀들의 제1 P채널 트랜지스터들은 모두 턴 오프 된다.
선택 단위셀(220-11)이 포함되는 첫번째 열을 선택하기 위해, 컨트롤러(210)는, 첫번째 비트라인선택신호라인(401-1)을 통해 로우 신호를 발생시키고, 나머지 비트라인선택신호라인들(…, 401-n)을 통해 하이 신호를 발생시킨다. 첫번째 비트라인선택신호라인(401-1)을 통해 로우 신호가 입력됨에 따라, 첫번째 OR 게이트(430-1)는 레벨시프터(LS)(240)의 출력신호와 동일한 레벨의 출력신호를 출력한다. 이에 따라 첫번째 제3 P채널 트랜지스터(PM3-1)는, 레벨시프터(LS)(240)의 출력신호가 하이 신호인 경우 턴 오프 되고, 로우 신호인 경우에는 턴 온 된다. 또한 첫번째 비트라인선택신호라인(401-1)을 통해 로우 신호가 입력됨에 따라, 비트라인전압 선택부(440)는 첫번째 비트라인(BL1)의 비트라인전압(VBL)은 비교부(250)에 입력시킨다. 따라서 이 경우 도 3의 단위셀(220)에 대한 프로그램 동작과 동일한 동작이 셀 어레이(420)의 선택 단위셀(220-11)에 대해 이루어질 수 있다. 반면에 나머지 OR 게이트들(…, 430-n) 각각은, 비트라인선택신호라인을 통해 하이 신호가 입력됨에 따라, 레벨시프터(LS)(240)의 출력신호 레벨과 관계 없이 하이 신호를 출력한다. 이에 따라 나머지 제3 P채널 트랜지스터들(…, PM3-n) 각각은, 턴 오프 상태를 유지한다.
도 19는 본 개시의 또 다른 예에 따른 이피롬 장치의 셀 어레이를 나타내 보인 회로도이다. 도 19에서 도 13과 동일한 참조부호는 동일한 구성요소를 나타내며, 중복되는 설명은 생략하기로 한다. 도 19를 참조하면, 본 예에 따른 이피롬 장치(500)는, 컨트롤러(310)와, 셀 어레이(520)와, 복수개의 스위칭부들(330-1, …, 330-n)과, 복수개의 OR 게이트들(530-1, …, 530-n)과, 비교기(340)와, 멀티플렉서(350)와, 그리고 비트라인전압 선택부(540)를 포함하여 구성된다. 셀 어레이(520)는, 복수개의 단위셀들(320-11, …, 320-1n, …, 320-m1, …, 320-mn)로 구성된다. 셀 어레이(520)의 구성은, 도 17을 참조하여 설명한 셀 어레이(420)와 동일하다. 첫번째 행의 단위셀들(320-11, …, 320-1n)의 제1 P채널 트랜지스터들(PM1-11, …, PM1-1n)의 게이트들은 첫번째 선택인에이블라인(301-1)에 공통으로 결합된다. m번째 행의 단위셀들(320-m1, …, 320-mn)의 제1 P채널 트랜지스터들(PM1-m1, …, PM1-mn)의 게이트들은 m번째 선택인에이블라인(301-m)에 공통으로 결합된다. 첫번째 열의 단위셀들(320-11, …, 320-m1)의 제2 P채널 트랜지스터들(PM1-11, PM1-ml)의 소스들은 첫번째 비트라인(BL1)에 공통으로 결합된다. n번째 열의 단위셀들(320-1n, …, 320-mn)의 제2 P채널 트랜지스터들(PM1-1n, PM1-mn)의 소스들의 n번째 비트라인(BLn)에 공통으로 결합된다.
복수개의 스위칭부들(330-1, …, 330-n) 각각은, 프로그램 공급전압라인(302)과 각각의 비트라인 사이에 배치된다. 첫번째 비트라인(BL1)은, 프로그램 공급전압라인(302)으로부터 첫번째 노드(VN1)에서 분지된다. 첫번째 노드(VN1)와 첫번째 비트라인(BL1) 사이에는 첫번째 스위칭부(330-1)가 배치된다. 도 13을 참조하여 설명한 바와 같이, 첫번째 스위칭부(330-1)는 첫번째 제3 P채널 트랜지스터(PM3-1)로 구성될 수 있다. 첫번째 제3 P채널 트랜지스터(PM3-1)의 소스 및 드레인은, 각각 첫번째 노드(VN1) 및 첫번째 비트라인(BL1)에 결합된다. 유사하게, n번째 비트라인(BLn)은, 프로그램 공급전압라인(302)으로부터 n번째 노드(VNn)에서 분지된다. n번째 노드(VNn)와 n번째 비트라인(BLn) 사이에는 n번째 스위칭부(330-n)가 배치된다. 도 13을 참조하여 설명한 바와 같이, n번째 스위칭부(330-n)는 n번째 제3 P채널 트랜지스터(PM3-n)로 구성될 수 있다. n번째 제3 P채널 트랜지스터(PM3-n)의 소스 및 드레인은, 각각 n번째 노드(VNn) 및 n번째 비트라인(BLn)에 결합된다.
복수개의 OR 게이트들(530-1, …, 530-n) 각각은, 제3 P채널 트랜지스터들(PM3-1, …, PM3-n) 각각의 게이트에 결합된다. 구체적으로 첫번째 제3 P채널 트랜지스터(PM3-1)의 게이트는 첫번째 OR 게이트(530-1)의 출력라인에 결합된다. 유사하게 n번째 제3 P채널 트랜지스터(PM3-n)의 게이트는 n번째 OR 게이트(530-n)의 출력라인에 결합된다. 첫번째 OR 게이트(530-1)의 입력단들은, 각각 컨트롤러(310)로부터의 첫번째 비트라인선택신호라인(501-1) 및 비교기(340)의 출력라인에 결합된다. n번째 OR 게이트(430-n)의 입력단들은, 각각 컨트롤러(310)로부터의 n번째 비트라인선택신호라인(501-n) 및 비교기(340)의 출력라인에 결합된다. 비교기(340)의 출력라인은, 첫번째 OR 게이트(530-1)부터 n번째 OR 게이트(530-n)까지 모든 OR 게이트들의 입력단들에 공통으로 결합된다.
비트라인전압 선택부(540)는, 복수개의 비트라인들(BL1, …, BLn)과 비교기(340) 사이에 배치된다. 비트라인전압 선택부(540)의 구성은, 도 18을 참조하여 설명한 바와 동일하다. 이에 따라 비트라인전압 선택부(540)는, 복수개의 비트라인들(BL1, BL2, …, BLn) 중 어느 하나의 비트라인의 비트라인전압(VBL)을 선택적으로 출력시킨다. 비트라인전압(VBL)의 선택은, 복수개의 비트라인선택신호라인들(501-1, …, 501-n)로부터 입력되는 비트라인선택신호들(BLS1, BLS2, …, BLSn)에 의해 수행된다.
본 예에 따른 이피롬 장치(500)에 있어서, 프로그램 동작이나 리드 동작을 위해서는, 셀 어레이(520)를 구성하는 단위셀들(320-11, …, 320-1n, …, 320-m1, …, 320-mn) 중 프로그램 대상이나 리드 대상인 단위셀(이하 선택 단위셀)을 선택하여야 한다. 이를 위해 선택 단위셀에 결합되는 행 및 열을 선택할 필요가 있다. 선택 단위셀이 포함되는 행은, 컨트롤러(310)로부터 발생되는 선택인에이블신호들(SELEN1, …, SELENm)에 의해 선택될 수 있다. 일 예로, 첫번째 행 및 첫번째 열의 선택 단위셀(320-11)을 프로그램하고자 하는 경우, 선택 단위셀(320-11)이 포함되는 첫번째 행을 선택하기 위해, 컨트롤러(310)는 첫번째 선택인에이블신호(SELEN1)로서 로우 신호를 발생시키고, 나머지 선택인에이블신호들(…, SELENm)로서 모두 하이 신호를 발생시킨다. 이 경우 첫번째 행의 단위셀들(320-11, …, 320-1n)의 제1 P채널 트랜지스터들(PM1-11, …, PM1-1n)은 모두 턴 온 되는 반면, 나머지 행들 각각의 단위셀들의 제1 P채널 트랜지스터들은 모두 턴 오프 된다.
선택 단위셀(320-11)이 포함되는 첫번째 열을 선택하기 위해, 컨트롤러(310)는, 첫번째 비트라인선택신호라인(501-1)을 통해 비트라인선택신호(BLS1)으로서 로우 신호를 발생시키고, 나머지 비트라인선택신호라인들(…, 501-n)을 통해 하이 신호를 발생시킨다. 첫번째 비트라인선택신호라인(501-1)을 통해 로우 신호가 입력됨에 따라, 첫번째 OR 게이트(530-1)는 비교기(340)의 출력신호와 동일한 레벨의 출력신호를 출력한다. 이에 따라 첫번째 제3 P채널 트랜지스터(PM3-1)는, 비교기(340)의 출력신호가 하이 신호인 경우 턴 오프 되고, 로우 신호인 경우에는 턴 온 된다. 또한 첫번째 비트라인선택신호라인(501-1)을 통해 로우 신호가 입력됨에 따라, 비트라인전압 선택부(540)는 첫번째 비트라인(BL1)의 비트라인전압(VBL)은 비교기(340)에 입력시킨다. 따라서 이 경우 도 13의 단위셀(320)에 대한 프로그램 동작과 동일한 동작이 셀 어레이(520)의 선택 단위셀(320-11)에 대해 이루어질 수 있다. 반면에 나머지 OR 게이트들(…, 530-n) 각각은, 비트라인선택신호라인을 통해 하이 신호가 입력됨에 따라, 비교기(340)의 출력신호 레벨과 관계 없이 하이 신호를 출력한다. 이에 따라 나머지 제3 P채널 트랜지스터들(…, PM3-n) 각각은, 턴 오프 상태를 유지한다.
도 20은 본 개시의 일 예에 따른 이피롬 장치의 리드 회로를 나타내 보인 회로도이다. 도 20을 참조하면, 이피롬 장치의 리드 회로(700)는, 리드전압(VDD) 공급라인으로부터 분지되는 비트라인(BL)에 결합된다. 비트라인(BL)에는 부하저항(600) 및 단위셀(220)이 배치된다. 단위셀(220)은 비트라인(BL)과 그라운드 사이에서 직렬로 배치되는 제1 P채널 트랜지스터(PM1) 및 제2 P채널 트랜지스터(PM2)로 구성된다. 제1 P채널 트랜지스터(PM1)는 선택 트랜지스터로 작용하고, 제2 P채널 트랜지스터(PM2)는 셀 트랜지스터로 작용한다. 제1 P채널 트랜지스터(PM1)는 게이트에 인가되는 선택인에이블신호(SELEN)에 의해 턴 온 되거나 턴 오프 된다.
리드 회로(700)는, 제1 비교기(711), 제2 비교기(712), 제3 비교기(713), 및 엔코더(encoder)(720)를 포함하여 구성될 수 있다. 제1 비교기(711)는 비트라인전압(VBL)과 제1 리드기준전압(VRREF1)을 입력받는다. 제1 비교기(711)는, 비트라인전압(VBL)이 제1 리드기준전압(VRREF1)보다 큰 경우 로우 신호(Low)를 출력하고, 반대의 경우 하이 신호(High)를 출력한다. 제1 비교기(711)의 출력신호는 엔코더(720)의 제1 입력신호(D1)를 구성한다. 제2 비교기(712)는 비트라인전압(VBL)과 제2 리드기준전압(VRREF2)을 입력받는다. 제2 비교기(712)는, 비트라인전압(VBL)이 제2 리드기준전압(VRREF2)보다 큰 경우 로우 신호(Low)를 출력하고, 반대의 경우 하이 신호(High)를 출력한다. 제2 비교기(712)의 출력신호는 엔코더(720)의 제2 입력신호(D2)를 구성한다. 제3 비교기(713)는 비트라인전압(VBL)과 제3 리드기준전압(VRREF3)을 입력받는다. 제3 비교기(713)는, 비트라인전압(VBL)이 제3 리드기준전압(VRREF3)보다 큰 경우 로우 신호(Low)를 출력하고, 반대의 경우 하이 신호(High)를 출력한다. 제3 비교기(713)의 출력신호는 엔코더(720)의 제3 입력신호(D3)를 구성한다.
엔코더(720)는, 제1 입력단, 제2 입력단, 및 제3 입력단을 통해 각각 제1 입력신호(D1), 제2 입력신호(D2), 및 제3 입력신호(D3)를 입력받는다. 제1 입력신호(D1)는 제1 비교기(711)의 출력신호이고, 제2 입력신호(D2)는 제2 비교기(712)의 출력신호이며, 제3 입력신호(D3)는 제3 비교기(713)의 출력신호이다. 엔코더(720)는, 입력된 입력신호들(D1, D2, D3)의 신호 레벨의 조합에 따라 2비트(2 bit)의 이진 데이터(C, D)를 출력시킨다. 엔코더(720)의 이진 데이터(C, D)는, "00", "01", "10", "11"로 구분될 수 있다.
도 21은 본 개시의 일 예에 따른 이피롬 장치의 리드 회로의 동작을 설명하기 위해 나타내 보인 비트라인전압에 대한 단위셀 분포를 나타내 보인 그래프이다. 그리고 도 22는 본 개시의 일 예에 따른 이피롬 장치의 단위셀의 프로그램 모드에 따른 출력 데이터를 나타내 보인 표이다. 먼저 도 21을 참조하면, 단위셀(220)은, 초기 상태이거나 프로그램된 상태일 수 있다. 초기 상태의 단위셀(220I)에는 프로그램 전류가 흐르지 않으며, 따라서 비트라인전압(VBL0)은 리드 공급전압(VDD)가 된다. 프로그램된 상태의 단위셀들(220P1, 220P2, 220P3)의 경우, 어떤 프로그램 모드로 프로그램되었는지에 따라 다른 크기의 프로그램 전류가 흐르며, 따라서 다른 크기의 비트라인전압(VBL)을 나타낸다. 예컨대 제1 프로그램 모드(PM1)로 프로그램된 단위셀(220P1)의 경우, 리드 공급전압(VDD)보다 작은 크기의 제1 비트라인전압(VBL1)을 나타낸다. 제2 프로그램 모드(PM2)로 프로그램된 단위셀(220P2)의 경우, 제1 비트라인전압(VBL1)보다 작은 크기의 제2 비트라인전압(VBL2)을 나타낸다. 그리고 제3 프로그램 모드(PM3)로 프로그램된 단위셀(220P3)의 경우, 제2 비트라인전압(VBL2)보다는 작은 제3 비트라인전압(VBL3)을 나타낸다. 제3 비트라인전압(VBL3)은 그라운드 전압, 예컨대 0V보다는 크기만, 프로그램 전류가 매우 큰 경우 0V일 수도 있다.
제1 비교기(711)에 입력되는 제1 리드기준전압(VRREF1)은 제1 비트라인전압(VBL1)과 리드 공급전압(VDD) 사이의 크기를 갖도록 설정된다. 이에 따라 제1 비교기(711)는, 초기 상태의 단위셀(220I)에 대해서는 로우 신호를 출력하고, 프로그램된 상태의 단위셀들(220P1, 220P2, 220P3)에 대해서는 하이 신호를 출력한다. 제2 비교기(712)에 입력되는 제2 리드기준전압(VRREF2)은 제2 비트라인전압(VBL2)과 제1 비트라인전압(VBL1) 사이의 크기를 갖도록 설정된다. 이에 따라 제2 비교기(712)는, 초기 상태의 단위셀(220I)과 제1 프로그램 모드(PM1)로 프로그램된 단위셀(220P1)에 대해서는 로우 신호를 출력하고, 제2 프로그램 모드(PM2) 및 제3 프로그램 모드(PM3)로 프로그램된 상태의 단위셀들(220P2, 220P3)에 대해서는 하이 신호를 출력한다. 제3 비교기(713)에 입력되는 제3 리드기준전압(VRREF3)은 제3 비트라인전압(VBL3)과 제2 비트라인전압(VBL2) 사이의 크기를 갖도록 설정된다. 이에 따라 제3 비교기(713)는, 초기 상태의 단위셀(220I)과 제1 프로그램 모드(PM1) 및 제2 프로그램 모드(PM2)로 프로그램된 단위셀들(220P1, 220P2)에 대해서는 로우 신호를 출력하고, 제3 프로그램 모드(PM3)로 프로그램된 상태의 단위셀(220P3)에 대해서는 하이 신호를 출력한다.
도 22를 도 20 및 도 21과 함께 참조하면, 비 프로그램 모드(PM0)의 단위셀, 즉 초기 상태의 단위셀(220I)의 경우, 제1 P채널 트랜지스터(PM1)를 턴 온 시키고, 리드 공급전압(VDD)을 비트라인(BL)에 인가할 때, 비트라인전압(VBL0)은 리드 공급전압(VDD)의 크기를 갖는다. 이 비트라인전압(VBL0)은, 제1 리드기준전압(VRREF1), 제2 리드기준전압(VRREF2), 및 제3 리드기준전압(VRREF3)보다 크므로, 제1 비교기(711), 제2 비교기(712), 및 제3 비교기(713)는 모두 로우 신호(Low)를 출력한다. 즉 엔코더(720)의 제1 입력신호(D1), 제2 입력신호(D2), 및 제3 입력신호(D3)가 모두 로우 신호(Low)로 구성되며, 엔코더(720)는 "00"의 이진 데이터(C, D)를 출력한다.
제1 프로그램 모드(PM1)로 프로그램된 단위셀(220P1)의 경우, 제1 P채널 트랜지스터(PM1)를 턴 온 시키고, 리드 공급전압(VDD)을 비트라인(BL)에 인가할 때, 리드 공급전압(VDD)보다 작은 제1 비트라인전압(VBL1)을 나타낸다. 이 제1 비트라인전압(VBL1)은, 제1 리드기준전압(VRRFE1)과 제2 리드기준전압(VRREF2) 사이의 크기를 갖는다. 제1 비트라인전압(VBL1)이 제1 리드기준전압(VRREF1)보다 작으므로 제1 비교기(711)는 하이 신호(High)를 출력한다. 반면에 제1 비트라인전압(VBL1)이 제2 리드기준전압(VRREF2) 및 제3 리드기준전압(VRREF3)보다 크므로, 제2 비교기(712) 및 제3 비교기(713)는 모두 로우 신호(Low)를 출력한다. 즉 엔코더(720)의 제1 입력신호(D1), 제2 입력신호(D2), 및 제3 입력신호(D3)가 각각 하이 신호(High), 로우 신호(Low), 및 로우 신호(Low)로 구성되며, 엔코더(720)는 "01"의 이진 데이터(C, D)를 출력한다.
제2 프로그램 모드(PM2)로 프로그램된 단위셀(220P2)의 경우, 제1 P채널 트랜지스터(PM1)를 턴 온 시키고, 리드 공급전압(VDD)을 비트라인(BL)에 인가할 때, 제1 비트라인전압(VBL1)보다 작고, 제3 비트라인전압(VBL3)보다는 큰 제2 비트라인전압(VBL2)을 나타낸다. 이 제2 비트라인전압(VBL2)은, 제2 리드기준전압(VRRFE2)과 제3 리드기준전압(VRREF3) 사이의 크기를 갖는다. 제2 비트라인전압(VBL2)이 제1 리드기준전압(VRREF1) 및 제2 리드기준전압(VRREF2)보다 작으므로 제1 비교기(711) 및 제2 비교기(712)는 하이 신호(High)를 출력한다. 반면에 제1 비트라인전압(VBL1)이 제3 리드기준전압(VRREF3)보다 크므로, 제3 비교기(713)는 로우 신호(Low)를 출력한다. 즉 엔코더(720)의 제1 입력신호(D1), 제2 입력신호(D2), 및 제3 입력신호(D3)가 각각 하이 신호(High), 하이 신호(High), 및 로우 신호(Low)로 구성되며, 엔코더(720)는 "10"의 이진 데이터(C, D)를 출력한다.
제3 프로그램 모드(PM3)로 프로그램된 단위셀(220P3)의 경우, 제1 P채널 트랜지스터(PM1)를 턴 온 시키고, 리드 공급전압(VDD)을 비트라인(BL)에 인가할 때, 제2 비트라인전압(VBL2)보다 작은 제3 비트라인전압(VBL3)을 나타낸다. 이 제3 비트라인전압(VBL3)은, 제1 리드기준전압(VRREF1), 제2 리드기준전압(VRRFE2), 및 제3 리드기준전압(VRREF3)보다 작은 크기를 갖는다. 따라서 제1 비교기(711), 제2 비교기(712), 및 제3 비교기(713)는 모두 하이 신호(High)를 출력한다. 즉 엔코더(720)의 제1 입력신호(D1), 제2 입력신호(D2), 및 제3 입력신호(D3)가 모두 하이 신호(High)로 구성되며, 엔코더(720)는 "11"의 이진 데이터(C, D)를 출력한다.
도 23은 본 개시의 다른 예에 따른 이피롬 장치의 리드 회로를 나타내 보인 회로도이다. 도 23에서 도 20과 동일한 참조부호는 동일한 구성요소를 나타낸다. 도 23을 참조하면, 이피롬 장치의 리드 회로(800)는, 리드전압(VDD) 공급라인으로부터 분지되는 비트라인(BL)에 결합된다. 리드 회로(800)는, 비교기(810), 멀티플렉서(820), 및 엔코더(830)를 포함하여 구성될 수 있다. 비교기(810)는 비트라인전압(VBL)과 멀티플렉서(820)의 출력신호를 입력받는다. 비교기(810)는, 비트라인전압(VBL)이 멀티플렉서(820)의 출력신호보다 큰 경우 로우 신호(Low)를 출력하고, 반대의 경우 하이 신호(High)를 출력한다. 비교기(810)의 출력신호는 엔코더(830)의 입력신호를 구성한다. 멀티플렉서(820)는, 제1 리드기준전압(VRREF1), 제2 리드기준전압(VRREF2), 및 제3 리드기준전압(VRREF3)을 입력받는다. 그리고 입력되는 제1 리드기준전압(VRREF1), 제2 리드기준전압(VRREF2), 및 제3 리드기준전압(VRREF3)을 순차적으로 출력하여 비교기(810)에 입력시킨다. 이에 따라 멀티플렉서(820)는 제1 리드기준전압(VRREF1)을 출력한 후, 일정 시간이 경과한 후에 제2 리드기준전압(VRREF2)을 출력한다. 그리고 다시 일정 시간이 경과한 후에 제3 리드기준전압(VRREF3)을 출력한다. 그 결과, 비교기(810)는, 제1 리드기준전압(VRREF1), 제2 리드기준전압(VRREF2), 및 제3 리드기준전압(VRREF3)을 순차적으로 입력받는다.
비교기(810)에 비트라인전압(VBL)과 제1 리드기준전압(VRREF1)이 입력되는 동안, 비교기(810)는 두 전압을 비교한 후 비트라인전압(VBL)이 제1 리드기준전압(VRREF1)보다 큰 경우 로우 신호(Low)를 출력하고, 반대의 경우 하이 신호(High)를 출력한다. 비교기(810)에 비트라인전압(VBL)과 제2 리드기준전압(VRREF2)이 입력되는 동안, 비교기(810)는 두 전압을 비교한 후 비트라인전압(VBL)이 제2 리드기준전압(VRREF2)보다 큰 경우 로우 신호(Low)를 출력하고, 반대의 경우 하이 신호(High)를 출력한다. 비교기(810)에 비트라인전압(VBL)과 제3 리드기준전압(VRREF3)이 입력되는 동안, 비교기(810)는 두 전압을 비교한 후 비트라인전압(VBL)이 제3 리드기준전압(VRREF3)보다 큰 경우 로우 신호(Low)를 출력하고, 반대의 경우 하이 신호(High)를 출력한다.
엔코더(830)는, 순차적으로 입력되는 비교기(810)의 출력신호들을 조합하여 이진 데이터(C, D)를 출력한다. 도 21 및 도 22를 참조하여 설명한 바와 같이, 초기 상태의 단위셀(220I)의 경우, 엔코더(830)에는 3개의 로우 신호(Low)들이 순차적으로 입력되어 "00"의 이진 데이터(C, D)를 출력한다. 제1 프로그램 모드(PM1)로 프로그램된 단위셀(220P1)의 경우, 엔코더(830)에는 하이 신호(High), 로우 신호(Low), 및 로우 신호(Low)가 순차적으로 입력되어 "01"의 이진 데이터(C, D)를 출력한다. 제2 프로그램 모드(PM2)로 프로그램된 단위셀(220P2)의 경우, 엔코더(830)에는 하이 신호(High), 하이 신호(High), 및 로우 신호(Low)가 순차적으로 입력되어 "10"의 이진 데이터(C, D)를 출력한다. 제3 프로그램 모드(PM3)로 프로그램된 단위셀(220P3)의 경우, 엔코더(830)에는 3개의 하이 신호(High)가 순차적으로 입력되어 "11"의 이진 데이터(C, D)를 출력한다.
상술한 바와 같이 본 출원의 실시 형태들을 도면들을 예시하며 설명하지만, 이는 본 출원에서 제시하고자 하는 바를 설명하기 위한 것이며, 세밀하게 제시된 형상으로 본 출원에서 제시하고자 하는 바를 한정하고자 한 것은 아니다.
200...이피롬 장치 210...컨트롤러
220...단위셀 230...스위칭부
240...레벨시프터 250...비교부
260...디코더 PM1...제1 P채널 트랜지스터
PM2...제2 P채널 트랜지스터 PM3...제3 P채널 트랜지스터

Claims (48)

  1. 프로그램전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀;
    상기 비트라인 및 프로그램전압 공급라인 사이에 배치되어, 입력되는 스위칭 제어신호에 따라 상기 프로그램전압 공급라인과 단위셀 사이의 전기적 결합을 스위칭하는 스위칭부;
    이진 데이터의 입력에 따라 복수개의 출력신호들을 발생시키는 디코더;
    상기 디코더의 출력신호들의 일부에 의해 인에이블되어, 복수개의 기준전압들 각각과 비트라인전압을 비교하여 프로그램모드 출력신호를 발생시키는 비교부; 및
    상기 디코더의 출력신호들 중 적어도 어느 하나의 출력신호와, 상기 프로그램모드 출력신호를 입력받아, 상기 디코더의 출력신호 또는 상기 프로그램모드 출력신호를 상기 스위칭 제어신호로 출력하는 레벨시프터를 포함하는 이피롬 장치.
  2. 제1항에 있어서,
    상기 단위셀은, 상기 비트라인과 그라운드 사이에서 직렬로 배치되는 선택 트랜지스터 및 셀 트랜지스터로 구성되는 이피롬 장치.
  3. 제2항에 있어서,
    상기 선택 트랜지스터는, 선택인에이블신호라인에 결합되는 게이트와, 상기 비트라인에 결합되는 소스와, 드레인을 갖는 제1 P채널 트랜지스터로 구성되고, 그리고
    상기 셀 트랜지스터는, 플로팅 상태의 게이트와, 상기 그라운드에 결합되는 드레인과, 상기 제1 P채널 트랜지스터의 드레인에 결합되는 소스를 갖는 제2 P채널 트랜지스터로 구성되는 이피롬 장치.
  4. 제1항에 있어서,
    상기 스위칭부는, 상기 레벨시프터의 스위칭 제어신호가 인가되는 게이트와, 상기 프로그램전압 공급라인에 결합되는 소스와, 상기 비트라인에 결합되는 드레인을 갖는 제3 P채널 트랜지스터로 구성되는 이피롬 장치.
  5. 제4항에 있어서,
    상기 디코더는, 비 프로그램모드에서 하이 레벨의 출력신호를 상기 레벨시프터에 입력하고, 로우 레벨의 제1 출력신호, 제2 출력신호, 및 제3 출력신호를 상기 비교부에 입력하는 이피롬 장치.
  6. 제5항에 있어서, 상기 디코더는,
    제1 프로그램 모드, 제2 프로그램 모드, 및 제3 프로그램 모드에서, 로우 레벨의 출력신호를 상기 레벨시프터에 입력하고,
    상기 제1 프로그램 모드에서, 하이 레벨의 제1 출력신호, 로우 레벨의 제2 출력신호, 및 로우 레벨의 제3 출력신호를 상기 비교부에 입력하고,
    상기 제2 프로그램 모드에서, 로우 레벨의 제1 출력신호, 하이 레벨의 제2 출력신호, 및 로우 레벨의 제3 출력신호를 상기 비교부에 입력하며, 그리고
    상기 제3 프로그램 모드에서, 로우 레벨의 제1 출력신호, 로우 레벨의 제2 출력신호, 및 하이 레벨의 제3 출력신호를 상기 비교부에 입력하는 이피롬 장치.
  7. 제6항에 있어서, 상기 비교부는,
    상기 하이 레벨의 제1 출력신호에 의해 인에이블되어, 입력되는 제1 기준전압과 상기 비트라인전압의 비교 결과에 따라 상기 프로그램모드 출력신호를 발생시키는 제1 비교기;
    상기 하이 레벨의 제2 출력신호에 의해 인에이블되어, 입력되는 제2 기준전압과 상기 비트라인전압의 비교 결과에 따라 상기 프로그램모드 출력신호를 발생시키는 제2 비교기; 및
    상기 하이 레벨의 제3 출력신호에 의해 인에이블되어, 입력되는 제3 기준전압과 상기 비트라인전압의 비교 결과에 따라 상기 프로그램모드 출력신호를 발생시키는 제3 비교기를 포함하는 이피롬 장치.
  8. 제7항에 있어서,
    상기 제1 기준전압은, 프로그램전압보다 작은 크기를 가지고, 상기 제2 기준전압은 상기 제1 기준전압보다 작은 크기를 가지며, 상기 제3 기준전압은 상기 제2 기준전압보다 작은 크기를 갖는 이피롬 장치.
  9. 제8항에 있어서,
    상기 제1 비교기는, 상기 비트라인전압이 상기 제1 기준전압에 도달하기 전까지 로우 레벨의 프로그램모드 출력신호를 출력하고, 상기 비트라인전압이 상기 제1 기준전압에 도달하면 하이 레벨의 프로그램모드 출력신호를 출력하고,
    상기 제2 비교기는, 상기 비트라인전압이 상기 제2 기준전압에 도달하기 전까지 로우 레벨의 제2 입력신호를 출력하고, 상기 비트라인전압이 상기 제2 기준전압에 도달하면 하이 레벨의 프로그램모드 출력신호를 출력하며, 그리고
    상기 제3 비교기는, 상기 비트라인전압이 상기 제3 기준전압에 도달하기 전까지 로우 레벨의 제2 입력신호를 출력하고, 상기 비트라인전압이 상기 제3 기준전압에 도달하면 하이 레벨의 프로그램모드 출력신호를 출력하는 이피롬 장치.
  10. 제9항에 있어서,
    상기 레벨시프터는, 상기 디코더로부터의 하이 레벨의 출력신호가 입력되면 하이 레벨의 스위칭 제어신호를 출력하고, 상기 디코더로부터의 로우 레벨의 출력신호가 입력되면 상기 비교부로부터의 프로그램모두 출력신호와 동일한 레벨의 스위칭 제어신호를 출력하는 이피롬 장치.
  11. 제10항에 있어서, 상기 레벨시프터는,
    상기 비프로그램 모드에서 상기 디코더의 하이 레벨의 출력신호를 스위칭 제어신호로 출력하고,
    상기 제1 프로그램 모드에서, 상기 제1 비교기의 프로그램모드 출력신호와 동일한 레벨의 스위칭 제어신호를 출력하고,
    상기 제2 프로그램 모드에서, 상기 제2 비교기의 프로그램모드 출력신호와 동일한 레벨의 스위칭 제어신호를 출력하며, 그리고
    상기 제3 프로그램 모드에서, 상기 제3 비교기의 프로그램모드 출력신호와 동일한 레벨의 스위칭 제어신호를 출력하는 이피롬 장치.
  12. 프로그램전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀;
    상기 비트라인 및 프로그램전압 공급라인 사이에 배치되어 입력되는 스위칭 제어신호에 따라 상기 프로그램전압 공급라인과 단위셀 사이의 전기적 결합을 스위칭하는 스위칭부;
    이진 데이터의 입력에 따라 제1 기준전압, 제2 기준전압, 및 제3 기준전압을 선택적으로 출력하는 멀티플렉서; 및
    상기 멀티플렉서의 출력신호와 비트라인을 비교하여 상기 스위칭 제어신호를 발생시키는 비교기를 포함하는 이피롬 장치.
  13. 제12항에 있어서,
    상기 단위셀은, 상기 비트라인과 그라운드 사이에서 직렬로 배치되는 선택 트랜지스터 및 셀 트랜지스터로 구성되는 이피롬 장치.
  14. 제13항에 있어서,
    상기 선택 트랜지스터는, 선택인에이블신호라인에 결합되는 게이트와, 상기 비트라인에 결합되는 소스와, 상기 제2 P채널 트랜지스터의 소스에 결합되는 드레인을 갖는 제1 P채널 트랜지스터로 구성되고, 그리고
    상기 셀 트랜지스터는, 플로팅 상태의 게이트와, 상기 그라운드에 결합되는 드레인과, 상기 제1 P채널 트랜지스터의 드레인에 결합되는 소스를 갖는 제2 P채널 트랜지스터로 구성되는 이피롬 장치.
  15. 제12항에 있어서,
    상기 스위칭부는, 상기 비교기의 스위칭 제어신호가 인가되는 게이트와, 상기 프로그램전압 공급라인에 결합되는 소스와, 상기 비트라인에 결합되는 드레인을 갖는 제3 P채널 트랜지스터로 구성되는 이피롬 장치.
  16. 제15항에 있어서,
    상기 제1 기준전압은 프로그램전압보다 작은 크기를 갖고, 상기 제2 기준전압은 상기 제1 기준전압보다 작은 크기를 가지며, 그리고 상기 제3 기준전압은 상기 제2 기준전압보다 작은 크기를 갖는 이피롬 장치.
  17. 제15항에 있어서, 상기 멀티플렉서는,
    상기 이진 데이터에 의해 결정되는 프로그램 모드가 제1 프로그램 모드인 경우 상기 제1 기준전압을 출력하고,
    상기 프로그램 모드가 제2 프로그램 모드인 경우 상기 제2 기준전압을 출력하며, 그리고
    상기 프로그램 모드가 제3 프로그램 모드인 경우 상기 제3 기준전압을 출력하는 이피롬 장치.
  18. 제17항에 있어서,
    상기 비교기는, 비교기 인에이블신호에 의해 인에이블되는 경우 로우 레벨의 스위칭 제어신호를 출력하고, 상기 비교기 인에이블신호에 의해 디스에이블되는 경우 하이 레벨의 스위칭 제어신호를 출력하는 이피롬 장치.
  19. 제18항에 있어서, 상기 비교기는,
    상기 비트라인전압이 상기 멀티플렉서의 출력신호에 도달하기 전까지 로우 레벨의 스위칭 제어신호를 출력하고, 상기 비트라인전압이 상기 멀티플렉서의 출력신호에 도달하면 하이 레벨의 스위칭 제어신호를 출력하는 이피롬 장치.
  20. 프로그램전압 공급라인으로부터 분지되어 열들을 구성하는 복수개의 비트라인들과, 행들을 구성하는 복수개의 선택인에이블신호라인들의 교차점들 각각에 단위셀이 배치되어 구성되는 셀 어레이;
    상기 행들 중 선택 단위셀이 포함되는 행을 선택하기 위한 선택인에이블신호들과, 프로그램 모드에 따른 이진 데이터와, 그리고 상기 열들 중 선택 단위셀이 포함되는 열을 선택하기 위한 비트라인선택신호들을 출력하는 컨트롤러;
    상기 프로그램전압 공급라인과 상기 비트라인들 각각의 사이에 배치되어, 입력되는 스위칭 제어신호에 따라 상기 프로그램전압 공급라인과 상기 각각의 비트라인에 결합되는 단위셀들 사이의 전기적 결합을 스위칭하는 스위칭부;
    상기 이진 데이터의 입력에 따라 복수개의 출력신호들을 발생시키는 디코더;
    상기 디코더의 출력신호들의 일부에 의해 인에이블되어, 입력되는 복수개의 기준전압들 각각과 비트라인전압을 비교하여 프로그램모드 출력신호를 발생시키는 비교부;
    상기 디코더의 출력신호들 중 적어도 어느 하나의 출력신호와, 상기 프로그램모드 출력신호를 입력받아, 상기 디코더의 출력신호 또는 상기 프로그램모드 출력신호를 출력하는 레벨시프터;
    상기 스위칭부와 상기 레벨시프터 사이에 배치되어 상기 비트라인선택신호들 중 하나와 상기 레벨시프터의 출력신호를 입력받아 상기 스위칭 제어신호를 발생시키는 OR 게이트; 및
    상기 비트라인들에서의 비트라인전압들을 입력받아, 상기 비트라인선택신호들에 의해 상기 비트라인전압들 중 선택된 비트라인의 비트라인전압을 출력하여 상기 비교부에 입력하는 비트라인전압 선택부를 포함하는 이피롬 장치.
  21. 제20항에 있어서,
    상기 단위셀들 각각은, 비트라인과 그라운드 사이에서 직렬로 배치되는 선택 트랜지스터 및 셀 트랜지스터로 구성되는 이피롬 장치.
  22. 제21항에 있어서,
    상기 선택 트랜지스터는, 선택인에이블신호가 인가되는 게이트와, 상기 비트라인에 결합되는 소스와, 드레인을 갖는 제1 P채널 트랜지스터로 구성되고, 그리고
    상기 셀 트랜지스터는, 플로팅 상태의 게이트와, 상기 그라운드에 결합되는 드레인과, 상기 제1 P채널 트랜지스터의 드레인에 결합되는 소스를 갖는 제2 P채널 트랜지스터로 구성되는 이피롬 장치.
  23. 제22항에 있어서,
    n번째 열을 구성하는 단위셀들 각각의 제1 P채널 트랜지스터의 소스는 n번째 비트라인에 공통으로 결합되고,
    m번째 행을 구성하는 단위셀들 각각의 제1 P채널 트랜지스터의 게이트에는 m번째 선택인에이블신호가 공통으로 인가되는 이피롬 장치.
  24. 제23항에 있어서,
    상기 스위칭부는, 상기 OR 게이트의 스위칭 제어신호가 인가되는 게이트와, 상기 프로그램전압 공급라인에 결합되는 소스와, 상기 비트라인에 결합되는 드레인을 갖는 제3 P채널 트랜지스터로 구성되는 이피롬 장치.
  25. 제24항에 있어서,
    상기 디코더는, 비 프로그램모드에서 하이 레벨의 출력신호를 상기 레벨시프터에 입력하고, 로우 레벨의 제1 출력신호, 제2 출력신호, 및 제3 출력신호를 상기 비교부에 입력하는 이피롬 장치.
  26. 제25항에 있어서, 상기 디코더는,
    제1 프로그램 모드, 제2 프로그램 모드, 및 제3 프로그램 모드에서, 로우 레벨의 출력신호를 상기 레벨시프터에 입력하고,
    상기 제1 프로그램 모드에서, 하이 레벨의 제1 출력신호, 로우 레벨의 제2 출력신호, 및 로우 레벨의 제3 출력신호를 상기 비교부에 입력하고,
    상기 제2 프로그램 모드에서, 로우 레벨의 제1 출력신호, 하이 레벨의 제2 출력신호, 및 로우 레벨의 제3 출력신호를 상기 비교부에 입력하며, 그리고
    상기 제3 프로그램 모드에서, 로우 레벨의 제1 출력신호, 로우 레벨의 제2 출력신호, 및 하이 레벨의 제3 출력신호를 상기 비교부에 입력하는 이피롬 장치.
  27. 제26항에 있어서, 상기 비교부는,
    상기 하이 레벨의 제1 출력신호에 의해 인에이블되어, 입력되는 제1 기준전압과 상기 비트라인전압의 비교 결과에 따라 상기 프로그램모드 출력신호를 발생시키는 제1 비교기;
    상기 하이 레벨의 제2 출력신호에 의해 인에이블되어, 입력되는 제2 기준전압과 상기 비트라인전압의 비교 결과에 따라 상기 프로그램모드 출력신호를 발생시키는 제2 비교기; 및
    상기 하이 레벨의 제3 출력신호에 의해 인에이블되어, 입력되는 제3 기준전압과 상기 비트라인전압의 비교 결과에 따라 상기 프로그램모드 출력신호를 발생시키는 제3 비교기를 포함하는 이피롬 장치.
  28. 제27항에 있어서,
    상기 제1 기준전압은, 프로그램전압보다 작은 크기를 가지고, 상기 제2 기준전압은 상기 제1 기준전압보다 작은 크기를 가지며, 상기 제3 기준전압은 상기 제2 기준전압보다 작은 크기를 갖는 이피롬 장치.
  29. 제28항에 있어서,
    상기 제1 비교기는, 상기 비트라인전압이 상기 제1 기준전압에 도달하기 전까지 로우 레벨의 프로그램모드 출력신호를 출력하고, 상기 비트라인전압이 상기 제1 기준전압에 도달하면 하이 레벨의 프로그램모드 출력신호를 출력하고,
    상기 제2 비교기는, 상기 비트라인전압이 상기 제2 기준전압에 도달하기 전까지 로우 레벨의 제2 입력신호를 출력하고, 상기 비트라인전압이 상기 제2 기준전압에 도달하면 하이 레벨의 프로그램모드 출력신호를 출력하며, 그리고
    상기 제3 비교기는, 상기 비트라인전압이 상기 제3 기준전압에 도달하기 전까지 로우 레벨의 제2 입력신호를 출력하고, 상기 비트라인전압이 상기 제3 기준전압에 도달하면 하이 레벨의 프로그램모드 출력신호를 출력하는 이피롬 장치.
  30. 제29항에 있어서,
    상기 레벨시프터는, 상기 디코더로부터의 하이 레벨의 출력신호가 입력되면 하이 레벨의 출력신호를 출력하고, 상기 디코더로부터의 로우 레벨의 출력신호가 입력되면 상기 비교부로부터의 프로그램모두 출력신호와 동일한 레벨의 출력신호를 출력하는 이피롬 장치.
  31. 제29항에 있어서, 상기 레벨시프터는,
    상기 비프로그램 모드에서 상기 디코더의 하이 레벨의 출력신호를 출력하고,
    상기 제1 프로그램 모드에서, 상기 제1 비교기의 프로그램모드 출력신호와 동일한 레벨의 출력신호를 출력하고,
    상기 제2 프로그램 모드에서, 상기 제2 비교기의 프로그램모드 출력신호와 동일한 레벨의 출력신호를 출력하며, 그리고
    상기 제3 프로그램 모드에서, 상기 제3 비교기의 프로그램모드 출력신호와 동일한 레벨의 출력신호를 출력하는 이피롬 장치.
  32. 프로그램전압 공급라인으로부터 분지되어 열들을 구성하는 복수개의 비트라인들과, 행들을 구성하는 복수개의 선택인에이블신호라인들의 교차점들 각각에 단위셀이 배치되어 구성되는 셀 어레이;
    상기 행들 중 선택 단위셀이 포함되는 행을 선택하기 위한 선택인에이블신호들과, 프로그램 모드에 따른 이진 데이터와, 그리고 상기 열들 중 선택 단위셀이 포함되는 열을 선택하기 위한 비트라인선택신호들을 출력하는 컨트롤러;
    상기 프로그램전압 공급라인과 상기 비트라인들 각각의 사이에 배치되어, 입력되는 스위칭 제어신호에 따라 상기 프로그램전압 공급라인과 상기 각각의 비트라인에 결합되는 단위셀들 사이의 전기적 결합을 스위칭하는 스위칭부;
    상기 이진 데이터의 입력에 따라 제1 기준전압, 제2 기준전압, 및 제3 기준전압을 선택적으로 출력하는 멀티플렉서;
    입력되는 상기 멀티플렉서의 출력신호와 비트라인의 비교 결과에 따른 출력신호를 발생시키는 비교기;
    상기 스위칭부와 상기 비교기 사이에 배치되어 상기 비트라인선택신호들 중 하나와 상기 비교기의 출력신호를 입력받아 상기 스위칭 제어신호를 발생시키는 OR 게이트; 및
    상기 비트라인들에서의 비트라인전압들을 입력받아, 상기 비트라인선택신호들에 의해 선택된 비트라인의 비트라인전압을 출력하여 상기 비교부에 입력하는 비트라인전압 선택부를 포함하는 이피롬 장치.
  33. 제32항에 있어서,
    상기 단위셀들 각각은, 비트라인과 그라운드 사이에서 직렬로 배치되는 선택 트랜지스터 및 셀 트랜지스터로 구성되는 이피롬 장치.
  34. 제33항에 있어서,
    상기 선택 트랜지스터는, 선택인에이블신호가 인가되는 게이트와, 상기 비트라인에 결합되는 소스와, 드레인을 갖는 제1 P채널 트랜지스터로 구성되고, 그리고
    상기 셀 트랜지스터는, 플로팅 상태의 게이트와, 상기 그라운드에 결합되는 드레인과, 상기 제1 P채널 트랜지스터의 드레인에 결합되는 소스를 갖는 제2 P채널 트랜지스터로 구성되는 이피롬 장치.
  35. 제34항에 있어서,
    n번째 열을 구성하는 단위셀들 각각의 제1 P채널 트랜지스터의 소스는 n번째 비트라인에 공통으로 결합되고,
    m번째 행을 구성하는 단위셀들 각각의 제1 P채널 트랜지스터의 게이트에는 m번째 선택인에이블신호가 공통으로 인가되는 이피롬 장치.
  36. 제35항에 있어서,
    상기 스위칭부는, 상기 OR 게이트의 스위칭 제어신호가 인가되는 게이트와, 상기 프로그램전압 공급라인에 결합되는 소스와, 상기 비트라인에 결합되는 드레인을 갖는 제3 P채널 트랜지스터로 구성되는 이피롬 장치.
  37. 제36항에 있어서,
    상기 제1 기준전압은 프로그램전압보다 작은 크기를 갖고, 상기 제2 기준전압은 상기 제1 기준전압보다 작은 크기를 가지며, 그리고 상기 제3 기준전압은 상기 제2 기준전압보다 작은 크기를 갖는 이피롬 장치.
  38. 제37항에 있어서, 상기 멀티플렉서는,
    상기 이진 데이터에 의해 결정되는 프로그램 모드가 제1 프로그램 모드인 경우 상기 제1 기준전압을 출력하고,
    상기 프로그램 모드가 제2 프로그램 모드인 경우 상기 제2 기준전압을 출력하며, 그리고
    상기 프로그램 모드가 제3 프로그램 모드인 경우 상기 제3 기준전압을 출력하는 이피롬 장치.
  39. 제38항에 있어서,
    상기 비교기는, 비교기 인에이블신호에 의해 인에이블되는 경우 로우 레벨의 스위칭 제어신호를 출력하고, 상기 비교기 인에이블신호에 의해 디스에이블되는 경우 하이 레벨의 신호를 출력하는 이피롬 장치.
  40. 제39항에 있어서, 상기 비교기는,
    상기 비트라인전압이 상기 멀티플렉서의 출력신호에 도달하기 전까지 로우 레벨의 신호를 출력하고, 상기 비트라인전압이 상기 멀티플렉서의 출력신호에 도달하면 하이 레벨의 신호를 출력하는 이피롬 장치.
  41. 리드전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀을 포함하는 이피롬 장치의 리드 회로에 있어서,
    상기 비트라인전압과, 리드전압보다 작은 크기의 제1 리드기준전압을 입력받아 제1 출력신호를 발생시키는 제1 비교기;
    상기 비트라인전압과, 상기 제1 리드기준전압보다 작은 크기의 제2 리드기준전압을 입력받아 제2 출력신호를 발생시키는 제2 비교기;
    상기 비트라인전압과, 상기 제2 리드기준전압보다 작은 크기의 제3 리드기준전압을 입력받아 제3 출력신호를 발생시키는 제3 비교기; 및
    상기 제1 출력신호, 제2 출력신호, 및 제3 출력신호의 조합에 따른 이진 데이터를 출력하는 엔코더를 포함하는 이피롬 장치의 리드 회로.
  42. 제41항에 있어서,
    상기 단위셀은, 제1 P채널 트랜지스터로 구성된 선택 트랜지스터와, 제2 P채널 트랜지스터로 구성된 셀 트랜지스터를 포함하는 이피롬 장치의 리드 회로.
  43. 제42항에 있어서, 상기 단위셀은,
    리드전압의 비트라인전압을 나타내는 초기 상태의 단위셀이거나,
    상기 리드기준전압보다 작고 상기 제2 리드기준전압 및 제3 리드기준전압보다 큰 크기의 제1 비트라인전압을 나타내는 제1 프로그램 모드로 프로그램된 단위셀이거나,
    상기 제1 리드기준전압 및 상기 제2 리드기준전압보다 작고 상기 제3 리드기준전압보다 큰 크기의 제2 비트라인전압을 나타내는 제2 프로그램 모드로 프로그램된 단위셀이거나,
    상기 제1 리드기준전압, 제2 리드기준전압, 및 제3 리드기준전압보다 작은 크기의 제3 비트라인전압을 나타내는 제3 프로그램 모드로 프로그램된 단위셀인 이피롬 장치의 리드 회로.
  44. 제41항에 있어서,
    상기 리드전압 공급라인과 비트라인 사이에 배치되는 부하저항을 더 포함하는 이피롬 장치의 리드 회로.
  45. 리드전압 공급라인으로부터 분지되는 비트라인과 그라운드 사이에 배치되는 단위셀을 포함하는 이피롬 장치의 리드 회로에 있어서,
    제1 리드기준전압과, 상기 제1 리드기준전압보다 작은 크기의 제2 리드기준전압과, 그리고 상기 제2 리드기준전압보다 작은 크기의 제3 리드기준전압을 순차적으로 출력하는 멀티플렉서;
    상기 멀티플렉서로부터 순차적으로 입력되는 제1 리드기준전압, 제2 리드기준전압, 및 제3 리드기준전압과, 비트라인전압을 순차적으로 비교하여 출력신호들을 순차적으로 발생시키는 비교기; 및
    상기 비교기로부터 순차적으로 출력되는 출력신호들을 입력받고 상기 출력신호들의 조합에 따른 이진 데이터를 출력하는 엔코더를 포함하는 이피롬 장치의 리드 회로.
  46. 제45항에 있어서,
    상기 단위셀은, 제1 P채널 트랜지스터로 구성된 선택 트랜지스터와, 제2 P채널 트랜지스터로 구성된 셀 트랜지스터를 포함하는 이피롬 장치의 리드 회로.
  47. 제46항에 있어서, 상기 단위셀은,
    리드전압의 비트라인전압을 나타내는 초기 상태의 단위셀이거나,
    상기 리드기준전압보다 작고 상기 제2 리드기준전압 및 제3 리드기준전압보다 큰 크기의 제1 비트라인전압을 나타내는 제1 프로그램 모드로 프로그램된 단위셀이거나,
    상기 제1 리드기준전압 및 상기 제2 리드기준전압보다 작고 상기 제3 리드기준전압보다 큰 크기의 제2 비트라인전압을 나타내는 제2 프로그램 모드로 프로그램된 단위셀이거나,
    상기 제1 리드기준전압, 제2 리드기준전압, 및 제3 리드기준전압보다 작은 크기의 제3 비트라인전압을 나타내는 제3 프로그램 모드로 프로그램된 단위셀인 이피롬 장치의 리드 회로.
  48. 제45항에 있어서,
    상기 리드전압 공급라인과 비트라인 사이에 배치되는 부하저항을 더 포함하는 이피롬 장치의 리드 회로.
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