KR20180003706A

KR20180003706A - 후처리 후 에칭성이 우수한 표면처리동박 및 그 제조방법

Info

Publication number: KR20180003706A
Application number: KR1020160082719A
Authority: KR
Inventors: 최은실; 범원진; 김형철; 송기덕
Original assignee: 일진머티리얼즈 주식회사
Priority date: 2016-06-30
Filing date: 2016-06-30
Publication date: 2018-01-10
Also published as: WO2018004152A1

Abstract

본 발명은 미세회로기판용 표면처리동박 및 그의 제조방법에 관한 것으로서, 구체적으로 본 발명에 따른 미세회로기판용 동박의 표면처리 방법은, 전해동박을 제공하는 단계; 및 상기 전해동박 상에 노듈을 성장시키기 위하여 조화처리를 하는 단계;를 포함하고, 상기 조화처리 단계에서는 [몰리브덴(Mo) 0.5 ~ 3g/l 와 나트륨 이온(Na) 1 ~ 10g/l] 중 1종, [텅스텐 이온(W) 0.1 ~ 0.5g/l 와 바나듐 이온(V) 0.3 ~ 0.7 g/l] 중 1종, 구리이온(Cu) 10 ~ 20 g/l 및 황산(H2SO4) 100~00g/L 을 포함하는 도금욕에서 조화처리를 수행한다.
본 발명에 따르면 표면조도 Rz가 2.0 이하이고 에칭성이 좋아 처짐현상이 크지 않은, 즉 수지층 부근의 하부회로의 폭과 상부 회로폭의 차이가 10㎛ 이하인 미세회로기판용 표면처리동박을 제조할 수 있다.

Description

후처리 후 에칭성이 우수한 미세회로기판용 표면처리동박 및 그 제조방법{Surface-treated copper foil having superior etching characteristic for fine pattern PCB and the manufacturing method thereof}

본 발명은 미세회로기판용 표면처리동박 및 그의 제조방법에 관한 것으로서, 보다 상세하게는 회로 패턴 형성시의 에칭성이 양호하여 파인 피치화에 적합한 에칭성이 우수한 미세회로기판용 표면처리동박과 그의 제조방법에 관한 것이다.

최근 전기/전자기기의 소형화, 경량화가 가속화됨에 따라 기판 상에 형성된 인쇄회로가 미세화, 고집적, 소형화되고 있으며, 이에 따라 인쇄회로기판에 사용되는 동박도 다양한 물성이 요구되고 있다.

인쇄회로기판은 동박에 절연 기판을 접착시켜 적층체로 제조한 후에, 에칭에 의하여 동박면에 도체 패턴을 형성하는 공정을 통하여 제조된다. 이러한 에칭 공정에서는 인쇄회로 기판에서 회로폭이 점점 줄어듦에 따라 회로 에칭 시 설계된 회로폭에 맞추어 균일한 에칭이 이루어지도록 해야 한다.

이러한 동박에 요구되는 가장 기본적인 특성으로서, 동박과 절연기재 기판간의 접착강도가 우수할 것이 요구된다. 특히, 동박은 절연기재와 가열 가압하고 적층한 직후 뿐 아니라, 이후의 후처리공정에서의 다양한 처리를 거친 후에도 접착강도를 요구특성 이상으로 유지해야만 한다. 그러기 위해서는, 산이나 알칼리 등에 대한 내약품성, 내열성 등이 우수해야 한다. 또한, 동 회로패턴을 형성하여 프린트 배선판으로 하기 위한 에칭과정에 있어서, 에칭 잔류물질이 비(非)패턴부분에 잔류하지 않는 등 에칭성도 우수할 것이 요구된다. 일반적으로 동박의 접착강도를 개선하기 위해서 동박 표면에 미세동입자를 석출시키는 이른바 조화(粗化)처리를 함으로써, 동박면의 표면적을 증대시키는 공정이 통상 사용되고 있다.

그러나 이와 같이 접착강도를 높이기 위해 동박의 표면에 과처리를 하게 되는 경우 표면조도 Rz는 높아지고 이에 따라 회로폭의 균일성이 떨어진다. 즉, 제공된 동박의 Rz가 높아 에칭후 회로 폭이 균일하지 않고 에칭되지 않는 부분이 남아 있는 문제가 발생할 수 있다. 또한 고주파 특성을 고려한 인쇄회로기판에서는 표면으로부터 1 내지 2 ㎛ 내에서 진행하기 때문에 과처리를 통하여 표면조도를 증가시키는 경우 신호전송의 방해 요소가 증가하는 결과를 초래하게 된다.

한편, 동박은 수지와의 비접착면에 표면 처리를 실시하지 않으면 에칭 후의 동박 회로의 구리 부분이 동박의 표면으로부터 아래, 즉 수치층을 향하여 갈수록 퍼지는 형상으로 에칭된다. 이러한 현상을 처짐현상이라 하며, 큰 처짐이 발생한 경우에는 수지기판 부근에서 에칭되지 못한 구리가 잔존하여 회로가 단락되는 등 불량품이 발생할 수 있다.

본 발명은 회로폭이 점점 줄어드는 추세에 따라 회로 에칭시 설계된 회로폭에 맞추어 균일하면서 처짐 현상이 최소화되도록 에칭성을 향상시킨 미세회로기판용 표면처리동박 및 그 제조방법을 제공한다.

본 발명에 따른 미세회로기판용 동박의 표면처리 방법은, 전해동박을 제공하는 단계; 및 상기 전해동박 상에 노듈을 성장시키기 위하여 조화처리를 하는 단계;를 포함하고, 상기 조화처리 단계에서는 [몰리브덴(Mo) 0.5 ~ 3g/l 와 나트륨 이온(Na) 1 ~ 10g/l] 중 1종, [텅스텐 이온(W) 0.1 ~ 0.5g/l 와 바나듐 이온(V) 0.3 ~ 0.7 g/l] 중 1종, 구리이온(Cu) 10 ~ 20 g/l 및 황산(H2SO4) 100~00g/L 을 포함하는 도금욕에서 조화처리를 수행한다.

또한 상기 조화처리 단계는 전류밀도 45 내지 55A/dm²에서 2.7 내지 3.3초간 수행할 수 있다.

또한 상기 조화처리 단계는 몰리브덴(Mo) 0.5 ~ 3g/l, 텅스텐 이온(W) 0.1 ~ 0.5g/l 을 포함하는 도금욕에서 수행될 수 있다.

또한 상기 조화처리된 면에 커버 도금층을 형성하는 단계;를 포함할 수 있다.

또한 상기 커버 도금층 형성 단계에서는 상기 조화처리를 통하여 성장된 노듈 상부에 구리 100~200g/L 및 황산 100~200 g/L의 농도로 조성된 도금액에서 전류밀도 14 내지 16A/dm²에서 2.7 내지 3.3초간 도금을 수행할 수 있다.

또한 상기 제공된 전해동박을 산세처리하는 단계를 더 포함할 수 있다.

다른 한편, 상술한 미세회로기판용 동박의 표면처리 방법에 의하여 제조된 미세회로기판에 있어서, 본 발명에 따른 미세회로기판용 표면처리 동박은 동박과, 상기 동박의 일면을 조화처리하여 노듈이 형성된 조화처리층을 포함하고, 상기 성장된 노듈 높이는 1.0 내지 3.0㎛이며, 에칭 후 형성된 회로 패턴의 하부 폭과 상부 폭의 차는 10㎛ 이내이다.

또한 상기 조화처리층의 표면조도 Rz는 1.5 내지 2.0 ㎛ 이하일 수 있다.

본 발명에 따르면 표면조도 Rz가 2.0 이하이고 에칭성이 좋아 처짐현상이 크지 않은, 즉 수지층 부근의 하부회로의 폭과 상부 회로폭의 차이가 10㎛ 이하인 미세회로기판용 표면처리동박을 제조할 수 있다.

도 1은 본 발명의 일 실시예에 따른 미세회로기판용 표면처리 동박의 제조방법을 나타내는 순서도이다.
도 2는 본 발명에 따른 표면처리동박의 표면을 나타내는 SEM 사진이다.
도 3은 본 발명에 따른 표면처리동박의 단면을 나타내는 SEM 사진이다.
도 4는 상부 및 하부 회로의 폭의 개념을 설명하기 위한 개략도이다.

이하 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다. 특별한 정의나 언급이 없는 경우에 본 설명에 사용하는 방향을 표시하는 용어는 도면에 표시된 상태를 기준으로 한다. 또한 각 실시예를 통하여 동일한 도면부호는 동일한 부재를 가리킨다. 한편, 도면상에서 표시되는 각 구성은 설명의 편의를 위하여 그 두께나 치수가 과장될 수 있으며, 실제로 해당 치수나 구성간의 비율로 구성되어야 함을 의미하지는 않는다.

[ 전해동박 ]

본 발명에 따라 제조된 미세회로기판용 표면처리동박은 다음과 같은 특징을 갖는다.

적어도 일면에 노듈이 부착되어 있는 조화처리면을 포함한다. 조화 처리 후 표면처리동박의 표면조도 Rz는 1.5~2.0㎛이며, 노듈의 성장 후 동박 일면에 부착되어 있는 노듈의 높이는 1.0~3.0㎛이다. 또한 에칭 후 하부와 상부 회로폭의 차이가 10㎛ 이하로 형성된다.

본 발명에 따른 제조방법에 의하여 제조된 미세회로기판용 표면처리 동박의 경우 노듈의 사이즈가 작아 에칭시간이 단축되고, 단축된 에칭시간에 기인하여 에칭 후 설계된 회로의 탑(Top)의 길이와 버텀(bottom; 수지층 부근의 일면)의 길이 차이가 줄어들게 된다.

본 발명에서 서술하는 노듈의 높이는 동박 표면과 노듈의 정점과의 거리를 말하는 것으로서, 조화처리를 거친 전해동박 표면에 형성되는 노듈의 높이는 1.0㎛ 내지 3.0 ㎛의 범위인 것이 바람직하다. 노듈은 전해동박 표면에 형성되며, 노듈의 높이가 1.0 ㎛ 미만일 경우에는 수지와 접합하는 노듈의 높이가 낮아 접착강도가 우수하지 못해 바람직하지 않다. 노듈의 높이가 3.0 ㎛을 초과할 경우에는 전해동박 표면의 표면조도 편차가 증가하여 안정적인 접착강도를 보유할 수 없고, 고주파특성을 저하시키기 때문에 바람직하지 않다.

[제조방법]

실시예 1에 따른 전해동박을 제조하기 위하여 먼저 12㎛의 전해동박을 준비한다(S100). 전해동박을 제조하기 위하여 순환 가능한 전해조 시스템을 이용하고, 동박 제조에 사용되는 CuSO₄·5H₂O 250 ~ 400g/L, H₂SO₄ 80 ~ 150g/L의 조성을 갖는 구리전해액을 이용하였으며, 염소이온 및 첨가제를 추가할 수 있다. 전해동박의 두께는 12 ㎛로 제조하였다.

다음으로 제 2단계(S200)에서는 전해동박의 표면을 산세처리한다. 제 2단계(S200)의 전해동박 표면을 산세처리하는 과정은 동박표면의 불순물을 제거하여 동박을 청정화하기 위한 단계이다. 본 발명에서는 산세처리를 통하여 동박을 청정화하는 것이 바람직하다. 전해동박의 표면을 산세처리하는 방법은 당업계에 공지된 방법이라면 특별히 한정되지 않으나, 비제한적인 예로써 탈지 및 연마를 선택적으로 이용할 수 있다. 상기 탈지는 동박에 존재하는 잔류물을 제거하기 위한 것으로 알칼리 탈지, 산탈지 또는 전해탈지를 적용할 수 있다.

먼저 본 발명에 따른 미세회로기판용 표면처리동박의 제조를 위하여 산세처리하여 청정화된 전해동박을 다음과 같은 조건 하에서 노듈을 형성하기 위한 처리를 한다.

이후 제 3단계(S300)에서는 다음과 같이 조화처리를 실시한다.

구체적으로 [몰리브덴(Mo) 0.5 ~ 3g/l 와 나트륨 이온(Na) 1 ~ 10g/l] 중 1종, [텅스텐 이온(W) 0.1 ~ 0.5g/l 와 바나듐 이온(V) 0.3 ~ 0.7 g/l] 중 1종, 구리이온(Cu) 10 ~ 20 g/l 및 황산(H₂SO₄) 100~00g/L 을 포함하는 도금욕에서 산세처리된 전해동박을 조화처리하여 노듈을 형성한다. 이 때 이와 같은 액조건의 도금욕에서 전류밀도 전류밀도 45 내지 55A/dm²에서 2.7 내지 3.3초간, 바람직하게는 전류밀도 50A/dm²에서 약 3초간 조화처리한다.

제 3단계(S300)에서 조화처리된 전해동박은 표면에 노듈이 형성된다. 조화처리로 인하여 전해동박의 표면에 노듈이 형성되면, 전해동박의 표면적이 증가하게 되고 이로 인하여 노듈은 접착강도가 증가하게 된다.

본 발명에 따라 조화처리를 거친 전해동박의 표면조도는 2.0 이하, 더욱 바람직하게는 본 발명에 따라 조화처리를 거친 전해동박의 표면조도는 1.5~2.0 ㎛의 범위를 갖는 것이 바람직하다.

한편, 상기 제 3단계(S300)에서 조화처리를 거친 전해동박 표면에 형성되는 노듈의 높이는 1.0 ㎛ 내지 3.0 ㎛의 범위인 것이 바람직하다. 본 발명에서 서술하는 노듈의 높이는 동박 표면과 노듈의 정점과의 거리를 말하는 것이다.

노듈의 높이가 1.0 ㎛ 미만일 경우에는 수지와 접합하는 노듈의 높이가 낮아 접착강도가 우수하지 못해 바람직하지 않다. 노듈의 높이가 3.0 ㎛을 초과할 경우에는 전해동박 표면의 표면조도 편차가 증가하여 안정적인 접착강도를 보유할 수 없고, 고주파특성을 저하시키기 때문에 바람직하지 않다.

다음으로 제 4단계(S400)에서는 상기 제 3단계(S300)를 통하여 형성된 노듈 상부에 구리 100~200g/L 및 황산 100~200 g/L의 농도로 조성된 액을 가지고 전류밀도 14 내지 16A/dm² ^,바람직하게는 15A/dm²에서 2.7 내지 3.3초, 바람직하게는 3초간 도금하여 커버 도금층을 형성한다. 노듈 상부에 커버 도금층을 형성하는 단계를 통하여 노듈의 탈락을 방지하고, 내열성, 도전성을 향상시킬 수 있다.

도 2에 위와 같은 노듈 형성 및 커버 도금층의 형성을 통하여 제조된 동박의 사진을 나타내었다. 즉, 위와 같은 표면 처리를 통하여 도 2에 도시된 바와 같이 노듈이 형성되어 있는 것을 알 수 있다.

또한, 도 3은 본 발명에 따른 표면처리동박의 전해동박 표면에 노듈이 형성된 단면 모습을 나타낸 SEM 사진이다. 도 3에 나타난 바와 같이 전해동박의 매트면(Matte Side)에 노듈이 형성되어 있는 것을 알 수 있다.

[ 실시예 ]

이하 각 실시예를 통하여 더욱 상세히 설명한다.

본 실시예에 따른 미세회로기판용 표면처리동박의 조화처리후 표면조도 Rz와 형성된 회로 패턴의 상부 및 하부 폭의 차이를 측정하기 위하여 다음과 같은 실험군들을 테스트하였다.

상기 실시예, 비교예에서 전해동박을 제조하는 과정은 모두 통상적으로 사용되는 방법을 이용하여 실시하였으며, 조화처리 시 도금액의 성분에 변화를 주어 본 발명의 미세회로기판용 표면처리동박의 조화처리후 표면조도 Rz 및 형성된 회로 패턴의 상부 및 하부 폭의 차이를 비교하였다.

본 발명의 실시예 및 비교예의 실험조건은 다음과 같다.

(실시예 1)

먼저 실시예 1은 전해동박의 조화처리 시 도금액을 몰리브덴, 텅스텐 이온, 구리이온 및 황산을 투입하였다. 이외에는 상술한 제조방법과 동일한 조건하에서 수행하였다. 즉, 각각의 도금욕 조건 하에서 전류밀도 50A/dm²에서 3초간 조화처리를 수행하였다.

구체적으로 실시예 1은 몰리브덴(Mo) 1 g/l, 텅스텐 이온(W) 0.3 g/l, 구리이온(Cu) 15 g/l 및 황산(H₂SO₄) 150g/L을 포함하는 도금욕하에서 수행하였다.

(실시예 2)

실시예 2는 텅스텐 이온을 바나듐 이온으로 대체하여 조화처리를 수행하였다. 즉, 몰리브덴(Mo) 1 g/l, 바나듐 이온(V) 0.5 g/l, 구리이온(Cu) 15 g/l 및 황산(H₂SO₄) 150g/L을 포함하는 도금욕하에서 수행하였으며, 이외의 조건은 실시예 1과 동일하다.

(실시예 3)

실시예 3은 실시예 1에 비하여 몰리브덴을 나트륨이온으로 대체하여 실험을 수행하였다. 즉, 나트륨이온(Na) 5g/L, 텅스텐 이온(W) 0.3 g/l, 구리이온(Cu) 15 g/l 및 황산(H₂SO₄) 150g/L을 포함하는 도금욕하에서 수행하였다. 이외의 조건은 실시예 1과 동일하다.

(비교예 1)

비교예 1은 몰리브덴(Mo) 4 g/l, 텅스텐 이온(W) 0.3 g/l, 구리이온(Cu) 15 g/l 및 황산(H₂SO₄) 150g/L을 포함하는 도금욕하에서 조화처리를 수행하였다. 이외의 조건은 실시예 1과 동일하다.

(비교예 2)

비교예 2는 실시예 1의 도금욕 조건에서 몰리브덴을 제외한 상태로 조화처리를 수행하였다. 즉, 텅스텐 이온(W) 0.3 g/l, 구리이온(Cu) 15 g/l 및 황산(H₂SO₄) 150g/L 을 포함하는 도금욕하에서 조화처리를 수행하였다. 이외의 조건은 실시예 1과 동일하다.

각각의 실시예들과 비교예들의 조건들에 따른 도금액 조건 하에서 조화처리를 하였으며, 처리된 동박을 염화동 부식을 통하여 회로폭 30/30을 구현하였다.

이러한 각각의 조건하에서 제조된 동박의 에칭 후 상부회로폭과 하부회로폭 특성을 측정하였다. 도 4는 상부 및 하부 회로의 폭의 개념을 설명하기 위한 개략도이다. 도 4에 도시된 바와 같이 수치층에 근접한 회로 패턴의 하부 폭(Wb)과 회로 패턴의 상부 폭(Wa)의 차이가 클수록 처짐현상이 발생함으로써 에칭성이 저하되는 것을 의미한다. 에칭성이 떨어지는 경우 앞서 설명한 바와 같이 회로 패턴의 하부가 인접하는 타 회로 패턴에 근접하여 단락 등의 불량이 발생할 수 있다.

하기 표 1에 측정한 상부 회로 패턴 폭과 하부 회로패턴 폭의 차이를 나타내었다.

	조화처리 후 Rz	Wa	Wb	Wb-Wa
실시예 1	1.5	21.1	29.8	8.7
실시예 2	2.2	18.8	30.4	11.6
실시예 3	2.4	17.6	30.4	12.8
비교예 1	2.7	15.9	28.6	12.7
비교예 2	3.0	14.7	29.3	14.6

<단위 ㎛>

이와 같이 실시예 1의 경우 상부 회로의 폭(Wa)가 21.1㎛로 형성되어 하부 회로의 폭(Wb)과의 차이가 8.7㎛로서 10㎛ 이하로 측정되었으며, 실시예 2 및 실시예 3의 경우 상부 회로폭(Wa)가 18.8과 17.6㎛로 형성되어 하부회로의 폭(Wb)과의 차이가 각각 11.6과 12.8㎛이 되었으며, 10㎛ 이상이 되었다.

이에 비하여 비교예 1의 경우 실시예 1에 비하여 몰리브덴의 농도를 증가시킨 결과 하부 회로폭(Wb)과 상부 회로폭(Wa)의 차이가 12.7㎛로서 10㎛ 이상으로 측정되었다.

비교예 2의 경우 몰리브덴을 제외한 상태에서 조화처리를 한 결과 마찬가지로 하부 회로폭(Wb)과 상부 회로폭(Wa)의 차이가 14.6㎛로서 10㎛ 이상으로 측정되었다.

한편, 실시예 1 내지 3의 경우 조화 처리 후의 표면조도 Rz가 각각 1.5, 2.2 및 2.4로서 낮은 경향을 보였으나, 이에 비하여 비교예 1 및 2의 경우 각각 2.7과 3.0으로 높은 경향을 보였다.

이와 같은 측정을 반복한 결과, 실시예 1을 포함하는 제1군의 실시예들, 즉 몰리브덴(Mo) 0.5 ~ 3g/l, 텅스텐 이온(W) 0.1 ~ 0.5g/l, 구리이온(Cu) 10 ~ 20 g/l 및 황산(H₂SO₄) 100~00g/L 범위의 도금액을 통하여 조화처리를 한 경우 상부 회로와 하부 회로 폭의 차가 10㎛ 이하로서 가장 바람직한 측정치를 보였다.

이외에도 실시예 1이 포함되는 제1군의 실시예들로부터 몰리브덴을 나트륨 이온(Na) 1 ~ 10g/l의 범위에서 대체하여 조화처리를 수행한 제2군의 실시예들의 경우와, 실시예 1이 포함되는 제1군의 실시예들로부터 텅스텐을 동함량의 바나듐으로 대체 제3군의 실시예들의 경우에는 상부 회로와 하부 회로 폭의 차가 10~13㎛ 이상으로 측정되는 경향을 보였다. 이에 비하여 실시예 1이 포함되는 제1군과는 달리 몰리브덴의 함량을 3g/l 이상 투입하거나, 0.5g/L 이하(제외하는 경우도 포함함)로 투입하는 경우에는 상부 회로와 하부 회로 폭의 차가 12㎛ 이상으로 매우 커지는 경향을 보였다.

이상 본 발명의 바람직한 실시예에 대하여 설명하였으나, 본 발명의 기술적 사상이 상술한 바람직한 실시예에 한정되는 것은 아니며, 특허청구범위에 구체화된 본 발명의 기술적 사상을 벗어나지 않는 범주에서 다양하게 구현될 수 있다.

Claims

전해동박을 제공하는 단계; 및
상기 전해동박 상에 노듈을 성장시키기 위하여 조화처리를 하는 단계;를 포함하고,
상기 조화처리 단계에서는 [몰리브덴(Mo) 0.5 ~ 3g/l 와 나트륨 이온(Na) 1 ~ 10g/l] 중 1종, [텅스텐 이온(W) 0.1 ~ 0.5g/l 와 바나듐 이온(V) 0.3 ~ 0.7 g/l] 중 1종, 구리이온(Cu) 10 ~ 20 g/l 및 황산(H₂SO₄) 100~00g/L 을 포함하는 도금욕에서 조화처리를 수행하는 미세회로기판용 동박의 표면처리 방법.
제1항에 있어서,
상기 조화처리 단계는 전류밀도 45 내지 55A/dm²에서 2.7 내지 3.3초간 수행하는 미세회로기판용 동박의 표면처리 방법.
제1항에 있어서,
상기 조화처리 단계는 몰리브덴(Mo) 0.5 ~ 3g/l, 텅스텐 이온(W) 0.1 ~ 0.5g/l 을 포함하는 도금욕에서 수행되는 미세회로기판용 동박의 표면처리 방법.
제1항에 있어서,
상기 조화처리된 면에 커버 도금층을 형성하는 단계;를 포함하는 미세회로기판용 동박의 표면처리 방법.
제4항에 있어서,
상기 커버 도금층 형성 단계에서는 상기 조화처리를 통하여 성장된 노듈 상부에 구리 100~200g/L 및 황산 100~200 g/L의 농도로 조성된 도금액에서 전류밀도 14 내지 16A/dm²에서 2.7 내지 3.3초간 도금을 수행하는 미세회로기판용 동박의 표면처리 방법.
제1항에 있어서,
상기 제공된 전해동박을 산세처리하는 단계를 더 포함하는 미세회로기판용 동박의 표면처리 방법.
제1항 내지 제6항 중 어느 한 항에 따른 미세회로기판용 동박의 표면처리 방법에 의하여 제조된 미세회로기판에 있어서,
동박과, 상기 동박의 일면을 조화처리하여 노듈이 형성된 조화처리층을 포함하고,
상기 성장된 노듈 높이는 1.0 내지 3.0㎛이며,
에칭 후 형성된 회로 패턴의 하부 폭과 상부 폭의 차는 10㎛ 이내인 미세회로기판용 표면처리 동박.
제7항에 있어서,
상기 조화처리층의 표면조도 Rz는 1.5 내지 2.0 ㎛ 이하인 미세회로기판용 표면처리 동박.