KR20180003427A - 집적 회로 필러 및 관련 방법 - Google Patents

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Abstract

복수의 기능성 셀들 사이의 적어도 하나의 갭을 식별하는 것을 포함하여, 표준 필러 셀에 대한 대체물로서 미리 설계된 필러 셀을 삽입하는 방법이 제공된다. 일부 실시예들에서, 미리 설계된 필러 셀이 적어도 하나의 갭 내에 삽입된다. 예로서, 미리 설계된 필러 셀은 특정 고장 모드와 관련된 패턴을 갖는 레이아웃 설계를 포함한다. 다양한 실시예들에서, 반도체 기판 상의 층에 레이아웃 설계의 패턴이 전사되도록 반도체 기판 상에 층이 패터닝된다. 그 후, 패터닝된 층은 전자 빔(e빔) 검사 공정을 사용하여 검사된다.

Description

집적 회로 필러 및 관련 방법{INTEGRATED CIRCUIT FILLER AND METHOD THEREOF}
본 출원은 2016년 6월 30일에 출원된 미국 가특허 출원 제62/356,964호의 우선권을 주장하며, 이는 그 전체가 참조로써 본 출원에 포함된다.
본 출원은 일반적으로, 회로 레이아웃에서 재설계된 필러 셀을 사용함으로써 e빔 검사 방법을 향상시키는 방법에 관한 것이다.
전자산업은 늘어나는 방대한 수의 정교하고 복합한 기능들을 동시에 지원할 수 있는, 점점 더 작아지고 점점 더 빠른 전자 디바이스들에 대한 계속 증가하는 수요를 경험해왔다. 이에 따라, 반도체 산업에서는 저가이고, 고성능이며, 저전력의 집적 회로(integrated circuit; IC)를 제조하려는 경향이 계속되고 있다. 지금까지 이러한 목표들은 반도체 IC 치수들(예컨대, 최소 피처 크기)을 스케일링 다운하여 생산 효율성을 개선시키고 관련 비용을 낮춤으로써 대부분 달성되어 왔다. 하지만, 이러한 스케일링은 또한 반도체 제조 공정에 대해 복잡도 증가를 도입시켜 왔다. 따라서, 반도체 IC 및 디바이스에서의 계속적인 진보들의 실현은 반도체 제조 공정들과 기술에서 마찬가지의 진보들을 필요로 한다.
특히, IC 치수의 스케일링 다운은 기존 웨이퍼 검사 방법을 사용하여 결함을 찾는 것과 관련된 해결과제들을 상당히 증가시켰다. 웨이퍼 검사는 광학 검사와 전자빔(e빔) 검사라는 두가지 주요 기술들로 세분화될 수 있다. 광학 검사는 수 년 동안 반도체 웨이퍼 검사 워크호스(workhorse)이였지만, e빔 검사는, 특히, 광학 검사를 사용하여 검출될 수 있는 결함들보다 더 작은 결함들을 검출할 수 있는 능력 때문에 상당한 관심을 받아왔다. 예를 들어, e빔 검사는 아래로 약 3나노미터(㎚)까지의 결함들의 검출을 제공할 수 있지만, 광학 검사는 30㎚보다 작은 결함들을 찾는데 어려움을 갖기 시작할 수 있다. e빔 검사는 또한 콘택트(contact) 또는 상호연결 보이드(interconnect void)에서의 전기단락 또는 개방과 같은 전압 대비 유형 결함들을 검출하는데 사용될 수 있다. e빔 검사의 장점은 분명하지만 여전히 해결과제가 남아있다. 예를 들어, 적어도 일부 기존 e빔 검사 방법은 낮은 검사 감도, 낮은 쓰루풋 및/또는 긴 분석 사이클 시간으로 인해 어려움을 겪는다. 따라서, 기존의 기술들은 모든 면에서 완전한 만족성을 증명시키지는 못했다.
따라서, 본 발명개시의 실시예들 중 하나는 복수의 기능성 셀들 사이에서 적어도 하나의 갭을 식별하는 단계를 포함하는 반도체 디바이스 제조 방법을 설명했다. 일부 실시예들에서, 미리 설계된 필러 셀이 적어도 하나의 갭 내에 삽입된다. 예로서, 미리 설계된 필러 셀은 특정 고장 모드와 관련된 패턴을 갖는 레이아웃 설계를 포함한다. 다양한 실시예들에서, 반도체 기판 상의 층에 레이아웃 설계의 패턴이 전사되도록 반도체 기판 상에 층이 패터닝된다. 그 후, 패터닝된 층은 전자 빔(e빔) 검사 공정을 사용하여 검사된다.
다른 실시예들에서, 복수의 기능성 셀들 사이의 갭 내에 배치된 표준 필러 셀을 식별하는 단계를 포함하는 반도체 디바이스 제조 방법이 논의된다. 일부 실시예들에서, 표준 필러 셀은 제거되고 재설계된 필러 셀은 복수의 기능성 셀들 사이의 갭 내에 삽입된다. 다양한 예시들에서, 재설계된 필러 셀은 특정 고장 모드와 관련된 레이아웃 패턴을 포함한다. 일부 실시예들에서, 레이아웃 패턴이 기판 층에 전사되도록 기판 층이 패터닝되고, 패터닝된 층이 검사된다.
또 다른 실시예들에서, 복수의 기능성 셀들의 적어도 하나의 기능성 셀에 인접하여 배치된 적어도 하나의 갭을 갖는 복수의 기능성 셀들 및 적어도 하나의 갭 내에 배치된 미리 설계된 필러 셀을 포함하는 집적 회로(IC)가 논의된다. 예로서, 미리 설계된 필러 셀은 특정 고장 모드와 관련된 레이아웃 설계를 포함한다. 또한, 특정 고장 모드는 적어도 하나의 기능성 셀의 잠재적 고장 모드를 포함할 수 있다. 일부 실시예들에서, 레이아웃 설계는 반복된 패턴 어레이를 포함한다.
본 발명개시의 실시예들은 종래기술에 비해 장점들을 제공하지만, 다른 실시예들이 상이한 장점들을 제공할 수 있다는 것과, 여기서는 모든 장점들을 반드시 논의할 필요는 없다는 것과, 모든 실시예들에 대해서 특별한 장점이 요구되는 것은 아니라는 것이 이해된다. 재설계된 필러 셀을 사용하여 e빔 검사 방법을 향상시키는 개시된 방법에 의해, 현재 사용되는 적어도 몇몇의 방법들의 다양한 단점들이 효과적으로 극복된다. 예를 들어, 본 발명개시의 실시예들은 재설계된 필러 셀을 표준 필러 셀에 대한 대체물로서 제공하며, 여기서 재설계된 필러 셀은 (예를 들어, 인접한 기능/표준 셀들의) 기존 및/또는 잠재적 공정 고장 모들에 기초한 체계적인 DOE를 포함한다. 재설계된 필러 셀을 사용함으로써, 본 발명개시의 실시예들은 불규칙한 로직 패턴을 반복된 어레이들로 변환시킬 수 있어서, 많은 이점들을 제공할 수 있다. 예를 들어, 적어도 일부 이점들은 칩 이용의 측면에서 추가적인 비용이 없다는 점, (예를 들어, 반복된 어레이/패턴으로 인한) 개선된 e빔 검사 감도, (예를 들어, 건강한 셀에 대한 추가적인 검사 시간이 없음으로 인한) 증가된 쓰루풋, 및 (예를 들어, 양호/불량 셀 결정을 보다 신속하게 제공할 수 있는 셀 대 셀 비교로 인한) 더 짧은 분석 사이클 시간을 포함한다. 따라서, 본 발명개시의 실시예들은 향상된 e빔 검사 방법론을 제공한다. 당업자는 본 명세서에서 설명된 방법들이 다양한 다른 반도체 레이아웃들, 반도체 디바이스들, 및 반도체 공정들에 적용되어 본 발명개시의 범위를 벗어나지 않으면서 본 명세서에서 설명된 것과 유사한 이점들을 유리하게 달성할 수 있다는 것을 용이하게 이해할 것이다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제로, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1은 집적 회로(IC) 제조 시스템 및 관련 IC 제조 플로우의 실시예의 간략화된 블록도이다.
도 2는 본 발명개시의 다양한 양태들에 따른 도 1에서 도시된 설계 하우스의 보다 상세한 블록도이다.
도 3은 본 발명개시의 다양한 양태들에 따른 일반화된 설계 플로우의 방법(300)의 하이 레벨 플로우차트를 도시한다.
도 4a 및 도 4b는 다양한 실시예들에 따라 재설계된 필러 셀(filler cell)을 IC 레이아웃에 삽입하기 위한 방법(400 및 450)의 플로우차트들을 도시한다.
도 5a 및 도 5b는 일부 실시예들에 따라, 재설계된 필러 셀의 IC 레이아웃으로의 삽입을 나타내는, IC 레이아웃의 일부분들을 도시한다.
도 6 내지 도 10은 일부 실시예들에 따라, 재설계된 필러 셀에서 사용될 수 있는 예시적인 레이아웃 설계들을 나타낸다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트들 및 배열들의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정적인 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처상의 또는 그 위의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성들간의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
본 명세서에서 기술된 실시예들은 임의의 유형의 집적 회로 또는 그 일부분의 설계 및/또는 제작에서 사용될 수 있으며, 이러한 집적 회로는 SRAM(static random access memory) 및/또는 다른 로직 회로, 저항기, 캐패시터, 및 인덕터와 같은 수동 컴포넌트들, 및 PFET(P-channel field-effect transistor), NFET(N-channel FET), MOSFET(metal-oxide-semiconductor field-effect transistor), CMOS(complementary metal-oxide-semiconductor) 트랜지스터, 바이폴라 트랜지스터, 고전압 트랜지스터, 고주파수 트랜지스터, FinFET 디바이스, GAA(gate-all-around) 디바이스, Ω-게이트(Omega-gate) 디바이스, 또는 Π-게이트(Pi-gate) 디바이스와 같은 능동 컴포넌트들뿐만이 아니라, 스트레이닝 반도체 디바이스, SOI(silicon-on-insulator) 디바이스, PD-SOI(partially-depleted SOI) 디바이스, FD-SOI(fully-depleted SOI) 디바이스, 다른 메모리 셀, 또는 본 업계에서 공지된 다른 디바이스들과 같은, 복수의 다양한 임의의 디바이스들 및/또는 컴포넌트들을 포함할 수 있음에 또한 유의해야 한다. 당업자는 본 발명개시의 양태들로부터 이익을 얻을 수 있는, 반도체 디바이스들 및/또는 회로들(그 설계 및 제작을 포함함)의 다른 실시예들을 인식할 수 있다.
본 발명개시는 일반적으로, 회로 레이아웃에서 재설계된 필러 셀을 사용함으로써 e빔 검사 방법을 향상시키는 방법에 관한 것이다. 따라서, 추가적인 실시예들은 재설계된 필러 셀을 포함하는 집적 회로를 포함할 수 있다. 상세하게, 본 발명개시의 실시예들은 재설계된 필러 셀을 표준 필러 셀의 대체물로서 제공하며, 여기서 재설계된 필러 셀은 기존 및/또는 잠재적인 공정 고장 모드에 기초한 체계적인 설계 실험(design of experiment; DOE)을 포함한다. 반도체 설계에서, 표준 셀 방법론은 대개 디지털 로직 피처들을 갖춘 ASIC(Application-Specific Integrated Circuit)을 설계하는 방법이다. 표준 셀 방법론은 저레벨 VLSI(very-large-scale integration) 레이아웃이 (예를 들어, NAND 게이트와 같은) 추상적 로직 표현으로 캡슐화되는 설계 추상화의 예이다. 셀 기반 방법론 - 표준 셀이 속한 일반 클래스 - 은 한 명의 설계자가 디지털 설계의 고레벨(로직 기능) 양태에 집중할 수 있게 하면서 다른 설계자가 구현(물리적) 양태에 집중할 수 있게 하는 것을 가능하게 해준다. 표준 셀 방법론은, 반도체 제조의 발전과 더불어, 설계자들이 ASIC을 (수 천개의 게이트들의) 비교적 단순한 단일 기능성 IC에서부터 복잡한 수 백만개의 게이트 SoC(System-on-a-Chip) 디바이스까지 확장시키는데 도움을 줘왔다.
예를 들어, (예컨대, 기능성 셀 및/또는 기능성 로직 셀이라고 칭해질 수 있는) 표준 셀은 부울 로직 기능(예컨대, AND, OR, XOR, XNOR, 인버터) 또는 저장 기능(플립 플롭 또는 래치)을 제공하는 트랜지스터 및 상호연결 구조물들의 그룹이다. 가장 단순한 셀은 원소적 NAND, NOR 및 XOR 부울 기능의 직접적인 표현이지만, (예를 들어, 2비트 전가산기(full-adder), 또는 다중화된 D 입력 플립플롭과 같은) 더 큰 복잡성을 갖는 셀들이 통상적으로 사용된다.
집적 회로의 표준 셀 레이아웃에서, 레이아웃의 100% 활용이 가능하지 않을 수도 있고 또한 라우팅 혼잡으로 인해, 표준 셀들간에 갭들이 생길 수 있다. 이러한 갭들은 N웰 연속성을 위해, 웨이퍼에 걸친 피처 균일성을 향상시키기 위해, 전력 및 접지 신호가 다른 기능성 셀들에 결합되는 것을 보장하기 위해, 반도체 수율과 관련된 문제를 감소시키기 위해서와 같은 여러 가지 이유들뿐만이 아니라, 다양한 다른 이유들로 인해 채워질 수 있다. 다양한 경우들에서, 전술한 갭들은 비 기능성 필러 셀을 포함할 수 있는 표준 필러 셀을 사용하여 채워질 수 있다. 본 명세서에서 보다 상세히 기술되는 바와 같이, 본 발명개시의 실시예들은, 예를 들어, 인라인 공정 문제 식별 능력을 증가시키기 위해 회로 레이아웃에서 재설계된 필러 셀을 사용함으로써 e빔 검사 방법을 향상시키는 방법에 관한 것이다.
광학 검사 기술을 이용한 웨이퍼 검사가 수 년 동안 주로 사용되어 왔지만, e빔 검사는, 특히 광학 검사를 사용하여 검출될 수 있는 것보다 더 작은 결함들을 검출할 수 있는 능력 때문에 상당한 관심을 받아왔다. 예를 들어, e빔 검사는 아래로 약 3나노미터(㎚)까지의 결함들의 검출을 제공할 수 있지만, 광학 검사는 30㎚보다 작은 결함들을 찾는데 어려움을 갖기 시작할 수 있다. e빔 검사는 또한 콘택트 또는 상호연결 보이드에서의 전기단락 또는 개방과 같은 전압 대비 유형 결함들을 검출하는데 사용될 수 있다. e빔 검사의 이점에도 불구하고, 해결과제가 남아있다. 예를 들어, 적어도 일부 기존 e빔 검사 방법은 (글로벌 레시피 튜닝으로 인한) 낮은 검사 감도, (예컨대, 건강한 셀에 소모된 추가적인 스캐닝/검사 시간으로 인한) 낮은 쓰루풋, 및/또는 비 반복적인 피검사 패턴들로 인한 긴 분석 사이클 시간으로부터 고충을 겪는다. 본 발명개시의 실시예들은 종래기술에 비해 장점들을 제공하지만, 다른 실시예들이 상이한 장점들을 제공할 수 있다는 것과, 여기서는 모든 장점들을 반드시 논의할 필요는 없다는 것과, 모든 실시예들에 대해서 특별한 장점이 요구되는 것은 아니라는 것이 이해된다. 예를 들어, 적어도 몇몇의 실시예들은 재설계된 필러 셀을 표준 필러 셀에 대한 대체물로서 제공하며, 여기서 재설계된 필러 셀은 기존 및/또는 잠재적인 공정 고장 모드에 기초한 체계적인 설계 실험(design of experiment; DOE)을 포함한다. 일부 예시들에서, 표준 필러 셀은 설계 플로우의 자동 배치 및 라우팅(auto-place and route; APR) 스테이지에서 재설계된 필러 셀로 대체될 수 있다. 다양한 실시예들에서, 설계 플로우의 APR 스테이지는, 셀을 배치하고 넷리스트로부터 추론된 커넥션들에 기초하여 셀을 자동 라우팅함으로써 게이트 레벨 넷리스트(netlist)(예를 들어, 합성 툴로부터 획득됨)가 회로 레이아웃에서 물리적으로 구현되는 공정을 포함한다. 재설계된 필러 셀을 사용함으로써, 본 발명개시의 실시예들은 불규칙한 로직 패턴을, SRAM 칩의 경우에서와 같이, 반복된 어레이(예를 들어, 개념적으로 반복된 어레이)로 변환시킬 수 있어서, 많은 이점들을 제공할 수 있다. 예를 들어, 적어도 일부 이점들은 칩 이용의 측면에서 추가적인 비용이 없다는 점, (예를 들어, 반복된 어레이/패턴으로 인한) 개선된 e빔 검사 감도, (예를 들어, 건강한 셀에 대한 추가적인 검사 시간이 없음으로 인한) 증가된 쓰루풋, 및 (예를 들어, 양호/불량 셀 결정을 보다 신속하게 제공할 수 있는 셀 대 셀 비교로 인한) 더 짧은 분석 사이클 시간을 포함한다. 따라서, 본 발명개시의 실시예들은 향상된 e빔 검사 방법론을 제공한다. 개시된 장점은 단지 예시적인 것이며, 추가적인 장점들이 본 발명개시의 이점을 갖는 당업자에게 명백할 수 있음을 이해할 것이다.
이제 도 1을 참조하면, 본 발명개시의 다양한 양태들로부터 이익을 얻을 수 있는 집적 회로(IC) 제조 시스템(100) 및 그와 관련된 IC 제조 플로우의 실시예의 간략화된 블록도가 도시되어 있다. IC 제조 시스템(100)은 설계, 개발, 및 제조 사이클 및/또는 집적 회로(IC) 디바이스(160)의 제조와 관련된 서비스에서 서로 상호작용하는, 설계 하우스(120), 마스크 하우스(130), 및 IC 제조자(150)(즉, 팹(fab))와 같은 복수의 엔티티들을 포함한다. 복수의 엔티티들은 단일 네트워크 또는 인트라넷과 인터넷과 같은 다양한 상이한 네트워크들일 수 있고, 유선 및/또는 무선 통신 채널을 포함할 수 있는 통신 네트워크에 의해 연결된다. 각각의 엔티티는 다른 엔티티들과 상호작용할 수 있으며, 다른 엔티티들로부터 서비스들을 수신하고/수신하거나 다른 엔티티들에게 서비스들을 제공할 수 있다. 설계 하우스(120), 마스크 하우스(130), 및 IC 제조자(150) 중 하나 이상은 공통 소유자를 가질 수 있고, 공통 시설에서 공존할 수도 있고 공통 자원을 사용할 수도 있다.
다양한 실시예들에서, 하나 이상의 설계 팀을 포함할 수 있는 설계 하우스(120)는 IC 설계 레이아웃(122)을 생성한다. IC 설계 레이아웃(122)은 IC 디바이스(160)의 제작을 위해 설계된 다양한 기하학적 패턴을 포함할 수 있다. 예로서, 기하학적 패턴은 제작될 IC 디바이스(160)의 다양한 컴포넌트들을 구성하는 금속, 산화물, 또는 반도체 층들의 패턴에 대응할 수 있다. 다양한 층들은 결합되어 IC 디바이스(160)의 다양한 피처들을 형성한다. 예를 들어, IC 설계 레이아웃(122)의 다양한 부분들은 활성 영역, 게이트 전극, 소스 및 드레인 영역, 금속 상호연결부의 금속 라인 또는 비아, 접합 패드용 개구와 같은 피처뿐만이 아니라, (예를 들어, 실리콘 웨이퍼와 같은) 반도체 기판 및 반도체 기판 상에 배치된 다양한 물질층 내에 형성될 당 업계에 공지된 다른 피처들을 포함할 수 있다. 추가적으로, IC 설계 레이아웃(122)은 본 발명개시의 실시예들에 따라, 재설계된 필러 셀을 포함할 수 있다. 다양한 예시들에서, 설계 하우스(120)는 IC 설계 레이아웃(122)을 형성하기 위한 설계 프로시저를 구현한다. 설계 프로시저는 로직 설계, 물리적 설계, 및/또는 배치 및 라우팅을 포함할 수 있다. 설계 하우스(120), 설계 프로시저, 및 재설계된 필러 셀을 포함하는 IC 설계 레이아웃(122)의 추가적인 세부사항은 이하에서 보다 상세하게 설명된다. IC 설계 레이아웃(122)은 IC 디바이스(160)의 제작에 사용될 기하학적 패턴에 관한 정보를 갖는 하나 이상의 데이터 파일들에서 제공될 수 있다. 일부 예시들에서, IC 설계 레이아웃(122)은 GDSII 파일 포맷 또는 DFII 파일 포맷으로 표현될 수 있다.
일부 실시예들에서, 설계 하우스(120)는, 예를 들어, 상술한 네트워크 연결을 통해 IC 설계 레이아웃(122)을 마스크 하우스(130)에 전송할 수 있다. 그 후, 마스크 하우스(130)는 IC 설계 레이아웃(122)에 따라 IC 디바이스(160)의 다양한 층들의 제조에 사용될, 재설계된 필러 셀을 포함하는, 하나 이상의 마스크들을 제작하기 위해 IC 설계 레이아웃(122)을 사용할 수 있다. 다양한 예시들에서, 마스크 하우스(130)는 IC 설계 레이아웃(122)이 마스크 기록기에 의해 물리적으로 기록될 수 있는 형태로 변환되는 마스크 데이터 준비(132)를 수행하고, 마스크 데이터 준비(132)에 의해 준비된 설계 레이아웃이 특정 마스크 기록기 및/또는 마스크 제조자를 따르도록 변형되고 그 후 제작되는 마스크 제작(144)을 수행한다. 도 1의 예시에서, 마스크 데이터 준비(132) 및 마스크 제작(144)은 별개의 엘리먼트들로서 도시되지만, 일부 실시예들에서, 마스크 데이터 준비(132) 및 마스크 제작(144)은 마스크 데이터 준비로서 통칭될 수 있다.
일부 예시들에서, 마스크 데이터 준비(132)는 회절, 간섭, 또는 다른 공정 효과들로부터 발생할 수 있는 것과 같은, 잠재적인 리소그래피 에러들을 보상하기 위해 하나 이상의 해상도 향상 기술(resolution enhancement technology; RET)의 적용을 포함한다. 몇몇 예시들에서, OPC(optical proximity correction)는 주변 기하학의 밀도에 따라 선폭을 조정하고, 선단에 "도그 본(dog-bone)" 엔드 캡을 추가하여 선단 축소를 방지하며 전자 빔(e빔) 근접 효과를 보정하거나, 또는 당 업계에 공지된 다른 목적을 위해 사용될 수 있다. 예를 들어, OPC 기술은, 리소그래피 공정 후, 웨이퍼 상의 최종 패턴이 개선된 해상도 및 정밀도를 갖게끔 개선되도록, 광학 모델 또는 규칙에 따라, 예컨대, IC 설계 레이아웃(122)에 스캐터링 바(scattering bar), 셰리프(serif), 및/또는 해머헤드(hammerhead)를 추가하는 것을 포함할 수 있는 서브 해상도 어시스트 피처(sub-resolution assist feature; SRAF)를 추가할 수 있다. 마스크 데이터 준비(132)는 또한, 축 이탈 조명(off-axis illumination; OAI), 위상 시프팅 마스크(phase-shifting mask; PSM), 다른 적절한 기술, 또는 이들의 조합과 같은 추가적인 RET를 포함할 수 있다.
마스크 데이터 준비(132) 후, 그리고 마스크 제작(144) 동안, 마스크 또는 마스크들의 그룹은 재설계된 필러 셀을 포함하는 IC 설계 레이아웃(122)에 기초하여 제작될 수 있다. 예를 들어, 재설계된 필러 셀을 포함하는 IC 설계 레이아웃(122)에 기초하여 마스크(포토마스크 또는 레티클) 상에 패턴을 형성하기 위해 전자 빔(e빔) 또는 다중 e빔의 메커니즘이 사용된다. 마스크는 다양한 기술들로 형성될 수 있다. 실시예에서, 마스크는 바이너리(binary) 기술을 이용하여 형성된다. 일부 실시예들에서, 마스크 패턴은 불투명 영역 및 투명 영역을 포함한다. 웨이퍼 상에 코팅된 방사선 감응 물질층(예를 들어, 포토레지스트)을 노광하는데 사용되는, 자외선(UV) 빔과 같은, 방사선 빔은 불투명 영역에 의해서는 차단되고 투명 영역을 통해서는 투과된다. 일 예시에서, 바이너리 마스크는 마스크의 불투명 영역에서 코팅된 불투명 물질(예컨대, 크롬) 및 투명 기판(예컨대, 용융 석영)을 포함한다. 일부 예시들에서, 마스크는 위상 시프트 기술을 이용하여 형성된다. 위상 시프트 마스크(phase shift mask; PSM)에서, 마스크 상에 형성된 패턴에서의 다양한 피처들은 이미지 해상도 및 이미징 품질을 향상시키기 위해 미리 구성된 위상차를 갖도록 구성된다. 다양한 예시들에서, 위상 시프트 마스크는 감쇠된 PSM 또는 교번 PSM일 수 있다.
일부 실시예들에서, 반도체 파운드리와 같은 IC 제조자(150)는 마스크 하우스(130)에 의해 제작된 마스크(또는 마스크들)를 사용하여 재설계된 필러 셀 패턴을 포함하는 하나 이상의 마스크 패턴들을 생산 웨이퍼(152) 상에 전사시키고, 이에 따라 생산 웨이퍼(152) 상에서 IC 디바이스(160)를 제작한다. IC 제조자(150)는 다양한 상이한 IC 제품의 제작을 위한 많은 제조 설비들을 포함할 수 있는 IC 제작 설비를 포함할 수 있다. 예를 들어, IC 제조자(150)는 복수의 IC 제품들의 프론트 엔드 제작(즉, FEOL(front-end-of-line) 제작)을 위한 제1 제조 설비를 포함할 수 있지만, 제2 제조 설비는 IC 제품들의 상호연결 및 패키징을 위한 백 엔드 제작(즉, BEOL(back-end-of-line) 제작)을 제공할 수 있고, 제3 제조 설비는 파운드리 비즈니스를 위한 다른 서비스들(예컨대, 연구 및 개발)을 제공할 수 있다. 다양한 실시예들에서, IC 디바이스(160)가 내부에 및/또는 그 위에 제작되는 반도체 웨이퍼(즉, 생산 웨이퍼(152))는 물질층들이 위에 형성되어 있는 실리콘 기판 또는 다른 기판을 포함할 수 있다. 다른 기판 물질들은 다이아몬드 또는 게르마늄와 같은 적절한 다른 원소 반도체; 실리콘 카바이드, 인듐 비소, 또는 인듐 인과 같은 적절한 화합물 반도체; 또는 실리콘 게르마늄 카바이드, 갈륨 비소 인, 또는 갈륨 인듐 인과 같은 적절한 합금 반도체를 포함할 수 있다. 일부 실시예들에서, 반도체 웨이퍼는 (후속 제조 단계들에서 형성되는) 다양한 도핑 영역, 유전체 피처, 및 다중레벨 상호연결부를 더 포함할 수 있다.
또한, 마스크(또는 마스크들)는 다양한 공정들에서 사용될 수 있다. 예를 들어, 반도체 웨이퍼 내에 다양한 도핑 영역을 형성하기 위한 이온 주입 공정에서, 반도체 웨이퍼 내에 다양한 에칭 영역을 형성하기 위한 에칭 공정에서, 및/또는 다른 적합한 공정들에서, 다양한 층들을 패터닝하기 위해 마스크(또는 마스크들)가 사용될 수 있다. 이와 같이, 재설계된 필러 셀 패턴은 제조 공정 동안에 생산 웨이퍼(152)의 복수의 층들(예를 들어, 금속, 절연체 등) 중 임의의 층 상으로 전사될 수 있다. 또한, IC 제조자(150)의 (예를 들어, e빔 검사 설비와 같은) 웨이퍼 검사(154) 설비는, 예를 들어, (예컨대, 랜덤하거나 또는 체계적인 결함들과 같은) 결함들을 검출하기 위한 다양한 처리 스테이지들 동안 생산 웨이퍼(152)를 검사하는데 사용될 수 있다. 예를 들어, 웨이퍼 검사(154)가 생산 웨이퍼(152) 상에 존재하는 결함을 발견하면, 그 결함은 (예를 들어, 결함 제거 툴에 의해) 제거될 수 있고, 생산 웨이퍼(152)는 재처리되거나, 또는 다른 적절한 처리가 수행될 수 있다. 본 발명개시의 실시예들에 따르면, 재설계된 필러 셀의 사용은 개선된 e빔 검사 감도, 증가된 쓰루풋, 및 더 짧은 분석 사이클 시간을 제공한다. 따라서, 본 발명개시의 실시예들은 향상된 e빔 검사 방법론을 제공하여, 웨이퍼 검사(154) 설비의 능력을 향상시킨다.
이제 도 2를 참조하면, 본 발명개시의 다양한 양태들에 따른 도 1에서 도시된 설계 하우스(120)의 보다 상세한 블록도가 제공된다. 도 2의 예시에서, 설계 하우스(120)는 도 1의 설계 하우스(120)와 관련하여, 그리고 아래에서 설명되는 도 3, 도 4a, 도 4b의 방법들(300, 400, 450)과 관련하여 설명되는 기능을 수행하도록 동작가능한 IC 설계 시스템(180)을 포함한다. IC 설계 시스템(180)은 컴퓨터, 서버, 워크스테이션, 또는 다른 적절한 디바이스와 같은 정보 처리 시스템이다. 시스템(180)은 시스템 메모리(184), 대용량 저장 디바이스(186), 및 통신 모듈(188)에 통신가능하게 결합된 프로세서(182)를 포함한다. 시스템 메모리(184)는 프로세서에 의한 컴퓨터 명령어들의 실행을 용이하게 하기 위해 비일시적 컴퓨터 판독가능 저장장치를 프로세서(182)에 제공한다. 시스템 메모리의 예시들은 동적 RAM(DRAM), 동기식 DRAM(SDRAM)과 같은 랜덤 액세스 메모리(RAM) 디바이스들, 솔리드 스테이트 메모리 디바이스들, 및/또는 당 업계에 공지된 다양한 다른 메모리 디바이스를 포함할 수 있다. 컴퓨터 프로그램, 명령어, 및 데이터는 대용량 저장 디바이스(186) 내에 저장된다. 대용량 저장 디바이스들의 예시들은 하드 디스크, 광 디스크, 광 자기 디스크, 솔리드 스테이트 저장 디바이스, 및/또는 당 업계에 공지된 다양한 다른 대용량 저장 디바이스를 포함할 수 있다. 통신 모듈(188)은 IC 설계 레이아웃 파일과 같은 정보를 마스크 하우스(130)와 같은 IC 제조 시스템(100) 내의 다른 컴포넌트들과 주고받도록 동작가능하다. 통신 모듈들의 예시들은 이더넷 카드, 802.11 WiFi 디바이스, 셀룰러 데이터 무선기, 및/또는 당 업계에 공지된 다른 적절한 디바이스들을 포함할 수 있다.
동작시, IC 설계 시스템(180)은 재설계된 필러 셀을 포함하는 IC 설계 레이아웃(122)을 제공하도록 구성된다. 그러한 실시예에서, IC 설계 시스템(180)은 GDSII 파일(194)의 형태로 있을 수 있고 재설계된 필러 셀을 포함하는 IC 설계 레이아웃(122)을 마스크 하우스(130)에 제공한다. 이와 같이, 마스크 하우스(130)는 제공된 IC 설계 레이아웃을 사용하여 재설계된 필러 셀을 포함하는 하나 이상의 마스크들을 제조할 수 있다. 대안적인 실시예들에서, IC 설계 레이아웃(122)은 DFII, CIF, OASIS, 또는 임의의 다른 적합한 파일 타입과 같은 대체 파일 포맷으로 IC 제조 시스템(100) 내의 컴포넌트들 간에 전송될 수 있다. 또한, IC 설계 시스템(180), IC 설계 하우스(120), 및 마스크 하우스(130)는 대안적인 실시예들에서 추가적인 및/또는 상이한 컴포넌트들을 포함할 수 있다.
이제 도 3을 참조하면, 다양한 실시예들에 따라, 재설계된 필러 셀을 포함하는 IC 설계 레이아웃(122)을 제공하기 위해 설계 하우스(120)에 의해 구현될 수 있는 방법(300)의 플로우 차트가 도시된다. 예로서, 방법(300)은 일반화된 물리적 설계 플로우 및/또는 ASIC 설계 플로우를 포함한다. 방법(300)은, 예를 들어, 하드웨어 기술(description) 언어(예를 들어, VHDL, 베릴로그(Verilog) 및/또는 시스템베릴로그(SystemVerilog))에 의해 설계가 입력되는 블록(302)에서 시작한다. 하드웨어 기술 언어를 사용하여 입력된 설계는 레지스터 전송 레벨(register transfer level; RTL) 설계라고 칭해질 수 있다. 일부 경우들에서, 기능/로직 검증이 RTL 설계 후에 수행될 수 있다. 그 후, 방법(300)은 넷리스트(예컨대, 게이트 레벨 넷리스트)를 생성하도록 합성이 수행되는 블록(304)으로 진행한다. 일부 예시들에서, 합성 툴은 RTL 하드웨어 설명과 표준 셀 라이브러리를 입력으로 취하고 게이트 레벨 넷리스트를 출력으로서 생성한다. 방법은, 예를 들어, 다양한 기능성 블록들을 분리하기 위해 파티셔닝이 수행되는 블록(306)으로 진행한다. 그 후, 방법은 플로어플래닝(floorplanning)이 수행되는 블록(308)으로 진행한다. 예를 들어, 플로어플래닝은 함께 가깝게 배치되어야 하는 구조물들을 식별하고, 사용가능한 공간, 필요한 성능, 및 다양한 구조물들을 서로 가깝게 배치하려는 희망의 때때로 충돌하는 목표들을 충족시키기 위한 방식으로 이들 구조물들을 위한 공간을 할당하는 공정이다. 단순히 예시의 목적으로, 방법(300)은 재설계된 필러 셀들의 삽입(블록 320)이 플로어플래닝 단계(블록 308) 직후에 수행될 수 있음을 보여준다. 확실하게, 그리고 아래에서 논의되는 바와 같이, 재설계된 필러 셀들의 삽입(블록 320)은 방법(300)의 임의의 단계 이전, 이후, 또는 그 동안에 수행될 수 있다. 이와 같이, 방법(300)의 블록(320)은 점선을 사용하여 도시된다. 그 다음, 방법(300)은 배치가 수행되는 블록(310)으로 진행할 수 있다. 배치는 칩 상의 다양한 회로 컴포넌트들에 위치를 할당하는데 사용될 수 있다. 다양한 예시들에서, 배치는 총 배선길이, 타이밍, 혼잡, 전력을 최적화하는 것은 물론, 다른 목표를 달성하는 것을 목표로 할 수 있다. 그 다음, 방법(300)은 라우팅이 수행되는 블록(312)으로 진행할 수 있다. 라우팅은 IC 설계 룰을 만족시키면서 이전에 배치된 컴포넌트들 사이에 배선(예를 들어, 전기적 연결부)을 추가하는데 사용된다. 추가적인 동작들이 방법(300) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 동작들 중 몇몇은 방법의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 이동될 수 있다. 예를 들어, 방법(300)은 또한 클럭 트리 합성, 물리적 검증, 타이밍 분석, GDSII 생성, 또는 다른 적절한 단계들을 포함할 수 있다. 또한, 방법(300)은 예시적인 것이며, 이하의 청구범위에서 명시적으로 언급된 것 이상으로 본 발명개시를 한정하고자 하는 의도가 있는 것은 아님을 유념해 둔다.
앞서 설명한 바와 같이, 레이아웃의 100% 활용이 가능하지 않을 수도 있고 또한 라우팅 혼잡으로 인해, IC 설계 레이아웃(예를 들어, IC 설계 레이아웃(122))의 표준 셀들 사이에 갭들이 생성될 수 있다. 적어도 일부 기존의 방법에서는, 이러한 갭들을 채우기 위해 미사용된 필러 셀 또는 표준 필러 셀이 사용될 수 있다. 본 발명개시의 실시예들에서, 이러한 표준 필러 셀은, 예를 들어, 인라인 e빔 검사 감도를 증가시키기 위해 미리 설계된 셀(예를 들어, 상술한 재설계된 필러 셀)로 대체될 수 있다. 다양한 실시예들에서, 재설계된 필러 셀은, 예를 들어, 주어진 물질층에 대해, IC 레이아웃의 주어진 섹션에 대해, 주어진 디바이스 또는 디바이스들의 세트 등에 대해, 기존 및/또는 잠재적인 공정 고장 모드들에 기초한 체계적인 DOE(design of experiment)를 포함한다. 전술한 바와 같이, 일부 경우들에서, 표준 필러 셀들은 방법(300)의 플로어플래닝 단계(블록 308) 이후 및 배치 단계(블록 310) 이전에 재설계된 셀들로 대체된다. 대안적으로, 몇몇 예시들에서, 표준 필러 셀들은 배치 단계(블록 310)의 일부로서 재설계된 셀들로 대체될 수 있다. 일부 실시예들에서, 표준 필러 셀들은 배치된 후에 재설계된 셀들로 대체되지 않을 수 있으며, 대신에 표준 필러 셀이 정상적으로 배치되었을 설계 내의 지점(예를 들어, 방법(300))에 재설계된 셀들이 곧바로 배치될 수 있다. 일반적으로, 이전에 논의된 바와 같이, 재설계된 필러 셀(들)은 방법(300)의 임의의 단계 이전, 이후 또는 그 동안에 배치될 수 있다. 일부 예시들에서, 표준 필러 셀들을 포함하는 레이아웃 설계는 표준 필러 셀들이 제거되고 재설계된 셀들로 대체되도록 재설계될 수 있다. 재설계된 필러 셀(들)이 IC 레이아웃 설계에 언제 삽입되는지에 관계없이, 본 발명개시는 아래에서 보다 상세히 설명되는 바와 같이, 그러한 삽입을 위한 하나 이상의 방법을 제공한다.
특히, 도 4a 및 도 4b를 참조하면, 다양한 실시예들에 따라 재설계된 필러 셀을 삽입하기 위한 예시적인 방법(400, 450)이 각각 도시된다. 예로서, 방법(400)은 물리적 설계 플로우(예를 들어, 방법(300))의 특정 스테이지에서 재설계된 필러 셀을 삽입하는 방법을 제공하는 반면에, 방법(450)은 물리적 설계 플로우의 다른 스테이지에서 재설계된 필러 셀을 삽입하기 위한 대안적인 방법을 제공한다. 추가적인 동작들이 방법들(400, 450) 전에, 그 동안에, 및 그 후에 제공될 수 있으며, 설명된 동작들 중 몇몇은 방법의 추가적인 실시예들을 위해 교체되거나, 제거되거나 또는 이동될 수 있다. 또한, 방법들(400, 450)은 예시적인 것이며, 이하의 청구범위에서 명시적으로 언급된 것 이상으로 본 발명개시를 한정하고자 하는 의도가 있는 것은 아님을 유념해 둔다. 방법들(400, 450)의 다양한 양태들이 도 5a, 도 5b, 및 도 6 내지 도 10을 참조하여 아래에서 설명된다.
도 4a에 도시된 방법(400)으로 시작하며, 방법(400)은 적어도 하나의 갭이 복수의 기능성 셀들 사이에서 식별되는 블록(402)에서 시작한다. 도 5a의 예시를 참조하면, 블록(402)의 실시예에서, 'STD CELL'로 라벨링된 복수의 표준 셀들, 및 표준 셀들 사이에 배치된 'GAP'로 라벨링된 갭을 포함한 IC 레이아웃(522)의 일부가 도시되어 있다. 전술한 바와 같이, 기능성 셀 및/또는 기능적 로직 셀로서 지칭될 수 있는 표준 셀들은 임의의 복수의 간단한 회로 기능들에서 복잡한 회로 기능들까지를 제공할 수 있는 트랜지스터 및 상호연결 구조물들의 그룹을 포함할 수 있다. 달리 말하면, 표준 셀들은 IC 레이아웃(522)의 회로의 일부분들로서 지칭될 수 있다. 레이아웃의 100% 활용이 가능하지 않을 수도 있고 또한 라우팅 혼잡으로 인해, 도 5a에서 도시된 갭과 같은 갭이 발생할 수 있다. 도 5a는 또한 더미 셀을 도시하며, 적어도 일부 실시예들에서, 더미 셀과 인접한 표준 셀 사이의 간격은 약 0.2미크론 이상이다.
방법(400)은 미리 설계된 필러 셀(예를 들어, 상술한 재설계된 필러 셀)이 블럭(402)에서 식별된 갭과 함께 배치되는 블럭(404)으로 진행한다. 또한, 재설계된 필러 셀은 특정 고장 모드와 관련된 레이아웃 설계를 포함한다. 전술한 바와 같이, N웰 연속성을 위해, 웨이퍼에 걸친 피처 균일성을 향상시키기 위해, 전력 및 접지 신호가 다른 기능성 셀들에 결합는 것을 보장하기 위해, 반도체 수율과 관련된 문제를 감소시키기 위해서와 같은 여러 가지 이유들뿐만이 아니라, 다양한 다른 이유들로 인해, 식별된 갭들을 채우는 것이 바람직하다. 적어도 일부 종래의 방법에서, 이러한 갭들은 비 기능성 필러 셀들을 포함할 수 있는 표준 필러 셀들을 사용하여 채워질 수 있다. 그러나, 본 발명개시의 실시예들에 따르면, 재설계된 필러 셀이 표준 필러 셀 대신에 블록(404)에서 배치된다. 확실히, 일부 실시예들에서, 하나 이상의 재설계된 필러 셀들과 하나 이상의 표준 필러 셀들의 조합이 IC 레이아웃의 하나 이상의 갭들 내에 배치될 수 있다. 도 5b의 예시를 참조하면, 블록(404)의 실시예에서, 재설계된 필러 셀(524) 및 표준 필러 셀(526)이 표준 셀들 사이에 배치된 'GAP'로 라벨링된 갭 내에 배치된다. 아래에서 보다 상세하게 설명되는 바와 같이, 재설계된 필러 셀(524)은 기존 및/또는 잠재적 고장 모드에 대응하는 레이아웃을 가질 수 있다. 또한, 재설계된 필러 셀(524)은 재설계된 필러 셀(524)에 인접한 하나 이상의 표준 셀들 내의 기존 및/또는 잠재적 고장 모드에 대응하는 레이아웃을 가질 수 있다. 달리 말하면, 적어도 하나의 인접 표준 셀들에서의 고장 모드가 제일먼저 식별될 수 있고, 이어서 적절한 재설계된 필러 셀이 선택될 수 있으며, 여기서 선택된 재설계된 필러 셀은 인접 표준 셀에서 식별된 고장 모드에 대응하는 레이아웃을 갖는다. 재설계된 필러 셀(524)이 표준 필러 셀(526)보다 크기가 더 큰 것으로서 도시되어 있지만, 도시된 크기는 어떠한 방식으로든 제한적 의미를 갖는 것은 아니다. 일부 예시들에서, 재설계된 필러 셀(524)은 표준 필러 셀(526)보다 더 크다. 어떤 경우들에서는, 표준 필러 셀(526)은 사용되지 않는다. 따라서, 일부 예시들에서, 갭은 예를 들어, 동일하거나 상이한 고장 모드를 식별하는 것을 목표로 하는, 동일하거나 상이한 재설계된 필러 셀일 수 있는 복수의 재설계된 필러 셀들로 완전히 채워질 수 있다.
이제 도 6 내지 도 10을 참조하면, (예를 들어, 재설계된 필러 셀(524)과 같은) 재설계된 필러 셀에 관한 추가적인 세부사항이 제공된다. 특히, 도 6 내지 도 10은 후속 e빔 검사 공정 동안 하나 이상의 고장 모드들을 식별하기 위해, 본 발명개시의 실시예들에 따라, 사용될 수 있는 다양한 레이아웃 설계들의 예시들을 제공한다. 논의된 고장 모드들뿐만이 아니라, 대응하는 재설계된 필러 셀을 위해 사용된 관련 레이아웃 설계는 단지 예시적인 것임을 이해해야 한다. 본 발명개시의 이점을 갖는 당업자는 재설계된 필러 셀에 사용될 수 있는 다른 적절한 레이아웃 설계뿐만이 아니라 다른 고장 모드들을 인식할 것이다.
일반적으로, 그리고 다양한 실시예들에서, 본 명세서에서 기재된 재설계된 필러 셀들은 특정 유형의 고장 모드에 따라, 필요에 따라 맞춤화된 설계를 포함할 수 있다. 특히, 다양한 상이한 유형들의 고장 모드들이 특정 층(예를 들어, 금속층, VIA 층, ILD 층 등) 내 및/또는 특정 회로 영역 내에서 보다 일반적일 수 있으므로, 미리 설계된 필러 셀들은 (예를 들어, 일부 경우들에서, 주어진 층 및/또는 회로 영역 내에서) 보다 정밀한 검사를 필요로 하는 하나 이상의 고장 모드들에 따라 그리고 필요에 따라 설계될 수 있다. 예로서, 일부 고장 모드들은 (예를 들어, 금속 라인일 수 있는) 라인, 오버 에칭/언더 에칭, 라인 간격, 라인 압출, 라인 패턴 및/또는 크기를 포함할 수 있거나, 또는 VIA 간격, 패턴/크기, 오버/언더 에칭, 임계 전압 고장(예를 들어, 임계 전압이 규격 값을 벗어날 수 있게 해주는 층 결함) 뿐만이 아니라 다른 디바이스 및/또는 회로 고장 모드와 같은 다른 고장 모드들을 포함할 수 있다. 어떤 경우들에서, 그리고 관심대상의 고장 모드의 유형에 따라, 미리 설계된 필러 셀은 (예를 들어, 맞춤형 레이아웃 설계와 연관된 특정 유형의 고장 모드에 대해) 최적의 e빔 검사 감도를 제공하도록 설계된 레이아웃 패턴을 갖는 맞춤형 레이아웃 설계를 포함할 수 있다. 다양한 예시들에서, 미리 설계된 필러 셀은 기능성 또는 비 기능성 셀을 포함할 수 있다.
이제 도 6을 참조하면, 'MD-MG' 고장 모드와 같은, 제1 고장 모드에 대응하는 재설계된 필러 셀 레이아웃(600)이 도시되어 있다. 예로서, 'MD'는 금속층으로부터 소스/드레인 영역으로의 연결부를 지칭할 수 있으며, 따라서 접촉 금속과 유사할 수 있다. 'MG'는 금속 게이트를 지칭할 수 있다. 확실히, 'MG'에 사용되는 물질은 금속층 및/또는 폴리실리콘 층을 포함할 수 있다. 따라서, 'MD-MG' 고장 모드는 'MD-MG' 전기적 단락(예를 들어, 소스/드레인 금속과 금속 게이트 사이의 전기적 단락)의 검출을 위해 최적화된 레이아웃 설계일 수 있다. 구체적으로 도 6을 참조하면, '1'로서 식별된 길이를 갖는 'MD' 피처들(602), (예를 들어, 폴리 게이트와 같은) 폴리 피처들(604), 폴리 콘택트(606), '2'로서 식별된 길이를 갖는 금속 온 폴리 'MP' 피처(608), '3'으로서 식별된 P형 디바이스 영역 'P' 및 N형 디바이스 영역 'N', 컷 폴리 'CPO' 피처(610), '5'로서 식별된 활성 영역 공간을 갖는 활성 영역들(612)이 식별된다. 도 6에서 도시된 피처들, 층들, 및 치수는 단지 예시적인 것이며, 예컨대, 특수 고장 모드(예를 들어, 'MD-MG' 고장 모드)를 식별하기 위한 특정 기술 또는 공정에 따라 다른 피처들, 층들, 및/또는 치수가 사용될 수 있다는 것을 다시 한번 유념해 둔다. 또한, 도 7 내지 도 10에서 도시된 유사한 피처들/층들은 용이한 참조를 위해 유사한 엘리먼트 번호를 가질 수 있음을 유념해야 한다.
도 7을 참조하면, 'MG 압출' 고장 모드와 같은, 제2 고장 모드에 대응하는 재설계된 필러 셀 레이아웃(700)이 도시되어 있다. 구체적으로 도 7을 참조하면, '1'로서 식별된 폴리 피처 'PO', '2'로서 식별된 활성 영역 공간, '3'으로서 식별된 N+ p웰 영역, 및 '4'로서 식별된 P+ n웰 영역이 식별된다. 도 7에서 도시된 피처들, 층들, 및 치수는 단지 예시적인 것이며, 예컨대, 특수 고장 모드(예를 들어, 'MG 압출' 고장 모드)를 식별하기 위한 특정 기술 또는 공정에 따라 다른 피처들, 층들, 및/또는 치수가 사용될 수 있다.
도 8을 참조하면, 콘택트 언더 에칭 고장을 식별하는데 사용되는 'MD 언더 에칭' 고장 모드와 같은, 제3 고장 모드에 대응하는 재설계된 필러 셀 레이아웃(800)이 도시되어 있다. 구체적으로 도 8을 참조하면, '1'로서 식별된 길이를 갖는 'MD' 피처들(602), 폴리 피처들(604), 활성 영역들(612), MD 콘택트들(802)뿐만이 아니라 MD 'w/o MD'가 없는 영역을 포함하는 다른 MD 피처들이 식별된다. 도 8에서 도시된 피처들, 층들, 및 치수는 단지 예시적인 것이며, 예컨대, 특수 고장 모드(예를 들어, 'MD 언더 에칭' 고장 모드)를 식별하기 위한 특정 기술 또는 공정에 따라 다른 피처들, 층들, 및/또는 치수가 사용될 수 있다.
도 9를 참조하면, 'CPO' 고장 모드와 같은, 제4 고장 모드에 대응하는 재설계된 필러 셀 레이아웃(900)이 도시되어 있다. 따라서, 레이아웃(900)은 컷 폴리 고장 모니터로서 사용될 수 있다. 구체적으로 도 9를 참조하면, '1'로서 식별된 길이를 갖는 컷 폴리(CPO) 피처들(610), 및 폴리 피처들(604; 'PO')뿐만이 아니라 다른 피처들/층들이 식별된다. 도 9에서 도시된 피처들, 층들, 및 치수는 단지 예시적인 것이며, 예컨대, 특수 고장 모드(예를 들어, 'CPO' 고장 모드)를 식별하기 위한 특정 기술 또는 공정에 따라 다른 피처들, 층들, 및/또는 치수가 사용될 수 있다.
도 10을 참조하면, 컷 MD 'CMD' 고장 모드와 같은 제5 고장 모드에 대응하는 재설계된 필러 셀 레이아웃(1000)이 도시되어 있다. 따라서, 레이아웃(1000)은 컷 MD 고장 모니터로서 사용될 수 있다. 구체적으로 도 10을 참조하면, 'CMD' 피처들(1002), '1'로서 식별된 길이를 갖는 'CMD' 피처들(1004)뿐만이 아니라, 다른 CMD 패턴/피처가 식별된다. 도 10에서 도시된 피처들, 층들, 및 치수는 단지 예시적인 것이며, 예컨대, 특수 고장 모드(예를 들어, 'CMD' 고장 모드)를 식별하기 위한 특정 기술 또는 공정에 따라 다른 피처들, 층들, 및/또는 치수가 사용될 수 있다.
재설계된 필러 셀 레이아웃들(600, 700, 800, 900, 1000) 각각은 반복된 어레이들(예를 들어, 반복된 패턴 어레이)를 제공함으로써, 레이아웃들(600, 700, 800, 900, 및/또는 1000) 중 임의의 것을 사용하여 패터닝된 층의 e빔 검사 동안 셀 간 비교의 분석 사이클 시간을 감소시키고, 후속 e빔 검사 공정을 개선시킨다는 것을 또한 유념해 둔다. 다시 말하면, 레이아웃들(600, 700, 800, 900, 1000)이 설계된 고장 모드(들)이 e빔 검사 및 재설계된 필러 셀 레이아웃들(600, 700, 800, 900, 및/또는 1000)을 사용하여 패터닝된 층 내에서 보다 신속하게 검출될 수 있다. 전술한 바와 같이, 대응하는 재설계된 필러 셀에 사용되는 관련 레이아웃들(예를 들어, 레이아웃들(600, 700, 800, 900, 1000))뿐만이 아니라 논의된 고장 모드들은 단지 예시적인 것이다. 일부 실시예들에서, 예를 들어, 특정 처리 문제/고장 모드에 관한 정보가 알려지고/알려지거나 결정되면, 맞춤형으로 설계된 재설계된 필러 셀 레이아웃이 제공될 수 있다. 또한, 갭에 배치된 재설계된 필러 셀(예컨대, 재설계된 필러 셀(524))에 인접한 표준 셀들(예컨대, STD CELL)에 존재하는 기존 및/또는 잠재적 고장 모드에 선택된 재설계된 필러 셀 레이아웃이 대응하도록 (블록 404에서) 특정 고장 모드와 관련된 레이아웃을 갖는 재설계된 필러 셀의 배치가 행해질 수 있다.
방법(400)은 반도체 기판 상의 층이, 재설계된 필러 셀에 기초하여, 특정 고장 모드와 관련된 레이아웃 설계에 따라 패터닝되는 블록(406)으로 진행한다. 상술한 바와 같이, 재설계된 필러 셀 레이아웃(예를 들어, 재설계된 필러 셀(524))을 포함하는 하나 이상의 마스크들이 제작될 수 있다. 그 후, 반도체 파운드리와 같은 IC 제조자(150)는 (예를 들어, 마스크 하우스(130)에 의해 제작된) 마스크를 사용하여, 재설계된 필러 셀 패턴을 비롯한 하나 이상의 마스크 패턴들을, (예를 들어, 포토리소그래피 및 에칭 공정을 사용하여), 반도체 웨이퍼(예를 들어, 생산 웨이퍼(152)) 상에 전사시킬 수 있다. 일반적으로, 재설계된 필러 셀 레이아웃 패턴은 제조 공정들 동안에 생산 웨이퍼(152)의 복수의 층들(예를 들어, 금속, 절연체 등) 중 임의의 층 상으로 전사될 수 있다.
방법(400)은 패터닝된 층(블록 406)이 e빔 검사 공정을 사용하여 검사되는 블록(408)으로 진행한다. 특히, 재설계된 필러 셀 레이아웃으로 반도체 웨이퍼의 특정 층을 패터닝한 후에, 웨이퍼는 (예를 들어, e빔 검사 설비를 포함하는 웨이퍼 검사(154) 설비에 의해) 검사될 수 있다. 예를 들어, 웨이퍼 검사(154)가 생산 웨이퍼(152) 상에 존재하는 결함을 발견하면, 그 결함은 (예를 들어, 결함 제거 툴에 의해) 제거될 수 있고, 생산 웨이퍼(152)는 재처리되거나, 또는 다른 적절한 처리가 수행될 수 있다. 본 발명개시의 실시예들에 따르면, 재설계된 필러 셀의 사용은, 적어도 부분적으로 재설계된 필러 셀들에서 제공된 반복된 어레이들로 인해, 개선된 e빔 검사 감도, 증가된 쓰루풋, 및 더 짧은 분석 사이클 시간을 제공한다. 따라서, 본 발명개시의 실시예들은 향상된 e빔 검사 방법론을 제공한다.
도 4b를 참조하면, 방법(450)은 도 4a의 방법(400)과 실질적으로 유사하다. 따라서, 논의의 명료성을 위해, 여기서는 방법들(400, 450) 간의 차이점에 초점을 둔다. 특히, 방법(450)에서, 하나 이상의 표준 필러 셀들은 기능성 셀들(예를 들어, 표준 셀들) 사이의 갭(들)을 채우기 위해 이미 사용되었을 수 있으며, 방법(450)은 그러한 표준 필러 셀들을 제거하고 이들을 하나 이상의 재설계된 필러 셀들로 대체하는 것을 제공한다. 따라서, 예로서, 방법(450)은 기능성 셀들 사이의 갭에 배치된 표준 필러 셀이 (예를 들어, IC 설계 시스템(180)에 의해) 식별되는 블록(452)에서 시작한다. 방법(450)은 식별된 표준 필러 셀이 제거되고 (예를 들어, IC 설계 시스템(180)에 의해) 재설계된 필러 셀로 대체되는 블록(454)으로 진행한다. 재설계된 필러 셀은 전술한 바와 같이, 특정 고장 모드와 관련된 레이아웃 설계를 포함한다. 그 후, 방법(450)은 반도체 기판 상의 층이, 전술한 바와 같이, 재설계된 필러 셀에 기초하여, 특정 고장 모드와 관련된 레이아웃 설계에 따라 패터닝되는 블록(456)으로 진행할 수 있다. 그 후, 방법(450)은 전술한 바와 같이, 패터닝된 층(블록 456)이 e빔 검사 공정을 사용하여 검사되는 블록(458)으로 진행한다.
또한, 방법들(300, 400, 450)을 포함하여, 본 명세서에서 개시된 다양한 실시예들은 도 2와 관련하여 기술된 IC 설계 시스템(180)과 같은, 임의의 적절한 컴퓨팅 시스템 상에서 구현될 수 있다. 일부 실시예들에서, 방법들(300, 400, 450)은 단일 컴퓨터, 로컬 영역 네트워크, 클라이언트 서버 네트워크, 광역 네트워크, 인터넷, 핸드헬드 및 기타 휴대용 및 무선 디바이스들 및 네트워크들 상에서 실행될 수 있다. 이러한 시스템 아키텍처는 전적으로 하드웨어 실시형태, 전적으로 소프트웨어 실시형태 또는 하드웨어와 소프트웨어 모두를 포함하는 실시형태의 형태를 취할 수 있다. 예를 들어, 하드웨어는 일반적으로 클라이언트 머신(개인용 컴퓨터 또는 서버라고도 알려짐)과 같은 적어도 프로세서 가능 플랫폼, 및 (예를 들어, 스마트 폰, 개인 휴대 정보 단말기(PDA) 또는 개인 컴퓨팅 디바이스(PCD)와 같은) 핸드헬드 처리 디바이스를 포함한다. 또한, 하드웨어는 메모리 또는 다른 데이터 저장 디바이스와 같은, 머신 판독가능 명령어들을 저장할 수 있는 임의의 물리적 디바이스를 포함할 수 있다. 다른 형태의 하드웨어로는 예를 들어, 모뎀, 모뎀 카드, 포트, 및 포트 카드와 같은 전송 디바이스들을 포함한 하드웨어 서브시스템이 포함된다. 다양한 예시들에서, 소프트웨어는 일반적으로 RAM 또는 ROM과 같은 임의의 메모리 매체에 저장된 임의의 머신 코드, 및 (예컨대, 플로피 디스크, 플래시 메모리, 또는 CD-ROM과 같은) 다른 디바이스들 상에 저장된 머신 코드를 포함한다. 일부 실시예들에서, 소프트웨어는, 예를 들어, 소스 또는 오브젝트 코드를 포함할 수 있다. 또한, 소프트웨어는 클라이언트 머신 또는 서버에서 실행될 수 있는 임의의 명령어 세트를 포함할 수 있다.
또한, 본 발명개시의 실시예들은 컴퓨터 또는 임의의 명령 실행 시스템에 의한 사용을 위하거나 또는 이와 결합된 사용을 위한 프로그램 코드를 제공하는 유형적 컴퓨터 사용 가능한 매체 또는 컴퓨터 판독 가능한 매체로부터 액세스가능한 컴퓨터 프로그램 제품의 형태를 취할 수 있다. 이러한 설명을 목적으로, 유형적 컴퓨터 사용 가능한 매체 또는 컴퓨터 판독 가능한 매체는 명령어 실행 시스템, 장치, 또는 디바이스에 의해 또는 이와 접속하여 사용하기 위한 프로그램을 포함하거나 저장하거나 전달하거나 전파하거나 또는 전송할 수 있는 임의의 장치일 수 있다. 이러한 매체는 전자적, 자기적, 광학적, 전자기적, 적외선, 또는 반도체 시스템(또는 장치 또는 디바이스) 또는 전파 매체일 수 있다.
일부 실시예들에서, 데이터 구조로서 알려진 정의된 데이터 편제가 본 발명개시의 하나 이상의 실시예들을 가능하도록 제공될 수 있다. 예를 들어, 데이터 구조는 데이터의 편제 또는 실행가능 코드의 편제를 제공할 수 있다. 일부 예시들에서, 데이터 신호는 하나 이상의 전송 매체에 걸쳐 운반되고 다양한 데이터 구조를 저장 및 전송할 수 있으며, 따라서 본 발명개시의 실시예를 전송하는데 사용될 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 반도체 디바이스 제조 방법에 있어서,
복수의 기능성 셀(functional cell)들 사이의 적어도 하나의 갭을 식별하는 단계;
미리 설계된 필러 셀(filler cell)을 상기 적어도 하나의 갭 내에 삽입하는 단계 - 상기 미리 설계된 필러 셀은 특정 고장 모드(failure mode)와 관련된 패턴을 갖는 레이아웃 설계를 포함함 -;
반도체 기판 상의 층에 상기 레이아웃 설계의 패턴이 전사되도록 상기 반도체 기판 상의 상기 층을 패터닝하는 단계; 및
전자 빔(e빔) 검사 공정을 사용하여 상기 패터닝된 층을 검사하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 2. 실시예 1에 있어서,
적어도 하나의 표준 필러 셀 및 상기 미리 설계된 필러 셀을 상기 적어도 하나의 갭 내에 삽입하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 3. 실시예 1에 있어서,
상기 복수의 기능성 셀들 중 적어도 하나의 기능성 셀에서 기존 고장 모드와 잠재적 고장 모드 중 적어도 하나를 식별하는 단계; 및
상기 미리 설계된 필러 셀을 삽입하는 단계
를 더 포함하며,
상기 미리 설계된 필러 셀의 레이아웃 설계의 패턴은 상기 기존 고장 모드와 상기 잠재적 고장 모드 중 적어도 하나와 관련된 것인 반도체 디바이스 제조 방법.
실시예 4. 실시예 3에 있어서, 상기 적어도 하나의 기능성 셀은 상기 적어도 하나의 갭 내에 배치된 상기 미리 설계된 필러 셀에 인접해 있는 것인 반도체 디바이스 제조 방법.
실시예5. 실시예 3에 있어서,
상기 기존 고장 모드와 상기 잠재적 고장 모드 중 식별된 적어도 하나의 모드에 기초하여, 상기 미리 설계된 필러 셀을 삽입하기 전에 상기 미리 설계된 필러 셀을 선택하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 6. 실시예 1에 있어서,
물리적 설계 플로우의 일부로서, 플로어플래닝(floorplanning) 단계 후 및 배치 단계의 일부로서 상기 미리 설계된 필러 셀을 삽입하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 7. 실시예 1에 있어서,
상기 미리 설계된 필러 셀을 삽입하기 전에, 상기 적어도 하나의 갭 내에서 표준 필러 셀을 식별하는 단계;
상기 적어도 하나의 갭으로부터 상기 표준 필러 셀을 제거하는 단계; 및
상기 미리 설계된 필러 셀을 삽입하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 8. 실시예 1에 있어서, 상기 미리 설계된 필러 셀의 상기 레이아웃 설계의 패턴은 반복된 패턴 어레이를 포함하는 것인 반도체 디바이스 제조 방법.
실시예 9. 실시예 2에 있어서,
상기 e빔 검사 공정을 사용하여 상기 적어도 하나의 표준 필러 셀과 상기 미리 설계된 필러 셀 둘 다를 검사하는 단계
를 더 포함하며,
상기 미리 설계된 필러 셀의 검사를 위한 제1 분석 사이클 시간은 상기 표준 필러 셀의 검사를 위한 제2 분석 사이클 시간보다 작은 것인 반도체 디바이스 제조 방법.
실시예 10. 실시예 1에 있어서,
상기 층을 패터닝하는 단계
를 더 포함하고, 상기 층을 패터닝하는 단계는,
상기 미리 설계된 필러 셀의 상기 레이아웃 설계의 패턴을 포함하는 마스크를 제조하는 단계;
포토리소그래피 공정을 통해, 상기 마스크로부터의 상기 레이아웃 설계의 패턴을 상기 반도체 기판 상의 상기 층으로 전사하는 단계
를 포함한 것인 반도체 디바이스 제조 방법.
실시예 11. 반도체 디바이스 제조 방법에 있어서,
복수의 기능성 셀들 사이의 갭 내에 배치된 표준 필러 셀을 식별하는 단계;
상기 표준 필러 셀을 제거하고 상기 복수의 기능성 셀들 사이의 갭 내에 재설계된 필러 셀을 삽입하는 단계 - 상기 재설계된 필러 셀은 특정 고장 모드와 관련된 레이아웃 패턴을 포함함 -;
상기 레이아웃 패턴이 기판 층으로 전사되도록 상기 기판 층을 패터닝하는 단계; 및
상기 패터닝된 층을 검사하는 단계
를 포함하는 반도체 디바이스 제조 방법.
실시예 12. 실시예 11에 있어서, 상기 표준 필러 셀은 불규칙한 패턴을 포함하고, 상기 재설계된 필러 셀은 반복된 어레이를 포함하는 것인 반도체 디바이스 제조 방법.
실시예 13. 실시예 11에 있어서,
상기 복수의 기능성 셀들 중 적어도 하나의 기능성 셀에서 기존 고장 모드와 잠재적 고장 모드 중 적어도 하나를 식별하는 단계;
상기 기존 고장 모드와 상기 잠재적 고장 모드 중 적어도 하나와 관련된 상기 레이아웃 패턴을 갖는 상기 재설계된 필러 셀을 선택하는 단계; 및
상기 표준 필러 셀을 제거한 후, 상기 선택된 재설계된 필러 셀을 삽입하는 단계
를 더 포함하는 반도체 디바이스 제조 방법.
실시예 14. 실시예 13에 있어서, 상기 적어도 하나의 기능성 셀은 상기 선택된 재설계된 필러 셀에 인접해 있는 것인 반도체 디바이스 제조 방법.
실시예 15. 실시예 11에 있어서, 상기 표준 필러 셀을 제거하는 단계 및 상기 재설계된 필러 셀을 삽입하는 단계는 물리적 설계 플로우의 플로어플래닝 단계와 배치 단계 중 적어도 하나의 일부로서 수행되는 것인 반도체 디바이스 제조 방법.
실시예 16. 실시예 11에 있어서,
상기 기판 층을 패터닝하는 단계
를 더 포함하고, 상기 기판 층을 패터닝하는 단계는,
상기 재설계된 필러 셀의 상기 레이아웃 패턴을 포함하는 마스크를 제조하는 단계;
포토리소그래피 공정을 통해, 상기 마스크로부터의 상기 레이아웃 패턴을 상기 기판 층으로 전사하는 단계
를 포함한 것인 반도체 디바이스 제조 방법.
실시예 17. 실시예 11에 있어서, 상기 패터닝된 층을 검사하는 단계는 전자 빔(e빔) 검사 공정을 사용하여 상기 패터닝된 층을 검사하는 단계를 포함한 것인 반도체 디바이스 제조 방법.
실시예 18. 집적 회로에 있어서,
복수의 기능성 셀들 중 적어도 하나의 기능성 셀에 인접하여 배치된 적어도 하나의 갭을 포함한 복수의 기능성 셀들; 및
상기 적어도 하나의 갭 내에 배치된 미리 설계된 필러 셀
을 포함하고,
상기 미리 설계된 필러 셀은 특정 고장 모드와 관련된 레이아웃 설계를 포함하고, 상기 특정 고장 모드는 상기 적어도 하나의 기능성 셀의 잠재적 고장 모드를 포함하며, 상기 레이아웃 설계는 반복된 패턴 어레이를 포함한 것인 집적 회로.
실시예 19. 실시예 18에 있어서,
상기 복수의 기능성 셀들 사이에 배치된 복수의 갭들; 및
복수의 미리 설계된 필러 셀들
을 더 포함하고,
상기 복수의 미리 설계된 필러 셀들 중 적어도 하나의 미리 설계된 필러 셀은 상기 복수의 갭들 각각 내에 배치되고 특정 기능성 셀에 인접해 있으며, 상기 적어도 하나의 미리 설계된 필러 셀은 상기 인접해 있는 특정 기능성 셀의 잠재적 고장 모드와 관련된 레이아웃 설계를 포함한 것인 집적 회로.
실시예 20. 실시예 18에 있어서, 상기 복수의 기능성 셀들은 정적 랜덤 액세스 메모리(static random access memory; SRAM)의 적어도 일부분을 정의하는 것인 집적 회로.

Claims (10)

  1. 반도체 디바이스 제조 방법에 있어서,
    복수의 기능성 셀(functional cell)들 사이의 적어도 하나의 갭을 식별하는 단계;
    미리 설계된 필러 셀(filler cell)을 상기 적어도 하나의 갭 내에 삽입하는 단계 - 상기 미리 설계된 필러 셀은 특정 고장 모드(failure mode)와 관련된 패턴을 갖는 레이아웃 설계를 포함함 -;
    반도체 기판 상의 층에 상기 레이아웃 설계의 패턴이 전사되도록 상기 반도체 기판 상의 상기 층을 패터닝하는 단계; 및
    전자 빔(e빔) 검사 공정을 사용하여 상기 패터닝된 층을 검사하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  2. 제1항에 있어서,
    적어도 하나의 표준 필러 셀 및 상기 미리 설계된 필러 셀을 상기 적어도 하나의 갭 내에 삽입하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 복수의 기능성 셀들 중 적어도 하나의 기능성 셀에서 기존 고장 모드와 잠재적 고장 모드 중 적어도 하나를 식별하는 단계; 및
    상기 미리 설계된 필러 셀을 삽입하는 단계
    를 더 포함하며,
    상기 미리 설계된 필러 셀의 상기 레이아웃 설계의 패턴은 상기 기존 고장 모드와 상기 잠재적 고장 모드 중 적어도 하나와 관련된 것인 반도체 디바이스 제조 방법.
  4. 제1항에 있어서,
    물리적 설계 플로우의 일부로서, 플로어플래닝(floorplanning) 단계 후 및 배치 단계의 일부로서 상기 미리 설계된 필러 셀을 삽입하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 미리 설계된 필러 셀을 삽입하기 전에, 상기 적어도 하나의 갭 내에서 표준 필러 셀을 식별하는 단계;
    상기 적어도 하나의 갭으로부터 상기 표준 필러 셀을 제거하는 단계; 및
    상기 미리 설계된 필러 셀을 삽입하는 단계
    를 더 포함하는 반도체 디바이스 제조 방법.
  6. 제1항에 있어서, 상기 미리 설계된 필러 셀의 상기 레이아웃 설계의 패턴은 반복된 패턴 어레이를 포함하는 것인 반도체 디바이스 제조 방법.
  7. 제2항에 있어서,
    상기 e빔 검사 공정을 사용하여 상기 적어도 하나의 표준 필러 셀과 상기 미리 설계된 필러 셀 둘 다를 검사하는 단계
    를 더 포함하며,
    상기 미리 설계된 필러 셀의 검사를 위한 제1 분석 사이클 시간은 상기 표준 필러 셀의 검사를 위한 제2 분석 사이클 시간보다 작은 것인 반도체 디바이스 제조 방법.
  8. 제1항에 있어서,
    상기 층을 패터닝하는 단계
    를 더 포함하고,
    상기 층을 패터닝하는 단계는,
    상기 미리 설계된 필러 셀의 상기 레이아웃 설계의 패턴을 포함하는 마스크를 제조하는 단계;
    포토리소그래피 공정을 통해, 상기 마스크로부터의 상기 레이아웃 설계의 패턴을 상기 반도체 기판 상의 상기 층으로 전사하는 단계
    를 포함한 것인 반도체 디바이스 제조 방법.
  9. 반도체 디바이스 제조 방법에 있어서,
    복수의 기능성 셀들 사이의 갭 내에 배치된 표준 필러 셀을 식별하는 단계;
    상기 표준 필러 셀을 제거하고 상기 복수의 기능성 셀들 사이의 갭 내에 재설계된 필러 셀을 삽입하는 단계 - 상기 재설계된 필러 셀은 특정 고장 모드와 관련된 레이아웃 패턴을 포함함 -;
    상기 레이아웃 패턴이 기판 층으로 전사되도록 상기 기판 층을 패터닝하는 단계; 및
    상기 패터닝된 층을 검사하는 단계
    를 포함하는 반도체 디바이스 제조 방법.
  10. 집적 회로에 있어서,
    복수의 기능성 셀들 중 적어도 하나의 기능성 셀에 인접하여 배치된 적어도 하나의 갭을 포함한 복수의 기능성 셀들; 및
    상기 적어도 하나의 갭 내에 배치된 미리 설계된 필러 셀
    을 포함하고,
    상기 미리 설계된 필러 셀은 특정 고장 모드와 관련된 레이아웃 설계를 포함하고, 상기 특정 고장 모드는 상기 적어도 하나의 기능성 셀의 잠재적 고장 모드를 포함하며, 상기 레이아웃 설계는 반복된 패턴 어레이를 포함한 것인 집적 회로.
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