KR20180003063A - 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 1229
- 238000004891 communication Methods 0.000 title description 21
- 239000000758 substrate Substances 0.000 claims description 100
- 238000000034 method Methods 0.000 claims description 37
- 238000000605 extraction Methods 0.000 abstract description 18
- 239000010410 layer Substances 0.000 description 1740
- 150000001875 compounds Chemical class 0.000 description 110
- 239000000463 material Substances 0.000 description 106
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 90
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 88
- 239000002019 doping agent Substances 0.000 description 60
- 239000011787 zinc oxide Substances 0.000 description 44
- 229910052738 indium Inorganic materials 0.000 description 38
- 150000004767 nitrides Chemical class 0.000 description 37
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 35
- 229910004298 SiO 2 Inorganic materials 0.000 description 35
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 34
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 30
- 229910052710 silicon Inorganic materials 0.000 description 30
- 229910052719 titanium Inorganic materials 0.000 description 26
- 229910052791 calcium Inorganic materials 0.000 description 25
- 229910052732 germanium Inorganic materials 0.000 description 25
- 239000011810 insulating material Substances 0.000 description 25
- 229910052749 magnesium Inorganic materials 0.000 description 25
- 229910052725 zinc Inorganic materials 0.000 description 25
- 239000011701 zinc Substances 0.000 description 25
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 22
- JAONJTDQXUSBGG-UHFFFAOYSA-N dialuminum;dizinc;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Al+3].[Al+3].[Zn+2].[Zn+2] JAONJTDQXUSBGG-UHFFFAOYSA-N 0.000 description 22
- 229910052733 gallium Inorganic materials 0.000 description 22
- 229910052709 silver Inorganic materials 0.000 description 22
- 229910002704 AlGaN Inorganic materials 0.000 description 21
- 229910052782 aluminium Inorganic materials 0.000 description 21
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 21
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 20
- 229910005540 GaP Inorganic materials 0.000 description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 20
- 229910010413 TiO 2 Inorganic materials 0.000 description 20
- 229910044991 metal oxide Inorganic materials 0.000 description 20
- 150000004706 metal oxides Chemical class 0.000 description 20
- 239000010703 silicon Substances 0.000 description 20
- 229910052737 gold Inorganic materials 0.000 description 19
- 229910052751 metal Inorganic materials 0.000 description 19
- 239000002184 metal Substances 0.000 description 19
- 239000012535 impurity Substances 0.000 description 18
- 238000004519 manufacturing process Methods 0.000 description 17
- 238000013461 design Methods 0.000 description 16
- 229910052804 chromium Inorganic materials 0.000 description 15
- 229910052759 nickel Inorganic materials 0.000 description 15
- 239000011368 organic material Substances 0.000 description 15
- 229910052697 platinum Inorganic materials 0.000 description 15
- 229910052721 tungsten Inorganic materials 0.000 description 15
- 229910019897 RuOx Inorganic materials 0.000 description 11
- RNQKDQAVIXDKAG-UHFFFAOYSA-N aluminum gallium Chemical compound [Al].[Ga] RNQKDQAVIXDKAG-UHFFFAOYSA-N 0.000 description 11
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 11
- HRHKULZDDYWVBE-UHFFFAOYSA-N indium;oxozinc;tin Chemical compound [In].[Sn].[Zn]=O HRHKULZDDYWVBE-UHFFFAOYSA-N 0.000 description 11
- VRIVJOXICYMTAG-IYEMJOQQSA-L iron(ii) gluconate Chemical compound [Fe+2].OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O.OC[C@@H](O)[C@@H](O)[C@H](O)[C@@H](O)C([O-])=O VRIVJOXICYMTAG-IYEMJOQQSA-L 0.000 description 11
- 230000008569 process Effects 0.000 description 11
- 239000002096 quantum dot Substances 0.000 description 11
- 229910052703 rhodium Inorganic materials 0.000 description 11
- 229910002601 GaN Inorganic materials 0.000 description 10
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 10
- 229910021417 amorphous silicon Inorganic materials 0.000 description 10
- 229910052785 arsenic Inorganic materials 0.000 description 10
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 10
- 229910052788 barium Inorganic materials 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 10
- 230000015572 biosynthetic process Effects 0.000 description 10
- 239000013078 crystal Substances 0.000 description 10
- 230000007547 defect Effects 0.000 description 10
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 10
- 229910001195 gallium oxide Inorganic materials 0.000 description 10
- 239000000203 mixture Substances 0.000 description 10
- 229910003465 moissanite Inorganic materials 0.000 description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 10
- 230000000704 physical effect Effects 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- 229910052594 sapphire Inorganic materials 0.000 description 10
- 239000010980 sapphire Substances 0.000 description 10
- 229910052711 selenium Inorganic materials 0.000 description 10
- 229910010271 silicon carbide Inorganic materials 0.000 description 10
- 229910052712 strontium Inorganic materials 0.000 description 10
- 229910052718 tin Inorganic materials 0.000 description 10
- 238000005530 etching Methods 0.000 description 9
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 8
- 238000012986 modification Methods 0.000 description 8
- 230000004048 modification Effects 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 8
- 239000011574 phosphorus Substances 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 7
- 238000010586 diagram Methods 0.000 description 5
- 239000007943 implant Substances 0.000 description 5
- 230000008859 change Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 230000000149 penetrating effect Effects 0.000 description 4
- YZZNJYQZJKSEER-UHFFFAOYSA-N gallium tin Chemical compound [Ga].[Sn] YZZNJYQZJKSEER-UHFFFAOYSA-N 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910001887 tin oxide Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000011160 research Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L33/00—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
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- G08—SIGNALLING
- G08C—TRANSMISSION SYSTEMS FOR MEASURED VALUES, CONTROL OR SIMILAR SIGNALS
- G08C23/00—Non-electrical signal transmission systems, e.g. optical systems
- G08C23/04—Non-electrical signal transmission systems, e.g. optical systems using light waves, e.g. infrared
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
- H01L29/7849—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being provided under the channel
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- H01L33/38—Semiconductor devices with at least one potential-jump barrier or surface barrier specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the electrodes with a particular shape
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Abstract
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 제1 도전형 반도체층 위에 배치된 활성층, 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 제2 도전형 반도체층 위에 배치되며, 드레인 전극과 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 발광구조물 위에 배치되며, 제1 도전형 반도체층에 전기적으로 연결된 제1 본딩패드; 트랜지스터 위에 배치되며, 소스 전극에 전기적으로 연결된 제2 본딩패드; 트랜지스터 위에 배치되며, 게이트 전극에 전기적으로 연결된 제3 본딩패드; 를 포함할 수 있다.
Description
실시 예는 반도체 소자에 관한 것이다. 또한, 실시 예는 반도체 소자를 포함하는 표시패널, 표시장치, 통신장치에 관한 것이다.
발광 소자(Light Emitting Diode: LED)는 전류가 인가되면 광을 방출하는 반도체 소자 중 하나이다. 발광 소자는 저 전압으로 고효율의 광을 방출할 수 있어 에너지 절감 효과가 뛰어나다. 발광 소자의 휘도 문제가 개선되면서, 발광 소자가 액정 표시 장치의 광원, 전광판, 표시기, 가전 제품 등과 같은 각종 기기에 다양하게 적용되고 있다. 이러한 반도체 소자는 발광 소자, 레이저 다이오드, 양자 점 소자 등을 포함할 수 있다.
한편, 발광 소자에 트랜지스터를 연결시켜 발광 소자를 효율적으로 구동할 수 있는 방안에 대한 연구가 진행되고 있다. 보통 발광 소자와 트랜지스터를 구성하는 물질에 차이가 있으므로, 발광 소자와 트랜지스터를 구성하는 물질 및 제조 방법에 대한 연구가 진행되고 있다. 또한, 발광 소자와 트랜지스터의 특성을 향상시키고 제조 수율을 향상시킬 수 있는 방안에 대한 연구가 진행되고 있다.
실시 예는 광 추출 효율을 향상시키고 효율적으로 구동할 수 있는 반도체 소자, 이를 포함하는 표시패널 및 표시장치를 제공할 수 있다.
실시 예는 광 추출 효율을 향상시키고 효율적으로 제어하며 빛을 이용하여 데이터를 전송할 수 있는 통신장치를 제공할 수 있다.
실시 예에 따른 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 소스 전극에 전기적으로 연결된 제2 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 게이트 전극에 전기적으로 연결된 제3 본딩패드; 를 포함할 수 있다.
실시 예에 따른 표시패널은, 기판; 상기 기판 위에 배치된 반도체 소자를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 소스 전극에 전기적으로 연결된 제2 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 게이트 전극에 전기적으로 연결된 제3 본딩패드; 를 포함할 수 있다.
실시 예에 따른 표시장치는, 기판; 상기 기판 위에 배치된 반도체 소자; 상기 반도체 소자의 발광을 제어하는 제어부를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 소스 전극에 전기적으로 연결된 제2 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 게이트 전극에 전기적으로 연결된 제3 본딩패드; 를 포함할 수 있다.
실시 예에 따른 통신장치는, 기판; 상기 기판 위에 배치된 반도체 소자; 상기 반도체 소자의 발광을 제어하고 변조하여 데이터를 전송하는 제어부를 포함하고, 상기 반도체 소자는, 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물; 상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터; 상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극; 상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 소스 전극에 전기적으로 연결된 제2 본딩패드; 상기 트랜지스터 위에 배치되며, 상기 게이트 전극에 전기적으로 연결된 제3 본딩패드; 를 포함할 수 있다.
실시 예에 따른 반도체 소자, 이를 포함하는 표시패널 및 표시장치에 의하면, 광 추출 효율이 향상되고 효율적으로 구동될 수 있는 장점이 있다.
실시 예에 따른 통신장치에 의하면, 광 추출 효율이 향상되고 효율적으로 제어되어 빛을 이용하여 데이터를 전송할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
도 2 내지 도 7은 도 1에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 9는 도 8에 도시된 반도체 소자의 등가 회로도이다.
도 10 내지 도 15는 도 8에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 17 내지 도 24는 도 16에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 25는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 26 내지 도 33은 도 25에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 34는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 35는 도 34에 도시된 반도체 소자에 적용된 게이트 전극의 예를 개념적으로 나타낸 도면이다.
도 36은 도 34에 도시된 반도체 소자에 적용된 소스 전극과 드레인 전극의 예를 개념적으로 나타낸 도면이다.
도 37은 일반적인 트랜지스터의 전류이득을 설명하는 도면이다.
도 38은 도 34에 도시된 반도체 소자에 있어, 게이트 전극의 분기 전극 수에 따른 소스 전극과 드레인 전극 간의 전압-전류 변화를 나타낸 그래프이다.
도 39 내지 도 44는 도 34에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 45는 본 발명의 실시 예에 따른 표시패널을 나타낸 도면이다.
도 46은 도 45에 도시된 반도체 소자의 등가 회로도이다.
도 47은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
도 2 내지 도 7은 도 1에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이다.
도 9는 도 8에 도시된 반도체 소자의 등가 회로도이다.
도 10 내지 도 15는 도 8에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 17 내지 도 24는 도 16에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 25는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 26 내지 도 33은 도 25에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 34는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다.
도 35는 도 34에 도시된 반도체 소자에 적용된 게이트 전극의 예를 개념적으로 나타낸 도면이다.
도 36은 도 34에 도시된 반도체 소자에 적용된 소스 전극과 드레인 전극의 예를 개념적으로 나타낸 도면이다.
도 37은 일반적인 트랜지스터의 전류이득을 설명하는 도면이다.
도 38은 도 34에 도시된 반도체 소자에 있어, 게이트 전극의 분기 전극 수에 따른 소스 전극과 드레인 전극 간의 전압-전류 변화를 나타낸 그래프이다.
도 39 내지 도 44는 도 34에 도시된 반도체 소자의 제조방법을 설명하는 도면이다.
도 45는 본 발명의 실시 예에 따른 표시패널을 나타낸 도면이다.
도 46은 도 45에 도시된 반도체 소자의 등가 회로도이다.
도 47은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 따른 반도체 소자, 표시패널, 표시장치, 통신장치에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자를 나타낸 도면이다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 발광구조물(10)과 트랜지스터(30)를 포함할 수 있다. 예로서, 상기 트랜지스터(30)는 상기 발광구조물(10) 위에 배치될 수 있다. 상기 트랜지스터(30)는 상기 발광구조물(10)에 전기적으로 연결될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 트랜지스터(30)의 구동을 제어하여 상기 발광구조물(10)의 발광을 조절할 수 있다. 상기 트랜지스터(30)는 예로서 탑 게이트 트랜지스터 구조로 제공될 수 있다.
상기 발광구조물(10)은 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13)을 포함할 수 있다. 상기 활성층(12)은 상기 제1 도전형 반도체층(11)과 상기 제2 도전형 반도체층(13) 사이에 배치될 수 있다. 예로서, 상기 활성층(12)은 상기 제1 도전형 반도체층(11) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(13)은 상기 활성층(12) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(11)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(11)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(11)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(13)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(10)은 상기 활성층(12)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(12)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(11)과 상기 제2 도전형 반도체층(13)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(10)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(10)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(10)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(12)은 상기 제1 도전형 반도체층(11)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(13)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(12)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(12)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(12)은 화합물 반도체로 구현될 수 있다. 상기 활성층(12)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(11)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(11)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(11)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(11)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(11)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(13)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
또한, 상기 제1 도전형 반도체층(11)과 상기 활성층(12) 사이에는 제1 도전형 InGaN/GaN 슈퍼래티스 구조 또는 InGaN/InGaN 슈퍼래티스 구조가 형성될 수도 있다. 또한, 상기 제2 도전형 반도체층(13)과 상기 활성층(12) 사이에는 제2 도전형의 AlGaN층이 형성될 수도 있다.
상기 트랜지스터(30)는 반도체층(31), 소스 전극(32), 게이트 전극(33), 드레인 전극(34)을 포함할 수 있다. 상기 트랜지스터(30)는 상기 발광구조물(10) 위에 배치될 수 있다. 상기 트랜지스터(30)는 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 트랜지스터(30)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(13)의 면적에 비해 작게 제공될 수 있다. 상기 트랜지스터(30)는 상기 활성층(12) 위에 배치될 수 있다. 상기 트랜지스터(30)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(12)의 면적에 비해 작게 제공될 수 있다.
상기 반도체층(31)은 예컨대 상기 발광구조물(10)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(31)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택된 물질을 포함할 수 있다. 상기 반도체층(31)을 구성하는 물질은 상기 발광구조물(10)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(10)이 형성된 뒤에 상기 반도체층(31)이 형성되어도 상기 발광구조물(10)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(10)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(31)의 제1 영역과 제2 영역은 상기 게이트 전극(33) 아래에 배치된 상기 반도체층(31)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)과 이격되어 배치될 수 있다. 상기 게이트 전극(33)의 하부 면이 상기 반도체층(31)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(33)과 상기 반도체층(31) 사이에 제2 절연층(43)이 제공될 수 있다. 예로서, 상기 게이트 전극(33)과 상기 반도체층(31)은 상기 제2 절연층(43)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(33)에 인가되는 전압의 크기에 따라 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(33)에 상기 트랜지스터(30)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 제1 전극(21)과 제2 전극(22)을 포함할 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22)은 상기 발광구조물(10)에 전기적으로 연결될 수 있다. 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11) 위에 배치될 수 있다. 상기 제1 전극(21)은 상기 활성층(12)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 제2 전극(22)은 상기 활성층(12) 위에 배치될 수 있다. 상기 발광구조물(10)은 상기 제1 전극(21)과 상기 제2 전극(22)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22) 사이에 인가되는 전원에 의하여 상기 발광구조물(10)의 상기 활성층(12)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(21)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(22)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 제1 절연층(41)을 포함할 수 있다. 상기 제1 절연층(41)은 상기 발광구조물(10) 위에 배치될 수 있다. 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 제1 절연층(41)은 상기 활성층(12) 위에 배치될 수 있다. 상기 제1 절연층(41)은 상기 트랜지스터(30) 아래에 배치될 수 있다. 상기 제1 절연층(41)은 상기 발광구조물(10)과 상기 트랜지스터(30) 사이에 배치될 수 있다. 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13)과 상기 트랜지스터(30) 사이에 배치될 수 있다. 상기 제1 절연층(41)의 폭은 상기 제2 도전형 반도체층(13)의 폭에 비해 작게 제공될 수 있다.
실시 예에 의하면, 상기 반도체층(31)이 상기 제1 절연층(41) 위에 배치될 수 있다. 상기 제2 전극(22)은 상기 드레인 전극(34)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)의 제1 영역이 상기 반도체층(31)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)의 제1 영역이 상기 반도체층(31) 위에 배치될 수 있다. 상기 드레인 전극(34)의 제2 영역이 상기 제2 전극(22)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)의 제2 영역이 상기 제2 전극(22) 위에 배치될 수 있다. 이에 따라, 상기 게이트 전극(33)에 인가되는 전원에 의하여 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로의 전류 흐름이 제어될 수 있으며, 상기 드레인 전극(34)을 통하여 상기 제2 전극(22)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 게이트 전극(33)의 제어에 의하여 상기 제1 전극(21)과 상기 제2 전극(22) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(10)에서의 발광 여부가 제어될 수 있게 된다.
상기 제1 절연층(41)은 상기 발광구조물(10)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(41)은 상기 활성층(12)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(41)은 상기 활성층(12)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(12)에서 생성된 빛이 상기 트랜지스터(30)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(41)은 절연물을 포함할 수 있다. 상기 제1 절연층(41)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(41)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(41)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(41)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(41)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(41)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(10)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(10)에서 생성된 빛이 상기 트랜지스터(30)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(41)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 제2 절연층(43)을 포함할 수 있다. 상기 제2 절연층(43)은 상기 발광구조물(10)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(43)은 상기 제2 전극(22) 위에 배치될 수 있다. 상기 제2 절연층(43)은 상기 반도체층(31) 위에 배치될 수 있다. 상기 게이트 전극(33)은 상기 제2 절연층(43) 위에 배치될 수 있다. 예로서, 상기 소스 전극(32)은 상기 제2 절연층(43) 위에 배치될 수 있으며, 상기 소스 전극(32)의 일단이 상기 제2 절연층(43)을 관통하여 상기 반도체층(31)에 전기적으로 연결될 수 있다. 또한, 상기 드레인 전극(34)은 상기 제2 절연층(43) 위에 배치될 수 있으며, 상기 드레인 전극(34)의 일단이 상기 제2 절연층(43)을 관통하여 상기 반도체층(31)에 전기적으로 연결될 수 있다.
예로서, 상기 제2 절연층(43)은 절연물을 포함할 수 있다. 상기 제2 절연층(43)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(43)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 1에 도시된 바와 같이, 기판(5)을 포함할 수 있다. 예로서 상기 기판(5)은 상기 발광구조물(10)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(5)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(5)에 제공된 요철 구조는 상기 발광구조물(10)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(12)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(5)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(30)의 제어를 통하여 상기 발광구조물(10)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(30)의 제어를 이용하여 상기 발광구조물(10)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(10)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(30)가 상기 발광구조물(10) 위에 배치되도록 함으로써, 상기 활성층(12)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(30)가 상기 활성층(12)의 측면에 배치된다면, 상기 트랜지스터(30)의 크기만큼 상기 활성층(12)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(30)가 상기 활성층(12) 위에 배치되도록 함으로써, 상기 활성층(12)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(10)에 생성되는 빛의 양은 상기 활성층(12)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(12)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 1에서는 하나의 발광구조물(10)과 하나의 트랜지스터(30)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 2 내지 도 7을 참조하여, 도 1에 도시된 반도체 소자의 제조방법 예를 순차적으로 설명하기로 한다. 도 2 내지 도 7은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 2 내지 도 7에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 A-A 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 2에 도시된 바와 같이, 기판(5) 위에 발광구조물(10)이 형성될 수 있다. 예로서, 상기 발광구조물(10)은 상기 기판(5) 위에 성장되어 형성될 수 있다. 상기 발광구조물(10)은 제1 도전형 반도체층(11), 활성층(12), 제2 도전형 반도체층(13)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(11)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(11)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(13)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(11)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(13)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(10)은 상기 활성층(12)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(12)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(11)과 상기 제2 도전형 반도체층(13)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(10)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(10)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(10)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(12)은 상기 제1 도전형 반도체층(11)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(13)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(12)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(12)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(12)은 화합물 반도체로 구현될 수 있다. 상기 활성층(12)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)이 다중 우물 구조로 구현된 경우, 상기 활성층(12)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(12)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(12)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(11)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(11)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(11)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(11)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(11)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(11)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(13)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(12)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(12)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(13)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(13)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(5)은 상기 발광구조물(10)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(5)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(5)에 제공된 요철 구조는 상기 발광구조물(10)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(12)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(5)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(10) 위에 제1 절연층(41)이 형성될 수 있다. 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 예로서, 상기 제1 절연층(41)은 상기 제2 도전형 반도체층(13) 상부 일측에 배치될 수 있다. 상기 제1 절연층(41)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(41)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(41)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(41)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(41)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(41)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(41)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(41)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(10)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(41)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
다음으로, 도 3에 도시된 바와 같이, 상기 발광구조물(10) 위에 제2 전극(22)이 형성될 수 있다. 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13) 위에 제공될 수 있다. 상기 제2 전극(22)의 일부 영역은 상기 제1 절연층(41) 위에 제공될 수 있다.
예로서, 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(22)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(22)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 발광구조물(10)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(11)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(13)의 일부 영역과 상기 활성층(12)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(11)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(11)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(11)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 5에 도시된 바와 같이, 상기 제1 절연층(41) 위에 반도체층(31)이 형성될 수 있다. 상기 반도체층(31)은 상기 제1 절연층(41)의 상부 면 일부 영역에 배치될 수 있다. 상기 반도체층(31)은 상기 제1 절연층(41) 위에서 상기 제2 전극(22)과 소정 거리 이격되어 배치될 수 있다.
상기 반도체층(31)은 예컨대 상기 발광구조물(10)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(31)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(31)을 구성하는 물질은 상기 발광구조물(10)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(10)이 형성된 뒤에 상기 반도체층(31)이 형성되어도 상기 발광구조물(10)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(10)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 6에 도시된 바와 같이, 상기 발광구조물(10)의 상부 면과 측면에 제2 절연층(43)이 형성될 수 있다. 상기 제2 절연층(43)은 제1 컨택홀(51), 제2 컨택홀(52), 제3 컨택홀(53), 제4 컨택홀(54)를 포함할 수 있다. 상기 제1 컨택홀(51)에 의하여 상기 반도체층(31)의 제1 영역이 노출될 수 있다. 상기 제2 컨택홀(52)에 의하여 상기 반도체층(31)의 제2 영역이 노출될 수 있다. 상기 제3 컨택홀(53)에 의하여 상기 제2 전극(22)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(54)에 의하여 상기 제1 도전형 반도체층(11)의 일부 영역이 노출될 수 있다. 상기 제2 절연층(43)은 상기 발광구조물(10)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(43)은 상기 제2 전극(22) 위에 배치될 수 있다. 상기 제2 절연층(43)은 상기 반도체층(31) 위에 배치될 수 있다.
예로서, 상기 제2 절연층(43)은 절연물을 포함할 수 있다. 상기 제2 절연층(43)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(43)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
그리고, 도 7에 도시된 바와 같이, 상기 제2 절연층(43) 위에 게이트 전극(33)이 형성될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31) 위에 형성될 수 있다. 그리고, 예를 들어 상기 게이트 전극(33)을 마스크로 하여 상기 반도체층(31)에 임플란트 공정을 통하여 불순물이 첨가될 수 있다. 이에 따라, 상기 반도체층(31)에서 소스 전극(32)이 전기적으로 연결될 제1 영역과 드레인 전극(34)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다.
이어서, 도 7에 도시된 바와 같이, 상기 제2 절연층(43) 위에 소스 전극(32), 드레인 전극(34), 제1 전극(21)이 형성될 수 있다. 상기 소스 전극(32)은 상기 제1 컨택홀(51)을 통하여 상기 반도체층(31)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)은 상기 제2 컨택홀(52)을 통하여 상기 반도체층(31)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제3 컨택홀(53)을 통하여 상기 제2 전극(22)에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)에 의하여 상기 반도체층(31)의 제2 영역과 상기 제2 전극(22)이 전기적으로 연결될 수 있다.
상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(32)은 상기 반도체층(31)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(34)은 상기 반도체층(31)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(31)의 제1 영역과 제2 영역은 상기 게이트 전극(33) 아래에 배치된 상기 반도체층(31)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(33)은 상기 반도체층(31)과 이격되어 배치될 수 있다. 상기 게이트 전극(33)의 하부 면이 상기 반도체층(31)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(33)과 상기 반도체층(31) 사이에 상기 제2 절연층(43)이 제공될 수 있다. 예로서, 상기 게이트 전극(33)과 상기 반도체층(31)은 상기 제2 절연층(43)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(33)에 인가되는 전압의 크기에 따라 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(33)에 상기 트랜지스터(30)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(32)으로부터 상기 드레인 전극(34)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 7에 도시된 바와 같이, 제1 전극(21)과 제2 전극(22)을 포함할 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22)은 상기 발광구조물(10)에 전기적으로 연결될 수 있다. 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11) 위에 배치될 수 있다. 상기 제1 전극(21)은 상기 활성층(12)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(22)은 상기 제2 도전형 반도체층(13) 위에 배치될 수 있다. 상기 제2 전극(22)은 상기 활성층(12) 위에 배치될 수 있다. 상기 발광구조물(10)은 상기 제1 전극(21)과 상기 제2 전극(22)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(21)과 상기 제2 전극(22) 사이에 인가되는 전원에 의하여 상기 발광구조물(10)의 상기 활성층(12)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(21)은 상기 제1 도전형 반도체층(11)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(21)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 소스 전극(32), 상기 게이트 전극(33), 상기 드레인 전극(34)은 상기 제1 전극(21)과 같은 물질로 형성될 수 있다. 또한, 상기 소스 전극(32), 상기 게이트 전극(33), 상기 드레인 전극(34)은 상기 제1 전극(21)과 서로 다른 물질로 형성될 수도 있다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 8은 본 발명의 실시 예에 따른 반도체 소자의 다른 예를 나타낸 도면이고, 도 9는 도 8에 도시된 반도체 소자의 등가 회로도이다. 도 8 및 도 9를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 7을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수도 있다.
실시 예에 따른 반도체 소자는, 도 8 및 도 9에 도시된 바와 같이, 발광구조물(110), 제1 트랜지스터(130), 제2 트랜지스터(160)를 포함할 수 있다. 예로서, 상기 제1 트랜지스터(130)는 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)는 상기 발광구조물(110) 위에 배치될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 구동을 제어하여 상기 발광구조물(110)의 발광을 조절할 수 있다. 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)는 예로서 탑 게이트 트랜지스터 구조로 제공될 수 있다. 또한, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)는 바텀 게이트 트랜지스터 구조로 제공될 수도 있다.
상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다. 상기 활성층(112)은 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113) 사이에 배치될 수 있다. 예로서, 상기 활성층(112)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(113)은 상기 활성층(112) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(111)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(110)은 상기 활성층(112)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(112)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(110)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(110)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(112)은 상기 제1 도전형 반도체층(111)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(113)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(112)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(112)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(112)은 화합물 반도체로 구현될 수 있다. 상기 활성층(112)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)이 다중 우물 구조로 구현된 경우, 상기 활성층(112)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(111)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(111)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(111)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(111)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(111)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(113)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 제1 트랜지스터(130)는 제1 반도체층(131), 제1 소스 전극(132), 제1 게이트 전극(133), 제1 드레인 전극(134)을 포함할 수 있다. 상기 제1 트랜지스터(130)는 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제1 트랜지스터(130)는 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제1 트랜지스터(130)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(113)의 면적에 비해 작게 제공될 수 있다. 상기 제1 트랜지스터(130)는 상기 활성층(112) 위에 배치될 수 있다. 상기 제1 트랜지스터(130)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(112)의 면적에 비해 작게 제공될 수 있다.
상기 제2 트랜지스터(160)는 제2 반도체층(161), 제2 소스 전극(162), 제2 게이트 전극(163), 제2 드레인 전극(164)을 포함할 수 있다. 상기 제2 트랜지스터(160)는 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)는 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(113)의 면적에 비해 작게 제공될 수 있다. 상기 제2 트랜지스터(160)는 상기 활성층(112) 위에 배치될 수 있다. 상기 제2 트랜지스터(160)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(112)의 면적에 비해 작게 제공될 수 있다.
상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 예컨대 상기 발광구조물(110)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 같은 물질로 형성될 수 있다. 또한, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 서로 다른 물질로 형성될 수도 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)을 구성하는 물질은 상기 발광구조물(110)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(110)이 형성된 뒤에 상기 제1 반도체층(131)과 상기 제2 반도체층(161)이 형성되어도 상기 발광구조물(110)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(110)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역 위에 배치될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역 위에 배치될 수 있다.
상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제1 반도체층(131)의 제1 영역과 제2 영역은 상기 제1 게이트 전극(133) 아래에 배치된 상기 제1 반도체층(131)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)과 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)의 하부 면이 상기 제1 반도체층(131)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131) 사이에 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역 위에 배치될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역 위에 배치될 수 있다.
상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제2 반도체층(161)의 제1 영역과 제2 영역은 상기 제2 게이트 전극(163) 아래에 배치된 상기 제2 반도체층(161)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)과 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)의 하부 면이 상기 제2 반도체층(161)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161) 사이에 상기 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자에 의하면, 도 8 및 도 9에 도시된 바와 같이, 상기 제1 트랜지스터(130)의 상기 제1 드레인 전극(134)과 상기 제2 트랜지스터(160)의 상기 제2 게이트 전극(163)이 전기적으로 연결될 수 있다. 예로서, 상기 제1 드레인 전극(134)과 상기 제2 게이트 전극(163)은 서로 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 제1 게이트 전극(133)에 상기 제1 트랜지스터(130)의 문턱전압을 넘는 전압이 인가되면 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로 전류가 흐를 수 있게 된다.
그리고, 상기 제1 게이트 전극(133)의 제어에 의하여 상기 제1 드레인 전극(134)에 전류가 흐르게 되면, 상기 제1 드레인 전극(134)에 전기적으로 연결된 상기 제2 게이트 전극(163)에 전원이 공급된다. 이때, 상기 제2 게이트 전극(163)에 상기 제2 트랜지스터(160)의 문턱전압을 넘는 전압이 인가되면 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 8 및 도 9에 도시된 바와 같이, 제1 전극(121)과 제2 전극(122)을 포함할 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122)은 상기 발광구조물(110)에 전기적으로 연결될 수 있다. 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 상기 제1 전극(121)은 상기 활성층(112)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 활성층(112) 위에 배치될 수 있다. 상기 발광구조물(110)은 상기 제1 전극(121)과 상기 제2 전극(122)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원에 의하여 상기 발광구조물(110)의 상기 활성층(112)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(121)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(122)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(122)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 8에 도시된 바와 같이, 제1 절연층(141)을 포함할 수 있다. 상기 제1 절연층(141)은 상기 발광구조물(110) 위에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제1 절연층(141)은 상기 활성층(112) 위에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제1 트랜지스터(130) 아래에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 트랜지스터(160) 아래에 배치될 수 있다. 상기 제1 절연층(141)은 상기 발광구조물(110)과 상기 제1 트랜지스터(130) 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 발광구조물(110)과 상기 제2 트랜지스터(160) 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113)과 상기 제1 트랜지스터(130) 사이에 배치될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113)과 상기 제2 트랜지스터(160) 사이에 배치될 수 있다. 상기 제1 절연층(141)의 폭은 상기 제2 도전형 반도체층(113)의 폭에 비해 작게 제공될 수 있다. 상기 반도체 소자의 상부 방향에서 볼 때, 상기 제1 절연층(141)의 크기는 상기 제2 도전형 반도체층(113)에 비해 작게 제공될 수 있다. 상기 반도체 소자의 상부 방향에서 볼 때, 상기 제1 절연층(141)의 크기는 상기 활성층(112)에 비해 작게 제공될 수 있다.
실시 예에 의하면, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)이 상기 제1 절연층(141) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 드레인 전극(164)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161) 위에 배치될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122) 위에 배치될 수 있다. 이에 따라, 상기 제2 게이트 전극(163)에 인가되는 전원에 의하여 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로의 전류 흐름이 제어될 수 있으며, 상기 제2 드레인 전극(164)을 통하여 상기 제2 전극(122)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 제2 게이트 전극(163)의 제어에 의하여 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(110)에서의 발광 여부가 제어될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자에 의하면, 도 8 및 도 9에 도시된 바와 같이, 상기 제2 게이트 전극(163)에 전기적으로 연결된 금속층(124)이 제공될 수 있다. 예로서, 상기 금속층(124)은 상기 제2 소스 전극(162)의 일부 영역과 서로 수직 방향으로 중첩되도록 제공될 수 있다. 이에 따라, 상기 금속층(124)과 상기 제2 소스 전극(162) 간에 캐패시터(Cst)가 제공될 수 있다. 예로서, 상기 금속층(124)은 상기 제2 전극(122)과 동일 층에 제공될 수도 있다. 상기 금속층(124)은 상기 제2 전극(122)과 동일 물질로 제공될 수도 있다. 또한, 상기 금속층(124)은 상기 제2 전극(122)과 서로 다른 물질로 제공될 수도 있다.
실시 예에 의하면, 상기 제1 트랜지스터(130)는 일종의 스위칭 트랜지스터로 지칭될 수 있으며, 상기 제2 트랜지스터(160)는 일종의 구동 트랜지스터로 지칭될 수 있다. 상기 제1 트랜지스터(130)의 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 트랜지스터(130)에서의 전류 흐름이 제어될 수 있고, 상기 제1 트랜지스터(130)의 구동에 의하여 상기 제2 트랜지스터(160)에서의 전류 흐름이 제어될 수 있다. 한편, 상기 제1 드레인 전극(134)으로부터 상기 제2 게이트 전극(163)으로 흐르는 전류가 온(on) 상태애서 오프(off) 상태로 변경되는 경우에도, 상기 캐패시터(Cst)에 의하여 일정 시간 동안 상기 제2 트랜지스터(160)에서 전류가 흐를 수 있게 된다. 상기 캐패시터(Cst)는 스토리지 캐패시터로 지칭될 수 있다. 상기 캐패시터(Cst)는 상기 금속층(124)의 일부 영역이 하부전극으로 제공되고 상기 소스 전극(162)의 일부 영역이 상부전극으로 제공될 수 있다. 이에 따라, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 구동을 제어함으로써, 상기 발광구조물(110)의 발광 여부 및 발광 시간을 능동적으로 제어할 수 있게 된다. 실시 예에 따른 반도체 소자에 의하면, 예로서, 상기 제1 전극(121), 상기 제1 소스 전극(132), 상기 제1 게이트 전극(133), 상기 제2 소스 전극(162)에 외부 전원이 인가될 수 있다.
상기 제1 절연층(141)은 상기 발광구조물(110)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(141)은 상기 활성층(112)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(141)은 상기 활성층(112)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(112)에서 생성된 빛이 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(141)은 절연물을 포함할 수 있다. 상기 제1 절연층(141)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(141)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(141)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(141)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(141)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(141)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(110)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(110)에서 생성된 빛이 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(141)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 8에 도시된 바와 같이, 제2 절연층(143)을 포함할 수 있다. 상기 제2 절연층(143)은 상기 발광구조물(110)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제2 전극(122) 위에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제1 반도체층(131) 위에 배치될 수 있다. 상기 제1 게이트 전극(133)은 상기 제2 절연층(143) 위에 배치될 수 있다. 예로서, 상기 제1 소스 전극(132)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제1 소스 전극(132)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제1 반도체층(131)에 전기적으로 연결될 수 있다. 또한, 상기 제1 드레인 전극(134)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제1 드레인 전극(134)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제1 반도체층(131)에 전기적으로 연결될 수 있다.
또한, 상기 제2 절연층(143)은 상기 제2 반도체층(161) 위에 배치될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 절연층(143) 위에 배치될 수 있다. 예로서, 상기 제2 소스 전극(162)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제2 소스 전극(162)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 또한, 상기 제2 드레인 전극(164)은 상기 제2 절연층(143) 위에 배치될 수 있으며, 상기 제2 드레인 전극(164)의 일단이 상기 제2 절연층(143)을 관통하여 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 다른 일단이 상기 제2 전극(122)에 전기적으로 연결될 수 있다.
예로서, 상기 제2 절연층(143)은 절연물을 포함할 수 있다. 상기 제2 절연층(143)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(143)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 8에 도시된 바와 같이, 기판(105)을 포함할 수 있다. 예로서 상기 기판(105)은 상기 발광구조물(110)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(105)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(105)에 제공된 요철 구조는 상기 발광구조물(110)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(112)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(105)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 제어를 통하여 상기 발광구조물(110)에서의 발광을 능동적으로 제어할 수 있게 된다. 실시 예에 의하면, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 제어를 이용하여 상기 발광구조물(110)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(110)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)가 상기 발광구조물(110) 위에 배치되도록 함으로써, 상기 활성층(112)의 크기를 최대화할 수 있다. 만약에 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)가 상기 활성층(112)의 측면에 배치된다면, 상기 제1 트랜지스터(130) 또는 상기 제2 트랜지스터(160)의 크기만큼 상기 활성층(112)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)가 상기 활성층(112) 위에 배치되도록 함으로써, 상기 활성층(112)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(110)에 생성되는 빛의 양은 상기 활성층(112)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(112)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 8 및 도 9에서는 하나의 발광구조물(110)과 두 개의 트랜지스터(130, 160)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 10 내지 도 15를 참조하여, 도 8에 도시된 반도체 소자의 제조방법을 순차적으로 설명하기로 한다. 도 10 내지 도 15는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 10 내지 도 15에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 B-B 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 10에 도시된 바와 같이, 기판(105) 위에 발광구조물(110)이 형성될 수 있다. 예로서, 상기 발광구조물(110)은 상기 기판(105) 위에 성장되어 형성될 수 있다. 상기 발광구조물(110)은 제1 도전형 반도체층(111), 활성층(112), 제2 도전형 반도체층(113)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(111)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(111)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(113)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(111)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(113)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(110)은 상기 활성층(112)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(112)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(111)과 상기 제2 도전형 반도체층(113)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(110)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(110)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(110)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(112)은 상기 제1 도전형 반도체층(111)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(113)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(112)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(112)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(112)은 화합물 반도체로 구현될 수 있다. 상기 활성층(112)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)이 다중 우물 구조로 구현된 경우, 상기 활성층(112)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(112)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(112)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(111)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(111)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(111)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(111)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(111)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(111)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(113)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(112)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(112)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(113)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(113)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(105)은 상기 발광구조물(110)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(105)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(105)에 제공된 요철 구조는 상기 발광구조물(110)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(112)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(105)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(110) 위에 제1 절연층(141)이 형성될 수 있다. 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 예로서, 상기 제1 절연층(141)은 상기 제2 도전형 반도체층(113) 상부 일측에 배치될 수 있다. 상기 제1 절연층(141)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(141)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(141)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(141)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(141)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(141)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(141)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(141)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(110)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(141)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
다음으로, 도 11에 도시된 바와 같이, 상기 발광구조물(110) 위에 제2 전극(122)이 형성될 수 있다. 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113) 위에 제공될 수 있다. 상기 제2 전극(122)의 일부 영역은 상기 제1 절연층(141) 위에 제공될 수 있다. 또한, 상기 제1 절연층(141) 위에 금속층(124)이 형성될 수 있다. 상기 제2 전극(122)과 상기 금속층(124)은 서로 이격되어 배치될 수 있다.
예로서, 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(122)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(122)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 금속층(124)은 예로서 상기 제2 전극(122)과 동일 물질로 제공될 수 있다. 또한 상기 금속층(124)은 상기 제2 전극(122)과 서로 다른 물질로 제공될 수도 있다.
이어서, 도 12에 도시된 바와 같이, 상기 발광구조물(110)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(111)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(113)의 일부 영역과 상기 활성층(112)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(111)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(111)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(111)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 13에 도시된 바와 같이, 상기 제1 절연층(141) 위에 제1 반도체층(131)과 제2 반도체층(161)이 형성될 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 상기 제1 절연층(141)의 상부 면 일부 영역에 배치될 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 상기 제1 절연층(141) 위에 배치될 수 있으며 상기 제2 전극(122)과 소정 거리 이격되어 배치될 수 있다.
상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 예컨대 상기 발광구조물(110)을 형성하는 물질과 서로 다른 물질을 포함할 수 있다. 예로서, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택된 물질을 포함할 수 있다. 상기 제1 반도체층(131)과 상기 제2 반도체층(132)을 구성하는 물질은 상기 발광구조물(110)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(110)이 형성된 뒤에 상기 제1 반도체층(131) 또는 상기 제2 반도체층(161)이 형성되어도 상기 발광구조물(110)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(110)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 14에 도시된 바와 같이, 상기 발광구조물(110)의 상부 면과 측면에 제2 절연층(143)이 형성될 수 있다. 상기 제2 절연층(143)은 제1 컨택홀(151), 제2 컨택홀(152), 제3 컨택홀(153), 제4 컨택홀(154), 제5 컨택홀(155). 제6 컨택홀(156), 제7 컨택홀(157)을 포함할 수 있다. 상기 제1 컨택홀(151)에 의하여 상기 제2 반도체층(161)의 제1 영역이 노출될 수 있다. 상기 제2 컨택홀(152)에 의하여 상기 제2 반도체층(161)의 제2 영역이 노출될 수 있다. 상기 제3 컨택홀(153)에 의하여 상기 제1 도전형 반도체층(111)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(154)에 의하여 상기 제1 반도체층(131)의 제1 영역이 노출될 수 있다. 상기 제5 컨택홀(155)에 의하여 상기 제1 반도체층(131)의 제2 영역이 노출될 수 있다. 상기 제6 컨택홀(156)에 의하여 상기 금속층(124)의 일부 영역이 노출될 수 있다. 상기 제7 컨택홀(157)에 의하여 상기 제2 전극(122)의 일부 영역이 노출될 수 있다. 상기 제2 절연층(143)은 상기 발광구조물(110)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제2 전극(122) 위에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제1 반도체층(131) 위에 배치될 수 있다. 상기 제2 절연층(143)은 상기 제2 반도체층(161) 위에 배치될 수 있다.
예로서, 상기 제2 절연층(143)은 절연물을 포함할 수 있다. 상기 제2 절연층(143)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(143)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
그리고, 도 15에 도시된 바와 같이, 상기 제2 절연층(143) 위에 제1 게이트 전극(133)과 제2 게이트 전극(163)이 형성될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131) 위에 형성될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161) 위에 형성될 수 있다. 이때, 상기 제2 게이트 전극(163)으로부터 연장된 일 영역은 상기 제6 컨택홀(156)을 통하여 상기 금속층(124)에 전기적으로 연결될 수 있다. 그리고, 예를 들어 상기 제1 게이트 전극(133)과 상기 제2 게이트 전극(163)을 마스크로 하여 상기 제1 반도체층(131)과 상기 제2 반도체층(161)에 임플란트 공정을 통하여 불순물이 첨가될 수 있다. 이에 따라, 상기 제1 반도체층(131)에서 제1 소스 전극(132)이 전기적으로 연결될 제1 영역과 제1 드레인 전극(134)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다. 또한, 상기 제2 반도체층(161)에서 제2 소스 전극(162)이 전기적으로 연결될 제1 영역과 제2 드레인 전극(164)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다.
이어서, 도 15에 도시된 바와 같이, 상기 제2 절연층(143) 위에 제1 소스 전극(132), 제1 드레인 전극(134), 제2 소스 전극(162), 제2 드레인 전극(164), 제1 전극(121)이 형성될 수 있다. 상기 제1 소스 전극(132)은 상기 제4 컨택홀(154)을 통하여 상기 제1 반도체층(131)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(134)은 상기 제5 컨택홀(155)을 통하여 상기 제1 반도체층(131)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(162)은 상기 제1 컨택홀(151)을 통하여 상기 제2 반도체층(161)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 컨택홀(152)을 통하여 상기 제2 반도체층(161)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제7 컨택홀(157)을 통하여 상기 제2 전극(122)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)에 의하여 상기 제2 반도체층(161)의 제2 영역과 상기 제2 전극(122)이 전기적으로 연결될 수 있다.
상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(132)은 상기 제1 반도체층(131)의 제1 영역 위에 배치될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(134)은 상기 제1 반도체층(131)의 제2 영역 위에 배치될 수 있다. 상기 제1 드레인 전극(134)은 상기 제2 게이트 전극(163)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 드레인 전극(134)과 상기 제2 게이트 전극(163)은 서로 접촉되어 배치될 수 있다. 또한, 상기 제1 드레인 전극(134)과 상기 제2 게이트 전극(163)은 동일 공정에서 동시에 형성될 수도 있다.
상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제1 반도체층(131)의 제1 영역과 제2 영역은 상기 제1 게이트 전극(133) 아래에 배치된 상기 제1 반도체층(131)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제1 게이트 전극(133)은 상기 제1 반도체층(131)과 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)의 하부 면이 상기 제1 반도체층(131)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131) 사이에 상기 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제1 게이트 전극(133)과 상기 제1 반도체층(131)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(162)은 상기 제2 반도체층(161)의 제1 영역 위에 배치될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)은 상기 제2 반도체층(161)의 제2 영역 위에 배치될 수 있다. 상기 제2 소스 전극(162)의 일부 영역이 상기 금속층(124)의 일부 영역과 수직 방향에서 서로 중첩되어 배치될 수 있다. 이에 따라, 상기 중첩된 상기 제2 소스 전극(162)과 상기 금속층(124) 사이에 캐패시터가 제공될 수 있다.
상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 제2 반도체층(161)의 제1 영역과 제2 영역은 상기 제2 게이트 전극(163) 아래에 배치된 상기 제2 반도체층(161)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 제2 게이트 전극(163)은 상기 제2 반도체층(161)과 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)의 하부 면이 상기 제2 반도체층(161)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161) 사이에 상기 제2 절연층(143)이 제공될 수 있다. 예로서, 상기 제2 게이트 전극(163)과 상기 제2 반도체층(161)은 상기 제2 절연층(143)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 제1 게이트 전극(133)에 상기 제1 트랜지스터(130)의 문턱전압을 넘는 전압이 인가되면 상기 제1 소스 전극(132)으로부터 상기 제1 드레인 전극(134)으로 전류가 흐를 수 있게 된다.
그리고, 상기 제1 게이트 전극(133)의 제어에 의하여 상기 제1 드레인 전극(134)에 전류가 흐르게 되면, 상기 제1 드레인 전극(134)에 전기적으로 연결된 상기 제2 게이트 전극(163)에 전원이 공급된다. 이때, 상기 제2 게이트 전극(163)에 상기 제2 트랜지스터(160)의 문턱전압을 넘는 전압이 인가되면 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 15에 도시된 바와 같이, 제1 전극(121)과 제2 전극(122)을 포함할 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122)은 상기 발광구조물(110)에 전기적으로 연결될 수 있다. 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111) 위에 배치될 수 있다. 상기 제1 전극(121)은 상기 활성층(112)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 활성층(112) 위에 배치될 수 있다. 상기 발광구조물(110)은 상기 제1 전극(121)과 상기 제2 전극(122)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원에 의하여 상기 발광구조물(110)의 상기 활성층(112)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(121)은 상기 제1 도전형 반도체층(111)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(121)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(122)은 상기 제2 도전형 반도체층(113)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(122)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(122)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 의하면, 상기 제1 반도체층(131)과 상기 제2 반도체층(161)이 상기 제1 절연층(141) 위에 배치될 수 있다. 상기 제2 전극(122)은 상기 제2 드레인 전극(164)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제1 영역이 상기 제2 반도체층(161) 위에 배치될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(164)의 제2 영역이 상기 제2 전극(122) 위에 배치될 수 있다. 이에 따라, 상기 제2 게이트 전극(163)에 인가되는 전원에 의하여 상기 제2 소스 전극(162)으로부터 상기 제2 드레인 전극(164)으로의 전류 흐름이 제어될 수 있으며, 상기 제2 드레인 전극(164)을 통하여 상기 제2 전극(122)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 제2 게이트 전극(163)의 제어에 의하여 상기 제1 전극(121)과 상기 제2 전극(122) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(110)에서의 발광 여부가 제어될 수 있게 된다.
한편, 실시 예에 따른 반도체 소자에 의하면, 상기 제2 게이트 전극(163)에 전기적으로 연결된 금속층(124)이 제공될 수 있다. 예로서, 상기 금속층(124)은 상기 제2 소스 전극(162)의 일부 영역과 서로 수직 방향으로 중첩되도록 제공될 수 있다. 이에 따라, 상기 금속층(124)과 상기 제2 소스 전극(162) 간에 캐패시터(Cst)가 제공될 수 있다.
실시 예에 의하면, 상기 제1 트랜지스터(130)는 일종의 스위칭 트랜지스터로 지칭될 수 있으며, 상기 제2 트랜지스터(160)는 일종의 구동 트랜지스터로 지칭될 수 있다. 상기 제1 트랜지스터(130)의 상기 제1 게이트 전극(133)에 인가되는 전압의 크기에 따라 상기 제1 트랜지스터(130)에서의 전류 흐름이 제어될 수 있고, 상기 제1 트랜지스터(130)의 구동에 의하여 상기 제2 트랜지스터(160)에서의 전류 흐름이 제어될 수 있다. 한편, 상기 제1 드레인 전극(134)으로부터 상기 제2 게이트 전극(163)으로 흐르는 전류가 온(on) 상태애서 오프(off) 상태로 변경되는 경우에도, 상기 스토리지 캐패시터(Cst)에 의하여 일정 시간 동안 상기 제2 트랜지스터(160)에서 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 트랜지스터(130)와 상기 제2 트랜지스터(160)의 구동을 제어함으로써, 상기 발광구조물(110)의 발광 여부 및 발광 시간을 능동적으로 제어할 수 있게 된다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 16은 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 16을 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 15를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수도 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 발광구조물(210)과 트랜지스터(230)를 포함할 수 있다. 예로서, 상기 트랜지스터(230)는 상기 발광구조물(210) 위에 배치될 수 있다. 상기 트랜지스터(230)는 상기 발광구조물(210)에 전기적으로 연결될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 트랜지스터(230)의 구동을 제어하여 상기 발광구조물(210)의 발광을 조절할 수 있다. 상기 트랜지스터(230)는 예로서 탑 게이트 트랜지스터 구조로 제공될 수 있다.
상기 발광구조물(210)은 제1 도전형 반도체층(211), 활성층(212), 제2 도전형 반도체층(213)을 포함할 수 있다. 상기 활성층(212)은 상기 제1 도전형 반도체층(211)과 상기 제2 도전형 반도체층(213) 사이에 배치될 수 있다. 예로서, 상기 활성층(212)은 상기 제1 도전형 반도체층(211) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(213)은 상기 활성층(212) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(211)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(211)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(211)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(213)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(210)은 상기 활성층(212)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(212)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(211)과 상기 제2 도전형 반도체층(213)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(210)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(210)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(210)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(212)은 상기 제1 도전형 반도체층(211)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(213)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(212)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(212)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(212)은 화합물 반도체로 구현될 수 있다. 상기 활성층(212)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)이 다중 우물 구조로 구현된 경우, 상기 활성층(212)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(211)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(211)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(211)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(211)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(211)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(213)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 트랜지스터(230)는 반도체층(231), 소스 전극(232), 게이트 전극(233), 드레인 전극(234)을 포함할 수 있다. 상기 트랜지스터(230)는 상기 발광구조물(210) 위에 배치될 수 있다. 상기 트랜지스터(230)는 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 트랜지스터(230)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(213)의 면적에 비해 작게 제공될 수 있다. 상기 트랜지스터(230)는 상기 활성층(212) 위에 배치될 수 있다. 상기 트랜지스터(230)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(212)의 면적에 비해 작게 제공될 수 있다.
상기 반도체층(231)은 예컨대 상기 발광구조물(210)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(231)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(231)을 구성하는 물질은 상기 발광구조물(210)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(210)이 형성된 뒤에 상기 반도체층(231)이 형성되어도 상기 발광구조물(210)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(210)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(231)의 제1 영역과 제2 영역은 상기 게이트 전극(233) 아래에 배치된 상기 반도체층(231)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)과 이격되어 배치될 수 있다. 상기 게이트 전극(233)의 하부 면이 상기 반도체층(231)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(233)과 상기 반도체층(231) 사이에 제2 절연층(243)이 제공될 수 있다. 예로서, 상기 게이트 전극(233)과 상기 반도체층(231)은 상기 제2 절연층(243)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(233)에 인가되는 전압의 크기에 따라 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(233)에 상기 트랜지스터(230)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제1 전극(221)과 제2 전극(222)을 포함할 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222)은 상기 발광구조물(210)에 전기적으로 연결될 수 있다. 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211) 위에 배치될 수 있다. 상기 제1 전극(221)은 상기 활성층(212)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 활성층(212) 위에 배치될 수 있다. 상기 발광구조물(210)은 상기 제1 전극(221)과 상기 제2 전극(222)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가되는 전원에 의하여 상기 발광구조물(210)의 상기 활성층(212)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(221)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(222)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제1 절연층(241)을 포함할 수 있다. 상기 제1 절연층(241)은 상기 발광구조물(210) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 발광구조물(210)의 상부 면 위와 측면에 배치될 수 있다. 상기 제1 절연층(241)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 활성층(212) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 트랜지스터(230) 아래에 배치될 수 있다. 상기 제1 절연층(241)은 상기 발광구조물(210)과 상기 트랜지스터(230) 사이에 배치될 수 있다. 상기 제1 절연층(241)은 상기 제2 도전형 반도체층(213)과 상기 트랜지스터(230) 사이에 배치될 수 있다.
실시 예에 의하면, 상기 반도체층(231)이 상기 제1 절연층(241) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 드레인 전극(234)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 제1 영역이 상기 반도체층(231)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 제1 영역이 상기 반도체층(231) 위에 배치될 수 있다. 상기 드레인 전극(234)의 제2 영역이 상기 제2 전극(222)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 제2 영역이 상기 제2 전극(222) 위에 배치될 수 있다. 상기 드레인 전극(234)의 일단이 상기 제1 절연층(241)을 관통하여 상기 제2 전극(222)에 전기적으로 연결될 수 있다. 예로서, 상기 드레인 전극(234)의 일단이 상기 제1 절연층(241)을 관통하여 상기 제2 전극(222)의 상부 면에 접촉될 수 있다.
이에 따라, 상기 게이트 전극(233)에 인가되는 전원에 의하여 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로의 전류 흐름이 제어될 수 있으며, 상기 드레인 전극(234)을 통하여 상기 제2 전극(222)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 게이트 전극(233)의 제어에 의하여 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(210)에서의 발광 여부가 제어될 수 있게 된다.
상기 제1 절연층(241)은 상기 발광구조물(210)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(241)은 상기 활성층(212)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(241)은 상기 활성층(212)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(212)에서 생성된 빛이 상기 트랜지스터(230)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(241)은 절연물을 포함할 수 있다. 상기 제1 절연층(241)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(241)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(241)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(241)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(241)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(241)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(210)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(210)에서 생성된 빛이 상기 트랜지스터(230)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(241)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제2 절연층(243)을 포함할 수 있다. 상기 제2 절연층(243)은 상기 발광구조물(210)의 상부 면 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 발광구조물(210)의 측면에 배치될 수 있다. 상기 제2 절연층(243)은 상기 제1 절연층(241) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 반도체층(231) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 제2 전극(222) 위에 배치될 수 있다. 상기 게이트 전극(233)은 상기 제2 절연층(243) 위에 배치될 수 있다. 예로서, 상기 소스 전극(232)은 상기 제2 절연층(243) 위에 배치될 수 있으며, 상기 소스 전극(232)의 일단이 상기 제2 절연층(243)을 관통하여 상기 반도체층(231)에 전기적으로 연결될 수 있다. 또한, 상기 드레인 전극(234)은 상기 제2 절연층(243) 위에 배치될 수 있으며, 상기 드레인 전극(234)의 일단이 상기 제2 절연층(243)을 관통하여 상기 반도체층(231)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)의 다른 일단이 상기 제1 절연층(241)과 상기 제2 절연층(243)을 관통하여 상기 제2 전극(222)에 접촉될 수 있다.
예로서, 상기 제2 절연층(243)은 절연물을 포함할 수 있다. 상기 제2 절연층(243)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(243)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제3 절연층(245)을 포함할 수 있다. 상기 제3 절연층(245)은 상기 제2 절연층(243) 위에 배치될 수 있다. 상기 제3 절연층(245)은 상기 트랜지스터(230) 위에 배치될 수 있다. 예로서, 상기 제3 절연층(245)은 절연물을 포함할 수 있다. 상기 제3 절연층(245)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(245)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 제1 본딩패드(271), 제2 본딩패드(273), 제3 본딩패드(275)를 포함할 수 있다. 상기 제1 본딩패드(271)는 상기 제1 전극(221)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(271)는 상기 제1 전극(221) 위에 배치될 수 있다. 상기 제1 본딩패드(271)는 상기 제3 절연층(245) 위에 배치될 수 있다. 또한, 상기 제2 본딩패드(273)와 상기 제3 본딩패드(275)는 상기 제3 절연층(245) 위에 배치될 수 있다. 상기 제2 본딩패드(273)는 상기 소스 전극(232)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(273)의 일단은 상기 제3 절연층(245)을 관통하여 상기 소스 전극(232)의 상부 면에 접촉되어 배치될 수 있다. 상기 제3 본딩패드(275)는 상기 게이트 전극(233)에 전기적으로 연결될 수 있다. 예로서, 상기 제3 본딩패드(275)의 일단은 상기 제3 절연층(245)을 관통하여 상기 게이트 전극(233)의 상부 면에 접촉되어 배치될 수 있다.
예로서, 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)는 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au, In, InAg, AuIn 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 16에 도시된 바와 같이, 기판(205)을 포함할 수 있다. 예로서 상기 기판(205)은 상기 발광구조물(210)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(205)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(205)에 제공된 요철 구조는 상기 발광구조물(210)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(212)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(205)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
한편, 실시 예에 따른 반도체 소자는 예로서 플립칩 본딩 방식에 의하여 외부로부터 전원을 공급 받을 수도 있다. 도 16에는 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 상부 방향에 제공된 것으로 도시되었으나, 플립칩 본딩 방식이 적용되는 경우에는 상하 구조가 반전되어 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 아래에 배치되도록 제공될 수 있다. 이에 따라, 상기 기판(205)이 상부에 배치될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자가 플립칩 본딩 방식에 의하여 회로 기판에 전기적으로 연결되는 경우, 상기 제1 본딩패드(271)를 통하여 상기 제1 전극(221)에 전원이 공급될 수 있다. 또한, 상기 제2 본딩패드(273)를 통하여 상기 소스 전극(232)에 전원이 공급될 수 있다. 또한, 상기 제3 본딩패드(275)를 통하여 상기 게이트 전극(233)에 전원이 공급될 수 있다. 이에 따라, 상기 제3 본딩패드(275)를 통하여 상기 트랜지스터(230)의 문턱 전압보다 큰 전압이 인가되면, 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐르게 된다. 그리고, 상기 드레인 전극(234)을 통하여 상기 제2 전극(222)에 전원이 인가될 수 있게 된다. 또한, 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가된 전원에 의하여 상기 발광구조물(210)에서 빛이 생성될 수 있게 된다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(230)의 제어를 통하여 상기 발광구조물(210)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(230)의 제어를 이용하여 상기 발광구조물(210)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(210)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(230)가 상기 발광구조물(210) 위에 배치되도록 함으로써, 상기 활성층(212)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(230)가 상기 활성층(212)의 측면에 배치된다면, 상기 트랜지스터(230)의 크기만큼 상기 활성층(212)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(230)가 상기 활성층(212) 위에 배치되도록 함으로써, 상기 활성층(212)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(210)에서 생성되는 빛의 양은 상기 활성층(212)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(212)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 16에서는 하나의 발광구조물(210)과 하나의 트랜지스터(230)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 17 내지 도 24를 참조하여, 도 16에 도시된 반도체 소자의 제조방법을 순차적으로 설명하기로 한다. 도 17 내지 도 24는 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 17 내지 도 24에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 C-C 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 17에 도시된 바와 같이, 기판(205) 위에 발광구조물(210)이 형성될 수 있다. 예로서, 상기 발광구조물(210)은 상기 기판(205) 위에 성장되어 형성될 수 있다. 상기 발광구조물(210)은 제1 도전형 반도체층(211), 활성층(212), 제2 도전형 반도체층(213)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(211)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(211)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(213)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(211)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(213)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(210)은 상기 활성층(212)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(212)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(211)과 상기 제2 도전형 반도체층(213)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(210)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(210)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(210)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(212)은 상기 제1 도전형 반도체층(211)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(213)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(212)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(212)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(212)은 화합물 반도체로 구현될 수 있다. 상기 활성층(212)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)이 다중 우물 구조로 구현된 경우, 상기 활성층(212)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(212)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(212)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(211)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(211)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(211)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(211)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(211)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(211)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(213)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(212)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(212)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(213)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(213)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(205)은 상기 발광구조물(210)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(205)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(205)에 제공된 요철 구조는 상기 발광구조물(210)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(212)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(205)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(210) 위에 제2 전극(222)이 형성될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)의 상부 면 일부 영역에 배치될 수 있다.
예로서, 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(222)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 제2 전극(222)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 18에 도시된 바와 같이, 상기 발광구조물(210)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(211)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(213)의 일부 영역과 상기 활성층(212)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(211)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(211)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(211)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 19에 도시된 바와 같이, 상기 발광구조물(210) 위에 제1 절연층(241)이 형성될 수 있다. 상기 제1 절연층(241)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제1 절연층(241)은 상기 제2 전극(222) 위에 배치될 수 있다. 상기 제1 절연층(241)은 제1 컨택홀(251)과 제2 컨택홀(252)을 포함할 수 있다. 상기 제1 컨택홀(251)을 통하여 상기 제2 전극(222)이 노출될 수 있다. 상기 제2 컨택홀(252)을 통하여 상기 제1 도전형 반도체층(211)이 노출될 수 있다.
예로서, 상기 제1 절연층(241)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(241)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(241)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(241)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(241)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(241)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(241)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(241)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(210)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(241)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
그리고, 도 20에 도시된 바와 같이, 상기 제1 절연층(241) 위에 반도체층(231)이 형성될 수 있다. 상기 반도체층(231)은 상기 제1 절연층(241)의 상부 면 일부 영역에 배치될 수 있다. 예로서, 상기 반도체층(231)은 상기 제1 절연층(241) 위에서 상기 제2 전극(222)과 수직 방향에서 서로 중첩되어 배치될 수 있다.
상기 반도체층(231)은 예컨대 상기 발광구조물(210)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(231)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(231)을 구성하는 물질은 상기 발광구조물(210)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(210)이 형성된 뒤에 상기 반도체층(231)이 형성되어도 상기 발광구조물(210)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(210)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 21에 도시된 바와 같이, 상기 발광구조물(210)의 상부 면 위와 측면에 제2 절연층(243)이 형성될 수 있다. 상기 제2 절연층(243)은 제3 컨택홀(253), 제4 컨택홀(254), 제5 컨택홀(255), 제6 컨택홀(256)을 포함할 수 있다. 상기 제3 컨택홀(253)에 의하여 상기 제2 전극(222)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(254)에 의하여 상기 제1 도전형 반도체층(211)의 일부 영역이 노출될 수 있다. 상기 제5 컨택홀(255)에 의하여 상기 반도체층(231)의 제1 영역이 노출될 수 있다. 상기 제6 컨택홀(256)에 의하여 상기 반도체층(231)의 제2 영역이 노출될 수 있다. 상기 제2 절연층(243)은 상기 제2 전극(222) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 반도체층(231) 위에 배치될 수 있다. 상기 제2 절연층(243)은 상기 제1 절연층(241) 위에 배치될 수 있다.
예로서, 상기 제2 절연층(243)은 절연물을 포함할 수 있다. 상기 제2 절연층(243)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(243)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
그리고, 도 22에 도시된 바와 같이, 상기 제2 절연층(243) 위에 게이트 전극(233)이 형성될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231) 위에 형성될 수 있다. 그리고, 예를 들어 상기 게이트 전극(233)을 마스크로 하여 상기 반도체층(231)에 임플란트 공정을 통하여 불순물이 첨가될 수 있다. 이에 따라, 상기 반도체층(231)에서 소스 전극(232)이 전기적으로 연결될 제1 영역과 드레인 전극(234)이 전기적으로 연결될 제2 영역은 고농도의 불순물 영역으로 형성될 수 있다.
이어서, 도 22에 도시된 바와 같이, 상기 제2 절연층(243) 위에 소스 전극(232), 드레인 전극(234), 제1 전극(221)이 형성될 수 있다. 상기 소스 전극(232)은 상기 제5 컨택홀(255)을 통하여 상기 반도체층(231)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)은 상기 제6 컨택홀(256)을 통하여 상기 반도체층(231)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제3 컨택홀(253)을 통하여 상기 제2 전극(222)에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)에 의하여 상기 반도체층(231)의 제2 영역과 상기 제2 전극(222)이 전기적으로 연결될 수 있다.
상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(232)은 상기 반도체층(231)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(234)은 상기 반도체층(231)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)의 제1 영역과 제2 영역 사이 위에 배치될 수 있다. 예로서, 상기 반도체층(231)의 제1 영역과 제2 영역은 상기 게이트 전극(233) 아래에 배치된 상기 반도체층(231)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(233)은 상기 반도체층(231)과 이격되어 배치될 수 있다. 상기 게이트 전극(233)의 하부 면이 상기 반도체층(231)의 상부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(233)과 상기 반도체층(231) 사이에 상기 제2 절연층(243)이 제공될 수 있다. 예로서, 상기 게이트 전극(233)과 상기 반도체층(231)은 상기 제2 절연층(243)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(233)에 인가되는 전압의 크기에 따라 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(233)에 상기 트랜지스터(230)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 22에 도시된 바와 같이, 제1 전극(221)과 제2 전극(222)을 포함할 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222)은 상기 발광구조물(210)에 전기적으로 연결될 수 있다. 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211) 위에 배치될 수 있다. 상기 제1 전극(221)은 상기 활성층(212)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(222)은 상기 제2 도전형 반도체층(213) 위에 배치될 수 있다. 상기 제2 전극(222)은 상기 활성층(212) 위에 배치될 수 있다. 상기 발광구조물(210)은 상기 제1 전극(221)과 상기 제2 전극(222)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가되는 전원에 의하여 상기 발광구조물(210)의 상기 활성층(212)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(221)은 상기 제1 도전형 반도체층(211)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(221)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 소스 전극(232), 상기 게이트 전극(233), 상기 드레인 전극(234)은 상기 제1 전극(221)과 같은 물질로 형성될 수 있다. 또한, 상기 소스 전극(232), 상기 게이트 전극(233), 상기 드레인 전극(234)은 상기 제1 전극(221)과 서로 다른 물질로 형성될 수도 있다.
다음으로, 도 23에 도시된 바와 같이, 상기 제2 절연층(243) 위에 제3 절연층(245)이 형성될 수 있다. 상기 제3 절연층(245)은 상기 발광구조물(210) 위에 배치될 수 있다. 상기 제3 절연층(245)은 상기 트랜지스터(230) 위에 배치될 수 있다. 상기 제3 절연층(245)은 제7 컨택홀(257), 제8 컨택홀(258), 제9 컨택홀(259)를 포함할 수 있다. 상기 제7 컨택홀(257)에 의하여 상기 제1 전극(221)의 일부 영역이 노출될 수 있다. 상기 제8 컨택홀(258)에 의하여 상기 소스 전극(232)의 일부 영역이 노출될 수 있다. 상기 제9 컨택홀(259)에 의하여 상기 게이트 전극(233)의 일부 영역이 노출될 수 있다.
예로서, 상기 제3 절연층(245)은 절연물을 포함할 수 있다. 상기 제3 절연층(245)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(245)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
이어서, 도 24에 도시된 바와 같이, 상기 제3 절연층(245) 위에 제1 본딩패드(271), 제2 본딩패드(273), 제3 본딩패드(275)가 형성될 수 있다. 상기 제1 본딩패드(271)는 상기 제1 전극(221)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 본딩패드(271)는 상기 제3 절연막(245)에 제공된 상기 제7 컨택홀(257)을 통하여 상기 제1 전극(221)의 상부 면에 접촉될 수 있다. 상기 제2 본딩패드(273)는 상기 소스 전극(232)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(273)는 상기 제3 절연막(245)에 제공된 상기 제8 컨택홀(258)을 통하여 상기 소스 전극(232)의 상부 면에 접촉될 수 있다. 상기 제3 본딩패드(275)는 상기 게이트 전극(233)에 전기적으로 연결될 수 있다. 예로서, 상기 제3 본딩패드(275)는 상기 제3 절연막(245)에 제공된 상기 제9 컨택홀(259)을 통하여 상기 게이트 전극(233)의 상부 면에 접촉될 수 있다.
한편, 실시 예에 따른 반도체 소자는 예로서 플립칩 본딩 방식에 의하여 외부로부터 전원을 공급 받을 수도 있다. 도 24에는 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 상부 방향에 제공된 것으로 도시되었으나, 플립칩 본딩 방식이 적용되는 경우에는 상하 구조가 반전되어 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)가 아래에 배치되도록 제공될 수 있다. 이에 따라, 상기 기판(205)이 상부에 배치될 수 있게 된다. 예로서, 상기 제1 본딩패드(271), 상기 제2 본딩패드(273), 상기 제3 본딩패드(275)는 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au, In, InAg, AuIn 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
이와 같이 실시 예에 따른 반도체 소자가 플립칩 본딩 방식에 의하여 회로 기판에 전기적으로 연결되는 경우, 상기 제1 본딩패드(271)를 통하여 상기 제1 전극(221)에 전원이 공급될 수 있다. 또한, 상기 제2 본딩패드(273)를 통하여 상기 소스 전극(232)에 전원이 공급될 수 있다. 또한, 상기 제3 본딩패드(275)를 통하여 상기 게이트 전극(233)에 전원이 공급될 수 있다. 이에 따라, 상기 제3 본딩패드(275)를 통하여 상기 트랜지스터(230)의 문턱 전압보다 큰 전압이 인가되면, 상기 소스 전극(232)으로부터 상기 드레인 전극(234)으로 전류가 흐르게 된다. 그리고, 상기 드레인 전극(234)을 통하여 상기 제2 전극(222)에 전원이 인가될 수 있게 된다. 또한, 상기 제1 전극(221)과 상기 제2 전극(222) 사이에 인가된 전원에 의하여 상기 발광구조물(210)에서 빛이 생성될 수 있게 된다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 25는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 25를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 24를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수도 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 발광구조물(310)과 트랜지스터(330)를 포함할 수 있다. 예로서, 상기 트랜지스터(330)는 상기 발광구조물(310) 위에 배치될 수 있다. 상기 트랜지스터(330)는 상기 발광구조물(310)에 전기적으로 연결될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 트랜지스터(330)의 구동을 제어하여 상기 발광구조물(310)의 발광을 조절할 수 있다. 상기 트랜지스터(330)는 예로서 바텀 게이트 트랜지스터 구조로 제공될 수 있다.
상기 발광구조물(310)은 제1 도전형 반도체층(311), 활성층(312), 제2 도전형 반도체층(313)을 포함할 수 있다. 상기 활성층(312)은 상기 제1 도전형 반도체층(311)과 상기 제2 도전형 반도체층(313) 사이에 배치될 수 있다. 예로서, 상기 활성층(312)은 상기 제1 도전형 반도체층(311) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(313)은 상기 활성층(312) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(311)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(311)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(311)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(313)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(310)은 상기 활성층(312)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(312)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(311)과 상기 제2 도전형 반도체층(313)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(310)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(310)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(310)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(312)은 상기 제1 도전형 반도체층(311)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(313)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(312)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(312)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(312)은 화합물 반도체로 구현될 수 있다. 상기 활성층(312)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)이 다중 우물 구조로 구현된 경우, 상기 활성층(312)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(311)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(311)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(311)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(311)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(311)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(313)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 트랜지스터(330)는 반도체층(331), 소스 전극(332), 게이트 전극(333), 드레인 전극(334)을 포함할 수 있다. 상기 트랜지스터(330)는 상기 발광구조물(310) 위에 배치될 수 있다. 상기 트랜지스터(330)는 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 트랜지스터(330)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(313)의 면적에 비해 작게 제공될 수 있다. 상기 트랜지스터(330)는 상기 활성층(312) 위에 배치될 수 있다. 상기 트랜지스터(330)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(312)의 면적에 비해 작게 제공될 수 있다.
상기 반도체층(331)은 예컨대 상기 발광구조물(310)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(331)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(331)을 구성하는 물질은 상기 발광구조물(310)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(310)이 형성된 뒤에 상기 반도체층(331)이 형성되어도 상기 발광구조물(310)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(310)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역 위에 배치될 수 있다.
상기 게이트 전극(333)은 상기 반도체층(331)의 제1 영역과 제2 영역 사이에 배치될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 예로서, 상기 반도체층(331)의 제1 영역과 제2 영역은 상기 게이트 전극(333) 위에 배치된 상기 반도체층(331)의 제3 영역에 비하여 상대적으로 고농도 불순물을 포함하도록 제공될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)과 이격되어 배치될 수 있다. 상기 게이트 전극(333)의 상부 면이 상기 반도체층(331)의 하부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(333)과 상기 반도체층(331) 사이에 제2 절연층(343)이 제공될 수 있다. 예로서, 상기 게이트 전극(333)과 상기 반도체층(331)은 상기 제2 절연층(343)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(333)에 인가되는 전압의 크기에 따라 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(333)에 상기 트랜지스터(30)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 제1 전극(321)과 제2 전극(322)을 포함할 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322)은 상기 발광구조물(310)에 전기적으로 연결될 수 있다. 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311) 위에 배치될 수 있다. 상기 제1 전극(321)은 상기 활성층(312)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 제2 전극(322)은 상기 활성층(312) 위에 배치될 수 있다. 상기 발광구조물(310)은 상기 제1 전극(321)과 상기 제2 전극(322)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322) 사이에 인가되는 전원에 의하여 상기 발광구조물(310)의 상기 활성층(312)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(321)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
예로서, 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(322)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(322)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 제1 절연층(341)을 포함할 수 있다. 상기 제1 절연층(341)은 상기 발광구조물(310) 위에 배치될 수 있다. 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 제1 절연층(341)은 상기 활성층(312) 위에 배치될 수 있다. 상기 제1 절연층(341)은 상기 트랜지스터(330) 아래에 배치될 수 있다. 상기 제1 절연층(341)은 상기 발광구조물(310)과 상기 트랜지스터(330) 사이에 배치될 수 있다. 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313)과 상기 트랜지스터(330) 사이에 배치될 수 있다. 상기 제1 절연층(341)의 폭은 상기 제2 도전형 반도체층(313)의 폭에 비해 작게 제공될 수 있다.
실시 예에 의하면, 상기 게이트 전극(333)이 상기 제1 절연층(341) 위에 배치될 수 있다. 또한, 상기 게이트 전극(333)과 상기 제2 전극(322) 위에 제2 절연층(343)이 배치될 수 있다. 실시 예에 의하면, 상기 제2 절연층(343) 위에 상기 반도체층(331)이 배치될 수 있다. 상기 반도체층(331)과 상기 제2 절연층(343) 위에 제3 절연층(345)이 배치될 수 있다.
실시 예에 의하면, 상기 제2 전극(322)은 상기 드레인 전극(334)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)의 제1 영역이 상기 반도체층(331)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)의 제1 영역이 상기 반도체층(331) 위에 배치될 수 있다. 상기 드레인 전극(334)의 제2 영역이 상기 제2 전극(322)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)의 제2 영역이 상기 제2 전극(322) 위에 배치될 수 있다. 이에 따라, 상기 게이트 전극(333)에 인가되는 전원에 의하여 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로의 전류 흐름이 제어될 수 있으며, 상기 드레인 전극(334)을 통하여 상기 제2 전극(322)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 게이트 전극(333)의 제어에 의하여 상기 제1 전극(321)과 상기 제2 전극(322) 사이에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(310)에서의 발광 여부가 제어될 수 있게 된다.
상기 제1 절연층(341)은 상기 발광구조물(310)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(341)은 상기 활성층(312)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(341)은 상기 활성층(312)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(312)에서 생성된 빛이 상기 트랜지스터(330)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(341)은 절연물을 포함할 수 있다. 상기 제1 절연층(341)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(341)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(341)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(341)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(341)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(341)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(310)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(310)에서 생성된 빛이 상기 트랜지스터(330)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(341)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 제2 절연층(343)과 제3 절연층(345)을 포함할 수 있다. 상기 제2 절연층(343)은 상기 발광구조물(310)의 상부 면과 측면에 배치될 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 상기 제2 전극(322) 위에 배치될 수 있다. 상기 제3 절연층(345)은 상기 반도체층(331) 위에 배치될 수 있다. 상기 게이트 전극(333)은 상기 제2 절연층(343) 아래에 배치될 수 있다. 예로서, 상기 소스 전극(332)은 상기 제3 절연층(345) 위에 배치될 수 있으며, 상기 소스 전극(332)의 일단이 상기 제3 절연층(345)을 관통하여 상기 반도체층(331)에 전기적으로 연결될 수 있다. 또한, 상기 드레인 전극(334)은 상기 제3 절연층(345) 위에 배치될 수 있으며, 상기 드레인 전극(334)의 일단이 상기 제3 절연층(345)을 관통하여 상기 반도체층(331)에 전기적으로 연결될 수 있다.
상기 게이트 전극(333)에는 제2 게이트 컨택홀(345a)을 통하여 외부로부터 전원이 전기적으로 연결될 수 있다. 한편, 실시 예에 의하면, 상기 소스 전극(332)과 상기 드레인 전극(334) 형성 시에, 상기 제2 게이트 컨택홀(345a)을 통하여 상기 게이트 전극(333)에 전기적으로 연결된 게이트 패드가 상기 제3 절연막(345) 위에 제공될 수도 있다.
예로서, 상기 제2 절연층(343)과 상기 제3 절연층(345)은 절연물을 포함할 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제2 절연층(343)과 상기 제3 절연층(345)은 같은 물질로 제공될 수 있다. 또한, 상기 제2 절연층(343)과 상기 제3 절연층(345)은 서로 다른 물질로 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 25에 도시된 바와 같이, 기판(305)을 포함할 수 있다. 예로서 상기 기판(305)은 상기 발광구조물(310)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(305)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(305)에 제공된 요철 구조는 상기 발광구조물(310)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(312)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(305)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(330)의 제어를 통하여 상기 발광구조물(310)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(330)의 제어를 이용하여 상기 발광구조물(310)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(310)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(330)가 상기 발광구조물(310) 위에 배치되도록 함으로써, 상기 활성층(312)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(330)가 상기 활성층(312)의 측면에 배치된다면, 상기 트랜지스터(330)의 크기만큼 상기 활성층(312)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(330)가 상기 활성층(312) 위에 배치되도록 함으로써, 상기 활성층(312)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(310)에 생성되는 빛의 양은 상기 활성층(312)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(312)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 25에서는 하나의 발광구조물(310)과 하나의 트랜지스터(330)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
그러면, 도 26 내지 도 33을 참조하여, 도 25에 도시된 반도체 소자의 제조방법을 순차적으로 설명하기로 한다. 도 26 내지 도 33은 본 발명의 실시 예에 따른 반도체 소자 제조방법을 나타낸 도면이다. 도 26 내지 도 33에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 D-D 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 26에 도시된 바와 같이, 기판(305) 위에 발광구조물(310)이 형성될 수 있다. 예로서, 상기 발광구조물(310)은 상기 기판(305) 위에 성장되어 형성될 수 있다. 상기 발광구조물(310)은 제1 도전형 반도체층(311), 활성층(312), 제2 도전형 반도체층(313)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(311)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(311)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(313)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(311)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(313)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(310)은 상기 활성층(312)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(312)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(311)과 상기 제2 도전형 반도체층(313)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(310)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(310)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(310)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(312)은 상기 제1 도전형 반도체층(311)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(313)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(312)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(312)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(312)은 화합물 반도체로 구현될 수 있다. 상기 활성층(312)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)이 다중 우물 구조로 구현된 경우, 상기 활성층(312)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(312)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(312)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(311)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(311)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(311)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(311)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(311)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(311)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(313)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(312)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(312)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(313)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(313)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(305)은 상기 발광구조물(310)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(305)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(305)에 제공된 요철 구조는 상기 발광구조물(310)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(312)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(305)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(310) 위에 제1 절연층(341)이 형성될 수 있다. 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 예로서, 상기 제1 절연층(341)은 상기 제2 도전형 반도체층(313) 상부 일측에 배치될 수 있다. 상기 제1 절연층(341)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(341)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(341)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(341)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(341)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(341)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(341)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(341)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(310)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(341)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
다음으로, 도 27에 도시된 바와 같이, 상기 발광구조물(310) 위에 제2 전극(322)이 형성될 수 있다. 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313) 위에 제공될 수 있다. 상기 제2 전극(322)의 일부 영역은 상기 제1 절연층(341) 위에 제공될 수 있다.
예로서, 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)과 오믹 접촉되는 물질로 제공될 수 있다. 상기 제2 전극(322)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(322)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 28에 도시된 바와 같이, 상기 발광구조물(310)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(311)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(313)의 일부 영역과 상기 활성층(312)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(311)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(311)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(311)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 29에 도시된 바와 같이, 상기 제1 절연층(341) 위에 게이트 전극(333)이 형성될 수 있다. 상기 게이트 전극(333)은 상기 제1 절연층(341)의 상부 면 일부 영역 위에 제공될 수 있다.
이어서, 도 30에 도시된 바와 같이, 상기 게이트 전극(333)과 상기 제2 전극(322) 위에 제2 절연층(343)이 형성될 수 있다. 상기 제2 절연층(343)은 상기 발광구조물(310)의 위에 제공될 수 있다. 상기 제2 절연층(343)은 상기 발광구조물(310)의 측면에 제공될 수 있다. 이때, 상기 게이트 전극(333) 위에 배치된 상기 제2 절연층(243)에 제1 게이트 컨택홀(343a)이 제공될 수 있다. 상기 제1 게이트 컨택홀(343a)에 의하여 상기 게이트 전극(333)의 일부 영역이 상기 제2 절연층(343)으로부터 노출될 수 있다.
예로서, 상기 제2 절연층(343)은 절연물을 포함할 수 있다. 상기 제2 절연층(343)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(343)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
다음으로, 도 31에 도시된 바와 같이, 상기 제2 절연층(343) 위에 반도체층(331)이 형성될 수 있다. 상기 반도체층(331)은 상기 제2 절연층(343)의 상부 면 일부 영역에 배치될 수 있다. 상기 반도체층(331)은 상기 제2 절연층(343) 위에 배치되고 상기 제2 전극(322)과 소정 거리 이격되어 배치될 수 있다. 상기 반도체층(331)은 상기 게이트 전극(333) 위에 제공될 수 있다. 상기 반도체층(331)은 상기 게이트 전극(333)의 일부 영역과 수직 방향에서 중첩되어 배치될 수 있다.
상기 반도체층(331)은 예컨대 상기 발광구조물(310)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(331)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(331)을 구성하는 물질은 상기 발광구조물(310)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(310)이 형성된 뒤에 상기 반도체층(331)이 형성되어도 상기 발광구조물(310)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(310)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
다음으로, 도 32에 도시된 바와 같이, 상기 발광구조물(310)의 상부 면과 측면에 제3 절연층(345)이 형성될 수 있다. 상기 제3 절연층(345)은 제1 컨택홀(351), 제2 컨택홀(352), 제3 컨택홀(353), 제4 컨택홀(354)를 포함할 수 있다. 상기 제1 컨택홀(351)에 의하여 상기 반도체층(331)의 제1 영역이 노출될 수 있다. 상기 제2 컨택홀(352)에 의하여 상기 반도체층(331)의 제2 영역이 노출될 수 있다. 상기 제3 컨택홀(353)에 의하여 상기 제2 전극(322)의 일부 영역이 노출될 수 있다. 상기 제4 컨택홀(354)에 의하여 상기 제1 도전형 반도체층(311)의 일부 영역이 노출될 수 있다. 이때, 상기 게이트 전극(333) 위에 배치된 상기 제3 절연층(345)에 제2 게이트 컨택홀(345a)이 제공될 수 있다. 상기 제2 게이트 컨택홀(345a)에 의하여 상기 게이트 전극(333)의 일부 영역이 상기 제3 절연층(345)으로부터 노출될 수 있다. 상기 제3 절연층(345)은 상기 제2 전극(322) 위에 배치될 수 있다. 상기 제3 절연층(345)은 상기 반도체층(331) 위에 배치될 수 있다. 상기 제3 절연층(345)은 상기 제2 절연층(343) 위에 배치될 수 있다.
예로서, 상기 제3 절연층(345)은 절연물을 포함할 수 있다. 상기 제3 절연층(345)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(345)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
이어서, 도 33에 도시된 바와 같이, 상기 제3 절연층(345) 위에 소스 전극(332), 드레인 전극(334), 제1 전극(321)이 형성될 수 있다. 상기 소스 전극(332)은 상기 제1 컨택홀(351)을 통하여 상기 반도체층(331)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)은 상기 제2 컨택홀(352)을 통하여 상기 반도체층(331)의 제2 영역에 전기적으로 연결될 수 있으며 상기 제3 컨택홀(353)을 통하여 상기 제2 전극(322)에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)에 의하여 상기 반도체층(331)의 제2 영역과 상기 제2 전극(322)이 전기적으로 연결될 수 있다.
상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(332)은 상기 반도체층(331)의 제1 영역 위에 배치될 수 있다. 상기 소스 전극(332)은 상기 제3 절연층(345) 위에 배치될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(334)은 상기 반도체층(331)의 제2 영역 위에 배치될 수 있다. 상기 드레인 전극(334)은 상기 제3 절연층(345) 위에 배치될 수 있다.
예로서, 상기 반도체층(331)의 상기 제1 영역과 상기 제2 영역은 고농도 불순물을 포함하도록 제공될 수 있다. 상기 반도체층(331)의 상기 제1 영역과 상기 제2 영역에는 예로서 이온 임플란트 공정 등을 통하여 불순물이 고농도로 제공될 수도 있다. 이에 따라, 상기 반도체층(331)에서 상기 소스 전극(332)이 전기적으로 연결될 상기 제1 영역과 상기 드레인 전극(334)이 전기적으로 연결될 상기 제2 영역은 고농도의 불순물 영역으로 제공될 수 있다.
상기 게이트 전극(333)은 상기 반도체층(331) 아래에 배치될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 게이트 전극(333)은 상기 반도체층(331)과 이격되어 배치될 수 있다. 상기 게이트 전극(333)의 상부 면이 상기 반도체층(331)의 하부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(333)과 상기 반도체층(331) 사이에 상기 제2 절연층(343)이 제공될 수 있다. 예로서, 상기 게이트 전극(333)과 상기 반도체층(331)은 상기 제2 절연층(343)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(333)에 인가되는 전압의 크기에 따라 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(333)에 상기 트랜지스터(330)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(332)으로부터 상기 드레인 전극(334)으로 전류가 흐를 수 있게 된다. 상기 게이트 전극(333)에는 상기 제2 게이트 컨택홀(345a)을 통하여 외부로부터 전원이 전기적으로 연결될 수 있다. 한편, 실시 예에 의하면, 상기 소스 전극(332)과 상기 드레인 전극(334) 형성 시에, 상기 제2 게이트 컨택홀(345a)을 통하여 상기 게이트 전극(333)에 전기적으로 연결된 게이트 패드가 상기 제3 절연막(345) 위에 형성될 수도 있다.
또한, 실시 예에 따른 반도체 소자는, 도 33에 도시된 바와 같이, 제1 전극(321)과 제2 전극(322)을 포함할 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322)은 상기 발광구조물(310)에 전기적으로 연결될 수 있다. 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)에 전기적으로 연결될 수 있다. 예로서 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311) 위에 배치될 수 있다. 상기 제1 전극(321)은 상기 활성층(312)의 측면으로부터 이격되어 배치될 수 있다. 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(322)은 상기 제2 도전형 반도체층(313) 위에 배치될 수 있다. 상기 제2 전극(322)은 상기 활성층(312) 위에 배치될 수 있다. 상기 발광구조물(310)은 상기 제1 전극(321)과 상기 제2 전극(322)에 인가되는 전원에 의하여 구동될 수 있다. 상기 제1 전극(321)과 상기 제2 전극(322) 사이에 인가되는 전원에 의하여 상기 발광구조물(310)의 상기 활성층(312)에서 빛이 생성될 수 있다.
예로서, 상기 제1 전극(321)은 상기 제1 도전형 반도체층(311)과 오믹 접촉되는 영역을 포함할 수 있다. 상기 제1 전극(321)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 소스 전극(332), 상기 게이트 전극(333), 상기 드레인 전극(334)은 상기 제1 전극(321)과 같은 물질로 형성될 수 있다. 또한, 상기 소스 전극(332), 상기 게이트 전극(333), 상기 드레인 전극(334)은 상기 제1 전극(321)과 서로 다른 물질로 형성될 수도 있다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 도 34는 본 발명의 실시 예에 따른 반도체 소자의 또 다른 예를 나타낸 도면이다. 도 34를 참조하여 실시 예에 따른 반도체 소자를 설명함에 있어, 도 1 내지 도 33을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수도 있다.
실시 예에 따른 반도체 소자는, 도 34에 도시된 바와 같이, 발광구조물(410)과 트랜지스터(430)를 포함할 수 있다. 예로서, 상기 트랜지스터(430)는 상기 발광구조물(410) 위에 배치될 수 있다. 상기 트랜지스터(430)는 상기 발광구조물(410)에 전기적으로 연결될 수 있다. 실시 예에 따른 반도체 소자에 의하면, 상기 트랜지스터(430)의 구동을 제어하여 상기 발광구조물(410)의 발광을 조절할 수 있다. 상기 트랜지스터(430)는 예로서 바텀 게이트 트랜지스터 구조로 제공될 수 있다.
상기 발광구조물(410)은 제1 도전형 반도체층(411), 활성층(412), 제2 도전형 반도체층(413)을 포함할 수 있다. 상기 활성층(412)은 상기 제1 도전형 반도체층(411)과 상기 제2 도전형 반도체층(413) 사이에 배치될 수 있다. 예로서, 상기 활성층(412)은 상기 제1 도전형 반도체층(411) 위에 배치될 수 있으며, 상기 제2 도전형 반도체층(413)은 상기 활성층(412) 위에 배치될 수 있다.
예로서, 상기 제1 도전형 반도체층(411)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(413)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(411)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(413)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(411)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(413)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(410)은 상기 활성층(412)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(412)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(411)과 상기 제2 도전형 반도체층(413)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(410)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(410)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(410)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(412)은 상기 제1 도전형 반도체층(411)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(413)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(412)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(412)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(412)은 화합물 반도체로 구현될 수 있다. 상기 활성층(412)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(412)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(412)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(412)이 다중 우물 구조로 구현된 경우, 상기 활성층(412)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(412)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(412)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(412)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(411)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(411)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(411)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(412)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(411)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(412)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(411)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(411)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(411)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(413)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(413)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(412)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(413)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(412)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(413)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(413)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
상기 트랜지스터(430)는 반도체층(431), 소스 전극(432), 게이트 전극(433), 드레인 전극(434)을 포함할 수 있다. 상기 트랜지스터(430)는 상기 발광구조물(410) 위에 배치될 수 있다. 상기 트랜지스터(430)는 상기 제2 도전형 반도체층(413) 위에 배치될 수 있다. 상기 트랜지스터(430)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 제2 도전형 반도체층(413)의 면적에 비해 작게 제공될 수 있다. 상기 트랜지스터(430)는 상기 활성층(412) 위에 배치될 수 있다. 상기 트랜지스터(430)의 면적은, 상기 반도체 소자의 상부 방향에서 보았을 때, 상기 활성층(412)의 면적에 비해 작게 제공될 수 있다.
상기 반도체층(431)은 예컨대 상기 발광구조물(410)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(431)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(431)을 구성하는 물질은 상기 발광구조물(410)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(410)이 형성된 뒤에 상기 반도체층(431)이 형성되어도 상기 발광구조물(410)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(410)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
상기 소스 전극(432)은 상기 반도체층(431)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(432)은 상기 반도체층(431)의 제1 영역 위에 배치될 수 있다. 상기 드레인 전극(434)은 상기 반도체층(431)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(434)은 상기 반도체층(431)의 제2 영역 위에 배치될 수 있다.
예로서, 상기 반도체층(431)의 상기 제1 영역과 상기 제2 영역은 고농도 불순물을 포함하도록 제공될 수 있다. 상기 반도체층(431)의 상기 제1 영역과 상기 제2 영역에는 예로서 이온 임플란트 공정 등을 통하여 불순물이 고농도로 제공될 수도 있다. 이에 따라, 상기 반도체층(431)에서 상기 소스 전극(432)이 전기적으로 연결될 상기 제1 영역과 상기 드레인 전극(434)이 전기적으로 연결될 상기 제2 영역은 고농도의 불순물 영역으로 제공될 수 있다.
상기 게이트 전극(433)은 상기 반도체층(431) 아래에 배치될 수 있다. 상기 게이트 전극(433)은 상기 반도체층(431)과 이격되어 배치될 수 있다. 상기 게이트 전극(433)의 상부 면이 상기 반도체층(431)의 하부 면으로부터 이격되어 배치될 수 있다. 상기 게이트 전극(433)과 상기 반도체층(431) 사이에 제2 절연층(443)이 제공될 수 있다. 예로서, 상기 게이트 전극(433)과 상기 반도체층(431)은 상기 제2 절연층(443)의 두께만큼 이격되어 배치될 수 있다.
실시 예에 의하면, 상기 게이트 전극(433)에 인가되는 전압의 크기에 따라 상기 소스 전극(432)으로부터 상기 드레인 전극(434)으로의 전류 흐름이 제어될 수 있다. 즉, 상기 게이트 전극(433)에 상기 트랜지스터(430)의 문턱전압을 넘는 전압이 인가되면 상기 소스 전극(432)으로부터 상기 드레인 전극(434)으로 전류가 흐를 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는, 도 34에 도시된 바와 같이, 제2 전극(422)을 포함할 수 있다. 상기 제2 전극(422)은 상기 제2 도전형 반도체층(413)에 전기적으로 연결될 수 있다. 예로서 상기 제2 전극(422)은 상기 제2 도전형 반도체층(413) 위에 배치될 수 있다. 상기 제2 전극(422)은 상기 활성층(412) 위에 배치될 수 있다.
예로서, 상기 제2 전극(422)은 상기 제2 도전형 반도체층(413)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(422)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 제2 전극(422)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 34에 도시된 바와 같이, 제1 절연층(441)을 포함할 수 있다. 상기 제1 절연층(441)은 상기 발광구조물(410) 위에 배치될 수 있다. 상기 제1 절연층(441)은 상기 발광구조물(410)의 상부 면 위와 측면에 배치될 수 있다. 상기 제1 절연층(441)은 상기 제2 도전형 반도체층(413) 위에 배치될 수 있다. 상기 제1 절연층(441)은 상기 활성층(412) 위에 배치될 수 있다. 상기 제1 절연층(441)은 상기 트랜지스터(430) 아래에 배치될 수 있다. 상기 제1 절연층(441)은 상기 제2 전극(422) 위에 배치될 수 있다. 상기 제1 절연층(441)은 상기 발광구조물(410)과 상기 트랜지스터(430) 사이에 배치될 수 있다. 상기 제1 절연층(441)은 상기 제2 도전형 반도체층(413)과 상기 트랜지스터(430) 사이에 배치될 수 있다. 상기 제1 절연층(441)은 상기 제2 전극(422)과 상기 트랜지스터 사이에 배치될 수 있다.
상기 제1 절연층(441)은 상기 발광구조물(410)로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(441)은 상기 활성층(412)으로부터 제공되는 빛을 반사시킬 수 있다. 상기 제1 절연층(441)은 상기 활성층(412)에서 생성된 빛을 입사받고 아래 방향으로 반사시킬 수 있다. 이에 따라, 상기 활성층(412)에서 생성된 빛이 상기 트랜지스터(430)에 입사되어 소멸되는 것을 방지하고 반도체 소자의 광 추출 효율을 향상시킬 수 있게 된다.
예로서, 상기 제1 절연층(441)은 절연물을 포함할 수 있다. 상기 제1 절연층(441)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(441)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(441)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(441)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(441)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(441)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(441)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(441)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(410)로부터 입사되는 빛을 반사시킴으로써, 상기 발광구조물(410)에서 생성된 빛이 상기 트랜지스터(430)에서 소실되는 것을 방지할 수 있게 된다. 하나의 예로서, 상기 제1 절연층(441)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
실시 예에 따른 반도체 소자는, 도 34에 도시된 바와 같이, 제2 절연층(443)을 포함할 수 있다. 상기 제2 절연층(443)은 상기 발광구조물(410)의 상부 면 위에 배치될 수 있다. 상기 제2 절연층(443)은 상기 발광구조물(410)의 측면에 배치될 수 있다. 상기 제2 절연층(443)은 상기 제1 절연층(441) 위에 배치될 수 있다. 상기 제2 절연층(443)은 상기 게이트 전극(433) 위에 배치될 수 있다. 상기 제2 절연층(443)은 상기 제2 전극(422) 위에 배치될 수 있다. 상기 게이트 전극(433)은 상기 제1 절연층(441)과 상기 제2 절연층(443) 사이에 배치될 수 있다.
예로서, 상기 제2 절연층(443)은 절연물을 포함할 수 있다. 상기 제2 절연층(443)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(443)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
상기 반도체층(431)이 상기 제2 절연층(443) 위에 배치될 수 있다. 상기 제2 전극(422)은 상기 드레인 전극(434)에 전기적으로 연결될 수 있다. 상기 드레인 전극(434)의 제1 영역이 상기 반도체층(431)에 전기적으로 연결될 수 있다. 상기 드레인 전극(434)의 제1 영역이 상기 반도체층(431) 위에 배치될 수 있다. 상기 드레인 전극(434)의 제2 영역이 상기 제2 전극(422)에 전기적으로 연결될 수 있다. 상기 드레인 전극(434)의 제2 영역이 상기 제2 전극(422) 위에 배치될 수 있다. 상기 드레인 전극(434)의 일단이 상기 제1 절연층(441)과 제2 절연층(443)을 관통하여 제공된 드레인 컨택홀(434h)을 통하여 상기 제2 전극(422)에 전기적으로 연결될 수 있다. 예로서, 상기 드레인 전극(434)의 일단이 상기 제1 절연층(441)과 상기 제2 절연층(443)을 관통하여 상기 제2 전극(422)의 상부 면에 접촉될 수 있다.
상기 소스 전극(432)의 제1 영역이 상기 반도체층(431)에 전기적으로 연결될 수 있다. 예로서, 상기 소스 전극(432)의 제1 영역이 상기 반도체층(431) 위에 배치될 수 있다. 상기 소스 전극(432)의 제2 영역이 상기 제2 절연층(443) 위에 배치될 수 있다.
이에 따라, 상기 게이트 전극(433)에 인가되는 전원에 의하여 상기 소스 전극(432)으로부터 상기 드레인 전극(434)으로의 전류 흐름이 제어될 수 있으며, 상기 드레인 전극(434)을 통하여 상기 제2 전극(422)에 전원이 인가될 수 있게 된다. 실시 예에 의하면, 상기 게이트 전극(433)의 제어에 의하여 상기 제2 전극(422)에 인가되는 전원이 제어될 수 있으며, 상기 발광구조물(410)에서의 발광 여부가 제어될 수 있게 된다.
상기 소스 전극(432), 상기 게이트 전극(433), 상기 드레인 전극(434)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(432), 상기 게이트 전극(433), 상기 드레인 전극(434)은 동일 물질로 제공될 수도 있으며, 또한 서로 다른 물질로 제공될 수 있다.
실시 예에 따른 반도체 소자는, 도 34에 도시된 바와 같이, 제3 절연층(445)을 포함할 수 있다. 상기 제3 절연층(445)은 상기 제2 절연층(443) 위에 배치될 수 있다. 상기 제3 절연층(445)은 상기 트랜지스터(430) 위에 배치될 수 있다. 상기 제3 절연층(445)은 상기 소스 전극(432) 위에 배치될 수 있다. 상기 제3 절연층(445)은 상기 드레인 전극(434) 위에 배치될 수 있다. 예로서, 상기 제3 절연층(445)은 절연물을 포함할 수 있다. 상기 제3 절연층(445)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(445)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
실시 예에 따른 반도체 소자는, 도 34에 도시된 바와 같이, 제1 본딩패드(471), 제2 본딩패드(473), 제3 본딩패드(475)를 포함할 수 있다. 예로서, 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)는 상기 발광구조물(410) 위에 배치될 수 있다. 상기 제2 본딩패드(473)와 상기 제3 본딩패드(475)는 상기 트랜지스터(430) 위에 배치될 수 있다.
상기 제1 본딩패드(471)는 상기 제1 도전형 반도체층(411)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(471)는 상기 제1 도전형 반도체층(411) 위에 배치될 수 있다. 상기 제1 본딩패드(471)는 상기 제3 절연층(445) 위에 배치될 수 있다. 상기 제1 본딩패드(471)는 제1 본딩패드 컨택홀(471h)을 통하여 상기 제1 도전형 반도체층(411)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(471)는 상기 제1 본딩패드 컨택홀(471h)에 제공된 제1 본딩패드 연장부(471p)를 포함할 수 있다. 상기 제1 본딩패드 컨택홀(471h)은 상기 제1 절연층(441), 상기 제2 절연층(443), 상기 제3 절연층(445)을 관통하여 제공될 수 있다. 한편, 도 34에는 상기 제1 본딩패드(471)가 상기 제1 도전형 반도체층(411)에 직접 접촉되는 것으로 도시되었으나, 실시 예에 의하면 상기 제1 도전형 반도체층(411) 위에 제1 전극이 더 배치될 수도 있다. 즉, 실시 예에 의하면, 상기 제1 도전형 반도체층(411) 위에 제1 전극이 배치되고, 제1 전극에 상기 제1 본딩패드(471)가 접촉되도록 구현될 수도 있다.
또한, 상기 제2 본딩패드(473)는 상기 제3 절연층(445) 위에 배치될 수 있다. 상기 제2 본딩패드(473)는 상기 소스 전극(432)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(473)의 일단은 상기 제3 절연층(445)을 관통하여 상기 소스 전극(432)의 상부 면에 접촉되어 배치될 수 있다. 상기 제2 본딩패드(473)는 상기 제3 절연층(445)에 제공된 제2 본딩패드 컨택홀(473h)을 통해 상기 소스 전극(432)에 전기적으로 연결될 수 있다.
또한, 상기 제3 본딩패드(475)는 상기 제3 절연층(445) 위에 배치될 수 있다. 상기 제3 본딩패드(475)는 상기 게이트 전극(433)에 전기적으로 연결될 수 있다. 예로서, 상기 제3 본딩패드(475)의 일단은 상기 제2 절연층(443)과 상기 제3 절연층(445)을 관통하여 상기 게이트 전극(433)의 상부 면에 접촉되어 배치될 수 있다. 상기 제3 본딩패드(475)는 상기 제2 절연층(443)과 상기 제3 절연층(445)에 제공된 제3 본딩패드 컨택홀(475h)을 통해 상기 게이트 전극(433)에 전기적으로 연결될 수 있다.
예로서, 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)는 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au, In, InAg, AuIn 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 반도체 소자는, 도 34에 도시된 바와 같이, 기판(405)을 포함할 수 있다. 예로서 상기 기판(405)은 상기 발광구조물(410)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(405)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(405)에 제공된 요철 구조는 상기 발광구조물(410)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(412)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(405)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
한편, 실시 예에 따른 반도체 소자는 예로서 플립칩 본딩 방식에 의하여 외부로부터 전원을 공급 받을 수도 있다. 도 34에는 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)가 상부 방향에 제공된 것으로 도시되었으나, 플립칩 본딩 방식이 적용되는 경우에는 상하 구조가 반전되어 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)가 아래에 배치되도록 제공될 수 있다. 이에 따라, 상기 기판(405)이 상부에 배치될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자가 플립칩 본딩 방식에 의하여 회로 기판에 전기적으로 연결되는 경우, 상기 제1 본딩패드(471)를 통하여 상기 제1 도전형 반도체층(411)에 전원이 공급될 수 있다. 또한, 상기 제2 본딩패드(473)를 통하여 상기 소스 전극(432)에 전원이 공급될 수 있다. 또한, 상기 제3 본딩패드(475)를 통하여 상기 게이트 전극(433)에 전원이 공급될 수 있다. 이에 따라, 상기 제3 본딩패드(475)를 통하여 상기 트랜지스터(430)의 문턱 전압보다 큰 전압이 인가되면, 상기 소스 전극(432)으로부터 상기 드레인 전극(434)으로 전류가 흐르게 된다. 그리고, 상기 드레인 전극(434)을 통하여 상기 제2 전극(422)에 전원이 인가될 수 있게 된다. 상기 제2 전극(422)에 인가된 전원은 상기 제2 도전형 반도체층(413)에 공급될 수 있다. 이에 따라, 상기 제1 도전형 반도체층(411)과 상기 제2 도전형 반도체층(413) 사이에 인가된 전원에 의하여 상기 발광구조물(410)에서 빛이 생성될 수 있게 된다.
실시 예에 의하면, 상기 제2 본딩패드(473)와 상기 제3 본딩패드(475)에 인가된 전원에 의하여 상기 트랜지스터(430)의 구동이 제어된다. 또한, 상기 트랜지스터(430)의 제어에 의하여 상기 제2 전극(422)에 전원 공급이 제어될 수 있다. 이에 따라, 상기 제1 본딩패드(471)에 인가된 전원과 상기 제2 전극(422)에 인가된 전원에 의하여 상기 발광구조물(410)에서의 발광이 제어될 수 있다. 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)에 인가되는 전원에 의하여 상기 트랜지스터(430)가 제어되고, 상기 발광구조물(410)에서의 발광이 제어될 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(430)의 제어를 통하여 상기 발광구조물(410)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(430)의 제어를 이용하여 상기 발광구조물(410)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(410)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(430)가 상기 발광구조물(410) 위에 배치되도록 함으로써, 상기 활성층(412)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(430)가 상기 활성층(412)의 측면에 배치된다면, 상기 트랜지스터(430)의 크기만큼 상기 활성층(412)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(430)가 상기 활성층(412) 위에 배치되도록 함으로써, 상기 활성층(412)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(410)에서 생성되는 빛의 양은 상기 활성층(412)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(412)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 34에서는 하나의 발광구조물(410)과 하나의 트랜지스터(430)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
한편, 도 35는 도 34에 도시된 반도체 소자에 적용된 게이트 전극의 예를 개념적으로 나타낸 도면이고, 도 36은 도 34에 도시된 반도체 소자에 적용된 소스 전극과 드레인 전극의 예를 개념적으로 나타낸 도면이다.
실시 예에 따른 반도체 소자에 의하면, 도 34 및 도 35에 도시된 바와 같이, 게이트 전극(433)이 게이트 몸체 전극(433a)과 게이트 분기 전극(433b)을 포함할 수 있다. 상기 게이트 분기 전극(433b)은 복수로 제공될 수 있다. 상기 게이트 분기 전극(433b)은 상기 게이트 몸체 전극(433a)으로부터 연장되어 배치될 수 있다. 상기 복수의 게이트 분기 전극(433b)은 서로 평행하게 연장되어 배치될 수 있다. 상기 복수의 게이트 분기 전극(433b)은 서로 이격되어 배치될 수 있다. 상기 게이트 전극(433)은 상기 반도체층(431)과 수직 방향으로 중첩되어 배치될 수 있다. 예로서, 상기 게이트 전극(433)의 상기 게이트 분기 전극(433b)이 상기 반도체층(431)과 수직 방향에서 중첩되도록 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자에 의하면, 도 34 및 도 36에 도시된 바와 같이, 소스 전극(432)이 소스 몸체 전극(432a)과 소스 분기 전극(432b)을 포함할 수 있다. 상기 소스 분기 전극(432b)은 복수로 제공될 수 있다. 상기 소스 분기 전극(432b)은 상기 소스 몸체 전극(432a)으로부터 연장되어 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)은 서로 평행하게 연장되어 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)은 서로 이격되어 배치될 수 있다. 상기 소스 전극(432)은 상기 반도체층(431)과 수직 방향에서 중첩되어 배치될 수 있다. 예로서, 상기 소스 전극(432)의 상기 소스 분기 전극(432b)이 상기 반도체층(431)과 수직 방향에서 중첩되도록 배치될 수 있다.
또한, 실시 예에 따른 반도체 소자에 의하면, 도 34 및 도 36에 도시된 바와 같이, 드레인 전극(434)이 드레인 몸체 전극(434a)과 드레인 분기 전극(434b)을 포함할 수 있다. 상기 드레인 분기 전극(434b)은 복수로 제공될 수 있다. 상기 드레인 분기 전극(434b)은 상기 드레인 몸체 전극(434a)으로부터 연장되어 배치될 수 있다. 상기 복수의 드레인 분기 전극(434b)은 서로 평행하게 연장되어 배치될 수 있다. 상기 복수의 드레인 분기 전극(434b)은 서로 이격되어 배치될 수 있다. 상기 드레인 전극(434)은 상기 반도체층(431)과 수직 방향에서 중첩되어 배치될 수 있다. 예로서, 상기 드레인 전극(434)의 상기 드레인 분기 전극(434b)이 상기 반도체층(431)과 수직 방향에서 중첩되도록 배치될 수 있다.
상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)은 서로 교대로 엇갈리게 배치될 수 있다. 상기 소스 분기 전극(432b)이 상기 드레인 분기 전극(434b) 사이에 배치될 수 있다. 상기 드레인 분기 전극(434b)이 상기 소스 분기 전극(432b) 사이에 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)은 상기 반도체층(431) 위에서 서로 교대로 엇갈리게 배치되어 복수의 채널을 제공할 수 있다. 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)은 상기 반도체층(431) 위에서 수평 방향으로 서로 중첩되어 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b) 간에 상기 반도체층(431) 위에서 수평 방향으로 서로 중첩된 영역에서 채널이 제공될 수 있다.
예로서, 도 36에 도시된 바와 같이, 상기 소스 분기 전극(432b)이 3 개로 제공되고 상기 드레인 분기 전극(434b)이 2 개로 제공될 수 있다. 상기 2 개의 드레인 분기 전극(434b)이 상기 3 개의 소스 분기 전극(432b) 사이에 배치될 수 있다. 상기 3 개의 소스 분기 전극(432b)과 상기 2 개의 드레인 분기 전극(434b)이 상기 반도체층(431) 위에 배치될 수 있다. 상기 3 개의 소스 분기 전극(432b)과 상기 2 개의 드레인 분기 전극(434b)이 4 개의 채널을 제공할 수 있게 된다. 이때, 각 채널은 상기 소스 분기 전극(432b)으로부터 상기 드레인 분기 전극(434b)까지의 거리인 채널 길이(L)를 가질 수 있다. 또한, 각 채널은 상기 소스 분기 전극(432b)과 상기 드레인 분기 전극(434b)이 수평 방향으로 중첩되어 배치된 채널 폭(W)을 가질 수 있다.
실시 예에 의하면, 상기 소스 분기 전극(432b)과 상기 드레인 분기 전극(434b) 간에 제공된 채널에서의 전류 흐름을 제어하기 위하여 상기 게이트 전극(433)이 도 35에 도시된 바와 같이 제공될 수 있다. 예로서, 상기 게이트 전극(433)이 4 개의 게이트 분기 전극(433b)을 포함할 수 있다. 상기 복수의 게이트 분기 전극(433b)은 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)에 의하여 제공되는 상기 복수의 채널에 수직 방향으로 중첩되어 배치될 수 있다. 상기 게이트 분기 전극(433b)의 폭은 상기 채널 길이(L)에 비해 더 크게 제공될 수 있다. 상기 게이트 분기 전극(433b)은 상기 소스 분기 전극(432b)의 일부 영역과 상기 드레인 분기 전극(434b)의 일부 영역에 수직 방향으로 중첩될 수 있다.
한편, 도 35에서는 상기 게이트 전극(433)이 복수의 게이트 분기 전극(433b)을 포함하는 경우를 나타내었으나, 상기 게이트 전극(433)은 분기된 전극 없이 상기 소스 전극(432)과 상기 드레인 전극(434) 간에 제공되는 채널 영역에 수직 방향으로 제공되어 상기 소스 전극(432)과 상기 드레인 전극(434) 간의 전류 흐름을 제어할 수도 있다. 상기 게이트 전극(433)이 분기 전극을 갖는 경우와 분기 전극을 갖지 않는 경우에 대한 비교는 뒤에서 추가로 설명하기로 한다.
실시 예에 따른 반도체 소자에 의하면, 도 34에 도시된 바와 같이, 상기 게이트 전극(433)은 게이트 몸체 전극(433a)과 게이트 분기 전극(433b)을 포함할 수 있다. 상기 게이트 몸체 전극(433a)은 복수로 제공될 수 있다. 예로서, 상기 제3 본딩패드(475)는 상기 제3 본딩패드 컨택홀(475h)을 통하여 상기 게이트 몸체 전극(433a)에 전기적으로 연결될 수 있다. 상기 제3 본딩패드(475)는 상기 제3 본딩패드 컨택홀(475h)을 통하여 상기 게이트 몸체 전극(433a)의 상부 면에 직접 접촉될 수 있다. 도 34에는 상기 제3 본딩패드 컨택홀(475h)이 상기 게이트 몸체 전극(433a) 위에 제공되는 경우를 도시하였으나, 상기 제3 본딩패드 컨택홀(475h)은 상기 게이트 분기 전극(433b) 위에 제공될 수도 있다. 이때, 상기 제3 본딩패드(475)는 상기 제3 본딩패드 컨택홀(475h)을 통하여 상기 게이트 분기 전극(433b)의 상부 면에 연결될 수 있다.
또한, 상기 소스 전극(432)은 소스 몸체 전극(432a)과 소스 분기 전극(432b)을 포함할 수 있다. 상기 소스 분기 전극(432b)은 복수로 제공될 수 있다. 예로서, 상기 제2 본딩패드(473)는 상기 제2 본딩패드 컨택홀(473h)을 통하여 상기 소스 분기 전극(432b)에 전기적으로 연결될 수 있다. 상기 제2 본딩패드(473)는 상기 제2 본딩패드 컨택홀(473h)을 통하여 상기 소스 분기 전극(432b)의 상부 면에 직접 접촉될 수 있다. 도 34에서는 상기 제2 본딩패드 컨택홀(473h)이 상기 소스 분기 전극(432b) 위에 제공되는 경우를 도시하였으나, 상기 제2 본딩패드 컨택홀(473h)은 상기 소스 몸체 전극(432a) 위에 제공될 수도 있다. 이때, 상기 제2 본딩패드(473)는 상기 제2 본딩패드 컨택홀(473h)을 통하여 상기 소스 몸체 전극(432a)의 상부 면에 직접 접촉될 수 있다. 또한, 상기 제2 본딩패드 컨택홀(473h)은 상기 복수의 소스 분기 전극(432b) 중에서 가운데에 위치된 분기 전극 위에 제공될 수도 있으며, 외곽에 배치된 분기 전극 위에 배치될 수도 있다.
또한, 상기 드레인 전극(434)은 드레인 몸체 전극(434a)과 드레인 분기 전극(434b)을 포함할 수 있다. 상기 드레인 분기 전극(434b)은 복수로 제공될 수 있다. 예로서, 상기 드레인 전극(434)은 상기 드레인 컨택홀(434h)을 통하여 상기 제2 전극(422)에 전기적으로 연결될 수 있다. 상기 드레인 몸체 전극(434a)은 상기 드레인 컨택홀(434h)을 통하여 상기 제2 전극(422)의 상부 면에 직접 접촉될 수 있다. 도 34에서는 상기 드레인 컨택홀(434h)이 상기 드레인 몸체 전극(434a) 아래에 제공되는 경우를 도시하였으나, 상기 드레인 컨택홀(434h)은 상기 드레인 분기 전극(434b) 아래에 제공될 수도 있다. 이때, 상기 드레인 분기 전극(434b)은 상기 드레인 컨택홀(434h)을 통하여 상기 제2 전극(422)의 상부 면에 직접 접촉될 수 있다.
실시 예에 의하면, 상기 소스 분기 전극(432b)의 개수, 상기 게이트 분기 전극(433b)의 개수, 상기 드레인 분기 전극(434b)의 개수는 반도체 소자의 크기 및 반도체 소자의 설계 목적 등에 따라 다양하게 변경될 수 있다.
그러면, 도 37 및 도 38을 참조하여, 게이트 전극, 소스 전극, 드레인 전극의 구조 변화에 따른 트랜지스터의 효과 차이를 설명하기로 한다. 도 37은 일반적인 트랜지스터의 전류이득을 설명하는 도면이고, 도 38은 도 34에 도시된 반도체 소자에 있어, 게이트 전극의 분기 전극 수에 따른 소스 전극과 드레인 전극 간의 전압-전류 변화를 나타낸 그래프이다.
도 37에 도시된 바와 같이, 일반적인 트랜지스터는 반도체층, 게이트 전극, 소스 전극, 드레인 전극을 포함할 수 있다. 소스 전극과 드레인 전극 간에 채널이 제공될 수 있으며, 채널은 소스 전극으로부터 드레인 전극까지의 채널 길이(L)와 채널 폭(W)을 가질 수 있다.
도 37에 도시된 구조를 갖는 트랜지스터는 소스 전극과 드레인 전극 간에 흐르는 전류(Id)가 전류이득(K)에 비례하는 것으로 알려져 있다. 전류이득은 다음 식으로 표현될 수 있다.
K=(1/2)μeff Cg (W/L)
μeff: 전계효과 이동도
Cg: 단위 면적 당 게이트 정전용량
실시 예에서는 전류이득(K)을 높이기 위하여, 채널 폭(W)과 채널 길이(L)의 비율(W/L)을 증가시키기 위한 방안으로서, 소스 전극과 드레인 전극의 결합 구조에 변화를 주는 방안을 고려하였다. 즉, 실시 예에 의하면, 도 36을 참조하여 설명된 바와 같이, 소스 전극(432)이 소스 몸체 전극(432a)과 복수의 소스 분기 전극(432b)을 포함할 수 있으며, 드레인 전극(434)이 드레인 몸체 전극(434a)과 복수의 드레인 분기 전극(434b)을 포함할 수 있다.
예로서, 도 36에 도시된 구조를 갖는 트랜지스터는 3 개의 소스 분기 전극(432b), 2 개의 드레인 분기 전극(434b), 4 개의 채널을 포함할 수 있다. 각 채널은 소스 분기 전극(432b)과 드레인 분기 전극(434b) 사이에 제공될 수 있다. 각 채널은 채널 폭(W)과 채널 길이(L)를 가질 수 있다.
한편, 도 35를 참조하여 설명된 바와 같이, 채널층에서의 전류 흐름을 제어하는 게이트 전극(433)은 게이트 몸체 전극(433a)과 복수의 게이트 분기 전극(433b)을 포함할 수 있다. 복수의 게이트 분기 전극(433b)의 개수는 채널 수에 대응되도록 제공될 수 있다. 도 35에 도시된 게이트 전극(433)은 4 개의 채널에 대응되도록 4 개의 게이트 분기 전극(433b)을 포함할 수 있다.
[표 1]은 실시 예에 따른 트랜지스터에 있어서, 게이트 전극, 소스 전극, 드레인 전극의 구조 변화에 따른 데이터를 나타낸 것이다.
| 게이트 분기전극 개수 |
채널 개수(n) |
전류밀도 |
(W/L)*n |
SD 전류 (mA) |
선폭비 |
전류 밀도비 |
(선폭비)* (전류밀도비) |
| 2 Gate | 2 | 0.000286 | 28 | 5.65E-06 | 1.00 | 1.00 | 1.0 |
| 3 Gate | 3 | 0.000317 | 42 | 8.88E-06 | 1.50 | 1.11 | 1.7 |
| 4 Gate | 4 | 0.000397 | 56 | 1.71E-05 | 2.00 | 1.39 | 2.8 |
| Full Gate | 4 | 0.000219 | 48 | 6.96E-06 | 1.71 | 0.77 | 1.3 |
| 6 Gate | 6 | 0.000103 | 216 | 2.16E-05 | 7.71 | 0.36 | 2.8 |
[표 1]에 기재된 “2 Gate” 구조의 트랜지스터, “3 Gate” 구조의 트랜지스터, “4 Gate” 구조의 트랜지스터는 각각 게이트 전극, 소스 전극, 드레인 전극이 도 35 및 도 36에 도시된 구조와 유사하게 제공될 수 있다. “2 Gate” 구조의 트랜지스터는 2 개의 게이트 분기 전극을 포함할 수 있고, 소스 분기 전극과 드레인 분기 전극 간에 제공된 채널 개수가 2 개이다. “3 Gate” 구조의 트랜지스터는 3 개의 게이트 분기 전극을 포함할 수 있고, 소스 분기 전극과 드레인 분기 전극 간에 제공된 채널 개수가 3 개이다. “4 Gate” 구조의 트랜지스터는 4 개의 게이트 분기 전극을 포함할 수 있고, 소스 분기 전극과 드레인 분기 전극 간에 제공된 채널 개수가 4 개이다. “2 Gate” 구조의 트랜지스터, “3 Gate” 구조의 트랜지스터, “4 Gate” 구조의 트랜지스터의 각 채널 폭(W)과 채널 길이(L)는 동일하게 제공될 수 있다. 예로서, 채널 폭(W)과 채널 길이(L)의 비율(W/L)이 14가 되는 경우에 대하여 데이터가 추출되었다. 선폭비와 전류밀도비는 “2 Gate” 구조에 대한 상대 값을 나타낸 것이다. 전류밀도는 반도체층에 인가되는 전류의 밀도를 나타낸 것이다.
도 38은 [표 1]에 기재된 각 구조의 트랜지스터에 있어서, 게이트 전극에 15V가 인가된 경우에, 소스 전극과 드레인 전극 간의 전압 차이에 대한 소스-드레인 전류를 나타낸 그래프이다. [표 1] 및 도 38에 도시된 바와 같이, “2 Gate” 구조에서 “4 Gate” 구조로 갈수록 동일한 소스-드레인 전압에 대해 더 큰 소스-드레인 전류가 흐르는 것을 알 수 있다.
[표 1]에 기재된 “Full Gate” 구조의 트랜지스터는 4 개의 채널을 포함하고, 게이트 전극이 분기된 전극을 포함하지 않는 경우를 나타낸 것이다. 예로서, “Full Gate” 구조의 트랜지스터는 채널 폭(W)과 채널 길이(L)의 비율(W/L)이 12가 되는 경우에 대하여 데이터가 추출되었다. 한편, “Full Gate” 구조의 트랜지스터는 전류이득에 영향을 줄 것으로 예상되는 “(W/L)*n”의 값이 “3 Gate” 구조와 “4 Gate” 구조의 사이 값을 갖지만, 도 38에 도시된 바와 같이, 소스-드레인 전류 값은 “2 Gate” 구조와 “3 Gate” 구조의 사이 값을 갖는 것을 확인할 수 있다. 추출된 데이터에 의하면, 채널의 구조가 분기 전극들로부터 결합된 가지 구조처럼 복잡하게 제공되는 경우에는 채널 길이(L), 채널 폭(W), 채널 개수(n)뿐만 아니라 전류밀도의 영향도 받는 것으로 확인된다. 이와 같이, 채널의 구조가 분기 전극들로부터 결합된 가지 구조처럼 복잡하게 제공되는 경우에는, 소스-드레인 전류 값을 추정함에 있어 “선폭비*전류밀도비”에 대한 값이 고려될 필요가 있다.
[표 1]에 기재된 “6 Gate” 구조의 트랜지스터는 6 개의 게이트 분기 전극을 포함할 수 있고, 소스 분기 전극과 드레인 분기 전극 간에 제공된 채널 개수가 6 개이다. 예로서, “6 Gate” 구조의 트랜지스터는 채널 폭(W)과 채널 길이(L)의 비율(W/L)이 36이 되는 경우에 대하여 데이터가 추출되었다. [표 1] 및 도 38에 도시된 바와 같이, “6 Gate” 구조의 트랜지스터가 다른 구조의 트랜지스터에 비하여 동일한 소스-드레인 전압에 대해 더 큰 소스-드레인 전류가 흐르는 것을 알 수 있다.
이상에서 도 35 내지 도 38을 참조하여 설명된 게이트 전극, 소스 전극, 드레인 전극의 구조는 도 34를 참조하여 설명된 반도체 소자에만 제한적으로 적용되는 것이 아니며, 도 1 내지 도 34를 참조하여 설명된 실시 예에 따른 모든 반도체 소자에 적용될 수 있다. 즉, 도 1 내지 도 34를 참조하여 설명된 반도체 소자는 분기 전극을 갖는 소스 전극과 분기 전극을 갖는 드레인 전극을 포함할 수 있다. 또한, 도 1 내지 도 34를 참조하여 설명된 반도체 소자는 분기 전극을 갖는 게이트 전극을 포함할 수도 있다.
그러면, 도 39 내지 도 44를 참조하여 실시 예에 따른 반도체 소자 제조방법을 설명하기로 한다. 도 39 내지 도 44는 도 34에 도시된 반도체 소자의 제조방법을 설명하는 도면이다. 도 39 내지 도 44에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 E-E 선에 따른 단면도를 나타낸 것이다.
실시 예에 따른 반도체 소자 제조방법에 의하면, 도 39에 도시된 바와 같이, 기판(405) 위에 발광구조물(410)이 형성될 수 있다. 예로서, 상기 발광구조물(410)은 상기 기판(405) 위에 성장되어 형성될 수 있다. 상기 발광구조물(410)은 제1 도전형 반도체층(411), 활성층(412), 제2 도전형 반도체층(413)을 포함할 수 있다.
예로서, 상기 제1 도전형 반도체층(411)이 제1 도전형 도펀트로서 n형 도펀트가 첨가된 n형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(413)이 제2 도전형 도펀트로서 p형 도펀트가 첨가된 p형 반도체층으로 형성될 수 있다. 또한, 이와 반대로, 상기 제1 도전형 반도체층(411)이 p형 반도체층으로 형성되고, 상기 제2 도전형 반도체층(413)이 n형 반도체층으로 형성될 수도 있다. 이하에서는, 예로서 상기 제1 도전형 반도체층(411)이 n형 반도체층으로 제공되고, 상기 제2 도전형 반도체층(413)이 p형 반도체층으로 제공된 경우를 기준으로 설명하기로 한다.
상기 발광구조물(410)은 상기 활성층(412)을 구성하는 물질에 따라 생성되는 빛의 파장 대역이 변화될 수 있다. 상기 활성층(412)을 구성하는 물질에 따라 상기 제1 도전형 반도체층(411)과 상기 제2 도전형 반도체층(413)을 구성하는 물질의 선택이 변화될 수 있다. 상기 발광구조물(410)은 화합물 반도체로 구현될 수 있다. 상기 발광구조물(410)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예로서, 상기 발광구조물(410)은 알루미늄(Al), 갈륨(Ga), 인듐(In), 인(P), 비소(As), 질소(N)를 포함하는 그룹으로부터 선택된 적어도 두 개 이상의 원소를 포함하여 구현될 수 있다.
상기 활성층(412)은 상기 제1 도전형 반도체층(411)을 통해서 주입되는 전자(또는 정공)와 상기 제2 도전형 반도체층(413)을 통해서 주입되는 정공(또는 전자)이 서로 만나서, 상기 활성층(412)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 의해서 빛을 방출하는 층이다. 상기 활성층(412)은 단일 우물 구조, 다중 우물 구조, 양자점 구조 또는 양자선 구조 중 어느 하나로 형성될 수 있다. 상기 활성층(412)은 화합물 반도체로 구현될 수 있다. 상기 활성층(412)은 예로서 II족-VI족 또는 III족-V족 화합물 반도체로 구현될 수 있다.
상기 활성층(412)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 활성층(412)은 예로서 InxAlyGa1 -x- yN (0≤≤x≤≤1, 0≤≤y≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(412)이 다중 우물 구조로 구현된 경우, 상기 활성층(412)은 복수의 우물층과 복수의 장벽층이 적층되어 구현될 수 있다. 또한, 상기 활성층(412)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 활성층(412)은 예로서 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 활성층(412)은 예를 들어 AlGaInP, AlInP, GaP, GaInP 등에서 선택될 수 있다.
상기 제1 도전형 반도체층(411)은 예를 들어, n형 반도체층을 포함할 수 있다. 상기 제1 도전형 반도체층(411)은 화합물 반도체로 구현될 수 있다. 상기 제1 도전형 반도체층(411)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(412)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(411)은 InxAlyGa1 -x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(412)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제1 도전형 반도체층(411)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수도 있다. 상기 제1 도전형 반도체층(411)은 상기 조성식에서 y는 0.5의 값을 갖고, x는 0.5 내지 0.8의 값을 가질 수도 있다. 상기 제1 도전형 반도체층(411)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Si, Ge, Sn, Se, Te 등의 n형 도펀트가 도핑될 수 있다.
상기 제2 도전형 반도체층(413)은 화합물 반도체로 구현될 수 있다. 상기 제2 도전형 반도체층(413)은 예로서 II족-VI족 화합물 반도체 또는 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 활성층(412)에서 청색 파장 대역 또는 녹색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(413)은 예로서 InxAlyGa1-x-yN (0≤≤x≤≤1, 0≤≤y≤≤1, 0≤≤x+y≤≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 또한, 상기 활성층(412)에서 적색 파장 대역의 빛이 생성되는 경우, 상기 제2 도전형 반도체층(413)은 (AlxGa1 -x)yIn1 - yP(0≤≤x≤≤1, 0≤≤y≤1)의 조성식을 갖는 반도체 재료로 구현될 수 있다. 상기 제2 도전형 반도체층(413)은, 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP, AlInP, GaInP 등을 포함하는 그룹 중에서 선택될 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
예로서 상기 기판(405)은 상기 발광구조물(410)이 성장될 수 있는 성장기판일 수 있다. 예로서, 상기 기판(405)의 상부 면에 요철구조가 제공될 수 있다. 상기 기판(405)에 제공된 요철 구조는 상기 발광구조물(410)의 성장 시에 결함을 줄이고 결정품질을 향상시킬 수 있으며, 상기 활성층(412)에서 발광되는 빛을 반사시켜 발광 효율을 향상시킬 수 있다. 상기 기판(405)은 예를 들어, 사파이어 기판(Al2O3), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 등을 포함하는 그룹 중에서 적어도 하나를 포함할 수 있다.
그리고, 상기 발광구조물(410) 위에 제2 전극(422)이 형성될 수 있다. 상기 제2 전극(422)은 상기 제2 도전형 반도체층(413) 위에 배치될 수 있다. 상기 제2 전극(422)은 상기 제2 도전형 반도체층(413)의 상부 면 일부 영역에 배치될 수 있다.
예로서, 상기 제2 전극(422)은 상기 제2 도전형 반도체층(413)과 오믹 접촉되는 물질을 포함할 수 있다. 상기 제2 전극(422)은 예로서 투명 전도성 산화물(Transparent Conductive Oxide)을 포함할 수 있다. 예컨대, 상기 제2 전극(422)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride), ZnO, IrOx, RuOx, NiO, Pt, Ag, Ti 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이어서, 도 40에 도시된 바와 같이, 상기 발광구조물(410)에 대한 식각 공정을 통하여 상기 제1 도전형 반도체층(411)의 상부 면 일부가 노출되도록 형성될 수 있다. 상기 제2 도전형 반도체층(413)의 일부 영역과 상기 활성층(412)의 일부 영역에 대한 식각을 통하여 상기 제1 도전형 반도체층(411)의 상부 면 일부가 노출되도록 형성될 수 있다. 이때. 상기 제1 도전형 반도체층(411)의 일부 영역도 식각될 수 있으며, 상기 제1 도전형 반도체층(411)은 영역에 따라 서로 다른 두께를 갖는 단차 구조로 제공될 수 있다.
그리고, 도 41에 도시된 바와 같이, 상기 발광구조물(410) 위에 제1 절연층(441)이 형성될 수 있다. 상기 제1 절연층(441)은 상기 제2 도전형 반도체층(413) 위에 배치될 수 있다. 상기 제1 절연층(441)은 상기 제2 전극(422) 위에 배치될 수 있다.
예로서, 상기 제1 절연층(441)은 절연물을 포함할 수 있다. 예컨대, 상기 제1 절연층(441)은 산화물 또는 질화물을 포함할 수 있다. 상기 제1 절연층(441)은 실리콘 계열의 산화물 또는 실리콘 계열의 질화물을 포함할 수 있다. 상기 제1 절연층(441)은 금속 산화물을 포함할 수 있다. 상기 제1 절연층(441)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다. 상기 제1 절연층(441)은 TiO2를 포함하는 금속 산화물을 포함할 수 있다.
상기 제1 절연층(441)은 서로 다른 굴절률을 갖는 복수의 층으로 제공될 수도 있다. 예로서, 상기 제1 절연층(441)은 제1 굴절률을 갖는 제1층과 상기 제1 굴절률과 다른 제2 굴절률을 갖는 제2층이 하나의 쌍으로 적층될 수 있으며, 복수의 쌍이 순차적으로 적층될 수 있다. 이에 따라, 상기 제1 절연층(441)은 DBR(Distributed Bragg Reflectors) 층으로 제공될 수 있으며, 상기 발광구조물(410)로부터 입사되는 빛을 반사시킬 수 있다. 하나의 예로서, 상기 제1 절연층(441)은 SiO2층과 TiO2층이 하나의 쌍을 이루고 복수의 쌍이 적층되어 제공될 수도 있다.
그리고, 도 41에 도시된 바와 같이, 상기 제1 절연층(441) 위에 게이트 전극(433)이 형성될 수 있다. 상기 게이트 전극(433)은 게이트 몸체 전극(433a)과 게이트 분기 전극(433b)을 포함할 수 있다. 상기 게이트 분기 전극(433b)은 복수로 형성될 수 있다. 상기 게이트 분기 전극(433b)은 상기 게이트 몸체 전극(433a)으로부터 연장되어 배치될 수 있다. 상기 복수의 게이트 분기 전극(433b)은 서로 평행하게 연장되어 배치될 수 있다. 상기 복수의 게이트 분기 전극(433b)은 서로 이격되어 배치될 수 있다.
상기 게이트 전극(433)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
다음으로, 도 42에 도시된 바와 같이, 상기 게이트 전극(433) 위에 제2 절연층(443)이 형성될 수 있다. 상기 제2 절연층(443)은 상기 발광구조물(410) 위에 제공될 수 있다. 상기 제2 절연층(443)은 상기 발광구조물(410)의 상부 면과 측면에 제공될 수 있다.
예로서, 상기 제2 절연층(443)은 절연물을 포함할 수 있다. 상기 제2 절연층(443)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제2 절연층(443)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
그리고, 도 42에 도시된 바와 같이, 상기 제2 절연층(443) 위에 반도체층(431)이 형성될 수 있다. 상기 반도체층(431)은 상기 제2 절연층(443)의 상부 면 일부 영역에 배치될 수 있다. 예로서, 상기 반도체층(431)은 상기 제2 절연층(443) 위에서 상기 제2 전극(422)과 수직 방향에서 서로 중첩되어 배치될 수 있다. 상기 반도체층(431)은 상기 제2 절연층(443) 위에서 상기 게이트 전극(433)과 수직 방향에서 서로 중첩되어 배치될 수 있다. 상기 반도체층(431)은 상기 제2 절연층(443) 위에서 상기 게이트 분기 전극(433b)과 수직 방향에서 서로 중첩되어 배치될 수 있다.
상기 반도체층(431)은 예컨대 상기 발광구조물(410)을 형성하는 물질과 서로 다른 물질로 형성될 수 있다. 예로서, 상기 반도체층(431)은 비정질 실리콘, 다결정 실리콘, 단결정 실리콘, 산화물 반도체 등을 포함하는 그룹 중에서 선택될 수 있다. 상기 반도체층(431)을 구성하는 물질은 상기 발광구조물(410)의 형성 온도에 비하여 더 낮은 온도에서 형성될 수 있는 물질 중에서 선택될 수 있다. 이에 따라, 상기 발광구조물(410)이 형성된 뒤에 상기 반도체층(431)이 형성되어도 상기 발광구조물(410)의 물성에 영향을 미치지 않게 되며 상기 발광구조물(410)의 광 추출 효율이 저하되는 것을 방지할 수 있게 된다. 상기 산화물 반도체는 예로서 IGZO(Indium Gallium Zinc Oxide), IGO(Indium Gallium Oxide), IZO(Indium Zinc Oxide)를 포함하는 그룹 중에서 선택될 수 있다.
이어서, 도 43에 도시된 바와 같이, 상기 제1 절연층(441)과 상기 제2 절연층(443)을 관통하는 드레인 컨택홀(434h)이 형성될 수 있다. 그리고, 상기 반도체층(431) 위에 소스 전극(432)과 드레인 전극(434)이 형성될 수 있다. 상기 드레인 전극(434)은 상기 드레인 컨택홀(434h)을 통해 상기 제2 전극(422)과 전기적으로 연결될 수 있다.
상기 소스 전극(432)은 소스 몸체 전극(432a)과 소스 분기 전극(432b)을 포함할 수 있다. 상기 소스 분기 전극(432b)은 복수로 제공될 수 있다. 상기 소스 분기 전극(432b)은 상기 소스 몸체 전극(432a)으로부터 연장되어 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)은 서로 평행하게 연장되어 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)은 서로 이격되어 배치될 수 있다. 상기 소스 전극(432)은 상기 반도체층(431)과 수직 방향에서 중첩되어 배치될 수 있다. 예로서, 상기 소스 전극(432)의 상기 소스 분기 전극(432b)이 상기 반도체층(431)과 수직 방향에서 중첩되도록 배치될 수 있다.
상기 드레인 전극(434)은 드레인 몸체 전극(434a)과 드레인 분기 전극(434b)을 포함할 수 있다. 상기 드레인 분기 전극(434b)은 복수로 제공될 수 있다. 상기 드레인 분기 전극(434b)은 상기 드레인 몸체 전극(434a)으로부터 연장되어 배치될 수 있다. 상기 복수의 드레인 분기 전극(434b)은 서로 평행하게 연장되어 배치될 수 있다. 상기 복수의 드레인 분기 전극(434b)은 서로 이격되어 배치될 수 있다. 상기 드레인 전극(434)은 상기 반도체층(431)과 수직 방향에서 중첩되어 배치될 수 있다. 예로서, 상기 드레인 전극(434)의 상기 드레인 분기 전극(434b)이 상기 반도체층(431)과 수직 방향에서 중첩되도록 배치될 수 있다.
상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)은 서로 교대로 엇갈리게 배치될 수 있다. 상기 소스 분기 전극(432b)이 상기 드레인 분기 전극(434b) 사이에 배치될 수 있다. 상기 드레인 분기 전극(434b)이 상기 소스 분기 전극(432b) 사이에 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)은 상기 반도체층(431) 위에서 서로 교대로 엇갈리게 배치되어 복수의 채널을 제공할 수 있다. 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)은 상기 반도체층(431) 위에서 수평 방향으로 서로 중첩되어 배치될 수 있다. 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b) 간에 상기 반도체층(431) 위에서 수평 방향으로 서로 중첩된 영역에서 채널이 제공될 수 있다.
예로서, 상기 소스 분기 전극(432b)이 3 개로 제공되고 상기 드레인 분기 전극(434b)이 2 개로 제공될 수 있다. 상기 2 개의 드레인 분기 전극(434b)이 상기 3 개의 소스 분기 전극(432b) 사이에 배치될 수 있다. 상기 3 개의 소스 분기 전극(432b)과 상기 2 개의 드레인 분기 전극(434b)이 상기 반도체층(431) 위에 배치될 수 있다. 상기 3 개의 소스 분기 전극(432b)과 상기 2 개의 드레인 분기 전극(434b)이 4 개의 채널을 제공할 수 있게 된다. 이때, 각 채널은 상기 소스 분기 전극(432b)으로부터 상기 드레인 분기 전극(434b)까지의 거리인 채널 길이(L)를 가질 수 있다. 또한, 각 채널은 상기 소스 분기 전극(432b)과 상기 드레인 분기 전극(434b)이 수평 방향으로 중첩되어 배치된 채널 폭(W)을 가질 수 있다.
실시 예에 의하면, 상기 소스 분기 전극(432b)과 상기 드레인 분기 전극(434b) 간에 제공된 채널에서의 전류 흐름을 제어하기 위하여 상기 게이트 전극(433)이 제공될 수 있다. 예로서, 상기 게이트 전극(433)이 4 개의 게이트 분기 전극(433b)을 포함할 수 있다. 상기 복수의 게이트 분기 전극(433b)은 상기 복수의 소스 분기 전극(432b)과 상기 복수의 드레인 분기 전극(434b)에 의하여 제공되는 상기 복수의 채널에 수직 방향으로 중첩되어 배치될 수 있다. 상기 게이트 분기 전극(433b)의 폭은 상기 채널 길이(L)에 비해 더 크게 제공될 수 있다. 상기 게이트 분기 전극(433b)은 상기 소스 분기 전극(432b)의 일부 영역과 상기 드레인 분기 전극(434b)의 일부 영역에 수직 방향으로 중첩될 수 있다.
실시 예에 의하면, 상기 소스 분기 전극(432b)의 개수, 상기 게이트 분기 전극(433b)의 개수, 상기 드레인 분기 전극(434b)의 개수는 반도체 소자의 크기 및 반도체 소자의 설계 목적 등에 따라 다양하게 변경될 수 있다.
상기 소스 전극(432), 상기 드레인 전극(434)은 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(432), 상기 게이트 전극(433), 상기 드레인 전극(434)은 동일 물질로 제공될 수도 있으며, 또한 서로 다른 물질로 제공될 수 있다.
다음으로, 도 44에 도시된 바와 같이, 상기 소스 전극(432)과 상기 드레인 전극(434) 위에 제3 절연층(445)이 형성될 수 있다. 상기 제3 절연층(445)은 상기 제2 절연층(443) 위에 배치될 수 있다. 예로서, 상기 제3 절연층(445)은 절연물을 포함할 수 있다. 상기 제3 절연층(445)은 산화물, 질화물, 또는 유기물을 포함할 수 있다. 상기 제3 절연층(445)은 예로서 SiO2, SiNx, Al2O3 등의 물질 중에서 적어도 하나가 선택될 수 있다.
이어서, 상기 제3 절연층(435)을 관통하는 제2 본딩패드 컨택홀(473h)이 형성될 수 있다. 상기 제2 본딩패드 컨택홀(473h)은 상기 소스 전극(432)의 상부 면을 노출시킬 수 있다. 예로서, 상기 제2 본딩패드 컨택홀(473h)은 상기 소스 분기 전극(432b)의 상부 면을 노출시킬 수 있다.
그리고, 상기 제2 절연층(433)과 상기 제3 절연층(435)을 관통하는 제3 본딩패드 컨택홀(475h)이 형성될 수 있다. 상기 제3 본딩패드 컨택홀(475h)은 상기 게이트 전극(433)의 상부 면을 노출시킬 수 있다. 예로서, 상기 제3 본딩패드 컨택홀(473h)은 상기 게이트 몸체 전극(433a)의 상부 면을 노출시킬 수 있다.
또한, 상기 제1 절연층(431), 상기 제2 절연층(433), 상기 제3 절연층(435)을 관통하는 제1 본딩패드 컨택홀(471h)이 형성될 수 있다. 상기 제1 본딩패드 컨택홀(471h)은 상기 제1 도전형 반도체층(411)의 상부 면을 노출시킬 수 있다.
다음으로, 도 44에 도시된 바와 같이, 상기 제3 절연층(445) 위에 제1 본딩패드(471), 제2 본딩패드(473), 제3 본딩패드(475)가 형성될 수 있다.
상기 제1 본딩패드(471)는 상기 제1 도전형 반도체층(411)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(471)는 상기 제1 도전형 반도체층(411) 위에 배치될 수 있다. 상기 제1 본딩패드(471)는 상기 제1 본딩패드 컨택홀(471h)을 통하여 상기 제1 도전형 반도체층(411)에 전기적으로 연결될 수 있다. 상기 제1 본딩패드(471)는 상기 제1 본딩패드 컨택홀(471h)에 제공된 제1 본딩패드 연장부(471p)를 포함할 수 있다.
한편, 도 44에는 상기 제1 본딩패드(471)가 상기 제1 도전형 반도체층(411)에 직접 접촉되는 것으로 도시되었으나, 실시 예에 의하면 상기 제1 도전형 반도체층(411) 위에 제1 전극이 더 배치될 수도 있다. 즉, 실시 예에 의하면, 상기 제1 도전형 반도체층(411) 위에 제1 전극이 배치되고, 제1 전극에 상기 제1 본딩패드(471)가 접촉되도록 구현될 수도 있다.
또한, 상기 제2 본딩패드(473)는 상기 소스 전극(432)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 본딩패드(473)의 일단은 상기 제3 절연층(445)을 관통하여 상기 소스 전극(432)의 상부 면에 접촉되어 배치될 수 있다. 상기 제2 본딩패드(473)는 상기 제3 절연층(445)에 제공된 제2 본딩패드 컨택홀(473h)을 통해 상기 소스 전극(432)에 전기적으로 연결될 수 있다.
또한, 상기 제3 본딩패드(475)는 상기 게이트 전극(433)에 전기적으로 연결될 수 있다. 예로서, 상기 제3 본딩패드(475)의 일단은 상기 제2 절연층(443)과 상기 제3 절연층(445)을 관통하여 상기 게이트 전극(433)의 상부 면에 접촉되어 배치될 수 있다. 상기 제3 본딩패드(475)는 상기 제2 절연층(443)과 상기 제3 절연층(445)에 제공된 제3 본딩패드 컨택홀(475h)을 통해 상기 게이트 전극(433)에 전기적으로 연결될 수 있다.
예로서, 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)는 Cr, Ni, Ti, Ge, Zn, Mg, Ca, Al, Ag, Rh, W, Pt, Au, AuGe, AuGe/Ni/Au, In, InAg, AuIn 등에서 선택된 적어도 어느 하나를 포함하는 단일층 또는 다중층을 포함할 수 있다.
이상에서 설명된 실시 예에 따른 반도체 소자 제조방법은 하나의 예시이며, 본원이 속한 기술분야에서 통상의 지식을 가진 자에게는 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
한편, 실시 예에 따른 반도체 소자는 예로서 플립칩 본딩 방식에 의하여 외부로부터 전원을 공급 받을 수도 있다. 도 44에는 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)가 상부 방향에 제공된 것으로 도시되었으나, 플립칩 본딩 방식이 적용되는 경우에는 상하 구조가 반전되어 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)가 아래에 배치되도록 제공될 수 있다. 이에 따라, 상기 기판(405)이 상부에 배치될 수 있게 된다.
이와 같이 실시 예에 따른 반도체 소자가 플립칩 본딩 방식에 의하여 회로 기판에 전기적으로 연결되는 경우, 상기 제1 본딩패드(471)를 통하여 상기 제1 도전형 반도체층(411)에 전원이 공급될 수 있다. 또한, 상기 제2 본딩패드(473)를 통하여 상기 소스 전극(432)에 전원이 공급될 수 있다. 또한, 상기 제3 본딩패드(475)를 통하여 상기 게이트 전극(433)에 전원이 공급될 수 있다. 이에 따라, 상기 제3 본딩패드(475)를 통하여 상기 트랜지스터(430)의 문턱 전압보다 큰 전압이 인가되면, 상기 소스 전극(432)으로부터 상기 드레인 전극(434)으로 전류가 흐르게 된다. 그리고, 상기 드레인 전극(434)을 통하여 상기 제2 전극(422)에 전원이 인가될 수 있게 된다. 상기 제2 전극(422)에 인가된 전원은 상기 제2 도전형 반도체층(413)에 공급될 수 있다. 이에 따라, 상기 제1 도전형 반도체층(411)과 상기 제2 도전형 반도체층(413) 사이에 인가된 전원에 의하여 상기 발광구조물(410)에서 빛이 생성될 수 있게 된다.
실시 예에 의하면, 상기 제2 본딩패드(473)와 상기 제3 본딩패드(475)에 인가된 전원에 의하여 상기 트랜지스터(430)의 구동이 제어된다. 또한, 상기 트랜지스터(430)의 제어에 의하여 상기 제2 전극(422)에 전원 공급이 제어될 수 있다. 이에 따라, 상기 제1 본딩패드(471)에 인가된 전원과 상기 제2 전극(422)에 인가된 전원에 의하여 상기 발광구조물(410)에서의 발광이 제어될 수 있다. 상기 제1 본딩패드(471), 상기 제2 본딩패드(473), 상기 제3 본딩패드(475)에 인가되는 전원에 의하여 상기 트랜지스터(430)가 제어되고, 상기 발광구조물(410)에서의 발광이 제어될 수 있다.
실시 예에 따른 반도체 소자는, 이상에서 살펴 본 바와 같이, 상기 트랜지스터(430)의 제어를 통하여 상기 발광구조물(410)에서의 발광을 제어할 수 있게 된다. 실시 예에 의하면, 상기 트랜지스터(430)의 제어를 이용하여 상기 발광구조물(410)에서의 발광 여부를 제어할 수 있으므로, 상기 발광구조물(410)의 발광 여부를 더 정밀하게 제어할 수 있으며, 발광 시간 및 발광 간격에 대한 제어가 더 용이하게 구현될 수 있다.
또한, 상기 트랜지스터(430)가 상기 발광구조물(410) 위에 배치되도록 함으로써, 상기 활성층(412)의 크기를 최대화할 수 있다. 만약에 상기 트랜지스터(430)가 상기 활성층(412)의 측면에 배치된다면, 상기 트랜지스터(430)의 크기만큼 상기 활성층(412)의 크기가 줄어들 수 밖에 없다. 그러나, 실시 예에 의하면 상기 트랜지스터(430)가 상기 활성층(412) 위에 배치되도록 함으로써, 상기 활성층(412)의 면적이 줄어드는 것을 방지할 수 있다. 상기 발광구조물(410)에서 생성되는 빛의 양은 상기 활성층(412)의 면적에 영향을 받으므로, 실시 예에 의하면 상기 활성층(412)에서 생성되는 빛의 양이 많아지게 되며, 전체적으로 광 추출 효율을 향상시키고 휘도를 향상시킬 수 있게 된다.
한편, 도 44에서는 하나의 발광구조물(410)과 하나의 트랜지스터(430)가 제공된 반도체 소자의 경우를 도시하였으나, 실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다.
이상에서 설명된 반도체 소자는 활성층의 선택에 따라 다양한 파장 대역의 빛을 방출하게 구현될 수 있다. 예로서, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널 또는 표시장치가 구현될 수 있다. 실시 예에 따른 반도체 소자는 광원을 필요로 하는 다양한 분야에 적용될 수 있다. 실시 예에 따른 반도체 소자는 예로서 전광판, 대형 표시장치, 사이니지 등에 적용되어 고해상도를 구현하는 광원으로 적용될 수 있다. 또한, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
한편, 도 45는 본 발명의 실시 예에 따른 표시패널을 나타낸 도면이고, 도 46은 도 45에 도시된 반도체 소자의 등가 회로도이다.
실시 예에 따른 표시패널은, 도 45에 도시된 바와 같이, 기판(500), 제1 반도체 소자(510), 제2 반도체 소자(520)를 포함할 수 있다. 도 45 및 도 46에는 2 개의 반도체 소자가 적용된 경우를 도시하였으나, 실시 예에 따른 표시패널은 1 개의 반도체 소자만을 포함할 수도 있고, 또한 3 개 이상의 반도체 소자를 포함할 수도 있다.
상기 제1 반도체 소자(510)는 제1 발광소자(511)와 제1 트랜지스터(513)를 포함할 수 있다. 상기 제2 반도체 소자(520)는 제2 발광소자(521)와 제2 트랜지스터(523)를 포함할 수 있다. 예로서, 상기 제1 반도체 소자(510)와 상기 제2 반도체 소자(520)는 도 1 내지 도 44를 참조하여 설명된 반도체 소자 중에서 선택된 어느 하나일 수 있다. 상기 제1 발광소자(511)와 상기 제2 발광소자(521)는 동일 파장 대역의 빛을 제공할 수도 있으며, 또한 서로 다른 파장 대역의 빛을 제공할 수도 있다. 상기 기판(500)은 회로 기판일 수 있다. 상기 기판(500)을 통하여 상기 제1 발광소자(511) 및 상기 제2 발광소자(512)에 제어 신호가 제공될 수 있다.
실시 예에 따른 반도체 소자는 복수의 발광구조물과 복수의 트랜지스터를 포함할 수 있다. 복수의 트랜지스터가 제공되는 경우, 복수의 트랜지스터는 회로 설계에 따라 상호 간에 병렬연결 또는 직렬연결로 제공될 수 있다. 이에 따라 회로 설계의 자유도가 높아질 수 있으며, 복수의 발광구조물에서 발광되는 빛의 정도를 필요에 맞게 효과적으로 제어할 수 있게 된다. 또한, 실시 예에 따른 반도체 소자는 복수의 발광구조물을 포함할 수 있으며, 복수의 발광구조물은 서로 다른 파장 대역의 빛을 방출하도록 구현될 수도 있다. 따라서, 실시 예에 따른 반도체 소자에 의하면, 복수의 트랜지스터 제어를 통하여 서로 파장 대역이 다른 복수의 발광구조물에서의 발광을 선택적으로 또한 독립적으로 제어할 수 있게 된다. 예로서, 실시 예에 의하면, 이상에서 설명된 청색 반도체 소자, 녹색 반도체 소자, 적색 반도체 소자를 이용하여 하나의 칼라 픽셀을 구성하는 표시패널을 제공할 수도 있다.
도 47은 본 발명의 실시 예에 따른 표시장치를 나타낸 도면이다.
실시 예에 따른 표시장치는 도 47에 도시된 바와 같이, 이상에서 설명된 반도체 소자를 포함하는 표시패널(700)과 제어부(710)를 포함할 수 있다. 예로서, 상기 표시패널(700)은 도 45 및 도 46을 참조하여 설명된 표시패널일 수 있다. 상기 제어부(710)는 상기 표시패널(700)에 제공된 반도체 소자의 발광을 제어할 수 있다. 상기 제어부(710)는 상기 표시패널(700)에 제공된 반도체 소자의 발광소자 및 트랜지스터에 인가되는 전원을 제어함으로써 상기 표시패널(700)에서 원하는 영상을 제공할 수 있게 된다.
한편, 실시 예에 따른 반도체 소자는 통신장치에 적용될 수 있다. 예로서 실시 예에 따른 반도체 소자는 빛을 이용하여 데이터를 전송하는 VLC(Visible Light Communication), LiFi(Light WiFi) 등에 적용될 수 있다.
실시 예에 따른 통신장치는 기판, 기판 위에 배치된 반도체 소자, 반도체 소자를 제어하는 제어부를 포함할 수 있다. 실시 에에 따른 반도체 소자는 기판 위에 배치될 수 있으며, 상기 기판을 통하여 상기 반도체 소자에 제어 신호가 공급될 수 있다. 상기 제어부는 상기 반도체 소자의 발광을 제어하고 변조하여 데이터를 전송할 수 있다. 상기 반도체 소자는 도 1 내지 도 44를 참조하여 설명된 반도체 소자 중에서 선택된 어느 하나일 수 있다. 예로서, 상기 반도체 소자에서 발광되는 빛은 가시광선 대역의 파장을 가질 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
5, 105, 205, 305, 405 기판
10, 110, 210, 310, 410 발광구조물
11, 111, 211, 311, 411 제1 도전형 반도체층
12, 112, 212, 312, 412 활성층
13, 113, 213, 313, 413 제2 도전형 반도체층
21, 121, 221, 321 제1 전극 22, 122, 222, 322 제2 전극
30, 230, 330 트랜지스터 31, 231, 331 반도체층
32, 232, 332 소스 전극 33, 233, 333 게이트 전극
34, 234, 334 드레인 전극 41, 141, 241, 341 제1 절연층
43, 143, 243, 343 제2 절연층 51, 151, 251, 351 제1 컨택홀
52, 152, 252, 352 제2 컨택홀 53, 153, 253, 353 제3 컨택홀
54, 154, 254, 354 제4 컨택홀 124 금속층
130 제1 트랜지스터 131 제1 반도체층
132 제1 소스 전극 133 제1 게이트 전극
134 제1 드레인 전극 155, 255 제5 컨택홀
156, 256 제6 컨택홀 157, 257 제7 컨택홀
160 제2 트랜지스터 161 제2 반도체층
162 제2 소스 전극 163 제2 게이트 전극
164 제2 드레인 전극 245 제3 절연층
258 제8 컨택홀 271, 471 제1 본딩패드
273, 473 제2 본딩패드 275, 475 제3 본딩패드
345 제3 절연층 430 트랜지스터
431 반도체층 432 소스 전극
432a 소스 몸체 전극 432b 소스 분기 전극
433 게이트 전극 433a 게이트 몸체 전극
433b 게이트 분기 전극 433h 게이트 컨택홀
434 드레인 전극 434a 드레인 몸체 전극
434b 드레인 분기 전극 434h 드레인 컨택홀
441 제1 절연층 443 제2 절연층
445 제3 절연층 471h 제1 본딩패드 컨택홀
473h 제2 본딩패드 컨택홀 475h 제3 본딩패드 컨택홀
10, 110, 210, 310, 410 발광구조물
11, 111, 211, 311, 411 제1 도전형 반도체층
12, 112, 212, 312, 412 활성층
13, 113, 213, 313, 413 제2 도전형 반도체층
21, 121, 221, 321 제1 전극 22, 122, 222, 322 제2 전극
30, 230, 330 트랜지스터 31, 231, 331 반도체층
32, 232, 332 소스 전극 33, 233, 333 게이트 전극
34, 234, 334 드레인 전극 41, 141, 241, 341 제1 절연층
43, 143, 243, 343 제2 절연층 51, 151, 251, 351 제1 컨택홀
52, 152, 252, 352 제2 컨택홀 53, 153, 253, 353 제3 컨택홀
54, 154, 254, 354 제4 컨택홀 124 금속층
130 제1 트랜지스터 131 제1 반도체층
132 제1 소스 전극 133 제1 게이트 전극
134 제1 드레인 전극 155, 255 제5 컨택홀
156, 256 제6 컨택홀 157, 257 제7 컨택홀
160 제2 트랜지스터 161 제2 반도체층
162 제2 소스 전극 163 제2 게이트 전극
164 제2 드레인 전극 245 제3 절연층
258 제8 컨택홀 271, 471 제1 본딩패드
273, 473 제2 본딩패드 275, 475 제3 본딩패드
345 제3 절연층 430 트랜지스터
431 반도체층 432 소스 전극
432a 소스 몸체 전극 432b 소스 분기 전극
433 게이트 전극 433a 게이트 몸체 전극
433b 게이트 분기 전극 433h 게이트 컨택홀
434 드레인 전극 434a 드레인 몸체 전극
434b 드레인 분기 전극 434h 드레인 컨택홀
441 제1 절연층 443 제2 절연층
445 제3 절연층 471h 제1 본딩패드 컨택홀
473h 제2 본딩패드 컨택홀 475h 제3 본딩패드 컨택홀
Claims (15)
- 제1 도전형 반도체층, 상기 제1 도전형 반도체층 위에 배치된 활성층, 상기 활성층 위에 배치된 제2 도전형 반도체층을 포함하는 발광구조물;
상기 발광구조물 위에 배치되며, 반도체층, 소스 전극, 게이트 전극, 드레인 전극을 포함하는 트랜지스터;
상기 제2 도전형 반도체층 위에 배치되며, 상기 드레인 전극과 상기 제2 도전형 반도체층에 전기적으로 연결된 제2 전극;
상기 발광구조물 위에 배치되며, 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 본딩패드;
상기 트랜지스터 위에 배치되며, 상기 소스 전극에 전기적으로 연결된 제2 본딩패드;
상기 트랜지스터 위에 배치되며, 상기 게이트 전극에 전기적으로 연결된 제3 본딩패드;
를 포함하는 반도체 소자. - 제1항에 있어서,
상기 트랜지스터는 상기 활성층 위에 배치된 반도체 소자. - 제1항에 있어서,
상기 제2 전극과 상기 트랜지스터 사이에 배치된 제1 절연층을 포함하는 반도체 소자. - 제3항에 있어서,
상기 트랜지스터는, 상기 제1 절연층 위에 배치된 상기 게이트 전극; 상기 게이트 전극 위에 배치된 제2 절연층; 상기 제2 절연층 위에 배치된 상기 반도체층; 상기 반도체층의 제1 영역에 전기적으로 연결된 상기 소스 전극; 상기 반도체층의 제2 영역에 전기적으로 연결되고, 상기 제1 절연층과 상기 제2 절연층을 관통하여 상기 제2 전극에 전기적으로 연결된 상기 드레인 전극; 을 포함하는 반도체 소자. - 제4항에 있어서,
상기 소스 전극, 상기 드레인 전극, 상기 제2 절연층 위에 배치된 제3 절연층을 더 포함하고,
상기 제1 본딩패드는 상기 제3 절연층 위에 배치되며, 상기 제1 절연층, 상기 제2 절연층, 상기 제3 절연층을 관통하여 상기 제1 도전형 반도체층에 전기적으로 연결되고,
상기 제2 본딩패드는 상기 제3 절연층 위에 배치되며, 상기 제3 절연층을 관통하여 상기 소스 전극에 전기적으로 연결되고,
상기 제3 본딩패드는 상기 제3 절연층 위에 배치되며, 상기 제2 절연층과 상기 제3 절연층을 관통하여 상기 게이트 전극에 전기적으로 연결된 반도체 소자. - 제1항에 있어서,
상기 소스 전극은 소스 몸체 전극과 소스 분기 전극을 포함하고, 상기 소스 분기 전극은 복수로 제공되어 상기 소스 몸체 전극으로부터 연장되어 배치되며,
상기 드레인 전극은 드레인 몸체 전극과 드레인 분기 전극을 포함하고, 상기 드레인 분기 전극은 복수로 제공되어 상기 드레인 몸체 전극으로부터 연장되어 배치되며,
상기 복수의 소스 분기 전극과 상기 복수의 드레인 분기 전극은 상기 반도체층 위에서 서로 교대로 엇갈리게 배치되어 복수의 채널을 제공하는 반도체 소자. - 제6항에 있어서,
상기 게이트 전극은 게이트 몸체 전극과 게이트 분기 전극을 포함하고,
상기 게이트 분기 전극은 복수로 제공되어 상기 게이트 몸체 전극으로부터 연장되어 배치되고,
상기 복수의 게이트 분기 전극은 상기 복수의 소스 분기 전극과 상기 복수의 드레인 분기 전극에 의하여 제공되는 상기 복수의 채널에 수직 방향으로 중첩되어 배치된 반도체 소자. - 제6항에 있어서,
상기 복수의 상기 복수의 소스 분기 전극과 상기 복수의 드레인 분기 전극은 상기 반도체층 위에서 수평 방향으로 서로 중첩되어 배치된 반도체 소자. - 제3항에 있어서,
상기 제1 절연층은 상기 활성층으로부터 제공되는 빛을 반사시키는 반도체 소자. - 제1항에 있어서,
상기 제1 도전형 반도체층 위에 배치되며, 상기 제1 본딩층과 상기 제1 도전형 반도체층에 전기적으로 연결된 제1 전극을 더 포함하는 반도체 소자. - 제1항에 있어서,
상기 제2 본딩패드와 상기 제3 본딩패드에 인가된 전원에 의하여 상기 트랜지스터의 구동이 제어되어 상기 제2 전극에 전원이 인가되고,
상기 제1 본딩패드에 인가된 전원과 상기 제2 전극에 인가된 전원에 의하여 상기 발광구조물에서의 발광이 제어되는 반도체 소자. - 기판;
상기 기판 위에 배치되며, 제1항 내지 제11항 중의 어느 한 항에 기재된 반도체 소자; 를 포함하는 표시패널. - 기판;
상기 기판 위에 배치되며, 제1항 내지 제11항 중의 어느 한 항에 기재된 반도체 소자;
상기 반도체 소자의 발광을 제어하는 제어부;
를 포함하는 표시장치. - 기판;
상기 기판 위에 배치되며, 제1항 내지 제11항 중의 어느 한 항에 기재된 반도체 소자;
상기 반도체 소자의 발광을 제어하고 변조하여 데이터를 전송하는 제어부;
를 포함하는 통신장치. - 제14항에 있어서,
상기 반도체 소자에서 발광되는 빛은 가시광선 대역의 파장을 갖는 통신장치.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160082381A KR102539668B1 (ko) | 2016-06-30 | 2016-06-30 | 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 |
| US16/090,051 US10600936B2 (en) | 2016-03-30 | 2017-03-28 | Semiconductor device |
| CN201780034118.8A CN109314155B (zh) | 2016-03-30 | 2017-03-28 | 半导体器件 |
| PCT/KR2017/003289 WO2017171337A1 (ko) | 2016-03-30 | 2017-03-28 | 반도체 소자 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160082381A KR102539668B1 (ko) | 2016-06-30 | 2016-06-30 | 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180003063A true KR20180003063A (ko) | 2018-01-09 |
| KR102539668B1 KR102539668B1 (ko) | 2023-06-02 |
Family
ID=61000215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160082381A KR102539668B1 (ko) | 2016-03-30 | 2016-06-30 | 반도체 소자, 이를 포함하는 표시패널, 표시장치, 통신장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102539668B1 (ko) |
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-
2016
- 2016-06-30 KR KR1020160082381A patent/KR102539668B1/ko active IP Right Grant
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| KR102539668B1 (ko) | 2023-06-02 |
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